CN109658858B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本公开提供一种移位寄存器及其驱动方法、一种栅极驱动电路和一种显示装置。所述移位寄存器可以包括输入电路、输出电路、复位电路、控制电路和下拉电路。所述控制电路被配置成响应于第一节点的电位，在第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号的控制下，将第一电源端接收的第一电源信号传输至第二节点和/或第三节点。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开涉及显示领域，尤其涉及一种移位寄存器及其驱动方法、一种栅极驱动电路和一种显示装置。
背景技术
GOA（Gate On Array）是一种将栅极驱动电路集成于薄膜晶体管基板上的技术。每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启薄膜晶体管基板的开关，完成像素单元的数据信号输入。
双VDD的直流GOA架构因其稳定的降噪能力，在现有GOA产品中得到了广泛的作用。
发明内容
根据本公开实施例，提供了一种移位寄存器。所述移位寄存器可以包括：输入电路，连接至信号输入端和第一节点，被配置成将所述信号输入端接收的输入信号传输至第一节点；输出电路，连接至第一信号输出端和时钟信号端，被配置成响应于第一节点的电位，将在时钟信号端接收的时钟信号传输至第一信号输出端；复位电路，连接至第一复位信号端、第一电源端和第一节点，被配置成在第一复位信号端接收的第一复位信号的控制下，将第一电源端的第一电源信号传输至第一节点；控制电路，连接至第一节点、第一电源端、第二电源端、第三电源端、第一控制信号端和第二控制信号端，被配置成响应于第一节点的电位，在第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号的控制下，将第一电源端接收的第一电源信号传输至第二节点和/或第三节点；以及下拉电路，连接至第二节点和第三节点，被配置成响应于第二节点和第三节点的电位，将第一电源端的第一电源信号传输至第一节点。
在一个实施例中，第一控制信号端接收的第一控制信号是第三电源端接收的第三电源信号以及第二控制信号端接收的第二控制信号是第二电源端接收的第二电源信号。
在一个实施例中，所述控制电路包括第五晶体管、第五对应晶体管、第六晶体管、第六对应晶体管、第九晶体管和第十晶体管；第五晶体管的控制极连接至第二电源端，第一极连接至第二电源端，第二极连接至第二节点；第五对应晶体管的控制极连接至第三电源端，第一极连接至第三电源端，第二极连接至第三节点；第六晶体管的控制极连接至第一节点，第一极连接至第二节点，第二极连接至第一电源端；第六对应晶体管的控制极连接至第一节点，第一极连接至第三节点，第二极连接至第一电源端；第九晶体管的控制极连接至第一控制信号端，第一极连接至第二节点，第二极连接至第一电源端；以及第十晶体管的控制极连接至第二控制信号端，第一极连接至第三节点，第二极连接至第一电源端。
在一个实施例中，所述控制电路包括第五晶体管、第五对应晶体管、第六晶体管、第六对应晶体管、第九晶体管、第十晶体管、第十一晶体管、第十一对应晶体管、第十二晶体管和第十二对应晶体管；第五晶体管的控制极连接至第二电源端，第一极连接至第二电源端，第二极连接至第六晶体管的第一极；
第五对应晶体管的控制极连接至第三电源端，第一极连接至第三电源端，第二极连接至第六对应晶体管的第一极；第六晶体管的控制极连接至第一节点，第一极连接至第五晶体管的第二极，第二极连接至第一电源端；第六对应晶体管的控制极连接至第一节点，第一极连接至第五对应晶体管的第二极，第二极连接至第一电源端；第九晶体管的控制极连接至第一控制信号端，第一极连接至第二节点，第二极连接至第一电源端；第十晶体管的控制极连接至第二控制信号端，第一极连接至第三节点，第二极连接至第一电源端；第十一晶体管的控制极连接至第五晶体管的第二极，第一极连接至第二电源端，第二极连接至第二节点；第十一对应晶体管的控制极连接至第五对应晶体管的第二极，第一极连接至第三电源端，第二极连接至第三节点；第十二晶体管的控制极连接至第一节点，第一极连接至第二节点，第二极连接至第一电源端；以及第十二对应晶体管的控制极连接至第一节点，第一极连接至第三节点，第二极连接至第一电源端。
在一个实施例中，所述下拉电路包括第七晶体管、第七对应晶体管、第八晶体管和第八对应晶体管；第七晶体管的控制极连接至第二节点，第一极连接至第一节点，第二极连接至第一电源端；第七对应晶体管的控制极连接至第三节点，第一极连接至第一节点，第二极连接至第一电源端；第八晶体管的控制极连接至第二节点，第一极连接至第一信号输出端，第二极连接至第一电源端；以及第八对应晶体管的控制极连接至第三节点，第一极连接至第一信号输出端，第二极连接至第一电源端。
在一个实施例中，所述下拉电路包括第七晶体管、第七对应晶体管、第八晶体管、第八对应晶体管、第十六晶体管、第十六对应晶体管；第七晶体管的控制极连接至第二节点，第一极连接至第一节点，第二极连接至第一电源端；第七对应晶体管的控制极连接至第三节点，第一极连接至第一节点，第二极连接至第一电源端；第八晶体管的控制极连接至第二节点，第一极连接至第一信号输出端，第二极连接至第一电源端；第八对应晶体管的控制极连接至第三节点，第一极连接至第一信号输出端，第二极连接至第一电源端；第十六晶体管的控制极连接至第二节点，第一极连接至第二信号输出端，第二极连接至第一电源端；以及第十六对应晶体管的控制极连接至第三节点，第一极连接至第二信号输出端，第二极连接至第一电源端。
在一个实施例中，所述复位电路包括第二晶体管和第四晶体管；第二晶体管的控制极连接至第一复位信号端，第一极连接至第一节点，第二极连接至第一电源端；以及第四晶体管的控制极连接至第一复位信号端，第一极连接至第一信号输出端，第二极连接至第一电源端。
在一个实施例中，所述复位电路包括第二晶体管，以及第二晶体管的控制极连接至第一复位信号端，第一极连接至第一节点，第二极连接至第一电源端。
在一个实施例中，所述复位电路包括第二晶体管、第十三晶体管和第十四晶体管；第二晶体管的控制极连接至第一复位信号端，第一极连接至第一节点，第二极连接至第一电源端；第十三晶体管的控制极连接至第二复位信号端，第一极连接至第一节点，第二极连接至第一电源端；以及第十四晶体管的控制极连接至第二复位信号端，第一极连接至第一信号输出端，第二极连接至第一电源端。
在一个实施例中，所述复位电路包括第二晶体管和第十三晶体管；第二晶体管的控制极连接至第一复位信号端，第一极连接至第一节点，第二极连接至第一电源端；以及第十三晶体管的控制极连接至第二复位信号端，第一极连接至第一节点，第二极连接至第一电源端。
在一个实施例中，所述输入电路包括第一晶体管，以及第一晶体管的控制极连接至信号输入端，第一极连接至信号输入端，第二极连接至第一节点。
在一个实施例中，所述输出电路包括第三晶体管和电容，第三晶体管的控制极连接至第一节点，第一极连接至时钟信号端，第二极连接至第一信号输出端；以及电容的第一端连接至第一节点，第二端连接至第一信号输出端。
在一个实施例中，所述输出电路包括第三晶体管、第十五晶体管和电容，
第三晶体管的控制极连接至第一节点，第一极连接至时钟信号端，第二极连接至第一信号输出端；第十五晶体管的控制极连接至第一节点，第一极连接至时钟信号端，第二极连接至第二信号输出端；以及电容的第一端连接至第一节点，第二端连接至第一信号输出端。
根据本公开的另一个方面，提供了一种栅极驱动电路。所述栅极驱动电路可以包括级联的多个如前所述的移位寄存器。
根据本公开的又一个方面，提供了一种显示装置。所述显示装置可以包括根据如前所述的栅极驱动电路。
根据本公开的再一个方面，提供了一种驱动如前所述的移位寄存器的方法。所述方法可以包括：在第一节点为第一电平的情况下，响应于第二电源信号与第三电源信号切换并且第一控制信号和第二控制信号中的至少一个为第二电平，控制电路将第一电源信号的第一电平传输至第二节点和/或第三节点。
在一个实施例中，第一控制信号端接收的第一控制信号是第三电源端接收的第三电源信号以及第二控制信号端接收的第二控制信号是第二电源端接收的第二电源信号。
在一个实施例中，第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号是第三复位信号。
在一个实施例中，所述第三复位信号在每帧前被触发或者通过第二电源信号或第三电源信号的上升沿或下降沿进行触发。
附图说明
图1（ a） 示出了根据相关技术的一种移位寄存器的示例电路图；
图1（ b） 示出了根据本公开实施例的一种移位寄存器的示意性方框图；
图2示出了根据本公开一个实施例的一种移位寄存器的示意性电路图；
图3示出了根据本公开另一个实施例的一种移位寄存器的示意性电路图；
图4示出了根据本公开又一个实施例的一种移位寄存器的示意性电路图；
图5示出了根据本公开再一个实施例的一种移位寄存器的示意性电路图；
图6示出了根据本公开实施例的移位寄存器的驱动方法的示意性流程图；
图7（a）示出了图1（a）中的移位寄存器的一种示意性操作时序图；
图7（b）示出了图2中的移位寄存器的一种示意性操作时序图；
图7（c）示出了图2中的移位寄存器的另一种示意性操作时序图；
图7（d）示出了图2中的移位寄存器的又一种示意性操作时序图；以及
图8示出了根据本公开实施例的显示装置的示意性方框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。
此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为低电平、“第二电平”为高电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在一个实施例中，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。
图1（a）示出了根据相关技术的双VDD的直流GOA单元（即，移位寄存器）的一种示例电路图。如图1（a）所示，该GOA单元包括两个直流电源信号VDDe和VDDo。这一对信号只要有一个保持高电平，就可以为该GOA单元提供放电信号。一般地，这一对信号可以以预定的时间间隔进行切换（例如，每两秒切换一次）并且该切换被设置在节点PU为低电平（在所有晶体管例如为N型晶体管的情况下）时进行。当电源信号VDDe从高电平变为低电平并且同时电源信号VDDo从低电平变为高电平时，晶体管M5'关闭，节点PD2只能通过晶体管M5’和M6'漏电而慢慢下降到电源信号VGL的电平，无法被很快拉到VGL。与此不同，节点PD1却能很快被拉高，如图7（a）中的t1时段的节点PD1和PD2所示。如此，在电源信号VDDo和VDDe切换后的一小段时间内，节点PD1和PD2都同时为高电平，这使得晶体管M7和M7’同时导通（然而，理论上，需要节点PD1为高电平时节点PD2被拉低到电源信号VGL的电平，使晶体管M7和M7’中只有一个导通或者都关闭）。这样，在节点PU充电时，通过晶体管M7和M7’的放电电流较大，影响节点PU的充电。类似地，当电源信号VDDo从高电平变为低电平并且同时电源信号VDDe从低电平变为高电平时，存在相同的问题。
根据本公开实施例的移位寄存器及其驱动方法、栅极驱动电路和显示装置能够在第二电源信号和第三电源信号切换时，就立即使第二节点和第三节点中的至少一个节点的电位为第一电源信号的第一电平，而不用经过一段时间才变为第一电源信号的第一电平，从而保证了第一节点的充电不受影响。
图1（b）示出了根据本公开实施例的一种移位寄存器100的示意性方框图。
如图1（b）中所示，移位寄存器100可以包括输入电路101。输入电路101可以连接至信号输入端INPUT和第一节点PU，并且被配置成将所述信号输入端INPUT接收的输入信号传输至第一节点PU。
移位寄存器100可以包括输出电路102。输出电路102可以连接至第一信号输出端OUT和时钟信号端CLK，并且被配置成响应于第一节点PU的电位，将在时钟信号端CLK接收的时钟信号传输至第一信号输出端OUT。
移位寄存器100可以包括控制电路103。控制电路103可以连接至第一节点PU、第一电源端VDL、第二电源端VDDo、第三电源端VDDe、第一控制信号端CON1和第二控制信号端CON2，并且被配置成响应于第一节点PU的电位，在第一控制信号端CON1接收的第一控制信号和第二控制信号端CON2接收的第二控制信号的控制下，将第一电源端VDL接收的第一电源信号传输至第二节点PD1和/或第三节点PD2。
在一个实施例中，在第一电源端VDL接收的第一电源信号可以一直保持为第一电平，在第二电源端VDDo接收的第二电源信号和在第三电源端VDDe接收的第三电源信号都可以是第一电平和第二电平来回切换的周期性脉冲信号。第二电源信号和第三电源信号的周期相同，幅值相同但相位相反。第二电源信号和第三电源信号的周期可以例如是2秒，或者任何适当的时间。根据本公开，两个电源信号之间的切换指的是，在一个电源信号从第一电平转变为第二电平的同时，另一个电源信号从第二电平转变为第一电平。
在一个实施例中，第一控制信号端CON1接收的第一控制信号是第三电源端VDDe接收的第三电源信号以及第二控制信号端CON2接收的第二控制信号是第二电源端VDDo接收的第二电源信号。
在一个实施例中，第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号均是第三复位信号。第三复位信号用于将第二节点PD1和第三节点PD2下拉。例如，所述第三复位信号可以在每帧前被触发或者可以通过第二电源信号或第三电源信号的上升沿或下降沿进行触发。也就是说，第三复位信号的频率可以与第二电源信号或第三电源信号的频率相同，也可以与帧的频率相同。
移位寄存器100可以包括下拉电路104。下拉电路104可以连接至第二节点PD1和第三节点PD2，并且被配置成响应于第二节点PD1和第三节点PD2的电位，将第一电源端VDL的第一电源信号传输至第一节点PU。
移位寄存器100可以包括复位电路105。复位电路105可以连接至第一复位信号端RESET、第一电源端VDL和第一节点PU，并且被配置成在第一复位信号端RESET接收的第一复位信号的控制下，将第一电源端VDL的第一电源信号传输至第一节点PU。
根据本公开的移位寄存器能够在第二电源信号和第三电源信号切换时，就立即使第二节点和第三节点中的至少一个节点的电位为第一电源信号的第一电平，而不用经过一段时间才变为第一电源信号的第一电平，从而保证了第一节点的充电不受影响。
图2示出了根据本公开一个实施例的一种移位寄存器200的示意性电路图。
如图2中所示，移位寄存器200可以包括输入电路201。所述输入电路201可以包括第一晶体管M1。第一晶体管M1的控制极连接至信号输入端INPUT，第一极连接至信号输入端INPUT，以及第二极连接至第一节点PU。
移位寄存器200还可以包括输出电路202。所述输出电路202可以包括第三晶体管M3和电容C1。第三晶体管M1的控制极连接至第一节点PU，第一极连接至时钟信号端CLK，以及第二极连接至第一信号输出端OUT。电容C1的第一端连接至第一节点PU，以及第二端连接至第一信号输出端OUT。
移位寄存器200还可以包括控制电路203。所述控制电路203可以包括第五晶体管M5、第五对应晶体管M5'、第六晶体管M6、第六对应晶体管M6'、第九晶体管M9和第十晶体管M10。第五晶体管M5的控制极连接至第二电源端VDDo，第一极连接至第二电源端VDDo，以及第二极连接至第二节点PD1。第五对应晶体管M5'的控制极连接至第三电源端VDDe，第一极连接至第三电源端VDDe，以及第二极连接至第三节点PD2。第六晶体管M6的控制极连接至第一节点PU，第一极连接至第二节点PD1，以及第二极连接至第一电源端VGL。第六对应晶体管M6'的控制极连接至第一节点PD1，第一极连接至第三节点PD2，以及第二极连接至第一电源端VGL。第九晶体管M9的控制极连接至第一控制信号端CON1，第一极连接至第二节点PD1，以及第二极连接至第一电源端VGL。第十晶体管M10的控制极连接至第二控制信号端CON2，第一极连接至第三节点PD2，以及第二极连接至第一电源端VGL。
移位寄存器200还可以包括下拉电路204。所述下拉电路204可以包括第七晶体管M7、第七对应晶体管M7'、第八晶体管M8和第八对应晶体管M8'。第七晶体管M7的控制极连接至第二节点PD1，第一极连接至第一节点PU，第二极连接至第一电源端VGL。第七对应晶体管M7'的控制极连接至第三节点PD2，第一极连接至第一节点PU，第二极连接至第一电源端VGL。第八晶体管M8的控制极连接至第二节点PD1，第一极连接至第一信号输出端OUT，第二极连接至第一电源端VGL。第八对应晶体管M8'的控制极连接至第三节点PD2，第一极连接至第一信号输出端OUT，第二极连接至第一电源端VGL。
移位寄存器200还可以包括复位电路205。所述复位电路205可以包括第二晶体管M2和第四晶体管M4。第二晶体管M2的控制极连接至第一复位信号端RESET，第一极连接至第一节点PU，第二极连接至第一电源端VGL。第四晶体管M4的控制极连接至第一复位信号端RESET，第一极连接至第一信号输出端OUT，第二极连接至第一电源端VGL。
图3示出了根据本公开另一个实施例的一种移位寄存器300的示意性电路图。
如图3中所示，移位寄存器300可以包括输入电路301。所述输入电路301可以包括第一晶体管M1。第一晶体管M1的控制极连接至信号输入端INPUT，第一极连接至信号输入端INPUT，以及第二极连接至第一节点PU。
移位寄存器300还可以包括输出电路302。所述输出电路302可以包括第三晶体管M3和电容C1。第三晶体管M1的控制极连接至第一节点PU，第一极连接至时钟信号端CLK，以及第二极连接至第一信号输出端OUT。电容C1的第一端连接至第一节点PU，以及第二端连接至第一信号输出端OUT。
移位寄存器300还可以包括控制电路303。所述控制电路303可以包括第五晶体管M5、第五对应晶体管M5'、第六晶体管M6、第六对应晶体管M6'、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十一对应晶体管M11'、第十二晶体管M12和第十二对应晶体管M12'。第五晶体管M5的控制极连接至第二电源端VDDo，第一极连接至第二电源端VDDo，以及第二极连接至第六晶体管M6的第一极。第五对应晶体管M5'的控制极连接至第三电源端VDDe，第一极连接至第三电源端VDDe，第二极连接至第六对应晶体管M6'的第一极。第六晶体管M6的控制极连接至第一节点PU，第一极连接至第五晶体管M5的第二极，以及第二极连接至第一电源端VGL。第六对应晶体管M6'的控制极连接至第一节点PU，第一极连接至第五对应晶体管M5'的第二极，第二极连接至第一电源端VGL。第九晶体管M9的控制极连接至第一控制信号端CON1，第一极连接至第二节点PD1，以及第二极连接至第一电源端VGL。第十晶体管M10的控制极连接至第二控制信号端CON2，第一极连接至第三节点PD2，以及第二极连接至第一电源端VGL。第十一晶体管M11的控制极连接至第五晶体管M5的第二极，第一极连接至第二电源端VDDo，第二极连接至第二节点PD1。第十一对应晶体管M11'的控制极连接至第五对应晶体管M5'的第二极，第一极连接至第三电源端VDDe，第二极连接至第三节点PD2。第十二晶体管M12的控制极连接至第一节点PU，第一极连接至第二节点PD1，以及第二极连接至第一电源端VGL。第十二对应晶体管M12'的控制极连接至第一节点PU，第一极连接至第三节点PD2，以及第二极连接至第一电源端VGL。
移位寄存器300还可以包括下拉电路304。所述下拉电路304可以包括第七晶体管M7、第七对应晶体管M7'、第八晶体管M8和第八对应晶体管M8'。第七晶体管M7的控制极连接至第二节点PD1，第一极连接至第一节点PU，第二极连接至第一电源端VGL。第七对应晶体管M7'的控制极连接至第三节点PD2，第一极连接至第一节点PU，第二极连接至第一电源端VGL。第八晶体管M8的控制极连接至第二节点PD1，第一极连接至第一信号输出端OUT，第二极连接至第一电源端VGL。第八对应晶体管M8'的控制极连接至第三节点PD2，第一极连接至第一信号输出端OUT，第二极连接至第一电源端VGL。
移位寄存器300还可以包括复位电路305。所述复位电路305可以包括第二晶体管M2。第二晶体管M2的控制极连接至第一复位信号端RESET，第一极连接至第一节点PU，以及第二极连接至第一电源端VGL。
图4示出了根据本公开又一个实施例的一种移位寄存器400的示意性电路图。
如图4中所示，移位寄存器400可以包括输入电路401。所述输入电路401可以包括第一晶体管M1。第一晶体管M1的控制极连接至信号输入端INPUT，第一极连接至信号输入端INPUT，以及第二极连接至第一节点PU。
移位寄存器400还可以包括输出电路402。所述输出电路402可以包括第三晶体管M3和电容C1。第三晶体管M1的控制极连接至第一节点PU，第一极连接至时钟信号端CLK，以及第二极连接至第一信号输出端OUT。电容C1的第一端连接至第一节点PU，以及第二端连接至第一信号输出端OUT。
移位寄存器400还可以包括控制电路403。所述控制电路403可以包括第五晶体管M5、第五对应晶体管M5'、第六晶体管M6、第六对应晶体管M6'、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十一对应晶体管M11'、第十二晶体管M12和第十二对应晶体管M12'。第五晶体管M5的控制极连接至第二电源端VDDo，第一极连接至第二电源端VDDo，以及第二极连接至第六晶体管M6的第一极。第五对应晶体管M5'的控制极连接至第三电源端VDDe，第一极连接至第三电源端VDDe，第二极连接至第六对应晶体管M6'的第一极。第六晶体管M6的控制极连接至第一节点PU，第一极连接至第五晶体管M5的第二极，以及第二极连接至第一电源端VGL。第六对应晶体管M6'的控制极连接至第一节点PU，第一极连接至第五对应晶体管M5'的第二极，第二极连接至第一电源端VGL。第九晶体管M9的控制极连接至第一控制信号端CON1，第一极连接至第二节点PD1，以及第二极连接至第一电源端VGL。第十晶体管M10的控制极连接至第二控制信号端CON2，第一极连接至第三节点PD2，以及第二极连接至第一电源端VGL。第十一晶体管M11的控制极连接至第五晶体管M5的第二极，第一极连接至第二电源端VDDo，第二极连接至第二节点PD1。第十一对应晶体管M11'的控制极连接至第五对应晶体管M5'的第二极，第一极连接至第三电源端VDDe，第二极连接至第三节点PD2。第十二晶体管M12的控制极连接至第一节点PU，第一极连接至第二节点PD1，以及第二极连接至第一电源端VGL。第十二对应晶体管M12'的控制极连接至第一节点PU，第一极连接至第三节点PD2，以及第二极连接至第一电源端VGL。
移位寄存器400还可以包括下拉电路404。所述下拉电路404可以包括第七晶体管M7、第七对应晶体管M7'、第八晶体管M8和第八对应晶体管M8'。第七晶体管M7的控制极连接至第二节点PD1，第一极连接至第一节点PU，第二极连接至第一电源端VGL。第七对应晶体管M7'的控制极连接至第三节点PD2，第一极连接至第一节点PU，第二极连接至第一电源端VGL。第八晶体管M8的控制极连接至第二节点PD1，第一极连接至第一信号输出端OUT，第二极连接至第一电源端VGL。第八对应晶体管M8'的控制极连接至第三节点PD2，第一极连接至第一信号输出端OUT，第二极连接至第一电源端VGL。
移位寄存器400还可以包括复位电路405。所述复位电路405可以包括第二晶体管M2、第十三晶体管M13和第十四晶体管M14。第二晶体管M2的控制极连接至第一复位信号端RESET，第一极连接至第一节点PU，第二极连接至第一电源端VGL。第十三晶体管M13的控制极连接至第二复位信号端TRESET，第一极连接至第一节点PU以及第二极连接至第一电源端VGL。第十四晶体管M14的控制极连接至第二复位信号端TRESET，第一极连接至第一信号输出端OUT，以及第二极连接至第一电源端VGL。在该复位电路405中，为了增强第一节点PU和第一信号输出端OUT的降噪，在每帧结束时，通过使用第二复位信号端TRESET的第二复位信号为所有行对应的移位寄存器降噪。与第二复位信号端TRESET的第二复位信号不同，第一复位信号端RESET的第一复位信号用于在该移位寄存器完成输出之后，将该移位寄存器的第一节点PU和第一信号输出端OUT下拉，以避免时钟信号端CLK的时钟信号不断输出至第一信号输出端OUT，从而导致显示混乱。
图5示出了根据本公开再一个实施例的一种移位寄存器500的示意性电路图。
如图5中所示，移位寄存器500可以包括输入电路501。所述输入电路501可以包括第一晶体管M1。第一晶体管M1的控制极连接至信号输入端INPUT，第一极连接至信号输入端INPUT，以及第二极连接至第一节点PU。
移位寄存器500还可以包括输出电路502。所述输出电路502可以包括第三晶体管M3、第十五晶体管M15和电容C1。第三晶体管M3的控制极连接至第一节点PU，第一极连接至时钟信号端CLK，以及第二极连接至第一信号输出端OUT。第十五晶体管M15的控制极连接至第一节点PU，第一极连接至时钟信号端CLK，以及第二极连接至第二信号输出端OC。电容C1的第一端连接至第一节点PU，以及第二端连接至第一信号输出端OUT。
移位寄存器500还可以包括控制电路503。所述控制电路503可以包括第五晶体管M5、第五对应晶体管M5'、第六晶体管M6、第六对应晶体管M6'、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十一对应晶体管M11'、第十二晶体管M12和第十二对应晶体管M12'。第五晶体管M5的控制极连接至第二电源端VDDo，第一极连接至第二电源端VDDo，以及第二极连接至第六晶体管M6的第一极。第五对应晶体管M5'的控制极连接至第三电源端VDDe，第一极连接至第三电源端VDDe，第二极连接至第六对应晶体管M6'的第一极。第六晶体管M6的控制极连接至第一节点PU，第一极连接至第五晶体管M5的第二极，以及第二极连接至第一电源端VGL。第六对应晶体管M6'的控制极连接至第一节点PU，第一极连接至第五对应晶体管M5'的第二极，第二极连接至第一电源端VGL。第九晶体管M9的控制极连接至第一控制信号端CON1，第一极连接至第二节点PD1，以及第二极连接至第一电源端VGL。第十晶体管M10的控制极连接至第二控制信号端CON2，第一极连接至第三节点PD2，以及第二极连接至第一电源端VGL。第十一晶体管M11的控制极连接至第五晶体管M5的第二极，第一极连接至第二电源端VDDo，第二极连接至第二节点PD1。第十一对应晶体管M11'的控制极连接至第五对应晶体管M5'的第二极，第一极连接至第三电源端VDDe，第二极连接至第三节点PD2。第十二晶体管M12的控制极连接至第一节点PU，第一极连接至第二节点PD1，以及第二极连接至第一电源端VGL。第十二对应晶体管M12'的控制极连接至第一节点PU，第一极连接至第三节点PD2，以及第二极连接至第一电源端VGL。
移位寄存器500还可以包括下拉电路504。所述下拉电路504可以包括第七晶体管M7、第七对应晶体管M7'、第八晶体管M8、第八对应晶体管M8'、第十六晶体管M16和第十六对应晶体管M16'。第七晶体管M7的控制极连接至第二节点PD1，第一极连接至第一节点PU，第二极连接至第一电源端VGL。第七对应晶体管M7'的控制极连接至第三节点PD2，第一极连接至第一节点PU，第二极连接至第一电源端VGL。第八晶体管M8的控制极连接至第二节点PD1，第一极连接至第一信号输出端OUT，第二极连接至第一电源端VGL。第八对应晶体管M8'的控制极连接至第三节点PD2，第一极连接至第一信号输出端OUT，第二极连接至第一电源端VGL。第十六晶体管M16的控制极连接至第二节点PD1，第一极连接至第二信号输出端OC，以及第二极连接至第一电源端VGL。第十六对应晶体管M16'的控制极连接至第三节点PD2，第一极连接至第二信号输出端OC，以及第二极连接至第一电源端VGL。在该实施例中，第一信号输出端OUT的输出信号仅仅用于驱动显示区域，第二信号输出端OC的输出信号用作下一个移位寄存器单元的输入信号。
移位寄存器500还可以包括复位电路505。所述复位电路505可以包括第二晶体管M2和第十三晶体管M13。第二晶体管M2的控制极连接至第一复位信号端RESET，第一极连接至第一节点PU，以及第二极连接至第一电源端VGL。第十三晶体管M13的控制极连接至第二复位信号端TRESET，第一极连接至第一节点PU，第二极连接至第一电源端VGL。在该电路中第一复位信号端RESET的第一复位信号用于将该移位寄存器中的第一节点PU和第一输出信号端OUT下拉，保证第一输出信号端OUT的正常输出。一般地，在移位寄存器的工作过程中，因为时钟信号端CLK对第一节点PU的耦合，因此，第一节点PU一般会有一些噪音。为了防止这些噪音影响下一帧的工作，一般在该帧结束之后，都会增加第二复位信号端TRESET的第二复位信号，以便保证移位寄存器的稳定性。
图6示出了根据本公开实施例的移位寄存器的驱动方法600的示意性流程图。
如图6中所示，所示驱动方法600可以包括步骤S601，在第一节点为第一电平的情况下，在第二电源端接收的第二电源信号与第三电源端接收的第三电源信号切换并且第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号中的至少一个为第二电平时，控制电路将第一电源端接收的第一电源信号的第一电平传输至第二节点和/或第三节点。
在一个实施例中，第一控制信号端接收的第一控制信号是第三电源端接收的第三电源信号以及第二控制信号端接收的第二控制信号是第二电源端接收的第二电源信号。
在另一个实施例中，第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号是第三复位信号。所述第三复位信号在每帧前触发或者通过第二电源信号或第三电源信号的上升沿或下降沿进行触发。
根据本公开的移位寄存器的驱动方法能够在第二电源信号和第三电源信号切换时，就立即使第二节点和第三节点中的至少一个节点的电位为第一电源信号的第一电平，而不用经过一段时间才变为第一电源信号的第一电平，从而保证了第一节点的充电不受影响。
接下来将参考图2、图6和图7（b）至7（d）来详细描述根据本公开实施例的移位寄存器的操作。为例便于描述，以下示例中以所有开关晶体管均为N型晶体管、第一电平为低电平且第二电平为高电平，VDDe从高电平切换为低电平，VDDo从低电平切换为高电平为例进行描述。
图7（b）示出了图2中的移位寄存器的一种示意性操作时序图。在该时序图中，由第三电源端VDDe处接收的第三电源信号充当在第一控制信号端接收的第一控制信号，由第二电源端VDDo处接收的第二电源信号充当在第二控制信号端接收的第二控制信号。
如图7（b）中所示，在t1时段，在第一节点处于低电平时，第三电源端VDDe的第三电源信号从高电平切换到低电平，第二电源端VDDo的第二电源信号从低电平切换到高电平，相应地，第一控制信号端CON1的第一控制信号（即，第三电源信号）从高电平切换到低电平，第一控制信号端CON2的第二控制信号（即，第二电源信号）从低电平切换到高电平。由于第二电源信号为高电平，所以第五晶体管M5导通，将第二电源端VDDo的高电平快速传输至第二节点PD1。由于第二控制信号为高电平，所以第十晶体管导通，将第一电源端VGL接收的低电平快速传输至第三节点PD2。由于第二节点PD1为高电平，第三节点PD2为低电平，所以第七晶体管M7和第七对应晶体管M7'中只有第七晶体管M7导通，将第一电源端VGL的低电平传输至第一节点PU。
在t2时段，第三电源端VDDe的第三电源信号和第一控制信号保持为低电平，第二电源端VDDo的第二电源信号和第二控制信号保持为高电平，输入信号INPUT为高电平，第一晶体管M1导通，第一节点PU的电平通过预充过程从低电平逐渐升高。由于第一节点PU为高电平，第三晶体管M3导通，将时钟信号端CLK的时钟信号传输至第一信号输出端OUT。此外，由于第一节点PU为高电平，所以第六晶体管M6和第六对应晶体管M6'导通，将第一电源端VGL的低电平通过第六晶体管M6传输至第二节点PD1和第三节点PD2，第二节点PD1变为低电平，第三节点PD2仍然保持为低电平。
在t3时段，第三电源端VDDe的第三电源信号和第一控制信号保持为低电平，第二电源端VDDo的第二电源信号和第二控制信号保持为高电平，输入信号INPUT为低电平，第一晶体管M1关闭，第一节点PU的电平通过电容C1的自举过程继续升高。由于第一节点PU为高电平，所以第六晶体管M6和第六对应晶体管M6仍然导通，第二节点PD1和第三节点PD2仍然保持为低电平。
在t4时段，第一电源端VDDe的第三电源信号和第一控制信号保持为低电平，第二电源端VDDo的第二电源信号和第二控制信号保持为高电平，第一复位信号端RESET接收的第一复位信号为高电平。由于第一复位信号为高电平，所以第二晶体管M2和第四晶体管M4导通，将第一电源端VGL的低电平传输至第一节点PU。由于第一节点PU为低电平，第六晶体管M6和第六对应晶体管M6'关闭。此时，由于第二电源信号为高电平，所以第五晶体管M5仍然导通，将第二电源信号的高电平传输至第二节点PD1。由于第二控制信号仍然为高电平，所以第十晶体管M10仍然导通，此时尽管第六对应晶体管M6’关闭，但仍然可以将第一电源端VGL的低电平传输至第三节点PD2。第三节点PD2仍然保持为低电平。
一般而言，第二电源信号与第三电源信号的切换周期（例如，每2秒切换一次）要远远大于帧的切换周期（例如，每16毫秒切换一次）。如此，可以在经历一个t1时段之后，经历多个t2时段、t3时段和t4时段的循环，然后再经历一个t1时段，经历多个t2时段、t3时段和t4时段的循环，以此类推。
图7（c）示出了图2中的移位寄存器的另一种示意性操作时序图。在该时序图中，将由第三复位信号STV0充当第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号，所述第三复位信号例如通过第二电源信号或第三电源信号的上升沿或下降沿进行触发。作为示例，图7（c）中仅仅示出了由第三复位信号STV0充当第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号并且所述第三复位信号通过第二电源信号的上升沿触发的情形。
如图7（c）中所示，在t1时段，在第一节点处于低电平时，第三电源端VDDe的第三电源信号从高电平切换到低电平，第二电源端VDDo的第二电源信号从低电平切换到高电平，第一控制信号端CON1的第一控制信号和第二控制信号端CON2的第二控制信号（即，第三复位信号STV0）由于第二电源信号的上升沿的触发而变为高电平。由于第一控制信号和第二控制信号均为高电平，所以第九晶体管和第十晶体管导通，将第一电源端VGL接收的低电平快速传输至第二节点PD1和第三节点PD2。由于第二节点PD1和第三节点PD2均为低电平，所以第七晶体管M7和第七对应晶体管M7'都关闭，从而不影响第一节点PU的充电。
在t2时段，第三电源端VDDe的第三电源信号保持为低电平，第二电源端VDDo的第二电源信号保持为高电平，第一控制信号和第二控制信号为低电平，输入信号INPUT为高电平，第一晶体管M1导通，第一节点PU的电平通过预充过程从低电平逐渐升高。由于第一节点PU为高电平，第三晶体管M3导通，将时钟信号端CLK的时钟信号传输至第一信号输出端OUT。此外，由于第一节点PU为高电平，所以第六晶体管M6和第六对应晶体管M6'导通，将第一电源端VGL的低电平通过第六晶体管M6传输至第二节点PD1和第三节点PD2，第二节点PD1保持为低电平，第三节点PD2仍然保持为低电平。
在t3时段，第三电源端VDDe的第三电源信号保持为低电平，第二电源端VDDo的第二电源信号保持为高电平，第一控制信号和第二控制信号保持为低电平，输入信号INPUT为低电平，第一晶体管M1关闭，第一节点PU的电平通过电容C1的自举过程继续升高。由于第一节点PU为高电平，所以第六晶体管M6和第六对应晶体管M6仍然导通，第二节点PD1和第三节点PD2仍然保持为低电平。
在t4时段，第三电源端VDDe的第三电源信号保持为低电平，第二电源端VDDo的第二电源信号保持为高电平，第一控制信号和第二控制信号保持为低电平，第一复位信号端RESET接收的第一复位信号为高电平。由于第一复位信号为高电平，所以第二晶体管M2和第四晶体管M4导通，将第一电源端VGL的低电平传输至第一节点PU。由于第一节点PU为低电平，第六晶体管M6和第六对应晶体管M6'关闭。此时，由于第二电源信号VDDo为高电平并且第一控制信号为低电平，所以第五晶体管M5仍然导通并且第九晶体管M9关闭，从而使第二节点PD1上拉至第二电源信号VDDo的高电平。由于第三电源信号为低电平并且第二控制信号为低电平，所以第五对应晶体管M5’和第十晶体管M10都关闭，第三节点PD2仍然保持为低电平。
在该实施例中，第三复位信号仅仅由第二电源信号或第三电源信号的上升沿或下降沿触发。因此，第三复位信号（即，第一控制信号和第二控制信号）的变化对应于第二电源信号或第三电源信号的变化。进一步地，第二电源信号与第三电源信号的切换周期（例如，每2秒切换一次）要远远大于帧的切换周期（例如，每16毫秒切换一次）。因此，在该实施例中，可以与图7（b）中所示的实施例相同，可以在经历一个t1时段之后，经历多个t2时段、t3时段和t4时段的循环，然后再经历一个t1时段，经历多个t2时段、t3时段和t4时段的循环，以此类推。
图7（d）示出了图2中的移位寄存器的又一种示意性操作时序图。在该时序图中，将由第三复位信号STV0充当第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号，所述第三复位信号在每帧前被触发。作为示例，图7（d）中仅仅示出了由第三复位信号STV0充当第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号的情形。
如图7（d）中所示，在t1时段，在第一节点处于低电平时，第三电源端VDDe的第三电源信号从高电平切换到低电平，第二电源端VDDo的第二电源信号从低电平切换到高电平，第一控制信号端CON1的第一控制信号和第二控制信号端CON2的第二控制信号（即，第三复位信号STV0）由于第二电源信号的上升沿的触发而变为高电平。由于第一控制信号和第二控制信号均为高电平，所以第九晶体管和第十晶体管导通，将第一电源端VGL接收的低电平快速传输至第二节点PD1和第三节点PD2。由于第二节点PD1和第三节点PD2均为低电平，所以第七晶体管M7和第七对应晶体管M7'都关闭，从而不影响第一节点PU的充电。
在t2时段，第三电源端VDDe的第三电源信号保持为低电平，第二电源端VDDo的第二电源信号保持为高电平，第一控制信号和第二控制信号为低电平，输入信号INPUT为高电平，第一晶体管M1导通，第一节点PU的电平通过预充过程从低电平逐渐升高。由于第一节点PU为高电平，第三晶体管M3导通，将时钟信号端CLK的时钟信号传输至第一信号输出端OUT。此外，由于第一节点PU为高电平，所以第六晶体管M6和第六对应晶体管M6'导通，将第一电源端VGL的低电平通过第六晶体管M6传输至第二节点PD1和第三节点PD2，第二节点PD1保持为低电平，第三节点PD2仍然保持为低电平。
在t3时段，第三电源端VDDe的第三电源信号保持为低电平，第二电源端VDDo的第二电源信号保持为高电平，第一控制信号和第二控制信号保持为低电平，输入信号INPUT为低电平，第一晶体管M1关闭，第一节点PU的电平通过电容C1的自举过程继续升高。由于第一节点PU为高电平，所以第六晶体管M6和第六对应晶体管M6仍然导通，第二节点PD1和第三节点PD2仍然保持为低电平。
在t4时段，第三电源端VDDe的第三电源信号保持为低电平，第二电源端VDDo的第二电源信号保持为高电平，第一控制信号和第二控制信号保持为低电平，第一复位信号端RESET接收的第一复位信号为高电平。由于第一复位信号为高电平，所以第二晶体管M2和第四晶体管M4导通，将第一电源端VGL的低电平传输至第一节点PU。由于第一节点PU为低电平，第六晶体管M6和第六对应晶体管M6'关闭。此时，由于第二电源信号VDDo为高电平并且第一控制信号为低电平，所以第五晶体管M5仍然导通并且第九晶体管M9关闭，从而使第二节点PD1上拉至第二电源信号VDDo的高电平。由于第三电源信号为低电平并且第二控制信号为低电平，所以第五对应晶体管M5’和第十晶体管M10都关闭，第三节点PD2仍然保持为低电平。
在该实施例中，第三复位信号在每帧前都被触发。因此，第三复位信号（即，第一控制信号和第二控制信号）的变化对应于输入信号。进一步地，第二电源信号与第三电源信号的切换周期（例如，每2秒切换一次）要远远大于帧的切换周期（例如，每16毫秒切换一次）。因此，在该实施例中，第二电源信号与第三电源信号之间的每一次切换，可以经历多个t1时段、t2时段、t3时段和t4时段的循环。由于在该实施例中要经历多个循环（每个循环包括t1时段、t2时段、t3时段和t4时段）来保证在第二电源信号和第三电源进行信号切换时就立即使第二节点和第三节点中的至少一个节点的电位为第一电源信号的第一电平，因此与图7（b）和图7（c）中所示的实施例相比，本实施例的功耗将更大，但是却更可靠。
通过将根据相关技术的图7（a）所示的时序图与根据本公开实施例的图7（b）至7（d）所示的时序图相比可知，根据本公开的移位寄存器的驱动方法能够在第二电源信号和第三电源进行信号切换时，就立即使第二节点和第三节点中的至少一个节点的电位为第一电源信号的第一电平（如图7（b）至7（d）中的t1时段所示），而不用经过一段时间才变为第一电源信号的第一电平（如图7（a）中的t1时段所示），从而保证了第一节点的充电不受影响。
本领域技术人员基于图2和图7（b）至7（d）的详细描述，能够容易理解图3、图4和图5中所示的移位寄存器的操作时序与图2中所示的移位寄存器的操作时序类似，因此在此不再赘述。
图8示出了根据本公开实施例的显示装置800的示意性方框图。根据本公开实施例的显示装置800可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
如图8中所示，显示装置800可以包括根据本公开实施例的栅极驱动电路810。所述栅极驱动电路801可以包括级联的N个根据本公开实施例的移位寄存器（例如图2、图3、图4、图5中所示的移位寄存器），即移位寄存器1、移位寄存器2、……，移位寄存器N，N为正整数。
根据本公开的栅极驱动电路和显示装置能够在第二电源信号和第三电源信号切换时，就立即使第二节点和第三节点中的至少一个节点的电位为第一电源信号的第一电平，而不用经过一段时间才变为第一电源信号的第一电平，从而保证了第一节点的充电不受影响。
以上所述的具体实施例，对本公开实施例的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上所述仅为本公开实施例的具体实施例而已，并不用于限制本公开。在不背离本公开的精神和原则的情况下，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (19)

1.一种移位寄存器，包括：
输入电路，连接至信号输入端和第一节点，被配置成将所述信号输入端接收的输入信号传输至第一节点；
输出电路，连接至第一信号输出端和时钟信号端，被配置成响应于所述第一节点的电位，将在所述时钟信号端接收的时钟信号传输至所述第一信号输出端；
复位电路，连接至第一复位信号端、第一电源端和所述第一节点，被配置成在所述第一复位信号端接收的第一复位信号的控制下，将所述第一电源端的第一电源信号传输至所述第一节点；
控制电路，连接至第一节点、第一电源端、第二电源端、第三电源端、第一控制信号端和第二控制信号端，被配置成响应于第一节点的电位，在第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号的控制下，将第一电源端接收的第一电源信号传输至第二节点和/或第三节点；以及
下拉电路，连接至第二节点和第三节点，被配置成响应于第二节点和第三节点的电位，将第一电源端的第一电源信号传输至第一节点。
2.根据权利要求1所述的移位寄存器，其中，第一控制信号端接收的第一控制信号是第三电源端接收的第三电源信号以及第二控制信号端接收的第二控制信号是第二电源端接收的第二电源信号；或者
第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号均是第三复位信号。
3.根据权利要求1或2所述的移位寄存器，其中，所述控制电路包括第五晶体管、第五对应晶体管、第六晶体管、第六对应晶体管、第九晶体管和第十晶体管；
第五晶体管的控制极连接至第二电源端，第一极连接至第二电源端，第二极连接至第二节点；
第五对应晶体管的控制极连接至第三电源端，第一极连接至第三电源端，第二极连接至第三节点；
第六晶体管的控制极连接至第一节点，第一极连接至第二节点，第二极连接至第一电源端；
第六对应晶体管的控制极连接至第一节点，第一极连接至第三节点，第二极连接至第一电源端；
第九晶体管的控制极连接至第一控制信号端，第一极连接至第二节点，第二极连接至第一电源端；
以及
第十晶体管的控制极连接至第二控制信号端，第一极连接至第三节点，第二极连接至第一电源端。
4.根据权利要求1或2所述的移位寄存器，其中，所述控制电路包括第五晶体管、第五对应晶体管、第六晶体管、第六对应晶体管、第九晶体管、第十晶体管、第十一晶体管、第十一对应晶体管、第十二晶体管和第十二对应晶体管；
第五晶体管的控制极连接至第二电源端，第一极连接至第二电源端，第二极连接至第六晶体管的第一极；
第五对应晶体管的控制极连接至第三电源端，第一极连接至第三电源端，第二极连接至第六对应晶体管的第一极；
第六晶体管的控制极连接至第一节点，第一极连接至第五晶体管的第二极，第二极连接至第一电源端；
第六对应晶体管的控制极连接至第一节点，第一极连接至第五对应晶体管的第二极，第二极连接至第一电源端；
第九晶体管的控制极连接至第一控制信号端，第一极连接至第二节点，第二极连接至第一电源端；
第十晶体管的控制极连接至第二控制信号端，第一极连接至第三节点，第二极连接至第一电源端；
第十一晶体管的控制极连接至第五晶体管的第二极，第一极连接至第二电源端，第二极连接至第二节点；
第十一对应晶体管的控制极连接至第五对应晶体管的第二极，第一极连接至第三电源端，第二极连接至第三节点；
第十二晶体管的控制极连接至第一节点，第一极连接至第二节点，第二极连接至第一电源端；以及
第十二对应晶体管的控制极连接至第一节点，第一极连接至第三节点，第二极连接至第一电源端。
5.根据权利要求1或2所述的移位寄存器，其中，所述下拉电路包括第七晶体管、第七对应晶体管、第八晶体管和第八对应晶体管；
第七晶体管的控制极连接至第二节点，第一极连接至第一节点，第二极连接至第一电源端；
第七对应晶体管的控制极连接至第三节点，第一极连接至第一节点，第二极连接至第一电源端；
第八晶体管的控制极连接至第二节点，第一极连接至第一信号输出端，第二极连接至第一电源端；以及
第八对应晶体管的控制极连接至第三节点，第一极连接至第一信号输出端，第二极连接至第一电源端。
6.根据权利要求1或2所述的移位寄存器，其中，所述下拉电路包括第七晶体管、第七对应晶体管、第八晶体管、第八对应晶体管、第十六晶体管、第十六对应晶体管；
第七晶体管的控制极连接至第二节点，第一极连接至第一节点，第二极连接至第一电源端；
第七对应晶体管的控制极连接至第三节点，第一极连接至第一节点，第二极连接至第一电源端；
第八晶体管的控制极连接至第二节点，第一极连接至第一信号输出端，第二极连接至第一电源端；
第八对应晶体管的控制极连接至第三节点，第一极连接至第一信号输出端，第二极连接至第一电源端；
第十六晶体管的控制极连接至第二节点，第一极连接至第二信号输出端，第二极连接至第一电源端；以及
第十六对应晶体管的控制极连接至第三节点，第一极连接至第二信号输出端，第二极连接至第一电源端。
7. 根据权利要求1或2所述的移位寄存器，其中，所述复位电路包括第二晶体管和第四晶体管；
第二晶体管的控制极连接至第一复位信号端，第一极连接至第一节点，第二极连接至第一电源端；以及
第四晶体管的控制极连接至第一复位信号端，第一极连接至第一信号输出端，第二极连接至第一电源端。
8.根据权利要求1或2所述的移位寄存器，其中，所述复位电路包括第二晶体管，以及第二晶体管的控制极连接至第一复位信号端，第一极连接至第一节点，第二极连接至第一电源端。
9.根据权利要求1或2所述的移位寄存器，其中，所述复位电路包括第二晶体管、第十三晶体管和第十四晶体管；
第二晶体管的控制极连接至第一复位信号端，第一极连接至第一节点，第二极连接至第一电源端；
第十三晶体管的控制极连接至第二复位信号端，第一极连接至第一节点，第二极连接至第一电源端；以及
第十四晶体管的控制极连接至第二复位信号端，第一极连接至第一信号输出端，第二极连接至第一电源端。
10. 根据权利要求1或2所述的移位寄存器，其中，所述复位电路包括第二晶体管和第十三晶体管；
第二晶体管的控制极连接至第一复位信号端，第一极连接至第一节点，第二极连接至第一电源端；以及
第十三晶体管的控制极连接至第二复位信号端，第一极连接至第一节点，第二极连接至第一电源端。
11.根据权利要求1或2所述的移位寄存器，其中，所述输入电路包括第一晶体管，以及第一晶体管的控制极连接至信号输入端，第一极连接至信号输入端，第二极连接至第一节点。
12. 根据权利要求1或2所述的移位寄存器，其中，所述输出电路包括第三晶体管和电容，
第三晶体管的控制极连接至第一节点，第一极连接至时钟信号端，第二极连接至第一信号输出端；以及
电容的第一端连接至第一节点，第二端连接至第一信号输出端。
13.根据权利要求1或2所述的移位寄存器，其中，所述输出电路包括第三晶体管、第十五晶体管和电容，
第三晶体管的控制极连接至第一节点，第一极连接至时钟信号端，第二极连接至第一信号输出端；
第十五晶体管的控制极连接至第一节点，第一极连接至时钟信号端，第二极连接至第二信号输出端；以及
电容的第一端连接至第一节点，第二端连接至第一信号输出端。
14.一种栅极驱动电路，包括级联的多个根据权利要求1-13中任一项所述的移位寄存器。
15.一种显示装置，包括根据权利要求14所述的栅极驱动电路。
16.一种驱动根据权利要求1-13中任一项所述的移位寄存器的方法，包括：
在第一节点为第一电平的情况下，响应于第二电源信号与第三电源信号切换以及第一控制信号和第二控制信号中的至少一个为第二电平，控制电路将第一电源信号的第一电平传输至第二节点和/或第三节点。
17.根据权利要求16所述的方法，其中，第一控制信号端接收的第一控制信号是第三电源端接收的第三电源信号以及第二控制信号端接收的第二控制信号是第二电源端接收的第二电源信号。
18.根据权利要求16所述的方法，其中，第一控制信号端接收的第一控制信号和第二控制信号端接收的第二控制信号均是第三复位信号。
19.根据权利要求18所述的方法，其中，所述第三复位信号在每帧前被触发或者通过第二电源信号或第三电源信号的上升沿或下降沿进行触发。
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