WO2015079511A1 - 半導体装置 - Google Patents

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森　隆弘
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ルネサスエレクトロニクス株式会社
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    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Definitions

  • the present invention relates to a semiconductor device, for example, a semiconductor device having a lateral element.
  • a lateral high voltage MOS (Lateral Diffused Metal Oxide Semiconductor: LDMOS) transistor is disclosed in, for example, Japanese Patent Application Laid-Open No. 2011-3608 (Patent Document 1).
  • ap + buried region formed between the n + buried region and the p ⁇ epitaxial region is formed.
  • This p + buried region has a higher p-type impurity concentration than the p ⁇ epitaxial region. As a result, the occurrence of punch-through is suppressed and the withstand voltage is kept high.
  • the p ⁇ epitaxial region has a lower p-type impurity concentration than the p-type body region.
  • a depletion layer spreads from the pn junction between the n-type drift region and the p ⁇ epitaxial region to the p ⁇ epitaxial region side, and a high breakdown voltage can be achieved.
  • the breakdown voltage can be improved in the LDMOS transistor.
  • the semiconductor substrate has a main surface, and the main surface has a first recess and a second recess.
  • the element isolation insulating film is formed in each of the first recess and the second recess.
  • the pair of impurity regions is one of a pair of source / drain regions and a pair of emitter / collector regions formed so as to sandwich the first recess and the second recess on the main surface.
  • One region of the pair of impurity regions is the first conductivity type.
  • the first region of the second conductivity type is a channel forming region formed on the main surface between the one region and the first recess.
  • the gate electrode layer is formed on the first region with a gate insulating film interposed therebetween, and extends at least on the element isolation insulating film in the first recess.
  • the first concave portion and the second concave portion are arranged so as to be adjacent to each other with the substrate convex portion protruding to the main surface side from the bottom portion of each of the first concave portion and the second concave portion.
  • a semiconductor device having more excellent element characteristics can be realized.
  • FIG. 1 is a plan view schematically showing a configuration of a semiconductor device in a first embodiment.
  • FIG. 2 is a cross-sectional view schematically showing a configuration along line II-II in FIG. 1. It is sectional drawing which shows schematically the structure of the semiconductor device in a comparative example.
  • FIG. 4 is a diagram showing a change in on-breakdown voltage when the gate overlap amount GF is changed in each configuration of FIG. 2 and FIG. 3.
  • FIG. 4 is a diagram showing a change in on-resistance when the gate overlap amount GF is changed in each configuration of FIG. 2 and FIG. 3. It is a figure which shows the change of an off-breakdown pressure when the gate overlap amount GF is changed in each structure of FIG. 2 and FIG.
  • FIG. 11 is a plan view schematically showing a modification of the configuration of the semiconductor device in the first embodiment.
  • FIG. 11 is a plan view schematically showing another modification of the configuration of the semiconductor device in the first embodiment.
  • FIG. 10 is a plan view schematically showing still another modification of the configuration of the semiconductor device in the first embodiment.
  • FIG. 6 is a cross sectional view schematically showing a configuration of a semiconductor device in a second embodiment.
  • FIG. 10 is a cross sectional view schematically showing a modification of the configuration of the semiconductor device in the second embodiment.
  • FIG. 14 is a diagram showing a change in ON breakdown voltage when the gate overlap amount GF is changed in each of the configurations of FIGS. 2, 3, 12, and 13. It is a figure which shows the change of ON resistance when the gate overlap amount GF is changed in each structure of FIG.2, FIG.3, FIG.12 and FIG.
  • FIG. 14 is a diagram showing a change in off breakdown voltage when the gate overlap amount GF is changed in each of the configurations of FIGS. 2, 3, 12, and 13. It is a figure which shows the potential in the ON operation
  • FIG. 13 is a plan view schematically showing still another modification of the planar shape of the configuration of FIG. 12.
  • FIG. 13 is a plan view schematically showing still another modification of the planar shape of the configuration of FIG. 12.
  • region coexist in the active region between element isolation insulating films.
  • FIG. 10 is a cross sectional view schematically showing a configuration of a semiconductor device in a third embodiment.
  • FIG. 10 is a cross sectional view schematically showing a modification of the configuration of the semiconductor device in the third embodiment. It is a top view which shows roughly the planar shape of the structure of FIG.
  • FIG. 28 is a plan view schematically showing still another modification of the planar shape of the configuration of FIG. 27.
  • FIG. 28 is a plan view schematically showing still another modification of the planar shape of the configuration of FIG. 27.
  • FIG. 10 is a cross sectional view schematically showing a configuration of a semiconductor device in a fourth embodiment. It is sectional drawing which shows roughly the structure which applied the structure of Embodiment 1 to IGBT. 1 is a cross-sectional view schematically showing a configuration in which the configuration of Embodiment 1 is applied to a bidirectional transistor.
  • FIG. 10 is a cross sectional view schematically showing a configuration of a
  • FIG. 3 is a cross-sectional view schematically showing a configuration in which the configuration of the first embodiment is applied to LOCOS.
  • 3 is a cross-sectional view schematically showing a configuration in which an element isolation insulating film is formed on a substrate convex portion in the configuration of the first embodiment.
  • FIG. It is a figure which shows the change of ON breakdown voltage when the depth D of recessed part CP4 is changed in the structure of this modification shown in FIG. It is a figure which shows the change of ON resistance when the depth D of recessed part CP4 is changed in the structure of this modification shown in FIG. It is a figure which shows the change of an off-breakdown pressure when the depth D of recessed part CP4 is changed in the structure of this modification shown in FIG.
  • the semiconductor device of the present embodiment has, for example, LDMOS transistor TR.
  • This semiconductor device includes a semiconductor substrate SUB, an n-type buried layer BL, a p ⁇ epitaxial region EP, an n-type drift region DRI, a p-type well region WL, and an n + source region SR (one of a pair of impurity regions). Region), n + drain region DR (the other region of the pair of impurity regions), p + contact region CO, gate insulating film GI, gate electrode layer GE, element isolation structure, and conductive layer CL.
  • LDMOS transistor TR LDMOS transistor TR.
  • This semiconductor device includes a semiconductor substrate SUB, an n-type buried layer BL, a p ⁇ epitaxial region EP, an n-type drift region DRI, a p-type well region WL, and an n + source region SR (one of a pair of impurity regions). Region), n + drain region DR (the other region of
  • semiconductor substrate SUB is made of, for example, silicon.
  • the semiconductor substrate SUB has a main surface (upper surface in the drawing).
  • An n-type buried layer BL is formed inside the semiconductor substrate SUB.
  • a p ⁇ epitaxial region EP is formed in the semiconductor substrate SUB on the main surface side of the n-type buried layer BL so as to form a pn junction with the n-type buried layer BL.
  • n-type drift region DRI and a p-type well region WL are formed in the semiconductor substrate SUB on the main surface side of the p ⁇ epitaxial region EP.
  • This n-type drift region DRI forms a pn junction extending in the direction along the main surface with p ⁇ epitaxial region EP.
  • p-type well region WL is, p - is formed in contact with the epitaxial region EP, p - has a higher p-type impurity concentration than the epitaxial region EP.
  • the element isolation structure has, for example, an STI (Shallow Trench Isolation) structure.
  • the element isolation structure of this STI structure has recesses CP1, CP2, CP and an element isolation insulating film SI.
  • Each of the recesses CP1, CP2, CP is formed on the main surface of the semiconductor substrate SUB.
  • the element isolation insulating film SI is formed so as to be embedded in each of the recesses CP1, CP2, and CP.
  • the concave portion CP1 (first concave portion) and the concave portion CP2 (second concave portion) are formed on the main surface in the n-type drift region DRI and are shallower than the n-type drift region DRI.
  • N + drain region DR is formed on the main surface of semiconductor substrate SUB so as to be in contact with n-type drift region DRI, and has an n-type impurity concentration higher than that of n-type drift region DRI.
  • the n + source region SR is formed on the main surface of the semiconductor substrate SUB in the p-type well region WL so as to form a pn junction with the p-type well region WL.
  • n + drain region DR and n + source region SR are arranged so as to sandwich recesses CP1 and CP2.
  • n + drain region DR is in contact with recess CP2.
  • p type well region WL and p ⁇ epitaxial region EP are arranged between n + source region SR and recess CP1.
  • the portion located on the main surface of the semiconductor substrate SUB becomes a channel formation region (first region).
  • p + contact region CO is formed adjacent to n + source region SR.
  • Gate electrode layer GE is formed on a channel formation region (p-type well region WL and p ⁇ epitaxial region EP) sandwiched between n + source region SR and recess CP1 with a gate insulating film GI interposed therebetween. ing. A part of the gate electrode layer GE is located on a part of the n-type drift region DRI with the gate insulating film GI interposed therebetween, and runs on the element isolation insulating film SI filling the recess CP1. .
  • a conductive layer CL serving as a drain electrode is formed on the main surface of the semiconductor substrate SUB so as to be electrically connected to the n + drain region DR.
  • a conductive layer CL serving as a source electrode is formed on the main surface of semiconductor substrate SUB so as to be electrically connected to n + source region SR.
  • a conductive layer CL is formed on the main surface of the semiconductor substrate SUB so as to be electrically connected to the p + contact region CO.
  • the concave portion CP1 and the concave portion CP2 sandwich the substrate convex portion CV protruding to the main surface side (upper side in the drawing) from the bottom portions of the concave portion CP1 and the concave portion CP2.
  • the element isolation insulating film SI is not formed on the substrate protrusion CV, and the main surface of the substrate protrusion CV is an active area AA. That is, the concave portion CP1 and the concave portion CP2 are separated on the main surface by the substrate convex portion CV made of the active area AA.
  • n-type drift region DRI is formed on the main surface of active region AA. Therefore, the main surface of active region AA has an n-type impurity concentration lower than the n-type impurity concentration in the main surface of n + source region SR.
  • gate electrode layer GE has It does not extend over the active area AA.
  • the concentration of the n-type impurity in the n-type drift region is, for example, 1 ⁇ 10 16 cm ⁇ 3
  • the concentration of each n-type impurity in the n + source region SR and the n + drain region DR is, for example, 1 ⁇ 10 18 cm ⁇ 3. It is.
  • the LDMOS transistor TR is formed to have a line-symmetric configuration with respect to a virtual line AA passing through the n + drain region DR.
  • recess CP2 is formed as a groove surrounding the entire periphery of n + drain region DR formed in the main surface of semiconductor substrate SUB in plan view.
  • the element isolation insulating film SI filling the recess CP2 is also formed so as to surround the entire periphery of the n + drain region DR in plan view.
  • the substrate convex portion CV active area AA is formed so as to surround the entire outer periphery of the concave portion CP2 in plan view.
  • the concave portion CP1 is formed as a groove surrounding the entire outer periphery of the concave portion CP2 through the substrate convex portion CV (active area AA) in plan view. Therefore, the element isolation insulating film SI filling the recess CP1 is also formed so as to surround the entire outer periphery of the recess CP2 with the substrate protrusion CV (active area AA) interposed therebetween in plan view.
  • the gate electrode layer GE is formed so as to surround the entire outer periphery of the element isolation insulating film SI embedded in the concave portion CP1 while overlapping with a part of the outer peripheral portion of the element isolation insulating film SI embedded in the concave portion CP1 in plan view.
  • the n + source region SR is formed so as to surround the entire outer periphery of the gate electrode layer GE in plan view
  • the p + contact region CO is formed so as to surround the entire outer periphery of the n + source region SR in plan view.
  • p type well region WL surrounds n type drift region DRI while sandwiching a part of p ⁇ epitaxial region EP on the main surface.
  • FIG. 3 is a cross-sectional view showing a configuration of a semiconductor device of a comparative example, and this cross-sectional view shows a portion corresponding to a region R1 in FIG.
  • concave portion CP located between n + source region SR and n + drain region DR is not separated by the active region. Since the configuration of the comparative example other than this is almost the same as the configuration of the present embodiment shown in FIG. 2, the same elements are denoted by the same reference numerals, and the description thereof will not be repeated.
  • FIGS. 4 to 6 shows a dimension GF (gate overlap amount) in which the element isolation insulating film SI and the gate electrode layer GE filling the recess CP1 (FIG. 2) or the recess CP (FIG. 3) overlap in plan view.
  • FIG. 2 is a diagram of simulation results showing changes in ON breakdown voltage (Bvon), ON resistance (Rsp), and OFF breakdown voltage (Bvoff) when FIG. 2) is changed. This simulation was performed with each of the STI width of the present embodiment (FIG. 2) and the STI width of the comparative example (FIG. 3) set to 1.7 ⁇ m.
  • the on-breakdown voltage can be improved in the present embodiment (black square, white square, black circle in the figure) as compared with the comparative example (white circle in the figure). Moreover, in this Embodiment, it turned out that ON breakdown voltage can be improved, so that the dimension (AA width
  • the present embodiment black squares, white squares, black circles in the figure
  • the present embodiment can improve the off breakdown voltage with respect to the comparative example (white circles in the figure) when the gate overlap amount GF increases. It was. For this reason, with regard to the off breakdown voltage, it was found that an off breakdown voltage equal to or higher than that of the comparative example can be obtained in this embodiment by adjusting the gate overlap amount GF.
  • the potential contour line enters the substrate convex portion CV (active area AA).
  • the contour lines of the potential are closer to the n + drain region DR side than the comparative example of FIG. Therefore, in comparison with the comparative example of FIG. 7, in the present embodiment of FIG. 8, the broken line indicating the potential of 40 V in the figure is closer to the n + drain region DR side, and between the concave portion CP1 and the concave portion CP2.
  • the electric field is relaxed by the substrate convex portion CV (active area AA).
  • the ON breakdown voltage is improved by the electric field relaxation by the substrate convex portion CV (active area AA).
  • the on-resistance is such that, as in the present embodiment shown in FIG. 2, the substrate convex portion CV (active region AA) is provided between the concave portion CP1 and the concave portion CP2, so that the region where the current flows is the substrate convex portion CV ( It is considered that the active area AA) is widened and thus decreased.
  • the off breakdown voltage is considered to be lower than that of the comparative example shown in FIG. 3 because the substrate convex portion CV (active area AA) is present between the concave portion CP1 and the concave portion CP2. .
  • Increasing the gate overlap amount GF in Comparative Example where the electric field is intensive and off-state breakdown voltage is considered that decrease in the n + drain region DR-side end portion of the concave portion CP in FIG.
  • the gate overlap amount GF is increased in the present embodiment, the electric field is relaxed by the substrate convex portion CV (active area AA) between the concave portion CP1 and the concave portion CP2 in FIG. It is considered a thing.
  • the substrate convex portion CV (active region AA) having the n-type drift region DRI formed on the surface thereof surrounds the entire periphery of the n + drain region DR in plan view (for example, a rectangular frame in plan view).
  • the shape of the substrate convex portion CV (active region AA) does not have to surround the n + drain region DR in plan view as shown in FIGS. 9 and 10.
  • the substrate protrusion CV (active region AA) has a linear shape extending in parallel with the longitudinal direction of the n + drain region DR (vertical direction in the drawing) in plan view. You may have.
  • the length of the linear substrate protrusion CV (active region AA) in the longitudinal direction may be longer than the length of the n + drain region DR in the longitudinal direction. As shown, it may be shorter than the length of the n + drain region DR in the longitudinal direction.
  • the plurality of substrate protrusions CV are intermittently arranged along the same direction (vertical direction in the figure) as the longitudinal direction of the n + drain region DR in plan view. Also good. That is, the element isolation insulating film SI is located between each of the plurality of substrate convex portions CV (active regions AA) arranged along the longitudinal direction of the n + drain region DR.
  • a substrate convex portion CV (active area AA) is disposed between the concave portion CP1 and the concave portion CP2 on the main surface of the semiconductor substrate SUB.
  • FIGS. 4 and 5 it is possible to improve the on-breakdown voltage and reduce the on-resistance as compared with the comparative example (FIG. 3).
  • FIG. 6 with respect to the off breakdown voltage, an off breakdown voltage equal to or higher than that of the comparative example (FIG. 3) can be obtained in this embodiment by adjusting the gate overlap amount GF.
  • the configuration of the present embodiment is the surface of substrate convex portion CV (active area AA) between concave portions CP1 and CP2 as compared with the configuration of the first embodiment shown in FIG. The difference is that a p-type impurity region AR (second region) is formed on the (main surface).
  • the p-type impurity region AR is formed shallower than the depth position of the bottom surfaces of the recesses CP1 and CP2.
  • p-type impurity region AR has the same impurity concentration as p + contact region CO, may be formed in the same step as p + contact region CO.
  • the potential of the p-type impurity region AR is fixed at a floating (floating potential) or GND (ground potential) level.
  • a conductive layer (not shown) is connected to the p-type impurity region AR from above the main surface of the semiconductor substrate SUB, and the GND level is interposed via the conductive layer. Can be applied to the p-type impurity region AR.
  • the p-type impurity region AR may be formed so as to reach the p ⁇ epitaxial region EP as shown in FIG.
  • the p-type impurity region AR is formed deeper than the depth position of the bottom surfaces of the recesses CP1 and CP2.
  • the p-type impurity region AR has the same impurity concentration as the p-type well region WL, and may be formed in the same process as the p-type well region WL.
  • FIGS. 14 to 16 shows an on-withstand voltage when the dimension GF (gate overlap amount: FIG. 2) in which the element isolation insulating film SI and the gate electrode layer GE filling the recess CP1 overlap in plan view is changed. It is a figure of the simulation result which shows the change of Bon), ON resistance (Rsp), and OFF breakdown voltage (Bvoff).
  • each of the STI width of this embodiment (similar to the STI width shown in FIG. 2) and the STI width of the comparative example (FIG. 3) is set to 1.7 ⁇ m, and the AA in the first embodiment and this embodiment is used. This was performed with a width of 0.11 ⁇ m.
  • the result in the configuration of FIG. 12 of the present embodiment is indicated by a white triangle in the figure
  • the result in the configuration of FIG. 13 of the present embodiment is indicated by a black triangle in the figure.
  • the ON breakdown voltage can be improved as compared with the comparative example in FIG. 3 (white circles in the figure).
  • the on-withstand voltage can be improved with the configuration of FIG. 13 of the present embodiment as compared with the configuration of FIG. 12 of the present embodiment.
  • the on-resistance is substantially the same as in the comparative example (white circles in FIG. 3) and Embodiment 1 (black circles in the figure).
  • FIG. 16 the configuration of FIG. 13 of this embodiment (black triangle in the figure) improves the off breakdown voltage with respect to the comparative example of FIG. 3 (white circle in the figure) when the gate overlap amount GF increases. I understood that I could do it. For this reason, with regard to the off breakdown voltage, it was found that an off breakdown voltage equal to or higher than that of the comparative example can be obtained in this embodiment by adjusting the gate overlap amount GF.
  • FIG. 12 (white triangles in the figure) of the present embodiment has an off breakdown voltage substantially the same as that of the comparative example of FIG. 3 (white circles in the figure). Further, it was found that if the gate overlap amount GF is adjusted, an off breakdown voltage higher than that of the comparative example can be obtained also in this embodiment.
  • the reason why the ON breakdown voltage is improved in the configuration of the present embodiment shown in FIGS. 12 and 13 is the same as the reason described in the first embodiment. That is, in the present embodiment shown in FIGS. 12 and 13, since the substrate convex portion CV (active region AA) is between the concave portion CP1 and the concave portion CP2, the depletion layer is less likely to extend on the n + drain region DR side.
  • the on-breakdown voltage is considered to be improved over the comparative example. This can be seen from the potential shown in FIG.
  • substrate convex portion CV active area AA
  • the potential of the substrate convex portion CV can be reduced.
  • Contour lines enter.
  • the contour lines of the potential are closer to the n + drain region DR side than the comparative example of FIG. Therefore, in comparison with the comparative example of FIG. 7, in the present embodiment of FIG. 17, the broken line indicating the potential of 40 V in the figure is closer to the n + drain region DR side, and between the concave portion CP1 and the concave portion CP2. It is considered that the electric field is relaxed by the substrate protrusion CV (active area AA) and the on-breakdown voltage is improved.
  • the on-resistance is obtained by providing the substrate convex portion CV (active area AA) between the concave portion CP1 and the concave portion CP2 as in the present embodiment shown in FIGS. It is considered that the current flowing region is widened by the substrate convex portion CV (active region AA), so that the current is lowered.
  • the off-breakdown voltage in the present embodiment shown in FIGS. 12 and 13, between the p-type impurity region AR and the n-type drift region DRI formed on the surface of the substrate convex portion CV (active region AA). A pn junction is formed. Therefore, the electric field on the n + drain region DR side is relaxed, and it is considered that the off breakdown voltage can obtain a breakdown voltage close to that of the comparative example shown in FIG. 3 without changing the gate overlap amount GF.
  • substrate convex portion CV (active region AA) having p-type impurity region AR formed on the surface may surround the entire periphery of n + drain region DR and concave portion CP2. .
  • the substrate convex portion CV (active region AA) having the p-type impurity region AR formed on the surface thereof has, for example, a rectangular frame shape in plan view.
  • substrate projection CV does not have to surround n + drain region DR in plan view.
  • the substrate convex portion CV has a linear shape extending in parallel with the longitudinal direction of the n + drain region DR (vertical direction in the drawing) in plan view. You may have.
  • the length of the linear substrate protrusion CV (active region AA) in the longitudinal direction is longer than the length of the n + drain region DR in the longitudinal direction as shown in FIG.
  • it may be shorter than the length of the n + drain region DR in the longitudinal direction.
  • a plurality of substrate protrusions CV are intermittently arranged in the same direction (vertical direction in the figure) as the longitudinal direction of the n + drain region DR in plan view. Also good. That is, the element isolation insulating film SI is located between each of the plurality of substrate convex portions CV (active regions AA) arranged along the longitudinal direction of the n + drain region DR.
  • the gate electrode layer GE may surround the entire circumference of the drain region DR, the substrate convex portion CV (active region AA), etc. in plan view.
  • the gate electrode layer GE has, for example, a rectangular frame shape in plan view.
  • the gate electrode layer GE does not have to surround the entire circumference of the drain region DR, the substrate protrusion CV (active region AA), and the like in plan view.
  • the gate electrode layer GE includes two linear gate electrode portions formed so as to run along the same direction (vertical direction in the drawing) as the longitudinal direction of the n + drain region DR in plan view. It may be divided into.
  • the substrate convex portion CV (active region AA) having the p-type impurity region AR formed on the surface surrounds the entire periphery of the n + drain region DR in plan view and reaches the p-type well region WL on the outer peripheral side. Yes. Thereby, the potential of the p-type impurity region AR can be fixed at the GND level.
  • the main surface of the substrate convex portion CV (active region AA) has a p-type impurity region AR (second region) and an n-type drift region DRI (third region). May be mixed.
  • the p-type impurity region AR and the n-type drift are formed along the longitudinal direction on the main surface of the substrate convex portion CV (active region AA) surrounding the entire periphery of the n + drain region DR.
  • the regions DRI may be formed alternately. Further, as shown in FIGS.
  • a linear substrate convex portion CV active region AA extending so as to run in parallel in the same direction (vertical direction in the drawing) as the longitudinal direction of the n + drain region DR in plan view.
  • p-type impurity regions AR and n-type drift regions DRI may be alternately formed along the longitudinal direction.
  • p is formed on the plurality of substrate convex portions CV (active regions AA) intermittently arranged along the same direction (vertical direction in the drawing) as the longitudinal direction of the n + drain region DR in plan view.
  • Type impurity regions AR and n type drift regions DRI may be formed alternately.
  • the substrate convex portion CV (active area AA) is arranged between the concave portion CP1 and the concave portion CP2 on the main surface of the semiconductor substrate SUB. For this reason, as shown in FIGS. 14 and 15, it is possible to reduce the on-resistance while maintaining the on-breakdown voltage as compared with the comparative example (FIG. 3).
  • a pn junction is formed between the p-type impurity region AR and the n-type drift region DRI formed in the substrate convex portion CV (active region AA).
  • the electric field on the drain side is relaxed, so that an off breakdown voltage comparable to that of the comparative example can be obtained without adjusting the gate overlap amount GF, and the present embodiment can be achieved by adjusting the gate overlap amount GF. Also in the embodiment, an off breakdown voltage higher than that of the comparative example can be obtained.
  • the configuration of the present embodiment is different from the configuration of the first embodiment shown in FIG. 2 in that substrate convex portion CV (active region AA) between concave portions CP1 and CP2. )
  • an additional conductive layer GE1 is formed through an insulating film GI1.
  • the additional conductive layer GE1 is electrically insulated from the substrate protrusion CV (active area AA) by the insulating film GI1.
  • the additional conductive layer GE1 may be electrically insulated from the gate electrode layer GE by being separated from the gate electrode layer GE as shown in FIG.
  • the potential of the additional conductive layer GE1 illustrated in FIG. 27 may be any of floating, GND, drain potential, and gate potential.
  • the additional conductive layer GE1 may be integrated with the gate electrode layer GE to be electrically connected to the gate electrode layer GE and have the same potential (gate potential).
  • this planar structure has a configuration in which an additional conductive layer GE1 separated from gate electrode layer GE is added to the planar structure of FIG.
  • the additional conductive layer GE1 is formed on the entire substrate protrusion CV (active area AA) in plan view.
  • the additional conductive layer GE1 surrounds the entire periphery of the n + drain region DR in plan view, and has, for example, a rectangular frame shape.
  • these planar structures have a structure in which an additional conductive layer GE1 separated from the gate electrode layer GE is added to the planar structures of FIGS.
  • the additional conductive layer GE1 is formed on the entire substrate protrusion CV (active area AA) in plan view.
  • the additional conductive layer GE1 has a linear shape extending so as to run in parallel in the same direction (vertical direction in the drawing) as the longitudinal direction of the n + drain region DR in plan view.
  • the length in the longitudinal direction (vertical direction in the figure) of the linear additional conductive layer GE1 may be longer than the length in the longitudinal direction of the n + drain region DR as shown in FIG. As shown at 31, it may be shorter than the length of the n + drain region DR in the longitudinal direction.
  • these planar structures have a configuration in which an additional conductive layer GE1 separated from the gate electrode layer GE is added to the planar structure of FIG.
  • the additional conductive layer GE1 is formed on the entire substrate protrusion CV (active area AA) in plan view.
  • one additional conductive layer GE1 may be disposed over a plurality of substrate convex portions CV (active areas AA) disposed in the longitudinal direction (up and down direction in the drawing) in plan view.
  • each of the plurality of additional conductive layers GE1 is individually provided on each of the plurality of substrate convex portions CV (active areas AA) arranged in the longitudinal direction (vertical direction in the drawing) in a plan view as shown in FIG. It may be arranged.
  • the off breakdown voltage is improved, and when the potential of the additional conductive layer GE1 is the drain voltage, the on resistance and the on breakdown voltage are improved. 27 and 28, the on-resistance is improved when the potential of the additional conductive layer GE1 is the gate potential.
  • the configuration of this embodiment is different from the configuration of Embodiment 1 shown in FIG. 2 in that a plurality of substrate convex portions CV1, CV2 (active region) are provided between concave portions CP1 and CP2. AA1 and AA2) are different in that they are formed.
  • the plurality of substrate convex portions CV1, CV2 are, for example, two substrate convex portions CV1, CV2 (active regions AA1, AA2).
  • the two substrate protrusions CV1, CV2 are separated from each other by the recess CP3.
  • an element isolation insulating film SI is embedded as in the recesses CP1 and CP2.
  • the plurality of substrate protrusions CV1, CV2 (active areas AA1, AA2) are not limited to two, and may be three or more.
  • the same effect as in the first embodiment can be expected even in the configuration in which the plurality of substrate convex portions CV1, CV2 (active regions AA1, AA2) are formed between the concave portion CP1 and the concave portion CP2 as in the present embodiment. .
  • the LDMOS transistor has been described.
  • the configuration in which the substrate convex portions CV, CV1, and CV2 (active areas AA, AA1, and AA2) are formed between the concave portions CP1 and CP2 is as follows.
  • the present invention can also be applied to an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • this IGBT is different from the LDMOS transistor shown in FIG. 2 in that a p + collector region CR is formed instead of the n + drain region DR of the transistor, and the LDMOS transistor The difference is that the n + source region SR functions as the n + emitter region ER.
  • this lateral bidirectional transistor includes a pair of n-type well regions DRI formed on the main surface of semiconductor substrate SUB and a p-type well formed between the pair of n-type well regions DRI.
  • the region mainly includes a region WL, a pair of impurity regions IP for source / drain regions, a gate insulating film GI, and a gate electrode layer GE.
  • An n-type buried layer BL is formed inside the semiconductor substrate SUB.
  • a p ⁇ epitaxial region EP is formed in the semiconductor substrate SUB on the main surface side of the n-type buried layer BL so as to form a pn junction with the n-type buried layer.
  • a pair of n-type well region DRI and p-type well region WL are formed in semiconductor substrate SUB and on the main surface side of p ⁇ epitaxial region EP.
  • This n-type well region DRI forms a pn junction extending in the direction along the main surface with p ⁇ epitaxial region EP2.
  • p-type well region WL is so positioned between the pair of n-type well region DRI, and p - is formed in contact with the epitaxial region EP, p - have a high p-type impurity concentration than the epitaxial region EP is doing.
  • An element isolation structure having, for example, an STI structure is formed on the main surface of the semiconductor substrate SUB.
  • the element isolation structure of this STI structure has recesses CP1, CP2, CP and an element isolation insulating film SI.
  • Each of the recesses CP1, CP2, CP is formed on the main surface of the semiconductor substrate SUB.
  • the element isolation insulating film SI is formed so as to be embedded in each of the recesses CP1, CP2, and CP.
  • the concave portion CP1 (first concave portion), the concave portion CP2 (second concave portion) and the concave portion CP are formed on the main surface in the n-type well region DRI and are formed shallower than the n-type well region DRI.
  • Each of the pair of source / drain region impurity regions IP is formed on the main surface of the semiconductor substrate SUB sandwiched between the recesses CP2 and CP, and has an n-type impurity concentration higher than that of the n-type drift region DRI. ing.
  • the gate electrode layer GE is formed on a p-type well region WL sandwiched between a pair of n-type well regions DRI with a gate insulating film GI interposed therebetween. A part of the gate electrode layer GE runs over the element isolation insulating film SI filling the recess CP1.
  • a conductive layer CL serving as an electrode is formed on the main surface of the semiconductor substrate SUB so as to be electrically connected to each of the pair of impurity regions IP for the source / drain regions.
  • the substrate convex portion CV is disposed between the concave portion CP1 and the concave portion CP2 on the main surface of the semiconductor substrate SUB.
  • the element isolation insulating film SI is not formed on the substrate protrusion CV, and the main surface of the substrate protrusion CV is an active area AA. That is, the concave portion CP1 and the concave portion CP2 are separated on the main surface by the active region AA.
  • an n-type well region DRI is formed on the main surface of this active region AA.
  • the gate electrode layer GE does not extend over the active region AA.
  • the STI structure is described as the element isolation structure.
  • the element isolation insulating film SI may be formed of a silicon oxide film formed by a LOCOS (LOCal Oxidation of Silicon) method.
  • the element isolation insulating film SI is not formed on the substrate protrusion CV and the active region AA is described. However, as shown in FIG. 38, the element isolation insulation is formed on the substrate protrusion CV. A film SI may be formed. Specifically, the concave portion CP4 formed on the substrate convex portion CV is formed shallower than the concave portions CP1 and CP2, thereby forming the substrate convex portion CV between the concave portion CP1 and the concave portion CP2.
  • each of the STI width of the present embodiment (FIG. 2) and the STI width of the comparative example (FIG. 3) is 1.7 ⁇ m
  • the gate overlap amount GF is 0.7 ⁇ m
  • the depth of the recesses CP1 and CP2 was set to 0.3 ⁇ m. Therefore, the state in which the depth D of the concave portion CP4 in each of FIGS. 39 to 41 is 0.3 ⁇ m means that it is in the state of FIG. 3 (comparative example), and the depth D of the concave portion CP4 is 0 ⁇ m. This means that the state shown in FIG. 2 (Embodiment 1) is obtained.
  • the comparative example (depth D) is the same as the configuration shown in FIG. 2 (depth D is 0 ⁇ m). Can be improved and the on-resistance can be reduced.
  • an n-type LDMOS transistor, an n-type bidirectional transistor, and an IGBT having an n + emitter region have been described.
  • a p-type LDMOS transistor, a p-type bidirectional transistor, and a p + emitter region have been described.
  • the configuration of the above embodiment can be similarly applied to an IGBT having the same.

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Abstract

　半導体基板（ＳＵＢ）は、主表面に凹部（ＣＰ１）および凹部（ＣＰ２）を有している。ｎ+ソース領域（ＳＲ）とｎ+ドレイン領域（ＤＲ）とは、主表面において凹部（ＣＰ１）および凹部（ＣＰ２）を挟んでいる。ｎ+ソース領域（ＳＲ）と凹部（ＣＰ１）との間の主表面に、チャネル形成領域となるｐ-エピタキシャル領域（ＥＰ）およびｐ型ウエル領域（ＷＬ）が形成されている。ゲート電極層（ＧＥ）は、チャネル領域上にゲート絶縁膜（ＧＩ）を介在して形成され、かつ凹部（ＣＰ１）内の素子分離絶縁膜（ＳＩ）上に延びている。凹部（ＣＰ１）および凹部（ＣＰ２）は、凹部（ＣＰ１）および凹部（ＣＰ２）の各々の底部よりも主表面側に突き出した基板凸部（ＣＶ）を挟んで互いに隣合うように配置されている。

Description

半導体装置
　本発明は、半導体装置に関し、例えば横型素子を有する半導体装置に関するものである。
　横型高耐圧ＭＯＳ（Lateral　Diffused　Metal　Oxide　Semiconductor：ＬＤＭＯＳ）トランジスタは、たとえば特開２０１１－３６０８号公報（特許文献１）に開示されている。
　この公報に記載の半導体装置では、ｎ+埋め込み領域とｐ-エピタキシャル領域との間に形成されたｐ+埋め込み領域が形成されている。このｐ+埋め込み領域は、ｐ-エピタキシャル領域よりも高いｐ型不純物濃度を有している。これによりパンチスルーの発生が抑制され、耐圧が高く維持されている。
　また上記公報に記載の半導体装置では、ｐ-エピタキシャル領域はｐ型ボディ領域よりも低いｐ型不純物濃度を有している。これにより、ブレークダウン状態においては、ｎ型ドリフト領域とｐ-エピタキシャル領域とのｐｎ接合からｐ-エピタキシャル領域側に空乏層が広がり、高耐圧化が可能となる。
特開２０１１－３６０８号公報
　上記公報に記載の半導体装置によれば、ＬＤＭＯＳトランジスタにおいて耐圧を向上させることができる。しかしながら、より優れた素子特性を有する半導体装置を提供するためには、さらなる改善の余地があった。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態における半導体装置において、半導体基板は、主表面を有し、その主表面に第１凹部および第２凹部を有している。素子分離絶縁膜は、第１凹部内および第２凹部内の各々に形成されている。一対の不純物領域は、主表面において第１凹部および第２凹部を挟むように形成された一対のソース／ドレイン領域および一対のエミッタ／コレクタ領域のいずれかとなるものである。一対の不純物領域の一方領域は第１導電型である。第２導電型の第１領域は、一方領域と第１凹部との間の主表面に形成されたチャネル形成領域となるものである。ゲート電極層は、第１領域上にゲート絶縁膜を介在して形成され、かつ少なくとも第１凹部内の素子分離絶縁膜上に延びている。第１凹部および第２凹部は、第１凹部および第２凹部の各々の底部よりも主表面側に突き出した基板凸部を挟んで互いに隣合うように配置されている。
　一実施の形態における半導体装置によれば、より優れた素子特性を有する半導体装置を実現することができる。
実施の形態１における半導体装置の構成を概略的に示す平面図である。 図１のＩＩ－ＩＩ線に沿う構成を概略的に示す断面図である。 比較例における半導体装置の構成を示す概略的に示す断面図である。 図２および図３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオン耐圧の変化を示す図である。 図２および図３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオン抵抗の変化を示す図である。 図２および図３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオフ耐圧の変化を示す図である。 図３の構成でのオン動作でのポテンシャルを示す図である。 図２の構成でのオン動作でのポテンシャルを示す図である。 実施の形態１における半導体装置の構成の変形例を概略的に示す平面図である。 実施の形態１における半導体装置の構成の他の変形例を概略的に示す平面図である。 実施の形態１における半導体装置の構成のさらに他の変形例を概略的に示す平面図である。 実施の形態２における半導体装置の構成を概略的に示す断面図である。 実施の形態２における半導体装置の構成の変形例を概略的に示す断面図である。 図２、図３、図１２および図１３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオン耐圧の変化を示す図である。 図２、図３、図１２および図１３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオン抵抗の変化を示す図である。 図２、図３、図１２および図１３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオフ耐圧の変化を示す図である。 図１２の構成でのオン動作でのポテンシャルを示す図である。 図１２の構成の平面形状を概略的に示す平面図である。 図１２の構成の平面形状の変形例を概略的に示す平面図である。 図１２の構成の平面形状の他の変形例を概略的に示す平面図である。 図１２の構成の平面形状のさらに他の変形例を概略的に示す平面図である。 図１２の構成の平面形状のさらに他の変形例を概略的に示す平面図である。 素子分離絶縁膜の間の活性領域にｐ型領域とｎ型領域との双方が混在する構成の平面形状を概略的に示す平面図である。 素子分離絶縁膜の間の活性領域にｐ型領域とｎ型領域との双方が混在する構成の平面形状の変形例を概略的に示す平面図である。 素子分離絶縁膜の間の活性領域にｐ型領域とｎ型領域との双方が混在する構成の平面形状の他の変形例を概略的に示す平面図である。 素子分離絶縁膜の間の活性領域にｐ型領域とｎ型領域との双方が混在する構成の平面形状のさらに他の変形例を概略的に示す平面図である。 実施の形態３における半導体装置の構成を概略的に示す断面図である。 実施の形態３における半導体装置の構成の変形例を概略的に示す断面図である。 図２７の構成の平面形状を概略的に示す平面図である。 図２７の構成の平面形状の変形例を概略的に示す平面図である。 図２７の構成の平面形状の他の変形例を概略的に示す平面図である。 図２７の構成の平面形状のさらに他の変形例を概略的に示す平面図である。 図２７の構成の平面形状のさらに他の変形例を概略的に示す平面図である。 実施の形態４における半導体装置の構成を概略的に示す断面図である。 実施の形態１の構成をＩＧＢＴに適用した構成を概略的に示す断面図である。 実施の形態１の構成を双方向トランジスタに適用した構成を概略的に示す断面図である。 実施の形態１の構成をＬＯＣＯＳに適用した構成を概略的に示す断面図である。 実施の形態１の構成において基板凸部上に素子分離絶縁膜が形成された構成を概略的に示す断面図である。 図３８に示す本変形例の構成において凹部ＣＰ４の深さＤを変化させたときのオン耐圧の変化を示す図である。 図３８に示す本変形例の構成において凹部ＣＰ４の深さＤを変化させたときのオン抵抗の変化を示す図である。 図３８に示す本変形例の構成において凹部ＣＰ４の深さＤを変化させたときのオフ耐圧の変化を示す図である。
　以下、実施の形態について図に基づいて説明する。
　図１および図２を参照して、本実施の形態の半導体装置は、たとえばＬＤＭＯＳトランジスタＴＲを有している。この半導体装置は、半導体基板ＳＵＢと、ｎ型埋め込み層ＢＬと、ｐ-エピタキシャル領域ＥＰと、ｎ型ドリフト領域ＤＲＩと、ｐ型ウエル領域ＷＬと、ｎ+ソース領域ＳＲ（一対の不純物領域の一方領域）と、ｎ+ドレイン領域ＤＲ（一対の不純物領域の他方領域）と、ｐ+コンタクト領域ＣＯと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、素子分離構造と、導電層ＣＬとを主に有している。
　主に図２を参照して、半導体基板ＳＵＢはたとえばシリコンよりなっている。この半導体基板ＳＵＢは、主表面（図中上側の面）を有している。この半導体基板ＳＵＢの内部には、ｎ型埋め込み層ＢＬが形成されている。半導体基板ＳＵＢ内であってｎ型埋め込み層ＢＬの主表面側には、ｎ型埋め込み層ＢＬとｐｎ接合を構成するようにｐ-エピタキシャル領域ＥＰが形成されている。
　半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰの主表面側には、ｎ型ドリフト領域ＤＲＩとｐ型ウエル領域ＷＬとが形成されている。このｎ型ドリフト領域ＤＲＩは、ｐ-エピタキシャル領域ＥＰとの間で主表面に沿う方向に延びるｐｎ接合を構成している。ｐ型ウエル領域ＷＬは、ｐ-エピタキシャル領域ＥＰと接するように形成されており、ｐ-エピタキシャル領域ＥＰよりも高いｐ型不純物濃度を有している。
　素子分離構造は、たとえばＳＴＩ（Shallow　Trench　Isolation）構造を有している。このＳＴＩ構造の素子分離構造は、凹部ＣＰ１、ＣＰ２、ＣＰと、素子分離絶縁膜ＳＩとを有している。凹部ＣＰ１、ＣＰ２、ＣＰの各々は、半導体基板ＳＵＢの主表面に形成されている。素子分離絶縁膜ＳＩは、凹部ＣＰ１、ＣＰ２、ＣＰの各々の内部に埋め込むように形成されている。
　凹部ＣＰ１（第１凹部）と凹部ＣＰ２（第２凹部）とは、ｎ型ドリフト領域ＤＲＩ内の主表面に形成されており、ｎ型ドリフト領域ＤＲＩよりも浅く形成されている。
　ｎ+ドレイン領域ＤＲは、ｎ型ドリフト領域ＤＲＩと接するように半導体基板ＳＵＢの主表面に形成され、かつｎ型ドリフト領域ＤＲＩよりも高いｎ型不純物濃度を有している。ｎ+ソース領域ＳＲは、ｐ型ウエル領域ＷＬとｐｎ接合を構成するようにｐ型ウエル領域ＷＬ内の半導体基板ＳＵＢの主表面に形成されている。
　半導体基板ＳＵＢの主表面において、凹部ＣＰ１および凹部ＣＰ２を挟むようにｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとが配置されている。半導体基板ＳＵＢの主表面において、ｎ+ドレイン領域ＤＲは凹部ＣＰ２に接している。
　半導体基板ＳＵＢの主表面において、ｎ+ソース領域ＳＲと凹部ＣＰ１との間にはｐ型ウエル領域ＷＬとｐ-エピタキシャル領域ＥＰとが配置されている。ｎ+ソース領域ＳＲと凹部ＣＰ１との間に挟まれたｐ型ウエル領域ＷＬとｐ-エピタキシャル領域ＥＰとのうち半導体基板ＳＵＢの主表面に位置する部分はチャネル形成領域（第１領域）となる部分である。半導体基板ＳＵＢの主表面において、ｐ+コンタクト領域ＣＯはｎ+ソース領域ＳＲと隣接するように形成されている。
　ゲート電極層ＧＥは、ｎ+ソース領域ＳＲと凹部ＣＰ１との間に挟まれたチャネル形成領域（ｐ型ウエル領域ＷＬとｐ-エピタキシャル領域ＥＰ）の上にゲート絶縁膜ＧＩを介在して形成されている。このゲート電極層ＧＥの一部は、ｎ型ドリフト領域ＤＲＩの一部上にもゲート絶縁膜ＧＩを介在して位置しており、かつ凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩ上に乗り上げている。
　ｎ+ドレイン領域ＤＲに電気的に接続するように半導体基板ＳＵＢの主表面上にはドレイン電極となる導電層ＣＬが形成されている。ｎ+ソース領域ＳＲに電気的に接続するように半導体基板ＳＵＢの主表面上にはソース電極となる導電層ＣＬが形成されている。またｐ+コンタクト領域ＣＯに電気的に接続するように半導体基板ＳＵＢの主表面上には導電層ＣＬが形成されている。
　上記の構成において、半導体基板ＳＵＢの主表面において、凹部ＣＰ１と凹部ＣＰ２とは、凹部ＣＰ１と凹部ＣＰ２との各々の底部よりも主表面側（図中上側）に突き出した基板凸部ＣＶを挟んで互いに隣合うように配置されている。この基板凸部ＣＶ上には素子分離絶縁膜ＳＩは形成されておらず、基板凸部ＣＶの主表面は活性領域ＡＡとなっている。つまり凹部ＣＰ１と凹部ＣＰ２とは活性領域ＡＡよりなる基板凸部ＣＶにより主表面において分離されている。
　本実施の形態においては、この活性領域ＡＡの主表面には、ｎ型ドリフト領域ＤＲＩが形成されている。このため、活性領域ＡＡの主表面は、ｎ+ソース領域ＳＲの主表面におけるｎ型不純物濃度よりも低いｎ型不純物濃度を有している、また本実施の形態においては、ゲート電極層ＧＥは活性領域ＡＡ上にまでは延びていない。
　ｎ型ドリフト領域のｎ型不純物の濃度はたとえば１×１０16ｃｍ-3であり、ｎ+ソース領域ＳＲおよびｎ+ドレイン領域ＤＲの各々のｎ型不純物の濃度はたとえば１×１０18ｃｍ-3である。
　図２に示す断面において、ＬＤＭＯＳトランジスタＴＲは、ｎ+ドレイン領域ＤＲを通る仮想線Ａ－Ａに対して線対称の構成を有するように形成されている。
　主に図１を参照して、凹部ＣＰ２は、平面視において半導体基板ＳＵＢの主表面に形成されたｎ+ドレイン領域ＤＲの周囲全体を取り囲む溝として形成されている。このため凹部ＣＰ２内を埋め込む素子分離絶縁膜ＳＩも、平面視においてｎ+ドレイン領域ＤＲの周囲全体を取り囲むように形成されている。基板凸部ＣＶ（活性領域ＡＡ）は、平面視において凹部ＣＰ２の外周全体を取り囲むように形成されている。
　また凹部ＣＰ１は、平面視において凹部ＣＰ２の外周全体を基板凸部ＣＶ（活性領域ＡＡ）を介在して取り囲む溝として形成されている。このため凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩも、平面視において凹部ＣＰ２の外周全体を基板凸部ＣＶ（活性領域ＡＡ）を介在して取り囲むように形成されている。
　ゲート電極層ＧＥは、平面視において凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩの外周部の一部と重複しながら、凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩの外周全体を取り囲むように形成されている。またｎ+ソース領域ＳＲは平面視においてゲート電極層ＧＥの外周全体を取り囲むように形成されており、ｐ+コンタクト領域ＣＯは平面視においてｎ+ソース領域ＳＲの外周全体を取り囲むように形成されている。また平面視においてｐ型ウエル領域ＷＬは、主表面にてｐ-エピタキシャル領域ＥＰの一部を挟みながらｎ型ドリフト領域ＤＲＩの周囲を取り囲んでいる。
　次に、本実施の形態における半導体装置のオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）を調べた結果について、図３に示す比較例と対比して図４～図６を用いて説明する。
　図３は、比較例の半導体装置の構成を示す断面図であり、この断面図は図２の領域Ｒ１に対応する部分を示す図である。図３を参照して、比較例の半導体装置においては、ｎ+ソース領域ＳＲとｎ+ドレイン領域ＤＲとの間に位置する凹部ＣＰが活性領域によって分離されていない。なお、これ以外の比較例の構成については図２に示す本実施の形態の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
　図４～図６のそれぞれは、凹部ＣＰ１内（図２）または凹部ＣＰ内（図３）を埋め込む素子分離絶縁膜ＳＩとゲート電極層ＧＥとが平面視において重複する寸法ＧＦ（ゲートオーバーラップ量：図２）を変えた場合のオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）の変化を示すシミュレーション結果の図である。このシミュレーションは、本実施の形態のＳＴＩ幅（図２）および比較例のＳＴＩ幅（図３）の各々を１．７μｍとして行なわれたものである。
　図４を参照して、本実施の形態（図中黒四角、白四角、黒丸）では、比較例（図中白丸）に対してオン耐圧を向上できることが分かった。また本実施の形態では、凹部ＣＰ１と凹部ＣＰ２との間の寸法（ＡＡ幅：図２）を大きくするほど、オン耐圧を向上できることが分かった。
　図５を参照して、本実施の形態（図中黒四角、白四角、黒丸）では、比較例（図中白丸）に対してオン抵抗を低減できることが分かった。また本実施の形態では、凹部ＣＰ１と凹部ＣＰ２との間の寸法（ＡＡ幅：図２）を大きくするほど、オン抵抗を低減できることが分かった。
　図６を参照して、本実施の形態（図中黒四角、白四角、黒丸）は、上記ゲートオーバーラップ量ＧＦが大きくなると比較例（図中白丸）に対してオフ耐圧を向上できることが分かった。このため、オフ耐圧に関しては、ゲートオーバーラップ量ＧＦを調整することにより本実施の形態においても比較例と同等以上のオフ耐圧が得られることが分かった。
　次に、図４～図６に示すオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）の結果が得られた理由について図２、図３、図７および図８を用いて考察する。
　オン耐圧は、図２に示す本実施の形態では凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）があるためｎ+ソース領域ＳＲ側からｎ+ドレイン領域ＤＲ側に空乏層が延びにくくなった分、図３に示す比較例よりも向上したものと考えられる。このことは図７、図８のポテンシャルの比較からも分かる。なお図７、図８内に示された複数の曲線は空乏層内のポテンシャル（電位）の等高線である。
　つまり図８の本実施の形態においては凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）があるため、その基板凸部ＣＶ（活性領域ＡＡ）内にまでポテンシャルの等高線が入り込む。これにより、図８の本実施の形態では、ポテンシャルの等高線が図７の比較例よりもｎ+ドレイン領域ＤＲ側に寄る。このため図７の比較例と比べて、図８の本実施の形態においては図中の４０Ｖのポテンシャルを示す破線がｎ+ドレイン領域ＤＲ側に寄っており、凹部ＣＰ１と凹部ＣＰ２との間の基板凸部ＣＶ（活性領域ＡＡ）により電界が緩和される。このように基板凸部ＣＶ（活性領域ＡＡ）による電界緩和によってオン耐圧が向上したものと考えられる。
　またオン抵抗は、図２に示す本実施の形態のように凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）を設けたことにより、電流の流れる領域が基板凸部ＣＶ（活性領域ＡＡ）分だけ広くなるため低下したものと考えられる。
　またオフ耐圧は、図２に示す本実施の形態では凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）があるため、図３に示す比較例よりも低下したものと考えられる。ここで比較例においてゲートオーバーラップ量ＧＦを大きくすると、図３における凹部ＣＰのｎ+ドレイン領域ＤＲ側端部で電界が集中しオフ耐圧が低下するものと考えられる。これに対して本実施の形態においてゲートオーバーラップ量ＧＦを大きくすると、図２における凹部ＣＰ１と凹部ＣＰ２との間の基板凸部ＣＶ（活性領域ＡＡ）により電界が緩和されてオフ耐圧が向上するものと考えられる。
　次に、本実施の形態の平面視における平面構造の変形例について図９～図１１を用いて説明する。
　図１においては、平面視において、ｎ型ドリフト領域ＤＲＩが表面に形成された基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲの周囲全周を取り囲む構成（平面視においてたとえば矩形の枠形状）について説明したが、図９および図１０に示すように平面視において基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲの周囲を取り囲んでいなくてもよい。
　図９および図１０の構成においては、平面視において基板凸部ＣＶ（活性領域ＡＡ）はｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に並走するように延びる直線形状を有していてもよい。平面視において、直線形状の基板凸部ＣＶ（活性領域ＡＡ）の長手方向（図中上下方向）の長さはｎ+ドレイン領域ＤＲの長手方向の長さよりも長くてもよく、また図１０に示すようにｎ+ドレイン領域ＤＲの長手方向の長さよりも短くてもよい。
　また図１１に示すように、平面視において複数の基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に沿って断続的に配置されていてもよい。つまりｎ+ドレイン領域ＤＲの長手方向に沿って配置された複数の基板凸部ＣＶ（活性領域ＡＡ）の各々の間には素子分離絶縁膜ＳＩが位置している。
　なお図９～図１１のＩＩ－ＩＩ線に沿う断面は図２の構成に対応する。また図１１のＩＩＩ－ＩＩＩ線に沿う断面は図３の構成に対応する。
　本実施の形態においては、図２に示すように半導体基板ＳＵＢの主表面において、凹部ＣＰ１と凹部ＣＰ２との間には基板凸部ＣＶ（活性領域ＡＡ）が配置されている。このため、図４および図５に示すように、比較例（図３）と比較して、オン耐圧を向上させることが可能となるとともに、オン抵抗を低減することができる。また図６に示すように、オフ耐圧に関しては、ゲートオーバーラップ量ＧＦを調整することにより本実施の形態においても比較例（図３）と同等以上のオフ耐圧を得ることができる。
　（実施の形態２）
　図１２を参照して、本実施の形態の構成は、図２に示す実施の形態１の構成と比較して、凹部ＣＰ１と凹部ＣＰ２との間の基板凸部ＣＶ（活性領域ＡＡ）の表面（主表面）にｐ型不純物領域ＡＲ（第２領域）が形成されている点において異なっている。このｐ型不純物領域ＡＲは、凹部ＣＰ１、ＣＰ２の底面の深さ位置よりも浅く形成されている。ｐ型不純物領域ＡＲは、ｐ+コンタクト領域ＣＯと同じ不純物濃度を有しており、ｐ+コンタクト領域ＣＯと同じ工程で形成されてもよい。
　ｐ型不純物領域ＡＲの電位は、フローティング（浮遊電位）またはＧＮＤ（接地電位）レベルに固定されている。ｐ型不純物領域ＡＲをＧＮＤレベルに固定する手法として、半導体基板ＳＵＢの主表面の上方から導電層（図示せず）をｐ型不純物領域ＡＲに接続して、その導電層を介在してＧＮＤレベルをｐ型不純物領域ＡＲに印加することができる。
　またｐ型不純物領域ＡＲの電位をＧＮＤレベルに固定する別の手法として、図１３に示すように、ｐ型不純物領域ＡＲがｐ-エピタキシャル領域ＥＰに達するように形成されてもよい。この場合、ｐ型不純物領域ＡＲは、凹部ＣＰ１、ＣＰ２の底面の深さ位置よりも深く形成されている。ｐ型不純物領域ＡＲは、ｐ型ウエル領域ＷＬと同じ不純物濃度を有しており、ｐ型ウエル領域ＷＬと同じ工程で形成されてもよい。
　なお図１２および図１３に示す本実施の形態の構成のうち上記以外の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
　次に、本実施の形態における半導体装置のオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）を調べた結果について、図３に示す比較例および図２に示す実施の形態１の構成と対比して図１４～図１６を用いて説明する。
　図１４～図１６のそれぞれは、凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩとゲート電極層ＧＥとが平面視において重複する寸法ＧＦ（ゲートオーバーラップ量：図２）を変えた場合のオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）の変化を示すシミュレーション結果の図である。このシミュレーションは、本実施の形態のＳＴＩ幅（図２に示すＳＴＩ幅と同様）および比較例のＳＴＩ幅（図３）の各々を１．７μｍとし、実施の形態１および本実施の形態におけるＡＡ幅を０．１１μｍとして行なわれたものである。
　図１４を参照して、本実施の形態の図１２の構成における結果は図中白三角で示されており、本実施の形態の図１３の構成における結果は図中黒三角で示されている。本実施の形態（図中白三角、黒三角）では、図３の比較例（図中白丸）に対してオン耐圧を向上できることが分かった。また本実施の形態の図１３の構成の方が、本実施の形態の図１２の構成よりもオン耐圧を向上できることが分かった。
　図１５を参照して、本実施の形態（図中白三角、黒三角）では、図３の比較例（図中白丸）および実施の形態１（図中黒丸）とほぼ同程度のオン抵抗となることが分かった。
　図１６を参照して、本実施の形態の図１３の構成（図中黒三角）は、上記ゲートオーバーラップ量ＧＦが大きくなると図３の比較例（図中白丸）に対してオフ耐圧を向上できることが分かった。このため、オフ耐圧に関しては、ゲートオーバーラップ量ＧＦを調整することにより本実施の形態においても比較例と同等以上のオフ耐圧が得られることが分かった。
　また本実施の形態の図１２の構成（図中白三角）は、図３の比較例（図中白丸）とほぼ同程度のオフ耐圧となることが分かった。またゲートオーバーラップ量ＧＦを調整すれば、本実施の形態においても比較例以上のオフ耐圧が得られることが分かった。
　次に、図１４～図１６に示すオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）の結果が得られた理由について図１２、図１３および図１７を用いて考察する。
　図１２および図１３に示す本実施の形態の構成においてオン耐圧が向上する理由は、実施の形態１で説明した理由と同じである。つまり、図１２および図１３に示す本実施の形態では凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）があるためｎ+ドレイン領域ＤＲ側に空乏層が延びにくくなった分、オン耐圧は比較例よりも向上したものと考えられる。このことは図１７に示すポテンシャルからも分かる。
　図１７を参照して、本実施の形態においては凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）があるため、その基板凸部ＣＶ（活性領域ＡＡ）内にまでポテンシャルの等高線が入り込む。これにより、図１７の本実施の形態では、ポテンシャルの等高線が図７の比較例よりもｎ+ドレイン領域ＤＲ側に寄る。このため図７の比較例に比べて、図１７の本実施の形態においては図中の４０Ｖのポテンシャルを示す破線がｎ+ドレイン領域ＤＲ側に寄っており、凹部ＣＰ１と凹部ＣＰ２との間の基板凸部ＣＶ（活性領域ＡＡ）により電界が緩和されてオン耐圧が向上したものと考えられる。
　またオン抵抗は、実施の形態１と同様、図１２、図１３に示す本実施の形態のように凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）を設けたことにより、電流の流れる領域が基板凸部ＣＶ（活性領域ＡＡ）分だけ広くなるため低下したものと考えられる。
　またオフ耐圧に関しては、図１２、図１３に示す本実施の形態においては、基板凸部ＣＶ（活性領域ＡＡ）の表面に形成されたｐ型不純物領域ＡＲとｎ型ドリフト領域ＤＲＩとの間にｐｎ接合が構成されている。このため、ｎ+ドレイン領域ＤＲ側の電界が緩和されてオフ耐圧はゲートオーバーラップ量ＧＦを変更しなくても、図３に示す比較例と近い耐圧を得ることができると考えられる。
　次に、本実施の形態の平面視における平面構造の変形例について図１８～図２２を用いて説明する。
　図１８を参照して、平面視において、ｐ型不純物領域ＡＲが表面に形成された基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲおよび凹部ＣＰ２の周囲全周を取り囲んでいてもよい。この構成においては、ｐ型不純物領域ＡＲが表面に形成された基板凸部ＣＶ（活性領域ＡＡ）は、平面視においてたとえば矩形の枠形状を有している。
　図１９および図２０を参照して、平面視において基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲの周囲を取り囲んでいなくてもよい。図１９および図２０の構成においては、平面視において基板凸部ＣＶ（活性領域ＡＡ）はｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に並走するように延びる直線形状を有していてもよい。平面視において、直線形状の基板凸部ＣＶ（活性領域ＡＡ）の長手方向（図中上下方向）の長さは、図１９に示すようにｎ+ドレイン領域ＤＲの長手方向の長さよりも長くてもよく、また図２０に示すようにｎ+ドレイン領域ＤＲの長手方向の長さよりも短くてもよい。
　また図２１に示すように、平面視において複数の基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に沿って断続的に配置されていてもよい。つまりｎ+ドレイン領域ＤＲの長手方向に沿って配置された複数の基板凸部ＣＶ（活性領域ＡＡ）の各々の間には素子分離絶縁膜ＳＩが位置している。
　また図１８～図２１に示すようにゲート電極層ＧＥは、平面視においてドレイン領域ＤＲ、基板凸部ＣＶ（活性領域ＡＡ）などの周囲全周を取り囲んでいてもよい。この構成においては、ゲート電極層ＧＥは、平面視においてたとえば矩形の枠形状を有している。
　一方、図２２に示すように、平面視においてゲート電極層ＧＥは、ドレイン領域ＤＲ、基板凸部ＣＶ（活性領域ＡＡ）などの周囲全周を取り囲んでいなくてもよい。この構成においては、ゲート電極層ＧＥは、平面視においてｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に沿って並走するように形成された直線形状の２つのゲート電極部分に分割されていてもよい。
　またｐ型不純物領域ＡＲが表面に形成された基板凸部ＣＶ（活性領域ＡＡ）は、平面視においてｎ+ドレイン領域ＤＲの周囲全周を取り囲み、かつ外周側のｐ型ウエル領域ＷＬに達している。これにより、ｐ型不純物領域ＡＲの電位をＧＮＤレベルに固定することができる。
　なお図１９～図２２のＸＩＩ－ＸＩＩ線に沿う断面は図１２の構成に対応する。また図２１のＩＩＩ－ＩＩＩ線に沿う断面は図３の構成に対応する。
　また図２３～図２６の平面図に示すように、基板凸部ＣＶ（活性領域ＡＡ）の主表面には、ｐ型不純物領域ＡＲ（第２領域）とｎ型ドリフト領域ＤＲＩ（第３領域）とが混在していてもよい。図２３に示すように、平面視において、ｎ+ドレイン領域ＤＲの周囲全周を取り囲む基板凸部ＣＶ（活性領域ＡＡ）の主表面に、長手方向に沿ってｐ型不純物領域ＡＲとｎ型ドリフト領域ＤＲＩとが交互に並んで形成されていてもよい。また図２４および図２５に示すように、平面視においてｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に並走するように延びる直線形状の基板凸部ＣＶ（活性領域ＡＡ）の主表面に、長手方向に沿ってｐ型不純物領域ＡＲとｎ型ドリフト領域ＤＲＩとが交互に並んで形成されていてもよい。さらに図２６に示すように、平面視においてｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に沿って断続的に配置された複数の基板凸部ＣＶ（活性領域ＡＡ）にｐ型不純物領域ＡＲとｎ型ドリフト領域ＤＲＩとが交互に形成されていてもよい。
　なお図２３～図２６のＩＩ－ＩＩ線に沿う断面は図２の構成に対応し、ＸＩＩ－ＸＩＩ線に沿う断面は図１２の構成に対応する。
　本実施の形態によれば、図１２および図１３に示すように半導体基板ＳＵＢの主表面において、凹部ＣＰ１と凹部ＣＰ２との間には基板凸部ＣＶ（活性領域ＡＡ）が配置されている。このため、図１４および図１５に示すように、比較例（図３）と比較して、オン耐圧を維持しながらも、オン抵抗を低減することが可能となる。
　また本実施の形態によれば、図１２および図１３に示すように基板凸部ＣＶ（活性領域ＡＡ）に形成されたｐ型不純物領域ＡＲとｎ型ドリフト領域ＤＲＩとの間にｐｎ接合が構成されている。これにより、ドレイン側の電界が緩和されるため、ゲートオーバーラップ量ＧＦを調整しなくとも比較例と同程度のオフ耐圧を得ることができ、またゲートオーバーラップ量ＧＦを調整すれば本実施の形態においても比較例以上のオフ耐圧を得ることができる。
　（実施の形態３）
　図２７および図２８を参照して、本実施の形態の構成は、図２に示す実施の形態１の構成と比較して、凹部ＣＰ１と凹部ＣＰ２との間の基板凸部ＣＶ（活性領域ＡＡ）の表面（主表面）上に絶縁膜ＧＩ１を介在して追加導電層ＧＥ１が形成されている点において異なっている。この追加導電層ＧＥ１は絶縁膜ＧＩ１により基板凸部ＣＶ（活性領域ＡＡ）とは電気的に絶縁されている。
　追加導電層ＧＥ１は、図２７に示すようにゲート電極層ＧＥと分離することによりゲート電極層ＧＥと電気的に絶縁されていてもよい。図２７に示す追加導電層ＧＥ１の電位は、フローティング、ＧＮＤ、ドレイン電位、ゲート電位のいずれかであればよい。
　また追加導電層ＧＥ１は、図２８に示すようにゲート電極層ＧＥと一体化されることによりゲート電極層ＧＥと電気的に接続され同電位（ゲート電位）とされていてもよい。
　なお図２７および図２８に示す本実施の形態の構成のうち上記以外の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
　次に、本実施の形態の平面視における平面構造の変形例について図２９～図３３を用いて説明する。
　図２９を参照して、この平面構造は、図１の平面構造に、ゲート電極層ＧＥと分離した追加導電層ＧＥ１が追加された構成を有している。この追加導電層ＧＥ１は、平面視において、基板凸部ＣＶ（活性領域ＡＡ）の全体上に形成されている。追加導電層ＧＥ１は、平面視においてｎ+ドレイン領域ＤＲの周囲全周を取り囲んでおり、たとえば矩形の枠形状を有している。
　図３０および図３１を参照して、これらの平面構造は、図９および図１０の平面構造に、ゲート電極層ＧＥと分離した追加導電層ＧＥ１が追加された構成を有している。この追加導電層ＧＥ１は、平面視において、基板凸部ＣＶ（活性領域ＡＡ）の全体上に形成されている。追加導電層ＧＥ１は、平面視においてｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に並走するように延びる直線形状を有している。平面視において、直線形状の追加導電層ＧＥ１の長手方向（図中上下方向）の長さは、図３０に示すようにｎ+ドレイン領域ＤＲの長手方向の長さよりも長くてもよく、また図３１に示すようにｎ+ドレイン領域ＤＲの長手方向の長さよりも短くてもよい。
　また図３２および図３３を参照して、これらの平面構造は、図１１の平面構造に、ゲート電極層ＧＥと分離した追加導電層ＧＥ１が追加された構成を有している。この追加導電層ＧＥ１は、平面視において、基板凸部ＣＶ（活性領域ＡＡ）の全体上に形成されている。１つの追加導電層ＧＥ１が、図３２に示すように平面視において長手方向（図中上下方向）に配置された複数の基板凸部ＣＶ（活性領域ＡＡ）上に亘って配置されていてもよい。また複数の追加導電層ＧＥ１の各々が、図３３に示すように平面視において長手方向（図中上下方向）に配置された複数の基板凸部ＣＶ（活性領域ＡＡ）の各々の上に個別に配置されていてもよい。
　図２７の構成において、追加導電層ＧＥ１の電位がＧＮＤの場合にはオフ耐圧が向上し、追加導電層ＧＥ１の電位がドレイン電圧の場合にはオン抵抗、オン耐圧が向上する。また図２７および図２８の構成において、追加導電層ＧＥ１の電位がゲート電位の場合にはオン抵抗が向上する。
　（実施の形態４）
　図３４を参照して、本実施の形態の構成は、図２に示す実施の形態１の構成と比較して、凹部ＣＰ１と凹部ＣＰ２との間に複数の基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）が形成されている点において異なっている。複数の基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）は、たとえば２つの基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）である。２つの基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）は、凹部ＣＰ３により互いに分離されている。なお凹部ＣＰ３内には、凹部ＣＰ１、ＣＰ２と同様、素子分離絶縁膜ＳＩが埋め込まれている。複数の基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）は２つに限定されず３つ以上であってもよい。
　なお図３４に示す本実施の形態の構成のうち上記以外の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
　本実施の形態のように凹部ＣＰ１と凹部ＣＰ２との間に複数の基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）が形成された構成においても、実施の形態１と同様の効果が期待できる。
　（変形例１）
　上記の実施の形態１～４においてはＬＤＭＯＳトランジスタについて説明したが、凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ、ＣＶ１、ＣＶ２（活性領域ＡＡ、ＡＡ１、ＡＡ２）が形成された構成は、図３５に示すようにＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）に適用することもできる。図３５を参照して、このＩＧＢＴは、図２に示したＬＤＭＯＳトランジスタと比較して、そのトランジスタのｎ+ドレイン領域ＤＲに代えてｐ+コレクタ領域ＣＲが形成されている点、およびＬＤＭＯＳトランジスタのｎ+ソース領域ＳＲがｎ+エミッタ領域ＥＲとして機能する点などにおいて異なっている。
　なお図３５に示すＩＧＢＴの構成のうち上記以外の構成は、図２に示すＬＤＭＯＳトランジスタの構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
　（変形例２）
　上記の実施の形態１～４においてはＬＤＭＯＳトランジスタについて説明したが、凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ、ＣＶ１、ＣＶ２（活性領域ＡＡ、ＡＡ１、ＡＡ２）が形成された構成は、図３６に示すように横型双方向トランジスタに適用することもできる。図３６を参照して、この横型双方向トランジスタは、半導体基板ＳＵＢの主表面に形成された一対のｎ型ウエル領域ＤＲＩと、その一対のｎ型ウエル領域ＤＲＩの間に形成されたｐ型ウエル領域ＷＬと、一対のソース／ドレイン領域用の不純物領域ＩＰと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。
　半導体基板ＳＵＢの内部には、ｎ型埋め込み層ＢＬが形成されている。半導体基板ＳＵＢ内であってｎ型埋め込み層ＢＬの主表面側には、ｎ型埋め込み層とｐｎ接合を構成するようにｐ-エピタキシャル領域ＥＰが形成されている。
　半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰの主表面側には、一対のｎ型ウエル領域ＤＲＩとｐ型ウエル領域ＷＬとが形成されている。このｎ型ウエル領域ＤＲＩは、ｐ-エピタキシャル領域ＥＰ２との間で主表面に沿う方向に延びるｐｎ接合を構成している。ｐ型ウエル領域ＷＬは、一対のｎ型ウエル領域ＤＲＩの間に位置するよう、かつｐ-エピタキシャル領域ＥＰと接するように形成されており、ｐ-エピタキシャル領域ＥＰよりも高いｐ型不純物濃度を有している。
　半導体基板ＳＵＢの主表面にはたとえばＳＴＩ構造を有する素子分離構造が形成されている。このＳＴＩ構造の素子分離構造は、凹部ＣＰ１、ＣＰ２、ＣＰと、素子分離絶縁膜ＳＩとを有している。凹部ＣＰ１、ＣＰ２、ＣＰの各々は、半導体基板ＳＵＢの主表面に形成されている。素子分離絶縁膜ＳＩは、凹部ＣＰ１、ＣＰ２、ＣＰの各々の内部に埋め込むように形成されている。
　凹部ＣＰ１（第１凹部）、凹部ＣＰ２（第２凹部）および凹部ＣＰは、ｎ型ウエル領域ＤＲＩ内の主表面に形成されており、ｎ型ウエル領域ＤＲＩよりも浅く形成されている。
　一対のソース／ドレイン領域用の不純物領域ＩＰの各々は、凹部ＣＰ２と凹部ＣＰとに挟まれる半導体基板ＳＵＢの主表面に形成され、かつｎ型ドリフト領域ＤＲＩよりも高いｎ型不純物濃度を有している。
　ゲート電極層ＧＥは、一対のｎ型ウエル領域ＤＲＩの間に挟まれたｐ型ウエル領域ＷＬ上にゲート絶縁膜ＧＩを介在して形成されている。このゲート電極層ＧＥの一部は、凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩ上に乗り上げている。一対のソース／ドレイン領域用の不純物領域ＩＰの各々に電気的に接続するように半導体基板ＳＵＢの主表面上には電極となる導電層ＣＬが形成されている。
　上記の構成において、半導体基板ＳＵＢの主表面において、凹部ＣＰ１と凹部ＣＰ２との間には基板凸部ＣＶが配置されている。この基板凸部ＣＶ上には素子分離絶縁膜ＳＩは形成されておらず、基板凸部ＣＶの主表面は活性領域ＡＡとなっている。つまり凹部ＣＰ１と凹部ＣＰ２とは活性領域ＡＡにより主表面において分離されている。本実施の形態においては、この活性領域ＡＡの主表面には、ｎ型ウエル領域ＤＲＩが形成されている。また本実施の形態においては、ゲート電極層ＧＥは活性領域ＡＡ上にまでは延びていない。
　上記の横型双方向トランジスタにおいても、実施の形態１～４と同様の作用効果を得ることができる。
　（変形例３）
　上記においては素子分離構造としてＳＴＩ構造について説明したが、図３７に示すように素子分離絶縁膜ＳＩがＬＯＣＯＳ（LOCal　Oxidation　of　Silicon）法により形成されたシリコン酸化膜よりなっていてもよい。
　なお図３７に示した構成のうち上記以外の構成は、図２に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
　素子分離構造としてＬＯＣＯＳ法により形成されたシリコン酸化膜が用いられた場合にも、実施の形態１～４と同様の作用効果を得ることができる。
　（変形例４）
　上記においては基板凸部ＣＶの上に素子分離絶縁膜ＳＩが形成されておらず活性領域ＡＡとなっている構成について説明したが、図３８に示すように基板凸部ＣＶの上に素子分離絶縁膜ＳＩが形成されていてもよい。具体的には、基板凸部ＣＶの上に形成された凹部ＣＰ４は凹部ＣＰ１、ＣＰ２よりも浅く形成されており、それにより凹部ＣＰ１および凹部ＣＰ２の間に基板凸部ＣＶが形成されている。
　なお図３８に示した構成のうち上記以外の構成は、図２に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
　次に、図３８に示す本変形例の構成において凹部ＣＰ４の深さＤを変化させたときのオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）を調べた結果について、図３９～図４１を用いて説明する。
　図３９～図４１に示すシミュレーションは、本実施の形態のＳＴＩ幅（図２）および比較例のＳＴＩ幅（図３）の各々を１．７μｍとし、ゲートオーバーラップ量ＧＦを０．７μｍとし、かつ凹部ＣＰ１、ＣＰ２の深さを０．３μｍとして行なわれた。このため、図３９～図４１の各々における凹部ＣＰ４の深さＤが０．３μｍとなる状態は図３（比較例）の状態となることを意味し、また凹部ＣＰ４の深さＤが０μｍとなる状態は図２（実施の形態１）の状態となることを意味している。
　図３９～図４１を参照して、基板凸部ＣＶの上に凹部ＣＰ４を形成し、その凹部ＣＰ４に素子分離絶縁膜ＳＩを埋め込んだ場合でも、図２に示すように基板凸部ＣＶの上に凹部ＣＰ４がない構成（深さＤが０μｍ）と同様、比較例（深さＤが０．３μｍ）よりもオン耐圧を向上でき、かつオン抵抗を低減できることが分かった。また凹部ＣＰ４の深さＤが０．１５μｍ以下であれば、図２に示す構成（深さＤが０μｍ）とほぼ同じオン耐圧およびオン抵抗が得られることが分かった。
　このため図３８に示すように、基板凸部ＣＶの上に素子分離絶縁膜ＳＩが形成された構成においても、図２に示す構成（深さＤが０μｍ）と同様、比較例（深さＤが０．３μｍ）よりもオン耐圧を向上でき、かつオン抵抗を低減することができる。
　（その他）
　上記の実施の形態および変形例においてはｎ型ＬＤＭＯＳトランジスタ、ｎ型双方向トランジスタ、およびｎ+エミッタ領域を有するＩＧＢＴについて説明したが、ｐ型ＬＤＭＯＳトランジスタ、ｐ型双方向トランジスタ、およびｐ+エミッタ領域を有するＩＧＢＴについても上記実施の形態の構成は同様に適用することができる。
　また上記実施の形態および変形例は適宜組み合わせることができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　ＡＡ，ＡＡ１　活性領域、ＡＲ　ｐ型不純物領域、ＢＬ　ｎ型埋め込み層、ＣＬ　導電層、ＣＯ　コンタクト領域、ＣＰ，ＣＰ１～ＣＰ４　凹部、ＣＲ　ｐ+コレクタ領域、ＣＶ，ＣＶ１　基板凸部、ＤＲ　ｎ+ドレイン領域、ＤＲＩ　ｎ型ドリフト領域（ｎ型ウエル領域）、ＥＰ，ＥＰ２　ｐ-エピタキシャル領域、ＥＲ　ｎ+エミッタ領域、ＧＥ　ゲート電極層、ＧＥ１　追加導電層、ＧＩ　ゲート絶縁膜、ＧＩ１　絶縁膜、ＩＰ　不純物領域、ＳＩ　素子分離絶縁膜、ＳＲ　ｎ+ソース領域、ＳＵＢ　半導体基板、ＴＲ　トランジスタ、ＷＬ　ｐ型ウエル領域。

Claims (9)

  1. 　主表面を有し、前記主表面に第１凹部および第２凹部を有する半導体基板と、
    　前記第１凹部内および前記第２凹部内の各々に形成された素子分離絶縁膜と、
    　前記主表面において前記第１凹部および前記第２凹部を挟むように形成された一対のソース／ドレイン領域および一対のエミッタ／コレクタ領域のいずれかとなる一対の不純物領域とを備え、
    　前記一対の不純物領域の一方領域は第１導電型であり、さらに
    　前記一方領域と前記第１凹部との間の前記主表面に形成されたチャネル形成領域となる第２導電型の第１領域と、
    　前記第１領域上にゲート絶縁膜を介在して形成され、かつ少なくとも前記第１凹部内の前記素子分離絶縁膜上に延びるゲート電極層とを備え、
    　前記第１凹部および前記第２凹部は、前記第１凹部および前記第２凹部の各々の底部よりも前記主表面側に突き出した基板凸部を挟んで互いに隣合うように配置されている、半導体装置。
  2. 　前記基板凸部は、前記第１凹部および前記第２凹部に挟まれた活性領域であり、
    　前記活性領域の前記主表面は、前記一方領域の前記主表面における第１導電型の不純物濃度よりも低い第１導電型の不純物濃度を有する、請求項１に記載の半導体装置。
  3. 　前記基板凸部は、前記第１凹部および前記第２凹部に挟まれた活性領域であり、
    　前記活性領域の前記主表面に形成された第２導電型の第２領域をさらに備えた、請求項１に記載の半導体装置。
  4. 　前記第２領域は前記第１凹部および前記第２凹部よりも浅く形成されている、請求項３に記載の半導体装置。
  5. 　前記第２領域は前記第１凹部および前記第２凹部よりも深く形成されている、請求項３に記載の半導体装置。
  6. 　前記基板凸部は、前記第１凹部および前記第２凹部に挟まれた活性領域であり、
    　前記活性領域の前記主表面に形成された第２導電型の第２領域と、
    　前記活性領域の前記主表面に形成され、かつ前記第２領域と隣接する第１導電型の第３領域とをさらに備えた、請求項１に記載の半導体装置。
  7. 　前記基板凸部は、前記第１凹部および前記第２凹部に挟まれた活性領域であり、
    　前記活性領域上に絶縁膜を介在して形成された導電層をさらに備えた、請求項１に記載の半導体装置。
  8. 　前記導電層は前記ゲート電極層と分離して形成されている、請求項７に記載の半導体装置。
  9. 　前記導電層は前記ゲート電極層と一体となるように形成されている、請求項７に記載の半導体装置。
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