JP6696450B2 - 炭化珪素半導体装置 - Google Patents
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Description
第1実施形態について説明する。ここでは半導体素子として、反転型のトレンチゲート構造のMOSFETが備えられるSiC半導体装置を例に挙げて説明する。
まず、n+型基板1を用意し、このn+型基板1の表面にSiCからなるn-型ドリフト層2をエピタキシャル成長させる。または、n+型基板1の表面に予めSiCからなるn-型ドリフト層2をエピタキシャル成長させた、いわゆるエピ基板を用意する。このようにして、裏面側がn+型基板1で構成される高濃度不純物層、表面側が高濃度不純物層よりも低不純物濃度とされたn-型ドリフト層2で構成される半導体基板を用意する。
n+型ソース領域4の表面にレジストなどで構成されるマスク20を形成したのち、フォトリソグラフィ工程を経て、p型ディープ層5および電界緩和層15の形成予定領域においてマスク20を開口させる。そして、マスク20を用いてエッチングすることで、トレンチ15aを形成すると共に、図中には示していないがトレンチ5aを形成する。
マスク20を除去したのち、p型層を埋込エピ成長させ、これをエッチバックすることでトレンチ5aおよびトレンチ15a内に残す。これにより、電界緩和層15を形成すると共に、図中には示していないがp型ディープ層5を形成する。
n+型ソース領域4やp型ディープ層5および電界緩和層15の表面に図示しないエッチングマスクを成膜したのち、素子分離層14の形成予定領域においてエッチングマスクを開口させる。また、図示していないが、これと同時にメインセル領域Rmやセンスセル領域Rs内においてトレンチ6の形成予定領域でもエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ6を形成すると同時に素子分離層14の形成予定位置にもトレンチ21を形成する。この後、エッチングマスクを除去する。このようにトレンチ6と共にトレンチ21を形成していることから、これらを同じ深さとすることができ、トレンチ6内に形成するトレンチゲート構造およびトレンチ21内に形成する素子分離層14の深さを同じにすることができる。そして、これらを同じ工程で形成できることから、特性バラツキを小さくできると共に、製造工程の簡略化による製造コスト減を図ることも可能となる。
ゲート絶縁膜7の形成工程と素子分離層14の形成工程を同時に行う。具体的には、ウェット雰囲気を用いたパイロジェニック法による熱酸化を行ったのち、トレンチ6、21内を埋め込むようにCVD法によって酸化膜を成膜する。そして、図示しないマスクを配置すると共に、フォトリソグラフィ工程によってマスクのうちトレンチ6と対応する部分を開口させる。その後、マスクを用いて異方性エッチングを行うことで、トレンチ6の内部において酸化膜を部分的に除去する。これにより、トレンチ6の側面および底面に酸化膜が所望膜厚残され、ゲート絶縁膜7が構成される。このとき、トレンチ21内に形成された酸化膜がマスクによって覆われた状態になっていることから、トレンチ6内の酸化膜を部分的に除去した後にもトレンチ21内の酸化膜が残され、この酸化膜によって素子分離層14のうちの絶縁膜14aが構成される。
ゲート絶縁膜7および絶縁膜14aの表面にポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ6内におけるゲート絶縁膜7の表面にゲート電極8を形成すると共に絶縁膜14aの表面にポリシリコン層14bを形成する。
第2実施形態について説明する。本実施形態は、第1実施形態に対して素子分離層14の幅を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分について主に説明する。
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して電界緩和構造を変更したものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分について主に説明する。なお、ここでは第1実施形態の構造に対する変更として本実施形態にかかるSiC半導体装置について説明するが、第2実施形態についても同様である。
第4実施形態について説明する。本実施形態は、第1、第2実施形態に対してp型ディープ層5および電界緩和層15の構成を変更したものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分について主に説明する。なお、ここでは第1実施形態の構造に対する変更として本実施形態にかかるSiC半導体装置について説明するが、第2実施形態についても同様である。
第5実施形態について説明する。本実施形態は、第1実施形態に対して素子分離層14の構成を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分について主に説明する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
3 p型ベース領域
4 n+型ソース領域
5 p型ディープ層
8 ゲート電極
10 メインソース電極
11 センスソース電極
12 ドレイン電極
14 素子分離層
15、22 電界緩和層
Claims (8)
- メインセル領域(Rm)とセンスセル領域(Rs)とを有する炭化珪素半導体装置であって、
裏面側が第1導電型もしくは第2導電型の高濃度不純物層(1)とされていると共に表面側が前記高濃度不純物層よりも低不純物濃度の第1導電型のドリフト層(2)とされた炭化珪素にて構成される半導体基板(1、2)に形成され、前記メインセル領域(Rm)および前記センスセル領域(Rs)それぞれに備えられたMOSFETと、
前記メインセル領域と前記センスセル領域との間に形成され、前記メインセル領域側と前記センスセル領域側とに分離すると共に、前記センスセル領域を囲む素子分離層(14)と、
前記メインセル領域と前記センスセル領域との間において、前記素子分離層よりも深い位置まで形成された第2導電型の電界緩和層(15)とを備え、
前記MOSFETは、
前記ドリフト層(2)の上に形成された第2導電型の炭化珪素からなるベース領域(3)と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度の第1導電型の炭化珪素で構成されたソース領域(4)と、
前記ベース領域よりも深く高不純物濃度で構成された第2導電型のディープ層(5)と、
前記ソース領域と前記ベース領域とを貫通して設けられたトレンチ(6)内に、ゲート絶縁膜(7)を介してゲート電極(8)が形成されたトレンチゲート構造と、
前記ソース領域および前記ディープ層に電気的に接続されるソース電極(10、11)と、
前記高濃度不純物層と電気的に接続されるドレイン電極(12)と、を有して構成され、
前記ディープ層および前記電界緩和層は、一方向を長手方向とする直線状で構成されていると共に、複数本が所定の間隔(Wd)で並んで配置されることでストライプ状とされており、
前記電界緩和層は、少なくとも前記メインセル領域側から前記センスセル領域側に突き出している第1部分と、前記センスセル領域側から前記メインセル領域側に突き出している第2部分とを含み、
前記素子分離層は、前記ベース領域よりも深くまで形成され、前記半導体基板の表面に対する法線方向から見て、該素子分離層のうち前記第1部分および前記第2部分と重合する領域を除いた非重合領域が、前記センスセル領域を1周連続的に囲む環状構造を有しており、
前記第1部分と前記第2部分の間の最短距離は、前記法線方向から見て、無バイアス時に前記第1部分と前記第2部分より延びる空乏層長さ以上、かつ、前記所定の間隔以下に設定されている炭化珪素半導体装置。 - メインセル領域(Rm)とセンスセル領域(Rs)とを有する炭化珪素半導体装置であって、
裏面側が第1導電型もしくは第2導電型の高濃度不純物層(1)とされていると共に表面側が前記高濃度不純物層よりも低不純物濃度の第1導電型のドリフト層(2)とされた炭化珪素にて構成される半導体基板(1、2)に形成され、前記メインセル領域(Rm)および前記センスセル領域(Rs)それぞれに備えられたMOSFETと、
前記メインセル領域と前記センスセル領域との間に形成され、前記メインセル領域側と前記センスセル領域側とに分離すると共に、前記センスセル領域を囲む素子分離層(14)と、
前記メインセル領域と前記センスセル領域との間において、前記素子分離層よりも深い位置まで形成された第2導電型の電界緩和層(15)とを備え、
前記MOSFETは、
前記ドリフト層(2)の上に形成された第2導電型の炭化珪素からなるベース領域(3)と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度の第1導電型の炭化珪素で構成されたソース領域(4)と、
前記ベース領域よりも深く高不純物濃度で構成された第2導電型のディープ層(5)と、
前記ソース領域と前記ベース領域とを貫通して設けられたトレンチ(6)内に、ゲート絶縁膜(7)を介してゲート電極(8)が形成されたトレンチゲート構造と、
前記ソース領域および前記ディープ層に電気的に接続されるソース電極(10、11)と、
前記高濃度不純物層と電気的に接続されるドレイン電極(12)と、を有して構成され、
前記ディープ層および前記電界緩和層は、一方向を長手方向とする直線状で構成されていると共に、複数本が所定の間隔(Wd)で並んで配置されることでストライプ状とされており、
前記電界緩和層は、少なくとも前記メインセル領域側から前記センスセル領域側に突き出している第1部分と、前記センスセル領域側から前記メインセル領域側に突き出している第2部分とを含み、
前記素子分離層は、前記ベース領域よりも深くまで形成され、前記第1部分と前記第2部分の両先端の間、もしくは、該両先端を通過する一方の二辺(14e、14f)を有すると共に、前記ディープ層および前記電界緩和層の長手方向に沿って形成された、前記一方の二辺とは異なる他方の二辺(14c、14d)を有し、
前記第1部分と前記第2部分の間の最短距離は、前記第1部分と前記第2部分より無バイアス時に延びる空乏層長さ以上、かつ、前記所定の間隔以下に設定されている炭化珪素半導体装置。 - 前記素子分離層のうちの前記他方の二辺の幅は、前記所定の間隔よりも広い請求項2に記載の炭化珪素半導体装置。
- 前記第1部分と前記第2部分とは、それぞれの先端同士が突き合わされて対向配置させられており、該先端同士の間の間隔(Wp)を前記最短距離として、
前記素子分離層のうちの前記一方の二辺の幅は、前記最短距離よりも大きく、かつ、前記一方の二辺の底部に、前記第1部分と前記第2部分の先端同士が共に配置されている請求項2または3に記載の炭化珪素半導体装置。 - 前記電界緩和層を第1電界緩和層として、
前記所定の間隔に並べられた隣り合う前記第1電界緩和層の間のうち、前記第1部分と前記第2部分の間と対応する位置に、第2導電型の第2電界緩和層(22)が備えられている請求項4に記載の炭化珪素半導体装置。 - 前記第1部分と前記第2部分とは、前記長手方向に対する直交方向にずらして配置されることで互い違いに配置されていると共に、前記第1部分の先端が前記第2部分の先端同士の間に入り込み、それぞれの先端同士の側面が対向させられている請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。
- 前記素子分離層は、トレンチ(21)内に配置された絶縁膜(14a)と、該絶縁膜の上に配置されたポリシリコン層(14b)とを備えた構成とされ、
前記素子分離層に備えられる前記絶縁膜は、前記ゲート絶縁膜よりも厚くされている請求項1ないし6のいずれか1つに記載の炭化珪素半導体装置。 - 前記素子分離層と前記トレンチゲート構造の深さが同じである請求項1ないし7のいずれか1つに記載の炭化珪素半導体装置。
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