WO2014141800A1

WO2014141800A1 - シフトレジスタ回路、駆動回路、及び表示装置

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Publication number: WO2014141800A1
Application number: PCT/JP2014/053228
Authority: WO
Inventors: 小川　康行; 山本　薫; 明博織田; 雅裕冨田
Original assignee: シャープ株式会社
Priority date: 2013-03-12
Filing date: 2014-02-12
Publication date: 2014-09-18
Also published as: US9905311B2; US20160042806A1

Abstract

　シフトレジスタ回路は、入力されるパルス信号をクロック信号に基づいて出力信号として出力する単位回路が縦続に複数段接続され、複数段の単位回路のそれぞれから出力信号を順次に出力するシフトレジスタ回路であって、単位回路は、ドレイン電極とソース電極との間の導通状態を制御する第１ゲート電極と、ドレイン電極とソース電極との間の半導体層を挟んで第１ゲート電極と対向して配置され、絶縁層を介して形成された第２ゲート電極とを有するダブルゲート構造のトランジスタを備え、第１ゲート電極に印加する電圧に応じて、所定の電圧を第２ゲート電極に印加する。

Description

シフトレジスタ回路、駆動回路、及び表示装置

　本発明は、シフトレジスタ回路、駆動回路、及び表示装置に関する。
　本願は、２０１３年３月１２日に、日本に出願された特願２０１３－０４９６２３号に基づき優先権を主張し、その内容をここに援用する。

　近年、アクティブマトリックス型の表示装置において、画素への電荷を注入する制御を行う画素用ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）と、駆動回路などの周辺回路を構成する周辺回路用ＴＦＴとを、同一のガラス基板上に形成する、いわゆるモノリシック回路技術が普及してきている。
　ところで、上述のＴＦＴは、ゲート電極に印加される電圧ストレスにより、ＴＦＴをスイッチ動作させるしきい値電圧が変動して、ＴＦＴの特性劣化を生じることが知られている。例えば、特許文献１には、バックゲートが設けられたダブルゲート構造のＴＦＴが記載されており、このような特性劣化が生じた場合に、駆動回路が、バックゲートにしきい値電圧の変動と同極性の制御電圧を印加することで、しきい値電圧の変動を補償する技術が記載されている。

特開２００６－１７４２９４号公報

　しかしながら、特許文献１に記載の技術では、しきい値電圧の変動を補償することはできるが、例えば、しきい値電圧の変動が大きい場合には、数十Ｖ（ボルト）もの高い電圧をバックゲートに印加することが必要になることがある。また、特許文献１に記載の技術では、例えば、バックゲートに印加する制御電圧を生成するためのしきい値調整回路を備える必要がある。このようなことから、上述の表示装置では、しきい値電圧の変動を補償するのではなく、しきい値電圧が変動する特性劣化そのものを低減することが望まれる。

　本発明は、上記問題を解決すべくなされたもので、その目的は、特性劣化を低減することができるシフトレジスタ回路、駆動回路、及び表示装置を提供することにある。

　上記問題を解決するために、本発明の一態様に係るシフトレジスタ回路は、入力されるパルス信号をクロック信号に基づいて出力信号として出力する単位回路が縦続に複数段接続され、複数段の前記単位回路のそれぞれから前記出力信号を順次に出力するシフトレジスタ回路であって、前記単位回路は、ドレイン電極とソース電極との間の導通状態を制御する第１ゲート電極と、前記ドレイン電極と前記ソース電極との間の半導体層を挟んで前記第１ゲート電極と対向して配置され、絶縁層を介して形成された第２ゲート電極とを有するダブルゲート構造のトランジスタを備え、前記第１ゲート電極に印加する電圧に応じて、所定の電圧を前記第２ゲート電極に印加する。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記単位回路は、論理状態がＨｉｇｈ状態を示す電圧を前記第１ゲート電極に印加する場合に、論理状態がＬｏｗ状態を示す電圧を前記第２ゲート電極に印加するように構成されてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記単位回路は、論理状態がＬｏｗ状態を示す電圧を前記第１ゲート電極に印加する場合に、論理状態がＨｉｇｈ状態を示す電圧を前記第２ゲート電極に印加するように構成されてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記単位回路は、前記論理状態がＬｏｗ状態を示す電圧を前記第１ゲート電極に印加する期間のうちの一部の期間において、論理状態がＨｉｇｈ状態を示す電圧を前記第２ゲート電極に印加するように構成されてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路にいて、前記単位回路は、前記出力信号を出力する出力端子に接続され、前記出力信号を出力する出力トランジスタを備えてもよく、少なくとも前記出力トランジスタが、前記ダブルゲート構造のトランジスタであってもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記出力トランジスタの前記第２ゲート電極は、前記第１ゲート電極に印加される電圧の論理状態を反転した論理状態を示す電圧が印加されるように、自段の前記単位回路の内部ノードに接続されていてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記出力トランジスタの前記第２ゲート電極は、他段の前記単位回路の前記出力端子に接続されていてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記出力トランジスタの前記第２ゲート電極は、前記クロック信号とは位相の異なる第２クロック信号に接続されていてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記単位回路は、電源電圧が供給される電源線と前記単位回路の所定のノードとの間の導通状態を制御する制御トランジスタを備えてもよく、前記制御トランジスタが、前記ダブルゲート構造のトランジスタであってもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記所定のノードには、前記出力信号を出力する出力端子が含まれてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記所定のノードには、前記出力信号を出力する出力端子に接続される出力トランジスタのゲート電極に接続されるノードが含まれてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記制御トランジスタの前記第２ゲート電極は、前記単位回路の内部状態を初期化する初期化信号が供給される信号線に接続されていてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記ダブルゲート構造のトランジスタは、酸化物半導体によって形成されていてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記ダブルゲート構造のトランジスタは、帰線期間のうちの一部の期間において、少なくとも論理状態がＨｉｇｈ状態を示す電圧以上の電圧を前記第２ゲート電極に印加するように構成されてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記第２ゲート電極は、透明電極として形成されていてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記第２ゲート電極は、前記絶縁層及び液晶が封止された液晶層を介して液晶表示パネルの対向電極として形成されていてもよい。

　また、本発明の一態様は、上記のシフトレジスタ回路において、前記ダブルゲート構造のトランジスタは、前記単位回路を構成するトランジスタのうちの一部のトランジスタであってもよく、前記対向電極は、前記一部のトランジスタに形成されていてもよい。

　また、本発明の他の一態様に係る駆動回路は、上記のシフトレジスタ回路を備える。

　また、本発明の他の一態様に係る表示装置は、上記の駆動回路を備える。

　本発明の態様によれば、特性劣化を低減することができる。

本発明の複数の実施形態において共通に用いられる表示装置の一例を示す概略ブロック図である。第１の実施形態におけるシフトレジスタ回路の一例を示す概略ブロック図である。第１の実施形態におけるＳＲ単位回路の一例を示す概略ブロック図である。第１の実施形態におけるダブルゲート構造のＴＦＴの一例を示す断面図である。第１の実施形態におけるシフトレジスタ回路の動作の一例を示すタイムチャートである。第１の実施形態におけるＳＲ単位回路の動作の一例を示すタイムチャートである。本実施形態によるダブルゲート構造のＴＦＴの動作状態における制御の一例を説明する図である。本実施形態によるダブルゲート構造のＴＦＴの動作状態におけるしきい値変化の一例を示す図である。本実施形態によるダブルゲート構造のＴＦＴの非動作状態における制御の一例を説明する図である。本実施形態によるダブルゲート構造のＴＦＴの非動作状態におけるしきい値変化の一例を示す図である。第２の実施形態におけるＳＲ単位回路の一例を示す概略ブロック図である。第２の実施形態におけるＳＲ単位回路の動作の一例を示すタイムチャートである。第３の実施形態におけるシフトレジスタ回路の一例を示す概略ブロック図である。第３の実施形態におけるＳＲ単位回路の一例を示す概略ブロック図である。第３の実施形態におけるＳＲ単位回路の動作の一例を示すタイムチャートである。第４の実施形態におけるシフトレジスタ回路の一例を示す概略ブロック図である。第４の実施形態におけるＳＲ単位回路の一例を示す概略ブロック図である。第４の実施形態におけるシフトレジスタ回路の動作の一例を示すタイムチャートである。第５の実施形態におけるＳＲ単位回路の一例を示す概略ブロック図である。第６の実施形態におけるダブルゲート構造のＴＦＴの一例を示す断面図である。第６の実施形態におけるＳＲ単位回路の一例を示す概略ブロック図である。第６の実施形態におけるシフトレジスタ回路の動作の一例を示すタイムチャートである。

　以下、本発明の一実施形態によるシフトレジスタ回路、駆動回路、及び表示装置について図面を参照して説明する。

　［第１の実施形態］
　まず、本実施形態における表示装置１００の構成について説明する。
　図１は、本発明の複数の実施形態において共通に用いられる表示装置１００の一例を示す概略ブロック図である。
　図１において、表示装置１００は、例えば、アクティブマトリクス型の液晶表示装置であり、表示部１０１、走査線駆動回路１０２、及び信号線駆動回路１０３を備えている。

　表示部１０１は、複数本の信号線（ＳＬ１～ＳＬｎ、・・・）と、複数本の走査線（ＧＬ１～ＧＬｎ、・・・）と、複数の画素部ＰＩＸを備えている。
　画素部ＰＩＸは、複数本の信号線（ＳＬ１～ＳＬｎ、・・・）と複数本の走査線（ＧＬ１～ＧＬｎ、・・・）との交差点にマトリックス状に配置され、表示装置１００の表示領域を構成する。また、複数の画素部ＰＩＸは、２枚の基板の間に挿入された液晶材料と、基板上に設けられた画素用ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１０４と、液晶材料により形成される画素容量部１０５とをそれぞれ備えている。

　画素用ＴＦＴ１０４は、上述の交差点を通過する走査線（ＧＬｎ）にゲート端子が接続され、信号線（ＳＬｎ）にソース端子が接続され、ドレイン端子が画素容量部１０５の第１端子に接続されている。
　なお、本実施形態では、画素用ＴＦＴ１０４は、Ｎチャネル型電界効果トランジスタ（以下、「Ｎ型トランジスタ」という）であり、半導体層の材料としては、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ（酸化インジウムガリウム亜鉛）等の酸化物半導体などを用いることができる。
　画素容量部１０５は、表示装置１００に映像（画像）を表示するデータ信号に基づく各画素値に対応する電圧を保持する。

　走査線駆動回路１０２は、シフトレジスタ回路１を備え、走査線（ＧＬ１～ＧＬｎ、・・・）を選択する走査信号（後述するゲート信号Ｇ１～Ｇｎ、・・・）を生成する駆動回路である。走査線駆動回路１０２は、シフトレジスタ回路１が、後述するクロック信号（ＣＫ１、ＣＫ２）に同期してスタートパルス（後述するスタートパルス信号ＳＰ）を順次にシフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査線ＧＬｎに出力する。シフトレジスタ回路１の詳細については後述する。
　なお、本実施形態では、走査線駆動回路１０２は、上述した画素用ＴＦＴ１０４と同一のガラス基板上に形成された周辺回路用ＴＦＴにより構成されている。ここで、周辺回路用ＴＦＴは、画素用ＴＦＴ１０４と同様に、Ｎ型トランジスタであり、半導体層の材料としては、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体などを用いることができる。

　信号線駆動回路１０３は、各画素部ＰＩＸに画素値に対応する電圧を供給するデータ信号を生成する駆動回路である。信号線駆動回路１０３は、走査線（ＧＬ１～ＧＬｎ、・・・）の選択に同期して、生成したデータ信号を画素に出力する。

　次に、図２を参照して、第１の実施形態におけるシフトレジスタ回路１の構成について説明する。
　図２は、第１の実施形態におけるシフトレジスタ回路１（図１）の一例を示す概略ブロック図である。
　この図において、シフトレジスタ回路１は、複数のＳＲ単位回路１０（１０＿１、１０＿２、１０＿３、１０＿４、・・・）を備えている。シフトレジスタ回路１は、複数のＳＲ単位回路１０が縦続接続され、スタートパルス信号ＳＰを受け取るとクロック信号（ＣＫ１、ＣＫ２）に基づいて、複数段のＳＲ単位回路１０から走査線（ＧＬ１～ＧＬｎ、・・・）にゲート信号Ｇ１～Ｇｎを順次に出力する。
　ここで、ＳＲ単位回路１０＿１、ＳＲ単位回路１０＿２、ＳＲ単位回路１０＿３、ＳＲ単位回路１０＿４、・・・のそれぞれは、同様の構成であるため、任意のＳＲ単位回路など特に区別しない場合、又は、単にシフトレジスタ回路１が備えるＳＲ単位回路を示す場合には、ＳＲ単位回路１０として説明することがある。

　なお、図２に示す例では、奇数段のＳＲ単位回路１０（ＳＲ単位回路１０＿１、及びＳＲ単位回路１０＿３）のクロック信号ＣＫの入力端子に、クロック信号ＣＫ１の信号線が接続されている。また、偶数段のＳＲ単位回路１０（ＳＲ単位回路１０＿２、及びＳＲ単位回路１０＿４）のクロック信号ＣＫの入力端子に、クロック信号ＣＫ２の信号線が接続されている。ここで、クロック信号ＣＫ１とクロック信号ＣＫ２とは、互いに位相の異なるクロック信号である。

　ＳＲ単位回路１０＿１において、入力パルス信号Ｓ（入力信号）の入力端子は、スタートパルス信号ＳＰの信号線に接続され、リセット信号Ｒの入力端子は、次段（後段）のＳＲ単位回路１０＿２の出力信号Ｑの信号線（走査線ＧＬ２）に接続されている。また、ＳＲ単位回路１０＿１において、出力信号Ｑの出力端子は、走査線ＧＬ１に接続されるとともに、次段のＳＲ単位回路１０＿２の入力パルス信号Ｓの入力端子に接続されている。

　また、ＳＲ単位回路１０＿２において、入力パルス信号Ｓの入力端子は、前段のＳＲ単位回路１０＿１の出力信号Ｑの信号線（走査線ＧＬ１）に接続され、リセット信号Ｒの入力端子は、次段のＳＲ単位回路１０＿３の出力信号Ｑの信号線（走査線ＧＬ３）に接続されている。また、ＳＲ単位回路１０＿２において、出力信号Ｑの出力端子は、走査線ＧＬ２に接続されるとともに、次段のＳＲ単位回路１０＿３の入力パルス信号Ｓの入力端子と、前段のＳＲ単位回路１０＿１のリセット信号Ｒの入力端子とに接続されている。

　ＳＲ単位回路１０＿３、及びＳＲ単位回路１０＿４においても、ＳＲ単位回路１０＿２と同様に、入力パルス信号Ｓの入力端子は、前段のＳＲ単位回路１０の出力信号Ｑの信号線に接続され、リセット信号Ｒの入力端子は、次段のＳＲ単位回路１０の出力信号Ｑの信号線に接続されている。

　このように、シフトレジスタ回路１は、ＳＲ単位回路１０が縦続に複数段接続され、複数段のＳＲ単位回路１０のそれぞれから走査線ＧＬ１～ＧＬ４、・・・に出力信号を順次に出力する。

　次に、図３を参照して、本実施形態におけるＳＲ単位回路１０の構成について説明する。
　図３は、第１の実施形態におけるＳＲ単位回路１０の一例を示す概略ブロック図である。
　この図において、ＳＲ単位回路１０は、ＴＦＴ（１１～１４、１５ｂｇ、１６）、及びコンデンサ３０を備えている。ここで、ＴＦＴ（１１～１４、１５ｂｇ、１６）は、上述した周辺回路用ＴＦＴであり、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体を用いたＮチャネル型の薄膜トランジスタである。

　ＴＦＴ１１は、ドレイン端子及びゲート端子が入力パルス信号Ｓ（入力信号）の信号線に接続され、ソース端子がノードＮ１に接続されている。ＴＦＴ１１は、ダイオードとして機能し、入力パルス信号Ｓの論理状態がＨｉｇｈ状態（以下、「Ｈ状態」ということがある）になった場合に、入力パルス信号Ｓの信号線に供給されたＨ状態を示す電圧からＴＦＴ１１のしきい値電圧分だけ低下した電圧をノードＮ１に供給する。

　ＴＦＴ１２は、ドレイン端子がノードＮ１に接続され、ゲート端子がリセット信号Ｒの信号線に接続され、ソース端子が電源電圧ｖｓｓを供給する電源線Ｌｖｓｓに接続されている。ここで、電源電圧ｖｓｓは、ＳＲ単位回路１０の動作において基準となる電位として供給される電圧である。ＴＦＴ１２は、リセット信号ＲがＨ状態になった場合に導通状態になり、ノードＮ１をＬｏｗ状態（以下、「Ｌ状態」ということがある）にする。ここで、Ｌｏｗ状態は、Ｈｉｇｈ状態よりも電圧の低い論理状態であり、電圧が電源電圧ｖｓｓである状態を示す。また、ＴＦＴ１２は、リセット信号ＲがＬ状態になった場合に、非導通状態になる。

　ＴＦＴ１３は、ドレイン端子及びゲート端子が電源電圧ｖｄｄの電源線Ｌｖｄｄに接続され、ソース端子がノードＮ２に接続されている。ここで、ＴＦＴ１３は、ダイオードとして機能し、電源線Ｌｖｄｄに供給された電源電圧ｖｄｄからＴＦＴ１３のしきい値電圧分だけ低下した電圧をノードＮ２に供給する。なお、電源電圧ｖｄｄ（第１の電源電位）は、電源電圧ｖｓｓ（第２の電源電位）よりも高い電圧（高い電位）である。

　ＴＦＴ１４は、ドレイン端子がノードＮ２に接続され、ゲート端子がノードＮ１に接続され、ソース端子が電源線Ｌｖｓｓに接続されている。ＴＦＴ１４は、ノードＮ１がＨ状態になった場合に、導通状態になり、ノードＮ２をＬ状態にする。また、ＴＦＴ１４は、ノードＮ１がＬ状態になった場合に、非導通状態になり、ＴＦＴ１３を介して電源線Ｌｖｄｄから供給される電圧によりノードＮ２をＨ状態にする。

　ＴＦＴ１５ｂｇは、ＳＲ単位回路１０の出力信号を出力する出力端子Ｔｏに接続され、パルス信号を出力信号Ｑ（Ｇｎ）として出力する出力トランジスタである。具体的に、ＴＦＴ１５ｂｇは、ドレイン端子がクロック信号ＣＫの信号線に接続され、ゲート端子がノードＮ１に接続され、ソース端子が出力端子Ｔｏに接続されている。
　また、ＴＦＴ１５ｂｇは、後述するダブルゲート構造のＴＦＴ４０（図４を参照）により構成されている。すなわち、ＴＦＴ１５ｂｇは、図４に示すように、ドレイン電極４５（ドレイン端子）とソース電極４４（ソース端子）との間の導通状態を制御するゲート端子としてのゲート電極４２（第１ゲート電極）と、しきい値電圧Ｖｔｈの変動（シフト）を抑制、又は回復させる制御に用いるバックゲート電極４８（第２ゲート電極）とを備えている。ＴＦＴ１５ｂｇは、ゲート電極４２がノードＮ１に接続され、バックゲート電極４８がノードＮ２に接続されている。

　図３に戻って、ＴＦＴ１６は、ドレイン端子が出力端子Ｔｏに接続され、ゲート端子がノードＮ２に接続され、ソース端子が電源線Ｌｖｓｓに接続されている。ここで、ＴＦＴ１６は、電源電圧ｖｓｓが供給される電源線Ｌｖｓｓと出力端子Ｔｏとの間の導通状態を制御する制御トランジスタである。ＴＦＴ１６は、ノードＮ２がＨ状態になった場合に、導通状態になり、出力端子ＴｏをＬ状態にする。また、ＴＦＴ１６は、ノードＮ２がＬ状態になった場合に、非導通状態になる。なお、このＴＦＴ１６が非導通状態になる場合であって、ＴＦＴ１５ｂｇのゲート端子がＨ状態であるときに、ＴＦＴ１５ｂｇは、クロック信号ＣＫによりパルス信号を出力信号Ｑの出力端子Ｔｏに出力する。

　コンデンサ３０は、ノードＮ１と出力端子Ｔｏとの間に接続されるブートストラップコンデンサである。コンデンサ３０は、出力端子Ｔｏの電圧の変化分をノードＮ１に伝達し、ノードＮ１を「クロック信号ＣＫのＨ状態を示す電圧＋ＴＦＴ１５ｂｇのしきい値電圧」よりも高い電圧にする。この動作をブートストラップ動作と呼び、ＴＦＴ１５ｂｇは、ブートストラップ動作により、クロック信号ＣＫのＨレベルを電圧損失なしに出力端子Ｔｏに伝達する。

　次に、図４を参照して、上述のＴＦＴ１５ｂｇを構成するダブルゲート構造のＴＦＴ４０（ダブルゲート構造のトランジスタ）の構成について説明する。
　図４は、本実施形態におけるダブルゲート構造のＴＦＴ４０の一例を示す断面図である。
　この図において、ダブルゲート構造のＴＦＴ４０は、基板４１、ゲート電極４２、ゲート絶縁膜４３、ソース電極４４、ドレイン電極４５、半導体層４６、絶縁膜４７、及びバックゲート電極４８を有している。

　基板４１は、例えば、ガラス基板であり、図４に示すように、基板４１上にゲート電極４２が形成されている。また、ゲート電極４２の上部には、ゲート絶縁膜４３がゲート電極４２に接して形成されている。
　ゲート絶縁膜４３の上部には、半導体層４６が、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体で形成され、この半導体層４６の両端にはソース電極４４及びドレイン電極４５が形成される。すなわち、半導体層４６は、ドレイン電極４５とソース電極４４との間に配置されて形成されている。なお、半導体層４６、ソース電極４４及びドレイン電極４５は、ゲート絶縁膜４３に接して形成されている。

　さらに、半導体層４６、ソース電極４４及びドレイン電極４５の上部には、絶縁膜４７（絶縁層）が半導体層４６、ソース電極４４及びドレイン電極４５に接して形成され、この絶縁膜４７上のゲート電極４２に対向する位置に、バックゲート電極４８が形成されている。すなわち、バックゲート電極４８は、半導体層４６を挟んでゲート電極４２と対向して配置され、絶縁膜４７を介して形成される。以上のダブルゲート構造のＴＦＴ４０は、フォトリソグラフィー法のプロセスを用いて生成される。
　なお、バックゲート電極４８は、上述した画素部ＰＩＸにおいて形成する透明導電膜（透明電極）と同じ層として形成する。これにより、本実施形態におけるダブルゲート構造のＴＦＴ４０は、追加プロセス工程を必要とせずに、形成することができる。

　次に、第１の実施形態におけるシフトレジスタ回路１及びＳＲ単位回路１０の動作について、図面を参照して説明する。
　まず、図５を参照して、本実施形態におけるシフトレジスタ回路１の動作について説明する。

　図５は、第１の実施形態におけるシフトレジスタ回路１の動作の一例を示すタイムチャートである。
　この図において、波形Ｗ１～Ｗ３は、クロック信号ＣＫ１の電圧波形、クロック信号ＣＫ２の電圧波形、及びスタートパルス信号ＳＰの電圧波形を順に示している。また、波形Ｗ４～Ｗ７は、ゲート信号Ｇ１～Ｇ３の電圧波形、及びゲート信号Ｇｎの電圧波形を示している。また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。

　ここでは、スタートパルス信号ＳＰは、ＳＲ単位回路１０＿１における入力パルス信号Ｓ（図３）に対応し、ゲート信号Ｇ１は、ＳＲ単位回路１０＿１における出力信号Ｑに対応するとともに、ＳＲ単位回路１０＿２における入力パルス信号Ｓに対応する。ゲート信号Ｇ２は、ＳＲ単位回路１０＿２における出力信号Ｑに対応するとともに、ＳＲ単位回路１０＿３における入力パルス信号ＳとＳＲ単位回路１０＿１におけるリセット信号Ｒとに対応する。同様に、ゲート信号Ｇ３は、ＳＲ単位回路１０＿３における出力信号Ｑに対応するとともに、ＳＲ単位回路１０＿４における入力パルス信号ＳとＳＲ単位回路１０＿２におけるリセット信号Ｒとに対応する。また、ゲート信号Ｇｎは、ｎ段目のＳＲ単位回路１０における出力信号Ｑに対応する。
　なお、図中の“Ｈ”は、論理状態がＨｉｇｈ状態を示す電圧（Ｈレベル）であり、“Ｌ”は、論理状態がＬｏｗ状態を示す電圧（Ｌレベル）である。

　図５に示すように、まず、時刻ｔ１において、スタートパルス信号ＳＰがＬレベルからＨレベルに遷移した場合（波形Ｗ３参照）に、シフトレジスタ回路１は、シフト動作を開始する。

　続いて、時刻ｔ２におけるスタートパルス信号ＳＰの立ち上がり後の最初のクロック信号ＣＫ１の立ち上がりに応じて、シフトレジスタ回路１は、ゲート信号Ｇ１（波形Ｗ４参照）をＬレベルからＨレベルに遷移させ、ゲート信号Ｇ１としてパルス信号を出力する。なお、ゲート信号Ｇ１の信号線である走査線ＧＬ１は、次段のＳＲ単位回路１０の入力パルス信号Ｓの入力端子に接続されており、このパルス信号は、次段のＳＲ単位回路１０（ＳＲ単位回路１０＿２）の入力パルス信号Ｓとなる。
　次に、時刻ｔ３において、クロック信号ＣＫ１の立ち下がりに応じて、シフトレジスタ回路１は、ゲート信号Ｇ１をＨレベルからＬレベルに遷移させる。

　次に、時刻ｔ４において、ゲート信号Ｇ１の立ち上がり後の最初のクロック信号ＣＫ２の立ち上がりに応じて、シフトレジスタ回路１は、ゲート信号Ｇ２（波形Ｗ５参照）をＬレベルからＨレベルに遷移させ、ゲート信号Ｇ２としてパルス信号を出力する。なお、ゲート信号Ｇ２の信号線である走査線ＧＬ２は、次段のＳＲ単位回路１０の入力パルス信号Ｓの入力端子に接続されており、このパルス信号は、次段のＳＲ単位回路１０（ＳＲ単位回路１０＿３）の入力パルス信号Ｓとなる。
　次に、時刻ｔ５において、クロック信号ＣＫ２の立ち下がりに応じて、シフトレジスタ回路１は、ゲート信号Ｇ２をＨレベルからＬレベルに遷移させる。

　次に、時刻ｔ６において、ゲート信号Ｇ２の立ち上がり後の最初のクロック信号ＣＫ１の立ち上がりに応じて、シフトレジスタ回路１は、ゲート信号Ｇ３（波形Ｗ６参照）をＬレベルからＨレベルに遷移させ、ゲート信号Ｇ３としてパルス信号を出力する。なお、ゲート信号Ｇ３の信号線である走査線ＧＬ３は、次段のＳＲ単位回路１０の入力パルス信号Ｓの入力端子に接続されており、このパルス信号は、次段のＳＲ単位回路１０（ＳＲ単位回路１０＿４）の入力パルス信号Ｓとなる。
　次に、時刻ｔ７において、クロック信号ＣＫ１の立ち下がりに応じて、シフトレジスタ回路１は、ゲート信号Ｇ３をＨレベルからＬレベルに遷移させる。

　以降は、クロック信号ＣＫ２の立ち上がり、又はクロック信号ＣＫ１の立ち上がりに応じて、シフトレジスタ回路１は、パルス信号をゲート信号として順次出力する。例えば、時刻ｔ８から時刻ｔ９までの期間（クロック信号ＣＫ１がＨレベルの期間）に、シフトレジスタ回路１は、パルス信号をゲート信号Ｇｎとして出力する（波形Ｗ７参照）。
　このように、シフトレジスタ回路１は、入力されるパルス信号（スタートパルス信号ＳＰ）をクロック信号（ＣＫ１，ＣＫ２）に基づいて出力信号として順次に出力する。

　次に、図６を参照して、本実施形態におけるＳＲ単位回路１０の動作について説明する。
　図６は、第１の実施形態におけるＳＲ単位回路１０の動作の一例を示すタイムチャートである。
　この図において、波形Ｗ１１～Ｗ１７は、クロック信号ＣＫ（ＣＫ１）の電圧波形、クロック信号ＣＫ２の電圧波形、及び入力パルス信号Ｓの電圧波形、ノードＮ１の電圧波形、ノードＮ２の電圧波形、出力信号Ｑの電圧波形、及びリセット信号Ｒの電圧波形を順に示している。また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。

　なお、図中の“Ｈ”は、論理状態がＨｉｇｈ状態を示す電圧（Ｈレベル）であり、“Ｌ”は、論理状態がＬｏｗ状態を示す電圧（Ｌレベル）である。また、電圧Ｖ１は、入力パルス信号Ｓの信号線に供給されたＨレベルからＴＦＴ１１のしきい値電圧分だけ低下した電圧である。また、電圧Ｖ２は、コンデンサ３０のブートストラップ動作により電圧Ｖ１よりも高くなった電圧であり、「クロック信号ＣＫのＨ状態を示す電圧＋ＴＦＴ１５ｂｇのしきい値電圧」よりも高い電圧である。また、電圧Ｖ３は、電源線Ｌｖｄｄに供給された電源電圧ｖｄｄからＴＦＴ１３のしきい値電圧分だけ低下した電圧である。
　また、ここでは、ノードＮ１の電圧は、ＴＦＴ１５ｂｇのゲート電極４２に印加される電圧（ゲート電圧Ｖｇ）に対応し、ノードＮ２の電圧は、ＴＦＴ１５ｂｇのバックゲート電極４８に印加される電圧（バックゲート電圧Ｖｂｇ）に対応する。

　ここで、上述の各信号の初期状態は、クロック信号（ＣＫ１、ＣＫ２）、入力パルス信号Ｓ、ノードＮ１、出力信号Ｑ、リセット信号ＲがＬレベルであり、ノードＮ２がＴＦＴ１３から供給された電圧Ｖ１である。

　図６に示すように、まず、時刻ｔ１１において、入力パルス信号ＳがＬレベルからＨレベルに遷移した場合に、ＳＲ単位回路１０のＴＦＴ１１がノードＮ１にプリチャージを行う（波形Ｗ１４参照）。すなわち、この場合、ＴＦＴ１１が導通状態になり、ＴＦＴ１１は、上述した電圧Ｖ１をノードＮ１に供給する。なお、この電圧Ｖ１は、Ｈレベルよりも低い電圧であるが、二値論理状態としては、Ｈ状態となる電圧である。また、これにより、ノードＮ１がＨ状態になるため、ＴＦＴ１４が導通状態になり、ＴＦＴ１４は、ノードＮ２を電圧Ｖ３からＬレベルに遷移させる（波形Ｗ１５参照）。

　さらに、ノードＮ１が電圧Ｖ１（Ｈ状態）になることにより、ＴＦＴ１５ｂｇのゲート端子（ゲート電極４２）にＨ状態を示す電圧が印加される。また、ノードＮ２がＬレベルになることにより、ＴＦＴ１６のゲート端子、及びＴＦＴ１５ｂｇのバックゲート端子（バックゲート電極４８）にＬ状態を示す電圧が印加される。その結果、ＴＦＴ１５ｂｇが導通状態になり、ＴＦＴ１６が非導通状態になる。なお、時刻ｔ１１において、ＴＦＴ１５ｂｇは導通状態であるが、クロック信号ＣＫ（ＣＫ１）がＬレベルであるため、ＳＲ単位回路１０は、出力端子ＴｏにＬレベルを出力する。すなわち、出力信号Ｑは、Ｌレベルのまま維持される。

　次に、時刻ｔ１２において、入力パルス信号ＳがＨレベルからＬレベルに遷移する。これにより、ＴＦＴ１１が非導通状態になり、ＴＦＴ１１は、ノードＮ１のプリチャージを停止する。なお、入力パルス信号Ｓの入力端子は、前段のＳＲ単位回路１０の出力信号Ｑの出力端子Ｔｏに接続されている。前段のＳＲ単位回路１０は、クロック信号ＣＫ２に同期して、出力信号Ｑを出力するため、入力パルス信号Ｓは、クロック信号ＣＫ２と同期して遷移している。

　次に、時刻ｔ１３において、クロック信号ＣＫ１がＬレベルからＨレベルに遷移すると、ＴＦＴ１５ｂｇは、出力端子ＴｏにＨレベルの出力を開始する。この場合、出力端子ＴｏがＬレベルからＨレベルに遷移するのに応じて、コンデンサ３０を介してノードＮ１の電圧が、電圧Ｖ２に昇圧される（ブートストラップ動作）。このブートストラップ動作により、ＴＦＴ１５ｂｇは、クロック信号ＣＫのＨレベルを電圧損失なしに出力端子Ｔｏに伝達する。

　次に、時刻ｔ１４において、クロック信号ＣＫがＨレベルからＬレベルに遷移すると、ＴＦＴ１５ｂｇは、出力端子ＴｏにＬレベルの出力を開始する。この場合、出力端子ＴｏがＨレベルからＬレベルに遷移するのに応じて、コンデンサ３０を介してノードＮ１の電圧が、電圧Ｖ１に降圧される。
　このように、ＳＲ単位回路１０は、時刻ｔ１３から時刻ｔ１４までの期間、波形Ｗ１６に示すように、出力信号Ｑの出力端子Ｔｏにパルス信号を出力する。

　次に、時刻ｔ１５において、リセット信号ＲがＬレベルからＨレベルに遷移すると、ＴＦＴ１２が導通状態になる。ＴＦＴ１２は、ディスチャージを開始して、ノードＮ１をＬレベルにする。また、これにより、ノードＮ１がＬレベル（Ｌ状態）になるため、ＴＦＴ１４が非導通状態になり、ＴＦＴ１４は、ノードＮ２をＬレベルから電圧Ｖ３に遷移させる（波形Ｗ１５参照）。

　さらに、ノードＮ１がＬレベル（Ｌ状態）になることにより、ＴＦＴ１５ｂｇのゲート端子（ゲート電極４２）にＬ状態を示す電圧が印加される。また、ノードＮ２が電圧Ｖ３になることにより、ＴＦＴ１６のゲート端子、及びＴＦＴ１５ｂｇのバックゲート端子（バックゲート電極４８）にＨ状態を示す電圧が印加される。その結果、ＴＦＴ１５ｂｇが非導通状態になり、ＴＦＴ１６が導通状態になる。これにより、ＳＲ単位回路１０は、出力端子ＴｏにＬレベルを出力する。すなわち、出力信号Ｑは、Ｌレベルのまま維持される。

　次に、時刻ｔ１６において、リセット信号ＲがＨレベルからＬレベルに遷移する。これにより、ＴＦＴ１１が非導通状態になり、ＴＦＴ１１は、ノードＮ１のディスチャージを停止する。なお、リセット信号Ｒの入力端子は、次段（後段）のＳＲ単位回路１０の出力信号Ｑの出力端子Ｔｏに接続されている。次段のＳＲ単位回路１０は、クロック信号ＣＫ２に同期して、出力信号Ｑの出力端子Ｔｏにパルス信号を出力するため、リセット信号Ｒは、クロック信号ＣＫ２と同期して遷移している。

　なお、図６において、時刻ｔ１１から時刻ｔ１３までの期間は、表示装置１００の１Ｈ期間Ｔ１Ｈ（１水平ラインのデータ書き込み期間）に対応する。

　また、図６に示す例では、時刻ｔ１１以前の期間ＲＴ１、及び時刻ｔ１５以降の期間ＲＴ２において、ＴＦＴ１５ｂｇのゲート電極４２にＬ状態を示す電圧が印加され、ＴＦＴ１５ｂｇのバックゲート電極４８にＨ状態を示す電圧が印加される。すなわち、ＳＲ単位回路１０は、Ｌ状態を示す電圧をゲート電極４２に印加する場合に、Ｈ状態を示す電圧をバックゲート電極４８に印加する。
　また、時刻ｔ１１から時刻ｔ１５までの期間ＡＴ１において、ＴＦＴ１５ｂｇのゲート電極４２にＨ状態を示す電圧が印加され、ＴＦＴ１５ｂｇのバックゲート電極４８にＬ状態を示す電圧が印加される。すなわち、ＳＲ単位回路１０は、Ｈ状態を示す電圧をゲート電極４２に印加する場合に、Ｌ状態を示す電圧をバックゲート電極４８に印加する。
　このように、ＴＦＴ１５ｂｇのバックゲート電極４８は、ゲート電極４２に印加される電圧の論理状態を反転した論理状態を示す電圧が印加されるように、自段のＳＲ単位回路１０の内部ノード（ここでは、ノードＮ２）に接続されている。

　次に、本実施形態におけるＴＦＴ１５ｂｇを構成するダブルゲート構造のＴＦＴ４０の制御について図７～１０を参照して説明する。
　本実施形態におけるシフトレジスタ回路１及びＳＲ単位回路１０は、ダブルゲート構造のＴＦＴ４０が動作状態（導通状態）である場合と、非動作状態（非導通状態）である場合とで、異なる電圧をバックゲート電極４８に印加する。すなわち、ＳＲ単位回路１０は、ゲート電極４２に印加する電圧に応じて、所定の電圧をバックゲート電極４８に印加する制御を行っている。

　図７は、本実施形態によるダブルゲート構造のＴＦＴ４０の動作状態における制御の一例を説明する図である。
　図７において、ＴＦＴ４０のソース端子（Ｓ）はソース電極４４に対応し、ＴＦＴ４０のドレイン端子（Ｄ）はドレイン電極４５に対応する。また、ＴＦＴ４０のゲート端子（Ｇ）はゲート電極４２に対応し、ＴＦＴ４０のバックゲート端子（ＢＧ）はバックゲート電極４８に対応する。なお、本実施形態において、ダブルゲート構造のＴＦＴ４０は、図３のＴＦＴ１５ｂｇに対応する。

　ここで、ダブルゲート構造のＴＦＴ４０の動作状態とは、ダブルゲート構造のＴＦＴ４０が動作する状態、すなわち、ソース電極４４とドレイン電極４５との間が導通する状態（導通状態）である。例えば、動作状態（導通状態）では、ＴＦＴ４０は、ソース端子（Ｓ）に対するゲート端子（Ｇ）の電圧Ｖｇがしきい値電圧（Ｖｔｈ）より大きく（Ｖｇ＞Ｖｔｈ）なるように、ゲート端子（Ｇ）に所定の電圧が印加される。具体的に、ＳＲ単位回路１０は、この動作状態において、ＴＦＴ４０のゲート端子（Ｇ）に論理状態がＨｉｇｈ状態を示す電圧（Ｈレベル）を印加する。

　また、動作状態（導通状態）において、ＴＦＴ４０は、ソース端子（Ｓ）に対するバックゲート端子（ＢＧ）の電圧Ｖｂｇがしきい値電圧（Ｖｔｈ）以下（Ｖｂｇ≦Ｖｔｈ）になるように、バックゲート端子（ＢＧ）に所定の電圧が印加される。具体的に、ＳＲ単位回路１０は、この動作状態において、ＴＦＴ４０のバックゲート端子（ＢＧ）に論理状態がＬｏｗ状態を示す電圧（Ｌレベル）を印加する。
　すなわち、ＳＲ単位回路１０は、論理状態がＨｉｇｈ状態を示す電圧をゲート電極４２に印加する場合に、論理状態がＬｏｗ状態を示す電圧をバックゲート電極４８に印加する。例えば、図６に示す例では、電圧Ｖｇは、ノードＮ１の電圧（波形Ｗ１４）に対応し、電圧Ｖｂｇは、ノードＮ２の電圧（波形Ｗ１５）に対応するので、期間ＡＴ１が、この動作状態に対応する。

　このように制御することにより、図８に示すように、ＴＦＴ４０のしきい値電圧Ｖｔｈの変動が抑制される。
　図８は、本実施形態によるダブルゲート構造のＴＦＴ４０の動作状態におけるしきい値変化の一例を示す図である。
　この図において、グラフは、ＴＦＴ４０における動作状態の経過時間としきい値電圧（Ｖｔｈ）との関係を示している。このグラフにおいて、縦軸は、ＴＦＴ４０のしきい値電圧（Ｖｔｈ）を示し、横軸は、動作状態の経過時間を対数により示している。

　また、波形Ｗ４１は、動作状態において、バックゲート端子（ＢＧ）に電圧を印加しない場合のしきい値電圧の変化を示している。また、波形Ｗ４２は、動作状態において、バックゲート端子（ＢＧ）の電圧Ｖｂｇが電圧Ｖｇよりも高い場合（Ｖｂｇ＞Ｖｇ）のしきい値電圧の変化を示している。また、波形Ｗ４３は、動作状態において、バックゲート端子（ＢＧ）の電圧Ｖｂｇが電圧Ｖｇよりも低い場合（Ｖｂｇ＜Ｖｇ）のしきい値電圧の変化を示している。

　一般にＴＦＴは、動作状態において、ゲート電極にプラスの電圧ストレスがかかることにより、時間の経過とともに徐々にしきい値電圧（Ｖｔｈ）がプラスにシフトする特性を持っている。ところが、本実施形態におけるダブルゲート構造のＴＦＴ４０は、図８に示すように、動作状態において、バックゲート電極４８に印加する電圧に応じて、しきい値電圧のシフト量が変化する。例えば、バックゲート端子（ＢＧ）の電圧Ｖｂｇが電圧Ｖｇよりも高い場合（波形Ｗ４２）は、バックゲート端子（ＢＧ）に電圧を印加しない場合（波形Ｗ４１）よりも、しきい値電圧のシフト量が大きくなる。また、バックゲート端子（ＢＧ）の電圧Ｖｂｇが電圧Ｖｇよりも低い場合（波形Ｗ４３）は、バックゲート端子（ＢＧ）に電圧を印加しない場合（波形Ｗ４１）よりも、しきい値電圧のシフト量が小さくなる。
　なお、バックゲート端子（ＢＧ）に電圧を印加しない場合（波形Ｗ４１）が、バックゲート電極４８を備えない一般のＴＦＴ（例えば、ＴＦＴ１１など）に対応する。

　図６及び図７に示したように、本実施形態におけるＳＲ単位回路１０は、Ｈ状態を示す電圧をゲート電極４２に印加する場合に、Ｌ状態を示す電圧をバックゲート電極４８に印加する（図６の期間ＡＴ１）。そのため、ＴＦＴ４０は、動作状態において、Ｌ状態を示す電圧をバックゲート電極４８に印加される。すなわち、上述したバックゲート端子（ＢＧ）の電圧Ｖｂｇが電圧Ｖｇよりも低い場合（波形Ｗ４３）に対応するように、ＳＲ単位回路１０は、バックゲート電極４８に印加する電圧を制御する。そのため、本実施形態におけるＳＲ単位回路１０は、動作状態において、しきい値電圧のシフト量を抑えることができる。すなわち、ＳＲ単位回路１０は、ＴＦＴ４０のしきい値電圧が変動することによる特性劣化を低減することができる。

　また、図９は、本実施形態によるダブルゲート構造のＴＦＴ４０の非動作状態における制御の一例を説明する図である。
　図９において、ＴＦＴ４０のソース端子（Ｓ）はソース電極４４に対応し、ＴＦＴ４０のドレイン端子（Ｄ）はドレイン電極４５に対応する。また、ＴＦＴ４０のゲート端子（Ｇ）はゲート電極４２に対応し、ＴＦＴ４０のバックゲート端子（ＢＧ）はバックゲート電極４８に対応する。

　ここで、ダブルゲート構造のＴＦＴ４０の非動作状態とは、ダブルゲート構造のＴＦＴ４０が動作していない状態、すなわち、ソース電極４４とドレイン電極４５との間が導通していない状態（非導通状態）である。例えば、非動作状態（非導通状態）では、ＴＦＴ４０は、ソース端子（Ｓ）に対するゲート端子（Ｇ）の電圧Ｖｇが０Ｖ（Ｖｇ＝０Ｖ）になるように、ゲート端子（Ｇ）に所定の電圧が印加される。具体的に、ＳＲ単位回路１０は、この非動作状態において、ＴＦＴ４０のゲート端子（Ｇ）に論理状態がＬｏｗ状態を示す電圧（Ｌレベル）を印加する。

　また、非動作状態（非導通状態）において、ＴＦＴ４０は、ソース端子（Ｓ）に対するバックゲート端子（ＢＧ）の電圧Ｖｂｇが０Ｖより大きく（Ｖｂｇ＞０Ｖ）なるように、バックゲート端子（ＢＧ）に所定の電圧が印加される。具体的に、ＳＲ単位回路１０は、この非動作状態において、ＴＦＴ４０のバックゲート端子（ＢＧ）に論理状態がＨｉｇｈ状態を示す電圧（Ｈレベル）を印加する。
　すなわち、ＳＲ単位回路１０は、論理状態がＬｏｗ状態を示す電圧をゲート電極４２に印加する場合に、論理状態がＨｉｇｈ状態を示す電圧をバックゲート電極４８に印加する。例えば、図６に示す例では、電圧Ｖｇは、ノードＮ１の電圧（波形Ｗ１４）に対応し、電圧Ｖｂｇは、ノードＮ２の電圧（波形Ｗ１５）に対応するので、期間ＲＴ１及び期間ＲＴ２が、この非動作状態に対応する。

　このように制御することにより、図１０に示すように、プラス側にシフトしていたＴＦＴ４０のしきい値電圧（Ｖｔｈ）の回復が促進される。
　図１０は、本実施形態によるダブルゲート構造のＴＦＴ４０の非動作状態におけるしきい値変化の一例を示す図である。
　この図において、グラフは、ＴＦＴ４０における非動作状態の経過時間としきい値電圧（Ｖｔｈ）との関係を示している。このグラフにおいて、縦軸は、ＴＦＴ４０のしきい値電圧（Ｖｔｈ）を示し、横軸は、非動作状態の経過時間を対数により示している。

　また、波形Ｗ４４は、非動作状態において、バックゲート端子（ＢＧ）に電圧を印加しない場合のしきい値電圧の変化を示している。また、波形Ｗ４５は、非動作状態において、バックゲート端子（ＢＧ）の電圧Ｖｂｇが電圧Ｖｇよりも低い場合（Ｖｂｇ＜Ｖｇ）のしきい値電圧の変化を示している。また、波形Ｗ４６は、非動作状態において、バックゲート端子（ＢＧ）の電圧Ｖｂｇが電圧Ｖｇよりも高い場合（Ｖｂｇ＞Ｖｇ）のしきい値電圧の変化を示している。

　一般にＴＦＴは、非動作状態において、ゲート電極に０Ｖの電圧（Ｖｇ＝０Ｖ）が印加されている状態では、電圧ストレスがかからない。この電圧ストレスがかからない状態が継続すると、Ｉｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体を用いたＴＦＴは、時間の経過とともに徐々にしきい値電圧（Ｖｔｈ）のシフトが回復する傾向がある。つまり、動作状態において、プラスにシフトしたしきい値電圧（Ｖｔｈ）が、非動作状態において、徐々にマイナスにシフトし、初期のしきい値電圧（Ｖｔｈ）へと戻ろうとする。

　ところで、本実施形態におけるダブルゲート構造のＴＦＴ４０は、図１０に示すように、非動作状態において、バックゲート電極４８に印加する電圧に応じて、しきい値電圧の回復量が変化する。例えば、バックゲート端子（ＢＧ）の電圧Ｖｂｇが電圧Ｖｇよりも低い場合（波形Ｗ４５）は、バックゲート端子（ＢＧ）に電圧を印加しない場合（波形Ｗ４４）よりも、しきい値電圧の回復量が小さくなる。また、バックゲート端子（ＢＧ）の電圧Ｖｂｇが電圧Ｖｇよりも高い場合（波形Ｗ４６）は、バックゲート端子（ＢＧ）に電圧を印加しない場合（波形Ｗ４４）よりも、しきい値電圧の回復量が大きくなる。
　なお、バックゲート端子（ＢＧ）に電圧を印加しない場合（波形Ｗ４４）が、バックゲート電極４８を備えない一般のＴＦＴ（例えば、ＴＦＴ１１など）に対応する。

　図６及び図８に示したように、本実施形態におけるＳＲ単位回路１０は、Ｌ状態を示す電圧をゲート電極４２に印加する場合に、Ｈ状態を示す電圧をバックゲート電極４８に印加する（図６の期間ＲＴ１及び期間ＲＴ２）。そのため、ＴＦＴ４０は、非動作状態において、Ｈ状態を示す電圧をバックゲート電極４８に印加される。すなわち、上述したバックゲート端子（ＢＧ）の電圧Ｖｂｇが電圧Ｖｇよりも高い場合（波形Ｗ４６）に対応するように、ＳＲ単位回路１０は、バックゲート電極４８に印加する電圧を制御する。そのため、本実施形態におけるＳＲ単位回路１０は、非動作状態において、しきい値電圧の回復を促進することができる。すなわち、ＳＲ単位回路１０は、ＴＦＴ４０のしきい値電圧が変動する特性劣化を低減することができる。

　以上説明したように、本実施形態におけるシフトレジスタ回路１は、入力されるパルス信号をクロック信号に基づいて出力信号として出力するＳＲ単位回路１０（単位回路）が縦続に複数段接続され、出力信号を複数段のＳＲ単位回路１０のそれぞれから順次に出力する。ＳＲ単位回路１０は、ゲート電極４２（第１ゲート電極）と、絶縁膜４７を介して形成されたバックゲート電極４８（第２ゲート電極）とを有するダブルゲート構造のトランジスタ（ＴＦＴ４０（ＴＦＴ１５ｂｇ））を備えている。ここで、ゲート電極４２は、ドレイン電極４５とソース電極４４との間の導通状態を制御する。また、バックゲート電極４８は、ドレイン電極４５とソース電極４４との間の半導体層４６を挟んでゲート電極４２と対向して配置されている。そして、ＳＲ単位回路１０は、ゲート電極４２に印加する電圧に応じて、所定の電圧をバックゲート電極４８に印加する。

　バックゲート電極４８に所定の電圧を印加することにより、図６～図１０を参照して説明したように、例えば、ＴＦＴ１５ｂｇの動作状態においてＴＦＴ１５ｂｇのしきい値電圧のシフト量を低減することができる。また、例えば、ＴＦＴ１５ｂｇの非動作状態においてＴＦＴ１５ｂｇのしきい値電圧の回復を促進することができる。すなわち、本実施形態におけるシフトレジスタ回路１は、ＴＦＴ４０（ＴＦＴ１５ｂｇ）の特性劣化を抑制し、且つ、特性回復を促進することができる。よって、本実施形態におけるシフトレジスタ回路１は、特性劣化を低減することができる。これにより、本実施形態におけるシフトレジスタ回路１は、従来よりも信頼性の高い走査線駆動回路１０２（駆動回路）、及び従来よりも信頼性の高い表示装置１００を実現することができる。

　また、上述のように、ＴＦＴ４０（ＴＦＴ１５ｂｇ）の特性劣化を抑制し、且つ、回復を促進することができるため、本実施形態におけるシフトレジスタ回路１は、従来のシフトレジスタ回路に比べて、動作マージンを確保し易くなる。そのため、本実施形態におけるシフトレジスタ回路１は、ＴＦＴ４０のサイズを縮小することができる。よって、本実施形態におけるシフトレジスタ回路１は、従来に比べて額縁サイズの小さい表示装置１００を実現することができる。また、ＴＦＴ４０のサイズを縮小することができるので、本実施形態におけるシフトレジスタ回路１は、従来に比べて表示装置１００の消費電力を低減することができる。

　また、本実施形態では、ＳＲ単位回路１０は、論理状態がＨｉｇｈ状態を示す電圧をゲート電極４２に印加する場合に、論理状態がＬｏｗ状態を示す電圧をバックゲート電極４８に印加する。
　これにより、ＴＦＴ４０の動作状態において、しきい値電圧のシフト量を抑えることができる。よって、本実施形態におけるシフトレジスタ回路１は、ＴＦＴ４０のしきい値電圧が変動する特性劣化を低減することができる。

　また、本実施形態では、ＳＲ単位回路１０は、論理状態がＬｏｗ状態を示す電圧をゲート電極４２に印加する場合に、論理状態がＨｉｇｈ状態を示す電圧をバックゲート電極４８に印加する。
　これにより、ＴＦＴ４０の非動作状態において、しきい値電圧のシフトの回復を促進することができる。よって、本実施形態におけるシフトレジスタ回路１は、ＴＦＴ４０のしきい値電圧が変動する特性劣化を低減することができる。

　また、本実施形態では、ＳＲ単位回路１０は、ＴＦＴ１５ｂｇ（出力トランジスタ）を備えている。ＴＦＴ１５ｂｇは、出力信号Ｑを出力する出力端子Ｔｏに接続され、パルス信号を出力する。そして、少なくともＴＦＴ１５ｂｇが、ダブルゲート構造のトランジスタ（ＴＦＴ４０）である。
　これにより、本実施形態におけるシフトレジスタ回路１は、ＴＦＴ１５ｂｇが特性劣化することによって生じる走査線（ＧＬｎ）に出力されるゲート信号（Ｇｎ）の電圧低下を抑制することができる。そのため、本実施形態におけるシフトレジスタ回路１は、従来よりも信頼性の高い表示装置１００を実現することができる。

　また、本実施形態では、ＴＦＴ１５ｂｇ（出力トランジスタ）のバックゲート電極４８は、ゲート電極４２に印加される電圧の論理状態を反転した論理状態を示す電圧が印加されるように、自段のＳＲ単位回路１０の内部ノード（例えば、ノードＮ２）に接続されている。
　これにより、本実施形態におけるシフトレジスタ回路１は、簡易な手段、且つ、確実に、ＴＦＴ４０（ＴＦＴ１５ｂｇ）の特性劣化を抑制し、且つ、回復を促進することができる。

　また、本実施形態では、ＴＦＴ４０のバックゲート電極４８（第２ゲート電極）は、透明電極として形成されている。
　これにより、本実施形態におけるシフトレジスタ回路１は、ダブルゲート構造のＴＦＴ４０を追加プロセス工程を必要とせずに形成することができる。

　また、本実施形態における走査線駆動回路１０２（駆動回路）は、シフトレジスタ回路１を備えている。
　これにより、本実施形態における走査線駆動回路１０２は、シフトレジスタ回路１と同様の効果を奏する。

　また、本実施形態における表示装置１００は、走査線駆動回路１０２（駆動回路）を備えている。
　これにより、本実施形態における表示装置１００は、シフトレジスタ回路１と同様の効果を奏する。すなわち、本実施形態における表示装置１００は、特性劣化を低減することができ、従来に比べて信頼性を高めることができる。

　次に、第２の実施形態によるシフトレジスタ回路１について、図面を参照して説明する。
　［第２の実施形態］
　本実施形態におけるシフトレジスタ回路１は、ＴＦＴ１５ｂｇのバックゲート電極４８の接続先がリセット信号Ｒの信号線である点が、第１の実施形態と異なる。本実施形態におけるシフトレジスタ回路１は、図２に示すＳＲ単位回路１０がＳＲ単位回路１０ａに置き換わる点を除き、第１の実施形態と同様であるので、ここではその説明を省略する。なお、本実施形態における表示装置１００の構成についても、図１に示す第１の実施形態と同様であるので、説明を省略する。

　図１１は、第２の実施形態におけるＳＲ単位回路１０ａの一例を示す概略ブロック図である。
　この図において、ＳＲ単位回路１０ａは、ＴＦＴ（１１～１４、１５ｂｇ、１６）、及びコンデンサ３０を備えている。この図において、図３と同一の構成については同一の符号を付し、その説明を省略する。
　なお、本実施形態では、上述したように、ＴＦＴ１５ｂｇのバックゲート電極４８の接続先がリセット信号Ｒの信号線である点が図３に示す第１の実施形態のＳＲ単位回路１０と異なる。すなわち、本実施形態では、ＴＦＴ１５ｂｇのバックゲート電極４８は、他段のＳＲ単位回路１０ａ（例えば、次段のＳＲ単位回路１０ａ）の出力端子Ｔｏ（リセット信号Ｒの信号線）に接続されている。

　次に、第２の実施形態におけるシフトレジスタ回路１及びＳＲ単位回路１０ａの動作について、図面を参照して説明する。
　本実施形態におけるシフトレジスタ回路１の動作は、図５に示す第１の実施形態と同様であるので、ここではその説明を省略する。

　ここでは、図１２を参照して、本実施形態におけるＳＲ単位回路１０ａの動作について説明する。
　図１２は、第２の実施形態におけるＳＲ単位回路１０ａの動作の一例を示すタイムチャートである。
　この図において、波形Ｗ１１～Ｗ１７は、図６と同様である。また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　また、時刻ｔ１１から時刻ｔ１６までの本実施形態におけるＳＲ単位回路１０ａの基本動作は、図６に示す第１の実施形態と同様であるので、ここではその説明を省略する。

　本実施形態では、ノードＮ１の電圧は、ＴＦＴ１５ｂｇのゲート電極４２に印加される電圧（ゲート電圧Ｖｇ）に対応し、リセット信号Ｒの電圧は、ＴＦＴ１５ｂｇのバックゲート電極４８に印加される電圧（バックゲート電圧Ｖｂｇ）に対応する。
　そのため、図１２に示す例では、時刻ｔ１５から時刻ｔ１６までの期間ＲＴ３において、ノードＮ１によってＴＦＴ１５ｂｇのゲート電極４２にＬ状態を示す電圧が印加されるとともに、リセット信号ＲによってＴＦＴ１５ｂｇのバックゲート電極４８にＨ状態を示す電圧が印加される。すなわち、ＳＲ単位回路１０ａは、Ｌ状態を示す電圧をゲート電極４２に印加する場合に、Ｈ状態を示す電圧をバックゲート電極４８に印加する。
　このように、本実施形態では、期間ＲＴ３において、ＳＲ単位回路１０ａは、ＴＦＴ１５ｂｇが非動作状態であり、ＴＦＴ１５ｂｇのバックゲート電極４８の電圧Ｖｂｇがゲート電圧Ｖｇよりも高い状態（Ｖｂｇ＞Ｖｇ）になるように制御する。これにより、ＳＲ単位回路１０ａは、ＴＦＴ１５ｂｇにおけるしきい値電圧のシフトの回復を促進することができる。

　なお、この期間ＲＴ３は、Ｌ状態を示す電圧をゲート電極４２に印加する期間のうちの一部の期間である。そのため、本実施形態において、ＳＲ単位回路１０ａは、Ｌ状態を示す電圧をゲート電極４２に印加する期間のうちの一部の期間において、Ｈ状態を示す電圧をバックゲート電極４８に印加する。

　また、時刻ｔ１１から時刻ｔ１５までの期間ＡＴ２において、ノードＮ１によってＴＦＴ１５ｂｇのゲート電極４２にＨ状態を示す電圧が印加され、リセット信号ＲによってＴＦＴ１５ｂｇのバックゲート電極４８にＬ状態を示す電圧が印加される。すなわち、ＳＲ単位回路１０ａは、Ｈ状態を示す電圧をゲート電極４２に印加する場合に、Ｌ状態を示す電圧をバックゲート電極４８に印加する。

　このように、本実施形態では、期間ＡＴ２において、ＳＲ単位回路１０ａは、ＴＦＴ１５ｂｇが動作状態であり、ＴＦＴ１５ｂｇのバックゲート電極４８の電圧Ｖｂｇがゲート電圧Ｖｇよりも低い状態（Ｖｂｇ＜Ｖｇ）になるように制御する。これにより、ＳＲ単位回路１０ａは、ＴＦＴ１５ｂｇのしきい値電圧の変動（シフト）を抑制することができる。

　以上説明したように、本実施形態によれば、ＴＦＴ１５ｂｇ（出力トランジスタ）のバックゲート電極４８は、他段のＳＲ単位回路１０ａ（例えば、次段のＳＲ単位回路１０ａ）の出力端子Ｔｏに接続されている。
　これにより、本実施形態におけるシフトレジスタ回路１は、第１の実施形態と同様に、簡易な手段、且つ、確実に、ＴＦＴ４０（ＴＦＴ１５ｂｇ）の特性劣化を抑制し、且つ、回復を促進することができる。
　なお、ＴＦＴ１５ｂｇのバックゲート電極４８に印加されるリセット信号Ｒの電圧は、Ｈ状態である場合、ノードＮ２の電圧Ｖ３よりも高い電圧（例えば、電源電圧ｖｄｄ）である。そのため、本実施形態におけるシフトレジスタ回路１は、第１の実施形態よりも高い電圧をバックゲート電極４８に印加することができる。また、ノードＮ２の容量負荷を低減することができるため、本実施形態におけるシフトレジスタ回路１は、第１の実施形態に比べて、ＴＦＴ１３、及びＴＦＴ１４のサイズを縮小することができる。

　また、本実施形態では、ＳＲ単位回路１０ａは、論理状態がＬｏｗ状態を示す電圧をゲート電極４２に印加する期間のうちの一部の期間において、論理状態がＨｉｇｈ状態を示す電圧をバックゲート電極４８に印加する。
　これにより、ＴＦＴ４０（ＴＦＴ１５ｂｇ）の非動作状態において、しきい値電圧のシフトの回復を促進することができる。よって、本実施形態におけるシフトレジスタ回路１は、ＴＦＴ４０（ＴＦＴ１５ｂｇ）のしきい値電圧が変動することによる特性劣化を低減することができる。

　次に、第３の実施形態によるシフトレジスタ回路１について、図面を参照して説明する。
　［第３の実施形態］
　本実施形態におけるシフトレジスタ回路１は、ＳＲ単位回路１０の代わりに、クロック信号ＣＫと、クロック信号ＣＫとは位相の異なるクロック信号ＣＫＢとが入力されるＳＲ単位回路１０ｂに置き換わっている点が、第１の実施形態と異なる。なお、本実施形態における表示装置１００の構成は、図１に示す第１の実施形態と同様であるので、説明を省略する。

　図１３は、第３の実施形態におけるシフトレジスタ回路１の一例を示す概略ブロック図である。
　この図において、シフトレジスタ回路１は、複数のＳＲ単位回路１０ｂ（１０ｂ＿１、１０ｂ＿２、１０ｂ＿３、１０ｂ＿４、・・・）を備えている。シフトレジスタ回路１は、ＳＲ単位回路１０ｂが縦続に複数段接続され、クロック信号（ＣＫ１、ＣＫ２）に基づいて、スタートパルス信号ＳＰを出力信号として、複数段のＳＲ単位回路１０ｂのそれぞれから順次に出力する。ここで、ＳＲ単位回路１０ｂ＿１、ＳＲ単位回路１０ｂ＿２、ＳＲ単位回路１０ｂ＿３、ＳＲ単位回路１０ｂ＿４、・・・のそれぞれは、同様の構成であるため、任意のＳＲ単位回路など特に区別しない場合、又は、単にシフトレジスタ回路１が備えるＳＲ単位回路を示す場合には、ＳＲ単位回路１０ｂとして説明する。

　なお、図１３に示す例では、奇数段のＳＲ単位回路１０ｂ（ＳＲ単位回路１０ｂ＿１、及びＳＲ単位回路１０ｂ＿３）のクロック信号ＣＫの入力端子に、クロック信号ＣＫ１の信号線が接続されている。また、偶数段のＳＲ単位回路１０ｂ（ＳＲ単位回路１０ｂ＿２、及びＳＲ単位回路１０ｂ＿４）のクロック信号ＣＫの入力端子に、クロック信号ＣＫ２の信号線が接続されている。ここで、クロック信号ＣＫ１とクロック信号ＣＫ２とは、互いに位相の異なるクロック信号である。
　また、奇数段のＳＲ単位回路１０ｂ（ＳＲ単位回路１０ｂ＿１、及びＳＲ単位回路１０ｂ＿３）のクロック信号ＣＫＢの入力端子に、クロック信号ＣＫ２の信号線が接続されている。また、偶数段のＳＲ単位回路１０ｂ（ＳＲ単位回路１０ｂ＿２、及びＳＲ単位回路１０ｂ＿４）のクロック信号ＣＫＢの入力端子に、クロック信号ＣＫ１の信号線が接続されている。

　図１３において、シフトレジスタ回路１のその他の構成は、図２に示す第１の実施形態と同様であるので、説明を省略する。

　次に、図１４を参照して、本実施形態におけるＳＲ単位回路１０ｂの構成について説明する。
　図１４は、第３の実施形態におけるＳＲ単位回路１０ｂの一例を示す概略ブロック図である。

　この図において、ＳＲ単位回路１０ｂは、ＴＦＴ（１１～１４、１５ｂｇ、１６）、及びコンデンサ３０を備えている。この図において、図３と同一の構成については同一の符号を付し、その説明を省略する。
　なお、本実施形態では、ＴＦＴ１５ｂｇのバックゲート電極４８の接続先がクロック信号ＣＫＢの信号線である点が図３に示す第１の実施形態のＳＲ単位回路１０と異なる。すなわち、本実施形態では、ＴＦＴ１５ｂｇのバックゲート電極４８は、クロック信号ＣＫとは位相の異なるクロック信号ＣＫＢ（第２クロック信号）に接続されている。

　次に、第３の実施形態におけるシフトレジスタ回路１及びＳＲ単位回路１０ｂの動作について、図面を参照して説明する。
　本実施形態におけるシフトレジスタ回路１の動作は、図５に示す第１の実施形態と同様であるので、ここではその説明を省略する。

　ここでは、図１５を参照して、本実施形態におけるＳＲ単位回路１０ｂの動作について説明する。
　図１５は、第３の実施形態におけるＳＲ単位回路１０ｂの動作の一例を示すタイムチャートである。
　この図において、波形Ｗ１１～Ｗ１７は、図６と同様である。また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。
　また、時刻ｔ１１から時刻ｔ１６までの本実施形態におけるＳＲ単位回路１０ｂの基本動作は、図６に示す第１の実施形態と同様であるので、ここではその説明を省略する。

　本実施形態では、ノードＮ１の電圧は、ＴＦＴ１５ｂｇのゲート電極４２に印加される電圧（ゲート電圧Ｖｇ）に対応し、クロック信号ＣＫＢの電圧は、ＴＦＴ１５ｂｇのバックゲート電極４８に印加される電圧（バックゲート電圧Ｖｂｇ）に対応する。
　そのため、図１５に示す例では、時刻ｔ１５から時刻ｔ１６までの期間ＲＴ４において、ノードＮ１によってＴＦＴ１５ｂｇのゲート電極４２にＬ状態を示す電圧が印加されるとともに、クロック信号ＣＫＢによってＴＦＴ１５ｂｇのバックゲート電極４８にＨ状態を示す電圧が印加される。すなわち、ＳＲ単位回路１０ｂは、Ｌ状態を示す電圧をゲート電極４２に印加する場合に、Ｈ状態を示す電圧をバックゲート電極４８に印加する。
　このように、本実施形態では、期間ＲＴ４において、ＳＲ単位回路１０ｂは、ＴＦＴ１５ｂｇが非動作状態であり、ＴＦＴ１５ｂｇのバックゲート電極４８の電圧Ｖｂｇがゲート電圧Ｖｇよりも高い状態（Ｖｂｇ＞Ｖｇ）になるように制御する。これにより、ＳＲ単位回路１０ｂは、ＴＦＴ１５ｂｇにおけるしきい値電圧のシフトの回復を促進することができる。

　なお、この期間ＲＴ４は、Ｌ状態を示す電圧をゲート電極４２に印加する期間のうちの一部の期間である。そのため、本実施形態において、ＳＲ単位回路１０ｂは、Ｌ状態を示す電圧をゲート電極４２に印加する期間のうちの一部の期間において、Ｈ状態を示す電圧をバックゲート電極４８に印加する。

　また、時刻ｔ１２から時刻ｔ１５までの期間ＡＴ３において、ノードＮ１によってＴＦＴ１５ｂｇのゲート電極４２にＨ状態を示す電圧が印加され、クロック信号ＣＫＢによってＴＦＴ１５ｂｇのバックゲート電極４８にＬ状態を示す電圧が印加される。すなわち、ＳＲ単位回路１０ｂは、Ｈ状態を示す電圧をゲート電極４２に印加する場合に、Ｌ状態を示す電圧をバックゲート電極４８に印加する。

　このように、本実施形態では、期間ＡＴ３において、ＳＲ単位回路１０ｂは、ＴＦＴ１５ｂｇが動作状態であり、ＴＦＴ１５ｂｇのバックゲート電極４８の電圧Ｖｂｇがゲート電圧Ｖｇよりも低い状態（Ｖｂｇ＜Ｖｇ）になるように制御する。これにより、ＳＲ単位回路１０ｂは、ＴＦＴ１５ｂｇのしきい値電圧の変動（シフト）を抑制することができる。

　以上説明したように、本実施形態によれば、ＴＦＴ１５ｂｇ（出力トランジスタ）のバックゲート電極４８は、クロック信号ＣＫとは位相の異なるクロック信号ＣＫＢ（第２クロック信号）に接続されている。
　これにより、本実施形態におけるシフトレジスタ回路１は、第１、及び第２の実施形態と同様に、簡易な手段、且つ、確実に、ＴＦＴ４０（ＴＦＴ１５ｂｇ）の特性劣化を抑制し、且つ、回復を促進することができる。

　なお、ＴＦＴ１５ｂｇのバックゲート電極４８に印加されるクロック信号ＣＫＢの電圧は、Ｈ状態である場合、ノードＮ２の電圧Ｖ３よりも高い電圧（例えば、電源電圧ｖｄｄ）である。そのため、本実施形態におけるシフトレジスタ回路１は、第２の実施形態と同様に、第１の実施形態よりも高い電圧をバックゲート電極４８に印加することができる。また、ノードＮ２の容量負荷を低減することができるため、本実施形態におけるシフトレジスタ回路１は、第２の実施形態と同様に、第１の実施形態に比べて、ＴＦＴ１３、及びＴＦＴ１４のサイズを縮小することができる。
　さらに、第２の実施形態では、リセット信号Ｒが入力される１パルス分の期間だけ回復を促進していたが、本実施形態では、クロック信号ＣＫＢが所定の周期でＨ状態とＬ状態とを繰り返すため、リセット信号Ｒに比べてバックゲート電極４８にＨ状態を示す電圧が印加される期間が長い。そのため、本実施形態におけるシフトレジスタ回路１は、第２の実施形態に比べて、しきい値電圧のシフトの回復促進の効果が高い。

　次に、第４の実施形態によるシフトレジスタ回路１について、図面を参照して説明する。
　［第４の実施形態］
　本実施形態におけるシフトレジスタ回路１は、ＳＲ単位回路１０の代わりに、クロック信号ＣＫと、初期化信号Ｃとが入力されるＳＲ単位回路１０ｃに置き換わっている点が、第１の実施形態と異なる。なお、本実施形態における表示装置１００の構成は、図１に示す第１の実施形態と同様であるので、説明を省略する。

　図１６は、第４の実施形態におけるシフトレジスタ回路１の一例を示す概略ブロック図である。
　この図において、シフトレジスタ回路１は、複数のＳＲ単位回路１０ｃ（１０ｃ＿１、１０ｃ＿２、１０ｃ＿３、１０ｃ＿４、・・・）を備えている。シフトレジスタ回路１は、ＳＲ単位回路１０ｃが縦続に複数段接続され、クロック信号（ＣＫ１、ＣＫ２）に基づいて、スタートパルス信号ＳＰを出力信号として、複数段のＳＲ単位回路１０ｃのそれぞれから順次に出力する。ここで、ＳＲ単位回路１０ｃ＿１、ＳＲ単位回路１０ｃ＿２、ＳＲ単位回路１０ｃ＿３、ＳＲ単位回路１０ｃ＿４、・・・のそれぞれは、同様の構成であるため、任意のＳＲ単位回路など特に区別しない場合、又は、単にシフトレジスタ回路１が備えるＳＲ単位回路を示す場合には、ＳＲ単位回路１０ｃとして説明する。

　なお、図１６に示す例では、奇数段のＳＲ単位回路１０ｃ（ＳＲ単位回路１０ｃ＿１、及びＳＲ単位回路１０ｃ＿３）のクロック信号ＣＫの入力端子に、クロック信号ＣＫ１の信号線が接続されている。また、偶数段のＳＲ単位回路１０ｃ（ＳＲ単位回路１０ｃ＿２、及びＳＲ単位回路１０ｃ＿４）のクロック信号ＣＫの入力端子に、クロック信号ＣＫ２の信号線が接続されている。ここで、クロック信号ＣＫ１とクロック信号ＣＫ２とは、互いに位相の異なるクロック信号である。
　また、各段のＳＲ単位回路１０ｃ（１０ｃ＿１、１０ｃ＿２、１０ｃ＿３、１０ｃ＿４、・・・）の初期化信号Ｃの入力端子に、初期化信号ＣＬＲの信号線が接続されている。
なお、初期化信号ＣＬＲ（Ｃ）は、ＳＲ単位回路１０ｃの内部状態を初期化する制御信号である。

　図１６において、シフトレジスタ回路１のその他の構成は、図２に示す第１の実施形態と同様であるので、説明を省略する。

　次に、図１７を参照して、本実施形態におけるＳＲ単位回路１０ｃの構成について説明する。
　図１７は、第４の実施形態におけるＳＲ単位回路１０ｃの一例を示す概略ブロック図である。

　この図において、ＳＲ単位回路１０ｃは、ＴＦＴ（１１～１５、１６ｂｇ、１７）、及びコンデンサ３０を備えている。この図において、図３と同一の構成については同一の符号を付し、その説明を省略する。
　なお、本実施形態では、第１の実施形態におけるＴＦＴ１５ｂｇが、バックゲート電極４８を備えないＴＦＴに置き換わり、ＴＦＴ１６が、ダブルゲート構造のＴＦＴ１６ｂｇ（ＴＦＴ４０）に置き換わっている点が図３に示す第１の実施形態のＳＲ単位回路１０と異なる。さらに、ＳＲ単位回路１０ｃは、ＴＦＴ１７を備え、ＴＦＴ１６ｂｇのバックゲート電極４８の接続先が初期化信号Ｃの信号線である点が図３に示す第１の実施形態のＳＲ単位回路１０と異なる。

　ＴＦＴ１７は、ドレイン端子がノードＮ２に接続され、ゲート端子が初期化信号Ｃの信号線に接続され、ソース端子が電源線Ｌｖｓｓに接続されている。ＴＦＴ１７は、初期化信号ＣがＨ状態になった場合に、導通状態になり、ノードＮ２をＬ状態にする（初期化する）。また、ＴＦＴ１７は、初期化信号ＣがＬ状態になった場合に、非導通状態になり、ＴＦＴ１３を介して電源線Ｌｖｄｄから供給される電圧によりノードＮ２をＨ状態にする。

　ＴＦＴ１５は、ＳＲ単位回路１０ｃの出力信号を出力する出力端子Ｔｏに接続され、出力信号Ｑ（Ｇｎ）を出力信号として出力する出力トランジスタである。具体的に、ＴＦＴ１５は、ドレイン端子がクロック信号ＣＫの信号線に接続され、ゲート端子がノードＮ１に接続され、ソース端子が出力端子Ｔｏに接続されている。

　ＴＦＴ１６ｂｇは、ドレイン端子が出力端子Ｔｏに接続され、ゲート端子がノードＮ２に接続され、ソース端子が電源線Ｌｖｓｓに接続されている。ここで、ＴＦＴ１６ｂｇは、電源電圧ｖｓｓが供給される電源線Ｌｖｓｓと出力端子Ｔｏとの間の導通状態を制御する制御トランジスタである。また、ＴＦＴ１６ｂｇは、ダブルゲート構造のＴＦＴ４０により構成されている。ＴＦＴ１６ｂｇは、ゲート電極４２がノードＮ２に接続され、バックゲート電極４８が初期化信号Ｃの信号線に接続されている。すなわち、本実施形態では、ＴＦＴ１６ｂｇのバックゲート電極４８は、ＳＲ単位回路１０ｃの内部状態を初期化する初期化信号が供給される信号線に接続されている。
　また、ＴＦＴ１６ｂｇは、ノードＮ２がＨ状態になった場合に、導通状態になり、出力端子ＴｏをＬ状態にする。また、ＴＦＴ１６ｂｇは、ノードＮ２がＬ状態になった場合に、非導通状態になる。なお、このＴＦＴ１６ｂｇが非導通状態になる場合、且つ、ＴＦＴ１５のゲート端子がＨ状態である場合に、ＴＦＴ１５は、クロック信号ＣＫに基づいてパルス信号を出力信号Ｑの出力端子Ｔｏに出力する。
　このように、本実施形態におけるＳＲ単位回路１０ｃは、電源電圧（例えば、電源電圧ｖｓｓ）が供給される電源線ＬｖｓｓとＳＲ単位回路１０ｃの所定のノードとの間の導通状態を制御するＴＦＴ１６ｂｇを備え、ＴＦＴ１６ｂｇがダブルゲート構造のＴＦＴ４０である。ここで、所定のノードには、出力信号Ｑを出力する出力端子Ｔｏが含まれる。

　次に、第４の実施形態におけるシフトレジスタ回路１及びＳＲ単位回路１０ｃの動作について、図面を参照して説明する。

　図１８は、第４の実施形態におけるシフトレジスタ回路１の動作の一例を示すタイムチャートである。
　この図において、波形Ｗ２１～Ｗ２３は、クロック信号ＣＫ１の電圧波形、クロック信号ＣＫ２の電圧波形、及びスタートパルス信号ＳＰの電圧波形を順に示している。また、波形Ｗ２４、及びＷ２５は、ｎ段目のＳＲ単位回路１０ｃにおけるノードＮ２（Ｎ２ｎ）の電圧波形、及びゲート信号Ｇｎ（Ｑｎ）の電圧波形を示している。また、波形Ｗ２６は、初期化信号ＣＬＲの電圧波形を示している。また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。

　ここでは、スタートパルス信号ＳＰは、ＳＲ単位回路１０ｃ＿１における入力パルス信号Ｓに対応し、ゲート信号Ｇｎは、ｎ段目のＳＲ単位回路１０ｃにおける出力信号Ｑに対応する。また、ここでは、ノードＮ２ｎの電圧は、ＴＦＴ１６ｂｇのゲート電極４２に印加される電圧（ゲート電圧Ｖｇ）に対応し、初期化信号ＣＬＲ（Ｃ）の電圧は、ＴＦＴ１６ｂｇのバックゲート電極４８に印加される電圧（バックゲート電圧Ｖｂｇ）に対応する。

　なお、図中の“Ｈ”は、論理状態がＨｉｇｈ状態を示す電圧（Ｈレベル）であり、“Ｌ”は、論理状態がＬｏｗ状態を示す電圧（Ｌレベル）である。また、電圧Ｖ３は、電源線Ｌｖｄｄに供給された電源電圧ｖｄｄからＴＦＴ１３のしきい値電圧分だけ低下した電圧である。

　図１８に示すように、まず、時刻ｔ２１において、スタートパルス信号ＳＰがＬレベルからＨレベルに遷移した場合（波形Ｗ２３参照）に、シフトレジスタ回路１は、シフト動作を開始する。

　この後の動作は、図５に示す第１の実施形態と同様であり、時刻ｔ２２において、クロック信号ＣＫ２の立ち上がりに応じて、ｎ段目のＳＲ単位回路１０ｃのノードＮ２ｎがＬレベルになる（波形Ｗ２４参照）。
　さらに、次のクロック信号ＣＫ１の立ち上がりにおいて、ｎ段目のＳＲ単位回路１０ｃは、出力信号Ｑｎ（ゲート信号Ｇｎ）をＬ状態からＨ状態に遷移させる（波形Ｗ２５参照）。

　続く、時刻ｔ２３のクロック信号ＣＫ１の立ち下がりにおいて、ｎ段目のＳＲ単位回路１０ｃは、出力信号Ｑｎ（ゲート信号Ｇｎ）をＨ状態からＬ状態に遷移させる。すなわち、ｎ段目のＳＲ単位回路１０ｃは、パルス信号を走査線ＧＬｎに出力する。

　シフトレジスタ回路１は、同様に、全走査線分のゲート信号（Ｇ１～Ｇｎ、・・・）を出力した後の時刻ｔ２４において、初期化信号ＣＬＲがＬ状態からＨ状態に遷移される。これにより、全段のＳＲ単位回路１０ｃのＴＦＴ１７が導通状態になり、ＴＦＴ１７は、ノードＮ２（ノードＮ２ｎ）を電圧Ｖ３からＬレベルに遷移させる（波形Ｗ２４参照）。なお、ここでは、ＴＦＴ１４は、非導通状態である。

　次に、時刻ｔ２５において、初期化信号ＣＬＲがＨ状態からＬ状態に遷移されると、ＴＦＴ１７が非導通状態になり、ＴＦＴ１７は、ノードＮ２（ノードＮ２ｎ）をＬレベルから電圧Ｖ３に遷移させる（波形Ｗ２４参照）。なお、ここでは、ＴＦＴ１４は、非導通状態である。

　次に、時刻ｔ２６において、スタートパルス信号ＳＰがＬレベルからＨレベルに遷移した場合（波形Ｗ２３参照）に、シフトレジスタ回路１は、再び、シフト動作を開始し、上述した動作を繰り返す。
　なお、図１８において、時刻ｔ２１から時刻ｔ２６までの期間は、表示装置１００の１Ｖ期間Ｔ１Ｖ（１フレーム期間）に対応する。

　本実施形態では、ノードＮ２の電圧は、ＴＦＴ１６ｂｇのゲート電極４２に印加される電圧（ゲート電圧Ｖｇ）に対応し、初期化信号ＣＬＲ（Ｃ）の電圧は、ＴＦＴ１６ｂｇのバックゲート電極４８に印加される電圧（バックゲート電圧Ｖｂｇ）に対応する。

　そのため、図１８に示す例では、時刻ｔ２２以前の期間ＡＴ４、時刻ｔ２３から時刻ｔ２４までの期間ＡＴ５において、ノードＮ２によってＴＦＴ１６ｂｇのゲート電極４２にＨ状態を示す電圧が印加され、初期化信号ＣＬＲ（Ｃ）によってＴＦＴ１６ｂｇのバックゲート電極４８にＬ状態を示す電圧が印加される。すなわち、ＳＲ単位回路１０ｃは、Ｈ状態を示す電圧をゲート電極４２に印加する場合に、Ｌ状態を示す電圧をバックゲート電極４８に印加する。
　このように、本実施形態では、期間ＡＴ４、及び期間ＡＴ５において、ＳＲ単位回路１０ｃは、ＴＦＴ１６ｂｇが動作状態であり、ＴＦＴ１６ｂｇのバックゲート電極４８の電圧Ｖｂｇがゲート電圧Ｖｇよりも低い状態（Ｖｂｇ＜Ｖｇ）になるように制御する。これにより、ＳＲ単位回路１０ｃは、ＴＦＴ１６ｂｇのしきい値電圧の変動（シフト）を抑制することができる。

　また、図１８に示す例では、時刻ｔ２４から時刻ｔ２５までの期間ＲＴ５において、ノードＮ２によってＴＦＴ１６ｂｇのゲート電極４２にＬ状態を示す電圧が印加されるとともに、初期化信号ＣＬＲ（Ｃ）によってＴＦＴ１６ｂｇのバックゲート電極４８にＨ状態を示す電圧が印加される。すなわち、ＳＲ単位回路１０ｃは、Ｌ状態を示す電圧をゲート電極４２に印加する場合に、Ｈ状態を示す電圧をバックゲート電極４８に印加する。
　このように、本実施形態では、期間ＲＴ５において、ＳＲ単位回路１０ｃは、ＴＦＴ１６ｂｇが非動作状態であり、ＴＦＴ１６ｂｇのバックゲート電極４８の電圧Ｖｂｇがゲート電圧Ｖｇよりも高い状態（Ｖｂｇ＞Ｖｇ）になるように制御する。これにより、ＳＲ単位回路１０ｃは、プラスにシフトしていたＴＦＴ１６ｂｇにおけるしきい値電圧（Ｖｔｈ）の回復を促進することができる。

　以上説明したように、本実施形態によれば、ＳＲ単位回路１０ｃは、電源電圧ｖｓｓが供給される電源線ＬｖｓｓとＳＲ単位回路１０ｃの所定のノードとの間の導通状態を制御するＴＦＴ１６ｂｇ（制御トランジスタ）を備え、ＴＦＴ１６ｂｇが、ダブルゲート構造のトランジスタ（ＴＦＴ４０）である。ここで、所定のノードには、出力信号Ｑを出力する出力端子Ｔｏが含まれる。
　本実施形態では、ＳＲ単位回路１０ｃは、プルダウントランジスタとして機能するＴＦＴ１６ｂｇを備えている。これにより、本実施形態におけるシフトレジスタ回路１は、非動作状態において、出力端子Ｔｏが安定化するため、クロック信号ＣＫによるノイズに強い回路にすることができる。

　例えば、ＴＦＴ１６ｂｇを備えない場合には、ＴＦＴ１５のゲート端子とクロック信号ＣＫが入力されるドレイン端子との間における寄生容量により、動作していない非動作段のＳＲ単位回路１０ｃにおいてもクロック信号ＣＫに同期したノイズが出力端子Ｔｏから出力されることがある。この場合、特性ばらつきによっては、ゲート信号Ｇｎの出力波形が発振してしまうことも考えられる。
　これに対して、本実施形態におけるシフトレジスタ回路１は、ＴＦＴ１６ｂｇを備えているために、上述のような動作不具合を抑制することができる。さらに、ＴＦＴ１６ｂｇは特性劣化が小さいため、本実施形態におけるシフトレジスタ回路１は、時間経過に伴って発振しやすくなる現象も回避することができる。そのため、本実施形態におけるシフトレジスタ回路１は、従来よりも信頼性の高い表示装置１００を実現することができる。
　なお、ＴＦＴ１６ｂｇは、１フレーム期間（１Ｖ期間Ｔ１Ｖ）中の動作期間が長い（Ｄｕｔｙ（デューティ）が大きい）ため、特性が劣化し易いトランジスタである。そのため、本実施形態におけるシフトレジスタ回路１は、ＴＦＴ１６ｂｇの特性劣化を低減することにより、高い効果が期待できる。

　また、本実施形態では、ＴＦＴ１６ｂｇのバックゲート電極４８は、ＳＲ単位回路１０ｃの内部状態を初期化する初期化信号ＣＬＲが供給される信号線に接続されている。
　これにより、本実施形態におけるシフトレジスタ回路１は、ＴＦＴ１６ｂｇにおけるしきい値電圧のシフトの回復を促進することを、全段のＳＲ単位回路１０ｃにおいて並列して行うことができる。よって、本実施形態におけるシフトレジスタ回路１は、第１～第３の実施形態に比べて、効率よくＴＦＴ４０の特性劣化を低減することができる。

　次に、第５の実施形態によるシフトレジスタ回路１について、図面を参照して説明する。
　［第５の実施形態］
　本実施形態におけるシフトレジスタ回路１は、ＳＲ単位回路１０ｃの代わりに、ＳＲ単位回路１０ｄに置き換わっている点が、第４の実施形態と異なる。本実施形態におけるシフトレジスタ回路１は、図１６に示すＳＲ単位回路１０ｃがＳＲ単位回路１０ｄに置き換わる点を除き、第４の実施形態と同様であるので、ここではその説明を省略する。なお、本実施形態における表示装置１００の構成は、図１に示す第１の実施形態と同様であるので、説明を省略する。

　図１９は、第５の実施形態におけるＳＲ単位回路１０ｄの一例を示す概略ブロック図である。

　この図において、ＳＲ単位回路１０ｄは、ＴＦＴ（１１～１５、１６ｂｇ、１７、１８ｂｇ）、及びコンデンサ３０を備えている。この図において、図１７と同一の構成については同一の符号を付し、その説明を省略する。
　なお、本実施形態では、図１７に示すＳＲ単位回路１０ｃに、さらに、ダブルゲート構造のＴＦＴ１８ｂｇが追加されている点が、第４の実施形態と異なる。

　ＴＦＴ１８ｂｇは、ドレイン端子がノードＮ１に接続され、ゲート端子がノードＮ２に接続され、ソース端子が電源線Ｌｖｓｓに接続されている。ここで、ＴＦＴ１８ｂｇは、電源電圧ｖｓｓが供給される電源線ＬｖｓｓとノードＮ１との間の導通状態を制御する制御トランジスタである。また、ＴＦＴ１８ｂｇは、ダブルゲート構造のＴＦＴ４０により構成されている。ＴＦＴ１８ｂｇは、ゲート電極４２がノードＮ２に接続され、バックゲート電極４８が初期化信号Ｃの信号線に接続されている。すなわち、本実施形態では、ＴＦＴ１８ｂｇのバックゲート電極４８は、ＳＲ単位回路１０ｄの内部状態を初期化する初期化信号が供給される信号線に接続されている。
　また、ＴＦＴ１８ｂｇは、ノードＮ２がＨ状態になった場合に、導通状態になり、ノードＮ１をＬ状態にする（プルダウンする）。また、ＴＦＴ１８ｂｇは、ノードＮ２がＬ状態になった場合に、非導通状態になる。
　このように、本実施形態におけるＳＲ単位回路１０ｄは、電源電圧（例えば、電源電圧ｖｓｓ）が供給される電源線ＬｖｓｓとＳＲ単位回路１０ｄの所定のノードとの間の導通状態を制御するＴＦＴ（１６ｂｇ、１８ｂｇ）を備え、ＴＦＴ（１６ｂｇ、１８ｂｇ）がダブルゲート構造のＴＦＴ４０である。ここで、所定のノードには、出力信号Ｑを出力する出力端子Ｔｏと、ノードＮ１とが含まれる。

　次に、第５の実施形態におけるシフトレジスタ回路１及びＳＲ単位回路１０ｄの動作について、図面を参照して説明する。
　なお、本実施形態におけるシフトレジスタ回路１は、図１６に示す第４の実施形態と同様であるので、ここではその説明を省略する。

　本実施形態では、ノードＮ２の電圧は、ＴＦＴ（１６ｂｇ、１８ｂｇ）のゲート電極４２に印加される電圧（ゲート電圧Ｖｇ）に対応し、初期化信号ＣＬＲ（Ｃ）の電圧は、ＴＦＴ（１６ｂｇ、１８ｂｇ）のバックゲート電極４８に印加される電圧（バックゲート電圧Ｖｂｇ）に対応する。

　そのため、本実施形態においても、図１８に示す期間ＡＴ４、及び期間ＡＴ５において、ＳＲ単位回路１０ｄは、ＴＦＴ（１６ｂｇ、１８ｂｇ）が動作状態であり、ＴＦＴ（１６ｂｇ、１８ｂｇ）のバックゲート電極４８の電圧Ｖｂｇがゲート電圧Ｖｇよりも低い状態（Ｖｂｇ＜Ｖｇ）になるように制御する。これにより、ＳＲ単位回路１０ｄは、ＴＦＴ（１６ｂｇ、１８ｂｇ）のしきい値電圧の変動（シフト）を抑制することができる。

　また、図１８に示す期間ＲＴ５において、ＳＲ単位回路１０ｄは、ＴＦＴ（１６ｂｇ、１８ｂｇ）が非動作状態であり、ＴＦＴ（１６ｂｇ、１８ｂｇ）のバックゲート電極４８の電圧Ｖｂｇがゲート電圧Ｖｇよりも高い状態（Ｖｂｇ＞Ｖｇ）になるように制御する。これにより、ＳＲ単位回路１０ｄは、ＴＦＴ（１６ｂｇ、１８ｂｇ）におけるしきい値電圧のシフトの回復を促進することができる。

　以上説明したように、本実施形態によれば、ＳＲ単位回路１０ｄは、電源電圧ｖｓｓが供給される電源線ＬｖｓｓとＳＲ単位回路１０ｄの所定のノードとの間の導通状態を制御するＴＦＴ１６ｂｇ及びＴＦＴ１８ｂｇ（制御トランジスタ）を備え、ＴＦＴ（１６ｂｇ、１８ｂｇ）が、ダブルゲート構造のトランジスタ（ＴＦＴ４０）である。ここで、所定のノードには、出力信号Ｑを出力する出力端子Ｔｏと、出力端子Ｔｏに接続されるＴＦＴ１５（出力トランジスタ）のゲート電極に接続されるノードＮ１とが含まれる。
　これにより、本実施形態におけるシフトレジスタ回路１は、出力端子Ｔｏに電源電圧ｖｓｓを供給するＴＦＴ（１６ｂｇ、１８ｂｇ）の特性劣化を低減することができる。よって、本実施形態におけるシフトレジスタ回路１は、第４の実施形態と同様の効果を奏する。

　なお、本実施形態では、ＳＲ単位回路１０ｄは、プルダウントランジスタとして機能するＴＦＴ１８ｂｇを備えている。これにより、本実施形態におけるシフトレジスタ回路１は、非動作状態において、内部ノードであるノードＮ１が安定化するため、第４の実施形態に比べてクロック信号ＣＫによるノイズにさらに強い回路にすることができる。
　例えば、ＴＦＴ１８ｂｇを備えない場合には、ＴＦＴ１５のゲート端子とクロック信号ＣＫが入力されるドレイン端子との間における寄生容量により、動作していない非動作段のＳＲ単位回路１０ｄにおいてもクロック信号ＣＫに同期したノイズが出力端子Ｔｏから出力されることがある。この場合、特性ばらつきによっては、ゲート信号Ｇｎの出力波形が発振してしまうことも考えられる。
　これに対して、本実施形態におけるシフトレジスタ回路１、ＴＦＴ１８ｂｇを備えるために、ノードＮ１の変化を抑えられ、上述のような動作不具合を抑制することができる。

　次に、第６の実施形態によるシフトレジスタ回路１について、図面を参照して説明する。
　［第６の実施形態］
　本実施形態におけるシフトレジスタ回路１は、ダブルゲート構造のトランジスタの構成が、第１～第５の実施形態と異なる。
　以下、本実施形態におけるダブルゲート構造のＴＦＴ４０ａについて、図２０を参照して説明する。

　図２０は、第６の実施形態におけるダブルゲート構造のＴＦＴ４０ａの一例を示す断面図である。
　この図において、ダブルゲート構造のＴＦＴ４０ａは、基板４１、ゲート電極４２、ゲート絶縁膜４３、ソース電極４４、ドレイン電極４５、半導体層４６、絶縁膜４７、液晶層４９、及びバックゲート電極４８ａを有している。この図において、図４と同一の構成については同一の符号を付し、その説明を省略する。
　本実施形態におけるＴＦＴ４０は、絶縁膜４７の上に液晶層４９を備え、バックゲート電極４８ａは、絶縁膜４７及び液晶が封止された液晶層４９を介して液晶表示パネルの対向電極として形成されている。

　次に、第６の実施形態によるシフトレジスタ回路１について、図面を参照して説明する。なお、本実施形態におけるシフトレジスタ回路１は、図１６に示すＳＲ単位回路１０ｃがＳＲ単位回路１０ｅに置き換わる点を除き、第４の実施形態と同様であるので、ここではその説明を省略する。なお、本実施形態における表示装置１００の構成は、図１に示す第１の実施形態と同様であるので、説明を省略する。

　図２１は、第６の実施形態におけるＳＲ単位回路１０ｅの一例を示す概略ブロック図である。

　この図において、ＳＲ単位回路１０ｅは、ＴＦＴ（１１ｂｇ～２０ｂｇ）、及びコンデンサ３０を備えている。この図において、ＴＦＴ（１１ｂｇ～２０ｂｇ）は、上述したダブルゲート構造のＴＦＴ４０ａにより構成されており、ＴＦＴ（１１ｂｇ～２０ｂｇ）のバックゲート電極４８ａは、対向電極として、表示装置１００のＣＯＭの信号線に接続されている。
　また、本実施形態では、図１９に示すＳＲ単位回路１０ｄにおけるＴＦＴ（１１～１５、１６ｂｇ、１７、１８ｂｇ）に代えて、全てのＴＦＴをダブルゲート構造のＴＦＴ４０ａに置き換えている点と、ＴＦＴ１９ｂｇ及びＴＦＴ２０ｂｇとが追加されている点が、第５の実施形態と異なる。ここで、ＴＦＴ（１１ｂｇ～１８ｂｇ）は、バックゲート電極４８ａの接続が異なる点を除いて、第５の実施形態におけるＳＲ単位回路１０ｄと同様の接続、及び同様の機能であるので、ここでは、説明を省略する。以下、ＴＦＴ１９ｂｇ及びＴＦＴ２０ｂｇについて説明する。

　ＴＦＴ１９ｂｇは、ドレイン端子がノードＮ１に接続され、ゲート端子が初期化信号Ｃに接続され、ソース端子が電源線Ｌｖｓｓに接続されている。ここで、ＴＦＴ１９ｂｇは、電源電圧ｖｓｓが供給される電源線ＬｖｓｓとノードＮ１との間の導通状態を制御する制御トランジスタである。ＴＦＴ１９ｂｇは、初期化信号Ｃ（初期化信号ＣＬＲ）がＨ状態になった場合に、導通状態になり、ノードＮ１をＬ状態にする（プルダウンする）。また、ＴＦＴ１９ｂｇは、初期化信号Ｃ（初期化信号ＣＬＲ）がＬ状態になった場合に、非導通状態になる。

　ＴＦＴ２０ｂｇは、ドレイン端子が出力端子Ｔｏに接続され、ゲート端子が初期化信号Ｃに接続され、ソース端子が電源線Ｌｖｓｓに接続されている。ここで、ＴＦＴ２０ｂｇは、電源電圧ｖｓｓが供給される電源線Ｌｖｓｓと出力端子Ｔｏとの間の導通状態を制御する制御トランジスタである。ＴＦＴ２０ｂｇは、初期化信号Ｃ（初期化信号ＣＬＲ）がＨ状態になった場合に、導通状態になり、出力端子Ｔｏ（走査線ＧＬｎ）をＬ状態にする（プルダウンする）。また、ＴＦＴ２０ｂｇは、初期化信号Ｃ（初期化信号ＣＬＲ）がＬ状態になった場合に、非導通状態になる。

　このように、本実施形態では、初期化信号Ｃ（初期化信号ＣＬＲ）にＨ状態が入力されることにより、ＴＦＴ１９ｂｇ、ＴＦＴ１７ｂｇ、及びＴＦＴ２０ｂｇが導通状態となり、各々に対応してノードＮ１、ノードＮ２、及び出力端子ＴｏがＬ状態に初期化される。

　次に、第６の実施形態におけるシフトレジスタ回路１及びＳＲ単位回路１０ｅの動作について、図面を参照して説明する。

　図２２は、第６の実施形態におけるシフトレジスタ回路１の動作の一例を示すタイムチャートである。
　この図において、波形Ｗ３１～Ｗ３３は、クロック信号ＣＫ１の電圧波形、クロック信号ＣＫ２の電圧波形、及びスタートパルス信号ＳＰの電圧波形を順に示している。また、波形Ｗ３４～Ｗ３６は、ｎ段目のＳＲ単位回路１０ｅにおけるノードＮ１（Ｎ１ｎ）の電圧波形、ノードＮ２（Ｎ２ｎ）の電圧波形、及びゲート信号Ｇｎ（Ｑｎ）の電圧波形を示している。また、波形Ｗ３７～Ｗ３９は、初期化信号ＣＬＲの電圧波形、電源電圧ｖｄｄの電圧波形、及びコモン信号ＣＯＭ（共通信号）の電圧波形（対向電極の電圧波形）を順に示している。また、この図において、横軸は時間を示しており、縦軸は各波形の信号レベル（電圧）を示している。

　ここでは、スタートパルス信号ＳＰは、ＳＲ単位回路１０ｅ＿１における入力パルス信号Ｓに対応し、ゲート信号Ｇｎは、ｎ段目のＳＲ単位回路１０ｅにおける出力信号Ｑに対応する。また、ここでは、ノードＮ２ｎの電圧は、ＴＦＴ１６ｂｇのゲート電極４２に印加される電圧（ゲート電圧Ｖｇ）に対応し、初期化信号ＣＬＲ（Ｃ）の電圧は、ＴＦＴ（１７ｂｇ、１９ｂｇ、２０ｂｇ）のゲート電極４２に印加される電圧（ゲート電圧Ｖｇ）に対応する。また、ノードＮ１ｎの電圧は、ＴＦＴ１４ｂｇ、及びＴＦＴ１５ｂｇのゲート電極４２に印加される電圧（ゲート電圧Ｖｇ）に対応する。また、コモン信号ＣＯＭの電圧は、ＴＦＴ（１１ｂｇ～２０ｂｇ）のバックゲート電極４８ａに印加される電圧（バックゲート電圧Ｖｂｇ）に対応する。

　なお、図中の“Ｈ”は、論理状態がＨｉｇｈ状態を示す電圧（Ｈレベル）であり、“Ｌ”は、論理状態がＬｏｗ状態を示す電圧（Ｌレベル）である。また、電圧Ｖ１は、入力パルス信号Ｓの信号線に供給されたＨレベルからＴＦＴ１１ｂｇのしきい値電圧分だけ低下した電圧である。また、電圧Ｖ２は、コンデンサ３０のブートストラップ動作により電圧Ｖ１よりも高くなった電圧であり、「クロック信号ＣＫのＨ状態を示す電圧＋ＴＦＴ１５ｂｇのしきい値電圧」よりも高い電圧である。また、電圧Ｖ３は、電源線Ｌｖｄｄに供給された電源電圧ｖｄｄからＴＦＴ１３ｂｇのしきい値電圧分だけ低下した電圧である。また、電圧Ｖｃｏｍは、液晶の交流駆動における最適対向電圧であり、一般的にはＨレベルとＬレベルの中間付近の電圧である。

　図２２に示すように、まず、時刻ｔ３１において、スタートパルス信号ＳＰがＬレベルからＨレベルに遷移した場合（波形Ｗ３３参照）に、シフトレジスタ回路１は、シフト動作を開始する。なお、図２２において、時刻ｔ３１から時刻ｔ３３までの動作は、図１８の時刻ｔ２１から時刻ｔ２３までの動作と同様であるので、その説明を省略する。

　シフトレジスタ回路１は、同様に、全走査線分のゲート信号（Ｇ１～Ｇｎ、・・・）を出力した後の時刻ｔ３４において、初期化信号ＣＬＲがＬ状態からＨ状態に遷移される。これにより、全段のＳＲ単位回路１０ｅのＴＦＴ（１７ｂｇ、１９ｂｇ、２０ｂｇ）が導通状態になり、ＴＦＴ（１７ｂｇ、１９ｂｇ、２０ｂｇ）は、それぞれが接続される所定のノード（例えば、ノードＮ２（Ｎ２ｎ））をＬレベルに遷移させる（波形Ｗ３５参照）。
　なお、本実施形態の表示装置１００は、ここで、初期化信号ＣＬＲと同期して、電源電圧ｖｄｄをＬ状態（例えば、電源電圧ｖｓｓ）にするとともに、コモン信号ＣＯＭをＨ状態にする。

　次に、時刻ｔ３５において、電源電圧ｖｄｄがＨ状態、コモン信号ＣＯＭがＶｃｏｍ状態に戻り、初期化信号ＣＬＲがＨ状態からＬ状態に遷移されると、ＴＦＴ１７ｂｇが非導通状態になり、ＴＦＴ１７ｂｇは、ノードＮ２（ノードＮ２ｎ）をＬレベルから電圧Ｖ３に遷移させる（波形Ｗ３５参照）。なお、ここでは、ＴＦＴ１４ｂｇは、非導通状態である。

　次に、時刻ｔ３６において、スタートパルス信号ＳＰがＬレベルからＨレベルに遷移した場合（波形Ｗ３３参照）に、シフトレジスタ回路１は、再び、シフト動作を開始し、上述した動作を繰り返す。
　なお、図２２において、時刻ｔ３１から時刻ｔ３６までの期間は、表示装置１００の１Ｖ期間Ｔ１Ｖ（１フレーム期間）に対応する。

　本実施形態では、ＴＦＴ（１１ｂｇ～２０ｂｇ）のゲート電極４２に印加される電圧（ゲート電圧Ｖｇ）が共通でない一方、コモン信号ＣＯＭの電圧は、ＴＦＴ（１１ｂｇ～２０ｂｇ）のバックゲート電極４８ａに共通に印加される電圧（バックゲート電圧Ｖｂｇ）である。

　そのため、図２２に示す例では、時刻ｔ３４以前の期間ＡＴ６のうちの少なくとも一部の期間において、ＴＦＴ（１１ｂｇ～２０ｂｇ）のゲート電極４２にＨ状態を示す電圧が印加され、コモン信号ＣＯＭによってＴＦＴ（１１ｂｇ～２０ｂｇ）のバックゲート電極４８ａにＣＯＭ電圧が印加される。すなわち、ＳＲ単位回路１０ｅは、Ｈ状態を示す電圧をゲート電極４２に印加する場合に、ＣＯＭ電圧をバックゲート電極４８ａに印加する。
表示期間のうちの一部の期間において、少なくとも論理状態がＨｉｇｈ状態を示す電圧よりも低い電圧をバックゲート電極４８ａに印加する。
　このように、本実施形態では、期間ＡＴ６のうちの少なくとも一部の期間において、ＳＲ単位回路１０ｅは、ＴＦＴ（１１ｂｇ～２０ｂｇ）が動作状態であり、ＴＦＴ（１１ｂｇ～２０ｂｇ）のバックゲート電極４８ａの電圧Ｖｂｇがゲート電圧Ｖｇよりも低い状態（Ｖｂｇ＜Ｖｇ）になるように制御する。これにより、ＳＲ単位回路１０ｅは、ＴＦＴ（１１ｂｇ～２０ｂｇ）のしきい値電圧の変動（シフト）を抑制することができる。

　また、図２２に示す例では、時刻ｔ３４から時刻ｔ３５までの期間ＲＴ６において、ＴＦＴ（１１ｂｇ～１６ｂｇ、１８ｂｇ）のゲート電極４２にＬ状態を示す電圧が印加されるとともに、コモン信号ＣＯＭによってＴＦＴ（１１ｂｇ～１６ｂｇ、１８ｂｇ）のバックゲート電極４８ａにＨ状態を示す電圧が印加される。すなわち、ＳＲ単位回路１０ｅは、Ｌ状態を示す電圧をゲート電極４２に印加する場合に、Ｈ状態を示す電圧をバックゲート電極４８ａに印加する。なお、この期間ＲＴ６は、表示装置１００における帰線期間に対応する。また、この帰線期間のうちの一部の期間において、少なくとも論理状態がＨ状態を示す電圧以上の電圧をバックゲート電極４８ａに印加する。
　このように、本実施形態では、期間ＲＴ６において、ＳＲ単位回路１０ｅは、ＴＦＴ（１１ｂｇ～１６ｂｇ、１８ｂｇ）が非動作状態であり、ＴＦＴ（１１ｂｇ～２０ｂｇ）のうちの、ＴＦＴ（１７ｂｇ、１９ｂｇ、２０ｂｇ）を除くＴＦＴ（１１ｂｇ～１６ｂｇ、１８ｂｇ）のバックゲート電極４８ａの電圧Ｖｂｇがゲート電圧Ｖｇよりも高い状態（Ｖｂｇ＞Ｖｇ）になるように制御する。これにより、ＳＲ単位回路１０ｅは、ＴＦＴ（１１ｂｇ～１６ｂｇ、１８ｂｇ）におけるしきい値電圧のシフトの回復を促進することができる。

　以上説明したように、本実施形態によれば、バックゲート電極４８ａは、絶縁膜４７及び液晶が封止された液晶層４９を介して液晶表示パネルの対向電極として形成されている。
　これにより、本実施形態におけるダブルゲート構造のＴＦＴ４０ａは、追加プロセス工程を必要とせずに、形成することができる。また、本実施形態におけるシフトレジスタ回路１は、コモン信号ＣＯＭによって、ＴＦＴ４０ａのバックゲート電極４８ａに印加する電圧を並列して、制御することができる。そのため、本実施形態におけるシフトレジスタ回路１は、第１～第５の実施形態に比べて、効率よくＴＦＴ４０ａの特性劣化を低減することができる。

　なお、本実施形態において、バックゲート電極４８ａが対向電極として形成されているので、対向電極をパターニングすることで、任意のＴＦＴのみにバックゲート電極４８ａを設けることもできる。よって、ダブルゲート構造のＴＦＴ４０ａは、ＳＲ単位回路１０ｅを構成するトランジスタのうちの一部のトランジスタであってもよい。すなわち、対向電極であるバックゲート電極４８ａは、一部のトランジスタに形成されている構成であってもよい。

　なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
　例えば、上記の各実施形態は、単独で実施される場合について、説明したが、上記の各実施形態を組み合わせて実施してもよい。

　また、上記の各実施形態において、一例として、ＴＦＴ４０が、Ｉｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体を用いた薄膜トランジスタである場合について説明したが、ＴＦＴ４０は、アモルファスシリコンであってもよいし、ゲート電極の電圧ストレスによりしきい値電圧が変動するトランジスタであれば、他の半導体を用いるトランジスタであってもよい。

　また、上記の各実施形態において、走査線駆動回路１０２が備えるシフトレジスタ回路１に対してダブルゲート構造のＴＦＴ４０を適用する場合について説明したが、信号線駆動回路１０３が備える信号線駆動回路１０３に対してダブルゲート構造のＴＦＴ４０を適用してもよい。
　また、上記の各実施形態において、表示装置１００は、一例として、液晶表示装置である場合を説明したが、有機ＥＬ（Electro-Luminescence）表示装置などの他の方式の表示装置であってもよい。

　また、上記の第２の実施形態において、シフトレジスタ回路１は、次段（後段）のＳＲ単位回路１０ａによる出力信号Ｑ（リセット信号Ｒ）により、バックゲート電極４８に印加する電圧が制御する場合を説明したが、他段のＳＲ単位回路１０ａの出力信号Ｑによってバックゲート電極４８に印加する電圧を制御してもよい。シフトレジスタ回路１は、例えば、前々段のＳＲ単位回路１０ａや次々段のＳＲ単位回路１０ａの出力信号Ｑによってバックゲート電極４８に印加する電圧を制御してもよい。

　また、上記の第６の実施形態において、初期化信号ＣＬＲを立ち下げるタイミングを変更してもよい。例えば、初期化信号ＣＬＲを立ち下げるタイミングを、コモン信号ＣＯＭを立ち下げるタイミングよりも早くした場合に、初期化信号Ｃがゲート電極４２に接続されているＴＦＴ（１７ｂｇ、１９ｂｇ、２０ｂｇ）においても、しきい値のシフトの回復を促進することが可能になる。また、期間ＲＴ６において、対向電極に供給するコモン信号ＣＯＭの電圧を通常使用するＨｉｇｈ状態の電圧よりも、より高い電圧に設定することで、回復動作をさらに促進することも可能である。

　本発明は、液晶テレビなどの表示装置などに適用できる。

　１　　シフトレジスタ回路
　１０、１０＿１、１０＿２、１０＿３、１０＿４、１０ａ、１０ｂ、１０ｂ＿１、１０ｂ＿２、１０ｂ＿３、１０ｂ＿４、１０ｃ、１０ｃ＿１、１０ｃ＿２、１０ｃ＿３、１０ｃ＿４、１０ｄ、１０ｅ　　ＳＲ単位回路
　１１、１２、１３、１４、１５、１６、１７、１８　　ＴＦＴ
　１１ｂｇ、１２ｂｇ、１３ｂｇ、１４ｂｇ、１５ｂｇ、１６ｂｇ、１７ｂｇ、１８ｂｇ、１９ｂｇ、２０ｂｇ、４０、４０ａ　　ＴＦＴ（ダブルゲート構造のＴＦＴ）
　３０　　コンデンサ
　４１　　基板
　４２　　ゲート電極
　４３　　ゲート絶縁膜
　４４　　ソース電極
　４５　　ドレイン電極
　４６　　半導体層
　４７　　絶縁膜
　４８、４８ａ　　バックゲート電極
　４９　　液晶層
　１００　　表示装置
　１０１　　表示部
　１０２　　走査線駆動回路
　１０３　　信号線駆動回路
　１０４　　画素用ＴＦＴ
　１０５　　画素容量部
　ＰＩＸ　　画素部

Claims

　入力されるパルス信号をクロック信号に基づいて出力信号として出力する単位回路が縦続に複数段接続され、複数段の前記単位回路のそれぞれから前記出力信号を順次に出力するシフトレジスタ回路であって、
　前記単位回路は、
　ドレイン電極とソース電極との間の導通状態を制御する第１ゲート電極と、前記ドレイン電極と前記ソース電極との間の半導体層を挟んで前記第１ゲート電極と対向して配置され、絶縁層を介して形成された第２ゲート電極とを有するダブルゲート構造のトランジスタを備え、
　前記第１ゲート電極に印加する電圧に応じて、所定の電圧を前記第２ゲート電極に印加する
　シフトレジスタ回路。
　前記単位回路は、
　論理状態がＨｉｇｈ状態を示す電圧を前記第１ゲート電極に印加する場合に、論理状態がＬｏｗ状態を示す電圧を前記第２ゲート電極に印加する
　請求項１に記載のシフトレジスタ回路。
　前記単位回路は、
　論理状態がＬｏｗ状態を示す電圧を前記第１ゲート電極に印加する場合に、論理状態がＨｉｇｈ状態を示す電圧を前記第２ゲート電極に印加する
　請求項１又は請求項２に記載のシフトレジスタ回路。
　前記単位回路は、
　前記論理状態がＬｏｗ状態を示す電圧を前記第１ゲート電極に印加する期間のうちの一部の期間において、論理状態がＨｉｇｈ状態を示す電圧を前記第２ゲート電極に印加する
　請求項３に記載のシフトレジスタ回路。
　前記単位回路は、前記出力信号を出力する出力端子に接続され、前記出力信号を出力する出力トランジスタを備え、
　少なくとも前記出力トランジスタが、前記ダブルゲート構造のトランジスタである
　請求項１から請求項４のいずれか一項に記載のシフトレジスタ回路。
　前記出力トランジスタの前記第２ゲート電極は、前記第１ゲート電極に印加される電圧の論理状態を反転した論理状態を示す電圧が印加されるように、自段の前記単位回路の内部ノードに接続されている
　請求項５に記載のシフトレジスタ回路。
　前記出力トランジスタの前記第２ゲート電極は、他段の前記単位回路の前記出力端子に接続されている
　請求項５に記載のシフトレジスタ回路。
　前記出力トランジスタの前記第２ゲート電極は、前記クロック信号とは位相の異なる第２クロック信号に接続されている
　請求項５に記載のシフトレジスタ回路。
　前記単位回路は、電源電圧が供給される電源線と前記単位回路の所定のノードとの間の導通状態を制御する制御トランジスタを備え、
　前記制御トランジスタが、前記ダブルゲート構造のトランジスタである
　請求項１から請求項８のいずれか一項に記載のシフトレジスタ回路。
　前記所定のノードには、前記出力信号を出力する出力端子が含まれる
　請求項９に記載のシフトレジスタ回路。
　前記所定のノードには、前記出力信号を出力する出力端子に接続される出力トランジスタのゲート電極に接続されるノードが含まれる
　請求項９又は請求項１０に記載のシフトレジスタ回路。
　前記制御トランジスタの前記第２ゲート電極は、前記単位回路の内部状態を初期化する初期化信号が供給される信号線に接続されている
　請求項９から請求項１１のいずれか一項に記載のシフトレジスタ回路。
　前記ダブルゲート構造のトランジスタは、酸化物半導体によって形成されている
　請求項１に記載のシフトレジスタ回路。
　前記第２ゲート電極は、透明電極として形成されている
　請求項１に記載のシフトレジスタ回路。
　前記第２ゲート電極は、前記絶縁層及び液晶が封止された液晶層を介して液晶表示パネルの対向電極として形成されている
　請求項１に記載のシフトレジスタ回路。
　前記ダブルゲート構造のトランジスタは、帰線期間のうちの一部の期間において、少なくとも論理状態がＨｉｇｈ状態を示す電圧以上の電圧を前記第２ゲート電極に印加する請求項１５に記載のシフトレジスタ回路。
　前記ダブルゲート構造のトランジスタは、前記単位回路を構成するトランジスタのうちの一部のトランジスタであり、
　前記対向電極は、前記一部のトランジスタに形成されている
　請求項１６に記載のシフトレジスタ回路。
　請求項１に記載のシフトレジスタ回路を備える駆動回路。
　請求項１８に記載の駆動回路を備える表示装置。