WO2010050262A1 - シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 - Google Patents

シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 Download PDF

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WO2010050262A1
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clock signal
switching element
input
control
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明久 岩本
隆行 水永
森井　秀樹
裕己 太田
慶 生田
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シャープ株式会社
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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to a shift register circuit monolithically built in a display panel.
  • Gate monolithic construction has been promoted to reduce costs by forming gate drivers with amorphous silicon on a liquid crystal panel.
  • Gate monolithic is also referred to as a gate driverless, panel built-in gate driver, gate-in panel, or the like.
  • FIG. 12 shows a configuration example of a shift register circuit constituting a gate driver formed by gate monolithic.
  • each stage (shift register stage) SRk (k is a natural number) includes a set terminal SET, an output terminal GOUT, a reset terminal RESET, a low power input terminal VSS, and clock input terminals CKA and CKB. ing.
  • the output signal GOUT of the previous stage SRk ⁇ 1 (substitute with the sign of the output terminal) is input to the set terminal SET.
  • the gate start pulse GSP is input to the set terminal SET of the first stage SR1.
  • the output terminal GOUT outputs the output signal Gk to the corresponding scanning signal line.
  • the output signal GOUT of the next stage SRk + 1 is input to the reset terminal RESET.
  • a low power supply voltage VSS which is a power supply voltage on the low potential side in each stage SRk, is input to the low power input terminal VSS.
  • the clock signal CK1 is input to one of the clock input terminal CKA and the clock terminal CKB and the clock signal CK2 is input to the other, and the clock signal and the clock input terminal are input to the clock input terminal CKA between adjacent stages.
  • the clock signal CK2 input to CKB is alternately switched.
  • the clock signal CK1 and the clock signal CK2 have a complementary phase relationship such that active clock pulse periods (here, high level periods) do not overlap each other as shown in FIG.
  • the voltage on the high level side (active side) of the clock signals CK1 and CK2 is VGH
  • the voltage on the low level side (inactive side) is VGL.
  • the low power supply voltage VSS is equal to the voltage VGL on the low level side of the clock signals CK1 and CK2.
  • the clock signal CK1 and the clock signal CK2 are in an opposite phase relationship, but it is also possible that the active clock pulse period of one clock signal is included in the inactive period of the other clock signal. It is.
  • FIG. 13 shows a configuration example of each stage SRk of the shift register circuit of FIG.
  • Each stage SRk includes five transistors T1, T2, T3, T4, and T5 and a capacitor C1. All the transistors are n-channel TFTs.
  • the gate and drain are connected to the set terminal SET, and the source is connected to the gate of the transistor T5.
  • the drain is connected to the clock input terminal CKA, and the source is connected to the output terminal GOUT. That is, the transistor T5 serves as a transmission gate and passes and blocks the clock signal input to the clock input terminal CKA.
  • the capacitor C1 is connected between the gate and source of the transistor T5. A node having the same potential as the gate of the transistor T5 is referred to as netA.
  • the gate is connected to the reset terminal RESET, the drain is connected to the node netA, and the source is connected to the low power input terminal VSS.
  • the gate is connected to the reset terminal RESET, the drain is connected to the output terminal GOUT, and the source is connected to the Low power input terminal VSS.
  • the gate is connected to the clock terminal CKB, the drain is connected to the output terminal GOUT, and the source is connected to the low power input terminal VSS.
  • the transistors T4 and T5 are in the high impedance state, and the transistor T2 is turned on every time the clock signal input from the clock input terminal CKB is at the high level.
  • the terminal GOUT is a period for holding Low.
  • the stage SRk When the gate pulse of the output signal GOUT of the previous stage, which is a shift pulse, is input to the set terminal SET, the stage SRk enters a period for generating an output pulse, and the transistor T1 is turned on to charge the capacitor C1.
  • the high level of the gate pulse is VGH
  • the threshold voltage of the transistor T1 is Vth
  • the potential of the node netA rises to VGH ⁇ Vth.
  • the transistor T5 is turned on, and the clock signal input from the clock input terminal CKA appears at the source of the transistor T5.
  • the transistor T1 When the input of the gate pulse to the set terminal SET is completed, the transistor T1 is turned off. Then, in order to cancel the holding of the charge due to the floating of the output terminal GOUT of the node netA and the stage SRk, the transistors T3 and T4 are turned on by the gate pulse Gk + 1 of the next stage SRk + 1 as a reset pulse input to the reset terminal RESET. The node netA and the output terminal GOUT are connected to the low power supply voltage VSS in the ON state. As a result, the transistor T5 is turned off. When the input of the reset pulse ends, the period in which the stage SRk generates the output pulse ends, and the output terminal GOUT becomes a period in which the output terminal GOUT is held low again.
  • the gate pulse Gk is sequentially output to each gate line.
  • the transistors T4 and T5 are in a high impedance state during a period in which the output terminal GOUT is kept low, so that the output terminal GOUT is in a floating state. Therefore, in order to prevent the output terminal GOUT from being unable to hold Low due to noise propagated by the cross coupling between the gate bus line and the source bus line or the like, as shown in FIG. Thus, so-called Low pulling is performed, in which the output terminal GOUT is connected to the Low power supply voltage VSS which is Low level.
  • a low pulling transistor connected to VSS is also provided.
  • Patent Document 1 discloses a configuration for pulling a node netA as shown in FIG.
  • the fifth transistor Q5 and the Six transistors Q6 are provided.
  • the first clock CK1 and the second clock CK2 are in an opposite phase relationship.
  • the transistor Q5 is turned on, and the first node N1 is connected to the output terminal OUT.
  • the transistor Q6 is turned on, and the first node N1 is connected to the input terminal of the first input signal IN1.
  • the transistor Q5 and the transistor Q6 are alternately turned on.
  • this is the first input signal IN1 of the stage
  • the potential of the first node N1 rises when the transistor Q6 of the next stage is turned on. Therefore, the transistor Q5 in the next stage leaks more greatly due to the addition of the bootstrap effect of the capacitor C.
  • the transistor Q5 leaks as shown by z. Abnormal pulses are generated in a chain at each stage, which also causes a malfunction.
  • the conventional shift register has a problem that malfunction occurs due to leakage of the output switching element that outputs the gate pulse.
  • the present invention has been made in view of the above-described conventional problems, and its purpose is to provide a shift register circuit that can prevent malfunction even if there is a leak in the output switching element of the shift register stage, and A display device including the same and a driving method of a shift register are to be realized.
  • the shift register circuit of the present invention is supplied with the first clock signal and the second clock signal having different phases from each other for each of the shift register stages.
  • a shift register circuit that performs a shift operation using a clock signal of two or more phases including the first clock signal and the second clock signal as a whole including the register stages, wherein each of the shift register stages includes: An input gate that conducts only during an active period of the input signal and captures the input signal, a charging node that is charged by the input signal input from the input gate, and a control terminal for conduction and cutoff are connected to the charging node An output switching element comprising one of the conduction paths of the output switching element.
  • the first clock signal is input to the child, and the other terminal of the conduction path is connected to the output switching element connected to the output terminal of each shift register stage, the charging node, and the charging node.
  • a first switching element connected between a power source for supplying an inactive potential level; an inactive potential level of the charging node at the charging node; and the active period of the second clock signal.
  • a control unit that generates a control signal for turning on the first switching element from the active potential level of the second clock signal and outputs the control signal to a control terminal for turning on and off the first switching element; All the above-mentioned shift register stages are provided between each two shift register stages that pass the shift pulse.
  • the output terminals of the shift register stage on the front stage side are connected in cascade by being connected to the input gate of the shift register stage on the rear stage side, and each of the two shift registers for transferring the shift pulse Between the stages, the second clock signal of the shift register stage on the rear stage side is a clock signal input as the first clock signal to the shift register stage on the front stage side.
  • the second corresponding to the first clock signal of the previous stage.
  • the charging node is pulled low by the first switching element, so that the charging node is stabilized to an inactive potential level without being pushed up, and leakage is chained to the subsequent stage side. Is not transmitted.
  • the shift register circuit of the present invention is supplied with the first clock signal and the second clock signal having different phases from each other for each of the shift register stages.
  • a shift register circuit that performs a shift operation using a clock signal of two or more phases including the first clock signal and the second clock signal as a whole including the register stages, wherein each of the shift register stages includes: An input gate that conducts only during an active period of the input signal and captures the input signal, a charging node that is charged by the input signal input from the input gate, and a control terminal for conduction and cutoff are connected to the charging node An output switching element comprising one of the conduction paths of the output switching element.
  • the first clock signal is input to the child, and the other terminal of the conduction path is between the output switching element connected to the output terminal of each shift register stage, and between the charging node and the output terminal.
  • a first switching element connected to the charging node, an inactive potential level of the charging node at the charging node, and an active potential level of the second clock signal during an active period of the second clock signal.
  • a control unit that generates a control signal for turning on the first switching element and outputs the control signal to a control terminal for turning on and off the first switching element.
  • the output terminal of the shift register stage on the front stage side is between each two shift register stages that deliver the shift pulse.
  • the second clock signal is a clock signal input as the first clock signal to the shift register stage on the preceding stage side.
  • the second corresponding to the first clock signal of the previous stage.
  • the charging node is pulled low by the first switching element, so that the charging node is stabilized to an inactive potential level without being pushed up, and leakage is chained to the subsequent stage side. Is not transmitted.
  • the shift register circuit of the present invention is supplied with the first clock signal and the second clock signal having different phases from each other for each of the shift register stages.
  • a shift register circuit that performs a shift operation using a clock signal of two or more phases including the first clock signal and the second clock signal as a whole including the register stages, wherein each of the shift register stages includes: An input gate that conducts only during an active period of the input signal and captures the input signal, a charging node that is charged by the input signal input from the input gate, and a control terminal for conduction and cutoff are connected to the charging node An output switching element comprising one of the conduction paths of the output switching element.
  • the first clock signal is input to the child, and the other terminal of the conduction path is connected to the output switching element connected to the output terminal of each shift register stage, the charging node, and the charging node.
  • a first switching element connected between a power supply for supplying an inactive potential level; an inactive potential level of the charging node at the charging node; and the control terminal of the first switching element.
  • a control unit that generates a control signal for turning on the first switching element from a supply potential of a power source that supplies an active potential level and outputs the control signal to a control terminal for turning on and off the first switching element. All the shift register stages are provided between each two shift register stages that pass the shift pulse.
  • the output terminals of the shift register stage on the front stage side are connected in cascade by being connected to the input gate of the shift register stage on the rear stage side, and each of the two shift registers for transferring the shift pulse Between the stages, the second clock signal of the shift register stage on the rear stage side is a clock signal input as the first clock signal to the shift register stage on the front stage side.
  • the second corresponding to the first clock signal of the previous stage.
  • the charging node is pulled low by the first switching element, so that the charging node is stabilized to an inactive potential level without being pushed up, and leakage is chained to the subsequent stage side. Is not transmitted.
  • the control unit includes a first control element including a diode-type switching element in which a second clock signal is input to an anode, and the first control element.
  • a second control element comprising a switching element connected between a cathode of the element and a power source for supplying an inactive potential level to the control terminal of the first switching element, A connection point between one control element and the second control element is connected to the control terminal of the first switching element.
  • the charging node since the charging node can be pulled low when the second clock signal becomes active, the charging node will follow even if the output terminal of the previous stage is pushed up due to the leakage current. There is an effect that the occurrence of abnormal pulses can be suppressed without being pulled up.
  • the control unit includes a first control element including a capacitor to which a second clock signal is input at one end, and the first control element.
  • a second control element comprising a switching element connected between an end and a power source that supplies an inactive potential level to the control terminal of the first switching element, A connection point between the control element and the second control element is connected to the control terminal of the first switching element.
  • the capacitor is used at the location where the active potential level of the second clock signal is frequently applied, there is no characteristic change such as a shift of the threshold voltage of the transistor, and the reliability of the entire circuit is improved. There is an effect that the property is improved.
  • the control unit is a diode type in which an anode is connected to a power source that supplies an active potential level to the control terminal of the first switching element.
  • a connection point between the first control element and the second control element is connected to the control terminal of the first switching element. It is said.
  • the charging node of the first control element since the anode of the first control element is pulled up by the power supply that supplies the active potential level to the control terminal of the first switching element, the charging node is at the inactive potential level.
  • the first switching element can be turned on, and when the charging node is at an active potential level, the first switching element can be cut off.
  • the control unit includes an inactive potential with respect to the control terminal of the first switching element and the control terminal of the first switching element. And a third control element including a switching element connected to a power source for supplying a level, wherein the third control element is controlled to be turned on and off by the first clock signal. It is said.
  • the third control element becomes conductive every time the first clock signal becomes active during the period in which the control terminal of the first switching element is held at the inactive potential level.
  • the control terminal of the first switching element is pulled low. Therefore, the control terminal of the first switching element is prevented from floating during the period in which the first clock signal is at an active potential level. Therefore, the inactive potential level can be stabilized during the period in which the control terminal of the first switching element is held at the inactive potential level.
  • the first switching element is a transistor made of amorphous silicon
  • a threshold voltage shift phenomenon is likely to occur because the DC bias applied to the gate increases as the ON duty of the transistor increases. .
  • the transistor may not operate due to the shift phenomenon.
  • the control terminal of the first switching element is pulled low as described above, the DC bias applied to the control terminal of the first switching element can be reduced, so that the reliability of the entire circuit is improved. The effect that can be improved more is produced.
  • control unit is connected between an input terminal of the input gate and a power source that supplies an inactive potential level to the input gate. And a control terminal for conducting and shutting off the fourth control element is connected to the control terminal of the first switching element.
  • the output terminal of the previous stage can be pulled low. Therefore, since the output terminal is pulled low, there is an effect that the output terminal can be stabilized at an inactive potential level during a period when the output of each stage is not performed.
  • the shift register circuit of the present invention includes a fourth control element including a switching element connected between the input terminal of the input gate and the output terminal.
  • the control terminal for conducting and shutting off the fourth control element is connected to the control terminal of the first switching element.
  • the output terminal in the previous stage has the fourth control element and the second switching element. As a result, there is an effect that it is pulled low when the second clock signal is active.
  • the shift register circuit according to the present invention is characterized in that, in order to solve the above-described problems, the charging node and the output terminal are coupled by a capacitor.
  • the capacitance that couples the charging node and the output terminal is a capacitance that exhibits a bootstrap effect.
  • a change in the potential level of the charging node can be suppressed. There is an effect.
  • a third switching element is connected between the charging node and a power source that supplies an inactive potential level to the charging node.
  • a fourth switching element is connected between the output terminal and a power source that supplies an inactive potential level to the output terminal, and each of the third switching element and the fourth switching element The control terminal for conduction and interruption is connected to the output terminal at the next stage.
  • the shift register circuit of the present invention uses a two-phase clock signal of the first clock signal and the second clock signal as a whole in which all the shift register stages are combined. It is characterized by performing a shift operation.
  • the shift register circuit of the present invention provides a clock signal having three or more phases including the first clock signal and the second clock signal in total for all the shift register stages. It is characterized by performing a shift operation.
  • the clock signal since the clock signal has three or more phases, in addition to the first clock signal and the second clock signal, another operation of the shift register stage can be added. There is an effect that a fine operation can be defined by the stage.
  • the shift register circuit of the present invention is characterized by being formed using amorphous silicon in order to solve the above problems.
  • the shift register circuit of the present invention is characterized in that it is formed using microcrystalline silicon in order to solve the above problems.
  • the threshold voltage shift phenomenon due to the low pulling is suppressed more advantageously than the amorphous silicon. Being able to do so contributes to stabilizing the operation of the transistor as designed extremely.
  • the shift register circuit of the present invention is characterized in that it is formed using polycrystalline silicon in order to solve the above problems.
  • low pulling for leak compensation is performed in a shift register circuit using polycrystalline silicon having a high mobility but a large variation in threshold voltage, so that a margin for malfunction of a transistor due to leakage is increased as much as possible. As much as possible, it has the effect of contributing to making better use of the advantages of high mobility.
  • the display device of the present invention is characterized by using the shift register circuit for driving a display in order to solve the above-described problems.
  • the display device of the present invention is characterized in that the shift register circuit is used in a scanning signal line driving circuit.
  • the reliability of the operation of the shift register circuit is increased, thereby providing an effect that good display can be performed.
  • the display device of the present invention is characterized in that the shift register circuit is formed monolithically on the display panel with the display area.
  • the shift register circuit is formed monolithically with the display area on the display panel, and the display device that is advantageous for simplification of the configuration is realized by improving the operation of the shift register circuit to achieve high display. There is an effect that it can be performed.
  • the shift register circuit driving method of the present invention is supplied with the first clock signal and the second clock signal having different phases from each other for each of the shift register stages.
  • a shift register circuit that performs a shift operation using two or more phase clock signals including the first clock signal and the second clock signal as a whole, including the shift register stages, each of the shift registers
  • the stage includes an input gate that conducts only during an active period of the input signal and captures the input signal, a charging node that is charged by the input signal input from the input gate, and a conduction and cutoff control terminal that is charged.
  • An output switching element comprising a switching element connected to a node, wherein the output switching element The first clock signal is input to one of the terminals, and the other terminal of the conduction path is the output switching element connected to the output terminal of each shift register stage, the charging node, and the charging node And a first switching element connected between a power supply for supplying a non-active potential level, and all the shift register stages are connected between each of the two shift register stages for passing a shift pulse.
  • a shift register circuit driving method for driving a shift register circuit which is a clock signal input as the first clock signal, the inactive potential level of the charging node at the charging node, and the second clock A control signal for turning on and off the first switching element by generating a control signal for turning on the first switching element from the active potential level of the second clock signal in the active period of the signal. It is characterized by being output to.
  • the second corresponding to the first clock signal of the previous stage.
  • the charging node is pulled low by the first switching element, so that the charging node is stabilized to an inactive potential level without being pushed up, and leakage is chained to the subsequent stage side. Is not transmitted.
  • the shift register circuit driving method of the present invention is supplied with the first clock signal and the second clock signal having different phases from each other for each of the shift register stages.
  • a shift register circuit that performs a shift operation using two or more phase clock signals including the first clock signal and the second clock signal as a whole, including the shift register stages, each of the shift registers
  • the stage includes an input gate that conducts only during an active period of the input signal and captures the input signal, a charging node that is charged by the input signal input from the input gate, and a conduction and cutoff control terminal that is charged.
  • An output switching element comprising a switching element connected to a node, wherein the output switching element
  • the first clock signal is input to one of the terminals
  • the other terminal of the conduction path is an output switching element connected to the output terminal of each shift register stage, the charging node, and the output terminal All of the shift register stages are connected to each other, and the output terminals of the shift register stages on the preceding stage side between each of the two shift register stages that pass the shift pulse.
  • the second clock signal is a clock that is input as the first clock signal to the shift register stage on the preceding stage side.
  • a shift register circuit driving method for driving a shift register circuit as a signal wherein the charge node has an inactive potential level at the charge node and the second clock signal during an active period of the second clock signal. From the active potential level of the signal, a control signal for making the first switching element conductive is generated and output to a control terminal for conduction and cutoff of the first switching element.
  • the second corresponding to the first clock signal of the previous stage.
  • the charging node is pulled low by the first switching element, so that the charging node is stabilized to an inactive potential level without being pushed up, and leakage is chained to the subsequent stage side. Is not transmitted.
  • the shift register circuit driving method of the present invention is supplied with the first clock signal and the second clock signal having different phases from each other for each of the shift register stages.
  • a shift register circuit that performs a shift operation using two or more phases of clock signals including the first clock signal and the second clock signal in total including the shift register stages, each shift register stage Includes an input gate that conducts only during an active period of the input signal and captures the input signal; a charging node that is charged by the input signal that is input from the input gate; and a conduction and cutoff control terminal that is the charging node
  • An output switching element comprising a switching element connected to the output switching element, wherein the conduction path of the output switching element is The first clock signal is input to the other terminal, and the other terminal of the conduction path is connected to the output switching element connected to the output terminal of each shift register stage, the charging node, and the charging node.
  • a first switching element connected between a power supply for supplying an inactive potential level, and all the shift register stages are connected between each two shift register stages that pass the shift pulse.
  • the output terminals of the shift register stage on the front stage side are connected in cascade by being connected to the inputs of the input gates of the shift register stage on the rear stage side, and each of the two shift register stages passing and receiving the shift pulse.
  • the second clock signal of the shift register stage on the rear stage side is input to the shift register stage on the front stage side.
  • a shift register circuit driving method for driving a shift register circuit which is a clock signal input as a first clock signal, the inactive potential level of the charging node at the charging node, and the first switching element
  • a control signal for bringing the first switching element into a conductive state is generated from a supply potential of a power source that supplies an active potential level to the control terminal of the control terminal, thereby controlling conduction and cutoff of the first switching element. It is characterized by being output to the terminal.
  • the second corresponding to the first clock signal of the previous stage.
  • the charging node is pulled low by the first switching element, so that the charging node is stabilized to an inactive potential level without being pushed up, and leakage is chained to the subsequent stage side. Is not transmitted.
  • the shift register circuit of the present invention is supplied with the first clock signal and the second clock signal having different phases from each other for each of the shift register stages.
  • a shift register circuit that performs a shift operation using clock signals of two or more phases including the first clock signal and the second clock signal as a whole, wherein each of the shift register stages An input gate that conducts only during an active period and captures the input signal, a charging node that is charged by the input signal input from the input gate, and a switching in which a control terminal for conduction and cutoff is connected to the charging node
  • An output switching element comprising an element, wherein one terminal of the conduction path of the output switching element is connected to the terminal 1 clock signal is input, and the other terminal of the conduction path is an output switching element connected to the output terminal of each shift register stage, and the potential level inactive to the charging node and the charging node.
  • a first switching element connected between a power supply for supplying the power supply, an inactive potential level of the charging node at the charging node, and the second clock signal during an active period of the second clock signal.
  • a control unit that generates a control signal for bringing the first switching element into a conductive state from the active potential level of the first switching element, and outputs the control signal to a control terminal for turning on and off the first switching element, and All the above-mentioned shift register stages have a front stage side between each two shift register stages that pass the shift pulse.
  • the output terminals of the shift register stage are cascaded by being connected to the input of the input gate of the shift register stage on the subsequent stage side, and between each of the two shift register stages that pass the shift pulse,
  • the second clock signal of the shift register stage on the rear stage side is a clock signal input as the first clock signal to the shift register stage on the front stage side.
  • FIG. 1 is a circuit diagram showing a configuration of each stage of a shift register circuit.
  • FIG. 2 is a timing chart showing the operation of each stage of the configuration of FIG. 1. 2 is a timing chart for explaining the operation when leakage occurs in an output switching element in each stage of the configuration of FIG. 1.
  • It is a circuit diagram which shows the structure of FIG. 1 in detail. It is a circuit diagram which shows the structure of the 1st modification of FIG. It is a circuit diagram which shows the structure of the 2nd modification of FIG.
  • FIG. 6 is a circuit diagram showing a configuration of a third modification of FIG. 4. It is a circuit diagram which shows the structure of the 4th modification of FIG. It is a circuit diagram which shows the structure of the 5th modification of FIG. FIG.
  • FIG 11 showing the embodiment of the present invention, is a circuit diagram illustrating another configuration of each stage of the shift register circuit.
  • 1, showing an embodiment of the present invention, is a block diagram illustrating a configuration of a display device.
  • FIG. It is a block diagram which shows a prior art and shows the structure of a shift register circuit.
  • FIG. 13 is a circuit diagram illustrating a configuration of each stage included in the shift register circuit of FIG. 12. It is a timing chart which shows the operation
  • movement of each stage of FIG. 13 is a timing chart showing the operation of the shift register circuit of FIG.
  • FIGS. 1 to 11 An embodiment of the present invention will be described with reference to FIGS. 1 to 11 as follows.
  • FIG. 11 shows a configuration of a liquid crystal display device 11 which is a display device according to the present embodiment.
  • the liquid crystal display device 11 includes a display panel 12, a flexible printed circuit board 13, and a control board 14.
  • the display panel 12 uses amorphous silicon on a glass substrate, a display region 12a, a plurality of gate lines (scanning signal lines) GL, a plurality of source lines (data signal lines) SL, and a gate driver (scanning signal lines).
  • This is an active matrix display panel in which a drive circuit 15 is built.
  • the display panel 12 can also be manufactured using polycrystalline silicon, CG silicon, microcrystalline silicon, or the like.
  • the display area 12a is an area in which a plurality of picture elements PIX ... are arranged in a matrix.
  • the picture element PIX includes a TFT 21, which is a picture element selection element, a liquid crystal capacitor CL, and an auxiliary capacitor Cs.
  • the gate of the TFT 21 is connected to the gate line GL, and the source of the TFT 21 is connected to the source line SL.
  • the liquid crystal capacitor CL and the auxiliary capacitor Cs are connected to the drain of the TFT 21.
  • the plurality of gate lines GL are composed of gate lines GL1, GL2, GL3,... GLn, and are connected to the output of the gate driver (scanning signal line drive circuit) 15, respectively.
  • the plurality of source lines SL are made up of source lines SL1, SL2, SL3,..., SLm, and are connected to the output of the source driver 16 described later. Further, although not shown, auxiliary capacitance lines for applying an auxiliary capacitance voltage to the auxiliary capacitances Cs of the picture elements PIX... Are formed.
  • the gate driver 15 is provided in a region adjacent to the display region 12a on one side of the display region 12a in the direction in which the gate lines GL extend, and sequentially applies a gate pulse (scanning) to each of the gate lines GL. Pulse). Further, another gate driver is provided in a region adjacent to the display region 12a on the other side of the display region 12a in the direction in which the gate lines GL extend, and a gate line GL different from the gate driver 15 is provided. You may come to scan.
  • These gate drivers are made monolithically with the display region 12a using amorphous silicon or polycrystalline silicon on the display panel 12, and are called gate monolithic, gate driverless, panel built-in gate driver, gate-in panel, etc. All the gate drivers to be processed can be included in the gate driver 15.
  • the flexible printed circuit board 13 includes a source driver 16.
  • the source driver 16 supplies a data signal to each of the source lines SL.
  • the control board 14 is connected to the flexible printed board 13 and supplies necessary signals and power to the gate driver 15 and the source driver 16. Signals and power supplied to the gate driver 15 output from the control board 14 are supplied from the display panel 12 to the gate driver 15 via the flexible printed board 13.
  • the gate driver When the gate driver is configured in a gate monolithic manner like the gate driver 15, the picture elements PIX ... for one row are all made up of the same color picture elements, and the gate driver 15 sets the gate lines GL ... for each RGB color. Suitable for driving. In this case, it is not necessary to prepare the source driver 16 for each color, which is advantageous because the scale of the source driver 16 and the flexible printed circuit board 13 can be reduced.
  • a stage cascade connection configuration similar to the shift register circuit of FIG. 12 described above can be used. That is, in all the shift register stages, the output terminal of the shift register stage on the front stage side is connected to the input gate of the shift register stage on the rear stage side between each two shift register stages that pass the shift pulse. It is connected in cascade by being connected.
  • the clock signals CK1 and CK2, the low power supply voltage VSS, and the gate start pulse GSP can be the same as those shown in FIGS.
  • the second clock signal of the rear shift register stage is a clock signal that is input to the previous shift register stage as the first clock signal. is there.
  • FIG. 1 shows the configuration of each stage (shift register stage) SRk (k is a natural number) of the shift register circuit of the present embodiment.
  • the clock signal CK1 is the first clock signal
  • the clock signal CK2 is the second clock signal
  • the clock signal CK2 is the first clock signal.
  • the clock signal CK1 is used as the second clock signal. That is, the clock signal input to the clock input terminal CKA is a first clock signal, and the clock signal input to the clock input terminal CKB is a second clock signal.
  • a shift operation is performed using two-phase clock signals of a first clock signal and a second clock signal having different phases.
  • Each stage SRk includes transistors T1, T2, T3, T4, and T5, a control unit 1, and a capacitor C1.
  • Transistor T5 is the output switching element
  • transistor T1 is the input gate
  • transistor T2 is the second switching element
  • transistor T6 is the first switching element
  • transistor T3 is the third switching element
  • transistor T4 is the fourth switching element
  • Each is composed.
  • the control unit 1 includes an AND circuit 2 and a transistor T6.
  • the above transistors are all n-channel TFTs here, but may be p-channel TFTs or a mixture of n-channel and p-channel transistors.
  • each switching element the drain and the source are in a relationship between one terminal and the other terminal of the conduction path of the switching element, and the gate corresponds to a control terminal for conduction and interruption of the conduction path.
  • Each switching element may be a field effect transistor other than a TFT. The same applies to other configuration examples of the present embodiment as to the polarity and type of the transistor and the type of the switching element.
  • the gate and drain are connected to the set terminal SET, and the source is connected to the gate of the transistor T5.
  • the drain is connected to the clock input terminal CKA, and the source is connected to the output terminal GOUT. That is, the transistor T5 serves as a transmission gate and passes and blocks the clock signal input to the clock input terminal CKA.
  • the capacitor C1 is connected between the gate and source of the transistor T5. A node having the same potential as the gate of the transistor T5 is referred to as netA.
  • the gate is connected to the reset terminal RESET, the drain is connected to the node netA, and the source is connected to the low power input terminal VSS.
  • the gate is connected to the reset terminal RESET, the drain is connected to the output terminal GOUT, and the source is connected to the Low power input terminal VSS.
  • the gate is connected to the clock terminal CKB, the drain is connected to the output terminal GOUT, and the source is connected to the low power input terminal VSS.
  • the AND circuit 2 is a two-input gate circuit, and one input is active low and the other input is active high.
  • the active low input is connected to the node netA, and the active high input is connected to the clock terminal CKB.
  • the gate is connected to the output terminal of the AND circuit 2, the drain is connected to the node netA, and the source is connected to the low power input terminal VSS.
  • the transistors T4 and T5 are in a high impedance state, and the clock signal input to the transistor T2 from the clock input terminal CKB is Each time the signal becomes high level, it is turned on, and the output terminal GOUT is in a period for holding low.
  • the node netA which is the charging node also holds Low, but the node which is the output of the AND gate 2 during the period when the clock signal input to the clock input terminal CKB is active (High). Since netB becomes High, the transistor T6 is turned on, so that the node netA is pulled Low to the Low power supply voltage VSS.
  • the low power supply voltage VSS is a power supply that supplies an inactive potential level to the gate of the transistor T5 and the output terminal GOUT.
  • the stage SRk When the gate pulse of the output signal GOUT of the previous stage, which is a shift pulse, is input to the set terminal SET, the stage SRk enters a period for generating an output pulse, and the transistor T1 is turned on to charge the capacitor C1.
  • the high level of the gate pulse is VGH
  • the threshold voltage of the transistor T1 is Vth
  • the potential of the node netA rises to VGH ⁇ Vth.
  • the transistor T5 is turned on, and the clock signal input from the clock input terminal CKA appears at the source of the transistor T5, but at the moment when the clock pulse (High level) is input to the clock input terminal CK, the capacitor C1 Since the potential of the node netA is pushed up by the bootstrap effect, the transistor T5 obtains a large overdrive voltage. As a result, the potential level of VGH of the input clock pulse is transmitted to the output terminal GOUT of the stage SRk and output to become the gate pulse Gk (pulse of the output signal GOUT).
  • the transistor T1 When the input of the gate pulse to the set terminal SET is completed, the transistor T1 is turned off. Then, in order to cancel the holding of the charge due to the floating of the output terminal GOUT of the node netA and the stage SRk, the transistors T3 and T4 are turned on by the gate pulse Gk + 1 of the next stage SRk + 1 as a reset pulse input to the reset terminal RESET. The node netA and the output terminal GOUT are connected to the low power input terminal VSS in the ON state. As a result, the transistor T5 is turned off. When the input of the reset pulse ends, the period in which the stage SRk generates the output pulse ends, and the output terminal GOUT becomes a period in which the output terminal GOUT is held low again.
  • the control unit 1 Since the control unit 1 operates as described above, for example, as shown in FIG. 3, after the node netA is reset by the reset pulse at c, the clock signal input to the clock input terminal CKA becomes active (High). Even if this leaks to the output terminal GOUT side as indicated by a due to the leakage of the transistor T5, the clock signal input to the clock terminal CKB corresponding to the clock signal input to the preceding clock terminal CKA is active (High). ), The node netA is pulled low, so that the node netA is stabilized to the inactive potential level (Low, VSS) without being pushed up as shown by b, and the leak is chained to the subsequent stage side. Is not communicated to.
  • FIG. 4 shows a more detailed configuration of the control unit 1.
  • FIG. 4 shows an example in which the AND circuit 2 includes transistors T7 and T8.
  • the transistor T7 constitutes a first control element
  • the transistor T8 constitutes a second control element.
  • the gate and drain are connected to the clock input terminal CKB, and function as a diode-type switching element in which the gate and drain are anodes and the source is cathode.
  • the gate is connected to the node netA
  • the drain is connected to the source of the transistor T7
  • the source is connected to the low power supply input terminal VSS.
  • the connection point between the transistor T7 and the transistor T8 is the output terminal of the AND circuit 2, that is, the node netB, and is connected to the gate of the transistor T6.
  • the transistor T7 Since the transistor T7 is diode-connected, the node netB is pulled up to the active potential level (High) when the clock signal input to the clock input terminal CKB becomes active (High).
  • the transistor T8 has a function of pulling down the node netB to the inactive potential level (Low) when the node netA is at the active potential level (High) and masking the transistor T6 so as not to be turned on. is doing.
  • the node netA can be pulled low when the clock input terminal CKB is at an active potential level (High) by the transistors T7 and T8, even if the output terminal GOUT in the previous stage is pushed up due to leakage current, the node The netA is no longer pulled up following the movement, and the generation of abnormal pulses can be suppressed.
  • FIG. 5 shows a configuration of a first modification of the control unit 1.
  • a transistor T9 is further added to the control unit 1 of FIG.
  • the transistor T9 constitutes a third control element.
  • the gate is connected to the clock input terminal CKA
  • the drain is connected to the node netA
  • the source is connected to the low power input terminal VSS.
  • the transistor T9 is turned on each time the clock signal input to the clock input terminal CKA becomes active during the period in which the node netB is held at the inactive potential level (Low, VSS), and the node netB Pull Low. Accordingly, the node netB is prevented from floating during a period in which the clock input terminal CKA is at the active potential level (High) of the clock signal. Accordingly, the node netB can be stabilized at the inactive potential level in a period in which the node netB is held at the inactive potential level (Low, VSS).
  • the transistor when the transistor is made of amorphous silicon, the larger the ON duty of the transistor, the larger the DC bias applied to the gate, and thus the threshold voltage Vth shift phenomenon is likely to occur. There is also a risk that the transistor may not operate due to the shift phenomenon. However, if the node netB is pulled low as described above, the DC bias applied to the gate of the transistor T6 can be reduced, so that the reliability of the entire circuit can be further improved.
  • FIG. 6 shows a configuration of a second modification of the control unit 1.
  • a transistor T10 is further added to the control unit 1 of FIG.
  • the transistor T10 constitutes a fourth control element.
  • the gate is connected to the node netB
  • the drain is connected to the set terminal SET
  • the source is connected to the low power input terminal VSS.
  • the output terminal GOUT in the previous stage can be pulled low. Since the output terminal GOUT is pulled low, the output terminal GOUT can be stabilized at an inactive potential level during the period when the gate output of each stage is not performed.
  • FIG. 7 shows a configuration of a third modification of the control unit 1.
  • FIG. 8 shows a configuration of a fourth modification of the control unit 1.
  • FIG. 9 shows a configuration of a fifth modification of the control unit 1.
  • the node netB since the node netB is capacitively coupled to the clock input terminal CKB via the capacitor C2, the clock signal input to the clock input terminal CKB when the node netA is at the inactive potential level (Low). Becomes active (High), the node netB is set to the active potential level (High), and the clock signal input to the clock input terminal CKB is inactive (Low) when the node netA is at the active potential level (High). Then, the node netB can be set to an inactive potential level (Low).
  • the capacitor C2 is used at a location where the active potential level (High) of the clock signal input to the clock input terminal CKB is frequently applied, the threshold voltage of the transistor There is no characteristic change such as shift, and the reliability of the entire circuit is improved.
  • FIG. 10 shows the configuration of another control unit of this embodiment.
  • the 10 has a configuration in which the gate and drain of the transistor T7 in the control unit 1 in FIG. 5 are connected to the high power supply VDD instead of being connected to the clock input terminal CKB.
  • the high power supply VDD is a power supply that supplies an active potential level (High) to the node netB, that is, the gate of the transistor T6.
  • the gate and drain of the transistor T7 are pulled up by the high power supply VDD, when the node netA is at the inactive potential level (Low), the node netB is at the active potential level (High). When netA is at an active potential level (High), the node netB is at an inactive potential level (Low). Therefore, the same effect as the configuration of FIGS. 4 and 5 can be obtained. Further, since the node netB is pulled low at the timing when the clock signal input to the clock input terminal CKA becomes active (High) by the transistor T9, the potential change of the node netB as in FIG. 4 can be made. .
  • the use of the transistors T9 and T10, the selection of the connection destination of the sources of the transistors T6 and T10, the use of the transistor T7 or the use of the capacitor C2, the gate and drain of the transistor T7 are selected.
  • the selection of the connection destination described above can be freely determined.
  • the entire shift operation including all shift register stages can use three or more clock signals having different phases, including the first clock signal and the second clock signal. Two or more phase clock signals can be used. In the case of three or more phases, in addition to the first clock signal and the second clock signal, another operation of the shift register stage can be added, so that a fine operation can be defined by the shift register stage. it can. In the case of the two phases described above, there is an advantage that appropriate leak compensation can be performed in the conventional clock signal supply system.
  • the present embodiment has been described above.
  • the present invention is also applicable to other display devices using a shift register circuit such as an EL display device.
  • the present invention can be particularly suitably used for display devices such as liquid crystal display devices and EL display devices.

Landscapes

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Abstract

　制御部（１）は、充電ノード（ｎｅｔＡ）における充電ノード（ｎｅｔＡ）の非アクティブな電位レベルと、第２のクロック信号のアクティブな期間における第２のクロック信号のアクティブな電位レベルとから、第１のスイッチング素子（Ｔ６）を導通状態にする制御信号を生成して第１のスイッチング素子（Ｔ６）の導通および遮断の制御端子（ｎｅｔＢ）に出力する。

Description

シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
　本発明は、表示パネルにモノリシックに作り込まれるシフトレジスタ回路に関する。
　近年、ゲートドライバを液晶パネル上にアモルファスシリコンで形成しコスト削減を図るゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどとも称される。
　図１２に、ゲートモノリシックにより形成されるゲートドライバを構成するシフトレジスタ回路の構成例を示す。
　当該シフトレジスタ回路においては、各段（シフトレジスタ段）ＳＲｋ（ｋは自然数）が、セット端子ＳＥＴ、出力端子ＧＯＵＴ、リセット端子ＲＥＳＥＴ、Ｌｏｗ電源入力端子ＶＳＳ、および、クロック入力端子ＣＫＡ・ＣＫＢを備えている。各段ＳＲｋ（ｋ≧２）において、セット端子ＳＥＴには前段ＳＲｋ－１の出力信号ＧＯＵＴ（出力端子の符号で代用する）が入力される。初段ＳＲ１のセット端子ＳＥＴにはゲートスタートパルスＧＳＰが入力される。出力端子ＧＯＵＴは、対応する走査信号線に出力信号Ｇｋを出力する。リセット端子ＲＥＳＥＴには、次段ＳＲｋ＋１の出力信号ＧＯＵＴが入力される。Ｌｏｗ電源入力端子ＶＳＳには、各段ＳＲｋにおける低電位側の電源電圧であるＬｏｗ電源電圧ＶＳＳが入力される。クロック入力端子ＣＫＡとクロック端子ＣＫＢとのうちの一方にクロック信号ＣＫ１が入力されるとともに他方にクロック信号ＣＫ２が入力され、隣接する段間でクロック入力端子ＣＫＡに入力されるクロック信号とクロック入力端子ＣＫＢに入力されるクロック信号ＣＫ２とが交互に入れ替わるようになっている。
　クロック信号ＣＫ１とクロック信号ＣＫ２とは、図１５に示すような、アクティブなクロックパルス期間（ここではＨｉｇｈレベル期間）が互いに重ならない相補的な位相関係を有している。クロック信号ＣＫ１・ＣＫ２のＨｉｇｈレベル側（アクティブ側）の電圧はＶＧＨで、Ｌｏｗレベル側（非アクティブ側）の電圧はＶＧＬである。Ｌｏｗ電源電圧ＶＳＳはクロック信号ＣＫ１・ＣＫ２のＬｏｗレベル側の電圧ＶＧＬに等しい。この例ではクロック信号ＣＫ１とクロック信号ＣＫ２とが互いに逆相の関係にあるが、一方のクロック信号のアクティブなクロックパルス期間が、他方のクロック信号の非アクティブな期間内に包含される関係も可能である。
　図１３に、図１２のシフトレジスタ回路の各段ＳＲｋの構成例を示す。
　各段ＳＲｋは、５つのトランジスタＴ１・Ｔ２・Ｔ３・Ｔ４・Ｔ５および容量Ｃ１を備えている。上記トランジスタは全てｎチャネル型のＴＦＴである。
　トランジスタＴ１において、ゲートおよびドレインはセット端子ＳＥＴに、ソースはトランジスタＴ５のゲートに、それぞれ接続されている。各段ＳＲｋの出力トランジスタであるトランジスタＴ５において、ドレインはクロック入力端子ＣＫＡに、ソースは出力端子ＧＯＵＴに、それぞれ接続されている。すなわち、トランジスタＴ５は伝送ゲートとして、クロック入力端子ＣＫＡに入力されるクロック信号の通過および遮断を行う。容量Ｃ１は、トランジスタＴ５のゲートとソースとの間に接続されている。トランジスタＴ５のゲートと同電位のノードをｎｅｔＡと称する。
　トランジスタＴ３において、ゲートはリセット端子ＲＥＳＥＴに、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴ４において、ゲートはリセット端子ＲＥＳＥＴに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　トランジスタＴ２において、ゲートはクロック端子ＣＫＢに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　次に、図１４を用いて、各段ＳＲｋの動作について説明する。
　セット端子ＳＥＴにシフトパルスが入力されるまでは、トランジスタＴ４・Ｔ５がハイインピーダンス状態であるとともに、トランジスタＴ２がクロック入力端子ＣＫＢから入力されるクロック信号がＨｉｇｈレベルになるたびにＯＮ状態となり、出力端子ＧＯＵＴはＬｏｗを保持する期間となる。
　セット端子ＳＥＴにシフトパルスである前段の出力信号ＧＯＵＴのゲートパルスが入力されると、段ＳＲｋは出力パルスを生成する期間となり、トランジスタＴ１がＯＮ状態となって容量Ｃ１を充電する。容量Ｃ１が充電されることにより、ゲートパルスのＨｉｇｈレベルをＶＧＨ、トランジスタＴ１の閾値電圧をＶｔｈとして、ノードｎｅｔＡの電位がＶＧＨ－Ｖｔｈまで上昇する。この結果、トランジスタＴ５がＯＮ状態になり、クロック入力端子ＣＫＡから入力されたクロック信号がトランジスタＴ５のソースに現れるが、クロック入力端子ＣＫＡにクロックパルス（Ｈｉｇｈレベル）が入力された瞬間に容量Ｃ１のブートストラップ効果によってノードｎｅｔＡの電位が突き上げられるので、トランジスタＴ５は大きなオーバドライブ電圧を得ることとなる。これにより、入力されたクロックパルスのＶＧＨの電位レベルが段ＳＲｋの出力端子ＧＯＵＴに伝送されて出力され、ゲートパルスＧｋ（出力信号ＧＯＵＴのパルス）となる。
　セット端子ＳＥＴへのゲートパルスの入力が終了すると、トランジスタＴ１がＯＦＦ状態となる。そして、ノードｎｅｔＡおよび段ＳＲｋの出力端子ＧＯＵＴがフローティングとなることによる電荷の保持を解除するために、リセット端子ＲＥＳＥＴに入力されるリセットパルスとしての次段ＳＲｋ＋１のゲートパルスＧｋ＋１によってトランジスタＴ３・Ｔ４をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧＯＵＴをＬｏｗ電源電圧ＶＳＳに接続する。これによりトランジスタＴ５がＯＦＦ状態となる。リセットパルスの入力が終了すると、段ＳＲｋが出力パルスを生成する期間は終了し、出力端子ＧＯＵＴは再びＬｏｗを保持する期間となる。
　このようにして、図１５に示すように、各ゲートラインに順次ゲートパルスＧｋが出力されていく。
　上記のシフトレジスタ回路では、出力端子ＧＯＵＴがＬｏｗを保持する期間にトランジスタＴ４・Ｔ５がハイインピーダンス状態となることにより、出力端子ＧＯＵＴがフローティング状態となる。従って、出力端子ＧＯＵＴがゲートバスラインとソースバスラインとのクロスカップリングなどにより伝搬されるノイズなどでＬｏｗを保持できなくなることを防ぐために、図１３に示すように、当該Ｌｏｗ保持期間にトランジスタＴ２によって出力端子ＧＯＵＴをＬｏｗレベルであるＬｏｗ電源電圧ＶＳＳに接続する、いわゆるＬｏｗ引きを行っている。また、当該Ｌｏｗ保持期間には、トランジスタＴ３もハイインピーダンス状態となることによりノードｎｅｔＡがフローティング状態となるため、トランジスタＴ５がリークしないように、当該Ｌｏｗ保持期間にノードｎｅｔＡをＬｏｗレベルである電源電圧ＶＳＳに接続するＬｏｗ引き用のトランジスタを設けることも行われる。
　特許文献１には、図１６に示すようなノードｎｅｔＡをＬｏｗ引きする構成が開示されている。
　この構成では、第１ノードＮ１の電位が、トランジスタＱ２のゲート・ドレイン間寄生容量を介して、第１クロックＣＫ１の電位の影響を受けることにより変動することを防ぐために、第５トランジスタＱ５および第６トランジスタＱ６が備えられている。第１クロックＣＫ１と第２クロックＣＫ２とは互いに逆相の関係にある。第１クロックＣＫ１がＨｉｇｈレベルになるとトランジスタＱ５がＯＮ状態となり、第１ノードＮ１は出力端子ＯＵＴと接続される。第２クロックＣＫ２がＨｉｇｈレベルになるとトランジスタＱ６がＯＮ状態となり、第１ノードＮ１は第１入力信号ＩＮ１の入力端子に接続される。
　従って、第１入力信号ＩＮ１または出力端子ＯＵＴがＨｉｇｈレベルではなく、第１クロックＣＫ１がＨｉｇｈレベルであるときに、第１ノードＮ１は第５トランジスタＱ５により第１電圧ＶＯＦＦに維持され、第２クロックＣＫ２がＨｉｇｈレベルであるときに、第１ノードＮ１は第６トランジスタＱ６により第１電圧ＶＯＦＦに維持される。特許文献１では、これによって、第２トランジスタＱ２のゲートがフローティングになることを防止しようとしている。
特開２００５－５０５０２（２００５年２月２４日公開）
　しかしながら、前記図１３の段構成では、トランジスタの温度特性に起因して高温時にトランジスタＴ５のドレイン－ソース間にリークが発生するため、図１７にｘで示すように例えばクロック信号ＣＫ１のＨｉｇｈレベルが出力端子ＧＯＵＴ側に漏出すると、容量Ｃ１を介してノードｎｅｔＡの電位が上昇してしまう。ノードｎｅｔＡの電位が上昇すると、トランジスタＴ５のリークがより大きくなるため、この正帰還作用によってシフトレジスタが誤動作を起こしてしまう。トランジスタがＴＦＴであれば特に上記のリークは大きい。
　また、引用文献１に記載された構成では、トランジスタＱ５とトランジスタＱ６とが交互にＯＮ状態となるが、トランジスタＱ２のドレイン－ソース間リークにより第１クロックＣＫ１が出力端子ＯＵＴに漏出すると、これが次段の第１入力信号ＩＮ１となるので、当該次段のトランジスタＱ６がＯＮ状態となったときに第１ノードＮ１の電位が上昇する。従って、当該次段のトランジスタＱ５が容量Ｃのブートストラップ効果も加わってより大きくリークしてしまい、図１７にｙで示す正常なゲート出力Ｇｋの他に、ｚで示すようなトランジスタＱ５のリークによる異常パルスが各段で連鎖的に発生することとなってやはり誤動作を起こしてしまう。
　このように、従来のシフトレジスタでは、ゲートパルスを出力する出力スイッチング素子のリークにより、誤動作が生じるという問題があった。
　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、シフトレジスタ段の出力スイッチング素子にリークがあっても誤動作を起こすことを防止することのできるシフトレジスタ回路、および、それを備える表示装置ならびにシフトレジスタの駆動方法を実現することにある。
　本発明のシフトレジスタ回路は、上記課題を解決するために、各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、各上記シフトレジスタ段は、入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に接続された第１のスイッチング素子と、上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第２のクロック信号のアクティブな期間における上記第２のクロック信号のアクティブな電位レベルとから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力する制御部と、を備えており、全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号である、ことを特徴としている。
　上記の発明によれば、前段の出力スイッチング素子のリークにより自段の入力ゲートの入力端子に異常パルスが発生し入力ゲートを導通させようとしても、前段の第１のクロック信号に相当する第２のクロック信号がアクティブになる度に充電ノードが第１のスイッチング素子によってＬｏｗ引きされていることにより、充電ノードは突き上げを受けることなく非アクティブな電位レベルに安定化され、リークは後段側へ連鎖的には伝達されない。
　以上により、シフトレジスタ段の出力スイッチング素子にリークがあっても誤動作を起こすことを防止することのできるシフトレジスタ回路を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、各上記シフトレジスタ段は、入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、上記充電ノードと上記出力端子との間に接続された第１のスイッチング素子と、上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第２のクロック信号のアクティブな期間における上記第２のクロック信号のアクティブな電位レベルとから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力する制御部と、を備えており、全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号である、ことを特徴としている。
　上記の発明によれば、前段の出力スイッチング素子のリークにより自段の入力ゲートの入力端子に異常パルスが発生し入力ゲートを導通させようとしても、前段の第１のクロック信号に相当する第２のクロック信号がアクティブになる度に充電ノードが第１のスイッチング素子によってＬｏｗ引きされていることにより、充電ノードは突き上げを受けることなく非アクティブな電位レベルに安定化され、リークは後段側へ連鎖的には伝達されない。
　以上により、シフトレジスタ段の出力スイッチング素子にリークがあっても誤動作を起こすことを防止することのできるシフトレジスタ回路を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、各上記シフトレジスタ段は、入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に接続された第１のスイッチング素子と、上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第１のスイッチング素子の上記制御端子に対してアクティブな電位レベルを供給する電源の供給電位とから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力する制御部と、を備えており、全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号である、ことを特徴としている。
　上記の発明によれば、前段の出力スイッチング素子のリークにより自段の入力ゲートの入力端子に異常パルスが発生し入力ゲートを導通させようとしても、前段の第１のクロック信号に相当する第２のクロック信号がアクティブになる度に充電ノードが第１のスイッチング素子によってＬｏｗ引きされていることにより、充電ノードは突き上げを受けることなく非アクティブな電位レベルに安定化され、リークは後段側へ連鎖的には伝達されない。
　以上により、シフトレジスタ段の出力スイッチング素子にリークがあっても誤動作を起こすことを防止することのできるシフトレジスタ回路を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記制御部は、アノードに第２のクロック信号が入力されるダイオード型スイッチング素子からなる第１の制御素子と、上記第１の制御素子のカソードと上記第１のスイッチング素子の上記制御端子に対して非アクティブな電位レベルを供給する電源との間に接続されたスイッチング素子からなる第２の制御素子とを備えており、上記第１の制御素子と上記第２の制御素子との接続点が上記第１のスイッチング素子の上記制御端子に接続されていることを特徴としている。
　上記の発明によれば、第２のクロック信号がアクティブになるときに充電ノードをＬｏｗ引きすることができるので、前段の出力端子にリーク電流による突き上げが発生しても、充電ノードは追従して引き上げられることがなくなり、異常パルスの発生を抑制することができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記制御部は、一端に第２のクロック信号が入力される容量からなる第１の制御素子と、上記第１の制御素子の他端と上記第１のスイッチング素子の上記制御端子に対して非アクティブな電位レベルを供給する電源との間に接続されたスイッチング素子からなる第２の制御素子とを備えており、上記第１の制御素子と上記第２の制御素子との接続点が上記第１のスイッチング素子の上記制御端子に接続されていることを特徴としている。
　上記の発明によれば、第２のクロック信号のアクティブな電位レベルが頻繁に印加される箇所に容量を用いているので、トランジスタの閾値電圧のシフトのような特性変化がなく、回路全体の信頼性が向上するという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記制御部は、アノードが上記第１のスイッチング素子の上記制御端子に対してアクティブな電位レベルを供給する電源に接続されたダイオード型スイッチング素子からなる第１の制御素子と、上記第１の制御素子のカソードと上記第１のスイッチング素子の上記制御端子に対して非アクティブな電位レベルを供給する電源との間に接続されたスイッチング素子からなる第２の制御素子とを備えており、上記第１の制御素子と上記第２の制御素子との接続点は上記第１のスイッチング素子の上記制御端子に接続されていることを特徴としている。
　上記の発明によれば、第１の制御素子のアノードが第１のスイッチング素子の制御端子に対してアクティブな電位レベルを供給する電源によってプルアップされるので、充電ノードが非アクティブな電位レベルであるときは第１のスイッチング素子を導通させることができるとともに、充電ノードがアクティブな電位レベルであるときは第１のスイッチング素子が遮断することができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記制御部は、上記第１のスイッチング素子の上記制御端子と、上記第１のスイッチング素子の上記制御端子に対して非アクティブな電位レベルを供給する電源との間に接続されたスイッチング素子からなる第３の制御素子を備えており、上記第３の制御素子は上記第１のクロック信号によって導通および遮断が制御されることを特徴としている。
　上記の発明によれば、第１のスイッチング素子の制御端子を非アクティブな電位レベルに保持する期間に、第１のクロック信号がアクティブになる度に第３の制御素子が導通状態となって、第１のスイッチング素子の制御端子をＬｏｗ引きする。従って、第１のクロック信号がアクティブな電位レベルとなる期間に、第１のスイッチング素子の制御端子がフローティングとなることを防止する。従って、第１のスイッチング素子の制御端子を非アクティブな電位レベルに保持する期間に、当該非アクティブな電位レベルに安定化させることができるという効果を奏する。
　また、第１のスイッチング素子がアモルファスシリコンで作製されたトランジスタである場合には、トランジスタのＯＮデューティが大きいほど、ゲートに印加される直流バイアスが大きくなるため、閾値電圧のシフト現象が発生しやすい。シフト現象によってトランジスタが動作しなくなる虞もある。しかし、上記のように第１のスイッチング素子の制御端子をＬｏｗ引きするようにすれば、第１のスイッチング素子の制御端子に印加される直流バイアスを小さくすることができるので、回路全体の信頼性をより向上させることができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記制御部は、上記入力ゲートの入力端子と、上記入力ゲートに対して非アクティブな電位レベルを供給する電源との間に接続されたスイッチング素子からなる第４の制御素子を備えており、上記第４の制御素子の導通および遮断の制御端子は上記第１のスイッチング素子の上記制御端子に接続されていることを特徴としている。
　上記の発明によれば、上記第１のスイッチング素子の制御端子がアクティブな電位レベルになる度に、前段の出力端子をＬｏｗ引きすることができる。従って、出力端子がＬｏｗ引きされるので、各段の出力が行われない期間に、出力端子を非アクティブな電位レベルに安定化させることができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記制御部は、上記入力ゲートの入力端子と、上記出力端子との間に接続されたスイッチング素子からなる第４の制御素子を備えており、上記第４の制御素子の導通および遮断の制御端子は上記第１のスイッチング素子の上記制御端子に接続されていることを特徴としている。
　上記の発明によれば、出力端子は第２のクロック信号がアクティブのときに第２のスイッチング素子によってＬｏｗ引きされているので、前段の出力端子は第４の制御素子および第２のスイッチング素子を介して第２のクロック信号がアクティブのときにＬｏｗ引きされるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記充電ノードと上記出力端子とが容量によって結合されていることを特徴としている。
　上記の発明によれば、充電ノードと出力端子とを結合する容量はブートストラップ効果を奏する容量となるが、出力スイッチング素子にリークがあっても充電ノードの電位レベルの変化を抑制することができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に第３のスイッチング素子が接続されており、上記出力端子と上記出力端子に対して非アクティブな電位レベルを供給する電源との間に第４のスイッチング素子が接続されており、上記第３のスイッチング素子および上記第４のスイッチング素子のそれぞれの導通および遮断の制御端子は、次段の上記出力端子に接続されていることを特徴としている。
　上記の発明によれば、次段の出力によって、自段の充電ノードを非アクティブな電位レベルにリセットすることができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号との２相のクロック信号を用いてシフト動作を行うことを特徴としている。
　上記の発明によれば、従来からある２相のクロック信号供給システムにおいて、適正なリーク補償を行うことができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む３相以上のクロック信号を用いてシフト動作を行うことを特徴としている。
　上記の発明によれば、クロック信号を３相以上とするので、第１のクロック信号および第２のクロック信号の他に、さらにシフトレジスタ段の他の動作を追加することができるので、シフトレジスタ段により細かい動作を規定することができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、アモルファスシリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、アモルファスシリコンを用いたシフトレジスタ回路において、スイッチング素子としてトランジスタを採用する場合に、閾値電圧のシフト現象を抑制して安定にＬｏｗ引きすることができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、微結晶シリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、閾値電圧のばらつきが小さい微結晶シリコンを用いたシフトレジスタ回路においてリーク補償を行うＬｏｗ引きを行うので、Ｌｏｗ引きによる閾値電圧のシフト現象をアモルファスシリコンよりもさらに有利に抑制することができることが、トランジスタの動作を極めて設計通りに安定させることに寄与するという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、多結晶シリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、移動度は大きいが閾値電圧のばらつきが大きい多結晶シリコンを用いたシフトレジスタ回路においてリーク補償を行うＬｏｗ引きを行うので、リークによるトランジスタの誤動作のマージンを少しでも大きくすることができる分、移動度が大きいことの利点をよりよく活かすことに寄与するという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記シフトレジスタ回路を表示の駆動に用いることを特徴としている。
　上記の発明によれば、シフトレジスタ段の出力スイッチング素子にリークがあっても誤動作を起こすことを防止することのできるシフトレジスタ回路を備えた表示装置を実現することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記シフトレジスタ回路が走査信号線駆動回路に用いられていることを特徴としている。
　上記の発明によれば、シフトレジスタ回路の動作の信頼性が高まることにより、良好な表示を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記シフトレジスタ回路が、表示パネルに表示領域とモノリシックに形成されていることを特徴としている。
　上記の発明によれば、シフトレジスタ回路が表示パネルに表示領域とモノリシックに形成された、構成簡略化に有利な表示装置に、シフトレジスタ回路の動作を高信頼化させることにより、良好な表示を行わせることができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、上記課題を解決するために、各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、各上記シフトレジスタ段は、入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に接続された第１のスイッチング素子とを備えており、全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号であるシフトレジスタ回路を駆動するシフトレジスタ回路の駆動方法であって、上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第２のクロック信号のアクティブな期間における上記第２のクロック信号のアクティブな電位レベルとから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力することを特徴としている。
　上記の発明によれば、前段の出力スイッチング素子のリークにより自段の入力ゲートの入力端子に異常パルスが発生し入力ゲートを導通させようとしても、前段の第１のクロック信号に相当する第２のクロック信号がアクティブになる度に充電ノードが第１のスイッチング素子によってＬｏｗ引きされていることにより、充電ノードは突き上げを受けることなく非アクティブな電位レベルに安定化され、リークは後段側へ連鎖的には伝達されない。
　以上により、シフトレジスタ段の出力スイッチング素子にリークがあっても誤動作を起こすことを防止することのできるシフトレジスタ回路の駆動方法を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、上記課題を解決するために、各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、各上記シフトレジスタ段は、入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、上記充電ノードと上記出力端子との間に接続された第１のスイッチング素子とを備えており、全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号であるシフトレジスタ回路を駆動するシフトレジスタ回路の駆動方法であって、上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第２のクロック信号のアクティブな期間における上記第２のクロック信号のアクティブな電位レベルとから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力することを特徴としている。
　上記の発明によれば、前段の出力スイッチング素子のリークにより自段の入力ゲートの入力端子に異常パルスが発生し入力ゲートを導通させようとしても、前段の第１のクロック信号に相当する第２のクロック信号がアクティブになる度に充電ノードが第１のスイッチング素子によってＬｏｗ引きされていることにより、充電ノードは突き上げを受けることなく非アクティブな電位レベルに安定化され、リークは後段側へ連鎖的には伝達されない。
　以上により、シフトレジスタ段の出力スイッチング素子にリークがあっても誤動作を起こすことを防止することのできるシフトレジスタ回路の駆動方法を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、上記課題を解決するために、各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、各シフトレジスタ段は、入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に接続された第１のスイッチング素子とを備えており、全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号であるシフトレジスタ回路を駆動するシフトレジスタ回路の駆動方法であって、上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第１のスイッチング素子の上記制御端子に対してアクティブな電位レベルを供給する電源の供給電位とから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力することを特徴としている。
　上記の発明によれば、前段の出力スイッチング素子のリークにより自段の入力ゲートの入力端子に異常パルスが発生し入力ゲートを導通させようとしても、前段の第１のクロック信号に相当する第２のクロック信号がアクティブになる度に充電ノードが第１のスイッチング素子によってＬｏｗ引きされていることにより、充電ノードは突き上げを受けることなく非アクティブな電位レベルに安定化され、リークは後段側へ連鎖的には伝達されない。
　以上により、シフトレジスタ段の出力スイッチング素子にリークがあっても誤動作を起こすことを防止することのできるシフトレジスタ回路の駆動方法を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路は、以上のように、各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、各上記シフトレジスタ段は、入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に接続された第１のスイッチング素子と、上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第２のクロック信号のアクティブな期間における上記第２のクロック信号のアクティブな電位レベルとから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力する制御部と、を備えており、全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号である。
　以上により、シフトレジスタ段の出力スイッチング素子にリークがあっても誤動作を起こすことを防止することのできるシフトレジスタ回路を実現することができるという効果を奏する。
本発明の実施形態を示すものであり、シフトレジスタ回路の各段の構成を示す回路図である。 図１の構成の各段の動作を示すタイミングチャートである。 図１の構成の各段の、出力スイッチング素子にリークが発生した場合の動作を説明するタイミングチャートである。 図１の構成をより詳細に示す回路図である。 図４の第１の変形例の構成を示す回路図である。 図４の第２の変形例の構成を示す回路図である。 図４の第３の変形例の構成を示す回路図である。 図４の第４の変形例の構成を示す回路図である。 図４の第５の変形例の構成を示す回路図である。 本発明の実施形態を示すものであり、シフトレジスタ回路の各段の他の構成を示す回路図である。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 従来技術を示すものであり、シフトレジスタ回路の構成を示すブロック図である。 図１２のシフトレジスタ回路が備える各段の構成を示す回路図である。 図１３の各段の動作を示すタイミングチャートである。 図１２のシフトレジスタ回路の動作を示すタイミングチャートである。 従来技術を示すものであり、シフトレジスタ回路の各段の他の構成を示すブロック図である。 従来技術を示すものであり、シフトレジスタ回路のリークを伴う動作を示すタイミングチャートである。
　本発明の一実施形態について図１ないし図１１に基づいて説明すると以下の通りである。
　図１１に、本実施形態に係る表示装置である液晶表示装置１１の構成を示す。
　液晶表示装置１１は、表示パネル１２、フレキシブルプリント基板１３、および、コントロール基板１４を備えている。
　表示パネル１２は、ガラス基板上にアモルファスシリコンを用いて表示領域１２ａ、複数のゲートライン（走査信号線）ＧＬ…、複数のソースライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）１５が作りこまれたアクティブマトリクス型の表示パネルである。多結晶シリコン、ＣＧシリコン、微結晶シリコンなどをもちいて表示パネル１２を作製することもできる。表示領域１２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートラインＧＬに接続されており、ＴＦＴ２１のソースはソースラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
　複数のゲートラインＧＬ…はゲートラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎからなり、それぞれゲートドライバ（走査信号線駆動回路）１５の出力に接続されている。複数のソースラインＳＬ…はソースラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍからなり、それぞれ後述するソースドライバ１６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
　ゲ－トドライバ１５は、表示パネル１２上で表示領域１２ａに対してゲートラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、ゲートラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。さらに他のゲ－トドライバが、表示パネル１２上で表示領域１２ａに対してゲートラインＧＬ…の延びる方向の他方側に隣接する領域に設けられて、上記ゲートドライバ１５と互いに異なるゲートラインＧＬを走査するようになっていてもよい。これらのゲートドライバは表示パネル１２に、アモルファスシリコンや多結晶シリコンを用いて、表示領域１２ａとモノリシックに作りこまれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称されるゲートドライバは全てゲートドライバ１５に含まれ得る。
　フレキシブルプリント基板１３は、ソースドライバ１６を備えている。ソースドライバ１６はソースラインＳＬ…のそれぞれにデータ信号を供給する。コントロール基板１４はフレキシブルプリント基板１３に接続されており、ゲートドライバ１５およびソースドライバ１６に必要な信号や電源を供給する。コントロール基板１４から出力されたゲートドライバ１５へ供給する信号および電源は、フレキシブルプリント基板１３を介して表示パネル１２上からゲートドライバ１５へ供給される。
　ゲ－トドライバ１５のようにゲートドライバをゲートモノリシックで構成する場合には、一行分の絵素ＰＩＸ…を全て同色絵素で構成し、ゲートドライバ１５がＲＧＢの色ごとにゲートラインＧＬ…を駆動するのに適している。この場合には、ソースドライバ１６を色ごとに用意する必要がないので、ソースドライバ１６やフレキシブルプリント基板１３の規模を縮小することができるので有利である。
　ゲートドライバ１５の構成には、前述の図１２のシフトレジスタ回路と同様の段縦続接続構成を用いることができる。すなわち、全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されている。クロック信号ＣＫ１・ＣＫ２、Ｌｏｗ電源電圧ＶＳＳ、および、ゲートスタートパルスＧＳＰも、図１２～図１５と同様のものを用いることができる。特に、シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側のシフトレジスタ段の第２のクロック信号は、前段側のシフトレジスタ段に上記第１のクロック信号として入力されるクロック信号である。
　図１に、本実施形態のシフトレジスタ回路の各段（シフトレジスタ段）ＳＲｋ（ｋは自然数）の構成を示す。
　本実施形態では、ｋが奇数の段ＳＲｋにおいては、クロック信号ＣＫ１を第１のクロック信号、クロック信号ＣＫ２を第２のクロック信号とし、ｋが偶数の段ＳＲｋにおいては、クロック信号ＣＫ２を第１のクロック信号、クロック信号ＣＫ１を第２のクロック信号とする。すなわち、クロック入力端子ＣＫＡに入力されるクロック信号を第１のクロック信号とし、クロック入力端子ＣＫＢに入力されるクロック信号を第２のクロック信号とする。シフトレジスタ回路全体では、互いに位相の異なる第１のクロック信号と第２のクロック信号との２相のクロック信号を用いてシフト動作を行う。
　各段ＳＲｋは、トランジスタＴ１・Ｔ２・Ｔ３・Ｔ４・Ｔ５、制御部１、および容量Ｃ１を備えている。トランジスタＴ５は出力スイッチング素子、トランジスタＴ１は入力ゲート、トランジスタＴ２は第２のスイッチング素子、トランジスタＴ６は第１のスイッチング素子、トランジスタＴ３は第３のスイッチング素子、トランジスタＴ４は第４のスイッチング素子を、それぞれ構成している。また、制御部１は、ＡＮＤ回路２およびトランジスタＴ６を備えている。上記トランジスタはここでは全てｎチャネル型のＴＦＴであるが、ｐチャネル型でもよいし、ｎチャネル型とｐチャネル型とが混ざっていてもよい。なお、各スイッチング素子において、ドレインとソースとは互いに、スイッチング素子の導通経路の一方の端子と他方の端子との関係にあり、ゲートは上記導通経路の導通および遮断の制御端子に相当している。また、各スイッチング素子は、ＴＦＴ以外の電界効果トランジスタでもよい。このようなトランジスタの極性および型、スイッチング素子の種類については、本実施形態の他の構成例でも同様である。
　トランジスタＴ１において、ゲートおよびドレインはセット端子ＳＥＴに、ソースはトランジスタＴ５のゲートに、それぞれ接続されている。各段ＳＲｋの出力トランジスタであるトランジスタＴ５において、ドレインはクロック入力端子ＣＫＡに、ソースは出力端子ＧＯＵＴに、それぞれ接続されている。すなわち、トランジスタＴ５は伝送ゲートとして、クロック入力端子ＣＫＡに入力されるクロック信号の通過および遮断を行う。容量Ｃ１は、トランジスタＴ５のゲートとソースとの間に接続されている。トランジスタＴ５のゲートと同電位のノードをｎｅｔＡと称する。
　トランジスタＴ３において、ゲートはリセット端子ＲＥＳＥＴに、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴ４において、ゲートはリセット端子ＲＥＳＥＴに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　トランジスタＴ２において、ゲートはクロック端子ＣＫＢに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　制御部１において、ＡＮＤ回路２は２入力のゲート回路であり、一方の入力がアクティブＬｏｗ、他方の入力がアクティブＨｉｇｈである。アクティブＬｏｗの入力はノードｎｅｔＡに接続されており、アクティブＨｉｇｈの入力はクロック端子ＣＫＢに接続されている。また、制御部１のトランジスタＴ６において、ゲートはＡＮＤ回路２の出力端子に、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　次に、図２および図３を用いて、各段ＳＲｋの動作について説明する。
　入力ゲート（トランジスタＴ１）の入力端子であるセット端子ＳＥＴにシフトパルスが入力されるまでは、トランジスタＴ４・Ｔ５がハイインピーダンス状態であるとともに、トランジスタＴ２がクロック入力端子ＣＫＢから入力されるクロック信号がＨｉｇｈレベルになるたびにＯＮ状態となり、出力端子ＧＯＵＴはＬｏｗを保持する期間となる。また、この期間には、充電ノードであるノードｎｅｔＡもＬｏｗを保持する期間となるが、クロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）である期間にＡＮＤゲート２の出力であるノードｎｅｔＢがＨｉｇｈとなることから、トランジスタＴ６がＯＮ状態となるので、ノードｎｅｔＡはＬｏｗ電源電圧ＶＳＳにＬｏｗ引きされる。ここではＬｏｗ電源電圧ＶＳＳは、トランジスタＴ５のゲートおよび出力端子ＧＯＵＴに対して非アクティブな電位レベルを供給する電源である。
　セット端子ＳＥＴにシフトパルスである前段の出力信号ＧＯＵＴのゲートパルスが入力されると、段ＳＲｋは出力パルスを生成する期間となり、トランジスタＴ１がＯＮ状態となって容量Ｃ１を充電する。容量Ｃ１が充電されることにより、ゲートパルスのＨｉｇｈレベルをＶＧＨ、トランジスタＴ１の閾値電圧をＶｔｈとして、ノードｎｅｔＡの電位がＶＧＨ－Ｖｔｈまで上昇する。この結果、トランジスタＴ５がＯＮ状態になり、クロック入力端子ＣＫＡから入力されたクロック信号がトランジスタＴ５のソースに現れるが、クロック入力端子ＣＫにクロックパルス（Ｈｉｇｈレベル）が入力された瞬間に容量Ｃ１のブートストラップ効果によってノードｎｅｔＡの電位が突き上げられるので、トランジスタＴ５は大きなオーバドライブ電圧を得ることとなる。これにより、入力されたクロックパルスのＶＧＨの電位レベルが段ＳＲｋの出力端子ＧＯＵＴに伝送されて出力され、ゲートパルスＧｋ（出力信号ＧＯＵＴのパルス）となる。
　ノードｎｅｔＡの電位がこのようにトランジスタＴ５のゲートに対してアクティブな電位レベルにあるときには、ＡＮＤ回路２の出力はＬｏｗとなるので、トランジスタＴ６はＯＦＦ状態にある。
　セット端子ＳＥＴへのゲートパルスの入力が終了すると、トランジスタＴ１がＯＦＦ状態となる。そして、ノードｎｅｔＡおよび段ＳＲｋの出力端子ＧＯＵＴがフローティングとなることによる電荷の保持を解除するために、リセット端子ＲＥＳＥＴに入力されるリセットパルスとしての次段ＳＲｋ＋１のゲートパルスＧｋ＋１によってトランジスタＴ３・Ｔ４をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧＯＵＴをＬｏｗ電源入力端子ＶＳＳに接続する。これによりトランジスタＴ５がＯＦＦ状態となる。リセットパルスの入力が終了すると、段ＳＲｋが出力パルスを生成する期間は終了し、出力端子ＧＯＵＴは再びＬｏｗを保持する期間となる。
　出力端子ＧＯＵＴがＬｏｗを保持する期間になると、再び、クロック入力端子ＣＫＢに入力されるクロック信号のアクティブな期間に、ＡＮＤ回路２の出力がＨｉｇｈレベルとなってトランジスタＴ６がＯＮ状態となって、ノードｎｅｔＡがＬｏｗ引きされる。
　上記のように制御部１が動作するので、例えば図３に示すように、ｃでリセットパルスによってノードｎｅｔＡがリセットされた後に、クロック入力端子ＣＫＡに入力されるクロック信号がアクティブ（Ｈｉｇｈ）になってこれがトランジスタＴ５のリークによってａで示すように出力端子ＧＯＵＴ側に漏出したとしても、前段のクロック端子ＣＫＡに入力されるクロック信号に相当する、クロック端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）になる度にノードｎｅｔＡがＬｏｗ引きされることにより、ｂで示すようにノードｎｅｔＡは突き上げを受けることなく非アクティブな電位レベル（Ｌｏｗ、ＶＳＳ）に安定化され、リークは後段側へ連鎖的には伝達されない。
　以上により、シフトレジスタ段の出力スイッチング素子にリークがあっても誤動作を起こすことを防止することのできるシフトレジスタ回路、および、それを備える表示装置ならびにシフトレジスタの駆動方法を実現することができる。
　また、このようなリークによる誤動作の防止を、シフトレジスタ回路のシフト動作に用いる信号以外に特別な信号を供給することなく、行うことができる。
　次に、図４に、制御部１のさらに詳しい構成を示す。
　図４では、ＡＮＤ回路２がトランジスタＴ７・Ｔ８で構成された例が示されている。トランジスタＴ７は第１の制御素子、トランジスタＴ８は第２の制御素子を構成している。トランジスタＴ７において、ゲートおよびドレインはクロック入力端子ＣＫＢに接続されており、ゲートおよびドレインがアノードであってソースがカソードとなるダイオード型スイッチング素子として機能する。トランジスタＴ８において、ゲートはノードｎｅｔＡに、ドレインはトランジスタＴ７のソースに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴ７とトランジスタＴ８との接続点はＡＮＤ回路２の出力端子すなわちノードｎｅｔＢであり、トランジスタＴ６のゲートに接続されている。
　トランジスタＴ７はダイオード接続されているので、クロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）になるときに、ノードｎｅｔＢをアクティブな電位レベル（Ｈｉｇｈ）にプルアップする。トランジスタＴ８はノードｎｅｔＡがアクティブな電位レベル（Ｈｉｇｈ）になっているときに、ノードｎｅｔＢを非アクティブな電位レベル（Ｌｏｗ）にプルダウンして、トランジスタＴ６がＯＮ状態とならないようにマスクをかける役割をしている。
　トランジスタＴ７・Ｔ８により、クロック入力端子ＣＫＢがアクティブな電位レベル（Ｈｉｇｈ）になるときにノードｎｅｔＡをＬｏｗ引きすることができるので、前段の出力端子ＧＯＵＴにリーク電流による突き上げが発生しても、ノードｎｅｔＡは追従して引き上げられることがなくなり、異常パルスの発生を抑制することができる。
　次に、図５に、制御部１の第１の変形例の構成を示す。
　図５の制御部１では、図４の制御部１に、さらにトランジスタＴ９が追加されている。トランジスタＴ９は第３の制御素子を構成している。トランジスタＴ９において、ゲートはクロック入力端子ＣＫＡに、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　これにより、ノードｎｅｔＢを非アクティブな電位レベル（Ｌｏｗ、ＶＳＳ）に保持する期間に、クロック入力端子ＣＫＡに入力されるクロック信号がアクティブになる度にトランジスタＴ９がＯＮ状態となって、ノードｎｅｔＢをＬｏｗ引きする。従って、クロック入力端子ＣＫＡがクロック信号のアクティブな電位レベル（Ｈｉｇｈ）となる期間に、ノードｎｅｔＢがフローティングとなることを防止する。従って、ノードｎｅｔＢを非アクティブな電位レベル（Ｌｏｗ、ＶＳＳ）に保持する期間に、当該非アクティブな電位レベルに安定化させることができる。
　また、トランジスタがアモルファスシリコンで作製されている場合には、トランジスタのＯＮデューティが大きいほど、ゲートに印加される直流バイアスが大きくなるため、閾値電圧Ｖｔｈのシフト現象が発生しやすい。シフト現象によってトランジスタが動作しなくなる虞もある。しかし、上記のようにノードｎｅｔＢをＬｏｗ引きするようにすれば、トランジスタＴ６のゲートに印加される直流バイアスを小さくすることができるので、回路全体の信頼性をより向上させることができる。
　次に、図６に、制御部１の第２の変形例の構成を示す。
　図６の制御部１では、図５の制御部１に、さらにトランジスタＴ１０が追加されている。トランジスタＴ１０は第４の制御素子を構成している。トランジスタＴ１０において、ゲートはノードｎｅｔＢに、ドレインはセット端子ＳＥＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　これにより、ノードｎｅｔＢがアクティブな電位レベル（Ｈｉｇｈ）になる度に、前段の出力端子ＧＯＵＴをＬｏｗ引きすることができる。出力端子ＧＯＵＴがＬｏｗ引きされるので、各段のゲート出力が行われない期間に、出力端子ＧＯＵＴを非アクティブな電位レベルに安定化させることができる。
　次に、図７に、制御部１の第３の変形例の構成を示す。
　図７の制御部１は、図５の制御部１におけるトランジスタＴ６のソースがＬｏｗ電源入力端子ＶＳＳの代わりに出力端子ＧＯＵＴに接続された構成である。これによれば、出力端子ＧＯＵＴはクロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）のときにトランジスタＴ２によってＬｏｗ引きされているので、ノードｎｅｔＡはトランジスタＴ６・Ｔ２を介してクロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）のときにＬｏｗ引きされる。従って、図５の構成と同様の効果が得られる。
　また、トランジスタＴ６のソースを出力端子ＧＯＵＴに接続する代わりにクロック入力端子ＣＫＡに接続するようにしても、クロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）のときにはクロック入力端子ＣＫＡに入力されるクロック信号は非アクティブ（Ｌｏｗ、ＶＳＳ）になっているため、同様の効果が得られる。
　次に、図８に、制御部１の第４の変形例の構成を示す。
　図８の制御部１は、図６の制御部１におけるトランジスタＴ１０のソースがＬｏｗ電源入力端子ＶＳＳの代わりに出力端子ＧＯＵＴに接続された構成である。これによれば、出力端子ＧＯＵＴはクロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）のときにトランジスタＴ２によってＬｏｗ引きされているので、前段の出力端子ＧＯＵＴはトランジスタＴ１０・Ｔ２を介してクロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）のときにＬｏｗ引きされる。従って、図６の構成と同様の効果が得られる。
　また、トランジスタＴ６のソースを出力端子ＧＯＵＴに接続する代わりにクロック入力端子ＣＫＡに接続するようにしても、クロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）のときにはクロック入力端子ＣＫＡに入力されるクロック信号は非アクティブ（Ｌｏｗ、ＶＳＳ）になっているため、同様の効果が得られる。
　次に、図９に、制御部１の第５の変形例の構成を示す。
　図９の制御部１は、図４の制御部１におけるクロック入力端子ＣＫＢとトランジスタＴ８のドレインとの間に、第１の制御素子としてトランジスタＴ７の代わりに容量Ｃ２が接続された構成である。
　これによれば、ノードｎｅｔＢは容量Ｃ２を介してクロック入力端子ＣＫＢと容量結合しているので、ノードｎｅｔＡが非アクティブな電位レベル（Ｌｏｗ）であるときにクロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）になればノードｎｅｔＢをアクティブな電位レベル（Ｈｉｇｈ）とし、ノードｎｅｔＡがアクティブな電位レベル（Ｈｉｇｈ）であるときにクロック入力端子ＣＫＢに入力されるクロック信号が非アクティブ（Ｌｏｗ）になればノードｎｅｔＢを非アクティブな電位レベル（Ｌｏｗ）とすることができる。
　この場合に、図４とは異なって、クロック入力端子ＣＫＢに入力されるクロック信号のアクティブな電位レベル（Ｈｉｇｈ）が頻繁に印加される箇所に容量Ｃ２を用いているので、トランジスタの閾値電圧のシフトのような特性変化がなく、回路全体の信頼性が向上する。
　次に、図１０に、本実施形態の他の制御部の構成を示す。
　図１０の制御部は、図５の制御部１においてトランジスタＴ７のゲートおよびドレインが、クロック入力端子ＣＫＢに接続される代わりにＨｉｇｈ電源ＶＤＤに接続された構成である。Ｈｉｇｈ電源ＶＤＤは、ノードｎｅｔＢ、すなわちトランジスタＴ６のゲートに対して、アクティブな電位レベル（Ｈｉｇｈ）を供給する電源である。
　これによれば、トランジスタＴ７のゲートおよびドレインがＨｉｇｈ電源ＶＤＤによってプルアップされるので、ノードｎｅｔＡが非アクティブな電位レベル（Ｌｏｗ）であるときはノードｎｅｔＢがアクティブな電位レベル（Ｈｉｇｈ）となり、ノードｎｅｔＡがアクティブな電位レベル（Ｈｉｇｈ）であるときはノードｎｅｔＢが非アクティブな電位レベル（Ｌｏｗ）となる。従って、図４および図５の構成と同様の効果を得ることができる。また、ノードｎｅｔＢは、トランジスタＴ９によって、クロック入力端子ＣＫＡに入力されるクロック信号がアクティブ（Ｈｉｇｈ）になるタイミングでＬｏｗ引きされるので、図４と同様のノードｎｅｔＢの電位変化を作ることができる。
　なお、以上の各構成において、トランジスタＴ９・Ｔ１０のそれぞれの使用、トランジスタＴ６・Ｔ１０のソースの上述した接続先の選択、トランジスタＴ７の使用または容量Ｃ２の使用の選択、トランジスタＴ７のゲートおよびドレインの上述した接続先の選択、などは、自由に決定することが可能である。
　また、全てのシフトレジスタ段を合わせた全体のシフト動作には、第１のクロック信号と第２のクロック信号とを含む、互いに位相の異なる３相以上のクロック信号を用いることができ、一般には２相以上のクロック信号とすることが可能である。３相以上の場合には、第１のクロック信号および第２のクロック信号の他に、さらにシフトレジスタ段の他の動作を追加することができるので、シフトレジスタ段により細かい動作を規定することができる。前述した２相の場合には、従来のクロック信号供給システムにおいて、適正なリーク補償を行うことができるという利点がある。
　以上、本実施形態について述べた。本発明はＥＬ表示装置など、シフトレジスタ回路を用いる他の表示装置にも適用可能である。
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、液晶表示装置やＥＬ表示装置などの表示装置に特に好適に使用することができる。
　１　　　　　　　制御部
　２　　　　　　　ＡＮＤ回路
　１１　　　　　　液晶表示装置（表示装置）
　１５　　　　　　ゲートドライバ（走査信号線駆動回路）
　ＳＲ　　　　　　段
　ＣＫ１、ＣＫ２　クロック信号（第１のクロック信号、第２のクロック信号）
　ｎｅｔＡ　　　　ノード（充電ノード）
　ＧＯＵＴ　　　　出力端子
　Ｔ１　　　　　　トランジスタ（入力ゲート、ダイオード型スイッチング素子）
　Ｔ２　　　　　　トランジスタ（第２のスイッチング素子）
　Ｔ５　　　　　　トランジスタ（出力スイッチング素子）
　Ｔ６　　　　　　トランジスタ（第１のスイッチング素子）

Claims (24)

  1. 　各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、
    　各上記シフトレジスタ段は、
    　入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、
    　上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、
    　上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に接続された第１のスイッチング素子と、
    　上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第２のクロック信号のアクティブな期間における上記第２のクロック信号のアクティブな電位レベルとから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力する制御部と、
    を備えており、
    　全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、
    　シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号である、
    ことを特徴とするシフトレジスタ回路。
  2. 　各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、
    　各上記シフトレジスタ段は、
    　入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、
    　上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、
    　上記充電ノードと上記出力端子との間に接続された第１のスイッチング素子と、
    　上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第２のクロック信号のアクティブな期間における上記第２のクロック信号のアクティブな電位レベルとから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力する制御部と、
    を備えており、
    　全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、
    　シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号である、
    ことを特徴とするシフトレジスタ回路。
  3. 　各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、
    　各上記シフトレジスタ段は、
    　入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、
    　上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、
    　上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に接続された第１のスイッチング素子と、
    　上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第１のスイッチング素子の上記制御端子に対してアクティブな電位レベルを供給する電源の供給電位とから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力する制御部と、
    を備えており、
    　全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、
    　シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号である、
    ことを特徴とするシフトレジスタ回路。
  4. 　上記制御部は、アノードに第２のクロック信号が入力されるダイオード型スイッチング素子からなる第１の制御素子と、上記第１の制御素子のカソードと上記第１のスイッチング素子の上記制御端子に対して非アクティブな電位レベルを供給する電源との間に接続されたスイッチング素子からなる第２の制御素子とを備えており、上記第１の制御素子と上記第２の制御素子との接続点が上記第１のスイッチング素子の上記制御端子に接続されていることを特徴とする請求項１または２に記載のシフトレジスタ回路。
  5. 　上記制御部は、一端に第２のクロック信号が入力される容量からなる第１の制御素子と、上記第１の制御素子の他端と上記第１のスイッチング素子の上記制御端子に対して非アクティブな電位レベルを供給する電源との間に接続されたスイッチング素子からなる第２の制御素子とを備えており、上記第１の制御素子と上記第２の制御素子との接続点が上記第１のスイッチング素子の上記制御端子に接続されていることを特徴とする請求項１または２に記載のシフトレジスタ回路。
  6. 　上記制御部は、アノードが上記第１のスイッチング素子の上記制御端子に対してアクティブな電位レベルを供給する電源に接続されたダイオード型スイッチング素子からなる第１の制御素子と、上記第１の制御素子のカソードと上記第１のスイッチング素子の上記制御端子に対して非アクティブな電位レベルを供給する電源との間に接続されたスイッチング素子からなる第２の制御素子とを備えており、上記第１の制御素子と上記第２の制御素子との接続点は上記第１のスイッチング素子の上記制御端子に接続されていることを特徴とする請求項３に記載のシフトレジスタ回路。
  7. 　上記制御部は、上記第１のスイッチング素子の上記制御端子と、上記第１のスイッチング素子の上記制御端子に対して非アクティブな電位レベルを供給する電源との間に接続されたスイッチング素子からなる第３の制御素子を備えており、上記第３の制御素子は上記第１のクロック信号によって導通および遮断が制御されることを特徴とする請求項４から６までのいずれか１項に記載のシフトレジスタ回路。
  8. 　上記制御部は、上記入力ゲートの入力端子と、上記入力ゲートに対して非アクティブな電位レベルを供給する電源との間に接続されたスイッチング素子からなる第４の制御素子を備えており、上記第４の制御素子の導通および遮断の制御端子は上記第１のスイッチング素子の上記制御端子に接続されていることを特徴とする請求項４から７までのいずれか１項に記載のシフトレジスタ回路。
  9. 　上記制御部は、上記入力ゲートの入力端子と、上記出力端子との間に接続されたスイッチング素子からなる第４の制御素子を備えており、上記第４の制御素子の導通および遮断の制御端子は上記第１のスイッチング素子の上記制御端子に接続されていることを特徴とする請求項４から７までのいずれか１項に記載のシフトレジスタ回路。
  10. 　上記充電ノードと上記出力端子とが容量によって結合されていることを特徴とする請求項１から９までのいずれか１項に記載のシフトレジスタ回路。
  11. 　上記出力端子と上記出力端子に対して非アクティブな電位レベルを供給する電源との間に第２のスイッチング素子が接続されており、
    　上記第２のスイッチング素子は上記第２のクロック信号によって導通および遮断が制御されることを特徴とする請求項１から１０までのいずれか１項に記載のシフトレジスタ回路。
  12. 　上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に第３のスイッチング素子が接続されており、
    　上記第３のスイッチング素子の導通および遮断の制御端子は、次段の上記出力端子に接続されていることを特徴とする請求項１から１１までのいずれか１項に記載のシフトレジスタ回路。
  13. 　上記出力端子と上記出力端子に対して非アクティブな電位レベルを供給する電源との間に第４のスイッチング素子が接続されており、
    　上記第４のスイッチング素子の導通および遮断の制御端子は、次段の上記出力端子に接続されていることを特徴とする請求項１から１２までのいずれか１項に記載のシフトレジスタ回路。
  14. 　全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号との２相のクロック信号を用いてシフト動作を行うことを特徴とする請求項１から１３までのいずれか１項に記載のシフトレジスタ回路。
  15. 　全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む３相以上のクロック信号を用いてシフト動作を行うことを特徴とする請求項１から１３までのいずれか１項に記載のシフトレジスタ回路。
  16. 　アモルファスシリコンを用いて形成されていることを特徴とする請求項１から１５までのいずれか１項に記載のシフトレジスタ回路。
  17. 　微結晶シリコンを用いて形成されていることを特徴とする請求項１から１５までのいずれか１項に記載のシフトレジスタ回路。
  18. 　多結晶シリコンを用いて形成されていることを特徴とする請求項１から１５までのいずれか１項に記載のシフトレジスタ回路。
  19. 　請求項１から１８までのいずれか１項に記載のシフトレジスタ回路を表示の駆動に用いることを特徴とする表示装置。
  20. 　上記シフトレジスタ回路が走査信号線駆動回路に用いられていることを特徴とする請求項１９に記載の表示装置。
  21. 　上記シフトレジスタ回路が、表示パネルに表示領域とモノリシックに形成されていることを特徴とする請求項１９または２０に記載の表示装置。
  22. 　各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、
    　各上記シフトレジスタ段は、
    　入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、
    　上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、
    　上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に接続された第１のスイッチング素子とを備えており、
    　全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、
    　シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号であるシフトレジスタ回路を駆動するシフトレジスタ回路の駆動方法であって、
    　上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第２のクロック信号のアクティブな期間における上記第２のクロック信号のアクティブな電位レベルとから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力することを特徴とするシフトレジスタ回路の駆動方法。
  23. 　各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、
    　各上記シフトレジスタ段は、
    　入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、
    　上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、
    　上記充電ノードと上記出力端子との間に接続された第１のスイッチング素子とを備えており、
    　全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、
    　シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号であるシフトレジスタ回路を駆動するシフトレジスタ回路の駆動方法であって、
    　上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第２のクロック信号のアクティブな期間における上記第２のクロック信号のアクティブな電位レベルとから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力することを特徴とするシフトレジスタ回路の駆動方法。
  24. 　各シフトレジスタ段のそれぞれについて、互いに位相が異なる第１のクロック信号と第２のクロック信号とが供給されるとともに、全ての上記シフトレジスタ段を合せた全体で上記第１のクロック信号と上記第２のクロック信号とを含む２相以上のクロック信号を用いてシフト動作を行うシフトレジスタ回路であって、
    　各シフトレジスタ段は、
    　入力信号のアクティブな期間にのみ導通して上記入力信号を取り込む入力ゲートと、
    　上記入力ゲートから入力された上記入力信号によって充電される充電ノードと、導通および遮断の制御端子が上記充電ノードに接続されたスイッチング素子からなる出力スイッチング素子であって、上記出力スイッチング素子の導通経路の一方の端子には上記第１のクロック信号が入力されるとともに、上記導通経路の他方の端子は各上記シフトレジスタ段の出力端子に接続された出力スイッチング素子と、
    　上記充電ノードと上記充電ノードに対して非アクティブな電位レベルを供給する電源との間に接続された第１のスイッチング素子とを備えており、
    　全ての上記シフトレジスタ段は、シフトパルスを受け渡しする各２つのシフトレジスタ段間において前段側の上記シフトレジスタ段の上記出力端子が、後段側の上記シフトレジスタ段の上記入力ゲートの入力に接続されていることにより縦続接続されており、シフトパルスを受け渡しする各２つのシフトレジスタ段間において、後段側の上記シフトレジスタ段の上記第２のクロック信号は、前段側の上記シフトレジスタ段に上記第１のクロック信号として入力されるクロック信号であるシフトレジスタ回路を駆動するシフトレジスタ回路の駆動方法であって、
    　上記充電ノードにおける上記充電ノードの非アクティブな電位レベルと、上記第１のスイッチング素子の上記制御端子に対してアクティブな電位レベルを供給する電源の供給電位とから、上記第１のスイッチング素子を導通状態にする制御信号を生成して上記第１のスイッチング素子の導通および遮断の制御端子に出力することを特徴とするシフトレジスタ回路の駆動方法。
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