WO2011118146A1 - 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法 - Google Patents

回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法 Download PDF

Info

Publication number
WO2011118146A1
WO2011118146A1 PCT/JP2011/001461 JP2011001461W WO2011118146A1 WO 2011118146 A1 WO2011118146 A1 WO 2011118146A1 JP 2011001461 W JP2011001461 W JP 2011001461W WO 2011118146 A1 WO2011118146 A1 WO 2011118146A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
circuit board
metal layer
insulating layer
circuit
Prior art date
Application number
PCT/JP2011/001461
Other languages
English (en)
French (fr)
Inventor
佳樹 西川
Original Assignee
住友ベークライト株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友ベークライト株式会社 filed Critical 住友ベークライト株式会社
Publication of WO2011118146A1 publication Critical patent/WO2011118146A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3489—Composition of fluxes; Methods of application thereof; Other methods of activating the contact surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81022—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H01L2224/81204—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding with a graded temperature profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81897—Mechanical interlocking, e.g. anchoring, hook and loop-type fastening or the like
    • H01L2224/81898—Press-fitting, i.e. pushing the parts together and fastening by friction, e.g. by compression of one part against the other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81906—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H01L2224/83204—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding with a graded temperature profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0038—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material combined with laser drilling through a metal layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Definitions

  • Patent Document 2 Japanese Patent Laid-Open No. 2007-142187 describes a semiconductor chip containing a gold stud bump on the main surface on which a semiconductor integrated circuit is formed, and the gold stud bump contains silver. Thereby, it is said that generation
  • a first insulating layer through which a conductor penetrates; A first circuit layer provided on one side of the first insulating layer and connected to the conductor; A second insulating layer covering the first circuit layer and having an opening for exposing a portion of the first circuit layer; A second circuit layer provided on the other side of the first insulating layer and connected to the conductor; A third insulating layer covering the second circuit layer; A metal layer provided in the opening of the second insulating layer and in contact with a part of the first circuit layer exposed from the opening; The metal layer is composed of a metal layer (a) containing copper, a metal layer (b) containing nickel, and a metal layer (c) containing tin in this order from the first circuit layer side.
  • the thickness of (a) is 0 ⁇ m or more and 55 ⁇ m or less
  • the thickness of the metal layer (b) containing nickel is 2 ⁇ m or more and 15 ⁇ m or less
  • the thickness of the metal layer (c) containing tin is 3 ⁇ m or more
  • a circuit board that is 30 ⁇ m or less is provided.
  • the circuit board as described above A semiconductor chip having electrodes; A semiconductor device obtained by bonding, The metal layer of the circuit board part and the electrode of the semiconductor chip are joined, The nickel-containing metal layer (b) remains in a layer state, A layer in which the material constituting the metal layer (c) containing tin and the material constituting the electrode of the semiconductor chip are alloyed is formed on the metal layer (b) containing nickel.
  • a semiconductor device is provided.
  • the conductor penetrates inside, the first circuit layer connected to the conductor is provided on one surface side, and the first circuit layer connected to the conductor on the other surface side is provided.
  • the metal layer is composed of a metal layer (a) containing copper, a metal layer (b) containing nickel, and a metal layer (c) containing tin in this order from the first circuit layer side.
  • a method of manufacturing a circuit board as described above Arranging a plurality of semiconductor chips on a resin layer containing a flux active compound;
  • a method for manufacturing a semiconductor device comprising: dividing the circuit board to obtain a plurality of semiconductor devices each including the semiconductor chip and the divided circuit board.
  • the metal layer is composed of a metal layer (a) containing copper, a metal layer (b) containing nickel, and a metal layer (c) containing tin in this order from the first circuit layer side.
  • the thickness of the metal layer (a) containing copper is 0 ⁇ m or more and 55 ⁇ m or less
  • the thickness of the metal layer (b) containing nickel is 2 ⁇ m or more and 15 ⁇ m or less
  • the metal layer (c) containing tin The thickness is 3 ⁇ m or more and 30 ⁇ m or less.
  • a circuit board that can be reliably bonded to a semiconductor chip, a semiconductor device in which they are bonded, a method for manufacturing the circuit board, and a method for manufacturing the semiconductor device.
  • the circuit board 1 includes a first insulating layer 21 through which the conductor 20 passes, a first circuit layer 22 provided on one side of the first insulating layer 21 and connected to the conductor 20, and the first circuit layer. 22 and a second circuit 23 having an opening formed on a part of the first circuit layer 22 and a second circuit provided on the other side of the first circuit layer 21 and connected to the conductor 20 A layer 24, a third insulating layer 25 covering the second circuit layer 24, and a metal layer 27 provided in the opening of the second insulating layer 23 are provided.
  • the metal layer 27 includes a metal layer (a) 271 containing copper, a metal layer (b) 272 containing nickel, and a metal layer (c) 273 containing tin in this order from the first circuit layer 22 side.
  • the thickness of the metal layer (a) 271 containing copper is 0 ⁇ m or more and 55 ⁇ m or less
  • the thickness of the metal layer (b) 272 containing nickel is 2 ⁇ m or more and 15 ⁇ m or less
  • the thickness of 273 is 3 ⁇ m or more and 30 ⁇ m or less.
  • a resin layer 3 containing a compound having a flux function may cover the second insulating layer 23 and be provided on the metal layer 27.
  • the first insulating layer 21 may include an inorganic fiber base material.
  • inorganic fiber base materials such as glass fiber base materials, such as glass fiber cloth and a glass non-woven cloth, or the fiber cloth or non-fiber cloth which use inorganic compounds other than glass as a component, are mention
  • a glass woven fiber base material is preferable from the viewpoint of rigidity when used as a printed wiring board.
  • thermosetting resin As a material constituting the resin of the first insulating layer 21, for example, it is preferable to include a thermosetting resin and a curing agent.
  • a thermosetting resin an epoxy resin, a cyanate resin, a phenol resin, or the like can be used alone or in combination.
  • an epoxy resin For example, bisphenol type epoxy resins, such as bisphenol A type epoxy resin, bisphenol F type epoxy resin, bisphenol AD type epoxy resin, etc. which are generally used for insulating substrates, phenol Novolak-type epoxy resins, cresol novolak-type epoxy resins, etc. novolak-type epoxy resins, brominated bisphenol A-type epoxy resins, brominated phenol novolac-type epoxy resins, etc.
  • brominated epoxy resins and heterocyclic epoxy resins such as triglycidyl isocyanate
  • heterocyclic epoxy resins such as triglycidyl isocyanate
  • alicyclic epoxy resin, biphenyl type epoxy resin, naphthalene type epoxy resin, glycidyl ester type epoxy resin and the like can be mentioned. These can be used alone or in combination of two or more.
  • the cyanate resin can be obtained, for example, by reacting a halogenated cyanide compound with a phenol and prepolymerizing it by a method such as heating if necessary.
  • Specific examples include bisphenol type cyanate resins such as novolac type cyanate resin, bisphenol A type cyanate resin, bisphenol E type cyanate resin, and tetramethylbisphenol F type cyanate resin.
  • novolac type cyanate resin is preferable. Thereby, the heat resistance improvement by a crosslinking density increase and flame retardance, such as a resin composition, can be improved.
  • the curing agent is not particularly limited.
  • a curing agent having an amino group which is generally used for an insulating substrate, is metaphenylenediamine, paraphenylenediamine, paraxylenediamine, 4,4′- Diaminodiphenylmethane, 4,4′-diaminodiphenylpropane, 4,4′-diaminodiphenyl ether, 4,4′-diaminodiphenylsulfone, 4,4′-diaminodicyclohexane, bis (4-aminophenyl) phenylmethane, 1, 5-Diaminonaphthalene, metaxylylenediamine, paraxylene naphthalene, 1,1-bis (4-aminophenyl) cyclohexane, dicyandiamide, diaminodiethyldimethylphenylmethane, and the like are used.
  • preferred curing agents are 4,4′-diaminodiphenylmethane, dicyandiamide, and diaminodiethyldimethylphenylmethane. Some of these may be used in combination.
  • Borate aluminum nitride, boron nitride, silicon nitride, carbon nitride and other nitrides, strontium titanate, titanates such as barium titanate, and the like.
  • aluminum hydroxide and silica are particularly preferable, and fused silica (particularly spherical fused silica) is preferable in terms of excellent low thermal expansion.
  • the shape is crushed and spherical, but in order to reduce the melt viscosity of the resin composition in order to ensure the impregnation property to the substrate, a usage method suitable for the purpose is used such as using spherical silica.
  • the content of the inorganic filler is preferably 30 to 70 parts by weight, more preferably 40 to 60 parts by weight with respect to 100 parts by weight of the resin component.
  • the average particle diameter of the inorganic filler is not particularly limited, but is preferably 0.05 ⁇ m or more and 10 ⁇ m or less, and particularly preferably 0.3 ⁇ m or more and 5 ⁇ m or less. This average particle diameter can be measured by, for example, a particle size distribution meter (manufactured by HORIBA, LA-500).
  • the inorganic filler is not particularly limited, but an inorganic filler having a monodispersed average particle diameter can also be used, and an inorganic filler having a polydispersed average particle diameter can be used. Furthermore, one or two or more inorganic fillers having an average particle size of monodisperse and / or polydisperse can be used in combination.
  • the following resin film may be used as the first insulating layer 21.
  • the resin film include polyimide resin films such as polyimide resin films, polyetherimide resin films, polyamideimide resin films, polyamide resin films such as polyamide resin films, and polyester resin films such as polyester resin films. .
  • a polyimide resin film is mainly preferable. Thereby, especially an elasticity modulus and heat resistance can be improved.
  • the thickness of the first insulating layer 21 as described above is preferably 30 ⁇ m or more and 200 ⁇ m or less, and more preferably 40 ⁇ m or more and 120 ⁇ m or less.
  • the conductor 20 penetrates through the first insulating layer 21.
  • the conductor 20 is a metal, for example, copper via.
  • the conductor 20 is connected to a first circuit layer 22 and a second circuit layer 24 provided on the front and back surfaces of the first insulating layer 21, respectively.
  • the first circuit layer 22 and the second circuit layer 24 are each a metal circuit, for example, a copper circuit.
  • the second insulating layer 23 covers the first circuit layer 22, and an opening is formed in a portion located above a part of the first circuit layer 22. Further, a metal layer 27 connected to the first circuit layer 22 is disposed in the opening.
  • the thickness of the metal layer 27 is preferably 85 ⁇ m or less from the viewpoint of electrical reliability when the high-speed signal is supported.
  • the metal layer 27 includes a metal layer (a) 271 containing copper, a metal layer (b) 272 containing nickel, and a metal layer (c) 273 containing tin in this order from the first circuit layer 22 side.
  • the thickness of the metal layer (a) 271 containing copper is 0 ⁇ m or more and 55 ⁇ m or less
  • the thickness of the metal layer (b) 272 containing nickel is 0 ⁇ m or more and 15 ⁇ m or less
  • the thickness of 273 is 3 ⁇ m or more and 30 ⁇ m or less.
  • the metal layer (c) 273 containing tin may be in contact with the resin layer 3 containing a compound having a flux function.
  • the thickness of the nickel-containing metal layer (b) 272 is 2 ⁇ m or more, the material constituting the electrode 51 provided on the semiconductor chip 5 is the circuit board 1 in the bonding step of the semiconductor chip 5 in FIG. Even if it diffuses to the metal layer 27 side, the diffusion of the material constituting the electrode 51 can be stopped by the metal layer (b) 272 containing nickel. Thereby, the material which comprises the electrode 51 of the semiconductor chip 5 does not diffuse to the metal layer (a) 271 containing copper and the first circuit layer 22 of the circuit board 1. In particular, when the electrode 51 of the semiconductor chip 5 contains gold, the metal layer (b) 272 containing nickel can significantly suppress the diffusion of the electrode 51. In addition, the effect of the metal layer (b) 272 containing nickel in the bonding process of the semiconductor chip 5 will be described in detail later.
  • the thickness of the metal layer (b) 272 containing nickel is preferably 15 ⁇ m or less.
  • the thickness of the metal layer (a) 271 containing copper can be determined by the thickness of the second insulating layer 23.
  • the “thickness of the second insulating layer 23” refers to the thickness from the surface of the first circuit layer 22 to the surface of the second insulating layer 23.
  • the thickness from the surface of the first circuit layer 22 to the surface of the second insulating layer 23 is, for example, 3 ⁇ m or more. Thereby, it can be set as thickness sufficient to form the metal layer (b) 272 containing at least nickel and the metal layer (c) 273 containing tin.
  • the metal layer (a) 271 containing copper is unnecessary. It becomes. For example, when the thickness of the second insulating layer 23 is 20 ⁇ m, the thickness of the metal layer (b) 272 containing nickel is 10 ⁇ m, the thickness of the metal layer (c) 273 containing tin is 10 ⁇ m, and the metal containing copper The layer (a) 271 is not necessary.
  • the thickness of the second insulating layer 23 is larger than the total thickness of the metal layer (b) 272 containing nickel and the metal layer (c) 273 containing tin, the above three metal layers
  • the metal layer (a) 271 containing copper is formed so that the thickness of the metal layer (a) 271 is substantially the same as or protrudes from the second insulating layer 23.
  • the thickness of the second insulating layer 23 is 60 ⁇ m
  • the thickness of the metal layer (b) 272 containing nickel is 15 ⁇ m
  • the thickness of the metal layer (c) 273 containing tin is 15 ⁇ m.
  • the thickness of the metal layer (b) 272 containing nickel may be 8 ⁇ m, and the thickness of the metal layer (c) 273 containing tin may be 7 ⁇ m. Further, the thickness of the metal layer (b) 272 containing nickel may be 3 ⁇ m, the thickness of the metal layer (c) 273 containing tin may be 7 ⁇ m, and the thickness of the metal layer (a) 271 containing copper may be 5 ⁇ m.
  • the reliability of the semiconductor device is improved by changing the thickness of the metal layer (a) 271 containing copper and the thickness of the metal layer (b) 272 containing nickel depending on the thickness of the second insulating layer 23. Can be improved.
  • the thickness (T1) of the second insulating layer 23 is preferably 5 ⁇ m or more and 85 ⁇ m or less, and the thickness (T2) of the third insulating layer 25 is preferably 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness (T1) of the second insulating layer 23 and the thickness (T2) of the third insulating layer 25 may be the same, but the thickness (T1) of the second insulating layer 23 and the third insulating layer 23 are the same. It is preferable that the thickness (T2) with the layer 25 is different.
  • T1 / T2 which is the ratio of the thickness (T1) of the second insulating layer 23 and the thickness (T2) of the third insulating layer 25 is 1 or more.
  • the thicknesses of the second insulating layer 23 and the third insulating layer 25 are preferably thinner than the first insulating layer 21 and 1/10 or more of the thickness of the first insulating layer 21. By doing in this way, there exists an effect of curvature suppression.
  • the second insulating layer 23 and the third insulating layer 25 as described above are preferably made of a resin composition, not a prepreg.
  • the second insulating layer 23 and the third insulating layer 25 can be made of the same material.
  • it can be comprised with the resin composition used as an epoxy resin, a hardening
  • thermosetting resin As a material constituting the resin of the second insulating layer 23, for example, a thermosetting resin and a curing agent are preferably included.
  • a thermosetting resin an epoxy resin, a cyanate resin, a phenol resin, or the like can be used alone or in combination.
  • an epoxy resin For example, what is generally used for laminated boards is used.
  • bisphenol A type epoxy resin bisphenol F type epoxy resin, bisphenol type epoxy resin such as bisphenol AD type epoxy resin, novolac type epoxy resin such as phenol novolac type epoxy resin, cresol novolak type epoxy resin, brominated bisphenol A type epoxy resin, brominated epoxy resin such as brominated phenol novolac type epoxy resin, heterocyclic epoxy resin such as triglycidyl isocyanate, alicyclic type epoxy resin, biphenyl type epoxy resin, naphthalene type epoxy resin, Examples thereof include glycidyl ester type epoxy resins. These can be used alone or in combination of two or more.
  • the cyanate resin can be obtained, for example, by reacting a halogenated cyanide compound with a phenol and prepolymerizing it by a method such as heating if necessary.
  • Specific examples include bisphenol type cyanate resins such as novolac type cyanate resin, bisphenol A type cyanate resin, bisphenol E type cyanate resin, and tetramethylbisphenol F type cyanate resin.
  • novolac type cyanate resin is preferable. Thereby, the heat resistance improvement by a crosslinking density increase and flame retardance, such as a resin composition, can be improved.
  • the curing agent is not particularly limited.
  • it is a curing agent having an amino group that is generally used for laminates, and includes metaphenylenediamine, paraphenylenediamine, paraxylenediamine, 4,4′- Diaminodiphenylmethane, 4,4′-diaminodiphenylpropane, 4,4′-diaminodiphenyl ether, 4,4′-diaminodiphenylsulfone, 4,4′-diaminodicyclohexane, bis (4-aminophenyl) phenylmethane, 1, 5-Diaminonaphthalene, metaxylylenediamine, paraxylene naphthalene, 1,1-bis (4-aminophenyl) cyclohexane, dicyandiamide, diaminodiethyldimethylphenylmethane, and the like are used.
  • preferred curing agents are 4,4′-diaminodiphenylmethane, dicyandiamide, and diaminodiethyldimethylphenylmethane. Some of these may be used in combination.
  • the second insulating layer 23 may contain an inorganic filler.
  • silicates such as talc, calcined clay, unfired clay, mica and glass, oxides such as titanium oxide, alumina, silica and fused silica, carbonates such as calcium carbonate, magnesium carbonate and hydrotalcite, aluminum hydroxide , Hydroxides such as magnesium hydroxide, calcium hydroxide, sulfates or sulfites such as barium sulfate, calcium sulfate, calcium sulfite, zinc borate, barium metaborate, aluminum borate, calcium borate, sodium borate, etc.
  • the melt viscosity of the resin composition can be lowered in order to ensure impregnation into the substrate.
  • the content of the inorganic filler is preferably 30 parts by weight or more and 70 parts by weight or less with respect to 100 parts by weight of the resin component. More preferably, it is 40 parts by weight or more and 60 parts by weight or less.
  • the average particle diameter of the inorganic filler is not particularly limited, but is preferably 0.05 ⁇ m or more and 10 ⁇ m or less. Particularly, it is preferably 0.3 ⁇ m or more and 5 ⁇ m or less. This average particle diameter can be measured by, for example, a particle size distribution meter (manufactured by HORIBA, LA-500).
  • the inorganic filler is not particularly limited, but an inorganic filler having an average particle size of monodisperse can also be used. Alternatively, an inorganic filler having an average particle size of polydisperse can be used. Furthermore, one or two or more inorganic fillers having an average particle size of monodisperse and / or polydisperse can be used in combination.
  • the resin layer 3 containing a compound having a flux function may be provided on the metal layer 27 in contact with the metal layer (c) 273 containing tin while covering the second insulating layer 23.
  • the resin layer 3 containing a compound having a flux function preferably has an elastic modulus at room temperature after curing of 0.5 GPa or more and 15 GPa or less. The elastic modulus is measured by the following method.
  • a film-like test piece having a width of 4 mm, a length of 45 mm, and a thickness of 0.1 mm is cured at 180 ° C. for 1 hour.
  • the elastic modulus at 25 ° C. is calculated by measuring in a tensile mode with a dynamic viscoelasticity measuring device (DMA) in a temperature range of 0 ° C. or more and 300 ° C. or less at a temperature rising rate of 3 Hz / minute at a frequency of 10 Hz. .
  • DMA dynamic viscoelasticity measuring device
  • the resin layer 3 containing the compound having a flux function includes, for example, a phenolic novolak resin in which the total content of mononuclear to trinuclear is 30% to 70%, and an epoxy resin that is liquid at 25 ° C. And a compound having a flux function and a film-forming resin are preferable.
  • phenol novolak resin examples include phenol novolak resin, cresol novolak resin, bisphenol A type novolak resin, bisphenol F type novolak resin, bisphenol AF type novolak resin, and the like. Of these, phenol novolac resins and cresol novolac resins are preferable.
  • the phenol novolac resin and the cresol novolac resin can effectively increase the glass transition temperature of the cured adhesive film. In addition, the amount of phenolic novolak resin that becomes outgas can be reduced.
  • the content of the phenolic novolak resin is not particularly limited, but is preferably 3% by weight to 30% by weight and preferably 5% by weight to 25% by weight in the resin layer 3. preferable.
  • the content of the phenolic novolac resin in the above range, the glass transition temperature of the cured product of the resin layer 3 can be effectively increased. Furthermore, it is possible to effectively reduce the amount of the phenolic novolak resin that is an outgas.
  • the total content of the binuclear body and the trinuclear body in the phenolic novolak resin is not particularly limited, but is preferably 30% or more and 70% or less. By setting it as the said lower limit or more, it can suppress that the amount of outgas at the time of hardening the resin layer 3 will increase. Also. By setting the upper limit value or less, the flexibility and flexibility of the resin layer 3 can be more effectively ensured.
  • the content of the mononuclear substance in the phenolic novolak resin is not particularly limited, but is preferably 1% or less in the resin layer 3 and particularly preferably 0.8% or less. By setting the content of the mononuclear body within the above range, the outgas amount when the resin layer 3 is cured can be reduced.
  • the weight average molecular weight of the phenolic novolak resin is not particularly limited, but is preferably 300 or more and 1,500 or less. Further, it is particularly preferably 400 or more and 1400 or less. By setting it to the above lower limit or more, the outgas amount when the resin layer 3 is cured can be suppressed. Also. By setting the upper limit value or less, the flexibility and flexibility of the resin layer 3 can be more effectively ensured.
  • the resin layer 3 containing a compound having a flux function preferably contains an epoxy resin that is liquid at 25 ° C. Thereby, flexibility and flexibility can be imparted to the resin layer 3.
  • the epoxy resin that is liquid at 25 ° C. is not particularly limited, and examples thereof include bisphenol A type epoxy resins, bisphenol F type epoxy resins, glycidyl amine type epoxy resins, and glycidyl ester type epoxy resins. Among these, bisphenol A-type epoxy resins and bisphenol F-type epoxy resins, which are excellent in adhesion of the adhesive film to the support and adherend, and excellent in mechanical properties after the adhesive film is cured, are preferable.
  • the epoxy resin that is liquid at 25 ° C. more preferably has a viscosity at 25 ° C. of 500 mPa ⁇ s or more and 50,000 mPa ⁇ s or less. More preferably, the thing of 800 mPa * s or more and 40,000 mPa * s or less is mentioned.
  • the viscosity at 25 ° C. to the above lower limit or more, the flexibility and flexibility of the resin layer 3 can be ensured.
  • the tack property of the resin layer 3 becomes strong by making the viscosity in 25 degreeC below the said upper limit, and it can prevent that handling property falls.
  • the content of the epoxy resin that is liquid at 25 ° C. is not particularly limited, but is preferably 10% by weight or more and 80% by weight or less. Furthermore, 15 to 75 weight% is especially preferable.
  • flexibility and flexibility of the resin layer 3 can be expressed more effectively.
  • the tack property of the resin layer 3 becomes strong and it can prevent more effectively that handling property falls.
  • the compound having a flux function is not particularly limited as long as it has a function of removing an oxide film on the solder surface.
  • a carboxyl group or a phenolic hydroxyl group, or both a carboxyl group and a phenol hydroxyl group are used.
  • the compound provided is preferred.
  • the compounding amount of the compound having a flux function is preferably 1% by weight or more and 30% by weight or less, and particularly preferably 3% by weight or more and 20% by weight or less.
  • the flux activity can be improved.
  • the resin layer 3 is cured, unreacted compounds can be prevented from remaining, and migration resistance can be improved.
  • aliphatic dicarboxylic acids, aromatic dicarboxylic acids and the like that act as curing agents for epoxy resins also have a flux action.
  • a flux active curing agent that acts as a flux and also acts as a curing agent for an epoxy resin can be suitably used.
  • the compound having a flux function having a carboxyl group means a compound having one or more carboxyl groups in the molecule. It may be liquid or solid.
  • the compound having a flux function including a phenolic hydroxyl group means a compound having one or more phenolic hydroxyl groups in the molecule. It may be liquid or solid.
  • the compound having a flux function including a carboxyl group and a phenolic hydroxyl group means a compound having one or more carboxyl groups and phenolic hydroxyl groups in the molecule. Similarly, it may be liquid or solid.
  • examples of the compound having a flux function having a carboxyl group include an aliphatic acid anhydride, an alicyclic acid anhydride, an aromatic acid anhydride, an aliphatic carboxylic acid, and an aromatic carboxylic acid.
  • Examples of the aliphatic acid anhydride relating to the compound having a flux function having a carboxyl group include succinic anhydride, polyadipic acid anhydride, polyazeline acid anhydride, polysebacic acid anhydride, and the like.
  • Examples of the alicyclic acid anhydrides related to the compound having a flux function having a carboxyl group include methyltetrahydrophthalic anhydride, methylhexahydrophthalic anhydride, methylhymic anhydride, hexahydrophthalic anhydride, tetrahydrophthalic anhydride, Examples include alkyltetrahydrophthalic anhydride and methylcyclohexene dicarboxylic acid anhydride.
  • Aromatic acid anhydrides related to compounds having a flux function with a carboxyl group include phthalic anhydride, trimellitic anhydride, pyromellitic anhydride, benzophenone tetracarboxylic anhydride, ethylene glycol bistrimellitate, glycerol tristrimellitic acid. Tate etc. are mentioned.
  • Examples of the aliphatic carboxylic acid related to the compound having a flux function having a carboxyl group include a compound represented by the following general formula (1), formic acid, acetic acid, propionic acid, butyric acid, valeric acid, caproic acid pivalate, caprylic acid, Examples thereof include lauric acid, myristic acid, palmitic acid, stearic acid, acrylic acid, methacrylic acid, crotonic acid, oleic acid, fumaric acid, maleic acid, oxalic acid, malonic acid, and succinic acid.
  • HOOC- (CH 2 ) n —COOH (1) In formula (1), n represents an integer of 1 or more and 20 or less.
  • the compound represented by the general formula (1) is preferable.
  • the above compound has a good balance of the activity of the compound having a flux function, the amount of outgas generated when the resin layer 3 is cured, and the performance of the cured resin layer 3 such as the elastic modulus and glass transition temperature.
  • a compound in which n in the formula (1) is 3 or more and 10 or less is particularly preferable. Thereby, it can suppress that the elasticity modulus in the resin layer 3 after hardening increases. Furthermore, adhesiveness can also be improved.
  • Examples of the compound having a phenolic hydroxyl group and having a flux function include phenols. Specifically, for example, phenol, o-cresol, 2,6-xylenol, p-cresol, m-cresol, o-ethylphenol.
  • the compound having either a carboxyl group or a phenol hydroxyl group as described above or a compound having both a carboxyl group and a phenol hydroxyl group is taken in three-dimensionally by reaction with an epoxy resin.
  • a flux active curing agent having a flux action and acting as an epoxy resin curing agent is preferable. Thereby, formation of the three-dimensional network of the epoxy resin after hardening can be improved.
  • the flux active curing agent include, in one molecule, two or more phenolic hydroxyl groups that can be added to an epoxy resin, and one or more carboxyls directly bonded to an aromatic group that exhibits a flux action (reduction action). And a compound having a group.
  • Examples of such flux active curing agents include 2,3-dihydroxybenzoic acid, 2,4-dihydroxybenzoic acid, gentisic acid (2,5-dihydroxybenzoic acid), 2,6-dihydroxybenzoic acid, 3,4- Benzoic acid derivatives such as dihydroxybenzoic acid and gallic acid (3,4,5-trihydroxybenzoic acid); 1,4-dihydroxy-2-naphthoic acid, 3,5-dihydroxy-2-naphthoic acid, 3,7- Naphthoic acid derivatives such as dihydroxy-2-naphthoic acid; phenolphthaline; and diphenolic acid. These may be used alone or in combination of two or more. Of these, 2,3-dihydroxybenzoic acid, gentisic acid, and phenolphthalin are preferable. These are excellent in the effect of removing the oxide film on the solder surface and the reactivity with the epoxy resin.
  • the blending amount of the flux active curing agent in the resin layer 3 is preferably 1% by weight or more and 30% by weight or less. Furthermore, 3 to 20 weight% is especially preferable. When the blending amount of the flux active curing agent in the resin layer 3 is within the above range, the flux activity of the resin layer 3 can be improved. Further, the epoxy resin and the unreacted flux active curing agent are prevented from remaining in the resin layer 3.
  • the resin layer 3 preferably contains a film-forming resin in order to improve the film-forming property. Thereby, it becomes easy to make a film state. It also has excellent mechanical properties.
  • the film-forming resin is not particularly limited.
  • examples thereof include a polymer, acrylonitrile-butadiene-styrene copolymer, polyvinyl acetate, and nylon. These may be used alone or in combination of two or more. Among these, at least one selected from the group consisting of (meth) acrylic resins,
  • the content of the film-forming resin is not particularly limited, but is preferably 10% by weight or more and 50% by weight or less in the resin layer 3, and more preferably 15% by weight or more and 40% by weight or less. In particular, 20 wt% or more and 35 wt% or less is preferable. When the content is within the range, the fluidity of the resin layer 3 can be suppressed, and the handling of the resin layer 3 becomes easy.
  • the resin layer 3 may further contain a curing accelerator or a silane coupling agent.
  • the manufacturing method of the circuit board 1 which is 1st embodiment is demonstrated using FIGS.
  • the conductor 20 penetrates inside, the first circuit layer 22 connected to the conductor 20 is provided on one surface side, and the second circuit layer 24 connected to the conductor 20 on the other surface side.
  • the first insulating layer 21 provided with is prepared.
  • a second insulating layer 23 that covers the first circuit layer 22 is provided.
  • a third insulating layer 25 that covers the second circuit layer 24 is provided.
  • an opening through which a part of the first circuit layer 22 is exposed is formed in the second insulating layer 23.
  • a metal layer 27 that contacts a part of the first circuit layer 22 is provided in the opening.
  • the metal layer 27 includes a metal layer (a) 271 containing copper, a metal layer (b) 272 containing nickel, and a metal layer (c) 273 containing tin in this order from the first circuit layer 22 side.
  • the thickness of 273 is 3 ⁇ m or more and 30 ⁇ m or less. Details will be described below.
  • a first insulating layer 21 having a metal film 41 (for example, a copper film) formed on the front and back surfaces is prepared.
  • a hole 211 penetrating one metal film 41 and the first insulating layer 21 is formed.
  • the hole penetrating the first insulating layer 21 may be formed by laser.
  • a through hole 211 that also penetrates the other metal film 41 may be formed.
  • the metal film 42 where the mask M has been formed is removed by flash etching. Thereby, the first circuit layer 22 and the second circuit layer 24 are formed.
  • a sheet-like second insulating layer 23 is pasted on the first circuit layer 22.
  • a sheet-like third insulating layer 25 is attached on the second circuit layer 24.
  • the sheet-like second insulating layer 23 and the sheet-like third insulating layer 25 are heated and laminated.
  • it is completely cured by heat.
  • openings are formed in the second insulating layer 23 and the third insulating layer 25, respectively.
  • the second insulating layer 23 can be irradiated with a UV laser
  • the third insulating layer 25 can be irradiated with a carbonic acid laser to form an opening.
  • a metal layer (a) 271 containing copper, a metal layer (b) 272 containing nickel, and a metal layer (c) 273 containing tin are arranged in this order in the opening of the second insulating layer 23. It is formed by plating.
  • the thickness of the metal layer (a) 271 containing copper is set to 0 ⁇ m or more and 55 ⁇ m or less
  • the thickness of the metal layer (b) 272 containing nickel is set to 2 ⁇ m or more.
  • the metal layer 28 is formed in the opening of the third insulating layer 25 so that the thickness of the metal layer (c) 273 containing tin is 3 ⁇ m or more and 15 ⁇ m or less to 15 ⁇ m or less.
  • the resin layer 3 containing a compound having a flux function is pressure-bonded onto the second insulating layer 23. Thereby, the resin layer 3 containing the flux active compound is formed on the metal layer 27 while covering the second insulating layer 23.
  • the circuit board 1 is completed through the above steps.
  • a method for manufacturing a semiconductor device using the circuit board 1 will be described with reference to FIGS.
  • a plurality of semiconductor chips 5 are arranged on the resin layer 3 containing the flux active compound of the circuit board 1.
  • the circuit board 1 is divided to obtain a plurality of semiconductor devices 6 including the semiconductor chip 5 and the divided circuit board 10, which will be described in detail below.
  • a plurality of semiconductor chips 5 are respectively installed on a circuit board portion 10 obtained by dividing the circuit board 1.
  • the plurality of semiconductor chips 5 are arranged along the surface direction of the circuit board 1.
  • the electrode 51 of the semiconductor chip 5 penetrates the resin layer 3 containing a compound having a flux function and contacts the metal layer 27.
  • the electrode 51 of the semiconductor chip 5 includes, for example, gold.
  • the conditions are not particularly limited, but the electrodes 51 and the metal layer 27 are temporarily bonded to each other with a load of 25 ° C. to 175 ° C. and a load of 0.5 kgf to 5 kgf per semiconductor chip 5.
  • FIG. 7 is an enlarged cross-sectional view of a portion A in FIG. As shown in FIG. 7, the stacked body including the circuit board 1 and the plurality of semiconductor chips 5 is then heated to solder the electrode 51 and the metal layer 27 together.
  • Conditions are not particularly limited, but a load of not less than 1 second and not more than 60 minutes at 200 ° C. or more and less than 300 ° C. and a load of 0.1 kgf or more and 15 kgf or less per one semiconductor chip 5 is preferable.
  • the conditions are preferably 200 ° C. or higher and 260 ° C. or lower and 5 seconds or longer and 300 seconds or shorter.
  • the joining temperature depends on the melting point of the solder type of the metal layer 27, and the load depends on the number of terminals to be joined.
  • the electrode 51 and the metal layer 27 are joined via the resin layer 3 containing a compound having a flux function. Thereby, solder can be connected while suppressing the surface of the metal layer 27 from being oxidized (while removing the surface oxide film).
  • the material constituting the electrode 51 provided on the semiconductor chip 5 is diffused in the molten metal layer (c) 273 of the circuit board 1 containing tin.
  • the nickel-containing metal layer (b) 272 of the circuit board 1 remains in a layer state.
  • a layer (not shown) in which the material constituting the metal layer (c) 273 containing tin and the material constituting the electrode 51 of the semiconductor chip 5 are alloyed above the metal layer (b) 272 containing nickel. ) Is formed.
  • the metal layer (b) 272 containing nickel of the circuit board 1 forms an interface with the alloyed layer even if the cross-sectional shape changes before and after the bonding step.
  • This alloyed layer is formed by alloying at least the surface near the bonding side of the material constituting the electrode 51 of the semiconductor chip 5 with the material constituting the metal layer (c) 273 containing tin. Is formed. In this way, the material constituting the diffused electrode 51 stops up to the upper surface of the metal layer (b) 272 containing nickel. That is, the metal layer (b) 272 containing nickel can suppress the diffusion of the material constituting the electrode 51. As described above, the nickel-containing metal layer (b) 272 of the circuit board 1 functions as a diffusion suppression layer that suppresses diffusion of the material constituting the electrode 51.
  • the material constituting the electrode 51 of the semiconductor chip 5 is in contact with the upper surface of the metal layer (b) 272 containing nickel. Thereby, the material constituting the electrode 51 of the semiconductor chip 5 does not reliably diffuse to the metal layer (a) 271 containing copper and the first circuit layer 22 of the circuit board 1.
  • the metal layer (b) 272 containing nickel can significantly suppress the diffusion of the material constituting the electrode 51.
  • the semiconductor chip 5 can be reliably bonded by the mechanism described above.
  • the resin constituting the resin layer 3 containing the compound having a flux function by further heating the laminate.
  • the heating conditions at this time are not particularly limited, but are preferably 120 ° C. or more and 200 ° C. or less for 30 minutes or more and 180 minutes or less.
  • the resin layer 3 containing the compound having a flux function is cured, the gap between the electrode 51 and the metal layer 27 can be sealed, and the connection reliability can be improved.
  • the resin layer 3 containing the compound having the flux function is cured.
  • the present invention is not limited to this, and the resin layer 3 containing the compound having the flux function is cured. A method of obtaining a laminate later may also be used.
  • solder balls 29 are formed on the metal layer 28 of the circuit board 1. This facilitates secondary mounting on another board or the like. Examples of the method for applying the solder ball 29 include a plating method, a paste printing method, and a ball mounting method.
  • the circuit board 1 is divided into one semiconductor chip 5 and one divided circuit board 1 (hereinafter, the divided circuit board 1 is referred to as a circuit board portion 10).
  • a plurality of semiconductor devices 6 are obtained.
  • dicing is performed by applying a dicing sheet to the surface opposite to the side where the solder balls 29 are applied.
  • the side surface of the circuit board portion 10 and the side surface of the semiconductor chip 5 are formed flush with each other when viewed from the substrate surface side of the circuit board 1. Thereby, the external dimension of the semiconductor device 6 can be made as small as possible.
  • the dicing sheet used here can use what is marketed as it is.
  • the second embodiment is the same as the first embodiment except that a photosensitive resin is used in the second insulating layer 23 and the third insulating layer 25.
  • the second insulating layer 23 and the third insulating layer 25 can be made of, for example, a resin composition containing a photosensitive resin as an essential component. By using such a resin composition, the openings of the second insulating layer 23 and the third insulating layer 25 can be easily patterned by exposure and development.
  • the photosensitive resin is not particularly limited, and can be formed using a known photosensitive resin composition.
  • the photosensitive resin may be either a negative type or a positive type.
  • the photosensitive resin includes, for example, an acrylic resin, and an epoxy-modified acrylic resin can be used.
  • a thermosetting resin such as an epoxy resin may be added.
  • the photosensitive resin may contain a polymerization initiator, a sensitizer, a leveling agent and the like.
  • a filler such as silica may be included.
  • the filler is not particularly limited, and the same inorganic fillers as those of the first insulating layer 21, the second insulating layer 23, and the third insulating layer 25 described above can be used.
  • the particle size is preferably smaller than the wavelength of light at the time of exposure.
  • a liquid type or a film type can be used as the photosensitive resin.
  • a film type In consideration of the coverage of the first circuit layer 22 and the second circuit layer 24, it is preferable to use a film type.
  • a liquid type it can be formed by a screen printing method, a coater method or the like.
  • the second insulating layer 23 and the third insulating layer 25 can be formed simultaneously on both surfaces by immersing the circuit board 1 of the present embodiment in a liquid resist.
  • a film type it can be formed using a vacuum laminator or the like.
  • the circuit board 1 in the second embodiment is manufactured as follows.
  • the first circuit layer 22 and the second circuit layer 24 are formed.
  • the second insulating layer 23, which is a film-type photosensitive resin, is formed on the first circuit layer 22, and the same material is formed on the second circuit layer 24.
  • the third insulating layer 25 is attached at the same time.
  • the position of the photomask is adjusted to obtain a predetermined opening, and exposure is performed.
  • a developing solution such as an alkaline aqueous solution and developed.
  • openings are formed in the second insulating layer 23 and the third insulating layer 25 as shown in FIG.
  • the photosensitive resin used it is appropriately heated and further UV-exposed to be cured. Further, when the desired opening diameter is smaller than the resolution of the photosensitive resin, after being cured by heating, for example, the second insulating layer 23 is irradiated with a UV laser as in the first embodiment.
  • the third insulating layer 25 can be irradiated with a carbon dioxide laser to form an opening. Thereafter, the semiconductor device 6 is obtained by the same method as in the first embodiment.
  • the present invention is not limited to the above-described two embodiments, and modifications, improvements, and the like within the scope that can achieve the object of the present invention are included in the present invention.
  • the second insulating layer and the third insulating layer are single layers, but are not limited thereto.
  • the second insulating layer or the third insulating layer may be composed of a plurality of layers.
  • Example 1 A circuit board was manufactured by the same method as in the first embodiment.
  • a first insulating layer was produced as follows.
  • a 30 ⁇ m glass fiber substrate was impregnated with an epoxy resin composition and cured to form a first insulating layer having a thickness of 40 ⁇ m.
  • a copper foil having a thickness of 2 ⁇ m (a copper foil with 18 ⁇ peelable foil) was formed as a metal layer on both sides of the first insulating layer to prepare a laminate having a thickness of 44 ⁇ m.
  • a conformal mask was formed on the laser processed surface by a subtractive method, and a non-through hole was formed in the copper-clad laminate by a CO 2 laser.
  • the inside of the non-through hole of the copper-clad laminate was filled with copper plating by electrolytic copper plating, and a circuit pattern was formed to form a first circuit layer and a second circuit layer.
  • the first and second circuits on the first insulating layer are subjected to circuit roughening and organic film forming treatment, laminated with a thermosetting resin (thickness 25 ⁇ m), and completely cured to form the second insulating layer and the third insulating layer.
  • the thickness of the surface of the insulating resin is 20 ⁇ m from the top of the circuit.
  • the second insulating layer was subjected to plasma desmear treatment by forming a blind via with a UV laser.
  • the third insulating layer was subjected to blind via formation and plasma desmear treatment with a CO2 laser, and electroless Ni and Au plating was performed. Thereafter, a metal layer of 12 ⁇ m copper, 3 ⁇ m Ni, and 10 ⁇ m Sn was formed by electroplating in the opening of the second insulating layer after plasma desmearing.
  • the obtained resin varnish was applied to a base polyester film (manufactured by Toray Industries, Inc., Lumirror) to a thickness of 50 ⁇ m and dried at 100 ° C. for 5 minutes. Thereby, an adhesive film having a flux activity of 25 ⁇ m in thickness was obtained.
  • circuit board The second insulating layer was laminated on the first circuit layer side and the third insulating layer was laminated on the second circuit layer side with a vacuum laminator and cured. Then, the opening part was formed in the 2nd insulating layer with UV laser, and copper, nickel, and solder plating were performed. Further, an opening is formed in the third insulating layer at a CO 2 laser was applied nickel, gold-plated. Thereafter, a resin layer containing a compound having a flux function was laminated with a vacuum laminator. Next, it cut
  • a semiconductor chip (TEG chip, size 15 mm ⁇ 15 mm, thickness 0.8 mm) in which an electrode is formed of gold and a circuit protective film is formed of a positive photosensitive resin (CRC-8300 manufactured by Sumitomo Bakelite Co., Ltd.) was used. .
  • a flux material was uniformly applied to the electrodes by a transfer method, and then mounted on the circuit board by thermocompression bonding using a flip chip bonder device.
  • the electrodes of the semiconductor chip were melt bonded to the metal layer of the circuit board.
  • Each structure of the circuit board used for the manufactured semiconductor device is as shown in Table 1.
  • Each of the following evaluations was performed on the semiconductor devices obtained in the examples and comparative examples. Each evaluation is shown below together with the evaluation method. The obtained results are shown in Table 1.
  • Example 5 a photosensitive resist was used as the second insulating layer and the third insulating layer, and a circuit board was manufactured by the same method as in the second embodiment.
  • a photosensitive resist (thickness 25 ⁇ m) was laminated, and a second insulating layer and a third insulating layer were formed through patterning by photolithography and a complete curing process by heat. In other processes, a circuit board was produced in the same manner as in Example 1.
  • Temperature cycle test after semiconductor chip bonding As a test condition, using a temperature cycle tester, a temperature cycle (from ⁇ 55 ° C. to 125 ° C.), a holding time of 10 minutes, and a temperature change time of 20 minutes were performed for 1,000 cycles to confirm conduction resistance. Each level was put in 10 and evaluated by the number of test passes / number of inputs.
  • Examples 1 to 5 and all 10 sheets introduced in the temperature cycle test in the evaluation test after chip bonding were all non-defective products.
  • Comparative Example 1 in which the nickel-containing metal layer (b) was not formed was defective after 1000 cycles of the temperature cycle test. Further, when the thickness of the metal layer (b) containing nickel was as thin as 1 ⁇ m, 4/10 was defective. Further, when the metal layer (c) containing tin was as thin as 1 ⁇ m, the connection with the chip was insufficient, so that 8/10 was defective.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)

Abstract

　回路基板（１）は、導電体が貫通する第一絶縁層（２１）と、第一絶縁層（２１）の一方の側に設けられ、導電体に接続された第一回路層（２２）と、この第一回路層（２２）を被覆するとともに、第一回路層（２２）の一部を露出させるための開口が形成された第二絶縁層（２３）と、第二絶縁層（２３）の開口内に設けられ、開口から露出する第一回路層（２２）の一部と接触する金属層（２７）とを備える。また、金属層（２７）は、第一回路層（２２）側から、厚さが０μｍ以上、５５μｍ以下の銅を含む金属層（ａ）（２７１）、厚さが２μｍ以上、１５μｍ以下のニッケルを含む金属層（ｂ）（２７２）、厚さが３μｍ以上、３０μｍ以下の錫を含む金属層（ｃ）（２７３）がこの順に構成されている。

Description

回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
　本発明は、回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法に関する。
　従来、半導体チップ等を搭載する基板としては、様々なものが提案されている。たとえば、インターポーザ基板等が提案されている（特許文献１（特開平１０－３２１９９０号公報）参照）。
　また、特許文献２（特開２００７－１４２１８７号公報）には、半導体集積回路が形成された主面に金スタッドバンプを含み、該金スタッドバンプは銀を含有する半導体チップが記載されている。これにより、金スタッドバンプと、回路基板の銅電極の接合において、ボイドやクラックの発生を抑制できるとされている。
特開平１０－３２１９９０号公報 特開２００７－１４２１８７号公報
　近年、大きな回路基板を形成した後、複数の半導体チップを接合し、その後回路基板をダイシングして、個々の半導体装置を得るという製造方法が実施されている。本発明者は、上記のような半導体チップの接合時において、半導体チップの電極を構成する材料が回路基板の金属層に拡散してしまうことを見出した。
　本発明によれば、導電体が貫通する第一絶縁層と、
　前記第一絶縁層の一方の側に設けられ、前記導電体に接続された第一回路層と、
　この第一回路層を被覆するとともに、前記第一回路層の一部を露出させるための開口が形成された第二絶縁層と、
　前記第一絶縁層の他方の側に設けられ、前記導電体に接続された第二回路層と、
　前記第二回路層を被覆する第三絶縁層と、
　前記第二絶縁層の開口内に設けられ、前記開口から露出する前記第一回路層の一部と接触する金属層とを備え、
　前記金属層は、前記第一回路層側から、銅を含む金属層（ａ）、ニッケルを含む金属層（ｂ）、錫を含む金属層（ｃ）がこの順に構成され、銅を含む金属層（ａ）の厚さは０μｍ以上、５５μｍ以下であり、ニッケルを含む金属層（ｂ）の厚さは２μｍ以上、１５μｍ以下であり、錫を含む金属層（ｃ）の厚さは３μｍ以上、３０μｍ以下である回路基板が提供される。
　また、本発明によれば、上記のような回路基板と、
　電極を有する半導体チップと、
を接合して得られる半導体装置であって、
　前記回路基板部の前記金属層と前記半導体チップの前記電極とが接合し、
　前記ニッケルを含む金属層（ｂ）は、層状態で残存しており、
　前記ニッケルを含む金属層（ｂ）の上部に、前記錫を含む金属層（ｃ）を構成する材料と、前記半導体チップの前記電極を構成する材料とが合金化している層が形成されている半導体装置が提供される。
　また、本発明によれば、内部に導電体が貫通するとともに、一方の面側に前記導電体に接続された第一回路層が設けられ、他方の面側に前記導電体に接続された第二回路層が設けられた第一絶縁層を用意する工程と、
　前記第一回路層を被覆する第二絶縁層を設ける工程と、
　前記第二回路層を被覆する第三絶縁層を設ける工程と、
　前記第二絶縁層に前記第一回路層の一部が露出する開口を形成する工程と、
　前記開口内に、前記第一回路層の一部と接触する金属層を設ける工程とを含み、
　前記金属層は、前記第一回路層側から、銅を含む金属層（ａ）、ニッケルを含む金属層（ｂ）、錫を含む金属層（ｃ）がこの順に構成され、銅を含む金属層（ａ）の厚さは０μｍ以上、５５μｍ以下であり、ニッケルを含む金属層（ｂ）の厚さは２μｍ以上、１５μｍ以下であり、錫を含む金属層（ｃ）の厚さは３μｍ以上、３０μｍ以下であることを特徴とする回路基板の製造方法が提供される。
　また、本発明によれば、上記のような回路基板の製造方法を含み、
　フラックス活性化合物を含む樹脂層上に複数の半導体チップを配置する工程と、
　前記回路基板を分割して、前記半導体チップと、分割した前記回路基板とを備える複数の半導体装置を得る工程とを含む半導体装置の製造方法が提供される。
　本発明によれば、金属層は、第一回路層側から、銅を含む金属層（ａ）、ニッケルを含む金属層（ｂ）、錫を含む金属層（ｃ）がこの順に構成されている。また、銅を含む金属層（ａ）の厚さは０μｍ以上、５５μｍ以下であり、ニッケルを含む金属層（ｂ）の厚さは２μｍ以上、１５μｍ以下であり、錫を含む金属層（ｃ）の厚さは３μｍ以上、３０μｍ以下である。これにより、半導体チップとの接合工程において、半導体チップに設けられた電極を構成する材料が回路基板の錫を含む金属層（ｃ）に拡散しても、電極を構成する材料の拡散を、ニッケルを含む金属層（ｂ）で止めることができる。これにより、半導体チップの電極を構成する材料は、回路基板の銅を含む金属層（ａ）及び第一回路層まで拡散することがない。したがって、確実に半導体チップと接合することができる回路基板が提供される。
　本発明によれば、確実に半導体チップと接合することができる回路基板、それらを接合した半導体装置、その回路基板の製造方法および半導体装置の製造方法が提供される。
　上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
本発明の第一の実施形態にかかる回路基板の断面図である。 回路基板の製造工程を示す断面図である。 回路基板の製造工程を示す断面図である。 回路基板の製造工程を示す断面図である。 回路基板の製造工程を示す断面図である。 回路基板上に半導体チップを搭載する工程を示す図である。 図６（Ｂ）のＡ部を拡大した断面図である。 半導体装置を示す図である。
（第一の実施形態）
　以下、本発明の第一の実施形態を図面に基づいて説明する。はじめに、図１を参照して、本実施形態の回路基板１の概要について説明する。本実施形態の回路基板１は、分割して複数の回路基板部として使用されるものである。
　回路基板１は、導電体２０が貫通する第一絶縁層２１と、第一絶縁層２１の一方の側に設けられ、導電体２０に接続された第一回路層２２と、この第一回路層２２を被覆するとともに、第一回路層２２の一部上に開口が形成された第二絶縁層２３と、第一絶縁層２１の他方側に設けられ、導電体２０に接続された第二回路層２４と、第二回路層２４を被覆する第三絶縁層２５と、第二絶縁層２３の開口内に設けられた金属層２７とを備える。また、金属層２７は、第一回路層２２側から順に、銅を含む金属層（ａ）２７１、ニッケルを含む金属層（ｂ）２７２、錫を含む金属層（ｃ）２７３がこの順に構成されている。また、銅を含む金属層（ａ）２７１の厚さは０μｍ以上、５５μｍ以下であり、ニッケルを含む金属層（ｂ）２７２の厚さは２μｍ以上、１５μｍ以下であり、錫を含む金属層（ｃ）２７３の厚さは３μｍ以上、３０μｍ以下である。
　また、図５に示すように、フラックス機能を有する化合物を含む樹脂層３が、第二絶縁層２３を被覆するとともに、金属層２７上に設けられていてもよい。
　次に、本実施形態の回路基板１について詳細に説明する。
（第一絶縁層２１）
　第一絶縁層２１は、無機繊維基材を含んでいてもよい。無機繊維基材としては、例えばガラス繊布、ガラス不繊布等のガラス繊維基材、あるいはガラス以外の無機化合物を成分とする繊布又は不繊布等の無機繊維基材があげられる。これらのなかでも、プリント配線基板としたときの剛性の面からガラス織布繊維基材が好ましい。
　第一絶縁層２１の樹脂を構成する材料としては、例えば、熱硬化性樹脂と、硬化剤とを含んでいることが好ましい。熱硬化性樹脂としては、エポキシ樹脂、シアネート樹脂、フェノール樹脂などを単独あるいは複数組み合わせて用いることができる。エポキシ樹脂としては、特に限定はされないが、例えば、絶縁基板用として一般に使用されている、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＡＤ型エポキシ樹脂等のビスフェノール型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂等のノボラック型エポキシ樹脂、臭素化ビスフェノールＡ型エポキシ樹脂、臭素化フェノールノボラック型エポキシ樹脂等の臭素化型エポキシ樹脂、トリグリシジルイソシアネートなどの複素環式エポキシ樹脂のほか、脂環式型エポキシ樹脂、ビフェニル型エポキシ樹脂、ナフタレン型エポキシ樹脂、グリシジルエステル型エポキシ樹脂等が挙げられる。これらを単独または２種類以上組み合わせて使用することができる。
　シアネート樹脂としては、例えばハロゲン化シアン化合物とフェノール類とを反応させ、必要に応じて加熱等の方法でプレポリマー化することにより得ることができる。具体的には、ノボラック型シアネート樹脂、ビスフェノールＡ型シアネート樹脂、ビスフェノールＥ型シアネート樹脂、テトラメチルビスフェノールＦ型シアネート樹脂等のビスフェノール型シアネート樹脂等を挙げることができる。これらの中でもノボラック型シアネート樹脂が好ましい。これにより、架橋密度増加による耐熱性向上と、樹脂組成物等の難燃性を向上することができる。
　硬化剤としては、特に限定はされないが、例えば、絶縁基板用として一般に使用されている、アミノ基を有する硬化剤であって、メタフェニレンジアミン、パラフェニレンジアミン、パラキシレンジアミン、４，４'－ジアミノジフェニルメタン、４，４'－ジアミノジフェニルプロパン、４，４'－ジアミノジフェニルエーテル、４，４'－ジアミノジフェニルスルフォン、４，４'－ジアミノジシクロヘキサン、ビス（４－アミノフェニル）フェニルメタン、１，５－ジアミノナフタレン、メタキシリレンジアミン、パラキシレンナフタレン、１，１－ビス（４－アミノフェニル）シクロヘキサン、ジシアンジアミド、ジアミノジエチルジメチルフェニルメタンなどが用いられる。耐熱性、硬化性等の点で、好ましい硬化剤は、４，４'－ジアミノジフェニルメタン、ジシアンジアミド、ジアミノジエチルジメチルフェニルメタンである。これらのうち何種類かを併用しても良い。
　また、第一絶縁層２１には無機充填材を含んでいてもよい。例えばタルク、焼成クレー、未焼成クレー、マイカ、ガラス等のケイ酸塩、酸化チタン、アルミナ、シリカ、溶融シリカ等の酸化物、炭酸カルシウム、炭酸マグネシウム、ハイドロタルサイト等の炭酸塩、水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウム等の水酸化物、硫酸バリウム、硫酸カルシウム、亜硫酸カルシウム等の硫酸塩または亜硫酸塩、ホウ酸亜鉛、メタホウ酸バリウム、ホウ酸アルミニウム、ホウ酸カルシウム、ホウ酸ナトリウム等のホウ酸塩、窒化アルミニウム、窒化ホウ素、窒化ケイ素、窒化炭素等の窒化物、チタン酸ストロンチウム、チタン酸バリウム等のチタン酸塩等を挙げることができる。無機充填材として、これらの中の１種類を単独で用いることもできる。または、２種類以上を併用したりすることもできる。これらの中でも特に、水酸化アルミニウム、シリカが好ましく、溶融シリカ（特に球状溶融シリカ）が低熱膨張性に優れる点で好ましい。その形状は破砕状、球状があるが、基材への含浸性を確保するために樹脂組成物の溶融粘度を下げるには球状シリカを使う等、その目的にあわせた使用方法が採用される。無機充填材の含有量は、樹脂成分１００重量部に対して、３０重量部以上、７０重量部以下であることが好ましく、さらに好ましくは４０重量部以上、６０重量部以下である。
　無機充填材の平均粒子径は、特に限定されないが、０．０５μｍ以上１０μｍ以下が好ましく、特に０．３μｍ以上５μｍ以下が好ましい。この平均粒子径は、例えば粒度分布計（ＨＯＲＩＢＡ製、ＬＡ－５００）により測定することができる。
　また、無機充填材は、特に限定されないが、平均粒子径が単分散の無機充填材を用いることもできるし、平均粒子径が多分散の無機充填材を用いることができる。さらに平均粒子径が単分散及び／または、多分散の無機充填材を１種類または２種類以上併用したりすることもできる。
　なお、第一絶縁層２１として、以下のような樹脂フィルムを使用してもよい。樹脂フィルムとしては、例えばポリイミド樹脂フィルム、ポリエーテルイミド樹脂フィルム、ポリアミドイミド樹脂フィルム等のポリイミド樹脂系樹脂フィルム、ポリアミド樹脂フィルム等のポリアミド樹脂系フィルム、ポリエステル樹脂フィルム等のポリエステル樹脂系フィルムが挙げられる。これら中でも主としてポリイミド樹脂系フィルムが好ましい。これにより、弾性率と耐熱性を特に向上することができる。
　以上のような第一絶縁層２１の厚みは、３０μｍ以上２００μｍ以下が好ましく、より好ましくは４０μｍ以上１２０μｍ以下である。
　また、第一絶縁層２１内部を、導電体２０が貫通している。導電体２０は、金属、たとえば、銅のビアである。また、導電体２０は、第一絶縁層２１の表裏面にそれぞれ設けられた第一回路層２２および第二回路層２４に接続されている。第一回路層２２および第二回路層２４は、ぞれぞれ、金属製の回路、たとえば、銅の回路である。
（第二絶縁層２３、第三絶縁層２５、金属層２７）
　第二絶縁層２３は、第一回路層２２を被覆するとともに、第一回路層２２の一部の上方に位置する部分に開口が形成されている。さらにこの開口内には、第一回路層２２に接続された金属層２７が配置されている。
　金属層２７の厚さは高速信号対応する場合は電気的信頼性の面から８５μｍ以下が好ましい。金属層２７は第一回路層２２側から、銅を含む金属層（ａ）２７１、ニッケルを含む金属層（ｂ）２７２、錫を含む金属層（ｃ）２７３がこの順に構成されている。
　銅を含む金属層（ａ）２７１の厚さは０μｍ以上、５５μｍ以下であり、ニッケルを含む金属層（ｂ）２７２の厚さは０μｍ以上、１５μｍ以下であり、錫を含む金属層（ｃ）２７３の厚さは３μｍ以上、３０μｍ以下である。
　また、錫を含む金属層（ｃ）２７３は、フラックス機能を有する化合物を含む樹脂層３に接触していてもよい。
　錫を含む金属層（ｃ）２７３の厚さが３μｍ以上であれば、半導体チップ側の電極との接合時に十分に濡れ広がり、接続面積を確保し、信頼性を維持するために好ましい。また、錫を含む金属層（ｃ）２７３の厚さが３０μｍ以下であれば、狭ピッチ回路において絶縁信頼性が低下しないので好ましい。
　次に、ニッケルを含む金属層（ｂ）２７２の厚さが２μｍ以上であれば、図６の半導体チップ５の接合工程において、半導体チップ５に設けられた電極５１を構成する材料が回路基板１の金属層２７側に拡散しても、電極５１を構成する材料の拡散を、ニッケルを含む金属層（ｂ）２７２で止めることができる。これにより、半導体チップ５の電極５１を構成する材料が、回路基板１の銅を含む金属層（ａ）２７１及び第一回路層２２まで拡散することがない。特に、半導体チップ５の電極５１が金を含む場合において、このニッケルを含む金属層（ｂ）２７２により、顕著に電極５１の拡散を抑止することができる。なお、半導体チップ５の接合工程におけるニッケルを含む金属層（ｂ）２７２の作用効果については、詳細を後述する。
　また、一方で、半導体チップ５の接合工程において、錫を含む金属層（ｃ）２７３への銅の拡散を防ぐこともできる。また、生産性の面からニッケルを含む金属層（ｂ）２７２の厚さは１５μｍ以下が好ましい。
　銅を含む金属層（ａ）２７１の厚さは、第二絶縁層２３の厚さによって決めることができる。ここでいう「第二絶縁層２３の厚さ」とは、第一回路層２２の面から第二絶縁層２３の表面までの厚さをいう。第一回路層２２の面から第二絶縁層２３の表面までの厚さは、たとえば、３μｍ以上である。これにより、少なくともニッケルを含む金属層（ｂ）２７２と錫を含む金属層（ｃ）２７３とを形成するのに十分な厚さとすることができる。
　ニッケルを含む金属層（ｂ）２７２と錫を含む金属層（ｃ）２７３の厚さの合計が、第二絶縁層２３の厚さと同等であれば、銅を含む金属層（ａ）２７１は不要となる。たとえば、第二絶縁層２３の厚さが２０μｍの場合、ニッケルを含む金属層（ｂ）２７２の厚さが１０μｍ、錫を含む金属層（ｃ）２７３の厚さが１０μｍとなり、銅を含む金属層（ａ）２７１は不要となる。
　一方、ニッケルを含む金属層（ｂ）２７２と錫を含む金属層（ｃ）２７３との厚さの合計よりも第二絶縁層２３の厚さが厚い場合には、上述の三層の金属層の厚さが第二絶縁層２３と略同じか突出するように銅を含む金属層（ａ）２７１を形成する。たとえば、第二絶縁層２３の厚さが、６０μｍの場合、ニッケルを含む金属層（ｂ）２７２の厚さを１５μｍ、錫を含む金属層（ｃ）２７３の厚さを１５μｍとしたとき、銅を含む金属層（ａ）２７１の厚さは３０μｍとなる。
　第二絶縁層２３の厚さが１５μｍの場合、ニッケルを含む金属層（ｂ）２７２の厚さを８μｍ、錫を含む金属層（ｃ）２７３の厚さを７μｍとしてもよい。また、ニッケルを含む金属層（ｂ）２７２の厚さを３μｍ、錫を含む金属層（ｃ）２７３の厚さを７μｍ、銅を含む金属層（ａ）２７１の厚さを５μｍとしてもよい。
　以上のように第二絶縁層２３の厚さによって、銅を含む金属層（ａ）２７１の厚さと、ニッケルを含む金属層（ｂ）２７２の厚さを変えることにより、半導体装置の信頼性を向上させることができる。
　第三絶縁層２５は、第二回路層２４を被覆するとともに、第二回路層２４の一部の上方に位置する部分に開口が形成されている。さらにこの開口内には、第二回路層２４に接続された金属層２８が形成されている。金属層２８は、たとえば、金めっき層である。第二絶縁層２３、第三絶縁層２５の線膨張係数を等しくすることで、第二絶縁層２３、第三絶縁層２５が対称に配置され、回路基板１の反りの発生を抑制することができる。
　また、第二絶縁層２３の厚み（Ｔ１）は、５μｍ以上、８５μｍ以下であり、第三絶縁層２５の厚み（Ｔ２）は、１０μｍ以上、１００μｍ以下であることが好ましい。ここで、第二絶縁層２３の厚み（Ｔ１）と、第三絶縁層２５との厚み（Ｔ２）は同じであってもよいが、第二絶縁層２３の厚み（Ｔ１）と、第三絶縁層２５との厚み（Ｔ２）とが異なることが好ましい。第二絶縁層２３の厚み（Ｔ１）と、第三絶縁層２５との厚み（Ｔ２）の比であるＴ１／Ｔ２は、１以上であることが好ましい。これにより、Ｔ１／Ｔ２を１以上とすることで反り抑制という効果がある。
　また、第一絶縁層２１の表裏上に設けられた第一回路層２２、第二回路層２４のパターンの違いや、第二絶縁層２３に形成された開口の割合、第三絶縁層２５に形成された開口の割合の違いにより、回路基板１に反りが生じることがある。このような場合に、反りの発生を抑制するために、第二絶縁層２３、第三絶縁層２５の厚みを異なるものとすることができる。特に、Ｔ１／Ｔ２を１以上として、異なる厚みとすることにより、さらに反りの小さい回路基板１を得ることができる。また、第二絶縁層２３、第三絶縁層２５の厚みは、第一絶縁層２１よりも薄く、第一絶縁層２１の厚みの１／１０以上であることが好ましい。このようにすることで、反り抑制という効果がある。
　以上のような第二絶縁層２３、第三絶縁層２５は、プリプレグではなく、樹脂組成物からなるものであることが好ましい。第二絶縁層２３、第三絶縁層２５は、同じ材料で構成することができる。たとえば、エポキシ樹脂、硬化剤、無機充填材とする樹脂組成物で構成することができる。
　第二絶縁層２３の樹脂を構成する材料としては、例えば、熱硬化性樹脂と、硬化剤とを含んでいることが好ましい。熱硬化性樹脂としては、エポキシ樹脂、シアネート樹脂、フェノール樹脂などを単独あるいは複数組み合わせて用いることができる。エポキシ樹脂としては、特に限定はされないが、例えば、積層板用として一般に使用されているものが用いられる。具体的には、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＡＤ型エポキシ樹脂等のビスフェノール型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂等のノボラック型エポキシ樹脂、臭素化ビスフェノールＡ型エポキシ樹脂、臭素化フェノールノボラック型エポキシ樹脂等の臭素化型エポキシ樹脂、トリグリシジルイソシアネートなどの複素環式エポキシ樹脂のほか、脂環式型エポキシ樹脂、ビフェニル型エポキシ樹脂、ナフタレン型エポキシ樹脂、グリシジルエステル型エポキシ樹脂等が挙げられる。これらを単独または２種類以上組み合わせて使用することができる。
　シアネート樹脂としては、例えばハロゲン化シアン化合物とフェノール類とを反応させ、必要に応じて加熱等の方法でプレポリマー化することにより得ることができる。具体的には、ノボラック型シアネート樹脂、ビスフェノールＡ型シアネート樹脂、ビスフェノールＥ型シアネート樹脂、テトラメチルビスフェノールＦ型シアネート樹脂等のビスフェノール型シアネート樹脂等を挙げることができる。これらの中でもノボラック型シアネート樹脂が好ましい。これにより、架橋密度増加による耐熱性向上と、樹脂組成物等の難燃性を向上することができる。
　硬化剤としては、特に限定はされないが、例えば、積層板用として一般に使用されている、アミノ基を有する硬化剤であって、メタフェニレンジアミン、パラフェニレンジアミン、パラキシレンジアミン、４，４'－ジアミノジフェニルメタン、４，４'－ジアミノジフェニルプロパン、４，４'－ジアミノジフェニルエーテル、４，４'－ジアミノジフェニルスルフォン、４，４'－ジアミノジシクロヘキサン、ビス（４－アミノフェニル）フェニルメタン、１，５－ジアミノナフタレン、メタキシリレンジアミン、パラキシレンナフタレン、１，１－ビス（４－アミノフェニル）シクロヘキサン、ジシアンジアミド、ジアミノジエチルジメチルフェニルメタンなどが用いられる。耐熱性、硬化性等の点で、好ましい硬化剤は、４，４'－ジアミノジフェニルメタン、ジシアンジアミド、ジアミノジエチルジメチルフェニルメタンである。これらのうち何種類かを併用しても良い。
　また、第二絶縁層２３には無機充填材を含んでいてもよい。例えばタルク、焼成クレー、未焼成クレー、マイカ、ガラス等のケイ酸塩、酸化チタン、アルミナ、シリカ、溶融シリカ等の酸化物、炭酸カルシウム、炭酸マグネシウム、ハイドロタルサイト等の炭酸塩、水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウム等の水酸化物、硫酸バリウム、硫酸カルシウム、亜硫酸カルシウム等の硫酸塩または亜硫酸塩、ホウ酸亜鉛、メタホウ酸バリウム、ホウ酸アルミニウム、ホウ酸カルシウム、ホウ酸ナトリウム等のホウ酸塩、窒化アルミニウム、窒化ホウ素、窒化ケイ素、窒化炭素等の窒化物、チタン酸ストロンチウム、チタン酸バリウム等のチタン酸塩等を挙げることができる。無機充填材として、これらの中の１種類を単独で用いることもできる。または、２種類以上を併用したりすることもできる。これらの中でも特に、水酸化アルミニウム、シリカが好ましく、溶融シリカ（特に球状溶融シリカ）が低熱膨張性に優れる点で好ましい。その形状は、破砕状、球状があるが、その目的にあわせた使用方法が採用される。たとえば、球状シリカを用いる場合、基材への含浸性を確保するために樹脂組成物の溶融粘度を下げることができる。無機充填材の含有量は、樹脂成分１００重量部に対して、３０重量部以上、７０重量部以下であることが好ましい。さらに好ましくは４０重量部以上、６０重量部以下である。
　無機充填材の平均粒子径は、特に限定されないが、０．０５μｍ以上１０μｍ以下が好ましい。特に０．３μｍ以上５μｍ以下が好ましい。この平均粒子径は、例えば粒度分布計（ＨＯＲＩＢＡ製、ＬＡ－５００）により測定することができる。
　また、無機充填材は、特に限定されないが、平均粒子径が単分散の無機充填材を用いることもできる。または、平均粒子径が多分散の無機充填材を用いることができる。さらに平均粒子径が単分散及び／または、多分散の無機充填材を１種類または２種類以上併用したりすることもできる。
　第三絶縁層２５としては、上述の第二絶縁層２３に用いた樹脂を構成する材料とすることができる。第二絶縁層２３と第三絶縁層２５は同一の構成であってもよいし、異なっていてもよい。さらに、第一絶縁層２１とは、無機繊維基材を含まない以外は同一の樹脂構成であってもよいし、異なっていてもよい。ここで、第一絶縁層２１は、無機繊維基材に絶縁性の樹脂を含浸させて得られたものであってもよい。
（フラックス機能を有する化合物を含む樹脂層３）
　フラックス機能を有する化合物を含む樹脂層３は、第二絶縁層２３を被覆するとともに、金属層２７上に、錫を含む金属層（ｃ）２７３に接触して設けられていてもよい。フラックス機能を有する化合物を含む樹脂層３は、硬化後の室温における弾性率が０．５ＧＰａ以上、１５ＧＰａ以下であることが好ましい。なお、弾性率は、以下の方法で測定したものである。
　まず、幅４ｍｍ×長さ４５ｍｍ×厚み０．１ｍｍのフィルム状の試験片を１８０℃、１時間で硬化させて作製する。その後、周波数１０Ｈｚ、３℃／分の昇温速度で０℃以上３００℃以下の温度範囲で、動的粘弾性測定機（ＤＭＡ）にて引っ張りモードで計測し、２５℃における弾性率を算出する。
　フラックス機能を有する化合物を含む樹脂層３は、たとえば、１核体から３核体の合計の含有量が、３０％以上７０％以下であるフェノール系ノボラック樹脂と、２５℃で液状であるエポキシ樹脂と、フラックス機能を有する化合物と、成膜性樹脂と、を含むものであることが好ましい。
　フェノール系ノボラック樹脂としては、フェノールノボラック樹脂、クレゾールノボラック樹脂、ビスフェノールＡ型ノボラック樹脂、ビスフェノールＦ型ノボラック樹脂、ビスフェノールＡＦ型ノボラック樹脂等が挙げられる。なかでも、フェノールノボラッック樹脂、クレゾールノボラック樹脂が好ましい。フェノールノボラッック樹脂、クレゾールノボラック樹脂は、接着フィルムの硬化物のガラス転移温度を効果的に高めることができる。また、アウトガスとなるフェノール系ノボラック樹脂の量を低減することができる。
　フェノール系ノボラック樹脂の含有量は、特に限定されるわけではないが、樹脂層３中に３重量％以上３０重量％以下含まれることが好ましく、５重量％以上２５重量％以下含まれることが特に好ましい。フェノール系ノボラック樹脂の含有量を上記範囲とすることで、樹脂層３の硬化物のガラス転移温度を効果的に高めることができる。さらに、アウトガスとなるフェノール系ノボラック樹脂の量を効果的に低減することを両立することができる。
　１核体から３核体の合計の含有量が３０％より小さい（４核体以上の合計の含有量が７０％以上）場合、２５℃で液状であるエポキシ樹脂との反応性が低下し、樹脂層３の硬化物中に未反応のフェノール系ノボラック樹脂が残留する。このため、樹脂層３が脆くなり作業性が低下してしまうといった問題が生じる。また、１核体から３核体の合計の含有量が７０％より大きい（４核体以上の合計の含有量が３０％以下）場合、樹脂層３を硬化させる際のアウトガス量が増大する可能性がある。さらに、樹脂層３のタック性が大きくなり過ぎる可能性もある。
　フェノール系ノボラック樹脂中の２核体と３核体の合計の含有量は、特に限定されるわけではないが、３０％以上７０％以下であることが好ましい。上記下限値以上とすることで、樹脂層３を硬化させる際のアウトガス量が増大してしまうことを抑制できる。また。上記上限値以下とすることで、樹脂層３の柔軟性と屈曲性をより効果的に確保することができる。
　フェノール系ノボラック樹脂中の１核体の含有量は、特に限定されるわけではないが、樹脂層３中に１％以下であることが好ましく、０．８％以下であることが特に好ましい。１核体の含有量を、上記範囲とすることで、樹脂層３を硬化する際のアウトガス量を低減することができる。
　フェノール系ノボラック樹脂の重量平均分子量は、特に限定されるわけではないが、３００以上１，５００以下であることが好ましい。さらに、４００以上１４００以下であることが特に好ましい。上記下限値以上とすることで、樹脂層３を硬化させる際のアウトガス量を抑制できる。また。上記上限値以下とすることで、樹脂層３の柔軟性と屈曲性をより効果的に確保することができる。
　フラックス機能を有する化合物を含む樹脂層３は、２５℃で液状であるエポキシ樹脂を含むことが好ましい。これにより、樹脂層３に柔軟性および屈曲性を付与することができる。２５℃で液状であるエポキシ樹脂としては、特に限定されるものではないが、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、グリシジルエステル型エポキシ樹脂等が挙げられる。これらの中でも、接着フィルムの支持体および被着体に対する密着性、さらに、接着フィルム硬化後の機械特性に優れる、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂が好ましい。
　また、２５℃で液状であるエポキシ樹脂としては、より好ましくは、２５℃における粘度が、５００ｍＰａ・ｓ以上５０，０００ｍＰａ・ｓ以下であるものである。さらに好ましくは、８００ｍＰａ・ｓ以上４０，０００ｍＰａ・ｓ以下であるものが挙げられる。２５℃における粘度を上記下限値以上とすることで、樹脂層３の柔軟性と屈曲性を確保することができる。また、２５℃における粘度を上記上限値以下とすることで樹脂層３のタック性が強くなり、ハンドリング性が低下することを防止することができる。
　また、２５℃で液状であるエポキシ樹脂の含有量は、特に限定されるものではないが、１０重量％以上８０重量％以下が好ましい。さらに、１５重量％以上７５重量％以下が特に好ましい。上記下限値以上とすることで、樹脂層３の柔軟性と屈曲性をより効果的に発現させることができる。また、上記上限値以下とすることで、樹脂層３のタック性が強くなり、ハンドリング性が低下することを、より効果的に防止することができる。
　フラックス機能を有する化合物としては、半田表面の酸化膜を除去する働きがあれば、特に限定されるものではないが、カルボキシル基又はフェノール性水酸基のいずれか、あるいは、カルボキシル基及びフェノール水酸基の両方を備える化合物が好ましい。
　フラックス機能を有する化合物の配合量は、１重量％以上３０重量％以下が好ましく、３重量％以上２０重量％以下が特に好ましい。フラックス機能を有する化合物の配合量が、上記範囲であることにより、フラックス活性を向上させることができる。加えて、樹脂層３を硬化した際に、未反応の化合物が残存するのを防止することができ、耐マイグレーション性を向上することができる。
　また、エポキシ樹脂の硬化剤として作用する化合物の中には、フラックス機能を有する化合物が存在する（以下、このような化合物を、フラックス活性硬化剤とも記載する。）。例えば、エポキシ樹脂の硬化剤として作用する、脂肪族ジカルボン酸、芳香族ジカルボン酸等は、フラックス作用も有している。このような、フラックスとしても作用し、エポキシ樹脂の硬化剤としても作用するようなフラックス活性硬化剤を、好適に用いることができる。
　なお、カルボキシル基を備えるフラックス機能を有する化合物とは、分子中にカルボキシル基が１つ以上存在するものをいう。なお、液状であっても固体であってもよい。また、フェノール性水酸基を備えるフラックス機能を有する化合物とは、分子中にフェノール性水酸基が１つ以上存在するものをいう。なお、液状であっても固体であってもよい。また、カルボキシル基及びフェノール性水酸基を備えるフラックス機能を有する化合物とは、分子中にカルボキシル基及びフェノール性水酸基がそれぞれ１つ以上存在するものをいう。これも同様に、液状であっても固体であってもよい。
　これらのうち、カルボキシル基を備えるフラックス機能を有する化合物としては、脂肪族酸無水物、脂環式酸無水物、芳香族酸無水物、脂肪族カルボン酸、芳香族カルボン酸等が挙げられる。
　カルボキシル基を備えるフラックス機能を有する化合物に係る脂肪族酸無水物としては、無水コハク酸、ポリアジピン酸無水物、ポリアゼライン酸無水物、ポリセバシン酸無水物等が挙げられる。
　カルボキシル基を備えるフラックス機能を有する化合物に係る脂環式酸無水物としては、メチルテトラヒドロ無水フタル酸、メチルヘキサヒドロ無水フタル酸、無水メチルハイミック酸、ヘキサヒドロ無水フタル酸、テトラヒドロ無水フタル酸、トリアルキルテトラヒドロ無水フタル酸、メチルシクロヘキセンジカルボン酸無水物等が挙げられる。
　カルボキシル基を備えるフラックス機能を有する化合物に係る芳香族酸無水物としては、無水フタル酸、無水トリメリット酸、無水ピロメリット酸、ベンゾフェノンテトラカルボン酸無水物、エチレングリコールビストリメリテート、グリセロールトリストリメリテート等が挙げられる。
　カルボキシル基を備えるフラックス機能を有する化合物に係る脂肪族カルボン酸としては、下記一般式（１）で示される化合物や、蟻酸、酢酸、プロピオン酸、酪酸、吉草酸、ピバル酸カプロン酸、カプリル酸、ラウリン酸、ミリスチン酸、パルミチン酸、ステアリン酸、アクリル酸、メタクリル酸、クロトン酸、オレイン酸、フマル酸、マレイン酸、シュウ酸、マロン酸、琥珀酸等が挙げられる。
　　　ＨＯＯＣ－（ＣＨ２）ｎ－ＣＯＯＨ　　　（１）
（式（１）中、ｎは、１以上２０以下の整数を表す。）
　カルボキシル基を備えるフラックス機能を有する化合物に係る芳香族カルボン酸としては、安息香酸、フタル酸、イソフタル酸、テレフタル酸、ヘミメリット酸、トリメリット酸、トリメシン酸、メロファン酸、プレーニト酸、ピロメリット酸、メリット酸、トリイル酸、キシリル酸、ヘメリト酸、メシチレン酸、プレーニチル酸、トルイル酸、ケイ皮酸、サリチル酸、２，３－ジヒドロキシ安息香酸、２，４－ジヒドロキシ安息香酸、ゲンチジン酸（２，５－ジヒドロキシ安息香酸）、２，６－ジヒドロキシ安息香酸、３，５－ジヒドロキシ安息香酸、浸食子酸（３，４，５－トリヒドロキシ安息香酸）、１，４－ジヒドロキシ－２－ナフトエ酸、３，５－ジヒドロキシ－２－ナフトエ酸等のナフトエ酸誘導体、フェノールフタリン、ジフェノール酸等が挙げられる。
　これらのカルボキシル基を備えるフラックス機能を有する化合物のうち、一般式（１）で示される化合物が好ましい。上記化合物は、フラックス機能を有する化合物が有する活性度、樹脂層３の硬化時におけるアウトガスの発生量、及び硬化後の樹脂層３の弾性率やガラス転移温度等の性能のバランスが良い。そして、一般式（１）で示される化合物のうち、式（１）中のｎが３以上１０以下である化合物が、特に好ましい。これにより、硬化後の樹脂層３における弾性率が増加するのを抑制することができる。さらに、接着性を向上させることもできる。
　上記した一般式（１）で示される化合物のうち、式（１）中のｎが３以上１０以下である化合物としては、例えば、ｎ＝３のグルタル酸（ＨＯＯＣ－（ＣＨ２）３－ＣＯＯＨ）、ｎ＝４のアジピン酸（ＨＯＯＣ－（ＣＨ２）４－ＣＯＯＨ）、ｎ＝５のピメリン酸（ＨＯＯＣ－（ＣＨ２）５－ＣＯＯＨ）、ｎ＝８のセバシン酸（ＨＯＯＣ－（ＣＨ２）８－ＣＯＯＨ）及びｎ＝１０のＨＯＯＣ－（ＣＨ２）１０－ＣＯＯＨ－等が挙げられる。
　フェノール性水酸基を備えるフラックス機能を有する化合物としては、フェノール類が挙げられ、具体的には、例えば、フェノール、ｏ－クレゾール、２，６－キシレノール、ｐ－クレゾール、ｍ－クレゾール、ｏ－エチルフェノール、２，４－キシレノール、２，５キシレノール、ｍ－エチルフェノール、２，３－キシレノール、メジトール、３，５－キシレノール、ｐ－ターシャリブチルフェノール、カテコール、ｐ－ターシャリアミルフェノール、レゾルシノール、ｐ－オクチルフェノール、ｐ－フェニルフェノール、ビスフェノールＡ、ビスフェノールＦ、ビスフェノールＡＦ、ビフェノール、ジアリルビスフェノールＦ、ジアリルビスフェノールＡ、トリスフェノール、テトラキスフェノール等のフェノール性水酸基を含有するモノマー類等が挙げられる。
　上述したようなカルボキシル基又はフェノール水酸基のいずれか、あるいは、カルボキシル基及びフェノール水酸基の両方を備える化合物は、エポキシ樹脂との反応で三次元的に取り込まれる。
　そのため、フラックス機能を有する化合物としては、フラックス作用を有し且つエポキシ樹脂の硬化剤として作用するフラックス活性硬化剤が好ましい。これにより、硬化後のエポキシ樹脂の三次元的なネットワークの形成を向上させることができる。フラックス活性硬化剤としては、例えば、１分子中に、エポキシ樹脂に付加することができる２つ以上のフェノール性水酸基と、フラックス作用（還元作用）を示す芳香族に直接結合した１つ以上のカルボキシル基とを備える化合物が挙げられる。このようなフラックス活性硬化剤としては、２，３－ジヒドロキシ安息香酸、２，４－ジヒドロキシ安息香酸、ゲンチジン酸（２，５－ジヒドロキシ安息香酸）、２，６－ジヒドロキシ安息香酸、３，４－ジヒドロキシ安息香酸、没食子酸（３，４，５－トリヒドロキシ安息香酸）等の安息香酸誘導体；１，４－ジヒドロキシ－２－ナフトエ酸、３，５－ジヒドロキシ－２－ナフトエ酸、３，７－ジヒドロキシ－２－ナフトエ酸等のナフトエ酸誘導体；フェノールフタリン；及びジフェノール酸等が挙げられる。また、これらは１種単独又は２種以上を組み合わせでもよい。これらの中でも、２，３－ジヒドロキシ安息香酸、ゲンチジン酸、フェノールフタリンが好ましい。これらは、半田表面の酸化膜を除去する効果とエポキシ樹脂との反応性に優れている。
　また、樹脂層３中、フラックス活性硬化剤の配合量は、１重量％以上３０重量％以下が好ましい。さらに、３重量％以上２０重量％以下が特に好ましい。樹脂層３中のフラックス活性硬化剤の配合量が、上記範囲であることにより、樹脂層３のフラックス活性を向上させることができる。さらに、樹脂層３中に、エポキシ樹脂と未反応のフラックス活性硬化剤が残存するのが防止される。
　樹脂層３は、成膜性を向上するために成膜性樹脂を含むことが好ましい。これにより、フィルム状態にするのが容易となる。また、機械的特性にも優れる。
　成膜性樹脂としては、特に限定されるわけではないが、例えば、（メタ）アクリル系樹脂、フェノキシ樹脂、ポリエステル樹脂、ポリウレタン樹脂、ポリイミド樹脂、シロキサン変性ポリイミド樹脂、ポリブタジエン、ポリプロピレン、スチレン－ブタジエン－スチレン共重合体、スチレン－エチレン－ブチレン－スチレン共重合体、ポリアセタール樹脂、ポリビニルブチラール樹脂、ポリビニルアセタール樹脂、ブチルゴム、クロロプレンゴム、ポリアミド樹脂、アクリロニトリル－ブタジエン共重合体、アクリロニトリル－ブタジエン－アクリル酸共重合体、アクリロニトリル－ブタジエン－スチレン共重合体、ポリ酢酸ビニル、ナイロン等を挙げることができる。これらは、１種で用いても、２種以上を併用してもよい。中でも、（メタ）アクリル系樹脂、フェノキシ樹脂及びポリイミド樹脂からなる群から選択される少なくとも１種であることが好ましい。
　成膜性樹脂の含有量は、特に限定されないが、樹脂層３中の１０重量％以上５０重量％以下が好ましく、１５重量％以上４０重量％以下がより好ましい。特に２０重量％以上３５重量％以下が好ましい。含有量が範囲内であると、樹脂層３の流動性を抑制することができ、樹脂層３の取り扱いが容易になる。
　また、樹脂層３は、硬化促進剤やシランカップリング剤を更に含んでもよい。
（製造方法）
　次に、図２から図５を用い、第一の実施形態である回路基板１の製造方法について説明する。まず、内部に導電体２０が貫通するとともに、一方の面側に導電体２０に接続された第一回路層２２が設けられ、他方の面側に導電体２０に接続された第二回路層２４が設けられた第一絶縁層２１を用意する。次いで、第一回路層２２を被覆する第二絶縁層２３を設ける。次いで、第二回路層２４を被覆する第三絶縁層２５を設ける。次いで、第二絶縁層２３に第一回路層２２の一部が露出する開口を形成する。次いで、開口内に、第一回路層２２の一部と接触する金属層２７を設ける。このとき、金属層２７は、第一回路層２２側から、銅を含む金属層（ａ）２７１、ニッケルを含む金属層（ｂ）２７２、錫を含む金属層（ｃ）２７３がこの順に構成される。また、銅を含む金属層（ａ）２７１の厚さは０μｍ以上、５５μｍ以下であり、ニッケルを含む金属層（ｂ）２７２の厚さは２μｍ以上、１５μｍ以下であり、錫を含む金属層（ｃ）２７３の厚さは３μｍ以上、３０μｍ以下である。以下詳細を説明する。
　図２（Ａ）に示すように、はじめに、表裏面に、金属膜４１（たとえば、銅膜）が形成された第一絶縁層２１を用意する。次に、図２（Ｂ）に示すように、一方の金属膜４１および第一絶縁層２１を貫通する孔２１１を形成する。一方の金属膜４１を貫通する孔は、エッチングにより形成した後、第一絶縁層２１を貫通する孔をレーザーで形成してもよい。なお、図２（Ｃ）に示すように、他方の金属膜４１をも貫通する貫通孔２１１を形成してもよい。
　次に、金属膜４１上および、第一絶縁層２１の孔２１１内部に化学めっきを施す。その後、図３（Ａ）に示すように、マスクＭを配置し、孔２１１内部を充填するとともに、金属膜４１上にめっきを施す。これにより、ビアとなる導電体２０を形成するとともに、金属膜４２を形成する（金属膜４２は、金属膜４１と金属膜４１上のめっき膜を示す）。
　次に、図３（Ｂ）に示すように、マスクＭが形成されていた部分の金属膜４２をフラッシュエッチングにより除去する。これにより、第一回路層２２、第二回路層２４を形成する。
　その後、図４（Ａ）に示すように、第一回路層２２上に、シート状の第二絶縁層２３を貼り付ける。また、第二回路層２４上に、シート状の第三絶縁層２５を貼り付ける。次いで、シート状の第二絶縁層２３、シート状の第三絶縁層２５を加熱ラミネートする。次いで、フォトリソグラフィ工程により、パターニングを行った後、熱により完全硬化させる。
　次に、図４（Ｂ）に示すように、第二絶縁層２３，第三絶縁層２５それぞれに開口を形成する。第二絶縁層２３に、たとえば、ＵＶレーザーを照射し、第三絶縁層２５に炭酸レーザーを照射して開口を形成することができる。
　その後、図１のように、第二絶縁層２３の開口内に、銅を含む金属層（ａ）２７１、ニッケルを含む金属層（ｂ）２７２、錫を含む金属層（ｃ）２７３をこの順にメッキにより形成する。このとき、第二絶縁層２３の厚さに合わせて、銅を含む金属層（ａ）２７１の厚さを０μｍ以上、５５μｍ以下に、ニッケルを含む金属層（ｂ）２７２の厚さを２μｍ以上、１５μｍ以下に、錫を含む金属層（ｃ）２７３の厚さを３μｍ以上、１５μｍ以下になるよう、第三絶縁層２５の開口内に金属層２８を形成する。
　図５のように、第二絶縁層２３上に、フラックス機能を有する化合物を含む樹脂層３を圧着させる。これにより、フラックス活性化合物を含む樹脂層３を、第二絶縁層２３を被覆するとともに、金属層２７上に形成する。以上の工程により、回路基板１が完成する。
　次に、図６～図８を用いて、この回路基板１を使用した半導体装置の製造方法について説明する。まず、回路基板１のフラックス活性化合物を含む樹脂層３上に複数の半導体チップ５を配置する。次いで、回路基板１を分割して、半導体チップ５と、分割した回路基板１０とを備える複数の半導体装置６を得る、以下、詳細を説明する。
（位置決め仮接着）
　図６（Ａ）に示すように、回路基板１のうち、分割して得られる回路基板部１０上に、複数の半導体チップ５をそれぞれ設置する。複数の半導体チップ５は、回路基板１の面方向に沿って並べられる。図６（Ｂ）のように、半導体チップ５の電極５１は、フラックス機能を有する化合物を含む樹脂層３を貫通し、金属層２７と接触する。ここで、半導体チップ５の電極５１は、たとえば、金を含む。また、条件は特に限定されないが、２５℃以上１７５℃以下、半導体チップ５の１つの当たり０．５ｋｇｆ以上５ｋｇｆ以下の荷重で電極５１と金属層２７の位置を合わせて仮接着する。
（接合）
　図７は、図６（Ｂ）のＡ部を拡大した断面図である。図７のように、その後、回路基板１および複数の半導体チップ５からなる積層体を加熱して、電極５１と金属層２７とを半田接合させる。条件は特に限定されないが、２００℃以上３００℃未満で１秒間以上６０分間以下、半導体チップ５の１つの当たり０．１ｋｇｆ以上１５ｋｇｆ以下の荷重が好ましい。条件は、特に２００℃以上２６０℃以下で５秒間以上３００秒間以下が好ましい。接合温度は金属層２７の半田種の融点に依存し、荷重は接合する端子数に依存する。ここで、フラックス機能を有する化合物を含む樹脂層３を介して、電極５１と金属層２７を接合する。これにより、金属層２７の表面が酸化されるのを抑制しながら（表面酸化膜を除去しながら）半田を接続することができる。
　ここで、図７のように、半導体チップ５に設けられた電極５１を構成する材料は、溶融した回路基板１の錫を含む金属層（ｃ）２７３に拡散している。このとき、回路基板１のニッケルを含む金属層（ｂ）２７２は、層状態で残存している。また、ニッケルを含む金属層（ｂ）２７２の上部において、錫を含む金属層（ｃ）２７３を構成する材料と、半導体チップ５の電極５１を構成する材料とが合金化している層（不図示）が形成されている。回路基板１のニッケルを含む金属層（ｂ）２７２は、接合工程の前後で断面形状が変化しても、この合金化している層との間に界面を形成している。また、この合金化している層は、半導体チップ５の電極５１を構成する材料のうち、少なくとも接合側の表面近傍が、錫を含む金属層（ｃ）２７３を構成する材料と合金化することにより形成されている。このように、拡散した電極５１を構成する材料は、ニッケルを含む金属層（ｂ）２７２の上面までで止まっている。すなわち、ニッケルを含む金属層（ｂ）２７２は、電極５１を構成する材料の拡散を抑止することができる。以上のように、回路基板１のニッケルを含む金属層（ｂ）２７２は、電極５１を構成する材料の拡散を抑止する拡散抑止層として機能する。
　また、接合条件によっては、たとえば、半導体チップ５の電極５１を構成する材料の一部は、ニッケルを含む金属層（ｂ）２７２の上面と接している。これにより、半導体チップ５の電極５１を構成する材料は、確実に、回路基板１の銅を含む金属層（ａ）２７１及び第一回路層２２まで拡散することがない。特に、半導体チップ５の電極５１が金を含む場合において、このニッケルを含む金属層（ｂ）２７２により、顕著に電極５１を構成する材料の拡散を抑止することができる。
　ここで、ニッケルを含む金属層（ｂ）２７２が無い場合は、電極５１を構成する材料が拡散すると、継時的に導通不良などの接合不良を起こす可能性がある。一方、本実施形態によれば、上記したメカニズムにより、確実に半導体チップ５と接合することができる。
（硬化）
　この積層体をさらに加熱することにより、フラックス機能を有する化合物を含む樹脂層３を構成する樹脂を硬化させることが好ましい。この際の加熱条件は特に限定されないが、１２０℃以上２００℃以下で３０分間以上１８０分間以下が好ましい。これにより、フラックス機能を有する化合物を含む樹脂層３が硬化することにより、電極５１と金属層２７の間を封止し、接続信頼性を向上することができる。なお、本実施の形態では、積層体を得た後、フラックス機能を有する化合物を含む樹脂層３を硬化させたが、これに限らず、フラックス機能を有する化合物を含む樹脂層３を硬化させた後に積層体を得る方法でも良い。
（樹脂封止）
　得られた積層体に半導体チップ５側から、エポキシ樹脂組成物を金型を用いて圧縮成形する。その後、取り出して乾燥機で硬化乾燥させる。この際の加熱条件は特に限定されないが、圧縮成形は厚み３０μｍ以上３００μｍ以下、１２０℃以上２００℃以下で１分間以上５分間以下である。また、硬化は１２０℃以上２００℃以下で３時間以上５時間以下が好ましい。これにより、積層体を封止し、信頼性を確保することができる。
（半田ボール搭載）
　さらに、図８に示すように、回路基板１の金属層２８上に半田ボール２９を形成する。これにより、他の基板等への２次実装が容易となる。半田ボール２９を付与する方法としては、例えばメッキ法、ペースト印刷法、ボール搭載法が挙げられる。
（ダイシング）
　次に、図８（Ａ）に示すように、回路基板１を分割し、一つの半導体チップ５と、分割された一つの回路基板１（以下、分割した回路基板１を回路基板部１０とする）とで構成される複数の半導体装置６を得る。分割する際には、半田ボール２９が付与されているのと反対側の面にダイシングシートを付与してダイシングを行う。
　この半導体装置は、図８（Ｂ）に示すように、回路基板１の基板面側からみて、回路基板部１０の側面と、半導体チップ５の側面とが面一に形成されている。これにより、半導体装置６の外形寸法を可能な限り小さくすることができる。なお、ダイシングする前に、積層体の半田ボール２９が付与されている側の面にフラックス機能を有する化合物を含む樹脂層を配置しておくことが好ましい。これにより、２次実装での半田接続が容易となる。また、フラックス処理を省略することができる。さらに、生産性や温度サイクル性、落下試験等の２次実装後の信頼性を向上させることができる。なお、ここで使用するダイシングシートは市販されているものをそのまま用いることができる。
　（第二の実施形態）
　第二の実施形態は、第二絶縁層２３、第三絶縁層２５において感光性樹脂を用いる点を除いて、第一の実施形態と同様である。
　第二絶縁層２３、第三絶縁層２５は、たとえば、感光性樹脂を必須成分とする樹脂組成物で構成することができる。このような樹脂組成物を使用することで、露光及び現像により、第二絶縁層２３、第三絶縁層２５の開口を容易にパターニングすることが出来る。
　感光性樹脂は、特に限定されるものではなく、公知の感光性樹脂組成物を用いて形成することができる。感光性樹脂は、ネガ型、ポジ型のどちらであっても良い。感光性樹脂は、たとえば、アクリル樹脂などを含み、エポキシ変性アクリル樹脂などを用いることができる。また、アクリル樹脂などの光硬化性樹脂の他に、エポキシ樹脂などの熱硬化性樹脂などを加えても良い。
　また、感光性樹脂は、重合開始剤、増感剤、レベリング剤などを含んでも良い。さらに、シリカなどの充填剤を含んでいても良い。この充填材は、特に限定されないが、前述した第一絶縁層２１、第二絶縁層２３、及び第三絶縁層２５の無機充填材と同様のものを使用できる。このとき、粒径サイズは、露光時の光の波長よりも小さいものが好ましい。
　また、感光性樹脂としては、液状タイプ、または、フィルムタイプなどの形態を用いることができる。第一回路層２２、第二回路層２４への被覆性を考慮した場合、フィルムタイプを用いることが好ましい。液状タイプの場合は、スクリーン印刷法、コータ法などにより形成することができる。また、本実施形態の回路基板１を液状レジスト中に浸漬することにより、両面同時に第二絶縁層２３および第三絶縁層２５を形成することも可能である。一方、フィルムタイプの場合は、真空ラミネータなどを用いて形成することが出来る。フィルムタイプの場合も、両面同時に第二絶縁層２３および第三絶縁層２５を形成することが可能である。
　第二の実施形態における回路基板１は、次のようにして製造する。ここで、第一の実施形態と同様にして、図３（Ｂ）に示すように、第一回路層２２、第二回路層２４が、形成されている。
　その後、図４（Ａ）に示すように、真空ラミネータを用い、第一回路層２２上にフィルムタイプの感光性樹脂である第二絶縁層２３を、また、第二回路層２４上に同材料の第三絶縁層２５を、同時に貼り付ける。
　次いで、所定の開口を得るようにフォトマスクを位置調整し、露光する。次いで、アルカリ水溶液などの現像液に浸漬し、現像する。これにより、図４（Ｂ）に示すように、第二絶縁層２３、第三絶縁層２５に開口を形成する。
　次いで、用いた感光性樹脂に応じて、適宜、加熱、さらにはＵＶ露光して、硬化させる。また、所望する開口の径が感光性樹脂の解像度よりも小さくなる場合においては、加熱して硬化させた後に、第１の実施形態と同じく、たとえば、第二絶縁層２３にＵＶレーザを照射し、第三絶縁層２５に炭酸レーザーを照射して開口を形成することができる。
　以下、第一の実施形態と同様の方法により、半導体装置６を得る。
　なお、本発明は前述の二つの実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。たとえば、前述の二つの実施形態では、第二絶縁層、第三絶縁層は、単層であったが、これに限られない。たとえば、第二絶縁層や第三絶縁層が複数の層で構成されていてもよい。
　次に、本発明の実施例について説明する。
（実施例１）
　第一の実施形態と同様の方法で回路基板を製造した。
（第一絶縁層）
　以下のようにして第一絶縁層を作製した。３０μｍのガラス繊維基材にエポキシ樹脂組成物を含浸し硬化させた厚さ４０μｍの第一絶縁層とした。次に、第一絶縁層の両面側に、金属層として厚さ２μｍの銅箔（銅箔は１８μのピーラブル箔付き）を形成して厚みが４４μｍの積層板を作成した。その後、レーザー加工面にサブトラクティブ法にてコンフォーマルマスクを形成してＣＯ２レーザーにより銅張りの積層板に非貫通穴を形成した。次いで、電気銅めっきにて銅張りの積層板の非貫通孔内を銅めっきで充填させるとともに、回路パターン形成を行い、第一回路層および第二回路層を形成した。
（第二絶縁層および第三絶縁層）
　第一絶縁層上の第一回路及び第二回路に回路粗化・有機皮膜形成処理を行い、熱硬化性樹脂（厚み２５μｍ）をラミネートして完全硬化させて第二絶縁層及び第三絶縁層を形成した（回路上から絶縁樹脂表面の厚みは２０μｍ）。その後、第二絶縁層はＵＶレーザーによりブラインドビアを形成してプラズマデスミア処理を行った。第三絶縁層はＣＯ２レーザーにてブラインドビア形成・プラズマデスミア処理を行い、無電解Ｎｉ、Ａｕめっきを行った。その後、プラズマデスミア後の第二絶縁層の開口部に電気メッキにて銅１２μ、Ｎｉ３μ、Ｓｎ１０μｍの金属層を形成した。
（フラックス機能を有する化合物を含む樹脂層）
　フェノールノボラック樹脂（住友ベークライト社製、ＰＲ５５６１７）１５．０重量部と、液状ビスフェノールＡ型エポキシ樹脂（大日本インキ化学工業社製、ＥＰＩＣＬＯＮ－８４０Ｓ）４５．０重量部と、フラックス活性化合物であるフェノールフタリン（東京化成工業社製）１５．０重量部と、成膜性樹脂としてビスフェノールＡ型フェノキシ樹脂（東都化成社製、ＹＰ－５０）２４．４重量部と、硬化促進剤として２―フェニルー４－メチルイミダゾール（四国化成工業社製、２Ｐ４ＭＺ）０．１重量部と、シランカップリング剤としてβ－（３，４エポキシシクロヘキシル）エチルトリメトキシシラン（信越化学工業社製、ＫＢＭ－３０３）０．５重量部とを、メチルエチルケトンに溶解し、樹脂濃度５０％の樹脂ワニスを調製した。得られた樹脂ワニスを、基材ポリエステルフィルム（東レ株式会社製、ルミラー）に厚さ５０μｍとなるように塗布して、１００℃、５分間乾燥させた。これにより、厚さ２５μｍのフラックス活性を有する接着フィルムを得た。
（回路基板）
　第二絶縁層を第一回路層側に、第三絶縁層を第二回路層側に真空ラミネータにてラミネートし、硬化させた。その後、ＵＶレーザーにて第二絶縁層に開口部を形成し、銅、ニッケル、はんだめっきを施した。また、ＣＯ２レーザーにて第三絶縁層に開口部を形成し、ニッケル、金めっきを施した。その後、フラックス機能を有する化合物を含む樹脂層を真空ラミネータにてラミネートした。次に、５０ｍｍ×５０ｍｍの大きさに切断し、回路基板を得た。
（半導体装置の製造）
　半導体チップ（ＴＥＧチップ、サイズ１５ｍｍ×１５ｍｍ、厚み０．８ｍｍ）は、電極を金で形成し、回路保護膜をポジ型感光性樹脂（住友ベークライト社製ＣＲＣ－８３００）で形成したものを使用した。半導体装置の組み立ては、まず、電極にフラックス材を転写法により均一に塗布し、次にフリップチップボンダー装置を用い、上記した回路基板上に加熱圧着により搭載した。次に、ＩＲリフロー炉において、半導体チップの電極を回路基板の金属層と溶融接合した。その後、液状封止樹脂（住友ベークライト社製、ＣＲＰ－４１５２Ｓ）を充填し、液状封止樹脂を硬化させることで半導体装置を得た。尚、液状封止樹脂は、温度１５０℃、１２０分の条件で硬化させた。
　作製した半導体装置にもちいた回路基板の各構成は、表１に示すとおりである。各実施例および比較例により得られた半導体装置について、次の各評価を行った。各評価を、評価方法と共に以下に示す。得られた結果を表１に示す。
　なお、実施例５は、第二絶縁層および第三絶縁層として、感光性レジストを用い、第二の実施形態と同様の方法で回路基板を製造した。感光性レジスト（厚み２５μｍ）をラミネートして、フォトリソグラフィによるパターニング、熱による完全硬化工程を経て、第二絶縁層及び第三絶縁層を形成した。その他の工程は実施例１と同様の方法で回路基板を作製した。
Figure JPOXMLDOC01-appb-T000001
（半導体チップ接合後、温度サイクル試験）
　試験条件として、温度サイクル試験機を用いて、温度サイクル（－５５℃から１２５℃まで）、保持時間１０分、温度変更時間２０分の条件を、１，０００サイクル行い、導通抵抗確認した。各水準１０ずつ投入し、試験合格数／投入数で評価した。
　表１から明らかなように、実施例１から５、チップ接合後の評価試験にて温度サイクル試験で投入した１０枚すべてが良品であった。それに対して、ニッケルを含む金属層（ｂ）が形成されていない比較例１は、温度サイクル試験１０００サイクル後はすべて不良であった。また、ニッケルを含む金属層（ｂ）の厚さが１μｍと薄い場合には４／１０が不良であった。また、錫を含む金属層（ｃ）が１μｍと薄い場合、チップとの接続が不十分であったため８／１０が不良であった。
　この出願は、２０１０年３月２６日に出願された日本出願特願２０１０－０７１３９５号及び２０１０年１０月２５日に出願された日本出願特願２０１０－２３８４７５号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (11)

  1. 　導電体が貫通する第一絶縁層と、
    　前記第一絶縁層の一方の側に設けられ、前記導電体に接続された第一回路層と、
    　この第一回路層を被覆するとともに、前記第一回路層の一部を露出させるための開口が形成された第二絶縁層と、
    　前記第一絶縁層の他方の側に設けられ、前記導電体に接続された第二回路層と、
    　前記第二回路層を被覆する第三絶縁層と、
    　前記第二絶縁層の開口内に設けられ、前記開口から露出する前記第一回路層の一部と接触する金属層とを備え、
    　前記金属層は、前記第一回路層側から、銅を含む金属層（ａ）、ニッケルを含む金属層（ｂ）、錫を含む金属層（ｃ）がこの順に構成され、銅を含む金属層（ａ）の厚さは０μｍ以上、５５μｍ以下であり、ニッケルを含む金属層（ｂ）の厚さは２μｍ以上、１５μｍ以下であり、錫を含む金属層（ｃ）の厚さは３μｍ以上、３０μｍ以下であることを特徴とする回路基板。
  2. 　請求項１に記載の回路基板において、
    　フラックス活性化合物を含む樹脂層は、前記第二絶縁層を被覆するとともに、前記金属層上に設けられている回路基板。
  3. 　請求項１または２に記載の回路基板において、
    　前記第一回路層面から前記第二絶縁層表面までの厚さが３μｍ以上である回路基板。
  4. 　請求項１ないし３のいずれかに記載の回路基板において、
    　前記第二絶縁層および前記第三絶縁層はそれぞれ、感光性樹脂を含む回路基板。
  5. 　請求項１ないし４のいずれかに記載の回路基板と、
    　電極を有する半導体チップと、
    を接合して得られる半導体装置であって、
    　前記回路基板部の前記金属層と前記半導体チップの前記電極とが接合し、
    　前記ニッケルを含む金属層（ｂ）は、層状態で残存しており、
    　前記ニッケルを含む金属層（ｂ）の上部に、前記錫を含む金属層（ｃ）を構成する材料と、前記半導体チップの前記電極を構成する材料とが合金化している層が形成されている半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記半導体チップの前記電極を構成する材料の一部は、前記回路基板部のニッケルを含む金属層（ｂ）の上面と接している半導体装置。
  7. 　請求項５または６に記載の半導体装置において、
    　前記半導体チップの前記電極は、金を含む半導体装置。
  8. 　請求項５ないし７のいずれかに記載の半導体装置において、
    　前記半導体チップは、分割した前記回路基板と接合し、前記回路基板の基板面側からみて、当該分割した回路基板と略同じサイズであり、
    　前記分割した回路基板の側面と、前記半導体チップの側面とが面一に形成されている半導体装置。
  9. 　内部に導電体が貫通するとともに、一方の面側に前記導電体に接続された第一回路層が設けられ、他方の面側に前記導電体に接続された第二回路層が設けられた第一絶縁層を用意する工程と、
    　前記第一回路層を被覆する第二絶縁層を設ける工程と、
    　前記第二回路層を被覆する第三絶縁層を設ける工程と、
    　前記第二絶縁層に前記第一回路層の一部が露出する開口を形成する工程と、
    　前記開口内に、前記第一回路層の一部と接触する金属層を設ける工程とを含み、
    　前記金属層は、前記第一回路層側から、銅を含む金属層（ａ）、ニッケルを含む金属層（ｂ）、錫を含む金属層（ｃ）がこの順に構成され、銅を含む金属層（ａ）の厚さは０μｍ以上、５５μｍ以下であり、ニッケルを含む金属層（ｂ）の厚さは２μｍ以上、１５μｍ以下であり、錫を含む金属層（ｃ）の厚さは３μｍ以上、３０μｍ以下であることを特徴とする回路基板の製造方法。
  10. 　請求項９に記載の回路基板の製造方法において、
    　フラックス活性化合物を含む樹脂層を、前記第二絶縁層を被覆するとともに、前記金属層上に形成する工程を含む回路基板の製造方法。
  11. 　請求項１０に記載の回路基板の製造方法を含み、
    　フラックス活性化合物を含む樹脂層上に複数の半導体チップを配置する工程と、
    　前記回路基板を分割して、前記半導体チップと、分割した前記回路基板とを備える複数の半導体装置を得る工程とを含む半導体装置の製造方法。
PCT/JP2011/001461 2010-03-26 2011-03-14 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法 WO2011118146A1 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010-071395 2010-03-26
JP2010071395 2010-03-26
JP2010238475A JP2011222943A (ja) 2010-03-26 2010-10-25 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
JP2010-238475 2010-10-25

Publications (1)

Publication Number Publication Date
WO2011118146A1 true WO2011118146A1 (ja) 2011-09-29

Family

ID=44672727

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/001461 WO2011118146A1 (ja) 2010-03-26 2011-03-14 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法

Country Status (3)

Country Link
JP (1) JP2011222943A (ja)
TW (1) TW201203472A (ja)
WO (1) WO2011118146A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113423178A (zh) * 2021-06-16 2021-09-21 梅州市志浩电子科技有限公司 一种混压线路板的等离子除胶方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5935314B2 (ja) * 2011-12-20 2016-06-15 住友ベークライト株式会社 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307677A (ja) * 1998-04-20 1999-11-05 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2004071656A (ja) * 2002-08-01 2004-03-04 Sumitomo Bakelite Co Ltd 多層配線板および半導体装置
JP2009004454A (ja) * 2007-06-19 2009-01-08 Shinko Electric Ind Co Ltd 電極構造体及びその形成方法と電子部品及び実装基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307677A (ja) * 1998-04-20 1999-11-05 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2004071656A (ja) * 2002-08-01 2004-03-04 Sumitomo Bakelite Co Ltd 多層配線板および半導体装置
JP2009004454A (ja) * 2007-06-19 2009-01-08 Shinko Electric Ind Co Ltd 電極構造体及びその形成方法と電子部品及び実装基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113423178A (zh) * 2021-06-16 2021-09-21 梅州市志浩电子科技有限公司 一种混压线路板的等离子除胶方法

Also Published As

Publication number Publication date
TW201203472A (en) 2012-01-16
JP2011222943A (ja) 2011-11-04

Similar Documents

Publication Publication Date Title
JP5228908B2 (ja) 半導体装置
JP7258453B2 (ja) 熱硬化性樹脂組成物、キャリア付樹脂膜、プリプレグ、プリント配線基板および半導体装置
JP5682308B2 (ja) 半導体部品の製造方法
JP5408131B2 (ja) 半導体素子搭載基板
WO2011033743A1 (ja) 接着フィルム、多層回路基板、電子部品及び半導体装置
WO2011118128A1 (ja) 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
US7981963B2 (en) Insulation material of reactive elastomer, epoxy resin, curing agent and crosslinked rubber
KR102582537B1 (ko) 프린트 배선판의 제조 방법, 반도체 장치의 제조 방법
WO2011007531A1 (ja) 電子部品の製造方法および電子部品
TWI549248B (zh) 半導體封裝之製造方法
JP2012227441A (ja) 半導体装置の製造方法および半導体装置
JP5569582B2 (ja) 可撓性基板および電子機器
JP2012049423A (ja) 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
JP2011155027A (ja) 接着フィルム、半導体装置、多層回路基板および電子部品
JP2012074636A (ja) 接合方法、半導体装置、多層回路基板および電子部品
WO2011118146A1 (ja) 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
JPWO2018088345A1 (ja) 金属箔付き樹脂膜、構造体、配線基板の製造方法、半導体装置の製造方法
JP2012057109A (ja) 樹脂組成物、接着フィルム、半導体装置、多層回路基板および電子部品
JP6107992B1 (ja) 樹脂シート
JP5884301B2 (ja) 半導体装置
JP4385555B2 (ja) インターポーザ、半導体パッケージおよびその製造方法
JP5593897B2 (ja) 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
JP2018172552A (ja) 熱硬化性樹脂組成物、キャリア付樹脂膜、プリプレグ、プリント配線基板および半導体装置
JP2018174250A (ja) 熱硬化性樹脂組成物、キャリア付樹脂膜、プリプレグ、プリント配線基板および半導体装置
JP2019033205A (ja) 配線基板の製造方法、半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11758958

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11758958

Country of ref document: EP

Kind code of ref document: A1