WO2011111210A1 - データブロック読出制御装置 - Google Patents

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WO2011111210A1
WO2011111210A1 PCT/JP2010/054141 JP2010054141W WO2011111210A1 WO 2011111210 A1 WO2011111210 A1 WO 2011111210A1 JP 2010054141 W JP2010054141 W JP 2010054141W WO 2011111210 A1 WO2011111210 A1 WO 2011111210A1
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WO
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packet
identifier
signal
line
unit
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PCT/JP2010/054141
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English (en)
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Inventor
雅博 種田
Original Assignee
富士通株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9047—Buffering arrangements including multiple buffers, e.g. buffer pools
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC

Definitions

  • the present invention relates to a data block read control device.
  • packet forward ordering rules based on the priority assigned to each packet are applied so that deadlock does not occur due to transaction stalls.
  • packets are forwarded in the order determined according to this rule, for example, a plurality of reception buffers provided for each packet type and a mechanism for holding / referring to the packet arrival order are prepared.
  • the packet arrival order is prepared to forward the packets in the packet arrival order.
  • a plurality of reception buffers are prepared for forward passing between packets according to priority. Inter-packet passing forward refers to forwarding a certain type of packet ahead of other types of packets that arrived earlier than the packet according to priority.
  • FIG. 9 shows a packet read control device which is one of the prior arts.
  • the packet reading control apparatus shown in FIG. 9 generates and records a tag as order information indicating the arrival order for each packet in order to hold and refer to the order information in which the packets arrive.
  • each packet type (here, “A”, “B”, and “C”) is determined according to the type identifier in the received packet.
  • a received packet is stored in one of a plurality of prepared reception buffers (FIFO: “First In In First First Out”).
  • the reception order tag generation counter when a received packet arrives, a reception trigger is generated and a type identifier in the received packet is input to the tag generation circuit.
  • the reception order tag generation counter In the tag generation circuit, the reception order tag generation counter generates a reception order tag corresponding to the type identifier in response to the reception trigger.
  • the reception order tag is stored in one of a plurality of tag buffers (FIFO) prepared for each packet type according to the type identifier.
  • the arbitration circuit reads the tag value stored at the head of each tag buffer, refers to the reception order indicated by each tag value, and corresponds to the packet corresponding to each tag value, that is, the packet stored at the head of each reception buffer. Confirm the reception order (order of arrival). On the other hand, the arbitration circuit determines a packet to be read in accordance with predetermined priority control contents, that is, an ordering rule (read rule) between packet types, and a read instruction is given to the reception buffer. As a result, the packet is read from the reception buffer and forwarded.
  • JP 2005-518578 A Japanese Patent Laid-Open No. 2-117241 JP-A-5-227210 JP-A-11-298521
  • each tag indicating the order is generated for each packet and recorded in the tag buffer
  • the circuit amount of the tag buffer itself increases. For example, assume that there are three receive buffers, and each receive buffer can store 16 packets.
  • One object of the aspect of the present invention is to provide a data block read control device capable of reducing the capacity required for recording the arrival order information of data blocks.
  • One aspect of the present invention is a data block read control device.
  • the packet reading control device arranges the identifiers of the distribution units corresponding to the plurality of data blocks distributed and stored in the plurality of reception buffers prepared for each distribution unit in the order of arrival of the plurality of data blocks.
  • a sequence buffer to store the identifier column A detection unit for detecting a start position of an identifier of each distribution unit in the identifier string; A determination unit for determining a data block to be read from one of the plurality of reception buffers based on at least a head position of each identifier and a predetermined rule for reading data blocks from the plurality of reception buffers; , A reading unit that reads the data block determined by the determining unit from one of the plurality of reception buffers,
  • the distribution unit identifier is represented by a minimum number of bits required to represent all the distribution units corresponding to the data blocks stored in the plurality of reception buffers.
  • the capacity required for recording the arrival order information of data blocks can be reduced.
  • FIG. 1 is a diagram illustrating a configuration example of a data block read control device in Embodiment 1.
  • FIG. 2 is a diagram illustrating a detailed configuration example of a head position detection circuit illustrated in FIG. 1. An example of the head position detection operation of each identifier is shown. An example of the clear operation of the order buffer (FF group) is shown.
  • FF group An example of the clear operation of the order buffer
  • FIG. It is a figure which shows the structural example of the data block read-out control apparatus in Embodiment 3. It is explanatory drawing of the method of determining the test
  • FIG. 1 is a diagram illustrating a configuration example of a data block reading device according to the first embodiment.
  • a packet reading device for controlling the transmission order of packets as data blocks between distribution units will be described.
  • the packet reading device 1 uses three packet types (packet types) of type “P”, type “N”, and type “C” as a plurality of packet types that are distribution units. Control the sending order.
  • the first packet type, “P”, is “posted” including a processing request that does not require a reply of completion notification.
  • the second packet type “N” is “non-posetd” including a request for processing for which a reply of completion notification is requested.
  • the third packet type “C” is “completion” including a process completion notification.
  • the packet reading device 1 is provided with channels (transmission paths) for transferring each packet of type “P”, type “N”, and type “C”.
  • a packet forwarding ordering rule (reading rule) between packets is applied to each type of packet flowing through the channel.
  • the priority order of forwarding (transfer) is determined in advance in the order of P, C, and N, and the packet is transferred according to the priority order.
  • the packet reading device 1 includes a reception buffer group 10 and a packet reading control device 20.
  • the reception buffer group 10 includes a plurality of reception buffers prepared for each packet type that is a distribution unit.
  • the reception buffer group 10 includes reception buffers 11, 12, and 13 corresponding to packet types “P”, “N”, and “C”.
  • Each of the reception buffers 11, 12, and 13 is a FIFO and can store a maximum of 16 fixed-length or variable-length packets.
  • the packet read control device 20 includes a reception buffer write control circuit 21 as a packet write control unit, an order buffer 22 as an order buffer, a head position detection circuit 23 as a detection unit, and an arbitration circuit 24 as a determination unit. And a reception buffer read control circuit 25 as a packet read control unit.
  • the receiving unit 26 of the packet reading device 1 receives packets that arrive one by one.
  • the reception unit 26 is connected to the reception buffer group 10, the reception buffer write control circuit 21, and the order buffer 22.
  • the packet received by the receiving unit 26 is input to the reception buffer group 10, and the packet is distributed and stored in any of the reception buffers 11, 12, and 13 according to a packet type that is a distribution unit.
  • the reception buffer 11 stores P packets.
  • the reception buffer 12 stores N packets.
  • the reception buffer 13 stores C packets.
  • a monitoring unit 16 is provided for monitoring the accumulation amount of the reception buffers 11 to 13 of the reception buffer group 10.
  • the monitoring unit 16 receives a packet write command output from the receive buffer write control circuit and a receive buffer read command output from the receive buffer read control circuit 25.
  • the monitoring unit 16 includes, for example, a counter (initial value “0”) prepared for each of a plurality of reception buffers (reception buffers 11 to 13) forming the reception buffer group 10.
  • the monitoring unit 16 specifies a receive buffer for which packet writing is designated by the write command, and sets the value of the counter corresponding to the receive buffer. Add one.
  • the receive buffer designated to read a packet by the receive buffer read command is specified, and 1 is subtracted from the value of the counter corresponding to the receive buffer.
  • the reception buffer write control circuit 21 and the order buffer 22 are input with a type identifier in a packet encoded by an encoder (not shown) included in the reception unit 26.
  • the type identifier is information indicating a packet type, and is a request for indicating the packet distribution unit stored in the plurality of reception buffers 11 to 13, that is, all packet types of the packets stored in the reception buffers 11 to 13.
  • the number of bits to be expressed In this embodiment, since there are three types of packet types, “P”, “N”, and “C”, the type identifier is expressed by 2 bits. Specifically, the bit value “01” is assigned to the P packet, the bit value “10” is assigned to the N packet, and “11” is assigned to the C packet. The bit value “00” is treated as “non” with the packet type not assigned.
  • a packet reception valid signal (Pkt_Rcv_Val) indicating packet reception “valid” at the reception unit 26 is input to the reception buffer write control circuit 21 and the order buffer 22.
  • the packet reception valid signal is used by the reception buffer write control circuit 21 and the order buffer 22 as a reception trigger.
  • the reception buffer write control circuit 21 refers to the content of the type identifier using the packet reception valid signal as a trigger and corresponds to the type identifier.
  • An instruction to write a packet to the reception buffer is given to the reception buffer group 10.
  • the reception buffer group 10 stores the packet input from the reception unit 26 in the reception buffer corresponding to the type identifier in response to a packet write command from the reception buffer write control circuit 21. In this way, the packet received by the receiving unit 26 is distributed to one of the reception buffers 11 to 13 according to the type identifier.
  • the order buffer 22 is a shifter type buffer having a plurality of stages (a plurality of stages).
  • the order buffer 22 includes an FF group 221 including a flip-flop (FF) as a storage area constituting a plurality of stages connected in series, a counter 222, a write / read control unit (Write / Read control unit). ) 223.
  • FF flip-flop
  • the FF group 221 includes a number of FFs equal to the maximum number of packets stored in the reception buffer group 10.
  • 48 flip-flops FF_01 to FF_48 which are equal to the maximum packet storage number 48 (3 types ⁇ 16 packets) of the reception buffer group 10, are connected in series.
  • FF_48 is the head and FF_01 is the tail.
  • a selector 2235 is connected to the input side of each FF, and one of the input terminals of the selector 2235 is connected to a signal line L2 through which the type identifier from the receiving unit 26 flows.
  • the other input terminal of the selector 2235 is connected to the output terminal of the next stage FF.
  • “non” indicating unassignment is input to the other input terminal of the selector 2235 provided on the input side of FF — 01 located at the last stage.
  • the type identifier (“P”, “N”, “C”) from the signal line L2 and the content held in the next stage FF (“P”, “C”) are input to the input terminal of each FF by the selector 2235.
  • the write / read control unit 223 controls the operation of each selector 2235 to store the valid packet type identifiers that have arrived at the packet reading device 1 in the FF group 221 in the order of arrival of packets (reception order). can do. Further, the write / read control unit 223 can erase the type identifier of the packet read from the reception buffer group 10 from the FF group 221 through the operation control of the selector 2235. Therefore, the FF group 221 can hold the type identifier of each packet stored in the reception buffer group 10 in the arrival order (reception order). Further, the write / read control unit 223 stores the type identifier of the packet stored in the reception buffer group 10 in the FF group 221 in a left-justified manner. The detailed configuration of the write / read control unit 223 will be described later.
  • FIG. 2 is a diagram showing a detailed configuration example of the order buffer 22 shown in FIG.
  • the counter 222 holds a counter value (initial value “00”) indicating the number of type identifiers stored in the FF group 221, that is, the number of packets held in the reception buffer group.
  • the counter value is used for designating the writing position of the type identifier for the FF group 221.
  • the counter 222 receives a packet reception valid signal (Pkt_Rcv_Val) indicating that a valid packet has been received by the reception unit 26 and a packet read start signal (Rd_Start) from the reception buffer read control circuit 25.
  • the packet reading start signal (Rd_Start) is a signal instructing the start of reading packets from the reception buffer group 10.
  • the counter 222 adds 1 to the counter value with the input of the packet reception valid signal (Pkt_Rcv_Val) as a trigger. On the other hand, the counter 222 subtracts 1 from the count value triggered by the input of the packet read start signal (Rd_Start). Therefore, the count value indicates the number of type identifiers stored in the FF group 221, that is, the number of packets held in the reception buffer group 10.
  • the write / read control unit 223 includes the packet reception valid signal (Pkt_Rcv_Val), the packet read start signal (Rd_Start), the counter value of the counter 222, and the clear line position signal (Clear_LINE) from the reception buffer read control circuit 25. Is entered.
  • the clear line position signal includes a value (“01” to “48”) that specifies the FF that holds the type identifier of the packet read from the reception buffer 10.
  • the packet reception valid signal flows through the signal line L1 connected to the reception unit 26.
  • the type identifier (Type_ID) from the receiving unit 26 flows through the signal line L2.
  • the packet read start signal (Rd_Start) from the reception buffer read control circuit 25 flows through the signal line L3.
  • the clear line position (Clear_LINE) from the reception buffer read control circuit 25 flows through the signal line L4.
  • the write / read control unit 223 has the same number of AND circuits 2233 and the number of stages of the FF group 221 as the selector 2231, the decoder 2232, and the number of stages of the FF group 221 (the number of FFs; 48 in the example of the first embodiment). And the same number of AND circuits 2234, subtracters 2236, shift control units 2237, and AND circuits 2238 as many as the number of stages in the FF group 221.
  • the signal line L1 through which the packet reception valid signal flows is connected to one input terminal of each AND circuit 2233.
  • the signal line L1 is connected to the counter 222, and the counter 222 adds 1 to the counter value held by the counter 222 when receiving the packet reception valid signal (Pkt_Rcv_Val).
  • the output terminal of the counter 222 is connected to the selector 2231 and the subtracter 2236.
  • the subtracter 2236 subtracts 1 from the counter value of the counter 222.
  • the subtracter 2236 is connected to the selector 2231.
  • the selector 2231 outputs one of the counter value from the counter 222 and the value obtained by subtracting 1 from the counter value (subtraction value) by the subtracter 2236 to the decoder 2232.
  • the selector 2231 selects the counter value from the counter 222 and inputs it to the decoder 2233 when there is no input of the packet read start signal (Rd_Start) flowing through the signal line L3.
  • Rd_Start packet read start signal
  • selector 2231 outputs the output from subtractor 2236 to decoder 2232 using the input packet read start signal as a selection condition. The operation of the selector 2231 will be described later.
  • the signal line L3 is connected to the counter 222, and the counter 222 subtracts 1 from the counter value held by the counter 222 when receiving the packet reading start signal (Rd_Start).
  • the decoder 2232 includes a plurality of output terminals connected to the other input terminal of each AND circuit 2233.
  • the decoder 2232 outputs an ON signal from an output terminal corresponding to the counter value input from the selector 2231 or a subtraction value of the counter value, and outputs an OFF signal from the remaining output terminals.
  • Each AND circuit 2233 is associated with FF_48 to FF_01 forming the FF group 221. For example, when the counter value “0” is input to the decoder, an ON signal is given only to the AND circuit 2233_48 corresponding to FF_48, and an OFF signal is given to the remaining AND circuits 2233.
  • Each AND circuit 2233 outputs an ON signal on condition that inputs to both input terminals of the AND circuit 2233 itself are turned ON.
  • the ON signal functions as a type identifier write enable signal (WriteEN_X (01 ⁇ X ⁇ 48)) for the FF corresponding to the AND circuit 2233.
  • the write enable signal becomes a selection condition for the type identifier (Type_ID) flowing through the signal line L2 for the selector 2235 provided on the input side of each FF forming the FF group 221.
  • Each selector 2235 provided on the input side of FF_48 to FF_02 is connected to the FF of the next stage through a signal line.
  • “non” (“00”) indicating unassignment is input to the selector 2235 provided on the input side of FF_01.
  • each selector 2235 selects one of the type identifier flowing through the signal line L2 and the content held in the next stage FF (however, the selector 2235 corresponding to FF_01 is “non”) and outputs it to the first FF. To do.
  • the selector 2235 is configured to receive the output signal of the FF located in the subsequent stage.
  • each selector 2235 to select the content held in the next stage FF or “non” is realized by the circuit configuration described below. That is, the signal line L3 through which the packet read start signal (Rd_Start) flows is connected to one input terminal of each AND circuit 2238.
  • the clear line position (Clear_LINE) flowing through the signal line L4 is input to the shift control unit 2237.
  • the shift control unit 2237 is connected to the other input terminal of each AND circuit 2238 and controls the output of an ON signal to each AND circuit 2238 according to the clear line position (“01” to “48”).
  • the plurality of AND circuits 2238 are composed of the same number of AND circuits as the number of stages of FFs forming the FF group 221, and are associated with each FF.
  • the shift control unit 2237 inputs an on signal to the AND circuit 2238 corresponding to the FF at the clear line position and the FF subsequent to the clear line position according to the clear line position, If there is an AND circuit 2238 corresponding to the FF before the line, the circuit operates so as to input an OFF signal to the AND circuit 2238.
  • the shift control unit 2237 when the line clear position is “48”, the shift control unit 2237 outputs an ON signal to all the AND circuits 2238.
  • the shift control unit 2237 inputs an OFF signal to the AND circuit 2238 (2238_48) corresponding to the FF_48 located before the line clear position, and inputs to the remaining AND circuits 2238. Inputs an ON signal.
  • the shift control unit 2237 inputs an ON signal to the AND circuit 2238 corresponding to FF_01, and inputs an OFF signal to the remaining AND circuit 2238. .
  • Each AND circuit 2238 outputs an ON signal when a packet reading start signal (Rd_Start) is input and an ON signal is input from the shift control unit 2237.
  • the ON signal of the AND circuit 2238 functions as a shift command signal (Shift_X (01 ⁇ X ⁇ 48)).
  • each AND circuit 2238 is connected to one input terminal of a plurality of AND circuits 2234 associated with each FF forming the FF group 221.
  • An inverted signal of the write enable signal (WriteEN_X) output from the AND circuit 2233 corresponding to the same FF is input to the other input terminal of each AND circuit 2234. Therefore, each AND circuit 2234 outputs an ON signal when the write enable signal is OFF and the shift command signal is ON.
  • the ON signal output from the AND circuit 2234 is the content held in the next stage FF or the selection condition of “non” for the selector 2235 located on the input side of the FF corresponding to the AND circuit 2234.
  • the write enable signal is output from the corresponding AND circuit 2233, while the type identifier flowing through the signal line L2 is written to the FF when the AND circuit 2234 is off.
  • the AND circuit 2233 corresponding to the FF is off (no write enable signal) and the corresponding AND circuit 2234 is on, the contents held in the next stage FF or “non” is written to the FF. .
  • the write / read control unit 223 described above operates as follows. Immediately after the initial reset of the order buffer 22, all the FF_48 to FF_01 of the FF group 221 are in an initialized state in which “non” is held. In the initialized state, the counter value is set to the initial value “00”. At this time, an ON signal is input from the decoder 2232 to the AND circuit 2233_48 corresponding to FF_48 in accordance with the counter value “00”, and an OFF signal is input to the remaining AND circuits 2233.
  • the AND circuit 2233_48 is turned on by the packet reception valid signal flowing through the signal line L1, and the write enable signal (WriteEN_48) is output from the AND circuit 2233_48.
  • the AND circuit 2234_48 corresponding to FF_48 is off. Therefore, the selector 2235 corresponding to FF_48 selects the type identifier flowing through the signal line L2 and inputs it to FF_48. Thereby, FF_48 holds the type identifier.
  • the counter 222 adds 1 to the counter value “00” in response to the input of the packet reception valid signal. Therefore, the counter value is “01”, and the decoder 2232 enters an ON signal only to the AND circuit 2233 (2233_47) corresponding to the FF_47, and inputs an OFF signal to the remaining AND circuits 2233.
  • the packet reception valid signal and the type identifier from the receiving unit 26 are input to the signal line L1 and the signal line L2, respectively.
  • the AND circuit 2233_47 is turned on by the packet reception valid signal, and the write enable signal (WriteEN_47) is output.
  • the AND circuit 2234_47 corresponding to FF_47 is off. Therefore, the selector 2235 corresponding to FF_47 selects the type identifier flowing through the signal line L2 and inputs it to FF_47.
  • the counter 222 adds 1 to the counter value “01” in response to the input of the packet reception valid signal. Therefore, the counter value is “02”.
  • a packet read start signal (Rd_Start) of the packet having the type identifier held in FF_48 from the reception buffer group 10 is input to the signal line L3 from the reception buffer read control circuit 25, and subsequently, the contents held in the FF_48 are stored. It is assumed that the line clear position “48” for erasing is input from the reception buffer read control circuit 25 to the signal line L3.
  • the packet read start signal and the line clear position of the packet having the type identifier held in FF_48 are input to the signal lines L3 and L4, while the packet reception valid signal and the type identifier are input to the signal lines L1 and L2. Assuming that it was entered.
  • the content held in FF_48 is erased by the above-mentioned left-justified shift of the content held in FF_47 to FF_01.
  • the counter value of the counter 222 is “01”, but when a type identifier is written at a position corresponding to the counter value “01”, the type identifier is stored in FF_47 even though FF_48 is free. Will be written. Therefore, while the packet read start signal is being input, the selector 2231 selects the subtraction value from the subtracter 2236, that is, the subtraction value “00” obtained by subtracting 1 from the counter value “01”, and sends it to the decoder 2232. input.
  • a type identifier write enable signal (WriteEN_48) for FF_48 is generated, and the type identifier is written to FF_48.
  • the counter value of the counter 222 is decremented by 1 by the packet read start signal (“01” ⁇ “00”), but is incremented by 1 by the packet reception valid signal (“00” ⁇ “01”). .
  • the plurality of type identifiers are stored in the FF group 221 in the order of arrival of the packets to the packet reading device 1, so that the FF group 221 has the plurality of packets stored in the reception buffer group 10.
  • An identifier string in which corresponding type identifiers are arranged in the order of arrival is held. That is, the type identifier corresponding to each received packet is held in the order of the reception time from the beginning to the end of the FF group 221.
  • an identifier located at the head of the FF group 221 indicates a packet having an older arrival order.
  • the write / read control unit 223 stores the type identifier in the FF group 221 with the leading end. That is, the writing / reading control unit 223 refers to the counter value from the counter 222 when writing the type identifier, and sets the type identifier transferred from the receiving unit 26 to a position corresponding to the counter value or the subtraction value. Write.
  • a plurality of type identifiers corresponding to the received packet are successively stored in subsequent FF groups starting with FF_48.
  • the identifier string is stored in the FF group 221 with the leading end, so that the stage position of the FF holding the type identifier indicates the arrival order of the packets.
  • the write / read control unit 223 When a packet is read from the reception buffer group 10, the write / read control unit 223 receives the packet read start signal and the clear line position from the reception buffer read control circuit 25 and reads from the reception buffer group 10.
  • the type identifier corresponding to the issued packet is erased from the FF holding the type identifier, and the type identifier held in each FF immediately after the FF from which the virtual channel identifier is erased is 1 Shift to the top one by one. In this way, when erasing the type identifier from the FF, the write / read control unit 223 writes the type identifier so that the content held in the subsequent FF is shifted and the leading justified state is maintained. Take control.
  • the head position detection circuit 23 includes a head P position detection circuit 231, a head N position detection circuit 232, and a head C position detection circuit 233.
  • a decoder 224 that decodes a type identifier held by each FF is connected to an output terminal of each FF included in the FF group 221.
  • the decoder 224 has three output lines (P line, N line, and C line) corresponding to P, N, and C.
  • Each P line (P01 line to P48 line) is connected to the leading P position detection circuit 231, and each N line (N01 line to N48 line) is connected to the leading N position detection circuit 232, and each C line (C01 line). (-C48 line) is connected to the leading C position detection circuit 233.
  • the decoder 224 decodes the content held in the corresponding FF, and if the decoding result is “P”, outputs an ON signal only to the P line, and outputs an OFF signal to the remaining N and C lines. If the decoding result is “N”, the decoder 224 outputs an ON signal only to the N line and outputs an OFF signal to the remaining P and C lines. If the decoding result is “C”, the decoder 224 outputs an ON signal only to the C line and outputs an OFF signal to the remaining P and N lines. If the content held in the FF is “non”, the decoder 224 outputs an off signal to all of the P line, the N line, and the C line.
  • the decoder 224 connected to the FF_48 has a P line (P48 line), an N line (N48 line), and a C line (C48 line) corresponding to the FF_48.
  • the P48 line is connected to the leading P position detection circuit 231
  • the N48 line is connected to the leading N position detection circuit 232
  • the C48 line is connected to the leading C position detection circuit 233.
  • the decoder 224 connected to the FF_48 sets the P48 line to ON (outputs an ON signal) and sets the remaining N48 line and C48 line to OFF. Yes (outputs an off signal).
  • the decoder 224 sets the N48 line to on and turns off the P48 line and the C48 line.
  • the decoder 224 sets the C48 line to ON, and turns off the P48 line and the N48 line.
  • Such an operation is also performed in the decoder 224 connected to the other FF_47 to 01. However, when the content held in the FF is “non”, the decoder 224 turns off all output lines.
  • FIG. 3 shows a configuration example of the head position detection circuit 23.
  • a priority encoder can be applied as the head P position detection circuit 231, the head N position detection circuit 232, and the head C position detection circuit 233. Since the head P position detection circuit 231, the head N position detection circuit 232, and the head C position detection circuit 233 have substantially the same configuration, the head position P position detection circuit 231 will be described as an example.
  • 2311_01 in FIG. 3, only 2311_47 to 2311_45 are illustrated
  • a signal detection circuit 2312 in FIG. 3, only 2311_47 to 2311_45 are illustrated
  • AND circuit 2311_47 to 2311_01 are described without distinction, they are referred to as an AND circuit 2311.
  • the P48 line is directly connected to the signal detection circuit 2312.
  • the remaining P47 to P01 lines are connected to the input terminals of the corresponding AND circuits 2311_47 to 2311_01.
  • the on / off signal flowing through each P line is input to the inverting input terminal of each AND circuit 2231 corresponding to a line number smaller than its own line number.
  • the ON / OFF signal flowing through the P48 line is input to the inverting input terminals of the AND circuits 2311_47 to 2311_01 corresponding to the P47 to P01 lines, respectively.
  • the on / off signal flowing through the P47 line is connected to the inverting input terminals of the AND circuits 2311_46 to 2311_01 corresponding to the P46 to P01 lines, respectively.
  • each AND circuit 2311 has one or more inverting input terminals for receiving an inverted signal of the on / off signal from each P line having a line number larger than the corresponding P line number. .
  • each AND circuit 2311 outputs an ON signal only when an ON signal is input from the corresponding P line and an OFF signal is input to all the inverting input terminals of the AND circuit 2311. In other words, each AND circuit 2311 is turned on only when the FF corresponding to the AND circuit 2311 is the first FF holding the type identifier “P”.
  • the P48 line is connected to the signal detection circuit.
  • the output terminals of the AND circuits 2311_47 to 2311_01 are connected to the signal detection circuit 2312 through signal lines.
  • the P48 line and a plurality of signal lines respectively connecting the AND circuits 2311_47 to 2311_01 and the signal detection circuit are referred to as “input lines 48 to 01 (IL48 to 01)” for the sake of explanation.
  • the signal detection circuit 2312 can recognize ON / OFF (0/1) of the input lines IL48 to 01 as a 48-bit bit string in which the input lines IL48 to 01 are arranged in a large number order. According to the circuit configuration of the AND circuits 2311_47 to 2311_01 described above, only one of the input lines IL48 to 01 is turned on, and the remaining input lines are turned off. Therefore, the signal detection circuit 2312 detects the position of the bit that is turned on (“1”) from the 48-bit bit string with the input line IL 48 as the head, and the detected position is the type identifier in the FF group 221. “P” is output as the P line number (P_LINE_NUM) corresponding to the FF held at the head.
  • the leading N position detection circuit 232 has the same configuration as the leading P position detection circuit 231 except that the P line in the leading P position detection circuit 231 is an N line.
  • AND circuits 2321_47 to 2321_01 corresponding to AND circuits 2311_47 to 2311_01 and a signal detection circuit 2322 corresponding to the signal detection circuit 2312 are provided.
  • the signal detection circuit 2322 performs the same processing as that of the signal detection circuit 2312, and outputs an N line number (N_LINE_NUM) corresponding to the FF that holds the type identifier “N” on the headmost side in the FF group 221.
  • the head C position detection circuit 233 has the same configuration as the head P position detection circuit 231 except that the P line in the head P position detection circuit 231 is a C line. That is, AND circuits 2331_47 to 2331_01 corresponding to AND circuits 2311_47 to 2311_01 and a signal detection circuit 2332 corresponding to the signal detection circuit 2312 are provided.
  • the signal detection circuit 2332 performs the same processing as the signal detection circuit 2312, and outputs a C line number (C_LINE_NUM) corresponding to the FF that holds the type identifier “C” on the head side in the FF group 221.
  • each of the head P position detection circuit 231, the head N position detection circuit 232, and the head C position detection circuit 233 has the number of the first output line among the output lines whose outputs are on, that is, the first head.
  • the FF stage position is detected as the head position of the P packet, N packet, and C packet.
  • FIG. 4 shows an example of the head position detection operation of each identifier.
  • a plurality of type identifiers are held in order of “C”, “N”, “N”, “P”, “P”, “C” from the top.
  • the head P position detection circuit 231 detects the P line number “45” corresponding to the head FF 48 that holds the type identifier “P”.
  • the head N position detection circuit 232 detects the N line number “47” corresponding to the head FF 47 holding the type identifier “N”
  • the head C position detection circuit 233 detects the type identifier “C”.
  • the C line number “48” corresponding to the first FF 48 held is detected.
  • the head position detection circuit 23 detects the position in the FF group 221 of the packet with the oldest arrival time, that is, the head position of the P packet, N packet, and C packet, for the packet types of P, N, and C, respectively. Is done.
  • the head P position detection circuit 231 outputs a P_LINE_NUM signal indicating the P line number indicating the head position of the virtual channel identifier “P”.
  • the head N position detection circuit 232 outputs an N_LINE_NUM signal indicating the N line number indicating the head position of the virtual channel identifier “N”.
  • the head C position detection circuit 231 outputs a C_LINE_NUM signal indicating a C line number indicating the head position of the virtual channel identifier “C”.
  • Each detection unit 231, 232, 233 outputs “0” when there is no line to be output, that is, when there is no packet to be read.
  • the arbitration circuit 24 receives an output signal from the head position detection circuit 23, that is, a P_LINE_NUM signal, an N_LINE_NUM signal, and a C_LINE_NUM signal.
  • each of P, N, and C is determined by output signals (P_LINE_NUM signal, N_LINE_NUM signal, and C_LINE_NUM signal) received from the leading P position detecting circuit 231, the leading N position detecting circuit 232, and the leading C position detecting circuit 233, respectively. It is possible to know the presence / absence of a packet and the arrival order between P, N, and C packet types.
  • the arbitration circuit 24 further performs an arbitration process that determines a packet to be read from the reception buffer group 10, that is, a reception buffer to be subjected to packet reading, in consideration of a forward ordering rule between packet types.
  • the arbitration circuit 24 recognizes the arrival order of P, C, and N, and according to the forward ordering rule, the packet type of the packet to be read (packet read should be performed) with the priority of P, C, and N Receive buffer).
  • a forward ordering rule used in the arbitration process a rule serving as another condition may be used in addition to the priority order described above or instead of the priority order.
  • the arbitration rule used by the arbitration circuit 24 can be set as appropriate using one or more conditions.
  • the arbitration circuit 24 determines the reception buffer from which the packet is read, the arbitration circuit 24 outputs a packet read request (REQ) and a signal (Type) indicating the packet type to be read to the reception buffer read control circuit 25.
  • REQ packet read request
  • Type signal
  • the output signals (P_LINE_NUM signal, N_LINE_NUM signal, and C_LINE_NUM signal) output from the leading P position detection circuit 231, the leading N position detection circuit 232, and the leading C position detection circuit 233 are not only the arbitration circuit 24, It is also input to the selector 27 whose output is controlled by the arbitration circuit 24.
  • the arbitration circuit 24 selects the output signal (P_LINE_NUM signal, N_LINE_NUM signal, or C_LINE_NUM signal) corresponding to the determined reception buffer to the selector 27. Give the control signal to instruct.
  • the selector 27 selects an output signal according to the control signal, and outputs the selected output signal to the reception buffer read control circuit 25 as a line number (storage position: ODR_Rd_LINE) of the type identifier corresponding to the packet to be read.
  • the line number (ODR_Rd_LINE) corresponding to the FF storing the type identifier of the packet determined to be read is input to the reception buffer read control circuit 25.
  • the reception buffer read control circuit 25 controls reception buffer read start timing. Upon receiving a packet read request (REQ) from the arbitration circuit 24, the reception buffer read control circuit 25 changes the packet type designated by the arbitration circuit 24, which is indicated by a signal (Type) indicating the packet type output from the arbitration circuit 24. A corresponding reception buffer (any of 11 to 13) is specified, and a reception buffer read command for the specified reception buffer is issued.
  • REQ packet read request
  • Type signal
  • the receive buffer read command output from the receive buffer read control circuit 25 is input to the read circuit (selector 11A) of the receive buffer group 10, and a packet from the receive buffer corresponding to the receive buffer read command is selected by the selector 11A and transmitted. Output to the destination.
  • the reception buffer read control circuit 25 outputs a packet read start signal (Rd_Start) together with the output of the read command. As described above, the packet read start signal (Rd_Start) is input to the counter 222 and the write / read control unit 223 of the order buffer 22 through the signal line L3. Further, the reception buffer read control circuit 25 outputs a clear line position (Clear_LINE) of the held contents of the FF holding the type identifier corresponding to the read target packet together with the packet read start signal (Rd_Start). The clear line position is input to the write / read control unit 223 of the order buffer 22 through the signal line L4.
  • the write / read control unit 223 performs the operation at the time of inputting the packet read start signal and the clear line position as described above, and the type identifier held in each FF subsequent to the FF corresponding to the clear line position.
  • the type identifier held in the FF at the clear line position is deleted by shifting “non” one by one to the head side.
  • “non” is written in the last FF_01.
  • FIG. 5 shows an example of the clear operation of the order buffer (FF group 221).
  • the type identifiers are stored as C, N, P, N, P, and C from the first stage until 48 stages (FF_48) to 43 stages (FF_43) of the FF group 221 before reading the packet ( FF_01 to FF_42 are assumed to be “non”).
  • the packet read start signal (Rd_Start) from the reception buffer read control circuit 25 and the clear line position of FF_46 (P46 line) are input to the write / read control unit 223.
  • the write / read control unit 223 holds the contents “N”, “P”, “C”, and FF_42 to FF_45 to FF_43 according to the packet read start signal and the clear line position.
  • writing / reading control unit 2223 As described in the operation of the writing / reading control unit 223, when the type identifier clearing operation for the FF group 221 and the type identifier writing for the FF group 221 are performed simultaneously, writing / reading is performed.
  • the control unit 223 first performs the shift operation on the FF group 221 to erase the clear identifier of the packet read from the reception buffer, and then sets the clear identifier newly written in the FF group 221 as “clear operation is performed. It is held in the FF at the writing position corresponding to “position +1 when not present”.
  • the type identifier in each packet stored in the reception buffer group 10 is stored in the physical stage position in the FF group 221 of the order buffer 22 in the order of arrival of the packet. That is, an identifier string in which type identifiers that are identifiers of packet distribution units are arranged in the order of arrival of packets is stored in the order buffer 221.
  • the arbitration circuit 24 determines the arrival order of the P, N, C packets.
  • the packet to be read next can be determined in consideration of the forward ordering rule and the BUSY state of the transmission destination.
  • Embodiment 2 will be described. Since the second embodiment has the same configuration as that of the packet reading device 1 described in the first embodiment, differences will be mainly described, common points are denoted by the same reference numerals, and description thereof will be omitted.
  • n 1, 2, 3,...), That is, (2, 4, 8, 16).
  • the number of bits of the identifier must be “number of distribution units + 1 bit”. For this reason, an embodiment in which the same packet read-out order control as in the first embodiment can be performed without using “non” indicating unassignment will be described as a second embodiment.
  • FIG. 6 shows a configuration example of the data block reading device (packet reading device 1A) according to the second embodiment.
  • the packet reading device 1A includes a reception buffer group 10A corresponding to the reception buffer group 10 and the packet reading control device 20 in the packet reading device 1 described in the first embodiment, and a packet reading control device 20A.
  • Embodiment 2 is different from Embodiment 1 in the following points. That is, in the first embodiment, the number of packet types is “P”, “N”, and “C”. In the fourth embodiment, the packet type “X (eXtendedeType)” is added, There are four packet types.
  • the reception buffer group 10A includes a reception buffer 14 for holding a type “X” packet (referred to as an X packet) in addition to the reception buffers 11 to 13 for holding P packets, N packets, and C packets, respectively. Is further provided.
  • Each reception buffer 11 to 14 stores a maximum of 12 packets.
  • the receiving unit 26 encodes an identifier included in an incoming packet into a 2-bit type identifier. At this time, each of the types “P”, “N”, “C”, and “X” is encoded into 2 bits “00”, “01”, “10”, and “11” indicating the type identifier, respectively.
  • the encoded type identifier and the packet reception valid signal are input to the reception buffer write control circuit 21 as in the first embodiment.
  • the reception buffer write control circuit 21 holds the packet transmitted from the reception unit 26 in any of the reception buffers 11 to 14 according to the type identifier.
  • the type identifier and the packet reception valid signal are input to the order buffer 22A corresponding to the order buffer 22 of the first embodiment via the signal lines L1 and L2, as in the first embodiment.
  • the order buffer 22A is different from the order buffer 22 of the first embodiment in the following points.
  • the generation source of the unassigned identifier “non” is omitted, and “non” is not input to the last FF_01 in the FF group 221. That is, when the type identifier write enable signal is issued from the write / read control unit 223 to FF_01, the type identifier flowing through the signal line L2 is written into FF_01.
  • the writing / reading control unit 223 has substantially the same configuration (FIG. 2) as that of the first embodiment.
  • each of the decoders 224 connected to the output terminals of the FF_48 to FF01 has four output terminals corresponding to the type identifiers “P”, “N”, “C”, and “X”, unlike the first embodiment. is doing.
  • the four output terminals are connected to one input terminal in the four AND circuits (AND circuit group 226) provided in the subsequent stage of the decoder 224.
  • the decoder 224 decodes the type identifier held in the corresponding FF. In accordance with the decoding result, the decoder 224 outputs an on signal only to the output terminal corresponding to the type identifier held in the FF, and outputs an off signal to the remaining output terminals.
  • the AND circuit group 226 receives an ON signal when the decode result is “P” (denoted as an AND circuit 226_1) and an ON signal when the decode result is “N”.
  • An AND circuit (denoted as AND circuit 226_2), an AND circuit (denoted as AND circuit 226_3) that receives an ON signal when the decode result is “C”, and an ON signal that is input when the decode result is “X” AND circuit (denoted as AND circuit 226_4).
  • the effective range selection unit 225 to which the counter value of the counter 222 is input is added to the order buffer 22A (details of the effective range selection unit 225 will be described later).
  • the output terminal of the effective range selection unit 225 is connected to the other output terminal of each of the AND circuit groups 226_1 to 226_4 provided in the subsequent stage of each decoder.
  • the output terminals of the AND circuits 226_1 to 226_3 in each AND circuit group 226 are connected to the start P position detection circuit 231 of the start position detection circuit 23A and the start N position via the P line, N line, and C line described in the first embodiment.
  • the detection circuit 232 and the leading C position detection circuit 233 are connected respectively.
  • each AND circuit 226_4 is connected to a head X position detection circuit 234 provided in the head position detection circuit 23A via a signal line.
  • a plurality of signal lines connecting the head X position detection circuit 234 and each AND circuit 226_4 are used as X lines (X48 to X01 lines) for transmitting the decoding result “X” by each decoder 224 to the head X position detection circuit 234. Function.
  • the head X position detection circuit 234 is a circuit for detecting the head storage position of the type identifier “X” in the FF group 221 and has substantially the same configuration as the head P position detection circuit 231 shown in FIG. . That is, although not shown, the head P position detection circuit 231 shown in FIG. 3 includes a plurality of AND circuits 2311 and signal detection circuits 2312 that are similar to the AND circuit groups and signal detection circuits. The connection state between the signal detection circuit and the X48 to X01 lines is the same as that of the leading P position detection circuit.
  • the signal detection circuit (not shown) of the head X position detection circuit 234 can output an X_LINE_NUM signal indicating the number of FF stages holding the type identifier “X” on the headmost side in the FF group 221.
  • the X_LINE_NUM signal is input to the arbitration circuit 24 and the selector 27 in the same manner as the P_LINE_NUM signal, the N_LINE_NUM signal, and the C_LINE_NUM signal.
  • the arbitration circuit 24 determines a reception buffer that performs packet reading according to the same method as in the first embodiment, that is, according to the forward ordering rule. For example, the arbitration circuit 24 can determine a reception buffer to be read out of a packet according to a forward ordering rule whose priority is P, C, N, and X, and can output a control signal to the selector 27.
  • the effective range selection unit 225 defines an effective stage of the FF group 221. That is, the effective range selection unit 225 has a plurality of control lines CL (CL48 to CL01) (48 in the example of the second embodiment) connected to the AND circuits 226_1 to 226_4 of each AND circuit group 226. .
  • the effective range selection unit 225 outputs an on signal to an output line corresponding to the counter value input from the counter 222, and outputs an off signal to the remaining output lines.
  • the effective range selection unit 225 outputs an ON signal only to the control line CL corresponding to the FF holding the type identifier, which is obtained from the counter value, and turns off the remaining control lines CL.
  • the control line CL corresponding to the FF not holding the type identifier is turned off, the output of the AND circuit group 226 in which the control line CL is turned off is turned off. Accordingly, the ON signal from the decoder 224 is input to the head position detection circuit 23A only from the AND circuit group 226 corresponding to the FF in which the control line CL is ON, that is, holds the type identifier.
  • the same packet reading control as that in the packet reading device 1 described in the first embodiment is executed without including “non” in the identifier stored in the order buffer 22A. can do.
  • the number of distribution units the number of packet types in the example of Embodiment 2
  • the identifier can be set to 2 bits wide.
  • the distribution unit number packet unit number
  • it can be set to 1 bit width (0 or 1). That is, the bit width of the identifier can be set to the minimum necessary bit width with respect to the number of distribution units.
  • each decoder 224 is configured to output an on signal only to the corresponding output line and turn off the rest according to whether the decoding result of the content held in the FF is “0” or “1”. Is given.
  • the configuration of the second embodiment can also be applied when the number of distribution units is 2 to the nth power different from 2 or 4 as described above.
  • Embodiment 3 will be described. Since the third embodiment has the same configuration as that of the packet reading device 1 described in the first embodiment, differences will be mainly described, and common points are denoted by the same reference numerals and description thereof is omitted.
  • FIG. 7 is a diagram illustrating a configuration example of a data block reading device (packet reading device 1B) according to the third embodiment.
  • the reception buffer group 10B includes reception buffers 11, 12, and 13 that hold the P packet, the N packet, and the C packet described in the first embodiment.
  • the reception buffer group 10B The total number of packets that can be stored in 10B is equal to that in the first embodiment (48), but the maximum number of packets stored in each of the reception buffers 11 to 13 is different from that in the first embodiment.
  • the maximum storage number of the reception buffer 11 is 15, the maximum storage number of the reception buffer 12 is 16, the maximum storage number of the reception buffer 13 is 17, and each of the reception buffers 11 to 13 is the maximum.
  • a fixed-length or variable-length packet can be stored up to the storage number.
  • the decoder 224 provided on the output side of the FF group 221 is provided only in the FFs of the stage belonging to the inspection range determined according to the inspection range determination method described later.
  • the number of stages of FFs in which the decoder 224 is provided is reduced by the following inspection range determination method.
  • determining the inspection range when the number of packet types (number of distribution units) is n and the maximum number of storage of each reception buffer corresponding to each packet type is S1 ... Sn (n is an integer greater than 0), The maximum storage number of the reception buffer with the smallest maximum storage number is regarded as “1”. A number obtained by adding the sum of the maximum storage numbers of the remaining reception buffers to the maximum storage number “1” is calculated. The calculated number is used as the number of stages in the inspection range for inspecting the start position of each packet type.
  • FIG. 8 shows a method for determining the inspection range of the FF group 221 in the third embodiment.
  • the maximum number of packets stored in the reception buffers 11, 12, and 13 is 15, 16, and 17, respectively, and the total number of packets that can be stored in the reception buffer group 10B.
  • Is 48 (15 + 16 + 17 48) which is the sum of the maximum storage numbers of the reception buffers 11-13. Therefore, the number of FFs (number of order buffer stages) that the FF group 221 should have is 48 [stages] equal to the total number of packets that can be stored in the reception buffer group 10B.
  • the number of stages that is a range (inspection range) for inspecting the head position of each packet type is determined as follows. That is, the smallest maximum storage number among the maximum storage numbers of the reception buffers 11 to 13 is the maximum storage number “15” [pieces] of the reception buffer 11. A total value of the maximum storage numbers of all the reception buffers 11 to 13 when the maximum storage number “15” is regarded as “1” is obtained. That is, the maximum storage number of the reception buffer 11 regarded as “1” and the maximum storage numbers “16” and “17” of the remaining reception buffers 12 and 13 are added, and an addition result “34” is obtained. This addition result “34” is determined as the number of stages to be in the inspection range. The reason is as follows.
  • the first stage (FF_48) to 33 stage (FF_16) are used. Will be. In this case, the packet transmission side refrains from transmitting C and N packets. Therefore, the next packet that is valid for reception is always a P packet. Therefore, the identifier “P” of the P packet received at the head is always stored between the head stage (FF_48) and the 34th stage (FF_15).
  • the decoder 224 is provided only on the output side of FF_48 to FF_15 corresponding to the inspection range (from the top to 34 stages).
  • the number of stages (inspection range) that needs to be inspected is the smallest. .
  • the maximum storage number of all the reception buffers 11 to 13 is 16 [pieces]
  • all when the maximum storage number of any one of the reception buffers is regarded as 1.
  • the total value of the maximum number of storages in the receive buffer is obtained.
  • 1 + 16 + 16 33, and the inspection range becomes smaller than the example of the third embodiment.
  • the decoder 224 that decodes the content held in the FF is provided only in the FF_48 to FF_15 belonging to the inspection range.
  • the number of decoders 224 and the number of lines between each decoder 224 and the head position detection circuit 23 can be reduced. Therefore, the circuit amount of the packet read control device can be reduced.
  • Embodiments 1 to 3 can be combined as appropriate. Further, in the configuration described in the first to third embodiments, with respect to packet (data block) reading from a plurality of reception buffers, packet reading is performed in consideration of the arrival order of packets (data blocks) and the priority order between the reception buffers.
  • the present invention can be applied to a device (data block reading device).
  • the data block is a packet
  • the format of the data block is not limited to “packet”, and “frame”, “datagram”, “cell”, “file”, “ Any unit of various data blocks called “pages”, etc., to which an identifier applicable as a distribution unit is assigned may be used.
  • the distribution unit may be an identifier indicating the transfer destination of the same type of data block.
  • the distribution unit may be an identifier (channel type) of the transfer destination of the data block.
  • the channel may be a real channel or a virtual channel.
  • the distribution unit may be an address indicating the destination of the data block.

Landscapes

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Abstract

　データブロック読出制御装置は、振分単位に従って複数の受信バッファに振り分けて格納される複数のデータブロックのそれぞれに対応する振分単位を示す複数の識別子が当該複数のデータブロックの到来順で並べられた識別子列を格納する順序バッファと、識別子列における各振分単位の識別子の先頭位置を検出する検出部と、少なくとも、各振分単位の識別子の先頭位置及びデータブロック読出ルールとに基づいて、複数の受信バッファの一つから読み出すべきパケットを決定する決定部と、決定されたパケットを複数の受信バッファの一つから読み出す読出部とを含む。識別子は複数の受信バッファに格納されるデータブロックの振分単位の全てを表すために要求される最小数のビットで表現される。

Description

データブロック読出制御装置
　本発明は、データブロック読出制御装置に関する。
　従来、到来した複数の種別のパケットを種別毎に複数の受信バッファに格納し、予め定められた優先制御内容に従って、パケットを複数の受信バッファから読み出す技術がある。
　例えば、パケットベースのトランザクションでは、トランザクションのストールによってデッドロックが生じないように、各パケットに付与された優先度を元にしたパケットフォワードの順序付けルールが適用される。このルールに従って決定された順序でパケットがフォワードされる場合には、例えば、パケットのタイプ毎に設けられた複数の受信バッファと、パケット到来順序を保持／参照する機構とが用意される。
パケット到来順序は、パケット到来順でパケットのフォワードを行うために用意される。一方、複数の受信バッファは、優先度に従ったパケット間追い越しフォワードのために用意される。パケット間追い越しフォワードとは、優先度に従って、或るタイプのパケットを、当該パケットより先に到来した他のタイプのパケットよりも先にフォワードすることをいう。
　図９は、従来技術の一つであるパケット読出制御装置を示す。図９に示すパケット読出制御装置は、パケットが到来した順序情報を保持及び参照するために、パケット毎に到来順を示す順序情報としてのタグを生成し、記録していた。
　具体的には、図９に示すパケット読出制御装置では、受信パケットが到来すると、受信パケット内のタイプ識別子に従って、パケットのタイプ（ここでは、“Ａ”，“Ｂ”及び“Ｃ”）毎に用意された複数の受信バッファ（FIFO: First In First Out）の一つに受信パケットが格納される。
　一方、受信パケットが到来すると、受信トリガが発生するとともに、受信パケット中のタイプ識別子がタグ生成回路に入力される。タグ生成回路では、受信トリガを契機に、受信順序タグ生成カウンタが、タイプ識別子に対応する受信順序タグを生成する。受信順序タグは、タイプ識別子に従って、パケットタイプ毎に用意された複数のタグバッファ（ＦＩＦＯ）の一つに格納される。
　調停回路は、各タグバッファの先頭に格納されているタグ値を読み出し、各タグ値が示す受信順序を参照し、各タグ値に対応するパケット、すなわち各受信バッファの先頭に格納されているパケットの受信順（到来順）を確認する。一方、調停回路は、予め定められた優先制御内容、すなわちパケットタイプ間における順序付けルール（読み出しルール）に従って、読み出しを行うパケットを決定し、読出指示が受信バッファに与えられる。これによって、パケットが受信バッファから読み出され、フォワードされる。
特表２００５－５１８５７８号公報 特開平２－１１７２４１号公報 特開平５－２２７２１０号公報 特開平１１－２９８５２１号公報
　しかしながら、上述した従来技術には以下の問題があった。すなわち、パケット毎に順序を示すタグを生成し、タグバッファに記録すると、タグバッファ自体の回路量が大きくなる。
例えば、３つの受信バッファがあり、各受信バッファは１６個のパケットを格納できると仮定する。一方、各受信バッファが最大格納数である１６個のパケットを格納している場合において、パケット毎に生成される各タグ値が各パケットの到来順序を示すには、タグ値が各受信バッファの最大格納数の和、すなわち４８(１６×３＝４８)通りの値を表現することが要求される。この場合、４８通りのタグ値を表現する最小のビット数は６ビットとなる。
　従って、タグバッファに要求される最小容量は、２８８ビットとなる（６(タグ値)×16(パケット最大格納数)×３(受信バッファ数)＝２８８[bit]）。
　本発明の態様の一つの目的は、データブロックの到来順序情報の記録に要求される容量を削減可能なデータブロック読出制御装置を提供することである。
　本発明の態様の一つは、データブロック読出制御装置である。パケット読出制御装置は、振分単位毎に用意された複数の受信バッファに振り分けて格納される複数のデータブロックのそれぞれに対応する振分単位の識別子が当該複数のデータブロックの到来順で並べられた識別子列を格納する順序バッファと、
　前記識別子列における各振分単位の識別子の先頭位置を検出する検出部と、
少なくとも、前記各識別子の先頭位置と、予め定められた前記複数の受信バッファからのデータブロックの読出ルールとに基づいて、前記複数の受信バッファの一つから読み出すべきデータブロックを決定する決定部と、
前記決定部で決定されたデータブロックを前記複数の受信バッファの一つから読み出す読出部とを含み、
前記振分単位の識別子は、前記複数の受信バッファに格納されるデータブロックに対応する振分単位の全てを表すために要求される最小数のビットで表現される。
　本発明の態様の一つによれば、データブロックの到来順序情報の記録に要求される容量を削減することができる。
実施形態１におけるデータブロック読出制御装置の構成例を示す図である。 図１に示したオーダーバッファの詳細構成例を示す図である。 図１に示した先頭位置検出回路の詳細構成例を示す図である。 各識別子の先頭位置検出動作の例を示す。 オーダーバッファ（ＦＦ群）のクリア動作の例を示す。 実施形態２におけるデータブロック読出制御装置の構成例を示す図である。 実施形態３におけるデータブロック読出制御装置の構成例を示す図である。 実施形態３における各パケットタイプの先頭位置の検査範囲を決定する方法の説明図である。 従来技術の説明図である。
　以下、図面を参照して本発明の実施形態について説明する。以下の実施形態における構成は例示であり、本発明は実施の形態の構成に限定されない。
　＜実施形態１＞
　図１は、実施形態１におけるデータブロック読出装置の構成例を示す図である。実施形態１では、データブロック読出装置として、データブロックとしてのパケットの振分単位間での送出順序を制御するためのパケット読出装置について説明する。実施形態１の例では、パケット読出装置１は、振分単位である複数のパケットタイプとして、タイプ“Ｐ”，タイプ“Ｎ”及びタイプ“Ｃ”の三つのパケットタイプ（パケット種別）のパケットの送出順序を制御する。
　一つ目のパケットタイプであるタイプ“Ｐ”は、完了通知の返信が要求されない処理のリクエストを含む“posted”である。二つ目のパケットタイプであるタイプ“Ｎ”は、完了通知の返信が要求される処理のリクエストを含む“non-posetd”である。三つ目のパケットタイプであるタイプ“Ｃ”は、処理の完了通知を含む“completion”である。以下、パケットタイプを区別することなく説明する場合には、単に「パケット」と表記し、パケットタイプを特定する必要がある場合には、タイプ“Ｐ”，すなわち“posted”のパケットを“Ｐパケット”と表記し、タイプ“Ｎ”，“non-posetd”のパケットを“Ｎパケット”と表記し、タイプ“Ｃ”，すなわち“completion”のパケットを“Ｃパケット”と表記する。
　　パケット読出装置１には、タイプ“Ｐ”，タイプ“Ｎ”及びタイプ“Ｃ”の各パケットを転送するためのチャネル（伝送路）が設けられている。チャネルを流れる各タイプのパケットに対し、パケット間でのパケットフォワードの順序付けルール（読出ルール）が適用される。実施形態１の例では、Ｐ、Ｃ、Ｎの順でフォワード（転送）の優先順位が予め決定されており、優先順位に従ってパケットが転送される。
　図１において、パケット読出装置１は、受信バッファ群１０と、パケット読出制御装置２０とを備える。
　受信バッファ群１０は、振り分け単位であるパケットタイプ毎に用意された複数の受信バッファを備える。ここでは、受信バッファ群１０は、パケットタイプ“Ｐ”，“Ｎ”及び“Ｃ”に対応する受信バッファ１１，１２，１３を備えている。各受信バッファ１１，１２，１３は、ＦＩＦＯであり、それぞれ、最大１６個の固定長又は可変長のパケットを格納することができる。
　パケット読出制御装置２０は、パケット書込制御部としての受信バッファ書込制御回路２１と、順序バッファとしてのオーダーバッファ２２と、検出部としての先頭位置検出回路２３と、決定部としての調停回路２４と、パケット読出制御部としての受信バッファ読出制御回路２５とを備えている。
　図１において、パケット読出装置１の受信部２６では、１つずつ到来したパケットが受信される。受信部２６は、受信バッファ群１０，受信バッファ書込制御回路２１，オーダーバッファ２２に接続されている。
　受信バッファ群１０には、受信部２６で受信されたパケットが入力され、パケットは、振分単位であるパケットタイプに従い、受信バッファ１１，１２，１３のいずれかに振り分けて格納される。受信バッファ１１には、Ｐパケットが格納される。受信バッファ１２には、Ｎパケットが格納される。受信バッファ１３には、Ｃパケットが格納される。
　また、受信バッファ群１０の受信バッファ１１～１３の蓄積量を監視する監視部１６が設けられている。監視部１６には、受信バッファ書込制御回路から出力されるパケットの書込命令と、受信バッファ読出制御回路２５から出力される受信バッファ読出命令とが入力される。監視部１６は、例えば、受信バッファ群１０をなす複数の受信バッファ（受信バッファ１１～１３）毎に用意されたカウンタ（初期値“０”）を有している。受信バッファ書込制御回路２１からの書込命令の入力時には、監視部１６は、当該書込命令でパケットの書込が指定された受信バッファを特定し、当該受信バッファに対応するカウンタの値に１を加算する。一方、受信バッファ読出制御回路２１からの受信バッファ読出命令の入力時には、当該受信バッファ読出命令でパケットの読出が指定された受信バッファを特定し、当該受信バッファに対応するカウンタの値から１を減じる。受信バッファ書込制御回路２１及びオーダーバッファ２２には、受信部２６が有する図示しないエンコーダでエンコードされる、パケット内のタイプ識別子が入力される。
　タイプ識別子はパケットタイプを示す情報であり、複数の受信バッファ１１～１３に格納されるパケットの振分単位、すなわち、受信バッファ１１～１３に格納されるパケットの全てのパケットタイプを表すために要求されるビット数で表現されている。本実施形態では、パケットタイプは、“Ｐ”，“Ｎ”及び“Ｃ”の３種類であるため、タイプ識別子は２ビットで表現される。具体的には、Ｐパケットにはビット値“０１”が割り当てられ、Ｎパケットにはビット値“１０”が割り当てられ、Ｃパケットには“１１”が割り当てられる。ビット値“００”は、パケットタイプが未割り当てである“non”として扱われる。
　また、受信バッファ書込制御回路２１及びオーダーバッファ２２には、受信部２６でのパケット受信“有効”を示すパケット受信valid信号（Pkt＿Rcv＿Val）が入力される。パケット受信valid信号は、受信トリガとして受信バッファ書込制御回路２１及びオーダーバッファ２２で用いられる。
　受信バッファ書込制御回路２１は、受信されたパケットのタイプ識別子が入力され、且つパケット受信valid信号を受け取ると、パケット受信valid信号をトリガとして、タイプ識別子の内容を参照し、タイプ識別子に対応する受信バッファへのパケットの書込命令を受信バッファ群１０に与える。
　受信バッファ群１０では、受信バッファ書込制御回路２１からのパケットの書込命令に応じて、受信部２６から入力されたパケットを、タイプ識別子に対応する受信バッファに格納する。このようにして、受信部２６で受信されたパケットが、タイプ識別子に応じて受信バッファ１１～１３のいずれかに振り分けられる。
　オーダーバッファ２２は、複数ステージ（複数段）を有するシフタ型バッファである。オーダーバッファ２２は、直列接続された複数のステージを構成する記憶領域としてのフリップフロップ（ＦＦ）を含むＦＦ群２２１と、カウンタ（Count）２２２と、書込／読出制御部(Write/Read制御部)２２３とを備える。
　ＦＦ群２２１は、受信バッファ群１０のパケット最大格納数に等しい数のＦＦを含む。この例では、受信バッファ群１０のパケットの最大格納数４８（３タイプ×１６パケット）に等しい４８個のフリップフロップＦＦ＿０１～ＦＦ＿４８が直列に接続されている。図１では、ＦＦ＿４８が先頭で、ＦＦ＿０１が末尾となっている。
　具体的には、各ＦＦの入力側には、セレクタ２２３５が接続されており、セレクタ２２３５の入力端子の一つには、受信部２６からのタイプ識別子が流れる信号線Ｌ２が接続される。また、セレクタ２２３５の入力端子の他の一つは、次ステージのＦＦの出力端子と接続される。但し、最後尾のステージに位置するＦＦ＿０１の入力側に設けられたセレクタ２２３５の入力端子の他の一つには、未割り当てを示す“non”が入力されるようになっている。
　これによって、各ＦＦの入力端子には、セレクタ２２３５によって、信号線Ｌ２からのタイプ識別子（“Ｐ”，“Ｎ”，“Ｃ”）と、次ステージのＦＦの保持内容（“Ｐ”，“Ｎ”，“Ｃ”又は“non”。但し、ＦＦ＿０１は“non”のみ）との一方が入力される。
　書込／読出制御部２２３は、各セレクタ２２３５の動作を制御することで、ＦＦ群２２１に対し、パケット読出装置１に到来した有効なパケットのタイプ識別子をパケットの到来順（受信順）で格納することができる。また、書込／読出制御部２２３は、セレクタ２２３５の動作制御を通じて、受信バッファ群１０から読み出されたパケットのタイプ識別子をＦＦ群２２１から消去することもできる。よって、ＦＦ群２２１は、受信バッファ群１０に格納されている各パケットのタイプ識別子を到来順（受信順）で保持することができる。また、書込／読出制御部２２３は、受信バッファ群１０に格納されているパケットのタイプ識別子をＦＦ群２２１に前詰めで格納する。書込／読出制御部２２３の詳細構成は後述する。
　図２は、図１に示したオーダーバッファ２２の詳細構成例を示す図である。図２において、カウンタ２２２は、ＦＦ群２２１に格納されるタイプ識別子の数、すなわち、受信バッファ群で保持されているパケットの数を示すカウンタ値（初期値“００”）を保持する。また、カウンタ値は、ＦＦ群２２１に対するタイプ識別子の書込位置を指定するために用いられる。
　カウンタ２２２には、有効なパケットが受信部２６で受信されたことを示すパケット受信valid信号（Pkt＿Rcv＿Val）と、受信バッファ読出制御回路２５からのパケット読出開始信号（Rd＿Start）とが入力される。パケット読出開始信号（Rd＿Start）は、受信バッファ群１０からのパケットの読出開始を指示する信号である。
　カウンタ２２２は、パケット受信valid信号（Pkt＿Rcv＿Val）の入力をトリガとして、カウンタ値に１を加算する。これに対し、カウンタ２２２は、パケット読出開始信号（Rd＿Start）の入力をトリガとして、カウント値から１を減じる。従って、カウント値は、ＦＦ群２２１に格納されているタイプ識別子の数、すなわち、受信バッファ群１０で保持されているパケットの数を示す。
　書込／読出制御部２２３には、上述したパケット受信valid信号（Pkt＿Rcv＿Val），パケット読出開始信号（Rd＿Start），カウンタ２２２のカウンタ値，及び受信バッファ読出制御回路２５からのクリアライン位置信号（Clear＿LINE）が入力される。クリアライン位置信号は、受信バッファ１０から読み出されるパケットのタイプ識別子を保持するＦＦを指定する値（“０１”～“４８”）を含んでいる。
　パケット受信valid信号は、受信部２６と接続された信号線Ｌ１を流れる。受信部２６からのタイプ識別子（Type＿ID）は、信号線Ｌ２を流れる。受信バッファ読出制御回路２５からのパケット読出開始信号（Rd＿Start）は、信号線Ｌ３を流れる。受信バッファ読出制御回路２５からのクリアライン位置（Clear＿LINE）は、信号線Ｌ４を流れる。
　書込／読出制御部２２３は、セレクタ２２３１と、デコーダ２２３２と、ＦＦ群２２１のステージ数（ＦＦの数。実施形態１の例では４８）と同数のＡＮＤ回路２２３３と、ＦＦ群２２１のステージ数と同数のＡＮＤ回路２２３４と、減算器２２３６と、シフト制御部２２３７と、ＦＦ群２２１のステージ数と同数のＡＮＤ回路２２３８とを備えている。
　パケット受信valid信号が流れる信号線Ｌ１は、各ＡＮＤ回路２２３３の一方の入力端子に接続されている。また、信号線Ｌ１はカウンタ２２２に接続されており、カウンタ２２２は、パケット受信valid信号（Pkt＿Rcv＿Val）の受信を契機として、カウンタ２２２で保持されるカウンタ値に１を加算する。
　カウンタ２２２の出力端子は、セレクタ２２３１及び減算器２２３６に接続されている。減算器２２３６は、カウンタ２２２のカウンタ値から１を減じる。減算器２２３６は、セレクタ２２３１に接続されている。
　セレクタ２２３１は、カウンタ２２２からのカウンタ値と減算器２２３６によってカウンタ値から１を減じた値（減算値）との一方をデコーダ２２３２に出力する。セレクタ２２３１は、信号線Ｌ３を流れるパケット読出開始信号（Rd＿Start）の入力がない場合には、カウンタ２２２からのカウンタ値を選択してデコーダ２２３３に入力する。これに対し、セレクタ２２３１は、パケット読出開始信号が信号線Ｌ３に入力されると、入力されたパケット読出開始信号を選択条件として、減算器２２３６からの出力をデコーダ２２３２に出力する。セレクタ２２３１の作用については後述する。
　なお、信号線Ｌ３は、カウンタ２２２に接続されており、カウンタ２２２は、パケット読出開始信号（Rd＿Start）の受信を契機として、カウンタ２２２が保持するカウンタ値から１を減算する。
　デコーダ２２３２は、各ＡＮＤ回路２２３３の他方の入力端子と接続される複数の出力端子を備える。デコーダ２２３２は、セレクタ２２３１から入力されるカウンタ値又はカウンタ値の減算値に対応する出力端子からオン信号を出力し、残りの出力端子からオフ信号を出力する。各ＡＮＤ回路２２３３は、ＦＦ群２２１をなすＦＦ＿４８～ＦＦ＿０１と対応づけられている。例えば、デコーダにカウンタ値“０”が入力された場合には、ＦＦ＿４８に対応するＡＮＤ回路２２３３＿４８のみにオン信号が与えられ、残りのＡＮＤ回路２２３３にはオフ信号が与えられる。
　各ＡＮＤ回路２２３３は、ＡＮＤ回路２２３３自身が有する双方の入力端子への入力がオンとなることを条件にオン信号を出力する。当該オン信号は、ＡＮＤ回路２２３３と対応するＦＦに対するタイプ識別子の書込イネーブル信号（WriteEN＿X(01≦X≦48)）として機能する。書込イネーブル信号は、ＦＦ群２２１をなす各ＦＦの入力側に設けられたセレクタ２２３５に対する、信号線Ｌ２を流れるタイプ識別子（Type＿ID）の選択条件となる。
　ＦＦ＿４８～ＦＦ＿０２の入力側に設けられた各セレクタ２２３５は、信号線を介して次ステージのＦＦに接続されている。一方、ＦＦ＿０１の入力側に設けられたセレクタ２２３５には、未割り当てを示す “non”（“００”）が入力される。
これによって、各セレクタ２２３５は、信号線Ｌ２を流れるタイプ識別子と、次ステージのＦＦの保持内容（但し、ＦＦ＿０１対応のセレクタ２２３５は“non”）との一方を選択し、先頭側のＦＦに出力する。
　また、セレクタ２２３５には、その後段に位置するＦＦの出力信号が入力されるようになっている。
　各セレクタ２２３５が、次ステージのＦＦの保持内容又は“non”を選択する選択条件は、以下に説明する回路構成によって実現される。すなわち、パケット読出開始信号（Rd＿Start）が流れる信号線Ｌ３は、各ＡＮＤ回路２２３８の一方の入力端子に夫々接続されている。
　信号線Ｌ４を流れるクリアライン位置（Clear＿LINE）は、シフト制御部２２３７に入力される。シフト制御部２２３７は、各ＡＮＤ回路２２３８の他方の入力端子に接続されており、クリアライン位置（“０１”～“４８”）に応じて、各ＡＮＤ回路２２３８に対するオン信号の出力を制御する。複数のＡＮＤ回路２２３８は、ＦＦ群２２１をなすＦＦのステージ数と同数のＡＮＤ回路からなり、各ＦＦに対応づけられている。
　実施形態１の例では、シフト制御部２２３７は、クリアライン位置に応じて、当該クリアライン位置のＦＦ及び当該クリアライン位置より後段のＦＦに対応するＡＮＤ回路２２３８にオン信号を入力し、当該クリアラインより前のＦＦに対応するＡＮＤ回路２２３８があれば、当該ＡＮＤ回路２２３８にオフ信号を入力するように動作する。
　例えば、ラインクリア位置が“４８”である場合には、シフト制御部２２３７は、ＡＮＤ回路２２３８の全てにオン信号を出力する。ラインクリア位置が“４７”である場合には、シフト制御部２２３７は、ラインクリア位置より前に位置するＦＦ＿４８に対応するＡＮＤ回路２２３８（２２３８＿４８）にオフ信号を入力し、残りのＡＮＤ回路２２３８にはオン信号を入力する。同様の動作が、他のラインクリア位置“４６”～“０１”についても行われる。ラインクリア位置が最後尾である“０１”の場合には、シフト制御部２２３７は、ＦＦ＿０１に対応するＡＮＤ回路２２３８に対してオン信号を入力し、残りのＡＮＤ回路２２３８にはオフ信号を入力する。
　各ＡＮＤ回路２２３８は、パケット読出開始信号（Rd＿Start）が入力され、且つシフト制御部２２３７からオン信号が入力された場合にオン信号を出力する。ＡＮＤ回路２２３８のオン信号は、シフト命令信号（Shift＿X（01≦X≦48））として機能する。
　各ＡＮＤ回路２２３８の出力端子は、ＦＦ群２２１をなす各ＦＦに対応づけられた複数のＡＮＤ回路２２３４の一方の入力端子に夫々接続されている。各ＡＮＤ回路２２３４の他方の入力端子には、同一のＦＦに対応するＡＮＤ回路２２３３から出力された書込イネーブル信号（WriteEN＿X）の反転信号が入力される。よって、各ＡＮＤ回路２２３４は、書込イネーブル信号がオフであり、且つシフト命令信号がオンである場合にオン信号を出力する。
　ＡＮＤ回路２２３４から出力されるオン信号は、ＡＮＤ回路２２３４と対応するＦＦの入力側に位置するセレクタ２２３５に対する、次ステージのＦＦの保持内容又は“non”の選択条件となる。
　よって、各ＦＦ＿４８～ＦＦ＿０１では、対応するＡＮＤ回路２２３３から書込イネーブル信号が出力される一方で、ＡＮＤ回路２２３４がオフのときには、信号線Ｌ２を流れるタイプ識別子が当該ＦＦに書き込まれる。これに対し、ＦＦに対応するＡＮＤ回路２２３３がオフ（書込イネーブル信号なし）で対応するＡＮＤ回路２２３４がオンのときには、当該ＦＦに対し、次ステージのＦＦの保持内容又は“non”が書き込まれる。
　以上説明した書込／読出制御部２２３は、以下のように動作する。オーダーバッファ２２の初期リセット直後は、ＦＦ群２２１の全てのＦＦ＿４８～ＦＦ＿０１に“non”が保持された初期化状態にされる。また、初期化状態では、カウンタ値は初期値“００”とされる。このとき、デコーダ２２３２からは、カウンタ値“００”に応じてＦＦ＿４８に対応するＡＮＤ回路２２３３＿４８にオン信号が入力され、残りのＡＮＤ回路２２３３にはオフ信号が入力された状態となる。
　このような状態において、受信部２６からパケット受信valid信号とタイプ識別子とが出力されたと仮定する。すると、信号線Ｌ１を流れるパケット受信valid信号によって、ＡＮＤ回路２２３３＿４８がオンとなり、書込イネーブル信号（WriteEN＿48）がＡＮＤ回路２２３３＿４８から出力される。この時点で、信号線Ｌ３及びＬ４に対するパケット読出開始信号及びラインクリア位置はオフ（入力なし）であるので、ＦＦ＿４８に対応するＡＮＤ回路２２３４＿４８はオフである。よって、ＦＦ＿４８に対応するセレクタ２２３５は、信号線Ｌ２を流れるタイプ識別子を選択してＦＦ＿４８に入力する。これによって、ＦＦ＿４８がタイプ識別子を保持する。
　一方、カウンタ２２２は、パケット受信valid信号の入力に応じて、カウンタ値“００”に１を加算する。よって、カウンタ値は“０１”となり、デコーダ２２３２は、ＦＦ＿４７に対応するＡＮＤ回路２２３３（２２３３＿４７）のみにオン信号を入力し、残りのＡＮＤ回路２２３３にはオフ信号を入力する状態となる。
　その後、さらに、受信部２６からのパケット受信valid信号及びタイプ識別子が信号線Ｌ１及び信号線Ｌ２にそれぞれ入力されたと仮定する。すると、パケット受信valid信号によって、ＡＮＤ回路２２３３＿４７がオンとなり、書込イネーブル信号（WriteEN＿47）が出力される。この時点で、信号線Ｌ３及びＬ４に対するパケット読出開始信号及びラインクリア位置はオフ（入力なし）であるので、ＦＦ＿４７に対応するＡＮＤ回路２２３４＿４７はオフである。よって、ＦＦ＿４７に対応するセレクタ２２３５は、信号線Ｌ２を流れるタイプ識別子を選択してＦＦ＿４７に入力する。ＦＦ＿４８及びＦＦ＿４６～ＦＦ０１は、書込イネーブル信号及びＡＮＤ回路２２３４の出力が共にオフであるので、保持内容を維持し続ける。これによって、ＦＦ＿４８及びＦＦ＿４７がタイプ識別子を保持した状態となる。
　一方、カウンタ２２２は、パケット受信valid信号の入力に応じて、カウンタ値“０１”に１を加算する。よって、カウンタ値は“０２”となる。
　その後、ＦＦ＿４８に保持されたタイプ識別子を有するパケットの、受信バッファ群１０からのパケット読出開始信号（Rd＿Start）が受信バッファ読出制御回路２５から信号線Ｌ３に入力され、続いて、ＦＦ＿４８の保持内容を消去するためのラインクリア位置“４８”が受信バッファ読出制御回路２５から信号線Ｌ３に入力されたと仮定する。
　この場合、パケット読出開始信号及びシフト制御部２２３７の、クリアライン位置“４８”に応じた出力により、全てのＡＮＤ回路２２３８がオンとなり、シフト命令信号（Shift＿X）を出力する。この時点で、各ＡＮＤ回路２２３３からの書込イネーブル信号はオフであるので、全てのＡＮＤ回路２２３４がオンとなる。すると、ＦＦ＿４８～ＦＦ０２に対応するセレクタ２２３５は、次ステージのＦＦの保持内容を選択して、対応するＦＦに保持させる。よって、ＦＦ＿４７～ＦＦ０１の保持内容が前詰めにシフトし、ＦＦ＿４８の保持内容が消去される。また、ＦＦ＿０１に対応するセレクタ２２３５は、“non”をＦＦ＿０１に保持させる。
　その後、例えば、ＦＦ＿４８に保持されたタイプ識別子を有するパケットのパケット読出開始信号及びラインクリア位置が信号線Ｌ３及びＬ４に入力される一方で、パケット受信valid信号及びタイプ識別子が信号線Ｌ１及びＬ２に入力されたと仮定する。
　この場合、上述したＦＦ＿４７～ＦＦ＿０１の保持内容の前詰めシフトでＦＦ＿４８の保持内容が消去される。このとき、カウンタ２２２のカウンタ値は“０１”なのだが、ここで、カウンタ値“０１”に応じた位置にタイプ識別子が書き込まれると、ＦＦ＿４８が空いているにも拘わらず、ＦＦ＿４７にタイプ識別子が書き込まれることになる。このため、パケット読出開始信号が入力されている間は、セレクタ２２３１は、減算器２２３６からの減算値、すなわちカウンタ値“０１”から１を減じた減算値“００”を選択してデコーダ２２３２に入力する。これによって、ＦＦ＿４８に対するタイプ識別子の書込イネーブル信号（WriteEN＿48）が発生し、ＦＦ＿４８にタイプ識別子が書き込まれる。一方、カウンタ２２２のカウンタ値は、パケット読出開始信号によって１減算されるが（"０１"→"００"）、パケット受信valid信号によって１加算された状態となる（"００"→"０１"）。
　以上説明したように、複数のタイプ識別子が、パケット読出装置１へのパケットの到来順でＦＦ群２２１に格納されることによって、ＦＦ群２２１は、受信バッファ群１０に格納された複数のパケットに対応するタイプ識別子が到来順で並べられた識別子列を保持することになる。すなわち、ＦＦ群２２１の先頭から末尾に向かって受信時刻の古い順で、受信したパケットの各々に対応するタイプ識別子が保持される。これによって、ＦＦ群２２１の先頭側に位置する識別子程、到来順の古いパケットを示すことになる。
　また、書込／読出制御部２２３は、タイプ識別子を先頭詰めでＦＦ群２２１に格納する。すなわち、書込／読出制御部２２３は、タイプ識別子の書込に際して、カウンタ２２２からのカウンタ値を参照し、受信部２６から転送されてくるタイプ識別子を、カウンタ値又は減算値に応じた位置に書き込む。
　これによって、受信パケットに対応する複数のタイプ識別子がＦＦ＿４８を先頭として連続して後続のＦＦ群に格納される。このように、識別子列が先頭詰めでＦＦ群２２１に格納されることによって、タイプ識別子を保持するＦＦのステージ位置が、パケットの到来順序を示すことになる。
　或るパケットが受信バッファ群１０から読み出された場合、書込／読出制御部２２３は、受信バッファ読出制御回路２５からのパケット読出開始信号及びクリアライン位置を受けて、受信バッファ群１０から読み出されたパケットに対応するタイプ識別子を、当該タイプ識別子を保持しているＦＦから消去するとともに、当該仮想チャネル識別子が消去されたＦＦの直後から末尾までの各ＦＦに保持されたタイプ識別子を１つずつ先頭側にシフトさせる。このようにして、書込／読出制御部２２３は、タイプ識別子をＦＦから消去するときに、後続のＦＦの保持内容をシフトさせて、先頭詰め状態が維持されるように、タイプ識別子の書込制御を行う。
　以下、受信バッファ群１０から読み出すべきパケットを決定するための構成要素である、先頭位置検出回路２３，調停回路２４及び受信バッファ読出制御回路２５の詳細について説明する。
　先頭位置検出回路２３は、先頭Ｐ位置検出回路２３１と、先頭Ｎ位置検出回路２３２と、先頭Ｃ位置検出回路２３３とを含んでいる。ＦＦ群２２１に含まれる各ＦＦの出力端子には、各ＦＦが保持するタイプ識別子をデコードするデコーダ２２４が接続されている。デコーダ２２４は、Ｐ，Ｎ，Ｃに対応する三つの出力ライン（Ｐライン，Ｎライン，Ｃライン）を有している。各Ｐライン（Ｐ０１ライン～Ｐ４８ライン）は、先頭Ｐ位置検出回路２３１に接続され、各Ｎライン（Ｎ０１ライン～Ｎ４８ライン）は、先頭Ｎ位置検出回路２３２に接続され、各Ｃライン（Ｃ０１ライン～Ｃ４８ライン）は、先頭Ｃ位置検出回路２３３に接続されている。
　デコーダ２２４は、対応するＦＦの保持内容をデコードし、デコード結果が“Ｐ”であればＰラインのみにオン信号を出力し、残りのＮライン及びＣラインにはオフ信号を出力する。また、デコード結果が“Ｎ”であれば、デコーダ２２４は、Ｎラインのみにオン信号を出力し、残りのＰライン及びＣラインにはオフ信号を出力する。また、デコード結果が“Ｃ”であれば、デコーダ２２４は、Ｃラインのみにオン信号を出力し、残りのＰライン及びＮラインにはオフ信号を出力する。また、ＦＦの保持内容が“non”であれば、デコーダ２２４はＰライン，Ｎライン及びＣラインの全てにオフ信号を出力する。
　例えば、ＦＦ＿４８に接続されたデコーダ２２４は、ＦＦ＿４８に対応するＰライン（Ｐ４８ライン），Ｎライン（Ｎ４８ライン），Ｃライン（Ｃ４８ライン）を有する。Ｐ４８ラインは、先頭Ｐ位置検出回路２３１に接続され、Ｎ４８ラインは、先頭Ｎ位置検出回路２３２に接続され、Ｃ４８ラインは、先頭Ｃ位置検出回路２３３に接続されている。
　ＦＦ＿４８に接続されたデコーダ２２４は、ＦＦ＿４８が保持するタイプ識別子が“Ｐ”である場合には、Ｐ４８ラインをオンに設定し（オン信号を出力）、残りのＮ４８ライン及びＣ４８ラインをオフに設定する（オフ信号を出力する）。また、デコーダ２２４は、ＦＦ＿４８が保持するタイプ識別子が“Ｎ”である場合に、Ｎ４８ラインをオンに設定し、Ｐ４８ライン及びＣ４８ラインをオフにする。さらに、デコーダ２２４は、ＦＦ＿４８が保持するタイプ識別子が“Ｃ”である場合にＣ４８ラインをオンに設定し、Ｐ４８ライン及びＮ４８ラインをオフにする。このような動作が、他のＦＦ＿４７～０１に接続されたデコーダ２２４でも行われる。但し、ＦＦの保持内容が“non”である場合には、デコーダ２２４は全ての出力ラインをオフにする。
　図３は、先頭位置検出回路２３の構成例を示す。先頭Ｐ位置検出回路２３１，先頭Ｎ位置検出回路２３２，及び先頭Ｃ位置検出回路２３３として、例えば、プライオリティエンコーダを適用することができる。先頭Ｐ位置検出回路２３１，先頭Ｎ位置検出回路２３２，及び先頭Ｃ位置検出回路２３３は、ほぼ同様の構成を備えているので、例として先頭位置Ｐ位置検出回路２３１について説明する。
　図３に示す例では、先頭Ｐ位置検出回路２３１は、プライオリティエンコーダとして、Ｐ４７ライン～Ｐ０１ライン（ＦＦ＿４７～ＦＦ＿０１）に対応するＮ個（実施形態１の例ではＮ＝４７）のＡＮＤ回路２３１１＿４７～２３１１＿０１（但し、図３では、２３１１＿４７～２３１１＿４５のみを例示）と、信号検出回路２３１２とを備えている。以下、ＡＮＤ回路２３１１＿４７～２３１１＿０１を区別することなく説明する場合には、ＡＮＤ回路２３１１と表記する。
　Ｐ４８ラインは、直接に信号検出回路２３１２に接続されている。残りのＰ４７～Ｐ０１ラインは、対応するＡＮＤ回路２３１１＿４７～２３１１＿０１の入力端子に接続されている。また、各Ｐラインを流れるオン／オフ信号は、自身のライン番号より小さいライン番号に対応する各ＡＮＤ回路２２３１が有する反転入力端子に入力される。
　例えば、Ｐ４８ラインを流れるオン／オフ信号は、Ｐ４７～Ｐ０１ラインに対応するＡＮＤ回路２３１１＿４７～２３１１＿０１が有する反転入力端子に夫々入力される。また、Ｐ４７ラインを流れるオン／オフ信号は、Ｐ４６～Ｐ０１ラインに対応するＡＮＤ回路２３１１＿４６～２３１１＿０１が有する反転入力端子にそれぞれ接続される。このように、各ＡＮＤ回路２３１１は、対応するＰライン番号より大きいライン番号を有する各Ｐラインからのオン／オフ信号の反転信号が入力されるための１以上の反転入力端子を有している。従って、各ＡＮＤ回路２３１１は、対応するＰラインからオン信号が入力され、且つ当該ＡＮＤ回路２３１１が有する全ての反転入力端子に対してオフ信号が入力される場合にのみオン信号を出力する。言い換えれば、各ＡＮＤ回路２３１１は、ＡＮＤ回路２３１１に対応するＦＦがタイプ識別子“Ｐ”を保持する先頭のＦＦである場合にのみ、オン状態となる。
　上述したように、Ｐ４８ラインは、信号検出回路に接続されている。また、ＡＮＤ回路２３１１＿４７～２３１１＿０１の出力端子は、信号線を介して信号検出回路２３１２に接続されている。ここで、Ｐ４８ライン，及びＡＮＤ回路２３１１＿４７～２３１１＿０１と信号検出回路とを夫々結ぶ複数の信号線を、説明のために「入力ライン４８～０１（ＩＬ４８～０１）」と呼ぶ。
　信号検出回路２３１２では、入力ラインＩＬ４８～０１のオン／オフ（０／１）を、入力ラインＩＬ４８～０１までを大きい番号順で並べた４８ビットのビット列として認識することができる。上述したＡＮＤ回路２３１１＿４７～２３１１＿０１の回路構成によって、入力ラインＩＬ４８～０１のいずれか一つのみがオンとなり、残りの入力ラインはオフとなる。このため、信号検出回路２３１２は、入力ラインＩＬ４８を先頭として、４８ビットのビット列からオン（“１”）となっているビットの位置を検出し、検出された位置を、ＦＦ群２２１においてタイプ識別子“Ｐ”を最も先頭側で保持するＦＦに対応するＰライン番号（P＿LINE＿NUM）として出力する。
　先頭Ｎ位置検出回路２３２は、先頭Ｐ位置検出回路２３１におけるＰラインがＮラインであることを除けば、先頭Ｐ位置検出回路２３１と同じ構成を有する。すなわち、ＡＮＤ回路２３１１＿４７～２３１１＿０１に相当するＡＮＤ回路２３２１＿４７～２３２１＿０１と、信号検出回路２３１２に相当する信号検出回路２３２２とを備えている。信号検出回路２３２２は、信号検出回路２３１２と同様の処理を行い、ＦＦ群２２１において、タイプ識別子“Ｎ”を最も先頭側で保持するＦＦに対応するＮライン番号（N＿LINE＿NUM）を出力する。
　同様に、先頭Ｃ位置検出回路２３３は、先頭Ｐ位置検出回路２３１におけるＰラインがＣラインであることを除けば、先頭Ｐ位置検出回路２３１と同じ構成を有する。すなわち、ＡＮＤ回路２３１１＿４７～２３１１＿０１に相当するＡＮＤ回路２３３１＿４７～２３３１＿０１と、信号検出回路２３１２に相当する信号検出回路２３３２とを備えている。信号検出回路２３３２は、信号検出回路２３１２と同様の処理を行い、ＦＦ群２２１において、タイプ識別子“Ｃ”を最も先頭側で保持するＦＦに対応するＣライン番号（C＿LINE＿NUM）を出力する。
　以上のように、先頭Ｐ位置検出回路２３１，先頭Ｎ位置検出回路２３２及び先頭Ｃ位置検出回路２３３のそれぞれは、出力がオン状態の出力ラインのうち最も先頭の出力ラインの番号、すなわち、最も先頭よりのＦＦのステージ位置を、Ｐパケット，Ｎパケット，Ｃパケットの先頭位置として検出する。
　図４は、各識別子の先頭位置検出動作の例を示す。例えば、図４に示すように、ＦＦ＿４８～ＦＦ＿４３に対し、複数のタイプ識別子が先頭から順に“Ｃ”，“Ｎ”，“Ｎ”，“Ｐ”，“Ｐ”，“Ｃ”の順序で保持されていると仮定する。
　この場合、先頭Ｐ位置検出回路２３１は、タイプ識別子”Ｐ”を保持する最も先頭のＦＦ４８に対応するＰライン番号“４５”を検出する。同様に、先頭Ｎ位置検出回路２３２は、タイプ識別子”Ｎ”を保持する最も先頭のＦＦ４７に対応するＮライン番号“４７”を検出し、先頭Ｃ位置検出回路２３３は、タイプ識別子”Ｃ”を保持する最も先頭のＦＦ４８に対応するＣライン番号“４８”を検出する。このように、先頭位置検出回路２３により、Ｐ，Ｎ，Ｃそれぞれのパケットタイプに関して、到来時刻の最も古いパケットのＦＦ群２２１における位置、すなわち、Ｐパケット，Ｎパケット，Ｃパケットの先頭位置が検出される。
　先頭Ｐ位置検出回路２３１は、仮想チャネル識別子“Ｐ”の先頭位置を示すＰライン番号を示すP_LINE_NUM信号を出力する。先頭Ｎ位置検出回路２３２は、仮想チャネル識別子“Ｎ”の先頭位置を示すＮライン番号を示すN_LINE_NUM信号を出力する。先頭Ｃ位置検出回路２３１は、仮想チャネル識別子“Ｃ”の先頭位置を示すＣライン番号を示すC_LINE_NUM信号を出力する。各検出部２３１，２３２，２３３は、出力すべきラインがない、すなわち読み出すパケットが無い場合には、“０”を出力する。
　調停回路２４には、先頭位置検出回路２３からの出力信号、つまりP_LINE_NUM信号、N_LINE_NUM信号およびC_LINE_NUM信号が入力される。調停回路２４では、先頭Ｐ位置検出回路２３１，先頭Ｎ位置検出回路２３２，及び先頭Ｃ位置検出回路２３３からそれぞれ受け取る出力信号（P_LINE_NUM信号、N_LINE_NUM信号およびC_LINE_NUM信号）によって、Ｐ，Ｎ，Ｃの各パケットの有無と、Ｐ，Ｎ，Ｃの各パケットタイプ間の到来順序を知ることができる。調停回路２４では、さらに、パケットタイプ間でのフォワード順序付けルールを考慮して、受信バッファ群１０から読み出すべきパケット、すなわちパケット読出を実行すべき受信バッファを決定する調停処理を行う。
　本実施形態では、調停回路２４は、Ｐ，Ｃ，Ｎの到来順序を認識し、フォワード順序付けルールに従って、Ｐ，Ｃ，Ｎの優先順位で、読み出すべきパケットのパケットタイプ（パケット読出を実行すべき受信バッファ）を決定する。但し、調停処理で使用されるフォワード順序付けルールは、上記した優先順位に加えて、或いは優先順位に代えて、他の条件となるルールが用いられるようにしても良い。要は、調停回路２４の利用する調停ルールは、１以上の条件を用いて適宜設定可能である。
　調停回路２４は、パケットを読み出す受信バッファを決定すると、パケットの読出要求（REQ）と、読出対象のパケットタイプを示す信号（Type）とを受信バッファ読出制御回路２５へ出力する。
　ここで、先頭Ｐ位置検出回路２３１，先頭Ｎ位置検出回路２３２，及び先頭Ｃ位置検出回路２３３からそれぞれ出力される出力信号（P_LINE_NUM信号、N_LINE_NUM信号およびC_LINE_NUM信号）は、調停回路２４だけでなく、調停回路２４によって出力制御されるセレクタ２７にも入力される。
　調停回路２４は、調停処理によってパケット読出を実行すべき受信バッファを決定すると、セレクタ２７に対し、決定した受信バッファに対応する出力信号（P_LINE_NUM信号、N_LINE_NUM信号およびC_LINE_NUM信号のいずれか）の選択を指示する制御信号を与える。セレクタ２７は、制御信号に従った出力信号を選択し、選択した出力信号を読出対象のパケットに対応するタイプ識別子のライン番号（格納位置：ODR＿Rd＿LINE）として、受信バッファ読出制御回路２５に出力する。これによって、読出が決定されたパケットのタイプ識別子を格納するＦＦに対応するライン番号（ODR＿Rd＿LINE）が受信バッファ読出制御回路２５に入力される。
　受信バッファ読出制御回路２５は、受信バッファ読み出しの開始タイミング制御を行なう。受信バッファ読出制御回路２５は、調停回路２４からパケットの読出要求（REQ）を受け取ると、調停回路２４が出力したパケットタイプを示す信号（Type）で示される、調停回路２４が指定したパケットタイプに対応する受信バッファ（１１～１３のいずれか）を特定し、特定した受信バッファに対する受信バッファ読出命令を発行する。
　受信バッファ読出制御回路２５が出力する受信バッファ読出命令は、受信バッファ群１０の読出回路（セレクタ１１Ａ）に入力され、受信バッファ読出命令に対応する受信バッファからのパケットがセレクタ１１Ａにより選択され、送出先へ向けて出力される。
　受信バッファ読出制御回路２５は、読出命令の出力とあわせ、パケット読出開始信号(Rd＿Start)を出力する。パケット読出開始信号（Rd＿Start）は、上述したように、信号線Ｌ３を介してオーダーバッファ２２のカウンタ２２２及び書込／読出制御部２２３に入力される。また、受信バッファ読出制御回路２５は、パケット読出開始信号（Rd_Start）とともに、読出対象のパケットに対応するタイプ識別子を保持したＦＦの保持内容のクリアライン位置（Clear_LINE）を出力する。クリアライン位置は、信号線Ｌ４を通じてオーダーバッファ２２の書込／読出制御部２２３に入力される。これによって、書込／読出制御部２２３は、上述したようなパケット読出開始信号及びクリアライン位置の入力時における動作を行い、クリアライン位置に応じたＦＦより後段の各ＦＦに保持されたタイプ識別子又は“non”を夫々１つずつ先頭側にシフトさせることによって、クリアライン位置のＦＦに保持されたタイプ識別子を消去する。また、最後尾のＦＦ＿０１に“non”が書き込まれる。
　図５は、オーダーバッファ（ＦＦ群２２１）のクリア動作の例を示す。例えば、パケットの読出前において、ＦＦ群２２１の４８ステージ（ＦＦ＿４８）～４３ステージ（ＦＦ＿４３）までに、タイプ識別子が先頭からＣ，Ｎ，Ｐ，Ｎ，Ｐ，Ｃで格納されていたと仮定する（ＦＦ＿０１～ＦＦ＿４２までは“non”と仮定する）。
　ここで、調停回路２４による調停によって、ＦＦ＿４６のタイプ識別子“Ｐ”に対応するパケットが受信バッファ１１から読み出されたと仮定する。すると、書込／読出制御部２２３には、受信バッファ読出制御回路２５からのパケット読出開始信号（Rd＿Start）と、ＦＦ＿４６（Ｐ４６ライン）のクリアライン位置とが入力される。すると、書込／読出制御部２２３は、図５に示すように、パケット読出開始信号及びクリアライン位置に応じて、ＦＦ＿４５～ＦＦ＿４３の保持内容“Ｎ”，“Ｐ”，“Ｃ”及びＦＦ＿４２～ＦＦ＿０１の保持内容“non”を先頭側のステージへシフトさせることによって、ＦＦ＿４６に保持された“Ｐ”を消去する。そして、末尾のＦＦ＿０１には“non”を格納する。これによって、到来時刻の最も古いパケットは、常に先頭ステージ（４８ステージ）から検査すれば良い状態が保たれる。
　なお、上記の書込／読出制御部２２３の動作において説明したように、ＦＦ群２２１に対するタイプ識別子のクリア動作とＦＦ群２２１に対するタイプ識別子の書込が同時に行われる場合には、書込／読出制御部２２３は、ＦＦ群２２１に対するシフト動作を先に行って、受信バッファから読み出されたパケットのクリア識別子を消去し、その後、ＦＦ群２２１に新たに書き込まれるクリア識別子を、「クリア動作が無い時の位置＋１」に相当する書込位置のＦＦに保持させる。
　実施形態１によると、受信バッファ群１０に格納されている各パケット内のタイプ識別子が、パケットの到来順で、オーダーバッファ２２が有するＦＦ群２２１での物理的なステージ位置に格納される。すなわち、パケットの振分単位の識別子であるタイプ識別子がパケットの到来順に並べられた識別子列が、オーダーバッファ２２１に格納される。
　そして、識別子列における各パケットの識別子（タイプ識別子Ｐ，Ｎ，Ｃ）の先頭位置が先頭位置検出回路２３で検出されることによって、調停回路２４は、Ｐ，Ｎ，Ｃの各パケットの到来順を認識でき、フォワード順序付けルールや送信先のBUSY状態を考慮して、次に読み出すべきパケットを決定することができる。
　ここで、オーダーバッファ２２のＦＦ群２２１に要求される容量は、２ビット（タイプ識別子のビット数）×１６（各受信バッファのパケット最大格納数）×３（受信バッファ数）＝９６[bit]となる。よって、図９に比べて要求される容量を大幅に削減することができる。これによって、到来順序情報を記憶する回路量を削減することができる。
　＜実施形態２＞
　次に、実施形態２について説明する。実施形態２は、実施形態１で説明したパケット読出装置１と同様の構成を有するので、主として相違点について説明し、共通点については同一の符号を付して説明を省略する。
　振分単位（実施形態１の例ではパケットのタイプ数）の数が２のｎ乗（ｎ＝1,2,3,・・・）、すなわち（２，４，８，１６・・・）である場合において、実施形態１で説明したように、未割り当ての識別子“non”を含めると、識別子のビット数を、「振分単位数＋１ｂｉｔ」としなければならない。このため、未割り当てを示す“non”を用いなくても、実施形態１と同様のパケットの読出順序制御が可能な実施形態を、実施形態２として説明する。
　図６は、実施形態２に係るデータブロック読出装置（パケット読出装置１Ａ）の構成例を示す。パケット読出装置１Ａは、実施形態１で説明したパケット読出装置１における受信バッファ群１０及びパケット読出制御装置２０に相当する、受信バッファ群１０Ａと、パケット読出制御装置２０Ａとを備えている。
　実施形態２は、以下の点で実施形態１と異なっている。すなわち、実施形態１では、パケットタイプ数は、“Ｐ”，“Ｎ”及び“Ｃ”の三つであったが、実施形態４では、パケットタイプ“Ｘ（eXtended Type）”が追加されて、パケットタイプが四種類となっている。
　このため、受信バッファ群１０Ａは、Ｐパケット，Ｎパケット及びＣパケットを夫々保持する受信バッファ１１～１３に加えて、タイプ“Ｘ”のパケット（Ｘパケットと称する）を保持するための受信バッファ１４をさらに備えている。各受信バッファ１１～１４には、最大１２個のパケットが蓄積される。
　実施形態２における受信部２６は、到来したパケットに含まれる識別子を、２ビットのタイプ識別子にエンコードする。このとき、タイプ“Ｐ”，“Ｎ”，“Ｃ”，“Ｘ”の夫々は、タイプ識別子を示す２ビット“００”，“０１”，“１０”，“１１”に夫々エンコードされる。
　エンコードされたタイプ識別子及びパケット受信valid信号は、実施形態１と同様に受信バッファ書込制御回路２１に入力される。受信バッファ書込制御回路２１は、タイプ識別子に従って、受信部２６から送出されるパケットを受信バッファ１１～１４のいずれかに保持させる。なお、タイプ識別子及びパケット受信valid信号は、信号線Ｌ１及びＬ２を介して、実施形態１のオーダーバッファ２２に相当するオーダーバッファ２２Ａに入力される点は、実施形態１と同様である。
　オーダーバッファ２２Ａは、以下の点で実施形態１のオーダーバッファ２２と異なっている。第１に、未割り当ての識別子“non”の発生源が省略されており、ＦＦ群２２１における末尾のＦＦ＿０１には、“non”が入力されないようになっている。すなわち、書込／読出制御部２２３からＦＦ＿０１へのタイプ識別子の書込イネーブル信号が発行された場合に、信号線Ｌ２を流れるタイプ識別子がＦＦ＿０１に書き込まれるようになっている。書込／読出制御部２２３は、実施形態１とほぼ同様の構成（図２）を備えている。
　また、各ＦＦ＿４８～ＦＦ０１の出力端子に接続された各デコーダ２２４は、実施形態１と異なり、タイプ識別子“Ｐ”，“Ｎ”，“Ｃ”及び“Ｘ”に応じた四つの出力端子を有している。四つの出力端子は、デコーダ２２４の後段に設けられた四つのＡＮＤ回路（ＡＮＤ回路群２２６）における、一方の入力端子に接続されている。
　デコーダ２２４は、対応するＦＦに保持されたタイプ識別子のデコードを行う。デコーダ２２４は、デコード結果に従い、ＦＦに保持されたタイプ識別子に対応する出力端子のみにオン信号を出力し、残りの出力端子にはオフ信号を出力する。
　これにより、ＡＮＤ回路群２２６は、デコード結果が“Ｐ”のときにオン信号が入力されるＡＮＤ回路（ＡＮＤ回路２２６＿１と表記）と、デコード結果が“Ｎ”のときにオン信号が入力されるＡＮＤ回路（ＡＮＤ回路２２６＿２と表記）と、デコード結果が“Ｃ”のときにオン信号が入力されるＡＮＤ回路（ＡＮＤ回路２２６＿３と表記）と、デコード結果が“Ｘ”のときにオン信号が入力されるＡＮＤ回路（ＡＮＤ回路２２６＿４と表記）とからなる。
　オーダーバッファ２２Ａには、カウンタ２２２のカウンタ値が入力される有効範囲選択部２２５が追加されている（有効範囲選択部２２５の詳細は後述）。有効範囲選択部２２５の出力端子は、各デコーダの後段に設けられた各ＡＮＤ回路群２２６＿１～２２６＿４の他方の出力端子に接続されている。
　各ＡＮＤ回路群２２６におけるＡＮＤ回路２２６＿１～２２６＿３の出力端子は、実施形態１で説明したＰライン，Ｎライン，Ｃラインを介して、先頭位置検出回路２３Ａの先頭Ｐ位置検出回路２３１，先頭Ｎ位置検出回路２３２，先頭Ｃ位置検出回路２３３に夫々接続されている。
　また、各ＡＮＤ回路２２６＿４の出力端子は信号線を介して、先頭位置検出回路２３Ａに設けられた先頭Ｘ位置検出回路２３４に接続されている。先頭Ｘ位置検出回路２３４と各ＡＮＤ回路２２６＿４とを結ぶ複数の信号線は、各デコーダ２２４によるデコード結果“Ｘ”を先頭Ｘ位置検出回路２３４に伝達するためのＸライン（Ｘ４８～Ｘ０１ライン）として機能する。
　先頭Ｘ位置検出回路２３４は、ＦＦ群２２１におけるタイプ識別子“Ｘ”の先頭格納位置を検出するため回路であり、図３に示した先頭Ｐ位置検出回路２３１とのほぼ同様の構成を備えている。すなわち、図示しないが、図３に示した先頭Ｐ位置検出回路２３１が有する複数のＡＮＤ回路２３１１及び信号検出回路２３１２と同様のＡＮＤ回路群及び信号検出回路を備えており、これらのＡＮＤ回路群及び信号検出回路とＸ４８～Ｘ０１ラインとの結線状態は、先頭Ｐ位置検出回路と同様となっている。従って、先頭Ｘ位置検出回路２３４の信号検出回路（図示せず）は、ＦＦ群２２１において最も先頭側でタイプ識別子“Ｘ”を保持するＦＦのステージ数を示すX＿LINE＿NUM信号を出力することができる。
X＿LINE＿NUM信号は、P＿LINE＿NUM信号，N＿LINE＿NUM信号，C＿LINE＿NUM信号と同様に、調停回路２４及びセレクタ２７に入力される。
　調停回路２４は、実施形態１と同様の手法、すなわち、フォワード順序付けルールに従って、パケットの読出を実行する受信バッファを決定する。例えば、調停回路２４は、優先順位がＰ，Ｃ，Ｎ，Ｘであるフォワード順序付けルールに従って、パケットの読出を実行すべき受信バッファを決定し、セレクタ２７に対する制御信号を出力することができる。
　有効範囲選択部２２５は、ＦＦ群２２１の有効なステージを規定する。すなわち、有効範囲選択部２２５は、各ＡＮＤ回路群２２６のＡＮＤ回路２２６＿１～２２６＿４と接続される複数の（実施形態２の例では４８本）の制御ラインＣＬ（ＣＬ４８～ＣＬ０１）を有している。有効範囲選択部２２５は、カウンタ２２２から入力されるカウンタ値に応じた出力ラインにオン信号を出力し、残りの出力ラインにはオフ信号を出力する。
　ここで、カウンタ値の初期値が“００”であると仮定すると、カウンタ値が“０１”のとき（すなわち、ＦＦ＿４８のみがタイプ識別子を保持するとき）は、ＣＬ４８のみにオン信号を出力する。カウンタ値が“０２”のとき（すなわち、ＦＦ＿４８及びＦＦ＿４７にタイプ識別子が保持されているとき）は、ＣＬ４８及びＣＬ４７にオン信号を出力する。このように、有効範囲選択部２２５は、カウンタ値から求まる、タイプ識別子を保持するＦＦと対応する制御ラインＣＬにのみオン信号を出力し、残りの制御ラインＣＬはオフとする。
　従って、タイプ識別子を保持していないＦＦに対応する制御ラインＣＬはオフとなるので、制御ラインＣＬがオフであるＡＮＤ回路群２２６の出力はオフとなる。従って、制御ラインＣＬがオンである、すなわちタイプ識別子を保持しているＦＦに対応するＡＮＤ回路群２２６のみから、デコーダ２２４からのオン信号が先頭位置検出回路２３Ａに入力される。
　以上の説明を除き、実施形態２の構成及び動作は、実施形態１と同様であるので説明を省略する。
　実施形態２におけるパケット読出装置１Ａによれば、オーダーバッファ２２Ａに格納される識別子の中に、“non”を含めることなく、実施形態１で説明したパケット読出装置１と同様のパケット読出制御を実行することができる。このため、振分単位数（実施形態２の例ではパケットタイプ数）が４である場合には、識別子２ビット幅に設定することができる。また、振分単位数（パケット単位数）を２にする場合には、１ビット幅（０又は１）にすることができる。すなわち、識別子のビット幅を振分単位数に対して必要最小限のビット幅にすることができる。
　なお、実施形態２の構成例において、振分単位（パケットタイプ数）が２にされる場合には、受信部２６におけるエンコード処理で、パケットタイプに応じてエンコード結果が“０”又は“１”となるように設定され、受信バッファ書込制御回路２１がタイプ識別子（“０”または“１”）に従って受信バッファ群１０Ａ中の二つの受信バッファにパケットを振り分けて格納するための設定が施される。さらに、各デコーダ２２４が、ＦＦの保持内容のデコード結果が“０”か“１”かに応じて、対応する出力ラインのみにオン信号を出力し、残りをオフにする動作を行うための設定が施される。
　実施形態２の構成は、振分単位数が上述したような２や４と異なる２のｎ乗である場合にも適用が可能である。
　＜実施形態３＞
　次に、実施形態３について説明する。実施形態３は、実施形態１で説明したパケット読出装置１と同様の構成を有するので、主として相違点について説明し、共通点については同一の符号を付して説明を省略する。
　実施形態３では、実施形態１のパケット読出制御回路２０を基本構成として、パケットタイプ毎に先頭位置を検出する際の、別の方法について説明する。実施形態１では、ＦＦ群２２１をなす全てのＦＦにデコーダ２２４が設けられ、各ＦＦで保持されるパケットタイプが検査されていた。実施形態３では、ＦＦ群２２１に設けられるデコーダ２２４の数を減らす方法について説明する。図７は、実施形態３におけるデータブロック読出装置（パケット読出装置１Ｂ）の構成例を示す図である。図７において、受信バッファ群１０Ｂは、実施形態１で説明したＰパケット，Ｎパケット及びＣパケットを夫々保持する受信バッファ１１，１２及び１３を備えている、但し、実施形態３では、受信バッファ群１０Ｂに格納可能なパケットの総数は、実施形態１（４８個）と等しいが、各受信バッファ１１～１３における最大格納数が実施形態１と異なっている。
　実施形態３の例では、受信バッファ１１の最大格納数は１５個，受信バッファ１２の最大格納数は１６個，受信バッファ１３の最大格納数は１７個であり、各受信バッファ１１～１３は最大格納数を上限として、固定長又は可変長のパケットを格納することができる。
　また、パケット読出装置１Ｂでは、ＦＦ群２２１の出力側に設けられるデコーダ２２４が、後述する検査範囲の決定方法に従って決められた検査範囲に属するステージのＦＦのみに設けられている。
　実施形態３では、以下の検査範囲の決定手法で、デコーダ２２４が設けられるＦＦのステージ数が絞られている。検査範囲の決定にあたり、パケットタイプ数（振分単位数）がｎ、それぞれのパケットタイプに対応する各受信バッファの最大格納数がS1 ... Sn（ｎは0より大きい整数）としたとき、最大格納数が最も小さい受信バッファの最大格納数は、「１」とみなす。この最大格納数「１」に残りの受信バッファの最大格納数の和を加えた数が算出される。そして、算出された数が、各パケットタイプの先頭位置を検査する検査範囲のステージ数とされ、ＦＦ群２２１の先頭（ＦＦ＿４８）から、検査範囲のステージ数に属する各ＦＦの出力側にデコーダ２２４が設けられている。図８は、実施形態３におけるＦＦ群２２１の検査範囲の決定方法を示す。実施形態３の例では、上述したように、受信バッファ１１，１２及び１３のパケットの最大格納数は、夫々１５個，１６個，１７個であり、受信バッファ群１０Ｂで格納可能なパケットの総数は、受信バッファ１１～１３の各最大格納数の和である４８（１５＋１６＋１７＝４８）である。従って、ＦＦ群２２１が有すべきＦＦの数（オーダーバッファステージ数）は、受信バッファ群１０Ｂで格納可能なパケットの総数と等しい４８[ステージ]である。
　これに対し、各パケットタイプの先頭位置を検査する範囲（検査範囲）となるステージ数は、以下のようにして決定される。すなわち、受信バッファ１１～１３の最大格納数の中で最も小さい最大格納数は、受信バッファ１１の最大格納数“１５”[個]である。この最大格納数“１５”を“１”とみなしたときの全ての受信バッファ１１～１３の最大格納数の合計値を求める。すなわち、“１”と見なされた受信バッファ１１の最大格納数と、残りの受信バッファ１２及び１３の最大格納数“１６”及び“１７”とが加算され、加算結果“３４”が得られる。この加算結果“３４”が、検査範囲となるステージ数として決定される。理由は、以下の通りである。
　もし、１７個のＣパケット及び１６個のＮパケットに対応するタイプ識別子（計３３個）がＦＦ群２２１に格納されている場合には、先頭ステージ（ＦＦ＿４８）から３３ステージ（ＦＦ＿１６）までを使用していることになる。この場合、パケットの送信側は、Ｃパケット及びＮパケットの送信を控える。このため、次に受信有効とされるパケットは必ずＰパケットとなる。よって、先頭ステージ（ＦＦ＿４８）から３４ステージ（ＦＦ＿１５）までの間には、先頭に受信したＰパケットの識別子“Ｐ”が必ず格納されることになる。
　従って、ＦＦ＿４８からＦＦ＿１５までの保持内容を検査すれば、Ｐ，Ｎ，Ｃの全てのタイプ識別子の先頭位置を検出することができる。従って、実施形態３では、図７に示したように、検査範囲（先頭から３４ステージまで）に相当するＦＦ＿４８～ＦＦ＿１５の出力側にのみ、デコーダ２２４が設けられている。
　この検査範囲の決定手法では、各受信バッファの最大受信可能数が２以上で、且つ全ての受信バッファの最大受信可能数が等しい場合に、検査が必要なステージ数（検査範囲）は最も小さくなる。
　例えば、実施形態１のように、全ての受信バッファ１１～１３の最大格納数がそれぞれ１６[個]である場合には、受信バッファのいずれか一つの最大格納数を１とみなしたときの全ての受信バッファの最大格納数の合計値を求める。すると、１＋１６＋１６＝３３となり、実施形態３の例よりも検査範囲が小さくなる。
　実施形態３によれば、ＦＦの保持内容をデコードするデコーダ２２４は、検査範囲に属するＦＦ＿４８～ＦＦ＿１５のみに設けられる。これによって、デコーダ２２４の数、及び各デコーダ２２４と先頭位置検出回路２３とのライン数を減らすことができる。よって、パケット読出制御装置の回路量の削減を図ることができる。
　実施形態１～３に示した構成は、適宜組み合わせることができる。また、実施形態１～３で説明した構成は、複数の受信バッファからのパケット（データブロック）読出しに関して、パケット（データブロック）の到来順と、受信バッファ間の優先順位を考慮するようなパケット読出装置（データブロック読出装置）に適用することができる。
　実施形態１～３では、データブロックがパケットである例について説明したが、データブロックの形式は“パケット”に限定されず、“フレーム”，“データグラム”，“セル”，“ファイル”，“ページ”などと呼ばれる様々なデータブロックの単位であって、振分単位として適用可能な識別子が付与されるものであれば良い。
　また、実施形態１～３では、振分単位がパケットタイプである例について説明したが、振分単位は、データブロックに関わる様々な単位（属性種別）を適用することができる。また、振分単位は、同種類のデータブロックの転送先を示す識別子であっても良い。例えば、振分単位は、データブロックの転送先の識別子（チャネル種別）であっても良い。この場合、チャネルは実チャネルでも仮想チャネルであってもよい。或いは、振分単位は、データブロックの宛先を示すアドレスであっても良い。
Ｌ１～Ｌ４・・・信号線
１・・・パケット読出制御装置
１０・・・受信バッファ群
１１，１２，１３・・・受信バッファ
１１Ａ・・・セレクタ
１６・・・監視部
２０・・・パケット読出回路
２１・・・受信バッファ書込制御回路
２２・・・オーダーバッファ
２３・・・先頭位置検出回路
２４・・・調停回路
２５・・・受信バッファ読出制御回路
２６・・・受信部
２７・・・セレクタ
２２１・・・フリップフロップ群（ＦＦ群）
２２２・・・カウンタ
２２３・・・書込／読出制御部
２２４・・・デコーダ
２２５・・・有効範囲選択部
２２６・・・ＡＮＤ回路群
２３１・・・先頭Ｐ位置検出回路
２３２・・・先頭Ｎ位置検出回路
２３３・・・先頭Ｃ位置検出回路
２２３１・・・セレクタ
２２３２・・・デコーダ
２２３３，２２３４，２２３８・・・ＡＮＤ回路群
２２３７・・・シフト制御部

Claims (7)

  1. 　振分単位毎に用意された複数の受信バッファに格納される複数のデータブロックのそれぞれに対応する振分単位の識別子が当該複数のデータブロックの到来順で並べられた識別子列を格納する順序バッファと、
    　前記識別子列における各振分単位の識別子の先頭位置を検出する検出部と、
    少なくとも、前記各振分単位の識別子の先頭位置と、予め定められた前記複数の受信バッファからのデータブロックの読出ルールとに基づいて、前記複数の受信バッファの一つから読み出すべきデータブロックを決定する決定部と、
    前記決定部で決定されたデータブロックを前記複数の受信バッファの一つから読み出す読出部とを含み、
    前記振分単位の識別子は、前記複数の受信バッファに格納されるデータブロックに対応する振分単位の全てを表すために要求される最小数のビットで表現される
    データブロック読出制御装置。
  2. 　前記順序バッファは、前記識別子列を形成する複数の振分単位の識別子のそれぞれが格納される、少なくとも前記複数の受信バッファで格納可能なデータブロックの総数と等しい数の複数の記憶領域を有し、
    前記検出部は、前記複数の記憶領域の保持内容を検査することによって、前記識別子列における各振分単位の識別子の先頭位置を検出する
    請求項１に記載のデータブロック読出装置。
  3. 　前記複数の受信バッファに保持される複数のデータブロックに対応する振分単位の識別子を前記複数の記憶領域に先頭詰めで格納する制御を行う書込／読出制御部をさらに含み、
    前記検出部は、前記複数の記憶領域の保持内容を前記順序バッファの先頭側から検査することによって、前記識別子列における各振分単位の識別子の先頭位置を検出する
    請求項２に記載のデータブロック読出制御装置。
  4. 　前記振分単位の数が２のｎ乗（n=1,2,3,・・・）の場合には、前記最小数ビットが採り得る値の全てに前記振分単位の全てが割り当てられ、
    前記振分単位の数が２のｎ乗より１少ない場合には、前記最小数ビットが採り得る値の一つが振分単位の未割り当てを示す識別子として用いられ、
    前記書込／読出制御部は、前記複数の格納領域に前記振分単位の識別子が先頭詰めで格納されるとともに、前記振分単位の識別子が格納されていない各格納領域が前記振分単位の未割り当てを示す識別子で満たされるように、前記複数の記憶領域に対する前記振分単位の識別子の格納制御を行う
    請求項３に記載のデータブロック読出制御装置。
  5. 　前記複数の受信バッファに対する前記データブロックの最大格納数が夫々異なる場合に、前記検出部は、先頭の記憶領域から連続する、データブロックの最大格納数が最も小さい前記複数の受信バッファの一つの最大格納数を１とみなしたときの全ての受信バッファの最大格納数の合計値に等しい数の記憶領域の記憶内容を検査することによって、前記識別子列における各振分単位の識別子の先頭位置を検出する
    請求項２に記載のデータブロック読出制御装置。
  6. 　前記複数の受信バッファにおける前記データブロックの最大格納数が等しい場合に、前記検出部は、先頭の記憶領域から連続する、前記複数の受信バッファのいずれか一つのデータブロックの最大格納数を１とみなしたときの全ての受信バッファの最大格納数の合計値に等しい数の記憶領域の記憶内容を検査することによって、前記識別子列における各振分単位の識別子の先頭位置を検出する
    請求項２に記載のデータブロック読出制御装置。
  7. 　振分単位毎に用意された複数の受信バッファに格納される複数のデータブロックのそれぞれに対応する振分単位の識別子が当該複数のデータブロックの到来順で並べられた識別子列を順序バッファに格納し、
    　前記識別子列における各振分単位の識別子の先頭位置を検出し、
    少なくとも、前記各振分単位の識別子の先頭位置と、予め定められた前記複数の受信バッファからのデータブロックの読出ルールとに基づいて、前記複数の受信バッファの一つから読み出すべきデータブロックを決定し、
    前記決定されたパケットを前記複数の受信バッファの一つから読み出すことを含み、
    前記振分単位の識別子は、前記複数の受信バッファに格納されるデータブロックの種別の全てを表すために要求される最小数のビットで表現される
    データブロック読出制御方法。
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