JP2584841B2 - パケット交換制御装置 - Google Patents
パケット交換制御装置Info
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- JP2584841B2 JP2584841B2 JP22637988A JP22637988A JP2584841B2 JP 2584841 B2 JP2584841 B2 JP 2584841B2 JP 22637988 A JP22637988 A JP 22637988A JP 22637988 A JP22637988 A JP 22637988A JP 2584841 B2 JP2584841 B2 JP 2584841B2
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Description
【発明の詳細な説明】 〔概 要〕 複数の入線バスと複数の出線バスとマトリクス状に布
線されると共これらのバスの各交点毎に交点バッファメ
モリを接続し、該入線バスより入力された各パケット毎
に布された内部アドレスによって指定される該交点バッ
ファメモリに一旦書き込んだ後、対応する前記出線バス
より該パケットを送出するパケット交換制御装置に関
し、 パケット網内で取扱うパケットのパケット長を全く意
識ぜすに、また、交点バッファメモリとして高速であり
さえすれば小容量メモリをもって構成できるパケット交
換制御装置を提案することを目的とし、 各前記パケットをそれぞれ一定長のブロック群に分割
すると共に、先頭ブロックにはヘッダフラグを、最後尾
ブロックにはトレーラフラグを付与し、前記入線バス側
においては、前記内部アドレスによって指定された交点
バッファメモリ内における前記ブロックの有無を検出し
て、無しを検出する毎に前記ブロック群を当該交点バッ
ファメモリ内に書き込み、前記出線バス側においては、
各前記出線バス毎に複数の出力バッファメモリを設け、
各該出線バスに接続する各前記交点バッファメモリを順
次スキャンして、各該交点バッファメモリ内のブロック
を監視し、前記ヘッダフラグを検出することによって１
の前記出力バッファメモリを確保して引続くブロック群
を取り込んでストアし、前記トレーラフラグを検出した
とき、ストアした該ブロック群を排出して当該出力バッ
ファメモリを解放する。
線されると共これらのバスの各交点毎に交点バッファメ
モリを接続し、該入線バスより入力された各パケット毎
に布された内部アドレスによって指定される該交点バッ
ファメモリに一旦書き込んだ後、対応する前記出線バス
より該パケットを送出するパケット交換制御装置に関
し、 パケット網内で取扱うパケットのパケット長を全く意
識ぜすに、また、交点バッファメモリとして高速であり
さえすれば小容量メモリをもって構成できるパケット交
換制御装置を提案することを目的とし、 各前記パケットをそれぞれ一定長のブロック群に分割
すると共に、先頭ブロックにはヘッダフラグを、最後尾
ブロックにはトレーラフラグを付与し、前記入線バス側
においては、前記内部アドレスによって指定された交点
バッファメモリ内における前記ブロックの有無を検出し
て、無しを検出する毎に前記ブロック群を当該交点バッ
ファメモリ内に書き込み、前記出線バス側においては、
各前記出線バス毎に複数の出力バッファメモリを設け、
各該出線バスに接続する各前記交点バッファメモリを順
次スキャンして、各該交点バッファメモリ内のブロック
を監視し、前記ヘッダフラグを検出することによって１
の前記出力バッファメモリを確保して引続くブロック群
を取り込んでストアし、前記トレーラフラグを検出した
とき、ストアした該ブロック群を排出して当該出力バッ
ファメモリを解放する。
本発明は、複数の入線バスと複数の出線バスとがマト
リクス状に布線されると共にこれらのバスの各交点毎に
交点バッファメモリを接続し、該入線バスより入力され
た各パケット毎に付された内部アドレスによって指定さ
れる該交点バッファメモリに一旦ストアした後、対応す
る前記出線バスより該パケットを送出するパケット交換
制御装置に関する。
リクス状に布線されると共にこれらのバスの各交点毎に
交点バッファメモリを接続し、該入線バスより入力され
た各パケット毎に付された内部アドレスによって指定さ
れる該交点バッファメモリに一旦ストアした後、対応す
る前記出線バスより該パケットを送出するパケット交換
制御装置に関する。
交換接続の形態としてこれまでの回線交換方式に加え
パケット交換方式が広く採用されるに至っている。これ
は、パケット交換方式が、音声データ、画像データある
いはコンピュータデータ等を１つのネットワークで共通
に取扱う、いわゆるマルチメディアサービスに最適だか
らである。また近年の高速パケット通信への要求を満た
すため、ハードウェアを主体としたパケット交換が採用
されつつある。
パケット交換方式が広く採用されるに至っている。これ
は、パケット交換方式が、音声データ、画像データある
いはコンピュータデータ等を１つのネットワークで共通
に取扱う、いわゆるマルチメディアサービスに最適だか
らである。また近年の高速パケット通信への要求を満た
すため、ハードウェアを主体としたパケット交換が採用
されつつある。
第10図は本発明の前提となるバスマトリクス形のパケ
ットスイッチを表す図である。本図において、高速パケ
ットスイッチ１は、複数の入線バス２と、複数の出線バ
ス３と、マトリクス状に布線されたこれらのバス２およ
び３の各交点毎に接続される交点バッファメモリ（Ｍ）
４とを有してなる。入線バス２からそれぞれ入力された
パケットPKTには、パケットスイッチ１に入る前に、内
部アドレスADが付される。これは中央処理装置（図示せ
ず）によって行われ、各呼の宛先アドレス（相手方）に
応じた１つの出線バス３を設定する。図では、４本の出
線バス３にそれぞれアドレス“11"“10"“01"および“0
0"を割り当てた例を示しており、例えばパケットPKT（a
bcde）は、内部アドレスADとして“10"および“11"が指
定されており、これに対応する出線バス３に分岐され
る。分岐の際は、対応する交点バッファメモリ４内に一
旦パケットPKTが書き込まれる。なお、各パケットPKTに
は宛先アドレス等を示すヘッダが先頭に付されるが、図
示は省略する。
ットスイッチを表す図である。本図において、高速パケ
ットスイッチ１は、複数の入線バス２と、複数の出線バ
ス３と、マトリクス状に布線されたこれらのバス２およ
び３の各交点毎に接続される交点バッファメモリ（Ｍ）
４とを有してなる。入線バス２からそれぞれ入力された
パケットPKTには、パケットスイッチ１に入る前に、内
部アドレスADが付される。これは中央処理装置（図示せ
ず）によって行われ、各呼の宛先アドレス（相手方）に
応じた１つの出線バス３を設定する。図では、４本の出
線バス３にそれぞれアドレス“11"“10"“01"および“0
0"を割り当てた例を示しており、例えばパケットPKT（a
bcde）は、内部アドレスADとして“10"および“11"が指
定されており、これに対応する出線バス３に分岐され
る。分岐の際は、対応する交点バッファメモリ４内に一
旦パケットPKTが書き込まれる。なお、各パケットPKTに
は宛先アドレス等を示すヘッダが先頭に付されるが、図
示は省略する。
このようなバスマトリクス形式の高速パケットスイッ
チは殆どがハードウェアで組まれており、高速なパケッ
ト交換が可能となる。また、一旦交点バッファメモリ４
にストアして出線バスに送出するので入線側と出線側と
で厳密な同期をとる必要がなく、ハードウェア構成も簡
素化される。この場合、各交点バッファメモリ４として
は、例えばECL等による高速メモリを用いる必要があ
る。スイッチ時の遅延をできるだけ小さくし、特に音声
パケットの場合に音声品質を劣化させないうようにす
る。
チは殆どがハードウェアで組まれており、高速なパケッ
ト交換が可能となる。また、一旦交点バッファメモリ４
にストアして出線バスに送出するので入線側と出線側と
で厳密な同期をとる必要がなく、ハードウェア構成も簡
素化される。この場合、各交点バッファメモリ４として
は、例えばECL等による高速メモリを用いる必要があ
る。スイッチ時の遅延をできるだけ小さくし、特に音声
パケットの場合に音声品質を劣化させないうようにす
る。
上記交点バッファメモリについて見ると、一般にメモ
リは大容量のメモリ程低速であり、また高速のメモリは
小容量である。今後メモリ技術の進展で、小形で大容量
かつ高速のメモリも安価に入手可能となろうが、現状で
はまだそのようなメモリは入手困難である。
リは大容量のメモリ程低速であり、また高速のメモリは
小容量である。今後メモリ技術の進展で、小形で大容量
かつ高速のメモリも安価に入手可能となろうが、現状で
はまだそのようなメモリは入手困難である。
一方、交点バッファメモリに書き込まれるデータとし
てはマルチメディアサービスの場合、音声データ、画像
データ、コンピュータデータ等種々に及ぶ。このうち、
コンピュータデータについては、パケット長が数kByte
にも及ぶことがある。例えば、ファイル間データ転送の
ような場合である。このような大容量パケットはとても
１つの交点バッファメモリに収容し切れない。そこで、
予め収容可能な最大パケット長を設定しておき、パケッ
トデータの送信元に対し、パケット長の制約を加えるこ
ととしている。
てはマルチメディアサービスの場合、音声データ、画像
データ、コンピュータデータ等種々に及ぶ。このうち、
コンピュータデータについては、パケット長が数kByte
にも及ぶことがある。例えば、ファイル間データ転送の
ような場合である。このような大容量パケットはとても
１つの交点バッファメモリに収容し切れない。そこで、
予め収容可能な最大パケット長を設定しておき、パケッ
トデータの送信元に対し、パケット長の制約を加えるこ
ととしている。
しかしながら、メモリの性能は日進月歩であり、上記
の収容可能な最大パケット長が変動（徐々に増大）する
可能性がある。そうすると、パケット網のユーザにとっ
ては常にパケット長について意識していなければならな
らず、運用上不便であるという問題が生ずる。
の収容可能な最大パケット長が変動（徐々に増大）する
可能性がある。そうすると、パケット網のユーザにとっ
ては常にパケット長について意識していなければならな
らず、運用上不便であるという問題が生ずる。
本発明は、パケット網内で取扱うパケットのパケット
長を全く意識せずに、また、交点バッファメモリとして
高速でありさえすれば小容量メモリをもって構成できる
パケット交換制御装置を提案することを目的とするもの
である。
長を全く意識せずに、また、交点バッファメモリとして
高速でありさえすれば小容量メモリをもって構成できる
パケット交換制御装置を提案することを目的とするもの
である。
第１図は本発明の原理を図解して示す図である。な
お、全図を通じて同様の構成要素には同一の参照番号ま
たは記号を付して示す。第１図において、11は入力制御
手段、12は出力制御手段、13は出力バッファメモリであ
る。入力制御手段11は各入線バス対応に設けられ、出力
制御手段12は各出線対応に設けられる。出力制御手段12
には出力バッファメモリ13が付帯し、メモリ13より、交
換済みパケットが回線側の送出される。
お、全図を通じて同様の構成要素には同一の参照番号ま
たは記号を付して示す。第１図において、11は入力制御
手段、12は出力制御手段、13は出力バッファメモリであ
る。入力制御手段11は各入線バス対応に設けられ、出力
制御手段12は各出線対応に設けられる。出力制御手段12
には出力バッファメモリ13が付帯し、メモリ13より、交
換済みパケットが回線側の送出される。
まず高速パケットスイッチ１に入力される前に、各パ
ケットPKTを一定長のブロックBKの群に分割する。分割
すべきビット長は任意でよいが、各交点バッファメモリ
４のメモリ容量以下であることを要す。さらに、各パケ
ットPKTの両端にはブロックが付加される。１つは先頭
ブロックBKsである。これにはヘッダ（header）フラグ
Ｈが付与されるが、既述の内部アドレスADをも含む。も
う１つは最後尾ブロックBKeであって、トレーラ（trail
er）フラグＴが付与され、１つのパケットの終端である
ことを示す。このように、各パケットを複数の小ブロッ
クに分割して、これを１転送単位とし取扱うようにすれ
ば、各パケットのパケットを長を全く意識ぜずにスイッ
チングが行えることになる。
ケットPKTを一定長のブロックBKの群に分割する。分割
すべきビット長は任意でよいが、各交点バッファメモリ
４のメモリ容量以下であることを要す。さらに、各パケ
ットPKTの両端にはブロックが付加される。１つは先頭
ブロックBKsである。これにはヘッダ（header）フラグ
Ｈが付与されるが、既述の内部アドレスADをも含む。も
う１つは最後尾ブロックBKeであって、トレーラ（trail
er）フラグＴが付与され、１つのパケットの終端である
ことを示す。このように、各パケットを複数の小ブロッ
クに分割して、これを１転送単位とし取扱うようにすれ
ば、各パケットのパケットを長を全く意識ぜずにスイッ
チングが行えることになる。
このために入線バス側において、各入力制御手段11は
先頭ブロックBKsによって起動されると共に、内部アド
レスADにより指定された１つの交点バッファメモリ４内
にブロックBKが有るか否かを検出する。ブロックBKが有
れば転送を停止し、ブロックBKが無いことを検出して当
該メモリ４内への転送を行う。同様の動作は、引続く一
連のブロックBKについて行われ、最後尾ブロックBKe内
のトレーラフラグＴを検出するまで続けられる。
先頭ブロックBKsによって起動されると共に、内部アド
レスADにより指定された１つの交点バッファメモリ４内
にブロックBKが有るか否かを検出する。ブロックBKが有
れば転送を停止し、ブロックBKが無いことを検出して当
該メモリ４内への転送を行う。同様の動作は、引続く一
連のブロックBKについて行われ、最後尾ブロックBKe内
のトレーラフラグＴを検出するまで続けられる。
一方、出線バス側においては各出力制御手段12は対応
する出線バス３に接続する交点バッファメモリ４を順次
スキャンする。このスキャンにより各メモリ４内のブロ
ックを監視する。ブロックBKが存在し、そのブロックが
先頭ブロックBKsであることをヘッダフラグＨより検出
すると、まず解放されている１の出力バッファメモリ13
を確保する。確保したメモリ13に対し、引続くブロック
群BKを取り込んでストアする。そして、最後尾ブロック
BKe内のトレーラフラグＴを検出すると、当該出力バッ
ファメモリ13内にストアしたパケットを排出してこれを
解放する。
する出線バス３に接続する交点バッファメモリ４を順次
スキャンする。このスキャンにより各メモリ４内のブロ
ックを監視する。ブロックBKが存在し、そのブロックが
先頭ブロックBKsであることをヘッダフラグＨより検出
すると、まず解放されている１の出力バッファメモリ13
を確保する。確保したメモリ13に対し、引続くブロック
群BKを取り込んでストアする。そして、最後尾ブロック
BKe内のトレーラフラグＴを検出すると、当該出力バッ
ファメモリ13内にストアしたパケットを排出してこれを
解放する。
第２図は本発明によるパケットの流れを簡素化して示
す図であり、入力制御手段11の前段に設けられた入力バ
ッファメモリ21にパケットPKTが入力されると、一定長
の読出しクロック毎に各ブロックBKが、入力制御手段11
および入線バス２を介して高速パケットスイッチ１内に
取り込まれる。さらに所定の交点バッファメモリ４を経
由して出線バス３に送出される。なお、各交点バッファ
メモリ４の入力段にはフィルタ機能部（図示せず）が設
けられており、パケットの内部アドレスADと一致がとれ
たパケットのみを選択して取り込む。本図によって、１
のブロックBK（ハッチングで示す）が、出力制御手段12
を介して、所定の出力バッファメモリ13に取り込まれる
様子が理解される。
す図であり、入力制御手段11の前段に設けられた入力バ
ッファメモリ21にパケットPKTが入力されると、一定長
の読出しクロック毎に各ブロックBKが、入力制御手段11
および入線バス２を介して高速パケットスイッチ１内に
取り込まれる。さらに所定の交点バッファメモリ４を経
由して出線バス３に送出される。なお、各交点バッファ
メモリ４の入力段にはフィルタ機能部（図示せず）が設
けられており、パケットの内部アドレスADと一致がとれ
たパケットのみを選択して取り込む。本図によって、１
のブロックBK（ハッチングで示す）が、出力制御手段12
を介して、所定の出力バッファメモリ13に取り込まれる
様子が理解される。
第３図は第２図のスイッチングにおいて生じ得る不都
合を明らかにするための説明図である。第２図のブロッ
ク転送を実行する場合、マルチメディアサービスにおい
てはパケットのパケット長がまちまちであること考慮し
なければならない。例えば本図において、パケットPKT1
では極めてパケット長が長く、パケットPKT2は極めてパ
ケット長が短い場合があり得る。ここでパケットPKT1も
パケットPKT2も共に同一の出線バス３に送出されるもの
とし、パケットPKT1の方がパケットPKT2よりも早く入力
制御手段11に到達したものとすると、パケットPKT2は本
来短時間のうちに出力バッファメモリ13を経由してネッ
トワークに送出されるべきところ、パケットPKT1が長い
パケット長を有するために、相当長い時間待たされるこ
とになる。つまり、パケットPKT2に関してみるとスルー
プットが低下してしまうという不都合が生ずる。
合を明らかにするための説明図である。第２図のブロッ
ク転送を実行する場合、マルチメディアサービスにおい
てはパケットのパケット長がまちまちであること考慮し
なければならない。例えば本図において、パケットPKT1
では極めてパケット長が長く、パケットPKT2は極めてパ
ケット長が短い場合があり得る。ここでパケットPKT1も
パケットPKT2も共に同一の出線バス３に送出されるもの
とし、パケットPKT1の方がパケットPKT2よりも早く入力
制御手段11に到達したものとすると、パケットPKT2は本
来短時間のうちに出力バッファメモリ13を経由してネッ
トワークに送出されるべきところ、パケットPKT1が長い
パケット長を有するために、相当長い時間待たされるこ
とになる。つまり、パケットPKT2に関してみるとスルー
プットが低下してしまうという不都合が生ずる。
第４図は出力制御手段の意義を明らかにするための説
明図であり、第３図で説明した不都合を解消するもので
ある。第４図では、デマルチプレクサ22と、出力制御線
23が新たに示されている。出力制御手段12は、自己の系
の各交点バッファメモリ４を順次スキャンすることとす
る。このスキャンは出力制御線23を介して行われる。一
方、このスキャンによって検出したメモリ４の内容もま
た出力制御線を23を介して読み取られる。スキャンにお
いて、ヘッダフラグＨが検出されれば出力制御手段12は
デマルチプレクサ22によって解放されている１つの出力
バッファメモリ（空き出力バッファメモリ）13を確保す
る。出力バッファメモリ13は、最大で入線バス２の本数
分だけ設けるようにすると、いずれの入線バス２からの
パケットも、他のパケットのパケット長の長短と無関係
にほぼリアルタイムで対応の出力バッファメモリ13に取
り込まれて行くことになる。つまりいずれのパケットに
ついても、スループットを低下させることはない。そし
て一連のブロック群BKが全て取り込まれたら、上記スキ
ャンによってトレーラフラグＴを検出した時点で当該出
力バッファメモリ13を解放すればよい。
明図であり、第３図で説明した不都合を解消するもので
ある。第４図では、デマルチプレクサ22と、出力制御線
23が新たに示されている。出力制御手段12は、自己の系
の各交点バッファメモリ４を順次スキャンすることとす
る。このスキャンは出力制御線23を介して行われる。一
方、このスキャンによって検出したメモリ４の内容もま
た出力制御線を23を介して読み取られる。スキャンにお
いて、ヘッダフラグＨが検出されれば出力制御手段12は
デマルチプレクサ22によって解放されている１つの出力
バッファメモリ（空き出力バッファメモリ）13を確保す
る。出力バッファメモリ13は、最大で入線バス２の本数
分だけ設けるようにすると、いずれの入線バス２からの
パケットも、他のパケットのパケット長の長短と無関係
にほぼリアルタイムで対応の出力バッファメモリ13に取
り込まれて行くことになる。つまりいずれのパケットに
ついても、スループットを低下させることはない。そし
て一連のブロック群BKが全て取り込まれたら、上記スキ
ャンによってトレーラフラグＴを検出した時点で当該出
力バッファメモリ13を解放すればよい。
第５図鵜は本発明の方式を実施するための一実施例を
示す図であり、第６図は第５図における入力制御手段の
動作を図解的に示す状態遷移図、第７図は第５図におけ
る出力制御手段の動作を図解的に示す状態遷移図であ
る。まず動作の概要を理解するために、状態遷移図から
説明する。第６図を参照すると、状態Ａは入力バッファ
メモリ21にパケットPKTがない状態であり、アイドル状
態Ｂとなる。その後、入力バッファメモリ21にパケット
PKTが入力されると、対応する交点バッファメモリ４に
対して転送可能な状態（状態Ｃ）となる。状態Ｄはその
交点バッファメモリ４が使用中（他のブロックBKが入っ
ているので待ちの状態である。その交点バッファメモリ
４が空きになったことが検出されると、転送中の状態Ｅ
に入り、引続く一連のブロック群BKが順次メモリ４内に
取り込まれる。つまり、トレーラフラグＴ以外の各ブロ
ックについて転送を繰り返す。そしてトレーラフラグＴ
を含むブロックBKeを転送することによって、元のアイ
ドル状態に戻る。
示す図であり、第６図は第５図における入力制御手段の
動作を図解的に示す状態遷移図、第７図は第５図におけ
る出力制御手段の動作を図解的に示す状態遷移図であ
る。まず動作の概要を理解するために、状態遷移図から
説明する。第６図を参照すると、状態Ａは入力バッファ
メモリ21にパケットPKTがない状態であり、アイドル状
態Ｂとなる。その後、入力バッファメモリ21にパケット
PKTが入力されると、対応する交点バッファメモリ４に
対して転送可能な状態（状態Ｃ）となる。状態Ｄはその
交点バッファメモリ４が使用中（他のブロックBKが入っ
ているので待ちの状態である。その交点バッファメモリ
４が空きになったことが検出されると、転送中の状態Ｅ
に入り、引続く一連のブロック群BKが順次メモリ４内に
取り込まれる。つまり、トレーラフラグＴ以外の各ブロ
ックについて転送を繰り返す。そしてトレーラフラグＴ
を含むブロックBKeを転送することによって、元のアイ
ドル状態に戻る。
次に第７図を参照すると、状態Ａは交点バッファメモ
リ４内に転送ブロック（BKs,BK,BKe）がない状態であ
る。一方、出力制御手段12は状態Ｂにおいて、既述のス
キャンを各交点バッファメモリに対して順次行う。すな
わちスキャンポインタを１→２→３……の如くインクリ
メントし、また１に戻る。このスキャンにおいて、ある
交点バッファメモリ４に転送ブロックがあると判断され
ると、状態Ｃに至る。状態Ｃはその転送ブロックを出力
制御手段12に転送する。このブロックがヘッダフラグＨ
を転送するものであるならば、状態Ｄに入る。状態Ｄで
は複数の出力バッファメモリ13のうち解放されれいる１
の出力バッファメモリを確保する。バッファメモリ13の
確保が完了すると状態Ｂにより、スキャンポインタは更
新される。次のスキャンのとき当該交点バッファメモリ
４から次の転送ブロックBKを読み出して転送し（状態
Ｃ）、状態Ｅに移る。ヘッダフラグＨでもトレーラフラ
グＴでもなければ、パケットのデータそのものの転送ブ
ロックであり、対応する出力バッファメモリ13に格納す
る。この場合、１つのブロックの格納が終了する毎に、
スキャンポインタを更新し（状態Ｂ）、再びスキャンが
めぐって来たとき次のブロックを同様に格納する。状態
ＣでトレーラフラグＴが転送されると、このＴを受け
て、状態Ｆを至る。状態Ｆでは当該出力バッファメモリ
13内のブロック群（BK）を排出させ、これを解放する。
リ４内に転送ブロック（BKs,BK,BKe）がない状態であ
る。一方、出力制御手段12は状態Ｂにおいて、既述のス
キャンを各交点バッファメモリに対して順次行う。すな
わちスキャンポインタを１→２→３……の如くインクリ
メントし、また１に戻る。このスキャンにおいて、ある
交点バッファメモリ４に転送ブロックがあると判断され
ると、状態Ｃに至る。状態Ｃはその転送ブロックを出力
制御手段12に転送する。このブロックがヘッダフラグＨ
を転送するものであるならば、状態Ｄに入る。状態Ｄで
は複数の出力バッファメモリ13のうち解放されれいる１
の出力バッファメモリを確保する。バッファメモリ13の
確保が完了すると状態Ｂにより、スキャンポインタは更
新される。次のスキャンのとき当該交点バッファメモリ
４から次の転送ブロックBKを読み出して転送し（状態
Ｃ）、状態Ｅに移る。ヘッダフラグＨでもトレーラフラ
グＴでもなければ、パケットのデータそのものの転送ブ
ロックであり、対応する出力バッファメモリ13に格納す
る。この場合、１つのブロックの格納が終了する毎に、
スキャンポインタを更新し（状態Ｂ）、再びスキャンが
めぐって来たとき次のブロックを同様に格納する。状態
ＣでトレーラフラグＴが転送されると、このＴを受け
て、状態Ｆを至る。状態Ｆでは当該出力バッファメモリ
13内のブロック群（BK）を排出させ、これを解放する。
上述した状態遷移の様子を踏まえて第５図を参照する
と、入力制御手段11は入力バッファメモリ21から状態通
知を受け、入力バッファメモリ21内にパケット（PKT）
ありと判断すると、転送指示を出しこれを自内に取り込
む。一方、入力制御手段11は、内部アドレスADと一致す
る１の交点バッファメモリ４から状態通知を受け、空き
であるこれに転送ブロックを書き込む。
と、入力制御手段11は入力バッファメモリ21から状態通
知を受け、入力バッファメモリ21内にパケット（PKT）
ありと判断すると、転送指示を出しこれを自内に取り込
む。一方、入力制御手段11は、内部アドレスADと一致す
る１の交点バッファメモリ４から状態通知を受け、空き
であるこれに転送ブロックを書き込む。
出力制御手段12は、前述のとおり各交点バッファメモ
リ４に対してスキャンを行って、出力制御線23より状態
通知を設け、転送ブロックが書き込まれていれば転送指
示を出力制御線23′より出し、その内容を自内に取り込
む。ヘッダフラグＨなら出力バッファメモリ13の確保を
まず行い、そのメモリ13に引続く一連の転送ブロックを
取り込でストアシ、トレーラフラグＴの出現まで続け
る。
リ４に対してスキャンを行って、出力制御線23より状態
通知を設け、転送ブロックが書き込まれていれば転送指
示を出力制御線23′より出し、その内容を自内に取り込
む。ヘッダフラグＨなら出力バッファメモリ13の確保を
まず行い、そのメモリ13に引続く一連の転送ブロックを
取り込でストアシ、トレーラフラグＴの出現まで続け
る。
第８図は入力制御手段の具体例を示す図であり、第９
図は出力制御手段の具体例を示す図である。まず第８図
を参照すると、まず入力バッファメモリ21より状態通知
を受ける。すなわちDATA READYかまたはNOT READY（本
図の左下に示す）の通知を受ける。入力バッファメモリ
状態検出部35にてDATA READYを検出すると、読み出し要
求信号を読み出し制御部31に出力する。これにより入力
バッファメモリ21に転送指示を出す。すなわち読み出し
クロックを送る。これを受けてデータバス37により最初
の転送ブロックが送信される。この転送ブロックはデコ
ーダ32と、データレジスタ34と、ヘッダフラグ／トレー
ラフラグ検出部36に印加されることになる。まずこの検
出部36にて、ヘッダフラグＨを検出すると、初期化要求
信号を読み出し制御部31に与え、これより宛先ラッチク
ロックを出力せしめる。このクロックによって既述の内
部アドレスADをデコーダ32にて解析し、このADに対応す
る宛先選択信号を出力する。かくしてAD対応の１の交点
バッファメモリ４が特定される。一方、読み出し制御部
31は書き込み要求信号とデータラッチクロックとを出力
して、それぞれ書き込み制御部33とデータレジスタ34に
印加する。したがってレジスタ34には転送ブロックが格
納される。しかし書き込み制御部33は、今特定された交
点バッファメモリ４からの状態通知、すなわちREADY/NO
T READYを見てこれがREADYでなければ起動されない。RE
ADYならばこの交点バッファメモリ４は空きであり、書
き込みクロックを送信する。これによってデータレジス
タ34の内容がデータバス38を介してバッファメモリ４に
供給される。一定数の書き込みクロックが出力される
と、書き込み制御部33は書き込み終了信号を入力バッフ
ァメモリ状態検出部35に送り、その次のブロックについ
て同様の操作を開始する。最終的に検出部36でトレーラ
フラグＴを検出すれば、第６図のアイドル状態Ｂに戻
り、所要箇所のリセット（クリア）を行う。
図は出力制御手段の具体例を示す図である。まず第８図
を参照すると、まず入力バッファメモリ21より状態通知
を受ける。すなわちDATA READYかまたはNOT READY（本
図の左下に示す）の通知を受ける。入力バッファメモリ
状態検出部35にてDATA READYを検出すると、読み出し要
求信号を読み出し制御部31に出力する。これにより入力
バッファメモリ21に転送指示を出す。すなわち読み出し
クロックを送る。これを受けてデータバス37により最初
の転送ブロックが送信される。この転送ブロックはデコ
ーダ32と、データレジスタ34と、ヘッダフラグ／トレー
ラフラグ検出部36に印加されることになる。まずこの検
出部36にて、ヘッダフラグＨを検出すると、初期化要求
信号を読み出し制御部31に与え、これより宛先ラッチク
ロックを出力せしめる。このクロックによって既述の内
部アドレスADをデコーダ32にて解析し、このADに対応す
る宛先選択信号を出力する。かくしてAD対応の１の交点
バッファメモリ４が特定される。一方、読み出し制御部
31は書き込み要求信号とデータラッチクロックとを出力
して、それぞれ書き込み制御部33とデータレジスタ34に
印加する。したがってレジスタ34には転送ブロックが格
納される。しかし書き込み制御部33は、今特定された交
点バッファメモリ４からの状態通知、すなわちREADY/NO
T READYを見てこれがREADYでなければ起動されない。RE
ADYならばこの交点バッファメモリ４は空きであり、書
き込みクロックを送信する。これによってデータレジス
タ34の内容がデータバス38を介してバッファメモリ４に
供給される。一定数の書き込みクロックが出力される
と、書き込み制御部33は書き込み終了信号を入力バッフ
ァメモリ状態検出部35に送り、その次のブロックについ
て同様の操作を開始する。最終的に検出部36でトレーラ
フラグＴを検出すれば、第６図のアイドル状態Ｂに戻
り、所要箇所のリセット（クリア）を行う。
次に第９図を参照すると、まず交点バッファメモリス
キャナ42により交点バッファスキャン信号を出力し、順
次交点バッファメモリ４をスキャンする。交点バッファ
メモリ４からの状態通知がDATA READYであることが交点
バッファメモリ状態検出部46によって検出されると、転
送ブロックが書き込まれている状態であり、一旦、スキ
ャナ42に対しスキャン停止信号を送信する。これと同時
に読み出し制御部41より転送指示、すなわち読み出しク
ロックを交点バッファメモリ４に送出せしめ、これを受
けて交点バッファメモリ４から、データバス48を通して
転送ブロックが出力される。この転送ブロックはデータ
ラッチクロックによってデータレジスタ45に取り込まれ
るが、このとき、ヘッダフラグ／トレーラフラグ検出部
47で、ヘッダフラグＨであることが検出されると、初期
化要求信号が出力され、アドレス変換テーブル44を駆動
する。この変換テーブル44は、今スキャン停止している
交点バッファメモリに割り付けるべき出力バッファ13の
アドレスを指定し、これに相当する書き込みアドレスを
発生する。これで一応、出力バッファのエリアを確保す
ることになる。引き続く転送ブロックは、この書き込み
アドレスより１つずつ更新したエリアに取り込まれる。
出力バッファ13への書込みは、読み出し制御部41からの
書き込み要求信号によって起動され、また更新クロック
によって上記エリアの更新を行う。書き込み制御部43は
その書き込み要求信号を受けて書き込みクロックを出力
バッファ13へ送る。一定の書き込みクロック数を出力す
ると、制御部43は書き込み終了信号のスキャナ42に与え
る。これはスキャン停止解除信号となる。再び次のスキ
ャンがめぐって来て、検出部46より次の転送ブロックを
転送すべきことが検出されると再びスキャンは停止し、
データバス48より受信したこの転送ブロックについて出
力バッファ13への書き込みを行う。最終的に検出部47で
トレーラフラグＴを検出すると、書き込み制御部43に対
して初期化要求信号を送り、これに伴ってスキャナ42の
スキャンを停止を解除する。
キャナ42により交点バッファスキャン信号を出力し、順
次交点バッファメモリ４をスキャンする。交点バッファ
メモリ４からの状態通知がDATA READYであることが交点
バッファメモリ状態検出部46によって検出されると、転
送ブロックが書き込まれている状態であり、一旦、スキ
ャナ42に対しスキャン停止信号を送信する。これと同時
に読み出し制御部41より転送指示、すなわち読み出しク
ロックを交点バッファメモリ４に送出せしめ、これを受
けて交点バッファメモリ４から、データバス48を通して
転送ブロックが出力される。この転送ブロックはデータ
ラッチクロックによってデータレジスタ45に取り込まれ
るが、このとき、ヘッダフラグ／トレーラフラグ検出部
47で、ヘッダフラグＨであることが検出されると、初期
化要求信号が出力され、アドレス変換テーブル44を駆動
する。この変換テーブル44は、今スキャン停止している
交点バッファメモリに割り付けるべき出力バッファ13の
アドレスを指定し、これに相当する書き込みアドレスを
発生する。これで一応、出力バッファのエリアを確保す
ることになる。引き続く転送ブロックは、この書き込み
アドレスより１つずつ更新したエリアに取り込まれる。
出力バッファ13への書込みは、読み出し制御部41からの
書き込み要求信号によって起動され、また更新クロック
によって上記エリアの更新を行う。書き込み制御部43は
その書き込み要求信号を受けて書き込みクロックを出力
バッファ13へ送る。一定の書き込みクロック数を出力す
ると、制御部43は書き込み終了信号のスキャナ42に与え
る。これはスキャン停止解除信号となる。再び次のスキ
ャンがめぐって来て、検出部46より次の転送ブロックを
転送すべきことが検出されると再びスキャンは停止し、
データバス48より受信したこの転送ブロックについて出
力バッファ13への書き込みを行う。最終的に検出部47で
トレーラフラグＴを検出すると、書き込み制御部43に対
して初期化要求信号を送り、これに伴ってスキャナ42の
スキャンを停止を解除する。
なおヘッダフラグＨおよびトレーラフラグＴは回線上
では不要であるから、用済みとなった段階で消去すれば
よい。
では不要であるから、用済みとなった段階で消去すれば
よい。
以上説明したように本発明によれば、パケット網内に
取扱われるパケットのパケット長の長短について全く意
識する必要がなく運用が楽になる。また小分割されたブ
ロックを一単位として処理するので交点バッファメモリ
は小容量でよく、したがって一層高速なメモリを用いる
ことができるからパケット交換の高速化が図れる。
取扱われるパケットのパケット長の長短について全く意
識する必要がなく運用が楽になる。また小分割されたブ
ロックを一単位として処理するので交点バッファメモリ
は小容量でよく、したがって一層高速なメモリを用いる
ことができるからパケット交換の高速化が図れる。
第１図は本発明の方式の原理を図解して示す図、 第２図は本発明によるパケットの流れを簡素化して示す
図、 第３図は第２図のスイッチングにおいて生じ得る不都合
を明らかにするための説明図、 第４図は出力制御手段の意義を明らかにするための説明
図、 第５図は本発明の方式を実施するための一実施例を示す
図、 第６図は第５図における入力制御手段の動作を図解的に
示す状態遷移図、 第７図は第５図における出力制御手段の動作を図解的に
示す状態遷移図、 第８図は入力制御手段の具体例を示す図、 第９図は出力制御手段の具体例を示す図、 第10図は本発明の前提となるバスマトリクス形のパケッ
トスイットを表す図である。 図において、 １……高速パケットスイッチ、２……入線バス、 ３……出線バス、４……交点バッファメモリ、 11……入力制御手段、12……出力制御手段、 13……出力バッファメモリ、 21……入力バッファメモリ、 PKT……パケット、AD……内部アドレス、 BK……ブロック、BKs……先頭ブロック、 BKe……最後尾ブロック、 Ｈ……ヘッダフラグ、Ｔ……トレーラフラグ。
図、 第３図は第２図のスイッチングにおいて生じ得る不都合
を明らかにするための説明図、 第４図は出力制御手段の意義を明らかにするための説明
図、 第５図は本発明の方式を実施するための一実施例を示す
図、 第６図は第５図における入力制御手段の動作を図解的に
示す状態遷移図、 第７図は第５図における出力制御手段の動作を図解的に
示す状態遷移図、 第８図は入力制御手段の具体例を示す図、 第９図は出力制御手段の具体例を示す図、 第10図は本発明の前提となるバスマトリクス形のパケッ
トスイットを表す図である。 図において、 １……高速パケットスイッチ、２……入線バス、 ３……出線バス、４……交点バッファメモリ、 11……入力制御手段、12……出力制御手段、 13……出力バッファメモリ、 21……入力バッファメモリ、 PKT……パケット、AD……内部アドレス、 BK……ブロック、BKs……先頭ブロック、 BKe……最後尾ブロック、 Ｈ……ヘッダフラグ、Ｔ……トレーラフラグ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 粟津 知彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 富永 進 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−221238（ＪＰ，Ａ) 特開 昭61−216545（ＪＰ，Ａ) 特開 昭63−94730（ＪＰ，Ａ)
Claims (2)
- 【請求項１】マトリクス状に布線される複数の入線バス
（２）および複数の出線バス（３）と、 これらのバス（2,3）の各交点毎に接続される複数の交
点バッファメモリ（４）と、 各前記入線バス（２）毎に設けられた該入線バス（２）
から入力された各パケット（PKT）をその各々に付与さ
れた内部アドレス（AD）により指定される前記交点バッ
ファメモリ（４）に一旦書き込む入力制御手段（11）
と、 各前記出線バス（３）毎に設けられその一旦書き込まれ
た前記パケット（PKT）を対応する前記出線バス（３）
より読み出して一旦出力バッファメモリ（13）にストア
した後回線側に送出する出力制御手段（12）とを有する
パケット交換制御装置において、 各前記入力制御手段（11）は、 各前記パケット（PKT）がそれぞれ一定長のブロック（B
K）の群に分割されその先頭ブロック（BKs）にはヘッダ
フラグ（Ｈ）が付されその最後尾ブロック（BKe）には
トレーラフラグ（Ｔ）が付された一連のブロック群を受
信して、前記内部アドレス（AD）によって指定された前
記交点バッファメモリ（４）内に書き込まれる前記一定
長のブロック（BK）の有無を検出し、無しを検出する毎
に前記一連のブロック群を１つ１つ当該交点バッファメ
モリ（４）内に書き込むように構成されることを特徴と
するパケット交換制御装置。 - 【請求項２】マトリクス状の布線される複数の入線バス
（２）および複数の出線バス（３）と、 これらのバス（2,3）の各交点毎に接続される複数の交
点バッファメモリ（４）と、 各前記入線バス（２）毎に設けられ該入線バス（２）か
ら入力された各パケット（PKT）をその各々に付与され
た内部アドレス（AD）により指定される前記交点バッフ
ァメモリ（４）に一旦書き込む入力制御手段（11）と、 各前記出線バス（３）毎に設けられその一旦書き込まれ
た前記パケット（PKT）を対応する前記出線バス（３）
より読み出して一旦出力バッファメモリ（13）にストア
した後回線側に送出する出力制御手段（12）とを有する
パケット交換制御装置において、 前記出力バッファメモリ（13）を最大で前記入線バス
（２）の本数分だけ複数設けてなると共に、 各前記出力制御手段（12）は、 各前記パケット（PKT）がそれぞれ一定長のブロック（B
K）の群に分割されその先頭ブロック（BKs）にはヘッダ
フラグ（Ｈ）が付されその最後尾ブロック（BKe）には
トレーラフラグ（Ｔ）が付された一連のブロック群のう
ちのいずれか１つがそれぞれ書き込まれた各前記交点バ
ッファメモリ（４）を順次スキャンして各該交点バッフ
ァメモリ（４）内の前記ブロックを監視し、前記ヘッダ
フラグ（Ｈ）を検出することによって１の前記出力バッ
ファメモリ（13）を確保して引続く前記一連のブロック
群を順次当該出力バッファメモリ（13）内に取り込んで
ストアし、さらに、前記トレーラフグ（Ｔ）を検出する
ことによってそのストアした一連のブロック群を前記回
線側の排出して当該出力バッファメモリ（13）を解放す
るように構成されることを特徴とするパケット交換制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22637988A JP2584841B2 (ja) | 1988-09-12 | 1988-09-12 | パケット交換制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22637988A JP2584841B2 (ja) | 1988-09-12 | 1988-09-12 | パケット交換制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0275248A JPH0275248A (ja) | 1990-03-14 |
| JP2584841B2 true JP2584841B2 (ja) | 1997-02-26 |
Family
ID=16844204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22637988A Expired - Fee Related JP2584841B2 (ja) | 1988-09-12 | 1988-09-12 | パケット交換制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584841B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6249156B2 (ja) * | 2013-07-23 | 2017-12-20 | 日本電気株式会社 | プル型ネットワーク中継装置、及びネットワーク中継方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216545A (ja) * | 1985-02-14 | 1986-09-26 | Fujitsu Ltd | 高速パケツト交換方式 |
| JPS62221238A (ja) * | 1986-03-22 | 1987-09-29 | Nippon Telegr & Teleph Corp <Ntt> | パケツト転送処理装置 |
| JPH0650848B2 (ja) * | 1986-10-08 | 1994-06-29 | 日本電気株式会社 | 分割多重パケツト信号復元装置 |
-
1988
- 1988-09-12 JP JP22637988A patent/JP2584841B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0275248A (ja) | 1990-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |