JPH02117241A

JPH02117241A - データ交換装置

Info

Publication number: JPH02117241A
Application number: JP63271226A
Authority: JP
Inventors: Haruo Kitamura; 春夫北村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-10-27
Filing date: 1988-10-27
Publication date: 1990-05-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、音声・データ・画像などのマルチメディア
の情報を高速で交換を行なうためのデータ交換装置に関
するものである。

〔従来の技術］第８図は１例えは従来のデータ交換装置のスイッチ網を
示す図である。データをパケットと呼ぶ所定の単位にわ
け、このパケットのヘッダ情報をハードウェアで直接８
照して、高速にスイッチングを行なう方式の一例として
、第８図に示したバンヤン網といわれるスイッチ網があ
る。

図において、（ａ）と（＋）ｌは入力パケット、（１）
は入線。

（２）は出線、（Ｔ）は２×２の単位スイッチである。

次に動作について説明する。第８図の２×２単位スイッ
チ（Ｔｌ　ｉ　、それぞれ入力バケッ）　（ａ）のヘッ
ダ部ビット列の対応するビットで切替わる。たとえば第
８図の左側第一列に並ぶ単位スイッチ（Ｔａ）はヘッダ
部の先頭ビットがＯであれば、単位スイッチの入力線を
上側の単位スイッチの出力線と結び、１であれば下側の
出力線に結ぶ。左側筒２列ニ並ぶスイッチは、入力パケ
ットのヘッダ部の２番目のビットによって同様に切替る
。このような単位スイッチを並べて第８図のように相互
配線すると目指す出線（２）の番号を２進数で表現して
、バケツ）　（ａ）の先頭に付けておくと、どの入線（
１）からパケット（ａ）を入力しても所望の出線（２）
にたどシ着く。

たとえば、入力パケット（ａｔと入力バケツ）　（ｂ）
が図のように目指す出線（２）の番号として、″１００
１”をもっていると、どの人＠　（２１から入力されて
も必ず０９　の出線（２）に出力される。入力バケツ）
　（ａ）　ｌｄ　。

（Ｔｅ）、（Ｔｇ）、（Ｔｈ）、（’Ｉ’１）　ｔ−経
由してｏ９へ出力され。

入力パケット（ｂ）は、　　（Ｔｆ）、（Ｔｇ）、（Ｔ
ｆｉ）、（Ｔｊ）を経由して０９へ出力される。

〔発明が解決しようとする課題〕

従来のデータ交換装置は２以上のように構成されている
ので、第８図に示すように、同じ出線（２）の０９　を
目指すバケツ）　（ａ）およびバケツ）　（ｂ）が同時
に入線（１）に入力されると（Ｔｇ）　の単位スイッチ
でブロッキング（衝突）を起し、いずれか一方のパケッ
トを失う欠点がある。

この発明は上記のような課題を解消するためになされた
もので、ブロッキングを起さず、１つの出線にデータが
集中しても、データを失なわないデータ交換装置を得る
ことを目的とする。

〔課題を解決するための手段〕

（１１この発明に係るデータ交換装ｆｉｔは、以下の要
素を持つものである。

（ａ）　　入線からのデータをデータ単位に一時保管す
る複数のバッファメモリ。

（１））　　入線からのデータを入力するために、複数
のバッファメモリから空いているバッフアメモリを選択
してこのバッフ了メモリド入線を接続する空きバッファ
選択手段。

（ｃｌ　　出線に出力するデータを識別するために各出
線に対応して設けられ、データを入力したバッファメモ
リの識別情報を所定順に記憶する記憶メモリ。

（ｄ）　　バッファメモリのデータの行先を検出するた
めに各バッファメモリに対応して設けられ、データの行
先情報から出線を検出し。

この出線に対応した記憶メモリにデータを保管したバッ
ファメモリの識別情報を書き込む出線選択手段。

（ｅ）出線にデータを出力するために各出線に対応して
設けられ、記憶メモリに所定順に記憶されたバッファメ
モリの識別情報を入力し、識別されたバックアメモリと
出線を接続するバッファ接続手段。

（２）また、上記のデータ交換装置において、テタ父換
速度を速くするため、入線からのデータをデータ単位に
入力し出線へ出力するバックアメモリを、空きバッファ
選択手段によ、リデータを入力しながら、かつ、バッフ
ァ接続手段によりデータを出力することもできるメモリ
とし２てもよい。

（３）さらに。

（ａｊ　　入線からのデータをデータ単位に一時保管す
る複数のバッファメモリをグループ分けしたバッファメ
モリ群。

（ｂｌ　　バッファメモリ群ごとに設けられ、入線から
のデータを入力するために、各バッファメモリ群内の複
数のバッファメモリから空いているバッファメモリを選
択してこのバッファメモリと入線を接続する空きバッフ
ァ選択手段全備えたデータ交換装置としてもよい。

（４）　　また、優先度をもつデータを処理するため。

（ａｔ　　、ａ：ｌ線Ｖｃ出力するデータを識別するた
めに各出線に対応し、かつ、データの優先度に対応して
設けられ、データを入力したバッファメモリの識別情報
を所定順に記憶する記憶メモリ。

（ｂ）　　バッファメモリのデータの行先を検出するた
めに各バックアメモリに対応して設けられ、データの行
先情報から出線を検出し。

かつ、データの優先情報から優先度を検出し、この出線
と優先度に対応した記憶メモリにデータを保管したバッ
クアメモリの識別情報を書き込む出線選択手段。

（ｃｌ　　出線にデータを出力するために各出線に対応
して設けられ、優先度の高い記憶メモリから、所定順に
記憶されたバッファメモリの識別情報を入力し、バッフ
ァ接続手段に出力する手段を備えたデータ交換装置としてもよい。

〔作用〕

ｍ　　この発明におけるデータ交換装置は、各入線に到
着したデータを、−度共通のバッファメモリに曹き込み
、かつ、データの行先情報が指定する出線ごとに設けら
れた記憶メモリにバッファメモリの識別情報を、データ
の到着順などの所定順に、そして同時着信ならバッファ
メモリの識別情報を、所定の優先順に記はさせ、この記
憶メモリ内のバッファメモリの識別情報の順に従って出
線にデータを出力する。このため、同時に同一出線への
データが発生した場合にもデータは失なわない。

（２）さらに、上記バックアメモリに、読み書きが同時
にできるメモリを使用することにより、データの入出力
を高速にできる。

（３１また、バッファメモリ群と、これに対応する空き
バッファ選択手段をもっことにより、−群が混雑しても
、他のバッファメモリ群に影響しない。

（４１また、記憶メモリと出線選択手段を優先度に対応
して設け、優先度の高い記憶メモリに記憶されたバッフ
ァメモリから順に処理することにより、優先度つきのデ
ータを処理することができる。

〔実施例〕

ｆｌ）　　以下、この発明による一実施例を図について
説明する。第１図において、（１）は入線、（２１は出
線、（３）は空きバッファ選択手段となる空きバックア
選択スイッチ回路、（４）はバッファメモリ、（５）は
ヘッダ記憶回路、（６）は出線選択回路、　（７１）は
出線対応に設けたバッファ接続スイッチ回路、　（７２
）はバッファメモリの識別情報を所定順に記憶する先入
先出（以下、　ＦＩＦＯという）記憶メモＩＪ、（７３
）はバッファ番号エンコード回路である。ここでは。

ヘッダ記憶回路（５）と出線選択回路（６）により出線
選択手段を構成し、バッファ接続スイッチ回路（７１）
で、バッファ接続手段を構成している。

図では入線数を０本、バッファメモリ数を１個。

出線数をｍ本とした。従って、　ｆ４Ｊ　ｆ４Ｊ　・・
（４１）は１個のバッファメモリを、　　（５１）、（
５２）、・・・（５１）は１個のヘッダ記憶回路を、　
　（７１１）、（７１２）、・・（７１ｃｏ）はｍ個の
バッファ接続スイッチ回路を、　　（７２１）。

（７２２）、−−・（７２ｍ）はｍ個のＦ工ＦＯ記憶メ
モリを（７３１）、（７３２）　、　・−（７３ｍ）　
Ｖｉｍ個のバフ７７番号エンコード回路を示す。入線（
１）の■〜■は入線の番号を、バッファメモリ（４）の
■〜■はバッファ番号を、出線（２）の■〜＠は出線の
番号を示す。

なお、Ｆ工ＦＯ記憶メモ！７　（７２）　　の記憶容量
はバッファメモリ数（１個）のバッファ番号を記憶する
のに十分なものとする。

第２図は上記構成例において、バッファメモリＩｎと（
４１）が空きのときに、入線＋１１の■と■から出線（
２）の■あてパケットを同時に受信した場合の制御の流
れを示したものである。

第２図の（イ）は第１図の入線（１）の■における信号
フォーマットを、（ロ）は入線（１）の■における信号
フォーマットを、（ハ）は出線選択回路（６１）の出力
のうち、出線（２）の■に対する出力を、に）は出線選
択回路（６１）の出力のうち、出ａ（２）の■に対する
出力を、（ホ）はＦＩＦＯ記憶メモリの出力を、（へ）
はバッファメモリＩの出力を、（ト）はバッファメモリ
（４１）の出力を、（１）は出線（２）の■に対する出
力を示す。

第１図、第２図において、入力データの一例としてパケ
ットを用いるが、そのパケットは固足長で、そのヘッダ
部は出線番号をコード化したものとする。

入線（１１にパケットが到着すると、空きバッファ選択
スイッチ回路（３）はバッファメモ１月４）のうち。

空きのバッファを選んで、入線（１）とバッファメモ１
月４１を接続する。（空きバッファ選択スイッチ回路の
動作については後述する。）入線（１）のパケットは空
きのバッファメモ１月４）に送られるとともにヘッダ記
憶回路（５）にも供給される。・ヘッダ記憶回路（５１
はパケットのヘッダ部のみ抽出し、その内容である出線
番号を記憶する。

出線選択回路（６）はヘッダ記憶回路（５）の内容が指
定する出線番号に対応する出力ラインに“１″を他の出
線に対応する出力ラインに”０”を出力し出線対応に設
けたバッファ番号エンコード回路（７６）に供給する。

次にバッファ番号エンコード回路（７３）　ｉｊ出線選
択回路（６）からの信号“１″を受けると、その出線選
択回路（６）に関連するバッファメモリ（４）の番号を
コード化して、Ｆ工ＦＯ記憶メモリ（７２）に書き込む
。出線選択回路（６）からの信号が”０″ならバッファ
番号エンコード回路（７３）は何も出力しない。

バッファ番号エンコード回路（７３）　　は複数の出線
選択回路（６）から信号”１＃を同時に受けると。

（即ち同時に複数のパケットを受信した場合）バッファ
番号のコード化に際し、優先順序付けし。

例えば若番順でバッファ番号をＦＩＦＯ記憶メモリ（７
２）に順次書き込む。

バッファ接続スイッチ（７１）はＦ’ｌＦ’○記憶メモ
ＩＪ　（７２）　　から順番に、コード化されたバッフ
ァ番号を取シ出し、その番号に該当するバッファメモリ
（４）と出線（２）を接続し、バッファメモリに書き込
まれたパケットを出線に送出する。そして送信完了によ
り、バッフアメモル（４）を解放し、空きバッファ選択
スイッチ回路（３１に知らせ次のパケット受信に備える
。

次に、第２図を用いて、具体的動作を説明する。

バックアメモリｔ４１）と（４１）が空きのときに、第
２図（イ）、（ロ）のごとく入線（１）の■と■から同
時に出線（２）の■あてのパケットを受信した場合、空
きバッファ選択スイッチ回路（３）は入線の若番および
バッファの若番順に選んで接続する。（空きバックア選
択スイッチ回路（３）の動作は後述する。）従って、入
線ｆｉｌの■とバッファメモＩＪ（４１ｉ、入線＋１１
の■とバッファメモ’）　（４１）　　が接続され、そ
れぞれ受信パケットがバッファメモリに送られる。同時
にヘッダ記憶回路（５１）にパケット１のヘッダ部が入
シ、出線選択回路（６１）は出線番号■に対する出力ラ
インを第２図（ハ）のどとく”１″にする。また、ヘッ
ダ記憶回路（５１）にパケット２のヘッダ部が入シ、出
線番号■に対する出カライノを第２図に）のどとく１”
にする。

バッファエンコード回路（７３１）　Ｖｉ若番１［Ｋ：
、　バッファ番号をＦＸＦＯ記憶メモリ（７２１）に入
れる。

従ってＦＵＦＯ記憶メモＩＪ　（７２１）には、バッフ
ァ番号■の次にバッファ番号■が入る。

バッファ接続スイッチ回路（７１１）は、ＦＩＦＯ記憶
メモ’）　（７２１）から第２図（ホ）のごとく、バッ
ファ番号■を読み出し、バッファメモリ姐１と出線（２
）の■を接続し、パックアメモリ包υに書き込まれたパ
ケットを出線（２）の■に送出する。すなわち、バッフ
ァメモリ偶すの出力、第２図トの信号は、出線（２）の
■の出力へ第２図（グ）のパケット１のごとく出力され
る。

バッファメモリｔｔｎのパケットを送出し終るとバッフ
ァ接続スイッチ回路（７１１）は９次のデータをＩｔ’
　工Ｆ’　Ｏ記憶メモＩＪ（７２１）から読み出すので
。

第３図（ホ）のごとく、バッファ番号■を読出し、バッ
ファメモリ（４１）と出線（２）の■とを接続する。

そして、すでにバッファメモＩＪ　（４１）　　に入っ
ているパケット２を出ね（２）の■へ送出する。すなわ
ちバッファメモ’Ｊ　（４１）　　の出力、第３図（ト
）の信号は出線（２）の■の出力へ、第３図（７）のご
とくパケット１に続いてパケット（２）が出力される。

以上の制御動作によれば１機数の入線から同時に同一出
線へのパケットを受信しても、待ちあわせて、順に送出
するので、従来の方法のように衝突によりパケットを失
うことはない。

次に、空きバッファ選択回路（３）の構成例について、
第３図と第４図を用いて説明する。

８１！３図は空きバッファ選択スイッチ回路（３）の（
Ｎ号スイッチ部分を示すもので、（１）は入ａ、　１４
１ｉ、　［４３−（４１）　　ｉｊハッ７−ｒ　）ｔ　
％す、　ｕ、　ａｚ、−（１ｎ）、−ｍ婁；＝≠泣ヰ・
・・、　　（１１）、（１２）、・・・（１ｎ）はスイ
ッチ素子である。

第４図は空きバッファ選択スイッチ回路の制御部分を示
すもので、（１）は入線、　　（＋ａ）、（Ｉｂ）、・
・・（１ｎ）は着信表示回路、Ｃ３Ｌ）はプライオリテ
ィエンコーダ、　＋４１ｉ、　ｔ４４．・・・（４１）
はバッファメモリ、シＤ。

シシ、・・・（２１）はバッファメモリ対応に設けた入
線番号記憶回路、ｒ、３υ、Ｇ３．・・・（３１）はバ
ッファメモリ対応に設けたデコーダ、Ｕ、Ｇ２．−（ｉ
ｎ）、　１２１１゜’１２　、−　（２”）　−、（１
１）、（１２）　、　−（ｉｎ）は第３図で示したスイ
ッチ素子である。（８）はバッファ選択優先制御回路で
、若番のバッファが優先レベルが高いとした例で、　　
（８１）、（８２）、・・・（８１）はバッファメモリ
対応に設けたバッファ選択優先制御回路で。

（８１）はバッファ番号■が常に優先されるため。

（８２）以降の回路とは異なる。

バッファ選択優先制御回路（８）の入力線ｋ１１．１）
２゜・・・ｂｌ　はバッファメモリ空き表示信号、バッ
ファ選択優先制御回路（８）の出力線０１，０２．・・
・ｃｌは優先判定結果の受付信号、バッファ選択優先制
御回路（８）内の信号１ｆＭｄ１．　ｄ２．・・・ｄｌ
　は優先レベル上位のバッファメモリの空きを示す上位
レベル空き表示信号である。特にｄｌは、いずれかのバ
ッファメモリに空きがあることを示す上位レベル空き表
示信号で、プライオリティエンコーダ■のゲートに接続
されているゲート信号でもある。

また、バッファ選択優先制御回路（８１）は優先レベル
が最も箭いので、バッファメモＩＪ　＋４１ｉが空きな
ら常に受付けるので、バッファメモリ空き表示信号ｂ１
を、受付信号Ｃ１と優先バッファ空き表示信号（１１［
接続している。

（９１）、（９２）、・・（９１）はそれぞれバッファ
メモリｔ４１）、ｔ４ａ、・・・（４１）からのバッフ
ァ解放信号である。

Ｑ（ｉはデコード回路である。

以下、空きバッファ選択スイッチ回路（３）の動作を纂
３図、第４図を用いて脱明する。

第３図に示すスイッチ素子αＢ、α２．・・・の矢印は
制御ラインで、たとえはスイッチ素子ＬＤは１ｌｔｌ制
御ラインをＯＮにすれば、入１（１１の■とバッファメ
モリＣ１１を接続し、制御ラインをＯＦＦにすれば、入
線（１）の■とバッファメモＩＪ　Ｇ１１）との接続を
切離すものである。

この制御ラインは、第４図の３１１．（至）、・・・（
３１）のデコーダに接続されており、入線番号記憶回路
Ｑυ、＠、・・・（２１）の内容をデコーダがデコード
し。

入線番号に対応するスイッチ素子の制御ラインを０ＮＦ
（：ｌ、、、他のスイッチ素子の制御ラインをＯ１１′
Ｆにするとともに、デコーダに対応するバッファメモリ
空き表示信号ｂ１ｒ　”２　＋・・・ｂｌ　　を０”（
使用中）にする。

これらの入線番号記憶回路ｃ２ｔｌ、Ｑ３．・・・（２
１）とデコーダ（３１）、（３２）、・・・（３１）は
、バッファメモリ対応に設けられているので、入線番号
記憶回路の内容が示す入線にその入線番号記憶回路に対
応するバッファメモ１月４）とが接続されることになる
。

入線番号記憶回路なυ、ノ、・・・（２１）の各々は。

バッファ解放信号（９１）、（９２）、・・・（９１）
を受けると強制的に記憶内容をゼロにセットされる。入
線番号記憶回路の内容がセロになると、その入線番号記
憶回路に接続されているデコーダがスイッチ素子の制御
ラインをＯＦＦにし、バッファメモリ空き表示信号を＠
１＃にし、バッファメモリが空きであることをバッファ
選択優先制御回路（８）に知らせる。

また、入線番号記憶回路ｃ＋ｎ、ａ、・・・（２１）の
各々は、バッファ選択優先制御回路（８）から受付信号
ＣＩ　　Ｃ２・・・Ｃｎを受けると、プライオリティエ
ンコーダ■からの信号ライン（ｈ）の出力を読み込む。

バッファ選択優先制御回路（８）は、バッファメモリ（
４）の若番順で優先レベルが高いものとした例である。

いま、バッファメモリｉ４Ｂが空きなら、バッファメモ
リ空き表示信号ｂ１　が１１＃で、受付信号Ｃ１は１１
″となるが、このとき他のバッファメモリが空きでも、
すなわち、空き信号ｂ２・・・ｂｌが“ビであっても、
他の受付信号Ｃ２・・・Ｃ１は“Ｏ”になり、バッファ
メモリＩが空きバッファとして選択される。

次にバッファメモリ１４ｂは使用中、バッファメモリ（
社）が空きなら、空き表示信号ｂ１が°０″、　　ｂ２
が”１”で、受付信号Ｃ１は”０”ｒ　　Ｃ２は”１″
となり、バッファメモリ（４２以外が空きでもＣ２以外
の受付信号は０″になる。従って、バッファメモリ！４
２が空きバッファとして選択される。

次に、バッファ選択優先制御回路（８）の出力である上
位レベル空き表示信号（ゲート信号）ｄｌはバッファメ
モ１Ｊｆ４１１．■、・・・（４１）のいずれか１つで
も空きなら、１”となシ、ブライオリテイエンコダのゲ
ートを開く。

着信表示回路（１ａ）、（１ｂ）、・・・（１ｎ）は入
線対応に設けたもので、入線から着信検出したとき出力
を１′１＃にし、デコード回路（１Ｇにより０′にリセ
ットされる。

プライオリティエンコーダ■は１着信表示回路（１ａ）
、（１ｋ））、−（Ｉｎ）の出力が“１″のもので、入
線番号の最も若い番号をコード化し、ゲート信号ｄ１　
　が°１”なら、その入線番号を信号ライン色）にのせ
る。ゲート信号ｄ１が“Ｏ″なら、信号ライン色〕に”
０″をのせる。

デコーダ回路ａ０は信号ライン（ｈ）をデコードし。

受付＾れた入線番号に対応する着信表示回路をリセット
し着信表示を解除する。

次に、入線（１１の■と＠に、同時に信号を受信し。

そのとき、バッファメモリＴ４ｆｉと（４１）が空きで
あった場合について、入線、バッファメモリ共に若番順
に選択し、相互に接続する過程を以下、第４図を用いて
説明する。

入線（１１の■と＠に信号を受信すると着信表示回路、
（唐）−（Ｉｎ）が出力を′１＃にし、プライオリティ
エンコーダωは若番の入線番号■をコード化し。

信号ライン（ｈ）にのせる。

一方、バッファメモリ圓と（４１）が空きのときは、バ
ッファ空き表示信号ｂ１とｂｌが１″で。

他は“０”となり、バッファ選択優先制御回路（８）は
受付信号Ｃ１のみを１１＃にし、他の０２．・・・ｃｌ
を１０”にするとともに、プライオリティエンコーダ■
のゲートを開く。

受付信号Ｃ１がｓ、ｓになることにより、入線番号記憶
回路Ｑυは信号ライン（ｈ）の出力を読込み。

デコーダＣ１１１がデコードしスイッチ素子Ｃ１２の制
御ラインをＯＮにし、入線（１）の■とバッファメモリ
η０とを接続する　また、空き表示信号ｂ１　　を０″
にし、バッファ、メモリ１４Ｄは使用中表示になる。デ
コード回路（ｌ（Ｉは信号ライン（ｈ）の出力をデコー
ドし入ｆＪ（１１の■に対応する着信表示回路（１ｂ）
をリセットし７．その出力をＯ”にする。そして、プラ
イオリティエンコーダωは出力が１＃である着信表示回
路（１ｎ）に対応する入線番号■をコード化し、信号ラ
イン（ｋｌｌにのせる。

一方、バックアメモリはバッファメモＩＪ　（４１）の
みが空きであるから、バッファ空き表示信号ｂ１が１″
で他は′０”である。従ってバッファ選択優先制御回路
（８）は受付信号ｃ１　　を”１″にしゲート信号ｄ１
　　ｆ“１＃にし、プライオリティエンコーダ艶のゲー
　トを開く。受付信号Ｃ１が”１″になることにより、
入線番号記憶回路（２１）は信号ライン（ｈ）の出力を
読み込み、デコーダ（３１）がデコードし、スイッチ素
子（Ｉｎ）　　の制御ラインをＯＮにし１人、ｌ１ｍの
■とバッファメモリ（４１）　　とを接続する。また空
き表示信号ｂ１　を“０”にしバッファメモリ（４１）
は使用中となる。デコード回路Ｑ（Ｉｆ′ｉ信号ライン
（ｈ）の出力をデコードし、入線番号■に対応する着信
表示回路（１ｎ）をリセットし、その出力を“０″にす
る。

以上により、複数の入線から着信があったとき。

複数個のバッファメモリが空きなら、入線、バッファメ
モリ共に若番順に相互に接続することができる。

なお、上記実施例では、入線ｎ本、バッファメモＩＪ　
１個、出線ｍ本としたが、それぞれ任意の本数又は個数
で良い。

また、第１図の空きバッファ選択スイッチ回路が若番の
入約、著番のバッファメモリを優先的Ｖこ選択するとし
たが、同時複数着信、同時複数バッファメモリ解放で競
合が起らない方法であれはどのような順でもよく上記実
施例と同様の効果を奏する。

また、パケットのヘッダ部は出線番号をコード化したも
のとしたが、出線対応に１ビット割当て出線数分のピッ
ト列でコード化してもよく、その他、出線を特定できる
行先情報であればよい。

また、バッファメモリを特定するために、バッファメモ
リの番号を用いたが、バッファメモリのアドレス等、そ
の他バッファメモリを特定する識別情報であればよい。

（２）　　次に上記実施例の改良例について説明する。

上記実施例ではバッファメモリに受信パケットを記憶完
了してから出線に送出する事例を示したがこのバッファ
メモリに、データの書き込みと読み込みが同時にできる
メモリを用いて、受信パケットをこのメモリに書き込み
ながら、ヘッダ解析後出線への送出準備完了次第、出線
にパケットを送出することもできる。

（３）　　次に上記実施例では、バックアメモリを任意
の入線が差別なく共通に使えるものとしたが。

第１図における空き選択スイッチ回路（３）を第５図に
示すごとく、空き選択スイッチ回路を（３ｏ１）。

（３０２）　、・・・、（３０ｇ）の複数のグループに
分けて（第５図で空き選択スイッチ回路以外は第１図と
同一）そのグループ内でバッファを共通に使う構成をと
っても、前記実施例と同様の効果を奏する。

（４）次に前記実施例では、同一出線へ複数のパケット
が待合せた場合、パケットは先着順で送出するため、優
先するパケットを先に送出することかできない。

そこで各パケットのヘッダ部に優先レベルを示す情報を
付加し、第１図に示す１１　Ｉ　Ｆ　Ｏ記憶メモＩＪ　
（７２）　　を優先レベル数設け、パケット受信時はヘ
ッダ部の優先レベルに応じたＦ工ＦＯ記憶メモリに入れ
、パケット送出時は優先レベルが扁いＦＩＦＯ記憶メモ
リのパケットを先に送出することにより、パケットに待
合せが生じた場合、優先パケットを先に送出することか
できる。

以下、優先制御の実施例について、第６図を用いて説明
する。第６図では、優先レベルが２つすなわち、優先と
非優先の例について示す。

第６図は第１図とほとんど同じ構成で、第６図の（６１
１）、（６１２）、・・・、　（６１／）、（６２１）
、（６２２）、・・・、（６２／）　。

（７２１１）、（７２１２，１，・・・（７２１ｆｎ）
、（７２２１）、（７２２２）、・・・（７２２ｍ）　
、（７５１１）　、（７５１２）　、　−−・（７５１
ｍ）　、（７５２１）　、（７３２２）　。

・・・（７３２０１）および（７４１）、（７４２）、
・・（７４ｍ）が異なる。

以下、異なる部分のみ説明する。第６図において、　　
（＋５１１）、（＋５１２）、・・・（６１／）は優先
用出線選択回路（（５２１）、（６２２）、・・・（＋
５２１）は非優先用出線選択回路で、＄１図の出線選択
回路（６１）、（６２）・・・（６／）に対応するもの
である。

（７３１１）、（７３１２）、・・・（７３１ｍ）は優
先用バッファ番号エンコード回路、　　（７ｓ２ｔ）、
（７６ｚ２）、−（７３２ｍ）は非優先用バッファ番号
エンコード回路で、第２図のバッファ番号工／コード回
路（７１）　、（７２）　、・・（７ｍ）に対応するも
のである。

（７２１１）、（７２１２）、−（７２１１ｎ）は優先
用Ｆ工ＦＯ記憶メモリ、　　（７２２１）、（７２２２
）、・・・（７２２ｍ）は非優先用Ｆ工Ｔｏ記憶メモリ
で、第１図のＦ　Ｉ　Ｆ’　Ｏ記憶メモリ（７２１）、
（７２２）、・・・（７２ｍ）　　に対応するものであ
る。（７４１）、（７４２）、・・・（７４ｍ）は優先
制御回路である。

第１図は、上記構成例において、バッファメモリｔ４１
ｉ、　Ｊ　　（４１）　　の３つが空きのときに、入線
＋１）の■、■、０から、出線（２）の■あてパケット
を受信した場合の制御の一例を示したものである。入線
（１）の■、■からは非優先、■からは優先のパケット
を受信したものとする。

第７図の何）、（ロ）、（ハ）は、それぞれ第６図の入
線（１）の■、■、■における信号フォーマットを、に
）０９はそれぞれ第６図の非優先用出線選択回路（６２
１）（６２２）の出力のうち、出線（２）の■に対する
出力。

（へ）は第６図の優先用出線選択回路（６１１）の出力
のうち、出線（２）の■に対する出力、（ト）は出線（
２）の■に対応する優先用Ｆ　Ｉ　Ｆ　Ｏ記憶メモリ（
７２１１）の出力、艶は出線（２１の■に対応する非優
先用Ｆ’ＩＦＯ記憶メモリ（７２２１）　の出力、　（
ＩＪ）は出線（２）の■の優先制御回路（７４１）の出
力＋（ｘ）、（＋し＋、け）はそれぞれバッファメモリ
１４１）、　Ｊ　（４１）の出力、（ワ）は出線（２）
の■における信号フォーマットであるパケットのヘッダ
部は、第７図（イ）、（ロ）、（ハ）に示すごとく出線
番号と優先／非優先をコード化（ここでは１を優先、Ｏ
を非優先とする　）したものとし、第７図ケ）、（ロ）
、（ハ）に示すごとくパケット１゜パケット２．パケッ
ト３の順で受信した場合について、以下、説明する。

今、バッファメモリ■、（６）、　（４１）が空きのと
きに、第１図（イ）、（ロ）、（ハ）のパケットを受信
すると。

空きバッファ選択スイッチ回路（３）は、前記実施例で
示したごとく、入線、バッファメモリの若番順に、　入
１ｊ（１１の■とバッファメモ１Ｊｆ４１）、入線（１
）の■とバッファメモリ（社）、入線ｍの■とバッファ
メモＩＪ　（４１）　　を接続する。それぞれ受信パケ
ットは。

バッファメモリ（４Ｂ、　４３．　（４１）に送られる
とともにヘッダ記憶回路（５１）　、（５２）　、（５
１）　　にも送られる。

第７図の（イ）、（ロ）のパケットヘッダ部は、ヘッダ
記憶回路（５１）　、（５２）において、優先／非優先
が判定され、それぞれ非優先用出線選択回路（６２１）
。

（６２２）にヘッダ部の出線番号が送られる。非優先用
出線選択回路（６２１）、（６２２）は、出線番号■に
対する出カライン′ｔ−第７区に）、（ホ）のごとく“
１″にする。

また、第７図の（ハ）のパケットヘッダ部は、ヘッダ記
憶回路（５１）において優先／非優先が判定され、優先
用出線選択回路（６１１）　Ｋヘッダ部の出線番号が送
ちれる。優先用出線選択回路（６１１）は出線番号■に
対する出力ラインを第７図（へ）のどとく″１″にする
。出線（２）の■に対応する非優先用バッファ番号工／
コード回路（７３２１）　　は、に）、（ホ）をバッフ
ァ番号にコード化し１着信順に非優先用ＦＩＦＯ記憶メ
モリ（７２２１）　　に入れる。

また、優先用バッファ番号エンコード回路（７３１１）
　　は、（へ）をバッファ番号にコード化し、に）（ホ
）より遅れて、優先用ＦＩＦＯ記憶メモ＋７（７２１１
）に入れる。

優先制御回路（７４１）は、優先用ＦＩＦＯ記憶メモＩ
）　（７２１１）　　にバッファ番号が入っていれはそ
れを先に、入っていなければ、非優先用ＦＩＦＯ記憶メ
モＩＪ　（７２２１）　　に入っているバッファ番号を
取出し、バッファ番号の指定するバッファメモリと出線
（２）■を接続し、バッファメモりのパケットを送出す
るものである。従って、４＆先先制口路（７４１）は、
初め、第７図（ト）、（７）に示すごとく、優先用Ｐ゛
ＩＦＯ記憶メモリ（７２１１）　　は空きで、非優先用
Ｆ１Ｆ″Ｏ記憶メモ＋）　（７２２１）　　の内容がバ
ッファ番号■を示すので、第７図（す）の制御信号に従
って、バックアメモリ（＋Ｉｉと出線（２１の■を接続
し、第７図（ヌ）に示スパツファメモリ東の出力を、２
７図（ワ）のごとく、出線（２）の■ヘパケラト１を送
出する。パケット１を送出し終ると、優先制御回路（７
４１）は優先用ＦＩＦＯ記憶メモリの内容を読み出すと
、第７図（７）に示すごとく、バッファ番号■が読み出
されてくるので、第７図（男の制御信号に従って、バッ
ファメモＩＪ　（４１）　　と出線（２）の■を接続し
、第７図（３）に示すバッファメモ’Ｊ　（４１）の出
力を第７図（ワ）のごとく、出ａ（２）の■ヘパケラト
３を送出する。

パケット３を送出し終ると、優先制御回路（７４１）は
優先用ＦＩＦＯ記憶メモ！Ｊ　（７２１１）　　の内容
を読み出すと第７図（チに示すごとく、内容は空きのた
め、非優先用ＦＩＦ○記憶メモ＋）　（７２２１）　　
の内容全読み出すと、Ｗ；７図（ト）に示すごとく、バ
ッファ番号■が読み出されてくるので、第７図（史の制
御信号に従って、バッファメモリ叩と出線（２）の■を
接続し、第７図４ＩｔＪに示すバッファメモリ（社）の
出力を第７図（ワ）のごとく、出線（２）の■ヘパケラ
ト２全送出する。

以上の制御によれば、パケット２より後から米た優先パ
ケット３を先に送出することかできる。

〔発明の効果〕

ｆｉｌ　　以上のように、請求項１の発明によれば。

データ単位に独立に読み書きできるバッファメモリを複
数個設け、任意の入線からのデータを、任意の空きバッ
ファメモリに％き込み、データの行先情報が指定する出
線に対応するＦＩＦＯなどの記憶メモリに、バッファメ
モリの識別情報を記憶させ、そのＦＩＦＯなどの記憶メ
モリの内容が指定するバックアメモリからデータを読み
出し、出線に送出するよう構成したので、同時にデータ
を受信しても、待合せることによ見データを失うことは
ない。また、入線相互および出線相互は全く独立のタイ
ミングでデータを受信、送信できる。

また、入線共通のバッファメモリを設けたので。

ランダムに到着するデータに対し１回線個別にバッファ
メモリを設ける場合よりメモリ数を少なくできる。

また、入線数、出線数は任意であるので、このデータ交
換装置により、データの集線が可能である。

（２）請求項２のデータ交換装置は、上記バッファメモ
リにデータの読み書きが同時にできるメモリを用い、デ
ータを受信しながら、送信することにより、データが交
換スイッチ内に帯留する時間が短くなシ、ス・ｆツチ速
度を早めることができる。

（３）請求項３のデータ交換装置は、メモリバッファを
グループ分けし、グループ対応に空きバッファ選択手段
を設け、バッファメモリを共有する構成をとることによ
り、あるグループにデータが集中的に着信し、バッファ
がオーバーフローしても、他のグループは影響を受けな
くする効果がある。

（４）請求項４のデータ交換装置は、上記１項の構成で
、出線に対応する記憶メモリをデータの優先レベル数分
設け、データの行先情報と優先情報か指定する出線番号
と優先レベルに応じた記憶メモリニ、バッファメモリの
識別情報を記憶させ優先レベルの高い記憶メモリから順
に読出し、その内容が指定するバッフ了、メモリか久デ
ータを送出するよう構成したので、データに待合せが生
じた場合、優先データを先に送出することができる。

【図面の簡単な説明】

第１図はこの発明によるデータ交換装置の構成例を示す
図、第２図は第１囚における各部の信号フォーマットの
−ｆｊｌを示す図、第３図は第１図における入線とバッ
ファメモリを接続するスイッチの一例を示す図、第４図
はパケットを受信した入線と空きのバッファメモリを接
続する制御回路の一栴成例を示す図、第５図は入線をグ
ループ分けし、グループ対応に共通バッファメモリを設
けた場合の一構成例を示す図、第６図は優先制御を行う
場合の一構成例を示す図、第７図は第６図における各部
の信号フォーマットの一例を示す図、第８図は従来のデ
ータ交換装置のスイッチ網を示す図である。図中、同一符号は同−或は相当部分を示す。（１）・・・入線。（２１・・・出線。（３）・・・空きバッファ選択スイッチ回路。（４）・・・バッファメモリ。（５）・・・ヘッダ記憶回路。（６）・・・出線選択手段。（７１）・・・バッファ接続スイッチ回路。（７２）・・・Ｆ工ＦＯ記憶メモリ。（７５）・・・バッファ番号工／コード回路。（８）・・・バッファ選択優先制御回路。（９）・・・バッファ解放信号。ａト・・デコード回路。ｆｉｌｌ、０３・・・（１ｎ）・・・スイッチ素子。（Ｉａ）、（１ｔ））−（ｉｎ）　　・・・着信表示回
路。２υ、＠・・・（２１）・・・入線番号記憶回路。 ■・・・プライオリティエンコーダ。０１１、■・・・（３１）・・・デコーダ。（ｂｌ）　、（ｂ２）・・・（１）１）・・・バッファ
メモリ空き表示信号（Ｃ１）　、（０２）・・・（Ｃ１
）・・・受付信号。（ｄｌ）、（Ｃ２）・・・（ｄｉ）・・・上位レベル空
き表示信号。（６１）・・・優先用出線回路。（６２）・・・非優先用出線回路。（７３１）・・・優先用バッファ番号エンコード回路。（７３２）・・・非優先用バッファ番号エンコード回路
。（７２１）・・・優先用Ｆ工ＦＯ記憶メモリ。（７２２）・・・非優先用Ｆ工Ｆ′０記憶メモリ。（７４）・・・優先制御回路

Claims

【特許請求の範囲】

（１）複数の入線と複数の出線をもち、ある入線からの
データを、所定の出線に出力するデータ交換装置におい
て、以下の要素を有することを特徴とするデータ交換装
置（ａ）入線からのデータをデータ単位に一時保管する複
数のバッファメモリ、（ｂ）入線からのデータを入力するために、複数のバッ
ファメモリから空いているバッファメモリを選択してこ
のバッファメモリと入線を接続する空きバッファ選択手
段、（ｃ）出線に出力するデータを識別するために各出線に
対応して設けられ、データを入力したバッファメモリの
識別情報を所定順に記憶する記憶メモリ、（ｄ）バッファメモリのデータの行先を検出するために
各バッファメモリに対応して設けられ、データの行先情
報から出線を検出しこの出線に対応した記憶メモリにデ
ータを保管したバッファメモリの識別情報を書き込む出
線選択手段、（ｅ）出線にデータを出力するために各出線に対応して
設けられ、記憶メモリに所定順に記憶されたバッファメ
モリの識別情報を入力し、識別されたバッファメモリと
出線を接続するバッファ接続手段。
（２）請求項１記載のデータ交換装置において、入線か
らのデータをデータ単位に入力し出線へ出力するバッフ
ァメモリを、空きバッファ選択手段によりデータを入力
しながら、かつ、バッファ接続手段によりデータを出力
することもできるメモリとしたことを特徴とするデータ
交換装置。
（３）請求項１記載のデータ交換装置において、（ａ）入線からのデータをデータ単位に一時保管する複
数のバッファメモリをグループ分けしたバッファメモリ
群、（ｂ）バッファメモリ群ごとに設けられ、入線からのデ
ータを入力するために、各バッファメモリ群内の複数の
バッファメモリから空いているバッファメモリを選択し
てこのバッファメモリと入線を接続する空きバッア選択
手段を備えたことを特徴とするデータ交換装置。
（４）請求項１記載のデータ交換装置において、優先度
をもつデータを処理するため、（ａ）出線に出力するデータを識別するために各出線に
対応し、かつ、データの優先度に対応して設けられ、デ
ータを入力したバッファメモリの識別情報を所定順に記
憶する記憶メモリ、（ｂ）バッファメモリのデータの行先を検出するために
各バッファメモリに対応して設けられ、データの行先情
報から出線を検出し、かつ、データの優先情報から優先
度を検出し、この出線と優先度に対応した記憶メモリに
データを保管したバッファメモリの識別情報を書き込む
出線選択手段、（ｃ）出線にデータを出力するために各出線に対応して
設けられ、優先度の高い記憶メモリから、所定順に記憶
されたバッファメモリの識別情報を入力し、バッファ接
続手段に出力する手段を備えたことを特徴とするデータ交換装置。