JPH05227210A - バッファ制御回路 - Google Patents

バッファ制御回路

Info

Publication number
JPH05227210A
JPH05227210A JP2550292A JP2550292A JPH05227210A JP H05227210 A JPH05227210 A JP H05227210A JP 2550292 A JP2550292 A JP 2550292A JP 2550292 A JP2550292 A JP 2550292A JP H05227210 A JPH05227210 A JP H05227210A
Authority
JP
Japan
Prior art keywords
packet
buffer
transmission
switch
buffers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2550292A
Other languages
English (en)
Inventor
Ichiro Iida
一朗 飯田
Susumu Tominaga
進 富永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2550292A priority Critical patent/JPH05227210A/ja
Publication of JPH05227210A publication Critical patent/JPH05227210A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Information Transfer Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】 【目的】 本発明はパケット送信システムにおけるバッ
ファ制御回路に関し、パケット規制が行われる場合であ
っても、複数種類のパケットを順序よく伝送路に送り出
すことができる簡単な構成のバッファ制御回路を提供す
ることを目的としている。 【構成】 パケット入力を受けて制御信号により3方向
に振り分ける第1のスイッチ10と、該第1スイッチ1
0の3方向出力を受ける3個のバッファ11〜13と、
これら3個のバッファ11〜13の出力を受けて制御信
号によりその内の1個をセレクトして出力する第2のス
イッチ14と、該第2のスイッチ14の出力を受けて、
出力パケットを取り込んでその種別を識別するパケット
識別部15と、該パケット識別部15から転送されてく
る規制パケットを受けて、制御信号により前記3個のバ
ッファ11〜13のいずれか1つに振り分ける第3のス
イッチ16と、指示信号により前記第1乃至第3のスイ
ッチ10,14,16に制御信号を与えると共に、前記
パケット識別部15に制御信号を与える制御部17とに
より構成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はパケット送信システムに
おけるバッファ制御回路に関し、更に詳しくはパケット
網,ATM網,LAN等に用いられるバッファ制御回路
に関する。
【0002】
【従来の技術】パケット交換網等、宛先や種別がヘッダ
内に書かれたパケット形式でデータ転送を行うシステム
が知られている。図9はこの種のパケット送信システム
の概念図である。送信用バッファ1にパケットがA,
B,Cと順次溜まっていく。送信用バッファ1から出力
されたパケットは、パケット識別部2に入り、宛先が確
認され、ビジー待ちのパケットについては送信用バッフ
ァ1に戻して、待たせるようになっている。
【0003】パケット識別部2から出力されたパケット
は伝送路3を介して、該伝送路3の先に接続されている
複数の端末4に与えられる。ここでは端末A,端末B,
端末Cの3個の端末4を示している。各端末4は、受信
したパケットから自己宛のパケットを選びだしてその内
部に取り込む。
【0004】この種のパケット転送システムで、前記し
たように1つの伝送路3を統計多重する場合に、宛先の
輻輳やビジー等の理由により、特定宛先や特定種別のパ
ケットの送信規制を行う必要が出てくる。このような場
合、そのパケットが後続のパケット送信を妨害して、本
来通信可能な転送ができなくなるという問題が出てく
る。このような問題に対し、従来は巡回バッファによ
り規制パケットをキューの最後尾に回す方式や、待機
用バッファを設けておく方式が考えられる。
【0005】図10は従来回路の概念図で、前記に示
す方式である。入力パケットは送信用バッファ5に入
り、該送信用バッファ5からパケット識別部6に入り、
該パケット識別部6で規制されているパケットは送信用
バッファ5に戻され、待ちキューの最後尾に入る。パケ
ット識別部6からは、規制のないパケットのみがパケッ
ト出力として出ていく。
【0006】図11は従来回路の他の概念図であり、前
記に示す方式である。入力パケットは送信用バッファ
7に入り、該送信用バッファ7からパケット識別部6に
入る。パケット識別部6は、出力が規制されているパケ
ットについては、待機用バッファ8に戻す。この結果、
パケット識別部6からは規制されていないパケットが出
力され、規制パケットは待機用バッファ8に順次溜まっ
ていく。
【0007】
【発明が解決しようとする課題】しかしながら、前述し
た従来回路には以下に示すような問題がある。先ず、図
10に示す方式では、規制対象のパケットを送信用バッ
ファ5の最後尾に回していく方式のため、規制解除がな
された時に、たまたま先にあったパケットが後ろに回さ
れたパケットよりも早く送出されることがあり、パケッ
トの送出順序を保証できないという問題がある。
【0008】これに対し、図11に示す方式では、複数
の種類のパケットを規制した時に、待機用バッファ8に
複数種類のパケットが混合して存在することになる。こ
こで、その内の1つが規制解除された場合に、この待機
用バッファ8の中から1種類のパケットを選択して取り
出して送信する機構が必要となり、構成が極めて複雑に
なってしまう。
【0009】本発明はこのような課題に鑑みてなされた
ものであって、パケット規制が行われる場合であって
も、複数種類のパケットを順序よく伝送路に送り出すこ
とができる簡単な構成のバッファ制御回路を提供するこ
とを目的としている。
【0010】
【課題を解決するための手段】図1は本発明の原理ブロ
ック図である。図において、10はパケット入力を受け
て制御信号により3方向に振り分ける第1のスイッチ
(以下単にSW1と略す)、11乃至13は該SW1の
3方向出力を受ける3個のバッファ、14はこれら3個
のバッファ11〜13の出力を受けて制御信号によりそ
の内の1個をセレクトして出力する第2のスイッチ(以
下単にSW2と略す)、15は該SW2の出力を受け
て、出力パケットを取り込んでその種別を識別するパケ
ット識別部、16は該パケット識別部15から転送され
てくる規制パケットを受けて、制御信号により前記3個
のバッファ11〜13のいずれか1つに振り分ける第3
のスイッチ(以下単にSW3と略す)、17は指示信号
により前記第1乃至第3のスイッチ11〜13に制御信
号を与えると共に、前記パケット識別部15に制御信号
を与える制御部である。
【0011】
【作用】制御部17は、3個のバッファ11〜13を送
信用バッファ,待機用バッファ及び予備用バッファとし
て管理し、パケット識別部15,制御部17及び3個の
スイッチSW1〜SW3によりこれらバッファの役割を
順次切り替えて使用することによって、同一種別のパケ
ットの順序逆転を発生させずに、特定種別のパケットの
追い越し送信を実現するようにした。
【0012】つまり、順序逆転を引き起こす原因である
処理順序の逆転を防止するために、規制解除の状態変化
が生じた時に、それまで待機させていたパケットから規
制解除パケットのみを取り出す操作を行っている間、新
たに到着するパケットをその操作に加わらせないことに
よって、順序逆転を防止することを前記3個のバッファ
11〜13の切替えにより実現している。
【0013】これにより、パケット規制が行われる場合
であっても、複数種類のパケットを順序よく伝送路に送
り出すことができる簡単な構成のバッファ制御回路を提
供することができる。
【0014】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。ここでは、回路図として図1の原理図を用
い、その動作シーケンスを順序に従って説明する。バッ
ファ11をバッファ1,バッファ12をバッファ2,バ
ッファ13をバッファ3と呼ぶことにする。そして、こ
れらバッファは全てFIFO(ファーストイン・ファー
ストアウト)形式のバッファであるものとする。
【0015】最初はバッファ1を送信用,バッファ2を
待機用,バッファ3を予備用に用いているものとする。
今、パケットの種別としてa,b,cの3種類のものが
伝送路を多重化して利用しているものとする。 SW1は入力パケットをバッファ1に入れるように
設定されており、SW2はバッファ1の出力をパケット
識別部15に与えるように設定されており、SW3はパ
ケット識別部15からのパケットをバッファ2に接続す
るように設定されている。
【0016】送信規制のない状態では、図2に示すよう
に、送信用バッファであるバッファ1に入力されたパケ
ットが順次送出されていく。つまり、バッファ1に入っ
たパケットは、入った順番にそのまま出ていく。図で
は、最初に入ったパケットaが出ていくようすを示して
いる。 ここで、パケット種別aが送信規制されたとする。
このような送信規制は、例えば送信先の輻輳等により生
じる。制御部17にパケットaの規制指示が入り、制御
部17からパケットa規制指示がパケット識別部15に
与えられる。この結果、パケット識別部15でパケット
種別aが検出されると、このパケットは図3に示すよう
に待機用バッファであるバッファ2に戻され、順次格納
されていく。
【0017】パケット種別a以外のパケットについて
は、制御部17は図に示すようにパケット識別部15か
ら入った順序でそのまま送出する操作を繰り返す。 更に、パケット種別bも送信規制されたものとす
る。制御部17にパケットa,bの規制指示が入り、制
御部17からパケットa,b規制指示がパケット識別部
15に与えられる。この結果、パケット識別部15でパ
ケット種別aとパケット種別bが検出されると、このパ
ケットは図4に示すように待機用バッファであるバッフ
ァ2に戻され、順次格納されていく。図では、バッファ
2にa,a,b,aの順で格納されている。
【0018】パケット種別a,b以外のパケット(ここ
ではパケットcのみ)については、制御部17は図に示
すようにパケット識別部15から入った順序でそのまま
送出する操作を繰り返す。 ここで、パケット種別bの規制が解除されたものと
する。この規制解除は制御部17に与えられて、該制御
部17からパケット識別部15に与えられる。制御部1
7は、図5に示すように、SW1の出力をそれまでのバ
ッファ1から予備用バッファであるバッファ3に入れる
ように切り替える。
【0019】この状態では、バッファ1からの伝送路へ
の送信は依然として継続されている。SW1を切替えた
以降の入力パケットは予備用バッファであるバッファ3
に入る。 制御部17は、送信用バッファであるバッファ1が
空になったことを検出したら、パケット識別部15のパ
ケットbの登録を削除し、今度はSW2,SW3を切り
替える。つまり、図6に示すようにSW2をバッファ2
に切替え、バッファ2を送信用バッファとする。また、
SW3をそれまでのバッファ2からバッファ1に接続す
るように切り替える。バッファ3は、待機用バッファと
なり、バッファ1が予備用バッファとなる。
【0020】この状態では、バッファ2に入っていたパ
ケットbがパケット識別部15を介して伝送路に出力さ
れ、バッファ2に入っていたパケットaは依然として規
制されているのでSW3を介して予備用のバッファであ
るバッファ1に戻され、格納される。この間も、入力さ
れてくるパケットは待機用バッファであるバッファ3に
順次格納されていく。 制御部17は、送信用バッファであるバッファ2が
空になったら、図7に示すようにこのバッファ2を予備
用バッファに変更する。そして、SW2を切替え、バッ
ファ3を送信バッファとして用い、該バッファ3の出力
を伝送路に送出するようにする。バッファ1は待機用バ
ッファとなる。この結果、バッファ3からパケットが順
次伝送路に送出されるが、規制されているパケットaの
み待機用バッファであるバッファ1に戻され、格納され
る。パケットb,cについては、入ってきた順に伝送路
に送出される。
【0021】以下、同様のシーケンスを繰り返す。この
結果、バッファ1〜バッファ3は、送信用,待機用,予
備用としての機能を順次変更しながら、パケット転送を
行っていく。
【0022】本発明によれば、パケットの種別が増えて
も、3個のバッファだけで同一種類のパケットについて
は順序逆転を起こすことなく、パケット転送することが
できる。
【0023】図8はパケット識別部の具体的構成例を示
す回路図である。図において、20は規制するパケット
種別を書き込んだり、消去するコンテント・アクセス・
メモリ(CAM)である。21は入力されたパケットを
ラッチするラッチである。このラッチ21の出力と、C
AM20の内容が比較される。比較の結果、ヒットした
場合には、ゲート22から一致信号を出力する。23
は、ラッチ21にラッチされたパケットを伝送路に出力
するか、待機用バッファに出力するかを切り替えるスイ
ッチである。
【0024】このように構成された回路において、CA
M20には規制すべき全てのパケット種別が記憶されて
いるものとする。入力されたパケットはラッチ21にラ
ッチされる。CAM20に記憶されているパケット種別
とラッチ21にラッチされたパケット種別が比較され
る。若し、比較の結果、両方が一致した場合には、ゲー
ト22から一致信号が出力されスイッチ23に制御信号
として入る。スイッチ23は、パケット継続時間だけ送
出先を待機用バッファ側に切り替える。この結果、ラッ
チ21の出力は待機用バッファに戻され、格納される。
若し、比較の結果両方が一致しなかった場合には、ゲー
ト22からは一致信号は出力されず、スイッチ23はラ
ッチ22の出力をそのまま伝送路に出力する。
【0025】上述の説明では、パケットの種別はa,
b,cの3種類のものについて説明したが、本発明はこ
れに限るものではなく、任意の数のパケット種別につい
ても、3個のバッファだけで同様に適用することができ
る。
【0026】
【発明の効果】以上、詳細に説明したように、本発明に
よればパケット規制が行われる場合であっても、複数種
類のパケットを順序よく伝送路に送り出すことができる
簡単な構成のバッファ制御回路を提供することができ
る。
【図面の簡単な説明】
【図1】本発明の原理ブロック図である。
【図2】本発明の動作説明図である。
【図3】本発明の動作説明図である。
【図4】本発明の動作説明図である。
【図5】本発明の動作説明図である。
【図6】本発明の動作説明図である。
【図7】本発明の動作説明図である。
【図8】パケット識別部の具体的構成例を示す回路図で
ある。
【図9】パケット送信システムの概念図である。
【図10】従来回路の概念図である。
【図11】従来回路の概念図である。
【符号の説明】
10 第1のスイッチ 11 バッファ 12 バッファ 13 バッファ 14 第2のスイッチ 15 パケット識別部 16 第3のスイッチ 17 制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 8529−5K H04L 11/20 102 E

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 パケット入力を受けて制御信号により3
    方向に振り分ける第1のスイッチ(10)と、 該第1スイッチ(10)の3方向出力を受ける3個のバ
    ッファ(11),(12),(13)と、 これら3個のバッファ(11),(12),(13)の
    出力を受けて制御信号によりその内の1個をセレクトし
    て出力する第2のスイッチ(14)と、 該第2のスイッチ(14)の出力を受けて、出力パケッ
    トを取り込んでその種別を識別するパケット識別部(1
    5)と、 該パケット識別部(15)から転送されてくる規制パケ
    ットを受けて、制御信号により前記3個のバッファ(1
    1),(12),(13)のいずれか1つに振り分ける
    第3のスイッチ(16)と、 指示信号により前記第1乃至第3のスイッチ(10),
    (14),(16)に制御信号を与えると共に、前記パ
    ケット識別部(15)に制御信号を与える制御部(1
    7)とにより構成されたバッファ制御回路。
  2. 【請求項2】 前記3個のバッファをそれぞれ送信用,
    待機用及び予備用の3用途に用い、パケット識別部(1
    5),制御部(17)及び3個のスイッチ(10),
    (14),(16)によりこれらバッファの役割を順序
    切り替えて使用することによって、同一種別のパケット
    の順序逆転を発生させずに、特定種別のパケットの追い
    越し送信を実現するようにしたことを特徴とする請求項
    1記載のバッファ制御回路。
  3. 【請求項3】 前記制御部(17)は、 通常は送信用バッファにより送信を行うが、送信先の輻
    輳等によって、特定種別のパケットの送信を規制する場
    合に、 送信用バッファの先に設けたパケット識別部(15)に
    より、規制対象のパケットを識別し、スイッチ(1
    0),(14),(16)により構成される線路選択機
    構によりそのパケットの転送期間のみ出力経路を前記待
    機用バッファに変更することにより、 規制パケットを待機用バッファに溜め、それ以降のパケ
    ットを優先的に追い越し送信させるようにしたことを特
    徴とする請求項1記載のバッファ識別回路。
  4. 【請求項4】 前記制御部(17)は、 パケットの規制が解除された場合には、送信動作を継続
    したまま、 パケットの入力経路を予備用バッファに変更して、新
    たに到着するパケットをバッファリングし、 送信用バッファのパケットがなくなったら、待機用バ
    ッファを送信用バッファに、送信用バッファを待機用バ
    ッファにそれぞれ切替え、パケット識別部(15)に当
    該パケットの規制を解除し、 その後、送信用バッファが空きになったら、これを予
    備バッファに、それまでの予備用バッファを送信用バッ
    ファに切り替える操作を行うことにより、順序逆転を発
    生させずに規制パケットの送信再開を実現するようにし
    たことを特徴とする請求項3記載のバッファ制御回路。
JP2550292A 1992-02-12 1992-02-12 バッファ制御回路 Withdrawn JPH05227210A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2550292A JPH05227210A (ja) 1992-02-12 1992-02-12 バッファ制御回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2550292A JPH05227210A (ja) 1992-02-12 1992-02-12 バッファ制御回路

Publications (1)

Publication Number Publication Date
JPH05227210A true JPH05227210A (ja) 1993-09-03

Family

ID=12167846

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2550292A Withdrawn JPH05227210A (ja) 1992-02-12 1992-02-12 バッファ制御回路

Country Status (1)

Country Link
JP (1) JPH05227210A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07177179A (ja) * 1993-12-21 1995-07-14 Nec Corp パケットスイッチ
WO2011111210A1 (ja) * 2010-03-11 2011-09-15 富士通株式会社 データブロック読出制御装置
JP2012104034A (ja) * 2010-11-12 2012-05-31 Nec Access Technica Ltd 出力制御回路、出力制御回路の制御方法及びその制御プログラム
JP2012124871A (ja) * 2010-12-10 2012-06-28 Fujitsu Ltd 輻輳制御プログラム、情報処理装置および輻輳制御方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07177179A (ja) * 1993-12-21 1995-07-14 Nec Corp パケットスイッチ
WO2011111210A1 (ja) * 2010-03-11 2011-09-15 富士通株式会社 データブロック読出制御装置
JP5316696B2 (ja) * 2010-03-11 2013-10-16 富士通株式会社 データブロック読出制御装置
US8898406B2 (en) 2010-03-11 2014-11-25 Fujitsu Limited Data block read-out control apparatus
JP2012104034A (ja) * 2010-11-12 2012-05-31 Nec Access Technica Ltd 出力制御回路、出力制御回路の制御方法及びその制御プログラム
JP2012124871A (ja) * 2010-12-10 2012-06-28 Fujitsu Ltd 輻輳制御プログラム、情報処理装置および輻輳制御方法
US8995269B2 (en) 2010-12-10 2015-03-31 Fujitsu Limited Computer readable storage medium storing congestion control program, information processing apparatus, and congestion control method

Similar Documents

Publication Publication Date Title
US4920531A (en) Header driven packet switching system and method
AU767085B2 (en) Optimizing the transfer of data packets between LANs
KR100329014B1 (ko) 패킷스위치를통한자료셀흐름제어장치및그방법
CA2297650C (en) Networking systems
US4837761A (en) Header driven type packet switching system
US4761780A (en) Enhanced efficiency Batcher-Banyan packet switch
JP2962673B2 (ja) 通信制御装置
US6487171B1 (en) Crossbar switching matrix with broadcast buffering
US6574232B1 (en) Crossbar switch utilizing broadcast buffer and associated broadcast buffer management unit
JP2001292164A (ja) パケット・スイッチおよびその切替方法
US20020131419A1 (en) Packet switch apparatus and multicasting method
US4891802A (en) Method of and circuit arrangement for controlling a switching network in a switching system
US6829245B1 (en) Head of line blocking
US20020029270A1 (en) Network extender module
JPS61140253A (ja) パケツト転送方式
JPH05227210A (ja) バッファ制御回路
US6584517B1 (en) Circuit and method for supporting multicast/broadcast operations in multi-queue storage devices
US6553035B1 (en) Apparatus and method for queuing data
US6418120B1 (en) Congestion avoidance mechanism for ATM switches
JP2770909B2 (ja) Atm交換機におけるセル順序保存制御装置
JPH07283817A (ja) Atm−lanノード間フロー制御方法
US8068508B2 (en) Electronic circuit with processing units coupled via a communication network
JPS63102527A (ja) パケツト交換機
JP2000183966A (ja) Lanシステムにおけるスイッチの優先度付パケット転送方式
JPS5890850A (ja) ル−プ伝送方式およびその送受信装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990518