WO2010041352A1 - 受信回路、受信システム - Google Patents

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WO2010041352A1
WO2010041352A1 PCT/JP2009/000386 JP2009000386W WO2010041352A1 WO 2010041352 A1 WO2010041352 A1 WO 2010041352A1 JP 2009000386 W JP2009000386 W JP 2009000386W WO 2010041352 A1 WO2010041352 A1 WO 2010041352A1
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current
input
voltage
signal
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PCT/JP2009/000386
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新名亮規
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パナソニック株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission

Definitions

  • the present invention relates to a receiving circuit that selectively receives any one of a plurality of input signals.
  • the amount of information transmitted between devices has increased along with the improvement in video quality and sound quality, and accordingly, it is desired to improve the signal transmission speed between devices.
  • a moving image is displayed on a panel having a number of pixels of “1920 ⁇ 1080” in a display device compliant with HDMI (High Definition Multimedia Interface)
  • HDMI High Definition Multimedia Interface
  • the speed of about 1.5 Gbps is required.
  • the receiving device's receivable band (frequency band at which the receiving device can normally receive an input signal) is set to several GHz or more, and the receiving device's It is necessary to minimize internal signal attenuation.
  • the transmission LSI 81 included in each of the transmission devices 8, 8,... Is connected to the reception LSI 90 of the reception device 9 via a transmission path.
  • a termination resistor R90 is provided in the signal path from the transmission path to the reception LSI 90 in the reception device 9. The reception LSI 90 selectively receives a signal from any one of the transmission devices 8, 8,... In response to the selection signal SEL.
  • FIG. 13 shows a configuration of a conventional receiving circuit corresponding to such many-to-one communication.
  • This receiving circuit includes input buffer circuits 91, 91,... Corresponding to a plurality of differential signals (input signals Sa, Sb) transmitted from a plurality of transmitting devices, respectively, and a selector 92.
  • the signal selection unit 901 drives the voltage / current conversion unit 902, and the voltage / current conversion unit 902 outputs the differential signal (input signal Sa,. Sb) is converted into a pair of currents, and the load resistor 903 converts the pair of currents obtained by the voltage-current converter 902 into voltage signals V91a and V91b.
  • the selector 92 includes signal input units 904, 904,..., A load resistor 905, and a constant current source 913 corresponding to the input buffer circuits 91, 91,.
  • the cascode transistor pair (911a, 911b) is turned on, and the input transistor pair (912a, 912b) is connected from the input buffer circuit 91.
  • Voltage signals V91a and V91b are converted into a pair of currents.
  • a pair of currents obtained by the input transistor pair (912a, 912b) is converted into voltage signals VOa, VOb by the load resistor 905.
  • FIG. 14 shows a configuration of a receiving LSI including the receiving circuit shown in FIG.
  • each of input port 0, input port 1, and input port 2 is composed of four data channels.
  • four input buffer circuits 91, 91x, 91y, 91z are arranged according to the arrangement of eight I / O cells. Further, the input buffer circuits 91, 91, 91 formed in the input port 0, the input port 1, and the input port 2, respectively, are connected to the selector 92 through individual wiring pairs.
  • connection relationship between the input buffer circuit 91x and the selector 92x, the input buffer circuit 91y and the selector 92y, and the input buffer circuit 91z and the selector 92z is similar to the connection relationship between the input buffer circuit 91 and the selector 92. Illustration is omitted.
  • the length of the wiring connecting the input buffer circuit and the selector is different for each input buffer circuit.
  • the load parasititic wiring capacitance and parasitic wiring resistance
  • the receivable band becomes narrower. For this reason, variations in frequency characteristics occur between the input buffer circuits, and stable reception cannot be realized. For example, although a certain input signal can be normally received, a phenomenon that the signal cannot be normally received occurs when the reception target is switched to another input signal.
  • an object of the present invention is to provide a receiving circuit that can reduce variation in frequency characteristics between input buffer circuits.
  • the receiving circuit is a circuit that selectively receives any one of a plurality of input signal pairs, and each of the plurality of input signal pairs is supplied and supplied to itself.
  • a plurality of input buffer circuits capable of switching between an output mode for supplying a current signal pair corresponding to the input signal pair to the common node pair and a cut-off mode for stopping the supply of the current signal pair;
  • An output circuit for converting the current signal pair into a voltage signal pair, and each of the plurality of input buffer circuits includes a pair of intermediate nodes connected to the common node pair in the output mode to a first reference node.
  • a first constant current generator that generates a pair of constant currents in the current path and stops the generation of the pair of constant currents in the cut-off mode; and the intermediate node pair in the output mode.
  • a pair of current paths from the intermediate node pair to the common node pair by generating a pair of input currents corresponding to the input signal pair supplied to the input buffer circuit in the pair of current paths leading to the second reference node And a voltage-current converter for generating the current signal pair and stopping the generation of the pair of input currents in the cutoff mode.
  • each intermediate node pair of the plurality of input buffer circuits is commonly connected to the common node pair of the output circuit. Therefore, regardless of the arrangement of the input buffer circuits, the load applied to the intermediate node pair can be made equal between the input buffer circuits, so that variations in frequency characteristics between the input buffer circuits can be reduced.
  • each of the plurality of input buffer circuits is formed in a pair of current paths from the common node pair to an intermediate node pair of the input buffer circuit, and a first bias voltage is supplied to the gate pair. It further includes a transistor pair. By configuring in this way, voltage fluctuations in the intermediate node pair can be suppressed, so that the first constant current generator can accurately supply the constant current.
  • each of the plurality of input buffer circuits supplies the first bias voltage to the gate pair of the input-side transistor pair in the output mode, and stops supplying the first bias voltage in the cutoff mode.
  • a first voltage generator With this configuration, it is possible to prevent noise from propagating from the input buffer circuit in the cutoff mode to the common node pair.
  • the output circuit outputs a second constant current generating unit that generates a pair of constant currents in a pair of current paths from the common node pair to the second reference node, and the voltage signal pair.
  • An output-side transistor pair that is formed in a pair of current paths from the output node pair to the common node pair and to which the second bias voltage is supplied to the gate pair, and a pair that extends from the output node pair to the third reference node. Load resistance pair formed in the current path.
  • the voltage supplied to the third reference node is lower than the voltage supplied to the first reference node and higher than the voltage supplied to the second reference node.
  • the receiving circuit is a circuit that selectively receives any one of a plurality of input signals, and each of the plurality of input signals is supplied and supplied to itself.
  • a plurality of input buffer circuits capable of switching between an output mode for supplying a current signal corresponding to an input signal to a common node and a cut-off mode for stopping the supply of the current signal; and a current signal supplied to the common node as a voltage signal
  • Each of the plurality of input buffer circuits generates a constant current in a current path from an intermediate node connected to the common node to a first reference node in the output mode, and A first constant current generator that stops the generation of the constant current in the output mode, and a current path from the intermediate node to the second reference node in the output mode.
  • the current signal By generating an input current corresponding to the input signal supplied to the force buffer circuit, the current signal is generated in a current path from the intermediate node to the common node, and generation of the input current is stopped in the cutoff mode.
  • a voltage-current converter In the receiving circuit, since the intermediate nodes of the plurality of input buffer circuits are commonly connected to the common node of the output circuit, variation in frequency characteristics between the input buffer circuits can be reduced.
  • FIG. 1 is a diagram illustrating a configuration example of a receiving circuit according to the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the voltage generation unit illustrated in FIG. 1.
  • FIG. 3 is a diagram for explaining a modification of the input buffer circuit shown in FIG.
  • FIG. 4 is a diagram for explaining a modification of the output circuit shown in FIG.
  • FIG. 5 is a diagram illustrating a configuration example of a receiving circuit according to the second embodiment.
  • FIG. 6 is a diagram illustrating a configuration example of the input buffer circuit according to the third embodiment.
  • FIG. 7 is a diagram illustrating a configuration example of an output circuit according to the third embodiment.
  • FIG. 8 is a diagram for explaining a modification of the output circuit.
  • FIG. 1 is a diagram illustrating a configuration example of a receiving circuit according to the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the voltage generation unit illustrated in FIG. 1.
  • FIG. 3 is a diagram for explaining a
  • FIG. 9 is a diagram for explaining a modification of the input buffer circuit.
  • FIG. 10 is a diagram for explaining a modification of the receiving circuit.
  • FIG. 11 is a diagram illustrating a configuration example of a reception LSI including the reception circuit illustrated in FIG.
  • FIG. 12 is a diagram for explaining the many-to-one communication.
  • FIG. 13 is a diagram showing a configuration of a conventional receiving circuit corresponding to many-to-one communication.
  • FIG. 14 is a diagram showing a configuration of a conventional receiving LSI including the receiving circuit shown in FIG.
  • FIG. 1 shows a configuration example of a receiving circuit according to Embodiment 1 of the present invention.
  • the receiving circuit selectively receives any one of a plurality of differential signals (a pair of input signals Sa and Sb), and a plurality of input buffer circuits to which the plurality of differential signals are respectively supplied. .., And an output circuit 12.
  • Each of the input buffer circuits 11, 11,... Can be switched between the output mode and the cutoff mode by the selection signal SEL, and when the selection signal SEL is in an activated state (when the selection signal SEL is supplied).
  • the cutoff mode is set.
  • Each of the input buffer circuits 11, 11,... Supplies current signals Ia, Ib corresponding to the input signals Sa, Sb supplied to the common nodes NCa, NCb in the output mode, and current signals Ia, Ib, in the cutoff mode. The supply of Ib is stopped.
  • the output circuit 12 converts the current signals Ia and Ib supplied to the common nodes NCa and NCb into voltage signals VOa and VOb.
  • the input buffer circuit 11 to which the differential signal to be received is supplied is set to the output mode, and the other input buffer circuits 11, 11,... Output voltage signal pairs.
  • the intermediate nodes NMa, NMb are commonly connected to the common nodes NCa, NCb of the output circuit 12 through the input side transistors 103a, 103b. This makes the load (parasitic wiring capacitance, parasitic wiring resistance, etc.) applied to the output terminals of the input buffer circuits 11, 11,... Equal regardless of the arrangement of the input buffer circuits 11, 11,. It is possible to reduce variations in frequency characteristics between the input buffer circuits 11, 11,..., And to realize stable reception.
  • Each of the input buffer circuits 11, 11,... includes a constant current generator 101, a voltage / current converter 102, input side transistors 103a and 103b, and a voltage generator 104.
  • the constant current generator 101 includes constant current sources CSa and CSb, and switch elements SWa and SWa for switching the connection between the constant current sources CSa and CSb and a power supply node (a node to which the power supply voltage VDD1 is supplied) in response to the selection signal SEL. SWb.
  • the selection signal SEL When the selection signal SEL is in the activated state, the switch elements SWa and SWb are turned on, and a pair of constant currents are supplied to a pair of current paths from the power supply node to the intermediate nodes NMa and NMb via the constant current sources CSa and CSb. appear.
  • the selection signal SEL is in an inactive state, the switch elements SWa and SWb are turned off, the constant current sources CSa and CSb are disconnected from the power supply node, and the supply of the constant current is stopped.
  • the voltage / current converter 102 includes differential transistors Ta and Tb to which input signals Sa and Sb are supplied to gates, a constant current source CSc, and a constant current source CSc and a ground node (ground voltage) in response to a selection signal SEL. And a switching element SWc for switching the connection with the node to which GND is supplied.
  • the switch element SWc When the selection signal SEL is in the activated state, the switch element SWc is turned on. Accordingly, the input signals Sa and Sb are converted into a pair of input currents by the differential transistors Ta and Tb, and a pair of intermediate nodes NMa and NMb are connected to the ground node via the differential transistors Ta and Tb and the constant current source CSc. A pair of input currents obtained by the differential transistors Ta and Tb are generated in the current path. In addition, since constant current is supplied to each of the intermediate nodes NMa and NMb by the constant current generation unit 101, a constant current pair and an input are input to a pair of current paths from the intermediate nodes NMa and NMb to the common nodes NCa and NCb.
  • a pair of currents corresponding to the difference from the current pair is generated as current signals Ia and Ib.
  • the switch element SWc is turned off, the constant current source CSc is disconnected from the ground node, and as a result, a pair of input currents corresponding to the input signals Sa and Sb are generated. No longer.
  • the input side transistors 103a and 103b are formed in a pair of current paths from the common nodes NCa and NCb to the intermediate nodes NMa and NMb, and a bias voltage VB1 is supplied to each gate.
  • a bias voltage VB1 is supplied to each gate.
  • the voltage generator 104 generates a bias voltage VB1 when the selection signal SEL is in an activated state. As a result, the input side transistors 103a and 103b are turned on, and the current signals Ia and Ib are supplied to the common nodes NCa and NCb via the input side transistors 103a and 103b.
  • the voltage generation unit 104 stops supplying the bias voltage VB1 when the selection signal SEL is in an inactive state. Thereby, since the input side transistors 103a and 103b are turned off, it is possible to prevent noise from propagating from the input buffer circuit 11 in the cutoff mode to the common nodes NCa and NCb.
  • the voltage generation unit 104 includes transistors T1 and T2 that constitute a current mirror circuit, a pMOS transistor T3, and switch elements SW1, SW2, and SW3 that are turned on / off in response to a selection signal SEL. including.
  • the output circuit 12 includes a constant current generator 105, output side transistors 106a and 106b, and load resistors 107a and 107b.
  • the constant current generator 105 generates a pair of constant currents in a pair of current paths from the common nodes NCa and NCb to the ground node. As a result, current signals Ia and Ib flow through a pair of current paths from the power supply node (node to which power supply voltage VDD2 is supplied) to common nodes NCa and NCb via output nodes NOa and NOb.
  • the constant current generator 105 includes constant current sources CSd and CSe.
  • the output side transistors 106a and 106b are formed in a pair of current paths from the output nodes NOa and NOb to the common nodes NCa and NCb, and a bias voltage VB2 is supplied to the gates of the output side transistors 106a and 106b.
  • the input impedance of the output circuit 12 is substantially equal to the reciprocal of the mutual conductance of the output side transistors 106a and 106b.
  • the input impedance can be made smaller than before, and the frequency characteristics of the receiving circuit can be improved.
  • the load resistors 107a and 107b are formed in a pair of current paths from the power supply node to the output nodes NOa and NOb.
  • Current signals Ia and Ib are converted into voltage signals VOa and VOb by the load resistors 107a and 107b.
  • the power supply voltage VDD2 may be lower than the power supply voltage VDD1.
  • the common mode potential of the voltage signals VOa and VOb can be made lower than the common mode potential of the input signals Sa and Sb, so that the withstand voltage limitation of the device connected to the subsequent stage of the output circuit 12 can be relaxed. That is, as compared with the case where the voltage signals VOa and VOb have the same common mode potential as the input signals Sa and Sb, the breakdown voltage of the transistors constituting the subsequent device can be lowered.
  • the latter-stage device can be configured with an nMOS transistor having a lower withstand voltage than the pMOS transistor. In general, the lower the breakdown voltage of the transistor, the higher the gain bandwidth product (ft) of the transistor. Therefore, the frequency characteristics of the subsequent device can be improved by reducing the breakdown voltage of the subsequent device.
  • the constant current supplied by the constant current generator 105 may be larger than the constant current supplied by the constant current generator 101.
  • the input buffer circuit 11 when a pair of constant currents are supplied from the constant current generation unit 101, when the voltage-current conversion unit 102 enters the cutoff mode, all the pair of constant currents from the constant current generation unit 101 are output to the output circuit 12. Flow into the common nodes NCa and NCb. For example, such a phenomenon occurs when the common mode potential of the input signals Sa and Sb is lowered and both the differential transistors Ta and Tb are turned off.
  • the constant current of the constant current generating unit 105 when the constant current of the constant current generating unit 105 is smaller than the constant current of the constant current generating unit 101, the voltages of the common nodes NCa and NCb may rise and the output side transistors 106a and 106b may be destroyed. . Therefore, by making the constant current of the constant current generating unit 105 larger than the constant current of the constant current generating unit 101, it is possible to prevent a voltage increase at the common nodes NCa and NCb.
  • the input buffer circuit 11 may include a voltage / current converter 102a having a high-pass filter characteristic instead of the voltage / current converter 102 shown in FIG.
  • Voltage-current conversion unit 102a includes a resistance element RRR and a capacitive element CCC in addition to the configuration of voltage-current conversion unit 102 shown in FIG.
  • the voltage / current converter 102a includes constant current sources CSc1 and CSc2, and switch elements SWc1 and SWc2 instead of the constant current source CSc and the switch element SWc.
  • the resistance value of the resistance element RRR and the capacitance value of the capacitance element CCC may be variable. With this configuration, the DC gain value and the cutoff frequency of the input buffer circuit 11 can be adjusted. In addition, the reception waveform can be set to the best state by setting according to the frequency and amplitude of the input signals Sa and Sb.
  • the output circuit 12 may include current sources CS1 and CS2 in addition to the configuration shown in FIG.
  • Current source CS1 is connected in parallel with load resistor 107a between the power supply node and output node NOa
  • current source CS2 is connected in parallel with load resistor 107b between the power supply node and output node NOb.
  • FIG. 5 shows a configuration example of a receiving circuit according to Embodiment 2 of the present invention.
  • the receiving circuit includes an output circuit 22 and a reset circuit 23 instead of the output circuit 12 shown in FIG.
  • the output circuit 22 includes a constant current generator 205 instead of the constant current generator 105 shown in FIG. 1 and further includes a voltage generator 202.
  • the voltage generator 202 switches between supply / non-supply of the bias voltage VB2 in response to a reset signal RESET for setting the output circuit 22 in a reset state.
  • Constant current generating unit 205 includes constant current sources CSd and CSe, and switch elements SWd and SWe that switch connection between constant current sources CSd and CSe and the ground node in response to reset signal RESET.
  • the voltage generation unit 202 supplies the bias voltage VB2 to the gates of the output side transistors 106a and 106b. Further, the switch elements SWd and SWe are turned on, and a pair of constant currents are generated in a pair of current paths from the common nodes NCa and NCb to the ground node. Thereby, the current signals Ia and Ib from the input buffer circuit 11 can be converted into voltage signals VOa and VOb.
  • the voltage generator 202 stops supplying the bias voltage VB2. Further, the switch elements SWd and SWe are turned off, the constant current sources CSd and CSe are disconnected from the ground node, and no constant current is generated. As a result, the output circuit 22 is reset.
  • the reset circuit 23 controls the operation mode of the input buffer circuits 11, 11,... By switching the selection signal SEL between passing and blocking in response to the reset signal RESET.
  • the reset circuit 23 includes AND circuits 201, 201,... Corresponding to the input buffer circuits 11, 11,. Each of the AND circuits 201, 201,... Switches the selection signal SEL between passing and blocking in response to the reset signal RESET.
  • the reset circuit 23 When the reset signal RESET is in an inactive state (here, the reset signal RESET is at a high level), the reset circuit 23 passes the selection signal SEL to the input buffer circuits 11, 11,. Thereby, each operation mode of the input buffer circuits 11, 11,... Is controlled by the selection signal SEL. On the other hand, when the reset signal RESET is in an activated state (here, when the reset signal RESET is at a low level), the reset circuit 23 blocks the selection signal SEL. As a result, the selection signal SEL is deactivated in each of the input buffer circuits 11, 11,..., And each of the input buffer circuits 11, 11,.
  • the input buffer circuit 31 shown in FIG. 6 includes an input side voltage fixing unit 301 in addition to the configuration shown in FIG.
  • Input-side voltage fixing unit 301 includes pull-down transistors 311a and 311b that switch the connection between the drains of input-side transistors 103a and 103b and the ground node in response to reset signal RESET.
  • the reset signal RESET When the reset signal RESET is in an activated state (here, the reset signal RESET is at a low level), the pull-down transistors 311a and 311b are turned on, and the drain voltages of the input side transistors 103a and 103b are fixed. The Thereby, voltage fluctuations at the input ends (common nodes NCa and NCb) of the output circuit 32 connected to the drains of the input side transistors 103a and 103b can be suppressed.
  • the reset signal RESET when the reset signal RESET is in an inactive state (here, the reset signal RESET is at a high level), the pull-down transistors 311a and 311b are turned off, and the drain voltages of the input side transistors 103a and 103b. Is released.
  • the output circuit 32 illustrated in FIG. 7 includes an output-side voltage fixing unit 302 in addition to the configuration illustrated in FIG.
  • Output-side voltage fixing unit 302 includes pull-down transistors 312a and 312b that switch the connection between common nodes NCa and NCb and the ground node in response to a reset signal RESET.
  • the pull-down transistors 312a and 312b are turned on, and the voltages of the common nodes NCa and NCb are fixed. Thereby, voltage fluctuations at the common nodes NCa and NCb can be suppressed.
  • the reset signal RESET is inactive, the pull-down transistors 312a and 312b are turned off, and the voltage is released.
  • the input side voltage fixing unit 301 and the output side voltage fixing unit 302 are also applicable to the receiving circuit shown in FIG. That is, by providing at least one of the input side voltage fixing unit 301 and the output side voltage fixing unit 302, the output circuit 12 can be set in a reset state.
  • the output circuit may be configured as shown in FIG.
  • the output circuit 12b shown in FIG. 8 includes load resistors 107a and 107b formed in a pair of current paths from the common nodes NCa and NCb to the ground node. Even in such a configuration, the intermediate nodes NMa and NMb of the input buffer circuit can be commonly connected to the common nodes NCa and NCb of the output circuit 12b, thereby reducing variation in frequency characteristics between the input buffer circuits. it can.
  • the configuration of the input buffer circuit is various and is not limited to the configuration shown in FIGS.
  • the input buffer circuit 11 includes differential transistors Ta, Tb instead of the voltage / current converter 102 in which the drains of the differential transistors Ta, Tb are commonly connected to the constant current source CSc.
  • a voltage-current converter 102b in which the drain of Tb is directly connected to the ground node may be included.
  • the receiving circuit may receive not only a differential signal but also a single input signal.
  • a single input signal Sa is supplied to each of the input buffer circuits 11, 11,... Instead of a differential signal, and each of the input buffer circuits 11, 11,... Supplies a current signal Ia corresponding to the input signal Sa.
  • the output circuit 12 may be configured to convert the current signal Ia supplied to the common node NCa into the voltage signal VOa.
  • the receiving circuit in each embodiment may be configured to receive the differential signals Sa and Sb with the ground voltage GND as a reference.
  • the receiving circuit shown in FIG. 10 includes input buffer circuits 11c, 11c,... And an output circuit 12c.
  • Each of the input buffer circuits 11c, 11c,... Includes a constant current generator 101c and a voltage / current converter 102c.
  • the constant current generator 101c generates a pair of constant currents in a pair of current paths from the intermediate nodes NMa and NMb to the ground node in the output mode, and stops generating the pair of constant currents in the cutoff mode.
  • the voltage-current converter 102c generates a pair of input currents corresponding to the input signals Sa and Sb in a pair of current paths from the intermediate nodes NMa and NMb to the power supply node (node to which the power supply voltage VDD1 is supplied) in the output mode.
  • the pair of current signals Ia and Ib are generated, and the generation of the pair of input currents is stopped in the cutoff mode.
  • the output circuit 12c converts the current signals Ia and Ib supplied to the common nodes NCa and NCb into voltage signals VOa and VOb. Even in such a configuration, the intermediate nodes NMa, NMb of the input buffer circuits 11c, 11c,... Can be connected in common to the common nodes NCa, NCb. Can be reduced.
  • the receiving circuit in each embodiment is applicable to a receiving LSI (receiving system).
  • the receiving LSI shown in FIG. 11 includes 24 I / O cells, 12 input buffer circuits 11, 11x,..., 4 output circuits 12, 12x,. , 13x,... Further, one data channel is constituted by three input buffer circuits, one output circuit, and one signal processing device. For example, the three input buffer circuits 11, 11, 11 and the output circuit 12 belong to the same data channel as the signal processing device 13.
  • the input buffer circuits 11x, 11y, 11z and the output circuits 12x, 12y, 12z are the same data channel as the signal processing device 13x, the same data channel as the signal processing device 13y, and the same signal processing device 13z, respectively. Belongs to the data channel.
  • each of the input port 0, the input port 1, and the input port 2, four input buffer circuits 11, 11x, 11y, and 11z are arranged according to the arrangement of eight I / O cells.
  • the input buffer circuits 11, 11, and 11 formed in the input port 0, input port 1, and input port 2, respectively, are connected to the output circuit 12 through a common wiring pair.
  • the signal processing device 13 processes the voltage signals VOa and VOb from the output circuit 12. Since the connection relationship in the other data channels is the same as that of the data channel to which the input buffer circuits 11, 11, 11, the output circuit 12, and the signal processing device 13 belong, the illustration is omitted here. In this receiving LSI, since the frequency variation between the input buffer circuits can be reduced, the signal processing apparatus can execute signal processing normally.
  • the receiving circuit according to the present invention can reduce the variation in frequency characteristics between the input buffer circuits and can realize stable reception, and thus is useful for a high-speed signal transmission system that requires many-to-one communication. .

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Abstract

　出力回路(12)は、共通ノード対(NCa,NCb)に供給された電流信号対を電圧信号対(VOa,VOb)に変換する。入力バッファ回路(11,11,…)の各々において、定電流発生部(101)は、出力モードにおいて中間ノード対(NMa,NMb)から基準ノード(VDD1)に至る一対の電流経路に一対の定電流を発生させ、遮断モードにおいて一対の定電流の発生を停止する。電圧電流変換部(102)は、出力モードにおいて中間ノード対(NMa,NMb)から基準ノード(GND)に至る一対の電流経路に入力信号対(Sa,Sb)に対応する一対の入力電流を発生させることで中間ノード対(NMa,NMb)から共通ノード対(NCa,NCb)に至る一対の電流経路に電流信号対(Ia,Ib)を発生させ、遮断モードにおいて一対の入力電流の発生を停止する。

Description

受信回路、受信システム
　この発明は複数の入力信号のうちいずれか１つを選択的に受信する受信回路に関する。
　近年、映像の高画質化や音声の高音質化に伴って機器間を伝送する情報量が増加しており、それに伴って機器間の信号伝送速度の向上が望まれている。例えば、ＨＤＭＩ（High Definition Multimedia Interface）に準拠した表示装置において画素数が“１９２０×１０８０”であるパネルに動画像を表示する場合、インターレース方式では約７５０Ｍｂｐｓの速度で信号の送受信を行う必要があり、プログレッシブ方式では倍の約１．５Ｇｂｐｓの速度が必要となる。このような数Ｇｂｐｓを超える超高速の送受信を実現するためには、受信装置の受信可能帯域（受信装置が入力信号を正常に受信できる周波数帯域）を数ＧＨｚ以上に設定するとともに、受信装置の内部における信号減衰を極力小さく抑える必要がある。
　また、近年では、図１２のように、複数の送信装置を１つの受信装置に接続して多対一通信を行うことが必要とされてきている。例えば、表示機器の３つの入力ポートにＤＶＤレコーダ，デジタルビデオカメラ，およびプロジェクターを個別に接続し、これらの中からいずれか１つを選択して映像を表示することが求められている。図１２では、送信装置８，８，…の各々に含まれる送信ＬＳＩ８１は、伝送路を介して受信装置９の受信ＬＳＩ９０に接続される。受信装置９内において伝送路から受信ＬＳＩ９０に至る信号経路には、終端抵抗Ｒ９０が設けられている。受信ＬＳＩ９０は、選択信号ＳＥＬに応答して送信装置８，８，…のうちいずれか１つからの信号を選択的に受信する。
　図１３は、このような多対一通信に対応した従来の受信回路の構成を示す。この受信回路は、複数の送信装置から送信された複数の差動信号（入力信号Ｓａ，Ｓｂ）にそれぞれ対応する入力バッファ回路９１，９１，…と、セレクタ９２とを含む。
　入力バッファ回路９１，９１，…のうち選択信号ＳＥＬが供給された入力バッファ回路では、信号選択部９０１が電圧電流変換部９０２を駆動させ、電圧電流変換部９０２が差動信号（入力信号Ｓａ，Ｓｂ）を一対の電流に変換し、負荷抵抗９０３が電圧電流変換部９０２によって得られた一対の電流を電圧信号Ｖ９１ａ，Ｖ９１ｂに変換する。
　セレクタ９２は、入力バッファ回路９１，９１，…にそれぞれ対応する信号入力部９０４，９０４，…と、負荷抵抗９０５と、定電流源９１３とを含む。信号入力部９０４，９０４，…のうち選択信号ＳＥＬが供給された信号入力部では、カスコードトランジスタ対（９１１ａ，９１１ｂ）がオン状態になり、入力トランジスタ対（９１２ａ，９１２ｂ）が入力バッファ回路９１からの電圧信号Ｖ９１ａ，Ｖ９１ｂを一対の電流に変換する。この入力トランジスタ対（９１２ａ，９１２ｂ）によって得られた一対の電流は、負荷抵抗９０５によって電圧信号ＶＯａ，ＶＯｂに変換される。このように、入力バッファ回路９１，９１，…のうちいずれか１つとその入力バッファ回路９１に対応する信号入力部９０４とに選択信号ＳＥＬを供給することにより、複数の差動信号（入力信号Ｓａ，Ｓｂ）のうちいずれか１つを選択的に受信できる。なお、セレクタ９２の構成は、特許文献１や特許文献２にも開示されている。
　図１４は、図１３に示した受信回路を備える受信ＬＳＩの構成を示す。この受信ＬＳＩでは、入力ポート０，入力ポート１，入力ポート２の各々は、４つのデータチャネルで構成されている。各入力ポートにおいて、８個のＩ／Ｏセルの配置に応じて４個の入力バッファ回路９１，９１ｘ，９１ｙ，９１ｚが配置される。また、入力ポート０，入力ポート１，入力ポート２にそれぞれ形成された入力バッファ回路９１，９１，９１は、個別の配線対を介してセレクタ９２に接続される。なお、入力バッファ回路９１ｘとセレクタ９２ｘ，入力バッファ回路９１ｙとセレクタ９２ｙ，入力バッファ回路９１ｚとセレクタ９２ｚのそれぞれの接続関係は、入力バッファ回路９１とセレクタ９２の接続関係と同様であるので、ここでは図示を省略する。
特開平１０－２８５００６号公報 特開２００１－１６８６９２号公報
　しかしながら、従来の受信回路では、入力バッファ回路とセレクタとを結ぶ配線の長さが入力バッファ回路ごとに異なる。入力バッファ回路とセレクタとを結ぶ配線が長くなる程、入力バッファ回路の出力端に付加される負荷（寄生配線容量や寄生配線抵抗）が増加して受信可能帯域が狭くなる。そのため、入力バッファ回路間において周波数特性のばらつきが生じてしまい、安定した受信を実現できない。例えば、ある入力信号については正常に受信できるが、受信対象を別の入力信号に切り換えると正常に受信できなくなるといった現象が生じてしまう。
　そこで、この発明は、入力バッファ回路間における周波数特性のばらつきを低減できる受信回路を提供することを目的とする。
　この発明の１つの局面に従うと、受信回路は、複数の入力信号対のうちいずれか１対を選択的に受信する回路であって、上記複数の入力信号対がそれぞれ供給され、自己に供給された入力信号対に対応する電流信号対を共通ノード対に供給する出力モードと上記電流信号対の供給を停止する遮断モードとを切換可能な複数の入力バッファ回路と、上記共通ノード対に供給された電流信号対を電圧信号対に変換する出力回路とを備え、上記複数の入力バッファ回路の各々は、上記出力モードにおいて上記共通ノード対に繋がる中間ノード対から第１の基準ノードに至る一対の電流経路に一対の定電流を発生させ、上記遮断モードにおいて上記一対の定電流の発生を停止する第１の定電流発生部と、上記出力モードにおいて上記中間ノード対から第２の基準ノードに至る一対の電流経路にその入力バッファ回路に供給された入力信号対に対応する一対の入力電流を発生させることで上記中間ノード対から上記共通ノード対に至る一対の電流経路に上記電流信号対を発生させ、上記遮断モードにおいて上記一対の入力電流の発生を停止する電圧電流変換部とを備える。上記受信回路では、複数の入力バッファ回路の各々の中間ノード対は、出力回路の共通ノード対に共通に接続される。そのため、入力バッファ回路のそれぞれの配置に拘わらず、入力バッファ回路間において中間ノード対に付加される負荷を等しくすることができるので、入力バッファ回路間における周波数特性のばらつきを低減できる。
　好ましくは、上記複数の入力バッファ回路の各々は、上記共通ノード対からその入力バッファ回路の中間ノード対に至る一対の電流経路に形成され、第１のバイアス電圧がゲート対に供給される入力側トランジスタ対をさらに含む。このように構成することにより、中間ノード対における電圧変動を抑制できるので、第１の定電流発生部は、定電流を正確に供給できる。
　好ましくは、上記複数の入力バッファ回路の各々は、上記出力モードにおいて上記入力側トランジスタ対のゲート対に上記第１のバイアス電圧を供給し、上記遮断モードにおいて上記第１のバイアス電圧の供給を停止する第１の電圧生成部をさらに含む。このように構成することにより、遮断モードである入力バッファ回路から共通ノード対にノイズが伝播することを防止できる。
　好ましくは、上記出力回路は、上記共通ノード対から上記第２の基準ノードに至る一対の電流経路に一対の定電流を発生させる第２の定電流発生部と、上記電圧信号対を出力するための出力ノード対から上記共通ノード対に至る一対の電流経路に形成され、第２のバイアス電圧がゲート対に供給される出力側トランジスタ対と、上記出力ノード対から第３の基準ノードに至る一対の電流経路に形成された負荷抵抗対とを含む。このように構成することにより、従来よりも入力インピーダンスを小さくできるため、周波数特性を向上させることができる。
　好ましくは、上記第３の基準ノードに供給される電圧は、上記第１の基準ノードに供給される電圧よりも低く、上記第２の基準ノードに供給される電圧よりも高い。このように構成することにより、出力回路の後段に接続される装置を低耐圧化することができ、後段の装置の周波数特性を向上させることができる。
　この発明のもう１つの局面に従うと、受信回路は、複数の入力信号のうちいずれか１つを選択的に受信する回路であって、上記複数の入力信号がそれぞれ供給され、自己に供給された入力信号に対応する電流信号を共通ノードに供給する出力モードと上記電流信号の供給を停止する遮断モードとを切換可能な複数の入力バッファ回路と、上記共通ノードに供給された電流信号を電圧信号に変換する出力回路とを備え、上記複数の入力バッファ回路の各々は、上記出力モードにおいて上記共通ノードに繋がる中間ノードから第１の基準ノードに至る電流経路に定電流を発生させ、上記遮断モードにおいて上記定電流の発生を停止する第１の定電流発生部と、上記出力モードにおいて上記中間ノードから第２の基準ノードに至る電流経路にその入力バッファ回路に供給された入力信号に対応する入力電流を発生させることで上記中間ノードから上記共通ノードに至る電流経路に上記電流信号を発生させ、上記遮断モードにおいて上記入力電流の発生を停止する電圧電流変換部とを備える。上記受信回路では、複数の入力バッファ回路の各々の中間ノードは、出力回路の共通ノードに共通に接続されるので、入力バッファ回路間における周波数特性のばらつきを低減できる。
　以上のように、入力バッファ回路間における周波数特性のばらつきを低減できる。
図１は、実施形態１による受信回路の構成例を示す図である。 図２は、図１に示した電圧生成部の構成例を示す図である。 図３は、図１に示した入力バッファ回路の変形例について説明するための図である。 図４は、図１に示した出力回路の変形例について説明するための図である。 図５は、実施形態２による受信回路の構成例を示す図である。 図６は、実施形態３における入力バッファ回路の構成例を示す図である。 図７は、実施形態３における出力回路の構成例を示す図である。 図８は、出力回路の変形例について説明するための図である。 図９は、入力バッファ回路の変形例について説明するための図である。 図１０は、受信回路の変形例について説明するための図である。 図１１は、図１に示した受信回路を備える受信ＬＳＩの構成例を示す図である。 図１２は、多対一通信について説明するための図である。 図１３は、多対一通信に対応した従来の受信回路の構成を示す図である。 図１４は、図１３に示した受信回路を備える従来の受信ＬＳＩの構成を示す図である。
符号の説明
　１１　　入力バッファ回路
　１２　　出力回路
　１０１　　定電流発生部
　１０２　　電圧電流変換部
　１０３ａ，１０３ｂ　　入力側トランジスタ
　１０４　　電圧生成部
　１０５　　定電流発生部
　１０６ａ，１０６ｂ　　出力側トランジスタ
　１０７ａ，１０７ｂ　　負荷抵抗
　２３　　リセット回路
　３０１　　出力側電圧固定部
　３０２　　入力側電圧固定部
　ＲＲＲ　　抵抗素子
　ＣＣＣ　　容量素子
　以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（実施形態１）
　図１は、この発明の実施形態１による受信回路の構成例を示す。この受信回路は、複数の差動信号（一対の入力信号Ｓａ，Ｓｂ）のうちいずれか１つを選択的に受信するものであり、複数の差動信号がそれぞれ供給される複数の入力バッファ回路１１，１１，…と、出力回路１２とを備える。
　入力バッファ回路１１，１１，…の各々は、選択信号ＳＥＬによって出力モードと遮断モードとを切換可能であり、選択信号ＳＥＬが活性化状態である場合（選択信号ＳＥＬが供給される場合）には出力モードに設定され、選択信号ＳＥＬが非活性化状態である場合（選択信号ＳＥＬが供給されない場合）には遮断モードに設定される。入力バッファ回路１１，１１，…の各々は、出力モードでは自己に供給された入力信号Ｓａ，Ｓｂに対応する電流信号Ｉａ，Ｉｂを共通ノードＮＣａ，ＮＣｂに供給し、遮断モードでは電流信号Ｉａ，Ｉｂの供給を停止する。出力回路１２は、共通ノードＮＣａ，ＮＣｂに供給された電流信号Ｉａ，Ｉｂを電圧信号ＶＯａ，ＶＯｂに変換する。受信対象とする差動信号が供給される入力バッファ回路１１を出力モードに設定するとともに他の入力バッファ回路１１，１１，…を遮断モードに設定することにより、受信対象とする差動信号に対応する電圧信号対を出力できる。
　また、入力バッファ回路１１，１１，…の各々において、中間ノードＮＭａ，ＮＭｂは、入力側トランジスタ１０３ａ，１０３ｂを介して出力回路１２の共通ノードＮＣａ，ＮＣｂに共通に接続されている。これにより、入力バッファ回路１１，１１，…のそれぞれの配置に拘わらず、入力バッファ回路１１，１１，…の各々の出力端に付加される負荷（寄生配線容量や寄生配線抵抗など）を等しくすることができ、入力バッファ回路１１，１１，…の間における周波数特性のばらつきを低減でき、安定した受信を実現できる。
　　〔入力バッファ回路〕
　入力バッファ回路１１，１１，…の各々は、定電流発生部１０１と、電圧電流変換部１０２と、入力側トランジスタ１０３ａ，１０３ｂと、電圧生成部１０４とを含む。
　定電流発生部１０１は、定電流源ＣＳａ，ＣＳｂと、選択信号ＳＥＬに応答して定電流源ＣＳａ，ＣＳｂと電源ノード（電源電圧ＶＤＤ１が供給されるノード）との接続を切り換えるスイッチ素子ＳＷａ，ＳＷｂとを含む。選択信号ＳＥＬが活性化状態である場合、スイッチ素子ＳＷａ，ＳＷｂがオンになり、電源ノードから定電流源ＣＳａ，ＣＳｂを介して中間ノードＮＭａ，ＮＭｂに至る一対の電流経路に一対の定電流が発生する。一方、選択信号ＳＥＬが非活性化状態である場合、スイッチ素子ＳＷａ，ＳＷｂがオフになり、定電流源ＣＳａ，ＣＳｂが電源ノードから切り離されて定電流の供給が停止する。
　電圧電流変換部１０２は、入力信号Ｓａ，Ｓｂがゲートにそれぞれ供給される差動トランジスタＴａ，Ｔｂと、定電流源ＣＳｃと、選択信号ＳＥＬに応答して定電流源ＣＳｃと接地ノード（接地電圧ＧＮＤが供給されるノード）との接続を切り換えるスイッチ素子ＳＷｃとを含む。
　選択信号ＳＥＬが活性化状態である場合、スイッチ素子ＳＷｃがオンになる。これにより、差動トランジスタＴａ，Ｔｂによって入力信号Ｓａ，Ｓｂが一対の入力電流に変換され、中間ノードＮＭａ，ＮＭｂから差動トランジスタＴａ，Ｔｂ，定電流源ＣＳｃを介して接地ノードに至る一対の電流経路において差動トランジスタＴａ，Ｔｂによって得られた一対の入力電流が発生する。また、定電流発生部１０１によって中間ノードＮＭａ，ＮＭｂのそれぞれに定電流が供給されているので、中間ノードＮＭａ，ＮＭｂから共通ノードＮＣａ，ＮＣｂに至る一対の電流経路には、定電流対と入力電流対との差に応じた一対の電流が電流信号Ｉａ，Ｉｂとして発生する。一方、選択信号ＳＥＬが非活性化状態である場合、スイッチ素子ＳＷｃがオフになり、定電流源ＣＳｃが接地ノードから切り離され、その結果、入力信号Ｓａ，Ｓｂに対応する一対の入力電流が発生しなくなる。
　入力側トランジスタ１０３ａ，１０３ｂは、共通ノードＮＣａ，ＮＣｂから中間ノードＮＭａ，ＮＭｂに至る一対の電流経路に形成され、それぞれのゲートにはバイアス電圧ＶＢ１が供給される。入力側トランジスタ１０３ａ，１０３ｂのゲートにバイアス電圧ＶＢ１を供給することにより、中間ノードＮＭａ，ＮＭｂにおける電圧変動を抑制できるので、定電流源ＣＳａ，ＣＳｂの各々は、定電流を正確に供給できる。
　電圧生成部１０４は、選択信号ＳＥＬが活性化状態である場合にはバイアス電圧ＶＢ１を生成する。これにより、入力側トランジスタ１０３ａ，１０３ｂがオン状態になり、電流信号Ｉａ，Ｉｂが入力側トランジスタ１０３ａ，１０３ｂを介して共通ノードＮＣａ，ＮＣｂに供給される。また、電圧生成部１０４は、選択信号ＳＥＬが非活性化状態である場合にはバイアス電圧ＶＢ１の供給を停止する。これにより、入力側トランジスタ１０３ａ，１０３ｂがオフ状態になるので、遮断モードである入力バッファ回路１１から共通ノードＮＣａ，ＮＣｂにノイズが伝播することを防止できる。例えば、図２のように、電圧生成部１０４は、カレントミラー回路を構成するトランジスタＴ１，Ｔ２と、ｐＭＯＳトランジスタＴ３と、選択信号ＳＥＬに応答してオン／オフするスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３とを含む。
　　〔出力回路〕
　出力回路１２は、定電流発生部１０５と、出力側トランジスタ１０６ａ，１０６ｂと、負荷抵抗１０７ａ，１０７ｂとを含む。
　定電流発生部１０５は、共通ノードＮＣａ，ＮＣｂから接地ノードに至る一対の電流経路に一対の定電流を発生させる。これにより、電源ノード（電源電圧ＶＤＤ２が供給されるノード）から出力ノードＮＯａ，ＮＯｂを介して共通ノードＮＣａ，ＮＣｂに至る一対の電流経路に電流信号Ｉａ，Ｉｂが流れる。例えば、定電流発生部１０５は、定電流源ＣＳｄ，ＣＳｅを含む。
　出力側トランジスタ１０６ａ，１０６ｂは、出力ノードＮＯａ，ＮＯｂから共通ノードＮＣａ，ＮＣｂに至る一対の電流経路に形成され、出力側トランジスタ１０６ａ，１０６ｂのゲートには、バイアス電圧ＶＢ２が供給される。このように、共通ノードＮＣａ，ＮＣｂに出力側トランジスタ１０６ａ，１０６ｂが接続されているので、出力回路１２の入力インピーダンスは、出力側トランジスタ１０６ａ，１０６ｂの相互コンダクタンスの逆数とほぼ等しくなる。これにより、従来よりも入力インピーダンスを小さくできるため、受信回路の周波数特性を向上させることができる。
　負荷抵抗１０７ａ，１０７ｂは、電源ノードから出力ノードＮＯａ，ＮＯｂに至る一対の電流経路に形成される。この負荷抵抗１０７ａ，１０７ｂによって電流信号Ｉａ，Ｉｂは電圧信号ＶＯａ，ＶＯｂに変換される。
　　〔電源電圧の大きさ〕
　なお、電源電圧ＶＤＤ２は、電源電圧ＶＤＤ１よりも低くても良い。このように構成することにより、電圧信号ＶＯａ，ＶＯｂのコモンモード電位を入力信号Ｓａ，Ｓｂのコモンモード電位よりも低くできるので、出力回路１２の後段に接続される装置の耐圧制限を緩和できる。すなわち、電圧信号ＶＯａ，ＶＯｂが入力信号Ｓａ，Ｓｂと同一のコモンモード電位を有する場合と比較して、後段の装置を構成するトランジスタの耐圧を低くできる。例えば、後段の装置をｐＭＯＳトランジスタよりも耐圧の低いｎＭＯＳトランジスタで構成できる。また、一般的に、トランジスタの耐圧を低くする程、トランジスタの利得帯域幅積（ｆｔ）を高くできる。そのため、後段の装置を低耐圧化することにより、後段の装置の周波数特性を向上させることができる。
　　〔定電流の大きさ〕
　また、定電流発生部１０５によって供給される定電流を定電流発生部１０１によって供給される定電流よりも大きくしても良い。入力バッファ回路１１において、定電流発生部１０１から一対の定電流が供給されている場合に電圧電流変換部１０２が遮断モードになると、定電流発生部１０１からの一対の定電流がすべて出力回路１２の共通ノードＮＣａ，ＮＣｂに流れ込んでしまう。例えば、入力信号Ｓａ，Ｓｂのコモンモード電位が低下して差動トランジスタＴａ，Ｔｂの両方がオフ状態になると、このような現象が生じる。ここで、定電流発生部１０５の定電流が定電流発生部１０１の定電流よりも小さい場合、共通ノードＮＣａ，ＮＣｂの電圧が上昇して出力側トランジスタ１０６ａ，１０６ｂが破壊されてしまうおそれがある。したがって、定電流発生部１０５の定電流を定電流発生部１０１の定電流よりも大きくすることにより、共通ノードＮＣａ，ＮＣｂの電圧上昇を防止できる。
　（入力バッファ回路の変形例）
　図３のように、入力バッファ回路１１は、図１に示した電圧電流変換部１０２に代えて、ハイパスフィルタ特性を有する電圧電流変換部１０２ａを含んでいても良い。電圧電流変換部１０２ａは、図１に示した電圧電流変換部１０２の構成に加えて、抵抗素子ＲＲＲおよび容量素子ＣＣＣを含む。また、電圧電流変換部１０２ａは、定電流源ＣＳｃ，スイッチ素子ＳＷｃに代えて、定電流源ＣＳｃ１，ＣＳｃ２，スイッチ素子ＳＷｃ１，ＳＷｃ２を含む。このように構成することにより、高周波信号の減衰を抑制でき、受信回路の受信可能帯域を拡張できる。なお、抵抗素子ＲＲＲの抵抗値や容量素子ＣＣＣの容量値は可変であっても良い。このように構成することにより、入力バッファ回路１１のＤＣゲイン値やカットオフ周波数を調整できる。また、入力信号Ｓａ，Ｓｂの周波数や振幅に応じて設定することにより、受信波形を最良な状態に設定できる。
　（出力回路の変形例）
　また、図４のように、出力回路１２は、図１に示した構成に加えて、電流源ＣＳ１，ＣＳ２を含んでいても良い。電流源ＣＳ１は、電源ノードと出力ノードＮＯａとの間で負荷抵抗１０７ａと並列に接続され、電流源ＣＳ２は、電源ノードと出力ノードＮＯｂとの間で負荷抵抗１０７ｂと並列に接続される。このように構成することにより、出力ノードＮＯａ，ＮＯｂから共通ノードＮＣａ，ＮＣｂに至る一対の電流経路の電流量を増加させることができ、出力回路１２の入力インピーダンスをさらに低減できる。
　（実施形態２）
　図５は、この発明の実施形態２による受信回路の構成例を示す。この受信回路は、図１に示した出力回路１２に代えて出力回路２２およびリセット回路２３を備える。
　　〔出力回路〕
　出力回路２２は、図１に示した定電流発生部１０５に代えて定電流発生部２０５を含むとともに電圧生成部２０２をさらに含む。電圧生成部２０２は、出力回路２２をリセット状態にするためのリセット信号ＲＥＳＥＴに応答してバイアス電圧ＶＢ２の供給／非供給を切り換える。定電流発生部２０５は、定電流源ＣＳｄ，ＣＳｅと、リセット信号ＲＥＳＥＴに応答して定電流源ＣＳｄ，ＣＳｅと接地ノードとの接続を切り換えるスイッチ素子ＳＷｄ，ＳＷｅとを含む。
　リセット信号ＲＥＳＥＴが非活性化状態である場合では、電圧生成部２０２は、出力側トランジスタ１０６ａ，１０６ｂのゲートにバイアス電圧ＶＢ２を供給する。また、スイッチ素子ＳＷｄ，ＳＷｅがオンになり、共通ノードＮＣａ，ＮＣｂから接地ノードに至る一対の電流経路に一対の定電流が発生する。これにより、入力バッファ回路１１からの電流信号Ｉａ，Ｉｂを電圧信号ＶＯａ，ＶＯｂに変換できる。一方、リセット信号ＲＥＳＥＴが活性化状態である場合では、電圧生成部２０２は、バイアス電圧ＶＢ２の供給を停止する。また、スイッチ素子ＳＷｄ，ＳＷｅがオフになり、定電流源ＣＳｄ，ＣＳｅが接地ノードから切り離されて定電流が発生しなくなる。これにより、出力回路２２がリセット状態になる。
　　〔リセット回路〕
　リセット回路２３は、リセット信号ＲＥＳＥＴに応答して選択信号ＳＥＬの通過／遮断を切り換えることにより、入力バッファ回路１１，１１，…の動作モードを制御する。リセット回路２３は、入力バッファ回路１１，１１，…にそれぞれ対応する論理積回路２０１，２０１，…を含む。論理積回路２０１，２０１，…の各々は、リセット信号ＲＥＳＥＴに応答して選択信号ＳＥＬの通過／遮断を切り換える。
　リセット信号ＲＥＳＥＴが非活性化状態である場合（ここでは、リセット信号ＲＥＳＥＴがハイレベルである場合）には、リセット回路２３は、選択信号ＳＥＬを入力バッファ回路１１，１１，…に通過させる。これにより、入力バッファ回路１１，１１，…の各々の動作モードは、選択信号ＳＥＬによって制御される。一方、リセット信号ＲＥＳＥＴが活性化状態である場合（ここでは、リセット信号ＲＥＳＥＴがローレベルである場合）には、リセット回路２３は、選択信号ＳＥＬを遮断する。これにより、入力バッファ回路１１，１１，…の各々において選択信号ＳＥＬが非活性化状態になったことになり、入力バッファ回路１１，１１，…の各々は遮断モードに強制的に設定される。
　以上のように、出力回路２２がリセット状態である場合に選択信号ＳＥＬの状態に拘わらず入力バッファ回路１１，１１，…の全てを遮断モードに強制的に設定することにより、入力バッファ回路１１，１１，…から不要な電流信号Ｉａ，Ｉｂが供給されることを防止できるので、出力回路の入力端（共通ノードＮＣａ，ＮＣｂ）における電圧変動を抑制できる。
　（実施形態３）
　次に、図５～図７を参照して、この発明の実施形態３による受信回路について説明する。この受信回路は、図５に示した入力バッファ回路１１，１１，…および出力回路２２に代えて、入力バッファ回路３１，３１，…（図６参照）と、出力回路３２（図７参照）とを備える。
　　〔入力バッファ回路〕
　図６に示した入力バッファ回路３１は、図１に示した構成に加え、入力側電圧固定部３０１を含む。入力側電圧固定部３０１は、リセット信号ＲＥＳＥＴに応答して入力側トランジスタ１０３ａ，１０３ｂのドレインと接地ノードとの接続を切り換えるプルダウントランジスタ３１１ａ，３１１ｂを含む。
　リセット信号ＲＥＳＥＴが活性化状態である場合（ここでは、リセット信号ＲＥＳＥＴがローレベルである場合）には、プルダウントランジスタ３１１ａ，３１１ｂがオン状態になり、入力側トランジスタ１０３ａ，１０３ｂのドレイン電圧が固定される。これにより、入力側トランジスタ１０３ａ，１０３ｂのドレインに繋がる出力回路３２の入力端（共通ノードＮＣａ，ＮＣｂ）における電圧変動を抑制できる。一方、リセット信号ＲＥＳＥＴが非活性化状態である場合（ここでは、リセット信号ＲＥＳＥＴがハイレベルである場合）には、プルダウントランジスタ３１１ａ，３１１ｂがオフ状態になり、入力側トランジスタ１０３ａ，１０３ｂのドレイン電圧の固定が解除される。
　　〔出力回路〕
　図７に示した出力回路３２は、図５に示した構成に加えて、出力側電圧固定部３０２を備える。出力側電圧固定部３０２は、リセット信号ＲＥＳＥＴに応答して共通ノードＮＣａ，ＮＣｂと接地ノードとの接続を切り換えるプルダウントランジスタ３１２ａ，３１２ｂを含む。
　リセット信号ＲＥＳＥＴが活性化状態である場合、プルダウントランジスタ３１２ａ，３１２ｂがオンになり、共通ノードＮＣａ，ＮＣｂの電圧が固定される。これにより、共通ノードＮＣａ，ＮＣｂにおける電圧変動を抑制できる。一方、リセット信号ＲＥＳＥＴが非活性化状態である場合には、プルダウントランジスタ３１２ａ，３１２ｂがオフ状態になり、電圧の固定が解除される。
　以上のように、出力回路３２がリセット状態である場合に共通ノードＮＣａ，ＮＣｂの電圧を確定させることができるので、共通ノードＮＣａ，ＮＣｂにおける電圧変動をさらに抑制できる。なお、入力側電圧固定部３０１および出力側電圧固定部３０２は、図１に示した受信回路にも適用可能である。すなわち、入力側電圧固定部３０１および出力側電圧固定部３０２の少なくとも一方を設けることにより、出力回路１２をリセット状態に設定できる。
　（出力回路の構成）
　以上の各実施形態において、出力回路を図８のように構成しても良い。図８に示した出力回路１２ｂは、共通ノードＮＣａ，ＮＣｂから接地ノードに至る一対の電流経路に形成された負荷抵抗１０７ａ，１０７ｂを含む。このように構成した場合も、入力バッファ回路の各々の中間ノードＮＭａ，ＮＭｂを出力回路１２ｂの共通ノードＮＣａ，ＮＣｂに共通に接続させることができるので、入力バッファ回路間における周波数特性のばらつきを低減できる。
　（入力バッファ回路の構成）
　なお、入力バッファ回路の構成は、多種多様であり、図１，図３，図６に示した構成に限定されない。例えば、図９のように、入力バッファ回路１１は、差動トランジスタＴａ，Ｔｂのそれぞれのドレインが定電流源ＣＳｃに共通に接続されている電圧電流変換部１０２に代えて、差動トランジスタＴａ，Ｔｂのドレインが接地ノードに直接接続されている電圧電流変換部１０２ｂを含んでいても良い。
　また、図９からわかるように、各実施形態による受信回路は、差動信号だけでなく単一の入力信号を受信するものであってもよい。例えば、入力バッファ回路１１，１１，…のそれぞれに差動信号ではなく単一の入力信号Ｓａが供給され、入力バッファ回路１１，１１，…の各々が入力信号Ｓａに対応する電流信号Ｉａを供給し、出力回路１２が共通ノードＮＣａに供給された電流信号Ｉａを電圧信号ＶＯａに変換するように構成しても良い。
　（受信回路の変形例）
　なお、図１０のように、各実施形態における受信回路を、接地電圧ＧＮＤを基準とする差動信号Ｓａ，Ｓｂを受信できるように構成しても良い。図１０に示した受信回路は、入力バッファ回路１１ｃ，１１ｃ，…と、出力回路１２ｃとを備える。入力バッファ回路１１ｃ，１１ｃ，…の各々は、定電流発生部１０１ｃと、電圧電流変換部１０２ｃとを含む。定電流発生部１０１ｃは、出力モードにおいて中間ノードＮＭａ，ＮＭｂから接地ノードに至る一対の電流経路に一対の定電流を発生させ、遮断モードにおいて一対の定電流の発生を停止する。電圧電流変換部１０２ｃは、出力モードにおいて中間ノードＮＭａ，ＮＭｂから電源ノード（電源電圧ＶＤＤ１が供給されるノード）に至る一対の電流経路に入力信号Ｓａ，Ｓｂに対応する一対の入力電流を発生させることで一対の電流信号Ｉａ，Ｉｂを発生させ、遮断モードにおいて一対の入力電流の発生を停止する。出力回路１２ｃは、共通ノードＮＣａ，ＮＣｂに供給された電流信号Ｉａ，Ｉｂを電圧信号ＶＯａ，ＶＯｂに変換する。このように構成した場合も、入力バッファ回路１１ｃ，１１ｃ，…の各々の中間ノードＮＭａ，ＮＭｂを共通ノードＮＣａ，ＮＣｂに共通に接続できるので、入力バッファ回路１１ｃ，１１ｃ，…の間における周波数ばらつきを低減できる。
　（受信システム）
　図１１のように、各実施形態における受信回路は、受信ＬＳＩ（受信システム）に適用可能である。図１１に示した受信ＬＳＩは、２４個のＩ／Ｏセルと、１２個の入力バッファ回路１１，１１ｘ，…と、４個の出力回路１２，１２ｘ，…と、４個の信号処理装置１３，１３ｘ，…とを備える。また、３個の入力バッファ回路，１個の出力回路，および１個の信号処理装置によって１つのデータチャネルが構成される。例えば、３個の入力バッファ回路１１，１１，１１と出力回路１２は、信号処理装置１３と同一のデータチャネルに属する。同様に、入力バッファ回路１１ｘ，１１ｙ，１１ｚ，出力回路１２ｘ，１２ｙ，１２ｚは、それぞれ、信号処理装置１３ｘと同一のデータチャネル，信号処理装置１３ｙと同一のデータチャネル，信号処理装置１３ｚと同一のデータチャネルに属する。
　入力ポート０，入力ポート１，入力ポート２の各々には、８個のＩ／Ｏセルの配置に応じて４個の入力バッファ回路１１，１１ｘ，１１ｙ，１１ｚが配置される。また、入力ポート０，入力ポート１，入力ポート２にそれぞれ形成された入力バッファ回路１１，１１，１１は、共通の配線対を介して出力回路１２に接続される。信号処理装置１３は、出力回路１２からの電圧信号ＶＯａ，ＶＯｂを処理する。なお、他のデータチャネルにおける接続関係は、入力バッファ回路１１，１１，１１と，出力回路１２，および信号処理装置１３が属するデータチャネルと同様であるので、ここでは図示を省略する。この受信ＬＳＩでは、入力バッファ回路間における周波数ばらつきを低減できるので、信号処理装置は、正常に信号処理を実行できる。
　以上のように、この発明による受信回路は、入力バッファ回路間における周波数特性のばらつきを低減でき、安定した受信を実現できるので、多対一通信を必要とする高速信号伝送システムなどに有用である。

Claims (16)

  1. 　複数の入力信号対のうちいずれか１対を選択的に受信する回路であって、
    　前記複数の入力信号対がそれぞれ供給され、自己に供給された入力信号対に対応する電流信号対を共通ノード対に供給する出力モードと、前記電流信号対の供給を停止する遮断モードとを切換可能な複数の入力バッファ回路と、
    　前記共通ノード対に供給された電流信号対を電圧信号対に変換する出力回路とを備え、
    　前記複数の入力バッファ回路の各々は、
    　　前記出力モードにおいて前記共通ノード対に繋がる中間ノード対から第１の基準ノードに至る一対の電流経路に一対の定電流を発生させ、前記遮断モードにおいて前記一対の定電流の発生を停止する第１の定電流発生部と、
    　　前記出力モードにおいて前記中間ノード対から第２の基準ノードに至る一対の電流経路に当該入力バッファ回路に供給された入力信号対に対応する一対の入力電流を発生させることで前記中間ノード対から前記共通ノード対に至る一対の電流経路に前記電流信号対を発生させ、前記遮断モードにおいて前記一対の入力電流の発生を停止する電圧電流変換部とを備える
    ことを特徴とする受信回路。
  2. 　請求項１において、
    　前記複数の入力バッファ回路の各々は、
    　　前記共通ノード対から当該入力バッファ回路の中間ノード対に至る一対の電流経路に形成され、第１のバイアス電圧がゲート対に供給される入力側トランジスタ対をさらに含む
    ことを特徴とする受信回路。
  3. 　請求項２において、
    　前記複数の入力バッファ回路の各々は、
    　　前記出力モードにおいて前記入力側トランジスタ対のゲート対に前記第１のバイアス電圧を供給し、前記遮断モードにおいて前記第１のバイアス電圧の供給を停止する第１の電圧生成部をさらに含む
    ことを特徴とする受信回路。
  4. 　請求項３において、
    　前記出力回路は、
    　　前記共通ノード対から前記第２の基準ノードに至る一対の電流経路に一対の定電流を発生させる第２の定電流発生部と、
    　　前記電圧信号対を出力するための出力ノード対から前記共通ノード対に至る一対の電流経路に形成され、第２のバイアス電圧がゲート対に供給される出力側トランジスタ対と、
    　　前記出力ノード対から第３の基準ノードに至る一対の電流経路に形成された負荷抵抗対とを含む
    ことを特徴とする受信回路。
  5. 　請求項４において、
    　前記第３の基準ノードに供給される電圧は、前記第１の基準ノードに供給される電圧よりも低く、前記第２の基準ノードに供給される電圧よりも高い
    ことを特徴とする受信回路。
  6. 　請求項４において、
    　前記第２の定電流発生部によって発生される定電流は、前記第１の定電流発生部によって発生される定電流よりも大きい
    ことを特徴とする受信回路。
  7. 　請求項４において、
    　前記出力回路は、前記出力ノード対から前記第３の基準ノードに至る一対の電流経路において前記負荷抵抗対と並列に形成された電流源対をさらに含む
    ことを特徴とする受信回路。
  8. 　請求項４において、
    　リセット信号に応答して前記複数の入力バッファ回路のそれぞれを前記遮断モードに強制的に設定するリセット回路をさらに備え、
    　前記出力回路は、前記リセット信号が非活性化状態である場合には前記出力側トランジスタ対のゲート対に前記第２のバイアス電圧を供給し、前記リセット信号が活性化状態である場合には前記第２のバイアス電圧の供給を停止する第２の電圧生成部をさらに備え、
    　前記第２の定電流発生部は、前記リセット信号が非活性化状態である場合には前記共通ノード対から前記第２の基準ノードに至る一対の電流経路に前記一対の定電流を発生させ、前記リセット信号が活性化状態である場合には前記一対の定電流の発生を停止する
    ことを特徴とする受信回路。
  9. 　請求項２において、
    　前記複数の入力バッファ回路の各々は、リセット信号が活性化状態である場合には当該入力バッファ回路の前記入力側トランジスタ対のそれぞれのドレイン電圧を固定し、前記リセット信号が非活性化状態である場合には前記ドレイン電圧の固定を解除する入力側電圧固定部をさらに含む
    ことを特徴とする受信回路。
  10. 　請求項１において、
    　前記出力回路は、リセット信号が活性化状態である場合には前記共通ノード対のそれぞれの電圧を固定し、前記リセット信号が非活性化状態である場合には前記共通ノード対に対する電圧の固定を解除する出力側電圧固定部をさらに含む
    ことを特徴とする受信回路。
  11. 　請求項１において、
    　前記出力回路は、前記共通ノード対から前記第２の基準ノードに至る一対の電流経路に形成された負荷抵抗対を含む
    ことを特徴とする受信回路。
  12. 　請求項１において、
    　前記電圧電流変換部は、
    　　前記中間ノード対から前記第２の基準ノードに至る一対の電流経路に形成され、前記入力信号対がゲート対に供給される差動トランジスタ対と、
    　　前記差動トランジスタ対のソース対の間に並列に形成された抵抗素子および容量素子とを含む
    ことを特徴とする受信回路。
  13. 　請求項１２において、
    　前記抵抗素子の抵抗値および前記容量素子の容量値のうち少なくとも１つは可変である
    ことを特徴とする受信回路。
  14. 　請求項１に記載の受信回路と、
    　前記受信回路からの電圧信号対を処理する信号処理装置とを備える
    ことを特徴とする受信システム。
  15. 　複数の入力信号のうちいずれか１つを選択的に受信する回路であって、
    　前記複数の入力信号がそれぞれ供給され、自己に供給された入力信号に対応する電流信号を共通ノードに供給する出力モードと、前記電流信号の供給を停止する遮断モードとを切換可能な複数の入力バッファ回路と、
    　前記共通ノードに供給された電流信号を電圧信号に変換する出力回路とを備え、
    　前記複数の入力バッファ回路の各々は、
    　　前記出力モードにおいて前記共通ノードに繋がる中間ノードから第１の基準ノードに至る電流経路に定電流を発生させ、前記遮断モードにおいて前記定電流の発生を停止する第１の定電流発生部と、
    　　前記出力モードにおいて前記中間ノードから第２の基準ノードに至る電流経路に当該入力バッファ回路に供給された入力信号に対応する入力電流を発生させることで前記中間ノードから前記共通ノードに至る電流経路に前記電流信号を発生させ、前記遮断モードにおいて前記入力電流の発生を停止する電圧電流変換部とを備える
    ことを特徴とする受信回路。
  16. 　請求項１５に記載の受信回路と、
    　前記受信回路からの電圧信号を処理する信号処理装置とを備える
    ことを特徴とする受信システム。
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