JP4911794B2 - 受信回路、受信システム - Google Patents
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Description
この発明は複数の入力信号のうちいずれか1つを選択的に受信する受信回路に関する。
近年、映像の高画質化や音声の高音質化に伴って機器間を伝送する情報量が増加しており、それに伴って機器間の信号伝送速度の向上が望まれている。例えば、HDMI(High Definition Multimedia Interface)に準拠した表示装置において画素数が“1920×1080”であるパネルに動画像を表示する場合、インターレース方式では約750Mbpsの速度で信号の送受信を行う必要があり、プログレッシブ方式では倍の約1.5Gbpsの速度が必要となる。このような数Gbpsを超える超高速の送受信を実現するためには、受信装置の受信可能帯域(受信装置が入力信号を正常に受信できる周波数帯域)を数GHz以上に設定するとともに、受信装置の内部における信号減衰を極力小さく抑える必要がある。
また、近年では、図12のように、複数の送信装置を1つの受信装置に接続して多対一通信を行うことが必要とされてきている。例えば、表示機器の3つの入力ポートにDVDレコーダ,デジタルビデオカメラ,およびプロジェクターを個別に接続し、これらの中からいずれか1つを選択して映像を表示することが求められている。図12では、送信装置8,8,…の各々に含まれる送信LSI81は、伝送路を介して受信装置9の受信LSI90に接続される。受信装置9内において伝送路から受信LSI90に至る信号経路には、終端抵抗R90が設けられている。受信LSI90は、選択信号SELに応答して送信装置8,8,…のうちいずれか1つからの信号を選択的に受信する。
図13は、このような多対一通信に対応した従来の受信回路の構成を示す。この受信回路は、複数の送信装置から送信された複数の差動信号(入力信号Sa,Sb)にそれぞれ対応する入力バッファ回路91,91,…と、セレクタ92とを含む。
入力バッファ回路91,91,…のうち選択信号SELが供給された入力バッファ回路では、信号選択部901が電圧電流変換部902を駆動させ、電圧電流変換部902が差動信号(入力信号Sa,Sb)を一対の電流に変換し、負荷抵抗903が電圧電流変換部902によって得られた一対の電流を電圧信号V91a,V91bに変換する。
セレクタ92は、入力バッファ回路91,91,…にそれぞれ対応する信号入力部904,904,…と、負荷抵抗905と、定電流源913とを含む。信号入力部904,904,…のうち選択信号SELが供給された信号入力部では、カスコードトランジスタ対(911a,911b)がオン状態になり、入力トランジスタ対(912a,912b)が入力バッファ回路91からの電圧信号V91a,V91bを一対の電流に変換する。この入力トランジスタ対(912a,912b)によって得られた一対の電流は、負荷抵抗905によって電圧信号VOa,VObに変換される。このように、入力バッファ回路91,91,…のうちいずれか1つとその入力バッファ回路91に対応する信号入力部904とに選択信号SELを供給することにより、複数の差動信号(入力信号Sa,Sb)のうちいずれか1つを選択的に受信できる。なお、セレクタ92の構成は、特許文献1や特許文献2にも開示されている。
図14は、図13に示した受信回路を備える受信LSIの構成を示す。この受信LSIでは、入力ポート0,入力ポート1,入力ポート2の各々は、4つのデータチャネルで構成されている。各入力ポートにおいて、8個のI/Oセルの配置に応じて4個の入力バッファ回路91,91x,91y,91zが配置される。また、入力ポート0,入力ポート1,入力ポート2にそれぞれ形成された入力バッファ回路91,91,91は、個別の配線対を介してセレクタ92に接続される。なお、入力バッファ回路91xとセレクタ92x,入力バッファ回路91yとセレクタ92y,入力バッファ回路91zとセレクタ92zのそれぞれの接続関係は、入力バッファ回路91とセレクタ92の接続関係と同様であるので、ここでは図示を省略する。
しかしながら、従来の受信回路では、入力バッファ回路とセレクタとを結ぶ配線の長さが入力バッファ回路ごとに異なる。入力バッファ回路とセレクタとを結ぶ配線が長くなる程、入力バッファ回路の出力端に付加される負荷(寄生配線容量や寄生配線抵抗)が増加して受信可能帯域が狭くなる。そのため、入力バッファ回路間において周波数特性のばらつきが生じてしまい、安定した受信を実現できない。例えば、ある入力信号については正常に受信できるが、受信対象を別の入力信号に切り換えると正常に受信できなくなるといった現象が生じてしまう。
そこで、この発明は、入力バッファ回路間における周波数特性のばらつきを低減できる受信回路を提供することを目的とする。
この発明の1つの局面に従うと、受信回路は、複数の入力信号対のうちいずれか1対を選択的に受信する回路であって、上記複数の入力信号対がそれぞれ供給され、自己に供給された入力信号対に対応する電流信号対を共通ノード対に供給する出力モードと上記電流信号対の供給を停止する遮断モードとを切換可能な複数の入力バッファ回路と、上記共通ノード対に供給された電流信号対を電圧信号対に変換する出力回路とを備え、上記複数の入力バッファ回路の各々は、上記出力モードにおいて上記共通ノード対に繋がる中間ノード対から第1の基準ノードに至る一対の電流経路に一対の定電流を発生させ、上記遮断モードにおいて上記一対の定電流の発生を停止する第1の定電流発生部と、上記出力モードにおいて上記中間ノード対から第2の基準ノードに至る一対の電流経路にその入力バッファ回路に供給された入力信号対に対応する一対の入力電流を発生させることで上記中間ノード対から上記共通ノード対に至る一対の電流経路に上記電流信号対を発生させ、上記遮断モードにおいて上記一対の入力電流の発生を停止する電圧電流変換部とを備える。上記受信回路では、複数の入力バッファ回路の各々の中間ノード対は、出力回路の共通ノード対に共通に接続される。そのため、入力バッファ回路のそれぞれの配置に拘わらず、入力バッファ回路間において中間ノード対に付加される負荷を等しくすることができるので、入力バッファ回路間における周波数特性のばらつきを低減できる。
好ましくは、上記複数の入力バッファ回路の各々は、上記共通ノード対からその入力バッファ回路の中間ノード対に至る一対の電流経路に形成され、第1のバイアス電圧がゲート対に供給される入力側トランジスタ対をさらに含む。このように構成することにより、中間ノード対における電圧変動を抑制できるので、第1の定電流発生部は、定電流を正確に供給できる。
好ましくは、上記複数の入力バッファ回路の各々は、上記出力モードにおいて上記入力側トランジスタ対のゲート対に上記第1のバイアス電圧を供給し、上記遮断モードにおいて上記第1のバイアス電圧の供給を停止する第1の電圧生成部をさらに含む。このように構成することにより、遮断モードである入力バッファ回路から共通ノード対にノイズが伝播することを防止できる。
好ましくは、上記出力回路は、上記共通ノード対から上記第2の基準ノードに至る一対の電流経路に一対の定電流を発生させる第2の定電流発生部と、上記電圧信号対を出力するための出力ノード対から上記共通ノード対に至る一対の電流経路に形成され、第2のバイアス電圧がゲート対に供給される出力側トランジスタ対と、上記出力ノード対から第3の基準ノードに至る一対の電流経路に形成された負荷抵抗対とを含む。このように構成することにより、従来よりも入力インピーダンスを小さくできるため、周波数特性を向上させることができる。
好ましくは、上記第3の基準ノードに供給される電圧は、上記第1の基準ノードに供給される電圧よりも低く、上記第2の基準ノードに供給される電圧よりも高い。このように構成することにより、出力回路の後段に接続される装置を低耐圧化することができ、後段の装置の周波数特性を向上させることができる。
この発明のもう1つの局面に従うと、受信回路は、複数の入力信号のうちいずれか1つを選択的に受信する回路であって、上記複数の入力信号がそれぞれ供給され、自己に供給された入力信号に対応する電流信号を共通ノードに供給する出力モードと上記電流信号の供給を停止する遮断モードとを切換可能な複数の入力バッファ回路と、上記共通ノードに供給された電流信号を電圧信号に変換する出力回路とを備え、上記複数の入力バッファ回路の各々は、上記出力モードにおいて上記共通ノードに繋がる中間ノードから第1の基準ノードに至る電流経路に定電流を発生させ、上記遮断モードにおいて上記定電流の発生を停止する第1の定電流発生部と、上記出力モードにおいて上記中間ノードから第2の基準ノードに至る電流経路にその入力バッファ回路に供給された入力信号に対応する入力電流を発生させることで上記中間ノードから上記共通ノードに至る電流経路に上記電流信号を発生させ、上記遮断モードにおいて上記入力電流の発生を停止する電圧電流変換部とを備える。上記受信回路では、複数の入力バッファ回路の各々の中間ノードは、出力回路の共通ノードに共通に接続されるので、入力バッファ回路間における周波数特性のばらつきを低減できる。
以上のように、入力バッファ回路間における周波数特性のばらつきを低減できる。
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
(実施形態1)
図1は、この発明の実施形態1による受信回路の構成例を示す。この受信回路は、複数の差動信号(一対の入力信号Sa,Sb)のうちいずれか1つを選択的に受信するものであり、複数の差動信号がそれぞれ供給される複数の入力バッファ回路11,11,…と、出力回路12とを備える。
図1は、この発明の実施形態1による受信回路の構成例を示す。この受信回路は、複数の差動信号(一対の入力信号Sa,Sb)のうちいずれか1つを選択的に受信するものであり、複数の差動信号がそれぞれ供給される複数の入力バッファ回路11,11,…と、出力回路12とを備える。
入力バッファ回路11,11,…の各々は、選択信号SELによって出力モードと遮断モードとを切換可能であり、選択信号SELが活性化状態である場合(選択信号SELが供給される場合)には出力モードに設定され、選択信号SELが非活性化状態である場合(選択信号SELが供給されない場合)には遮断モードに設定される。入力バッファ回路11,11,…の各々は、出力モードでは自己に供給された入力信号Sa,Sbに対応する電流信号Ia,Ibを共通ノードNCa,NCbに供給し、遮断モードでは電流信号Ia,Ibの供給を停止する。出力回路12は、共通ノードNCa,NCbに供給された電流信号Ia,Ibを電圧信号VOa,VObに変換する。受信対象とする差動信号が供給される入力バッファ回路11を出力モードに設定するとともに他の入力バッファ回路11,11,…を遮断モードに設定することにより、受信対象とする差動信号に対応する電圧信号対を出力できる。
また、入力バッファ回路11,11,…の各々において、中間ノードNMa,NMbは、入力側トランジスタ103a,103bを介して出力回路12の共通ノードNCa,NCbに共通に接続されている。これにより、入力バッファ回路11,11,…のそれぞれの配置に拘わらず、入力バッファ回路11,11,…の各々の出力端に付加される負荷(寄生配線容量や寄生配線抵抗など)を等しくすることができ、入力バッファ回路11,11,…の間における周波数特性のばらつきを低減でき、安定した受信を実現できる。
〔入力バッファ回路〕
入力バッファ回路11,11,…の各々は、定電流発生部101と、電圧電流変換部102と、入力側トランジスタ103a,103bと、電圧生成部104とを含む。
入力バッファ回路11,11,…の各々は、定電流発生部101と、電圧電流変換部102と、入力側トランジスタ103a,103bと、電圧生成部104とを含む。
定電流発生部101は、定電流源CSa,CSbと、選択信号SELに応答して定電流源CSa,CSbと電源ノード(電源電圧VDD1が供給されるノード)との接続を切り換えるスイッチ素子SWa,SWbとを含む。選択信号SELが活性化状態である場合、スイッチ素子SWa,SWbがオンになり、電源ノードから定電流源CSa,CSbを介して中間ノードNMa,NMbに至る一対の電流経路に一対の定電流が発生する。一方、選択信号SELが非活性化状態である場合、スイッチ素子SWa,SWbがオフになり、定電流源CSa,CSbが電源ノードから切り離されて定電流の供給が停止する。
電圧電流変換部102は、入力信号Sa,Sbがゲートにそれぞれ供給される差動トランジスタTa,Tbと、定電流源CScと、選択信号SELに応答して定電流源CScと接地ノード(接地電圧GNDが供給されるノード)との接続を切り換えるスイッチ素子SWcとを含む。
選択信号SELが活性化状態である場合、スイッチ素子SWcがオンになる。これにより、差動トランジスタTa,Tbによって入力信号Sa,Sbが一対の入力電流に変換され、中間ノードNMa,NMbから差動トランジスタTa,Tb,定電流源CScを介して接地ノードに至る一対の電流経路において差動トランジスタTa,Tbによって得られた一対の入力電流が発生する。また、定電流発生部101によって中間ノードNMa,NMbのそれぞれに定電流が供給されているので、中間ノードNMa,NMbから共通ノードNCa,NCbに至る一対の電流経路には、定電流対と入力電流対との差に応じた一対の電流が電流信号Ia,Ibとして発生する。一方、選択信号SELが非活性化状態である場合、スイッチ素子SWcがオフになり、定電流源CScが接地ノードから切り離され、その結果、入力信号Sa,Sbに対応する一対の入力電流が発生しなくなる。
入力側トランジスタ103a,103bは、共通ノードNCa,NCbから中間ノードNMa,NMbに至る一対の電流経路に形成され、それぞれのゲートにはバイアス電圧VB1が供給される。入力側トランジスタ103a,103bのゲートにバイアス電圧VB1を供給することにより、中間ノードNMa,NMbにおける電圧変動を抑制できるので、定電流源CSa,CSbの各々は、定電流を正確に供給できる。
電圧生成部104は、選択信号SELが活性化状態である場合にはバイアス電圧VB1を生成する。これにより、入力側トランジスタ103a,103bがオン状態になり、電流信号Ia,Ibが入力側トランジスタ103a,103bを介して共通ノードNCa,NCbに供給される。また、電圧生成部104は、選択信号SELが非活性化状態である場合にはバイアス電圧VB1の供給を停止する。これにより、入力側トランジスタ103a,103bがオフ状態になるので、遮断モードである入力バッファ回路11から共通ノードNCa,NCbにノイズが伝播することを防止できる。例えば、図2のように、電圧生成部104は、カレントミラー回路を構成するトランジスタT1,T2と、pMOSトランジスタT3と、選択信号SELに応答してオン/オフするスイッチ素子SW1,SW2,SW3とを含む。
〔出力回路〕
出力回路12は、定電流発生部105と、出力側トランジスタ106a,106bと、負荷抵抗107a,107bとを含む。
出力回路12は、定電流発生部105と、出力側トランジスタ106a,106bと、負荷抵抗107a,107bとを含む。
定電流発生部105は、共通ノードNCa,NCbから接地ノードに至る一対の電流経路に一対の定電流を発生させる。これにより、電源ノード(電源電圧VDD2が供給されるノード)から出力ノードNOa,NObを介して共通ノードNCa,NCbに至る一対の電流経路に電流信号Ia,Ibが流れる。例えば、定電流発生部105は、定電流源CSd,CSeを含む。
出力側トランジスタ106a,106bは、出力ノードNOa,NObから共通ノードNCa,NCbに至る一対の電流経路に形成され、出力側トランジスタ106a,106bのゲートには、バイアス電圧VB2が供給される。このように、共通ノードNCa,NCbに出力側トランジスタ106a,106bが接続されているので、出力回路12の入力インピーダンスは、出力側トランジスタ106a,106bの相互コンダクタンスの逆数とほぼ等しくなる。これにより、従来よりも入力インピーダンスを小さくできるため、受信回路の周波数特性を向上させることができる。
負荷抵抗107a,107bは、電源ノードから出力ノードNOa,NObに至る一対の電流経路に形成される。この負荷抵抗107a,107bによって電流信号Ia,Ibは電圧信号VOa,VObに変換される。
〔電源電圧の大きさ〕
なお、電源電圧VDD2は、電源電圧VDD1よりも低くても良い。このように構成することにより、電圧信号VOa,VObのコモンモード電位を入力信号Sa,Sbのコモンモード電位よりも低くできるので、出力回路12の後段に接続される装置の耐圧制限を緩和できる。すなわち、電圧信号VOa,VObが入力信号Sa,Sbと同一のコモンモード電位を有する場合と比較して、後段の装置を構成するトランジスタの耐圧を低くできる。例えば、後段の装置をpMOSトランジスタよりも耐圧の低いnMOSトランジスタで構成できる。また、一般的に、トランジスタの耐圧を低くする程、トランジスタの利得帯域幅積(ft)を高くできる。そのため、後段の装置を低耐圧化することにより、後段の装置の周波数特性を向上させることができる。
なお、電源電圧VDD2は、電源電圧VDD1よりも低くても良い。このように構成することにより、電圧信号VOa,VObのコモンモード電位を入力信号Sa,Sbのコモンモード電位よりも低くできるので、出力回路12の後段に接続される装置の耐圧制限を緩和できる。すなわち、電圧信号VOa,VObが入力信号Sa,Sbと同一のコモンモード電位を有する場合と比較して、後段の装置を構成するトランジスタの耐圧を低くできる。例えば、後段の装置をpMOSトランジスタよりも耐圧の低いnMOSトランジスタで構成できる。また、一般的に、トランジスタの耐圧を低くする程、トランジスタの利得帯域幅積(ft)を高くできる。そのため、後段の装置を低耐圧化することにより、後段の装置の周波数特性を向上させることができる。
〔定電流の大きさ〕
また、定電流発生部105によって供給される定電流を定電流発生部101によって供給される定電流よりも大きくしても良い。入力バッファ回路11において、定電流発生部101から一対の定電流が供給されている場合に電圧電流変換部102が遮断モードになると、定電流発生部101からの一対の定電流がすべて出力回路12の共通ノードNCa,NCbに流れ込んでしまう。例えば、入力信号Sa,Sbのコモンモード電位が低下して差動トランジスタTa,Tbの両方がオフ状態になると、このような現象が生じる。ここで、定電流発生部105の定電流が定電流発生部101の定電流よりも小さい場合、共通ノードNCa,NCbの電圧が上昇して出力側トランジスタ106a,106bが破壊されてしまうおそれがある。したがって、定電流発生部105の定電流を定電流発生部101の定電流よりも大きくすることにより、共通ノードNCa,NCbの電圧上昇を防止できる。
また、定電流発生部105によって供給される定電流を定電流発生部101によって供給される定電流よりも大きくしても良い。入力バッファ回路11において、定電流発生部101から一対の定電流が供給されている場合に電圧電流変換部102が遮断モードになると、定電流発生部101からの一対の定電流がすべて出力回路12の共通ノードNCa,NCbに流れ込んでしまう。例えば、入力信号Sa,Sbのコモンモード電位が低下して差動トランジスタTa,Tbの両方がオフ状態になると、このような現象が生じる。ここで、定電流発生部105の定電流が定電流発生部101の定電流よりも小さい場合、共通ノードNCa,NCbの電圧が上昇して出力側トランジスタ106a,106bが破壊されてしまうおそれがある。したがって、定電流発生部105の定電流を定電流発生部101の定電流よりも大きくすることにより、共通ノードNCa,NCbの電圧上昇を防止できる。
(入力バッファ回路の変形例)
図3のように、入力バッファ回路11は、図1に示した電圧電流変換部102に代えて、ハイパスフィルタ特性を有する電圧電流変換部102aを含んでいても良い。電圧電流変換部102aは、図1に示した電圧電流変換部102の構成に加えて、抵抗素子RRRおよび容量素子CCCを含む。また、電圧電流変換部102aは、定電流源CSc,スイッチ素子SWcに代えて、定電流源CSc1,CSc2,スイッチ素子SWc1,SWc2を含む。このように構成することにより、高周波信号の減衰を抑制でき、受信回路の受信可能帯域を拡張できる。なお、抵抗素子RRRの抵抗値や容量素子CCCの容量値は可変であっても良い。このように構成することにより、入力バッファ回路11のDCゲイン値やカットオフ周波数を調整できる。また、入力信号Sa,Sbの周波数や振幅に応じて設定することにより、受信波形を最良な状態に設定できる。
図3のように、入力バッファ回路11は、図1に示した電圧電流変換部102に代えて、ハイパスフィルタ特性を有する電圧電流変換部102aを含んでいても良い。電圧電流変換部102aは、図1に示した電圧電流変換部102の構成に加えて、抵抗素子RRRおよび容量素子CCCを含む。また、電圧電流変換部102aは、定電流源CSc,スイッチ素子SWcに代えて、定電流源CSc1,CSc2,スイッチ素子SWc1,SWc2を含む。このように構成することにより、高周波信号の減衰を抑制でき、受信回路の受信可能帯域を拡張できる。なお、抵抗素子RRRの抵抗値や容量素子CCCの容量値は可変であっても良い。このように構成することにより、入力バッファ回路11のDCゲイン値やカットオフ周波数を調整できる。また、入力信号Sa,Sbの周波数や振幅に応じて設定することにより、受信波形を最良な状態に設定できる。
(出力回路の変形例)
また、図4のように、出力回路12は、図1に示した構成に加えて、電流源CS1,CS2を含んでいても良い。電流源CS1は、電源ノードと出力ノードNOaとの間で負荷抵抗107aと並列に接続され、電流源CS2は、電源ノードと出力ノードNObとの間で負荷抵抗107bと並列に接続される。このように構成することにより、出力ノードNOa,NObから共通ノードNCa,NCbに至る一対の電流経路の電流量を増加させることができ、出力回路12の入力インピーダンスをさらに低減できる。
また、図4のように、出力回路12は、図1に示した構成に加えて、電流源CS1,CS2を含んでいても良い。電流源CS1は、電源ノードと出力ノードNOaとの間で負荷抵抗107aと並列に接続され、電流源CS2は、電源ノードと出力ノードNObとの間で負荷抵抗107bと並列に接続される。このように構成することにより、出力ノードNOa,NObから共通ノードNCa,NCbに至る一対の電流経路の電流量を増加させることができ、出力回路12の入力インピーダンスをさらに低減できる。
(実施形態2)
図5は、この発明の実施形態2による受信回路の構成例を示す。この受信回路は、図1に示した出力回路12に代えて出力回路22およびリセット回路23を備える。
図5は、この発明の実施形態2による受信回路の構成例を示す。この受信回路は、図1に示した出力回路12に代えて出力回路22およびリセット回路23を備える。
〔出力回路〕
出力回路22は、図1に示した定電流発生部105に代えて定電流発生部205を含むとともに電圧生成部202をさらに含む。電圧生成部202は、出力回路22をリセット状態にするためのリセット信号RESETに応答してバイアス電圧VB2の供給/非供給を切り換える。定電流発生部205は、定電流源CSd,CSeと、リセット信号RESETに応答して定電流源CSd,CSeと接地ノードとの接続を切り換えるスイッチ素子SWd,SWeとを含む。
出力回路22は、図1に示した定電流発生部105に代えて定電流発生部205を含むとともに電圧生成部202をさらに含む。電圧生成部202は、出力回路22をリセット状態にするためのリセット信号RESETに応答してバイアス電圧VB2の供給/非供給を切り換える。定電流発生部205は、定電流源CSd,CSeと、リセット信号RESETに応答して定電流源CSd,CSeと接地ノードとの接続を切り換えるスイッチ素子SWd,SWeとを含む。
リセット信号RESETが非活性化状態である場合では、電圧生成部202は、出力側トランジスタ106a,106bのゲートにバイアス電圧VB2を供給する。また、スイッチ素子SWd,SWeがオンになり、共通ノードNCa,NCbから接地ノードに至る一対の電流経路に一対の定電流が発生する。これにより、入力バッファ回路11からの電流信号Ia,Ibを電圧信号VOa,VObに変換できる。一方、リセット信号RESETが活性化状態である場合では、電圧生成部202は、バイアス電圧VB2の供給を停止する。また、スイッチ素子SWd,SWeがオフになり、定電流源CSd,CSeが接地ノードから切り離されて定電流が発生しなくなる。これにより、出力回路22がリセット状態になる。
〔リセット回路〕
リセット回路23は、リセット信号RESETに応答して選択信号SELの通過/遮断を切り換えることにより、入力バッファ回路11,11,…の動作モードを制御する。リセット回路23は、入力バッファ回路11,11,…にそれぞれ対応する論理積回路201,201,…を含む。論理積回路201,201,…の各々は、リセット信号RESETに応答して選択信号SELの通過/遮断を切り換える。
リセット回路23は、リセット信号RESETに応答して選択信号SELの通過/遮断を切り換えることにより、入力バッファ回路11,11,…の動作モードを制御する。リセット回路23は、入力バッファ回路11,11,…にそれぞれ対応する論理積回路201,201,…を含む。論理積回路201,201,…の各々は、リセット信号RESETに応答して選択信号SELの通過/遮断を切り換える。
リセット信号RESETが非活性化状態である場合(ここでは、リセット信号RESETがハイレベルである場合)には、リセット回路23は、選択信号SELを入力バッファ回路11,11,…に通過させる。これにより、入力バッファ回路11,11,…の各々の動作モードは、選択信号SELによって制御される。一方、リセット信号RESETが活性化状態である場合(ここでは、リセット信号RESETがローレベルである場合)には、リセット回路23は、選択信号SELを遮断する。これにより、入力バッファ回路11,11,…の各々において選択信号SELが非活性化状態になったことになり、入力バッファ回路11,11,…の各々は遮断モードに強制的に設定される。
以上のように、出力回路22がリセット状態である場合に選択信号SELの状態に拘わらず入力バッファ回路11,11,…の全てを遮断モードに強制的に設定することにより、入力バッファ回路11,11,…から不要な電流信号Ia,Ibが供給されることを防止できるので、出力回路の入力端(共通ノードNCa,NCb)における電圧変動を抑制できる。
(実施形態3)
次に、図5〜図7を参照して、この発明の実施形態3による受信回路について説明する。この受信回路は、図5に示した入力バッファ回路11,11,…および出力回路22に代えて、入力バッファ回路31,31,…(図6参照)と、出力回路32(図7参照)とを備える。
次に、図5〜図7を参照して、この発明の実施形態3による受信回路について説明する。この受信回路は、図5に示した入力バッファ回路11,11,…および出力回路22に代えて、入力バッファ回路31,31,…(図6参照)と、出力回路32(図7参照)とを備える。
〔入力バッファ回路〕
図6に示した入力バッファ回路31は、図1に示した構成に加え、入力側電圧固定部301を含む。入力側電圧固定部301は、リセット信号RESETに応答して入力側トランジスタ103a,103bのドレインと接地ノードとの接続を切り換えるプルダウントランジスタ311a,311bを含む。
図6に示した入力バッファ回路31は、図1に示した構成に加え、入力側電圧固定部301を含む。入力側電圧固定部301は、リセット信号RESETに応答して入力側トランジスタ103a,103bのドレインと接地ノードとの接続を切り換えるプルダウントランジスタ311a,311bを含む。
リセット信号RESETが活性化状態である場合(ここでは、リセット信号RESETがローレベルである場合)には、プルダウントランジスタ311a,311bがオン状態になり、入力側トランジスタ103a,103bのドレイン電圧が固定される。これにより、入力側トランジスタ103a,103bのドレインに繋がる出力回路32の入力端(共通ノードNCa,NCb)における電圧変動を抑制できる。一方、リセット信号RESETが非活性化状態である場合(ここでは、リセット信号RESETがハイレベルである場合)には、プルダウントランジスタ311a,311bがオフ状態になり、入力側トランジスタ103a,103bのドレイン電圧の固定が解除される。
〔出力回路〕
図7に示した出力回路32は、図5に示した構成に加えて、出力側電圧固定部302を備える。出力側電圧固定部302は、リセット信号RESETに応答して共通ノードNCa,NCbと接地ノードとの接続を切り換えるプルダウントランジスタ312a,312bを含む。
図7に示した出力回路32は、図5に示した構成に加えて、出力側電圧固定部302を備える。出力側電圧固定部302は、リセット信号RESETに応答して共通ノードNCa,NCbと接地ノードとの接続を切り換えるプルダウントランジスタ312a,312bを含む。
リセット信号RESETが活性化状態である場合、プルダウントランジスタ312a,312bがオンになり、共通ノードNCa,NCbの電圧が固定される。これにより、共通ノードNCa,NCbにおける電圧変動を抑制できる。一方、リセット信号RESETが非活性化状態である場合には、プルダウントランジスタ312a,312bがオフ状態になり、電圧の固定が解除される。
以上のように、出力回路32がリセット状態である場合に共通ノードNCa,NCbの電圧を確定させることができるので、共通ノードNCa,NCbにおける電圧変動をさらに抑制できる。なお、入力側電圧固定部301および出力側電圧固定部302は、図1に示した受信回路にも適用可能である。すなわち、入力側電圧固定部301および出力側電圧固定部302の少なくとも一方を設けることにより、出力回路12をリセット状態に設定できる。
(出力回路の構成)
以上の各実施形態において、出力回路を図8のように構成しても良い。図8に示した出力回路12bは、共通ノードNCa,NCbから接地ノードに至る一対の電流経路に形成された負荷抵抗107a,107bを含む。このように構成した場合も、入力バッファ回路の各々の中間ノードNMa,NMbを出力回路12bの共通ノードNCa,NCbに共通に接続させることができるので、入力バッファ回路間における周波数特性のばらつきを低減できる。
以上の各実施形態において、出力回路を図8のように構成しても良い。図8に示した出力回路12bは、共通ノードNCa,NCbから接地ノードに至る一対の電流経路に形成された負荷抵抗107a,107bを含む。このように構成した場合も、入力バッファ回路の各々の中間ノードNMa,NMbを出力回路12bの共通ノードNCa,NCbに共通に接続させることができるので、入力バッファ回路間における周波数特性のばらつきを低減できる。
(入力バッファ回路の構成)
なお、入力バッファ回路の構成は、多種多様であり、図1,図3,図6に示した構成に限定されない。例えば、図9のように、入力バッファ回路11は、差動トランジスタTa,Tbのそれぞれのドレインが定電流源CScに共通に接続されている電圧電流変換部102に代えて、差動トランジスタTa,Tbのドレインが接地ノードに直接接続されている電圧電流変換部102bを含んでいても良い。
なお、入力バッファ回路の構成は、多種多様であり、図1,図3,図6に示した構成に限定されない。例えば、図9のように、入力バッファ回路11は、差動トランジスタTa,Tbのそれぞれのドレインが定電流源CScに共通に接続されている電圧電流変換部102に代えて、差動トランジスタTa,Tbのドレインが接地ノードに直接接続されている電圧電流変換部102bを含んでいても良い。
また、図9からわかるように、各実施形態による受信回路は、差動信号だけでなく単一の入力信号を受信するものであってもよい。例えば、入力バッファ回路11,11,…のそれぞれに差動信号ではなく単一の入力信号Saが供給され、入力バッファ回路11,11,…の各々が入力信号Saに対応する電流信号Iaを供給し、出力回路12が共通ノードNCaに供給された電流信号Iaを電圧信号VOaに変換するように構成しても良い。
(受信回路の変形例)
なお、図10のように、各実施形態における受信回路を、接地電圧GNDを基準とする差動信号Sa,Sbを受信できるように構成しても良い。図10に示した受信回路は、入力バッファ回路11c,11c,…と、出力回路12cとを備える。入力バッファ回路11c,11c,…の各々は、定電流発生部101cと、電圧電流変換部102cとを含む。定電流発生部101cは、出力モードにおいて中間ノードNMa,NMbから接地ノードに至る一対の電流経路に一対の定電流を発生させ、遮断モードにおいて一対の定電流の発生を停止する。電圧電流変換部102cは、出力モードにおいて中間ノードNMa,NMbから電源ノード(電源電圧VDD1が供給されるノード)に至る一対の電流経路に入力信号Sa,Sbに対応する一対の入力電流を発生させることで一対の電流信号Ia,Ibを発生させ、遮断モードにおいて一対の入力電流の発生を停止する。出力回路12cは、共通ノードNCa,NCbに供給された電流信号Ia,Ibを電圧信号VOa,VObに変換する。このように構成した場合も、入力バッファ回路11c,11c,…の各々の中間ノードNMa,NMbを共通ノードNCa,NCbに共通に接続できるので、入力バッファ回路11c,11c,…の間における周波数ばらつきを低減できる。
なお、図10のように、各実施形態における受信回路を、接地電圧GNDを基準とする差動信号Sa,Sbを受信できるように構成しても良い。図10に示した受信回路は、入力バッファ回路11c,11c,…と、出力回路12cとを備える。入力バッファ回路11c,11c,…の各々は、定電流発生部101cと、電圧電流変換部102cとを含む。定電流発生部101cは、出力モードにおいて中間ノードNMa,NMbから接地ノードに至る一対の電流経路に一対の定電流を発生させ、遮断モードにおいて一対の定電流の発生を停止する。電圧電流変換部102cは、出力モードにおいて中間ノードNMa,NMbから電源ノード(電源電圧VDD1が供給されるノード)に至る一対の電流経路に入力信号Sa,Sbに対応する一対の入力電流を発生させることで一対の電流信号Ia,Ibを発生させ、遮断モードにおいて一対の入力電流の発生を停止する。出力回路12cは、共通ノードNCa,NCbに供給された電流信号Ia,Ibを電圧信号VOa,VObに変換する。このように構成した場合も、入力バッファ回路11c,11c,…の各々の中間ノードNMa,NMbを共通ノードNCa,NCbに共通に接続できるので、入力バッファ回路11c,11c,…の間における周波数ばらつきを低減できる。
(受信システム)
図11のように、各実施形態における受信回路は、受信LSI(受信システム)に適用可能である。図11に示した受信LSIは、24個のI/Oセルと、12個の入力バッファ回路11,11x,…と、4個の出力回路12,12x,…と、4個の信号処理装置13,13x,…とを備える。また、3個の入力バッファ回路,1個の出力回路,および1個の信号処理装置によって1つのデータチャネルが構成される。例えば、3個の入力バッファ回路11,11,11と出力回路12は、信号処理装置13と同一のデータチャネルに属する。同様に、入力バッファ回路11x,11y,11z,出力回路12x,12y,12zは、それぞれ、信号処理装置13xと同一のデータチャネル,信号処理装置13yと同一のデータチャネル,信号処理装置13zと同一のデータチャネルに属する。
図11のように、各実施形態における受信回路は、受信LSI(受信システム)に適用可能である。図11に示した受信LSIは、24個のI/Oセルと、12個の入力バッファ回路11,11x,…と、4個の出力回路12,12x,…と、4個の信号処理装置13,13x,…とを備える。また、3個の入力バッファ回路,1個の出力回路,および1個の信号処理装置によって1つのデータチャネルが構成される。例えば、3個の入力バッファ回路11,11,11と出力回路12は、信号処理装置13と同一のデータチャネルに属する。同様に、入力バッファ回路11x,11y,11z,出力回路12x,12y,12zは、それぞれ、信号処理装置13xと同一のデータチャネル,信号処理装置13yと同一のデータチャネル,信号処理装置13zと同一のデータチャネルに属する。
入力ポート0,入力ポート1,入力ポート2の各々には、8個のI/Oセルの配置に応じて4個の入力バッファ回路11,11x,11y,11zが配置される。また、入力ポート0,入力ポート1,入力ポート2にそれぞれ形成された入力バッファ回路11,11,11は、共通の配線対を介して出力回路12に接続される。信号処理装置13は、出力回路12からの電圧信号VOa,VObを処理する。なお、他のデータチャネルにおける接続関係は、入力バッファ回路11,11,11と,出力回路12,および信号処理装置13が属するデータチャネルと同様であるので、ここでは図示を省略する。この受信LSIでは、入力バッファ回路間における周波数ばらつきを低減できるので、信号処理装置は、正常に信号処理を実行できる。
以上のように、この発明による受信回路は、入力バッファ回路間における周波数特性のばらつきを低減でき、安定した受信を実現できるので、多対一通信を必要とする高速信号伝送システムなどに有用である。
11 入力バッファ回路
12 出力回路
101 定電流発生部
102 電圧電流変換部
103a,103b 入力側トランジスタ
104 電圧生成部
105 定電流発生部
106a,106b 出力側トランジスタ
107a,107b 負荷抵抗
23 リセット回路
301 出力側電圧固定部
302 入力側電圧固定部
RRR 抵抗素子
CCC 容量素子
12 出力回路
101 定電流発生部
102 電圧電流変換部
103a,103b 入力側トランジスタ
104 電圧生成部
105 定電流発生部
106a,106b 出力側トランジスタ
107a,107b 負荷抵抗
23 リセット回路
301 出力側電圧固定部
302 入力側電圧固定部
RRR 抵抗素子
CCC 容量素子
Claims (13)
- 複数の入力信号対のうちいずれか1対を選択的に受信する回路であって、
前記複数の入力信号対がそれぞれ供給され、自己に供給された入力信号対に対応する電流信号対を共通ノード対に供給する出力モードと、前記電流信号対の供給を停止する遮断モードとを切換可能な複数の入力バッファ回路と、
前記共通ノード対に供給された電流信号対を電圧信号対に変換する出力回路とを備え、
前記複数の入力バッファ回路の各々は、
前記出力モードにおいて前記共通ノード対に繋がる中間ノード対から第1の基準ノードに至る一対の電流経路に一対の定電流を発生させ、前記遮断モードにおいて前記一対の定電流の発生を停止する第1の定電流発生部と、
前記出力モードにおいて前記中間ノード対から第2の基準ノードに至る一対の電流経路に当該入力バッファ回路に供給された入力信号対に対応する一対の入力電流を発生させることで前記中間ノード対から前記共通ノード対に至る一対の電流経路に前記電流信号対を発生させ、前記遮断モードにおいて前記一対の入力電流の発生を停止する電圧電流変換部と、
前記共通ノード対から当該入力バッファ回路の中間ノード対に至る一対の電流経路に形成され、第1のバイアス電圧がゲート対に供給される入力側トランジスタ対とを含み、
前記出力回路は、
前記共通ノード対から前記第2の基準ノードに至る一対の電流経路に一対の定電流を発生させる第2の定電流発生部と、
前記電圧信号対を出力するための出力ノード対から前記共通ノード対に至る一対の電流経路に形成され、第2のバイアス電圧がゲート対に供給される出力側トランジスタ対と、
前記出力ノード対から第3の基準ノードに至る一対の電流経路に形成された負荷抵抗対とを含む
ことを特徴とする受信回路。 - 請求項1において、
前記複数の入力バッファ回路の各々は、
前記出力モードにおいて前記入力側トランジスタ対のゲート対に前記第1のバイアス電圧を供給し、前記遮断モードにおいて前記第1のバイアス電圧の供給を停止する第1の電圧生成部をさらに含む
ことを特徴とする受信回路。 - 請求項1において、
前記第3の基準ノードに供給される電圧は、前記第1の基準ノードに供給される電圧よりも低く、前記第2の基準ノードに供給される電圧よりも高い
ことを特徴とする受信回路。 - 請求項1において、
前記第2の定電流発生部によって発生される定電流は、前記第1の定電流発生部によって発生される定電流よりも大きい
ことを特徴とする受信回路。 - 請求項1において、
前記出力回路は、前記出力ノード対から前記第3の基準ノードに至る一対の電流経路において前記負荷抵抗対と並列に形成された電流源対をさらに含む
ことを特徴とする受信回路。 - 請求項1において、
リセット信号に応答して前記複数の入力バッファ回路のそれぞれを前記遮断モードに強制的に設定するリセット回路をさらに備え、
前記出力回路は、前記リセット信号が非活性化状態である場合には前記出力側トランジスタ対のゲート対に前記第2のバイアス電圧を供給し、前記リセット信号が活性化状態である場合には前記第2のバイアス電圧の供給を停止する第2の電圧生成部をさらに備え、
前記第2の定電流発生部は、前記リセット信号が非活性化状態である場合には前記共通ノード対から前記第2の基準ノードに至る一対の電流経路に前記一対の定電流を発生させ、前記リセット信号が活性化状態である場合には前記一対の定電流の発生を停止する
ことを特徴とする受信回路。 - 請求項1において、
前記複数の入力バッファ回路の各々は、リセット信号が活性化状態である場合には当該入力バッファ回路の前記入力側トランジスタ対のそれぞれのドレイン電圧を固定し、前記リセット信号が非活性化状態である場合には前記ドレイン電圧の固定を解除する入力側電圧固定部をさらに含む
ことを特徴とする受信回路。 - 請求項1において、
前記出力回路は、リセット信号が活性化状態である場合には前記共通ノード対のそれぞれの電圧を固定し、前記リセット信号が非活性化状態である場合には前記共通ノード対に対する電圧の固定を解除する出力側電圧固定部をさらに含む
ことを特徴とする受信回路。 - 請求項1において、
前記電圧電流変換部は、
前記中間ノード対から前記第2の基準ノードに至る一対の電流経路に形成され、前記入力信号対がゲート対に供給される差動トランジスタ対と、
前記差動トランジスタ対のソース対の間に並列に形成された抵抗素子および容量素子とを含む
ことを特徴とする受信回路。 - 請求項9において、
前記抵抗素子の抵抗値および前記容量素子の容量値のうち少なくとも1つは可変であることを特徴とする受信回路。 - 請求項1に記載の受信回路と、
前記受信回路からの電圧信号対を処理する信号処理装置とを備える
ことを特徴とする受信システム。 - 複数の入力信号のうちいずれか1つを選択的に受信する回路であって、
前記複数の入力信号がそれぞれ供給され、自己に供給された入力信号に対応する電流信号を共通ノードに供給する出力モードと、前記電流信号の供給を停止する遮断モードとを切換可能な複数の入力バッファ回路と、
前記共通ノードに供給された電流信号を電圧信号に変換する出力回路とを備え、
前記複数の入力バッファ回路の各々は、
前記出力モードにおいて前記共通ノードに繋がる中間ノードから第1の基準ノードに至る電流経路に定電流を発生させ、前記遮断モードにおいて前記定電流の発生を停止する第1の定電流発生部と、
前記出力モードにおいて前記中間ノードから第2の基準ノードに至る電流経路に当該入力バッファ回路に供給された入力信号に対応する入力電流を発生させることで前記中間ノードから前記共通ノードに至る電流経路に前記電流信号を発生させ、前記遮断モードにおいて前記入力電流の発生を停止する電圧電流変換部と、
前記共通ノードから当該入力バッファ回路の中間ノードに至る電流経路に形成され、第1のバイアス電圧がゲートに供給される入力側トランジスタとを含み、
前記出力回路は、
前記共通ノードから前記第2の基準ノードに至る電流経路に定電流を発生させる第2の定電流発生部と、
前記電圧信号を出力するための出力ノードから前記共通ノードに至る電流経路に形成され、第2のバイアス電圧がゲートに供給される出力側トランジスタと、
前記出力ノードから第3の基準ノードに至る電流経路に形成された負荷抵抗とを含むことを特徴とする受信回路。 - 請求項12に記載の受信回路と、
前記受信回路からの電圧信号を処理する信号処理装置とを備える
ことを特徴とする受信システム。
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