JP3289771B2 - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
- Publication number
- JP3289771B2 JP3289771B2 JP09338897A JP9338897A JP3289771B2 JP 3289771 B2 JP3289771 B2 JP 3289771B2 JP 09338897 A JP09338897 A JP 09338897A JP 9338897 A JP9338897 A JP 9338897A JP 3289771 B2 JP3289771 B2 JP 3289771B2
- Authority
- JP
- Japan
- Prior art keywords
- differential
- signal
- circuit
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数の差動入力信
号の一を選択するアナログスイッチ回路に関し、特にク
ロストークの低減を可能にしたアナログスイッチ回路に
関する。
号の一を選択するアナログスイッチ回路に関し、特にク
ロストークの低減を可能にしたアナログスイッチ回路に
関する。
【０００２】
【従来の技術】複数の差動入力信号の一を選択するアナ
ログスイッチ回路は、例えば、ディジタルオシロスコー
プ等の信号パス切替部で用いられている。
ログスイッチ回路は、例えば、ディジタルオシロスコー
プ等の信号パス切替部で用いられている。
【０００３】図２はこのような従来のアナログスイッチ
回路の一例を示す回路図であり、２つの差動入力信号の
一を選択するアナログスイッチ回路である。
回路の一例を示す回路図であり、２つの差動入力信号の
一を選択するアナログスイッチ回路である。
【０００４】図２において１，２，３及び４はトランジ
スタ、５及び６は定電流源、７及び８は抵抗、９及び１
０はスイッチ回路、１００及び１０１は差動入力信号、
１０２は差動出力信号である。
スタ、５及び６は定電流源、７及び８は抵抗、９及び１
０はスイッチ回路、１００及び１０１は差動入力信号、
１０２は差動出力信号である。
【０００５】また、１，２及び５は差動回路５０を、
３，４及び６は差動回路５１を、７及び８は負荷抵抗５
２を、９及び１０は選択手段５３をそれぞれ構成してい
る。
３，４及び６は差動回路５１を、７及び８は負荷抵抗５
２を、９及び１０は選択手段５３をそれぞれ構成してい
る。
【０００６】差動入力信号１００はそれぞれトランジス
タ１及び２のベースに入力され、差動入力信号１０１は
それぞれトランジスタ３及び４のベースに入力される。
タ１及び２のベースに入力され、差動入力信号１０１は
それぞれトランジスタ３及び４のベースに入力される。
【０００７】トランジスタ１のエミッタはトランジスタ
２のエミッタ及び定電流源５の一端に接続され、トラン
ジスタ３のエミッタはトランジスタ４のエミッタ及び定
電流源６の一端に接続される。
２のエミッタ及び定電流源５の一端に接続され、トラン
ジスタ３のエミッタはトランジスタ４のエミッタ及び定
電流源６の一端に接続される。
【０００８】トランジスタ１のコレクタはトランジスタ
３のコレクタ及び抵抗７の一端に接続され、トランジス
タ２のコレクタはトランジスタ４のコレクタ及び抵抗８
の一端に接続される。
３のコレクタ及び抵抗７の一端に接続され、トランジス
タ２のコレクタはトランジスタ４のコレクタ及び抵抗８
の一端に接続される。
【０００９】定電流源５及び６の他端はスイッチ回路９
及び１０を介して負電圧源に、抵抗７及び８の他端は正
電圧源にそれぞれ接続され、トランジスタ１及び２のコ
レクタからは差動出力信号１０２が出力される。
及び１０を介して負電圧源に、抵抗７及び８の他端は正
電圧源にそれぞれ接続され、トランジスタ１及び２のコ
レクタからは差動出力信号１０２が出力される。
【００１０】ここで、図２に示す従来例の動作を説明す
る。差動入力信号１００を選択する場合には、スイッチ
回路９を”ｏｎ”にして定電流源５から出力電流”Ｉ
１”を出力させ、スイッチ回路１０を”ｏｆｆ”にして
定電流源６からの出力電流”Ｉ２”の出力を停止させ
る。
る。差動入力信号１００を選択する場合には、スイッチ
回路９を”ｏｎ”にして定電流源５から出力電流”Ｉ
１”を出力させ、スイッチ回路１０を”ｏｆｆ”にして
定電流源６からの出力電流”Ｉ２”の出力を停止させ
る。
【００１１】このため、トランジスタ１及び２は”ｏ
ｎ”状態になり、トランジスタ３及び４は”ｏｆｆ”状
態になる。言い換えれば、差動回路５０が動作状態にな
り、差動回路５１は非動作状態になる。
ｎ”状態になり、トランジスタ３及び４は”ｏｆｆ”状
態になる。言い換えれば、差動回路５０が動作状態にな
り、差動回路５１は非動作状態になる。
【００１２】この場合、差動入力信号１００の入力レベ
ルにより定電流源５の出力電流”Ｉ１”が抵抗７及び抵
抗８に流れるので、抵抗７及び抵抗８における電圧降下
により差動出力信号１０２が出力される。
ルにより定電流源５の出力電流”Ｉ１”が抵抗７及び抵
抗８に流れるので、抵抗７及び抵抗８における電圧降下
により差動出力信号１０２が出力される。
【００１３】同様に、差動入力信号１０１を選択する場
合には、スイッチ回路９を”ｏｆｆ”にして定電流源５
からの出力電流”Ｉ１”の出力を停止させ、スイッチ回
路１０を”ｏｎ”にして定電流源６から出力電流”Ｉ
２”を出力させる。
合には、スイッチ回路９を”ｏｆｆ”にして定電流源５
からの出力電流”Ｉ１”の出力を停止させ、スイッチ回
路１０を”ｏｎ”にして定電流源６から出力電流”Ｉ
２”を出力させる。
【００１４】このため、トランジスタ１及び２は”ｏｆ
ｆ”状態になり、トランジスタ３及び４は”ｏｎ”状態
になる。言い換えれば、差動回路５０が非動作状態にな
り、差動回路５１が動作状態になる。
ｆ”状態になり、トランジスタ３及び４は”ｏｎ”状態
になる。言い換えれば、差動回路５０が非動作状態にな
り、差動回路５１が動作状態になる。
【００１５】この場合には、差動入力信号１０１の入力
レベルにより定電流源６の出力電流”Ｉ２”が抵抗７及
び抵抗８に流れるので、抵抗７及び抵抗８における電圧
降下により差動出力信号１０２が出力される。
レベルにより定電流源６の出力電流”Ｉ２”が抵抗７及
び抵抗８に流れるので、抵抗７及び抵抗８における電圧
降下により差動出力信号１０２が出力される。
【００１６】従って、抵抗７及び８の抵抗値と定電流源
５及び６の出力電流値を適宜選択することにより、差動
出力信号１０２には差動入力信号１００若しくは１０１
の任意の倍率の信号が出力される。言い換えれば、差動
入力信号１００若しくは１０１が選択されたことにな
る。
５及び６の出力電流値を適宜選択することにより、差動
出力信号１０２には差動入力信号１００若しくは１０１
の任意の倍率の信号が出力される。言い換えれば、差動
入力信号１００若しくは１０１が選択されたことにな
る。
【００１７】この結果、選択手段５３を用いて２つの差
動回路の動作状態を制御することにより、２つの差動入
力信号の一を選択することが可能なアナログスイッチ回
路を構成することができる。
動回路の動作状態を制御することにより、２つの差動入
力信号の一を選択することが可能なアナログスイッチ回
路を構成することができる。
【００１８】
【発明が解決しようとする課題】しかし、差動回路５０
及び５１を構成するトランジスタ１〜４にはベース・コ
レクタ間に容量が存在するので、入力信号の周波数が高
くなると前記容量のインピーダンスが低下してトランジ
スタのベースからコレクタへ入力信号がリークしてしま
う。
及び５１を構成するトランジスタ１〜４にはベース・コ
レクタ間に容量が存在するので、入力信号の周波数が高
くなると前記容量のインピーダンスが低下してトランジ
スタのベースからコレクタへ入力信号がリークしてしま
う。
【００１９】例えば、選択手段５３により定電流源５か
ら出力電流”Ｉ１”が出力され、定電流源６の出力電
流”Ｉ２”の出力が停止している場合を考える。
ら出力電流”Ｉ１”が出力され、定電流源６の出力電
流”Ｉ２”の出力が停止している場合を考える。
【００２０】この場合、理想的にはトランジスタ３及び
４が”ｏｆｆ”状態であるので、差動出力信号１０２に
は差動入力信号１０１の影響が生じない。
４が”ｏｆｆ”状態であるので、差動出力信号１０２に
は差動入力信号１０１の影響が生じない。
【００２１】但し、差動入力信号１０１が高周波信号で
あるとトランジスタ３及び４のベースからコレクタに信
号のリークが生じてしまい差動出力信号１０２には差動
入力信号１０１の影響が生じてしまう、言い換えれば高
周波信号のクロストークが生じてしまうと言った問題点
があった。従って本発明が解決しようとする課題は、高
周波信号のクロストークを低減することが可能なアナロ
グスイッチ回路を実現することにある。
あるとトランジスタ３及び４のベースからコレクタに信
号のリークが生じてしまい差動出力信号１０２には差動
入力信号１０１の影響が生じてしまう、言い換えれば高
周波信号のクロストークが生じてしまうと言った問題点
があった。従って本発明が解決しようとする課題は、高
周波信号のクロストークを低減することが可能なアナロ
グスイッチ回路を実現することにある。
【００２２】
【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、複数の差動入力信号の一
を選択するアナログスイッチ回路において、第１の差動
入力信号が入力される第１の差動回路と、前記第１の差
動入力信号をリークさせ前記第１の差動回路のそれぞれ
逆側の出力電流に印加する第１の信号リーク手段と、第
２の差動入力信号が入力される第２の差動回路と、前記
第２の差動入力信号をリークさせ前記第２の差動回路の
それぞれ逆側の出力電流に印加する第２の信号リーク手
段と、前記第１及び第２の差動回路のそれぞれの出力電
流が接続される負荷抵抗と、前記第１及び第２の差動回
路の動作状態を制御する選択手段とを備えたことを特徴
とするものである。
るために、本発明の第１では、複数の差動入力信号の一
を選択するアナログスイッチ回路において、第１の差動
入力信号が入力される第１の差動回路と、前記第１の差
動入力信号をリークさせ前記第１の差動回路のそれぞれ
逆側の出力電流に印加する第１の信号リーク手段と、第
２の差動入力信号が入力される第２の差動回路と、前記
第２の差動入力信号をリークさせ前記第２の差動回路の
それぞれ逆側の出力電流に印加する第２の信号リーク手
段と、前記第１及び第２の差動回路のそれぞれの出力電
流が接続される負荷抵抗と、前記第１及び第２の差動回
路の動作状態を制御する選択手段とを備えたことを特徴
とするものである。
【００２３】このような課題を達成するために、本発明
の第２では、複数の差動入力信号の一を選択するアナロ
グスイッチ回路において、第１の差動入力信号が入力さ
れる第１の差動回路と、前記第１の差動入力信号をリー
クさせ前記第１の差動回路のそれぞれ逆側の出力電流に
印加する第１の信号リーク手段と、第２の差動入力信号
が入力される第２の差動回路と、前記第２の差動入力信
号をリークさせ前記第２の差動回路のそれぞれ逆側の出
力電流に印加する第２の信号リーク手段と、前記第１及
び第２の差動回路のそれぞれの出力電流が接続される負
荷抵抗とを備え、前記第１及び第２の差動回路を構成す
る定電流源に出力電流の制御機能を持たせたことを特徴
とするものである。
の第２では、複数の差動入力信号の一を選択するアナロ
グスイッチ回路において、第１の差動入力信号が入力さ
れる第１の差動回路と、前記第１の差動入力信号をリー
クさせ前記第１の差動回路のそれぞれ逆側の出力電流に
印加する第１の信号リーク手段と、第２の差動入力信号
が入力される第２の差動回路と、前記第２の差動入力信
号をリークさせ前記第２の差動回路のそれぞれ逆側の出
力電流に印加する第２の信号リーク手段と、前記第１及
び第２の差動回路のそれぞれの出力電流が接続される負
荷抵抗とを備え、前記第１及び第２の差動回路を構成す
る定電流源に出力電流の制御機能を持たせたことを特徴
とするものである。
【００２４】このような課題を達成するために、本発明
の第３では、本発明の第１及び第２において、前記信号
リーク手段を前記差動入力信号の一方がベース及びエミ
ッタに入力されると共にコレクタが前記差動入力信号の
他方が入力されている差動回路を構成する他方のトラン
ジスタのコレクタに接続される第１のトランジスタと、
前記差動入力信号の他方がベース及びエミッタに入力さ
れると共にコレクタが前記差動入力信号の一方が入力さ
れている差動回路を構成する一方のトランジスタのコレ
クタに接続される第２のトランジスタとから構成したこ
とを特徴とするものである。
の第３では、本発明の第１及び第２において、前記信号
リーク手段を前記差動入力信号の一方がベース及びエミ
ッタに入力されると共にコレクタが前記差動入力信号の
他方が入力されている差動回路を構成する他方のトラン
ジスタのコレクタに接続される第１のトランジスタと、
前記差動入力信号の他方がベース及びエミッタに入力さ
れると共にコレクタが前記差動入力信号の一方が入力さ
れている差動回路を構成する一方のトランジスタのコレ
クタに接続される第２のトランジスタとから構成したこ
とを特徴とするものである。
【００２５】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るアナログスイッチ回路の
一実施例を示す構成回路図である。
説明する。図１は本発明に係るアナログスイッチ回路の
一実施例を示す構成回路図である。
【００２６】図１において１〜１０，５０，５１，５
２，５３，１００及び１０１は図２と同一符号を付して
あり、１１，１２，１３及び１４はトランジスタ、１０
０ａ及び１００ｂは差動入力信号１００の２つの入力信
号、１０１ａ及び１０１ｂは差動入力信号１０１の２つ
の入力信号、１０２ａは差動出力信号である。
２，５３，１００及び１０１は図２と同一符号を付して
あり、１１，１２，１３及び１４はトランジスタ、１０
０ａ及び１００ｂは差動入力信号１００の２つの入力信
号、１０１ａ及び１０１ｂは差動入力信号１０１の２つ
の入力信号、１０２ａは差動出力信号である。
【００２７】また、トランジスタ１１及び１２は信号リ
ーク手段５４を、トランジスタ１３及び１４は信号リー
ク手段５５をそれぞれ構成している。
ーク手段５４を、トランジスタ１３及び１４は信号リー
ク手段５５をそれぞれ構成している。
【００２８】入力信号１００ａはトランジスタ１のベー
ス、トランジスタ１１のベース及びエミッタに入力さ
れ、入力信号１００ｂはトランジスタ２のベース、トラ
ンジスタ１２のベース及びエミッタにそれぞれ入力され
る。
ス、トランジスタ１１のベース及びエミッタに入力さ
れ、入力信号１００ｂはトランジスタ２のベース、トラ
ンジスタ１２のベース及びエミッタにそれぞれ入力され
る。
【００２９】また、入力信号１０１ａはトランジスタ３
のベース、トランジスタ１３のベース及びエミッタに入
力され、入力信号１０１ｂはトランジスタ４のベース、
トランジスタ１４のベース及びエミッタにそれぞれ入力
される。
のベース、トランジスタ１３のベース及びエミッタに入
力され、入力信号１０１ｂはトランジスタ４のベース、
トランジスタ１４のベース及びエミッタにそれぞれ入力
される。
【００３０】トランジスタ１のエミッタはトランジスタ
２のエミッタ及び定電流源５の一端に接続され、トラン
ジスタ３のエミッタはトランジスタ４のエミッタ及び定
電流源６の一端に接続される。
２のエミッタ及び定電流源５の一端に接続され、トラン
ジスタ３のエミッタはトランジスタ４のエミッタ及び定
電流源６の一端に接続される。
【００３１】トランジスタ１のコレクタはトランジスタ
３，１２及び１４のコレクタ及び抵抗７の一端に接続さ
れ、トランジスタ２のコレクタはトランジスタ４，１１
及び１３のコレクタ及び抵抗８の一端に接続される。
３，１２及び１４のコレクタ及び抵抗７の一端に接続さ
れ、トランジスタ２のコレクタはトランジスタ４，１１
及び１３のコレクタ及び抵抗８の一端に接続される。
【００３２】定電流源５及び６の他端はスイッチ回路９
及び１０を介して負電圧源に、抵抗７及び８の他端は正
電圧源にそれぞれ接続され、トランジスタ１及び２のコ
レクタからは差動出力信号１０２ａが出力される。
及び１０を介して負電圧源に、抵抗７及び８の他端は正
電圧源にそれぞれ接続され、トランジスタ１及び２のコ
レクタからは差動出力信号１０２ａが出力される。
【００３３】ここで、図１に示す実施例の動作を説明す
る。従来例と同様に差動入力信号１００を選択する場合
には、スイッチ回路９を”ｏｎ”にして定電流源５から
出力電流”Ｉ１”を出力させ、スイッチ回路１０を”ｏ
ｆｆ”にして定電流源６からの出力電流”Ｉ２”の出力
を停止させる。
る。従来例と同様に差動入力信号１００を選択する場合
には、スイッチ回路９を”ｏｎ”にして定電流源５から
出力電流”Ｉ１”を出力させ、スイッチ回路１０を”ｏ
ｆｆ”にして定電流源６からの出力電流”Ｉ２”の出力
を停止させる。
【００３４】また、入力信号１００ａと１００ｂ及び入
力信号１０１ａと１０１ｂはそれぞれ逆相の信号である
とする。
力信号１０１ａと１０１ｂはそれぞれ逆相の信号である
とする。
【００３５】定電流源５及び６の出力電流により、トラ
ンジスタ１及び２は”ｏｎ”状態になり、トランジスタ
３及び４は”ｏｆｆ”状態になる。言い換えれば、差動
回路５０が動作状態になり、差動回路５１が非動作状態
になる。
ンジスタ１及び２は”ｏｎ”状態になり、トランジスタ
３及び４は”ｏｆｆ”状態になる。言い換えれば、差動
回路５０が動作状態になり、差動回路５１が非動作状態
になる。
【００３６】ここで、入力信号１０１ａが高周波信号の
場合はトランジスタ３のコレクタにリークする。一方、
入力信号１０１ｂもまた信号リーク手段５５を構成する
トランジスタ１４のコレクタにリークする。
場合はトランジスタ３のコレクタにリークする。一方、
入力信号１０１ｂもまた信号リーク手段５５を構成する
トランジスタ１４のコレクタにリークする。
【００３７】トランジスタ３のコレクタとトランジスタ
１４のコレクタとは互いに接続されており、入力信号１
０１ａと入力信号１０１ｂとは逆相であるのでトランジ
スタ３及び１４のコレクタにおけるリーク量が同じであ
れば入力信号１０１ｂ及び１０１ａのリーク成分は相殺
され、トランジスタ３のコレクタにおけるクロストーク
が低減する。
１４のコレクタとは互いに接続されており、入力信号１
０１ａと入力信号１０１ｂとは逆相であるのでトランジ
スタ３及び１４のコレクタにおけるリーク量が同じであ
れば入力信号１０１ｂ及び１０１ａのリーク成分は相殺
され、トランジスタ３のコレクタにおけるクロストーク
が低減する。
【００３８】同様に、トランジスタ４及び１３のコレク
タにおけるリーク量が同じであれば入力信号１０１ｂ及
び１０１ａのリーク成分もまた相殺され、トランジスタ
４のコレクタにおけるクロストークが低減される。
タにおけるリーク量が同じであれば入力信号１０１ｂ及
び１０１ａのリーク成分もまた相殺され、トランジスタ
４のコレクタにおけるクロストークが低減される。
【００３９】さらに、差動入力信号１０１を選択する場
合においても同様である。即ち、トランジスタ１のコレ
クタからリークする入力信号１００ａは信号リーク手段
５４を構成するトランジスタ１２のコレクタからリーク
する入力信号１００ｂにより相殺され、トランジスタ１
のコレクタにおけるクロストークが低減される。
合においても同様である。即ち、トランジスタ１のコレ
クタからリークする入力信号１００ａは信号リーク手段
５４を構成するトランジスタ１２のコレクタからリーク
する入力信号１００ｂにより相殺され、トランジスタ１
のコレクタにおけるクロストークが低減される。
【００４０】また、トランジスタ２のコレクタからリー
クする入力信号１００ｂは信号リーク手段５４を構成す
るトランジスタ１１のコレクタからリークする入力信号
１００ａにより相殺され、トランジスタ２のコレクタに
おけるクロストークが低減される。
クする入力信号１００ｂは信号リーク手段５４を構成す
るトランジスタ１１のコレクタからリークする入力信号
１００ａにより相殺され、トランジスタ２のコレクタに
おけるクロストークが低減される。
【００４１】この結果、差動回路５０若しくは５１で生
じる高周波信号のリーク信号を信号リーク手段５４若し
くは５５によりリークさせたリーク信号により相殺させ
ることにより、高周波信号のクロストークを低減するこ
とが可能になる。
じる高周波信号のリーク信号を信号リーク手段５４若し
くは５５によりリークさせたリーク信号により相殺させ
ることにより、高周波信号のクロストークを低減するこ
とが可能になる。
【００４２】なお、図１に示す実施例では簡単のために
２つの差動入力信号を選択するアナログスイッチ回路を
例示したが、３以上の差動入力信号を選択するアナログ
スイッチ回路を構成して構わない。
２つの差動入力信号を選択するアナログスイッチ回路を
例示したが、３以上の差動入力信号を選択するアナログ
スイッチ回路を構成して構わない。
【００４３】即ち、差動回路と信号リーク手段とを組み
合わせた回路を３以上設け、前記差動回路のそれぞれの
出力電流を負荷抵抗５２に接続することにより、３以上
の差動入力信号を選択するアナログスイッチ回路を実現
することができる。
合わせた回路を３以上設け、前記差動回路のそれぞれの
出力電流を負荷抵抗５２に接続することにより、３以上
の差動入力信号を選択するアナログスイッチ回路を実現
することができる。
【００４４】また、図１に示す実施例では選択手段５３
であるスイッチ回路９及び１０により定電流源５及び６
の出力電流を制御していたが、定電流源５及び６自体に
出力電流の制御機能を持たせても構わない。
であるスイッチ回路９及び１０により定電流源５及び６
の出力電流を制御していたが、定電流源５及び６自体に
出力電流の制御機能を持たせても構わない。
【００４５】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。差動回路で生じ
る高周波信号のリーク信号を信号リーク手段によりリー
クさせたリーク信号により相殺させることにより、高周
波信号のクロストークを低減することが可能なアナログ
スイッチ回路が実現できる。
本発明によれば次のような効果がある。差動回路で生じ
る高周波信号のリーク信号を信号リーク手段によりリー
クさせたリーク信号により相殺させることにより、高周
波信号のクロストークを低減することが可能なアナログ
スイッチ回路が実現できる。
【図１】本発明に係るアナログスイッチ回路の一実施例
を示す構成回路図である。
を示す構成回路図である。
【図２】従来のアナログスイッチ回路の一例を示す回路
図である。
図である。
１，２，３，４，１１，１２，１３，１４ トランジス
タ ５，６ 定電流源 ７，８ 抵抗 ９，１０ スイッチ回路 ５０，５１ 差動回路 ５２ 負荷抵抗 ５３ 選択手段 ５４，５５ 信号リーク手段 １００，１０１ 差動入力信号 １００ａ，１００ｂ，１０１ａ，１０１ｂ 入力信号 １０２，１０２ａ 差動出力信号
タ ５，６ 定電流源 ７，８ 抵抗 ９，１０ スイッチ回路 ５０，５１ 差動回路 ５２ 負荷抵抗 ５３ 選択手段 ５４，５５ 信号リーク手段 １００，１０１ 差動入力信号 １００ａ，１００ｂ，１０１ａ，１０１ｂ 入力信号 １０２，１０２ａ 差動出力信号
Claims (3)
- 【請求項１】複数の差動入力信号の一を選択するアナロ
グスイッチ回路において、 第１の差動入力信号が入力される第１の差動回路と、 前記第１の差動入力信号をリークさせ前記第１の差動回
路のそれぞれ逆側の出力電流に印加する第１の信号リー
ク手段と、 第２の差動入力信号が入力される第２の差動回路と、 前記第２の差動入力信号をリークさせ前記第２の差動回
路のそれぞれ逆側の出力電流に印加する第２の信号リー
ク手段と、 前記第１及び第２の差動回路のそれぞれの出力電流が接
続される負荷抵抗と、 前記第１及び第２の差動回路の動作状態を制御する選択
手段とを備えたことを特徴とするアナログスイッチ回
路。 - 【請求項２】複数の差動入力信号の一を選択するアナロ
グスイッチ回路において、 第１の差動入力信号が入力される第１の差動回路と、 前記第１の差動入力信号をリークさせ前記第１の差動回
路のそれぞれ逆側の出力電流に印加する第１の信号リー
ク手段と、 第２の差動入力信号が入力される第２の差動回路と、 前記第２の差動入力信号をリークさせ前記第２の差動回
路のそれぞれ逆側の出力電流に印加する第２の信号リー
ク手段と、 前記第１及び第２の差動回路のそれぞれの出力電流が接
続される負荷抵抗とを備え、前記第１及び第２の差動回
路を構成する定電流源に出力電流の制御機能を持たせた
ことを特徴とするアナログスイッチ回路。 - 【請求項３】前記信号リーク手段を前記差動入力信号の
一方がベース及びエミッタに入力されると共にコレクタ
が前記差動入力信号の他方が入力されている差動回路を
構成する他方のトランジスタのコレクタに接続される第
１のトランジスタと、 前記差動入力信号の他方がベース及びエミッタに入力さ
れると共にコレクタが前記差動入力信号の一方が入力さ
れている差動回路を構成する一方のトランジスタのコレ
クタに接続される第２のトランジスタとから構成したこ
とを特徴とする特許請求の範囲請求項１及び請求項２記
載のアナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09338897A JP3289771B2 (ja) | 1997-04-11 | 1997-04-11 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09338897A JP3289771B2 (ja) | 1997-04-11 | 1997-04-11 | アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10285006A JPH10285006A (ja) | 1998-10-23 |
| JP3289771B2 true JP3289771B2 (ja) | 2002-06-10 |
Family
ID=14080938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09338897A Expired - Fee Related JP3289771B2 (ja) | 1997-04-11 | 1997-04-11 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3289771B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4911794B2 (ja) | 2008-10-08 | 2012-04-04 | パナソニック株式会社 | 受信回路、受信システム |
-
1997
- 1997-04-11 JP JP09338897A patent/JP3289771B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10285006A (ja) | 1998-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5420529A (en) | Current steering switch and hybrid BiCMOS multiplexer with CMOS commutation signal and CML/ECL data signals | |
| US6892061B2 (en) | Mixer circuit configuration | |
| US4567426A (en) | Current stabilizer with starting circuit | |
| JP3664010B2 (ja) | アナログ・スイッチ回路 | |
| JP2008544714A (ja) | 低電圧ｖｃｃを供給される差動トランジスタ対電流スイッチ | |
| JP3289771B2 (ja) | アナログスイッチ回路 | |
| US4970452A (en) | Integrated circuit comprising a switchable current generator | |
| US5296760A (en) | Voltage translator | |
| EP1769582B1 (en) | Current parking return to zero digital-to-analog converter | |
| JPH03192921A (ja) | スタンバイ電力散逸を減少させたｅｃｌカットオフドライバ回路 | |
| GB2335556A (en) | BiMOS switched current source for a DAC or for a PLL charge pump | |
| JPH0846462A (ja) | 低周波増幅器 | |
| JPH06343036A (ja) | マルチプレクサ回路 | |
| JPH02226809A (ja) | 抵電力過渡現象除去回路 | |
| US6265909B1 (en) | Three-valued switching circuit | |
| US6844768B2 (en) | Dynamic method for limiting the reverse base-emitter voltage | |
| JPS58194425A (ja) | Ｄ／ａ変換回路 | |
| JP4272335B2 (ja) | 半導体集積回路 | |
| US5349554A (en) | Memory element with bipolar transistors in resettable latch | |
| US4972107A (en) | Sensor circuit configuration | |
| US6617886B2 (en) | Differential pair with high output signal crossover | |
| US5349231A (en) | Apparatus and method for bidirectional current conduction | |
| JPH07245556A (ja) | スイッチ回路 | |
| JP3833089B2 (ja) | 可変利得増幅器 | |
| US6114908A (en) | Bipolar impedance converter circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090322 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090322 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100322 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100322 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110322 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110322 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120322 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120322 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130322 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140322 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |