CN101828367B - 接收电路、接收*** - Google Patents

Abstract

本发明提供一种接收电路、接收***。输出电路(12)将提供给共用节点对(NCa、NCb)的电流信号对转换为电压信号对(VOa、VOb)。在各输入缓冲电路(11、11、......)中，恒流产生部(101)在输出模式下，从中间节点对(NMa、NMb)到基准节点(VDD1)的一对电流路径中产生一对恒电流，在断开模式下，停止一对恒电流的产生。电压电流转换部(102)在输出模式下，从中间节点对(NMa、NMb)到基准节点(GND)的一对电流路径中产生对应输入信号对(Sa、Sb)的一对输入电流，从而在从中间节点对(NMa、NMb)到共用节点对(NCa、NCb)的一对电流路径中产生电流信号对(Ia、Ib)，在断开模式下，停止一对输入电流的产生。

Description

接收电路、接收***

技术领域

本发明涉及一种选择性接收多个输入信号之中任一个的接收电路。 

背景技术

近年来，随着影像的高图像质量化及声音的高音质化，在设备之间传输的信息量增加，因此希望要提高设备之间的信号传输速度。例如，在基于HDMI(High Definition Multimedia Interface)的显示装置中，在像素数为“1920×1080”的面板上显示运动图像时，在交错(interlace)方式中需要大约以750Mbps的速度进行信号的接收发送，在渐进(progressive)方式中需要加倍的大约1.5Gbps的速度。为了实现这种超过数Gbps的超高速的接收发送，需要将接收装置的能接收的频带(接收装置能正常接收输入信号的频带)设定为数GHz以上，并且将接收装置内部的信号衰减尽可能抑制减小。 

另外，近年来，如图12所示，将多个发送装置连接于一个接收装置而进行多对一通信的情况被广泛需要。例如，需求与显示设备的三个输入端口分别连接DVD记录器、数字摄像机以及投影仪(projector)，并且其中任选一个进行显示影像。在图12中，在各发送装置8、8、...中分别包含的发送LSI81经由传输线路，被接收于接收装置9的接收LSI90。在接收装置9内，从传输线路到接收LSI90的信号路径中，设置有终端电阻R90。接收LSI90响应选择信号SEL，选择性接收来自发送装置8、8、...中的任一个的信号。 

图13是表示对应这种多对一通信的现有接收电路的结构。该接收电路含有分别对应由多个发送装置发送的多个差动信号(输入信号Sa、Sb)的输入缓冲电路91、91、......和选择器92。 

在输入缓冲电路91、91、......中被提供选择信号SEL的输入缓冲电路中，信号选择部901驱动电压电流转换部902，电压电流转换部902使 差动信号(输入信号Sa、Sb)转换为一对电流，负载电阻903使通过电压电流转换部902所获得的一对电流转换为电压信号V91a、V91b。 

选择器92包含分别对应输入缓冲电路91、91、......的信号输入部904、904、......、负载电阻905以及恒流源913。在信号输入部904、904、......中被提供选择信号SEL的信号输入部中，共发共基放大器晶体管(cascodetransistor)对(911a、911b)变成导通状态，输入晶体管对(912a、912b)使来自输入缓冲电路91的电压信号V91a、V91b转换为一对电流。由该输入晶体管对(912a、912b)所获得的一对电流通过负载电阻905转换为电压信号VOa、VOb。如此，通过对输入缓冲电路91、91、...中的任一个和对应该输入缓冲电路91的信号输入部904提供选择信号SEL，而能够选择性接收多个差动信号(输入信号Sa、Sb)之中的任一信号。另外，在专利文献1、专利文献2中也公开了选择器92的结构。 

图14表示具备图13中所示的接收电路的接收LSI的结构。在该接收LSI中，各输入端口0、输入端口1、输入端口2都由四个数据信道构成。在各输入端口中，与8个I/O单元的配置相对应，配置有4个输入缓冲电路91、91x、91y、91z。另外，在各输入端口0、输入端口1、输入端口2中分别形成的输入缓冲电路91、91、91，通过各自的配线对与选择器92连接。另外，各输入缓冲电路91x与选择器92、输入缓冲电路91y与选择器92、输入缓冲电路91z与选择器92之间的连接关系是和输入缓冲电路91与选择器92之间的连接关系相同的，因此这里省略了图示。 

专利文献1：日本国特开平10-285006号公报 

专利文献2：日本国特开2001-168692号公报 

但是，在现有的接收电路中，连接输入缓冲电路与选择器的配线长度对每个缓冲电路都不同。连接输入缓冲电路与选择器的配电线越长，则附加于输入缓冲电路输出端的负载(寄生配线电容及寄生配线电阻)越增加，从而能够接收的频带变得越窄。因此，在输入缓冲电路间产生频率特性的偏差，而不能实现稳定的接收。例如，对某一个输入信号能够正常接收，但是，当利用别的输入信号来切换接收对象时，产生所谓不能正常接收的现象。 

发明内容

因此，本发明的目的在于，提供一种能够减少输入缓冲电路间的频率特性的偏差的接收电路。 

据本发明的一个发明，是一种接收电路，选择性接收多个输入信号对中的任一对，具备：多个输入缓冲电路，其分别被提供所述多个输入信号对，能切换输出模式与断开模式，输出模式对共用节点对提供与提供自身的输入信号对相对应的电流信号对，断开模式停止所述电流信号对的提供；和输出电路，其将提供给所述共用节点对的电流信号对转换为电压信号对。所述多个输入缓冲电路分别具备：第一恒流产生部，其在所述输出模式中，从连接在所述共用节点对的中间节点对到第一基准节点的一对电流路径中产生一对恒电流，在所述断开模式中，停止所述一对恒电流的产生；电压电流转换部，其在所述输出模式中，在从所述中间节点对到第二基准节点的一对电流路径中，产生与提供给该输入缓冲电路的输入信号对相对应的一对输入电流，从而在从所述中间节点对到所述共用节点对的一对电流路径中产生所述电流信号对，在所述断开模式中，停止所述一对输入电流的产生。在所述接收电路中，多个输入缓冲电路的各中间节点对共用连接于输出电路的共用节点对上。因此，无论各输入缓冲电路的配置为何种，都能够在输入缓冲电路中使附加于中间节点对的负载相等，因此能够减少输入缓冲电路间的频率特性的偏差。 

优选所述多个输入缓冲电路分别还含有输入侧晶体管对，其形成在从所述共用节点对到该输入缓冲电路的中间节点对的一对电流路径上，对栅极对提供第一偏压。通过构成这种结构，能够抑制在中间节点对的电压变动，从而第一恒流产生部能够正确地提供恒电流。 

优选所述多个输入缓冲电路分别还含有第一电压生成部，其在所述输出模式中，对所述输入侧晶体管对的栅极对提供所述第一偏压，在所述断开模式中，停止所述第一偏压的提供。通过构成这种结构，能够防止由作为断开模式的输入缓冲电路向共用节点对传播噪声。 

优选所述输出电路含有：第二恒流产生部，其在从所述共用节点对到所述第二基准节点的一对电流路径中产生一对恒电流；输出侧晶体管对，其形成在从输出所述电压信号对用的输出节点对到所述共用节点对的一 对电流路径上，对栅极对提供第二偏压；负载电阻对，其形成在从所述输出节点对到第三基准节点的一对电流路径上。通过构成这种结构，能够使输入阻抗与以往相比小，因此能够提高频率特性。 

优选提供给所述第三基准节点的电压比提供给所述第一基准节点的电压低，比提供给所述第二基准节点的电压高。通过构成这种结构，能够使连接于输出电路后段的装置进行低耐压化，从而能够提高后段装置的频率特性。 

根据本发明的另一个发明，是一种接收电路，选择性接收多个输入信号中的任一个信号的电路，具备：多个输入缓冲电路，其被分别提供所述多个输入信号，能切换输出模式与断开模式，输出模式对共用节点提供与提供给自身的输入信号相对应的电流信号，断开模式停止所述电流信号的提供；和输出电路，其将提供给所述共用节点的电流信号转换为电压信号。所述多个输入缓冲电路分别具备：第一恒流产生部，其在所述输出模式中，从连接在所述共用节点的中间节点到第一基准节点的电流路径中产生恒电流，在所述断开模式中，停止所述恒电流的产生；电压电流转换部，其在所述输出模式中，从所述中间节点到第二基准节点的电流路径中，产生与提供给该输入缓冲电路的输入信号相对应的输入电流，从而在从所述中间节点到所述共用节点的电流路径中产生所述电流信号，在所述断开模式中，停止所述输入电流的产生。在所述接收电路中，多个输入缓冲电路的各中间节点共用连接于输出电路的共用节点上，因此能够减少输入缓冲电路间的频率特性的偏差。 

如上所述，能够减少输入缓冲电路之间的频率特性的偏差。 

附图说明

图1是表示基于实施方式1的接收电路的结构例的图。 

图2是表示图1中所示的电压生成部的结构例的图。 

图3是对图1中所示的输入缓冲电路的变形例进行说明用的图。 

图4是对图1中所示的输出电路的变形例进行说明用的图。 

图5是表示基于实施方式2的接收电路的结构例的图。 

图6是表示实施方式3的输入缓冲电路的结构例的图。 

图7是表示实施方式3的输出电路的结构例的图。 

图8是对输出电路的变形例进行说明用的图。 

图9是对输入缓冲电路的变形例进行说明用的图。 

图10是对接收电路的变形例进行说明用的图。 

图11是表示具备图1中所示的接收电路的接收LSI的结构例的图。 

图12是对多对一通信进行说明用的图。 

图13是表示与多对一通信相对应的现有接收电路的结构的图。 

图14是表示具备图13中所示的接收电路的现有接收LSI的结构的图。 

图中：11-输入缓冲电路，12-输出电路，101-恒流产生部，102-电压电流转换部，103a、103b-输入侧晶体管，104-电压生成部，105-恒流产生部，106a、106b-输出侧晶体管，107a、107b-负载电阻，23-复位电路，301-输出侧电压固定部，302-输入侧电压固定部，RRR-电阻元件，CCC-电容元件。 

具体实施方式

以下，参照附图对本发明的实施方式进行详细说明。另外，在图中的相同或相当的部分标相同符号，并且不重复其说明。 

(实施方式1) 

图1表示基于本发明实施方式1的接收电路的结构例。该接收电路是选择性接收多个差动信号(一对输入信号Sa、Sb)中的任一个信号的电路，其具备分别提供多个差动信号的多个输入缓冲电路11、11、......和输出电路12。 

各输入缓冲电路11、11、......通过选择信号SEL，而能够切换输出模式与断开模式，当选择信号SEL处于激活状态时(提供选择信号SEL时)，设定为输出模式，当选择信号SEL处于非激活状态时(不提供选择信号SEL时)，设定为断开模式。各输入缓冲电路11、11、......在输出模式下，对共用节点(node)NCa、NCb提供与提供给自身的输入信号Sa、Sb相对应的电流信号Ia、Ib，在断开模式下，停止电流信号Ia、Ib的提供。输出电路12使提供于共用节点NCa、NCb的电流信号Ia、Ib转换为 电压信号VOa、VOb。将提供作为接收对象的差动信号的输入缓冲电路11设定为输出模式，并且将其它输入缓冲电路11、11、......设定为断开模式，从而能够输出与作为接收对象的差动信号相对应的电压信号对。 

另外，在各输入缓冲电路11、11、......中，中间节点NMa、NMb经由输入侧晶体管103a、103b，与输出电路12的共用节点NCa、NCb共用连接。据此，不管各输入缓冲电路11、11、......的配置为何种，都能够使附加于各输入缓冲电路11、11、......的输出端的负载(寄生配线电容及寄生配线电阻等)相等，且能够降低输入缓冲电路11、11、......之间的频率特性的偏差，从而可以实现稳定的接收。 

(输入缓冲电路) 

各输入缓冲电路11、11、......都含有恒流产生部101、电压电流转换部102、输入侧晶体管103a、103b、电压生成部104。 

恒流产生部101含有恒流源CSa、CSb、响应选择信号SEL而切换恒流源CSa、CSb与电源节点(提供电源电压VDD1的节点)之间的连接的开关元件SWa、SWb。当选择信号SEL处于激活状态时，开关元件SWa、SWb变成导通，在从电源节点经由恒流源CSa、CSb到中间节点NMa、NMb的一对电流路径中产生一对恒电流。另一方面，当选择信号SEL处于非激活状态时，开关元件SWa、SWb变成截止，恒流源CSa、CSb从电源节点断开而停止恒电流的提供。 

电压电流转换部102含有输入信号Sa、Sb分别提供于栅极的差动晶体管Ta、Tb、恒流源CSc、响应选择信号SEL而切换恒流源CSc与接地节点(提供接地电压GND的节点)之间的连接的开关元件SWc。 

当选择信号SEL处于激活状态时，开关元件SWc变成导通。据此，输入信号Sa、Sb通过差动晶体管Ta、Tb被转换为一对输入电流，在从中间节点NMa、NMb经由差动晶体管Ta、Tb、恒流源CSc后到接地节点的一对电流路径中，产生通过差动晶体管Ta、Tb获得的一对输入电流。另外，通过恒流产生部101对中间节点NMa、NMb分别提供恒电流，因此在中间节点NMa、NMb到共用节点NCa、NCb的一对电流路径中，作为电流信号Ia、Ib而产生对应恒电流对与输入电流对之差的一对电流。另一方面，当选择信号SEL处于非激活状态时，开关元件SWc变成截止， 恒流源CSc从接地节点断开，其结果，不产生对应输入信号Sa、Sb的一对输入电流。 

输入侧晶体管103a、103b形成于共用节点NCa、NCb到中间节点NMa、NMb的一对电流路径，并且偏压VB1提供于各栅极。通过对输入侧晶体管103a、103b的栅极提供偏压VB1，而能够抑制中间节点NMa、NMb的电压变动，因此各恒流源CSa、CSb能够正确地提供恒电流。 

电压生成部104，当选择信号SEL处于激活状态时，生成偏压VB1。据此，输入侧晶体管103a、103b变成导通状态，电流信号Ia、Ib经由输入侧晶体管103a、103b，提供给共用节点NCa、NCb。另外，电压生成部104，当选择信号SEL处于非激活状态时，停止偏压VB1的提供。据此，输入侧晶体管103a、103b变成截止状态，因此能够防止由作为断开模式的输入缓冲电路11向共用节点NCa、NCb传播噪声。例如，如图2所示，电压生成部104含有构成电流镜电路的晶体管T1、T2、pMOS晶体管T3、响应选择信号SEL而进行导通/截止操作的开关元件SW1、SW2、SW3。 

(输出电路) 

输出电路12含有恒流产生部105、输出侧晶体管106a、106b、负载电阻107a、107b。 

恒流产生部105在从共用节点NCa、NCb到接地节点的一对电流路径中产生一对恒电流。据此，在从电源节点(提供电源电压VDD2的节点)经由输出节点NOa、NOb到共用节点NCa、NCb的一对电流路径中，流过电流信号Ia、Ib。例如，恒流产生部105含有恒流源CSd、CSe。 

输出侧晶体管106a、106b形成于从输出节点NOa、NOb到共用节点NCa、NCb的一对电流路径上，对输出侧晶体管106a、106b的栅极提供偏压VB2。这样，由于输出侧晶体管106a、106b与共用节点NCa、NCb连接，因此输出电路12的输入阻抗变成大致等于输出侧晶体管106a、106b的相互电导系数的倒数。据此，因为能够使输入电阻与以往相比小，所以能够提高接收电路的频率特性。 

负载电阻107a、107b形成于从电源节点到输出节点NOa、NOb的一对电流路径上。电流信号Ia、Ib通过该负载电阻107a、107b转换为电压 信号VOa、VOb。 

(电源电压的大小) 

另外，电源电压VDD2也可以比电源电压VDD1低。通过构成这种结构，可以使电压信号VOa、VOb的共模电位与输入信号Sa、Sb的共模电位相比低，因此能够缓和连接于输出电路12后段的装置耐压限制。即，与电压信号VOa、VOb具有与输入信号Sa、Sb相同共模电位时相比，能够降低构成后段装置的晶体管的耐压。例如，能够使后段装置由比pMOS晶体管低耐压的nMOS晶体管构成。另外，一般来讲，若使晶体管耐压越低，则能够使晶体管的增益带宽乘积(ft)越高。因此，通过使后段装置进行低耐压化，可以提高后段装置的频率特性。 

(恒电流的大小) 

另外，也可以设定为由恒流产生部105提供的恒电流比由恒流产生部101提供的恒电流大。在输入缓冲电路11中，若从恒流产生部101提供一对恒电流时电压电流转换部102变成断开模式，则来自恒流产生部101的一对恒电流流入所有输出电路12的共用节点NCa、NCb。例如，这种现象产生于输入信号Sa、Sb的共模电位下降到差动晶体管Ta、Tb的双方都处于截止状态的时候。其中，当恒流产生部105的恒电流比恒流产生部101的恒电流小时，可能出现共用节点NCa、NCb的电压上升而损坏输出侧晶体管106a、106b的情况。因此，将恒流产生部105的恒电流设定为比恒流产生部101的恒电流大，从而能够防止共用节点NCa、Ncb的电压上升。 

(输入缓冲电路的变形例) 

如图3中所示，输入缓冲电路11也可以取代在图1中所示的电压电流转换部102，而含有具有高通滤波器特性的电压电流转换部102a。电压电流转换部102a除了含有在图1中所示的电压电流转换部102的结构之外，还含有电阻元件RRR以及电容元件CCC。另外，电压电流转换部102a取代恒流源CSc、开关元件SWc，而含有恒流源CSc1、CSc2、开关元件SWc1、SWc2。通过构成这种结构，能够抑制高频信号的衰减，且可以扩展接收电路的能接收频带。另外，电阻元件RRR的电阻值、电容元件CCC的电容值也可以是可变值。通过构成这种结构，能够调整输入缓冲电路 11的DC增益(gain)值、截止(cut-off)频率。另外，通过对应输入信号Sa、Sb的频率、振幅而进行设定，能够使接收波形设定为最佳状态。 

(输出电路的变形例) 

另外，如图4所示，输出电路12除了含有图1中所示的结构之外，还可以含有电流源CS1、CS2。电流源CS1在电源节点与输出节点NOa之间，与负载电阻107a并联连接，电流源CS2在电源节点与输出节点NOb之间，与负载电阻107b并联连接。通过构成这种结构，能够增加从输出节点NOa、NOb到共用节点NCa、NCb的一对电流路径的电流量，而能够进一步降低输出电路12的输入阻抗。 

(实施方式2) 

图5是表示基于本发明的实施方式2的接收电路的结构例。该接收电路取代在图1中所示的输出电路12，而具备输出电路22以及复位电路23。 

(输出电路) 

输出电路22取代在图1中所示的恒流产生部105，而含有恒流产生部205，并且还含有电压生成部202。电压生成部202响应使输出电路22变成复位状态用的复位信号RESET，切换偏压VB2的提供/不提供。恒流产生部205含有恒流源CSd、CSe、和响应复位信号RESET而切换恒流源CSd、CSe与接地节点之间连接的开关元件SWd、SWe。 

在复位信号RESET处于非激活状态时，电压生成部202对输出侧晶体管106a、106b的栅极提供偏压VB2。另外，开关元件SWd、SWe变成导通，在从共用节点NCa、NCb到接地节点的一对电流路径中，产生一对恒电流。据此，能够使来自输入缓冲电路11的电流信号Ia、Ib转换为电压信号VOa、VOb。另一方面，在复位信号RESET处于激活状态时，电压生成部202停止偏压VB2的提供。另外，开关元件SWd、SWe变成截止，恒流源CSd、CSe从接地节点断开，变成不产生恒电流。据此，输出电路22变成复位状态。 

(复位电路) 

复位电路23响应复位信号RESET，切换选择信号SEL的通过/断开，从而控制输入缓冲电路11、11、......的工作模式。复位电路23含有分别对应输入缓冲电路11、11、......的逻辑与电路201、201、......。各逻辑 与电路201、201、......响应复位信号RESET，切换选择信号SEL的通过/断开。 

在复位信号RESET处于非激活状态时(其中复位信号RESET为高电平时)，复位电路23使选择信号SEL通过输入缓冲电路11、11、......。据此，输入缓冲电路11、11、......的各工作模式通过选择信号SEL而被控制。另一方面，在复位信号RESET处于激活状态时(其中复位信号RESET为低电平时)，复位电路23断开选择信号SEL。据此，在各输入缓冲电路11、11、......中选择信号SEL变成非激活状态，而各输入缓冲电路11、11、......强制性地被设定为断开模式。 

如上所述，当输出电路22处于复位状态时，无论选择信号SEL的状态是何种，将所有输入缓冲电路11、11、......都强制性地设定为断开模式，从而能够防止由输入缓冲电路11、11、......提供不需要的电流信号Ia、Ib，因此能够抑制输出电路的输入端(共用节点NCa、NCb)的电压变动。 

(实施方式3) 

接着，参照图5～图7，对基于本发明的实施方式3的接收电路进行说明。该接收电路取代在图5中所示的输入缓冲电路11、11、......以及输出电路22，而具备输入缓冲电路31、31、......(参照图6)和输出电路32(参照图7)。 

(输入缓冲电路) 

在图6中所示的输入缓冲电路31除了含有图1中所示的结构之外，还含有输入侧电压固定部301。输入侧电压固定部301含有响应复位信号RESET而切换输入侧晶体管103a、103b的漏极与接地节点之间连接的下拉晶体管(pull down transistor)311a、311b。 

在复位信号RESET处于激活状态时(其中，复位信号RESET为低电平时)，下拉晶体管311a、311b变成为导通状态，输入侧晶体管103a、103b的漏极电压被固定。据此，能够抑制与输入侧晶体管103a、103b的漏极相连的输出电路32的输入端(共用节点NCa、NCb)的电压变动。另一方面，在复位信号RESET处于非激活状态时(其中，复位信号RESET为高电平时)，下拉晶体管311a、311b变成为截止状态，并且解除输入侧 晶体管103a、103b的漏极电压的固定。 

(输出电路) 

在图7中所示的输出电路32除了具备在图5中所示的结构之外，还具备输出侧电压固定部302。输出侧电压固定部302含有响应复位信号RESET而切换共用节点NCa、NCb与接地节点之间连接的下拉晶体管312a、312b。 

在复位信号RESET处于激活状态时，下拉晶体管312a、312b变成为导通，共用节点NCa、NCb的电压被固定。据此，能够抑制在共用节点NCa、NCb的电压变动。另一方面，在复位信号RESET处于非激活状态时，下拉晶体管312a、312b变成为截止状态，电压的固定被解除。 

如上所述，由于输出电路32在复位状态下能够确定共用节点NCa、NCb的电压，因此能够进一步抑制共用节点NCa、NCb的电压变动。另外，输入侧电压固定部301以及输出侧电压固定部302也可以适用于在图1中所示的接收电路。即，通过设置输入侧电压固定部301和输出侧电压固定部302的至少一个，能够使输出电路12设定为复位状态。 

(输出电路的结构) 

在以上的各实施方式中，也可以将输出电路设置为如图8那种的结构。在图8中所示的输出电路12b含有形成于从共用节点NCa、NCb到接地节点的一对电流路径的负载电阻107a、107b。在构成这种结构的情况下，也能使输入缓冲电路的各中间节点NMa、NMb共用连接于输出电路12b的共用节点NCa、NCb上，因此能够减少输入缓冲电路之间的频率特性的偏差。 

(输入缓冲电路的结构) 

另外，输入缓冲电路的结构为多种多样的，其并不限定于图1、图3、图6中所示的结构。例如，如图9所示，输入缓冲电路11也可以取代差动晶体管Ta、Tb的各漏极共用连接于恒流源CSc的电压电流转换部102，而含有差动晶体管Ta、Tb的漏极直接连接于接地节点的电压电流转换部102b。 

另外，从图9可知，基于各实施方式的接收电路不仅接收差动信号，还可以接收单一的输入信号。例如，也可以构成为：对各输入缓冲电路 11、11、......提供非差动信号的单一输入信号Sa，各输入缓冲电路11、11、......提供对应输入信号Sa的电流信号Ia，输出电路12使提供于共用节点NCa的电流信号Ia转换为电压信号VOa。 

(接收电路的变形例) 

另外，如图10所示，也可以使各实施方式的接收电路构成为能够接收以接地电压GND为基准的差动信号的结构。在图10中所示的接收电路具备输入缓冲电路11c、11c、......和输出电路12c。各输入缓冲电路11c、11c、...含有恒流产生部101c、电压电流转换部102c。恒流产生部101c在输出模式下，从中间节点NMa、NMb到接地节点的一对电流路径中产生一对恒电流，在断开模式下，停止一对恒电流的产生。电压电流转换部102c在输出模式下，从中间节点NMa、NMb到电源节点(提供电源电压VDD1的节点)的一对电流路径中，产生对应输入信号Sa、Sb的一对输入电流，从而产生一对电流信号Ia、Ib，在断开模式下停止一对输入电流的产生。输出电路12c将提供于共用节点NCa、NCb的电流信号Ia、Ib转换为电压信号VOa、VOb。即使在构成这种结构时，也能够使输入缓冲电路11c、11c、......的各中间节点NMa、NMb共用连接于共用节点NCa、NCb上，因此能够减少输入缓冲电路11c、11c、......之间的频率偏差。 

(接收***) 

如图11所示，各实施方式的接收电路可以适用于接收LSI(接收***)。图11所示的接收LSI具备24个I/O单元、12个输入缓冲电路11、11x、......、4个输出电路12、12x、......和4个信号处理装置13、13x、......。另外，一个数据信道由3个输入缓冲电路、1个输出电路以及1个信号处理装置构成。例如，3个输入缓冲电路11、11、11和输出电路12属于与信号处理装置13相同的数据信道。同样，输入缓冲电路11x、11y、11z和输出电路12x、12y、12z分别属于信号处理装置13x和相同的数据信道、信号处理装置13y和相同的数据信道、信号处理装置13z和相同的数据信道。 

在各输入端口0、输入端口1、输入端口2中，与8个I/O单元的配置相对应而配置4个输入缓冲电路11、11x、11y、11z。另外，在输入端 口0、输入端口1、输入端口2中分别形成的输入缓冲电路11、11、11通过公用的配线对，与输出电路12连接。信号处理装置13处理来自输出电路12的电压信号VOa、VOb。另外，由于其它数据信道的连接关系与输入缓冲电路11、11、11、输出电路12以及信号处理装置13所属的数据信道相同，因此在这里省略其图示。由于在该接收LSI中能够减少输入缓冲电路之间的频率偏差，因此信号处理装置能够执行正常的信号处理。 

(产业上的利用可能性) 

如上所述，基于本发明的接收电路能够减少输入缓冲电路之间的频率特性的偏差，从而能够实现稳定的接收，因此对需要多对一通信的高速信号传输***等有用。 

Claims (13)

1.一种接收电路，选择性接收多个输入信号对中的任一对，其特征在于，

具备：多个输入缓冲电路，其分别被提供所述多个输入信号对，能切换输出模式与断开模式，输出模式对共用节点对提供与提供给自身的输入信号对相对应的电流信号对，断开模式停止所述电流信号对的提供；和

输出电路，其将提供给所述共用节点对的电流信号对转换为电压信号对，

所述多个输入缓冲电路分别含有：

第一恒流产生部，其在所述输出模式中，从连接在所述共用节点对的中间节点对到第一电源节点的一对电流路径中产生一对恒电流，在所述断开模式中，停止所述一对恒电流的产生；

电压电流转换部，其在所述输出模式中，在从所述中间节点对到接地节点的一对电流路径中，产生与提供给该输入缓冲电路的输入信号对相对应的一对输入电流，从而在从所述中间节点对到所述共用节点对的一对电流路径中产生所述电流信号对，在所述断开模式中，停止所述一对输入电流的产生；和

输入侧晶体管对，其形成在从该输入缓冲电路的中间节点对到所述共用节点对的一对电流路径上，对栅极对提供第一偏压，

所述输出电路含有：

第二恒流产生部，其在从所述共用节点对到所述接地节点的一对电流路径中产生一对恒电流；

输出侧晶体管对，其形成在从输出所述电压信号对用的输出节点对到所述共用节点对的一对电流路径上，对栅极对提供第二偏压；和

负载电阻对，其形成在从所述输出节点对到第二电源节点的一对电流路径上。

2.根据权利要求1所述的接收电路，其特征在于，

所述多个输入缓冲电路分别还含有第一电压生成部，其在所述输出模式中，对所述输入侧晶体管对的栅极对提供所述第一偏压，在所述断开模式中，停止所述第一偏压的提供。

3.根据权利要求1所述的接收电路，其特征在于，

提供给所述第二电源节点的电压比提供给所述第一电源节点的电压低，比提供给所述接地节点的电压高。

4.根据权利要求1所述的接收电路，其特征在于，

由所述第二恒流产生部产生的恒电流比由所述第一恒流产生部产生的恒电流大。

5.根据权利要求1所述的接收电路，其特征在于，

所述输出电路在从所述输出节点对到所述第二电源节点的一对电流路径中，还含有与所述负载电阻对并联形成的电流源对。

6.根据权利要求1所述的接收电路，其特征在于，

还含有复位电路，其响应复位信号，分别将所述多个输入缓冲电路强制性设定为所述断开模式，

所述输出电路还具备第二电压生成部，其在所述复位信号处于非激活状态时，对所述输出侧晶体管对的栅极对提供所述第二偏压，在所述复位信号处于激活状态时，停止所述第二偏压的提供，

所述第二恒流产生部在所述复位信号处于非激活状态时，在从所述共用节点对到所述接地节点对的一对电流路径中产生所述一对恒电流，在所述复位信号处于激活状态时，停止所述一对恒电流的产生。

7.根据权利要求1所述的接收电路，其特征在于，

所述多个输入缓冲电路分别还含有输入侧电压固定部，其在复位信号处于激活状态时，固定该输入缓冲电路的所述输入侧晶体管对的各自的漏极电压，在所述复位信号处于非激活状态时，解除所述漏极电压的固定。

8.根据权利要求1所述的接收电路，其特征在于，

所述输出电路还含有输出侧电压固定部，其在复位信号处于激活状态时，固定所述共用节点对的各自的电压，在所述复位信号处于非激活状态时，解除对于所述共用节点对的电压固定。

9.根据权利要求1所述的接收电路，其特征在于，

所述电压电流转换部含有：

差动晶体管对，其形成在从所述中间节点对到所述接地节点的一对电流路径上，并且对栅极对提供所述输入信号对；和

电阻元件以及电容元件，其在所述差动晶体管对的源极对之间并联形成。

10.根据权利要求9所述的接收电路，其特征在于，

所述电阻元件的电阻值以及所述电容元件的电容值中至少一个是可变的。

11.一种接收***，其特征在于，具备：

权利要求1所述的接收电路；和

信号处理装置，其处理来自所述接收电路的电压信号对。

12.一种接收电路，选择性接收多个输入信号中的任一个信号，其特征在于，

具备：多个输入缓冲电路，其被分别提供所述多个输入信号，能切换输出模式与断开模式，输出模式对共用节点提供与提供给自身的输入信号相对应的电流信号，断开模式停止所述电流信号的提供；和

输出电路，其将提供给所述共用节点的电流信号转换为电压信号；

所述多个输入缓冲电路分别含有：

第一恒流产生部，其在所述输出模式中，从连接在所述共用节点的中间节点到第一电源节点的电流路径中产生恒电流，在所述断开模式中，停止所述恒电流的产生；

电压电流转换部，其在所述输出模式中，从所述中间节点到接地节点的电流路径中，产生与提供给该输入缓冲电路的输入信号相对应的输入电流，从而在从所述中间节点到所述共用节点的电流路径中产生所述电流信号，在所述断开模式中，停止所述输入电流的产生；和

输入侧晶体管，其形成在从该输入缓冲电路的中间节点到所述共用节点的电流路径上，对栅极提供第一偏压，

所述输出电路含有：

第二恒流产生部，其在从所述共用节点到所述接地节点的电流路径中产生恒电流；

输出侧晶体管，其形成在从输出所述电压信号用的输出节点到所述共用节点的电流路径上，对栅极提供第二偏压；和负载电阻，其形成在从所述输出节点到第二电源节点的电流路径上。

13.一种接收***，其特征在于，具备：

权利要求12所述的接收电路；和

信号处理装置，其处理来自所述接收电路的电压信号。

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