JP3664010B2 - アナログ・スイッチ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数組の差動入力信号のうちのいずれか1つを選択するアナログ・スイッチ回路に関する。具体的には、直流から数ギガヘルツ(GHz)に及ぶ広帯域にわたって、選択していない入力信号からのクロストークを低減したアナログ・スイッチ回路を提供するものである。
【0002】
【従来の技術】
複数の差動入力信号のうち、いずれか1つを選択するアナログ・スイッチ回路は、例えばオシロスコープの入力チャネル切換え回路で用いられる。
【0003】
図6は、この種の従来のアナログ・スイッチ回路の一例である従来例1を示したものである。
【0004】
図6において、21A,22Aは第1の差動信号入力端子であり、それぞれトランジスタ1A,2Aのベースに接続されている。21B,22Bは第2の差動信号入力端子であり、それぞれトランジスタ1B,2Bのベースに接続されている。トランジスタ1A,2Aのエミッタは抵抗11A,12Aを介して接続され、抵抗11A,12Aの中点はスイッチ15Aを介して電流源16Aに接続されている。電流源16A,16Bの他端は、電源VEEに接続されている。
【0005】
また、トランジスタ1B,2Bのエミッタは抵抗11B,12Bを介して接続され、抵抗11B,12Bの中点はスイッチ15Bを介して電流源16Bに接続されている。トランジスタ1A,1Bのコレクタは抵抗33を介して電源VCCに接続されている。トランジスタ2A,2Bのコレクタは抵抗34を介して電源VCCに接続されている。
【0006】
トランジスタ1A,2Aおよびトランジスタ1B,2Bはそれぞれ差動増幅回路を構成している。このような構成において、スイッチ15Aをオンにし、スイッチ15Bをオフにすると、トランジスタ1A,2Aが増幅器として動作するオン状態になって第1の差動信号入力端子21A,22A間の電圧が差動信号出力端子37,38間に出力される。このとき、トランジスタ1B,2Bはオフ状態になりコレクタ電流が流れないので、第2の差動信号入力端子21B,22B間の電圧は差動信号出力端子37,38間に出力されない。
【0007】
反対に、スイッチ15Bをオンにし、スイッチ15Aをオフにすると、トランジスタ1B,2Bが増幅器として動作するオン状態になって、第2の差動信号入力端子21B,22B間の電圧が差動信号出力端子37,38間に出力される。
【0008】
このとき、トランジスタ1A,2Aはオフ状態になりコレクタ電流が流れないので、第1の差動信号入力端子21A,22A間の電圧は、差動信号出力端子37,38間に出力されない。
【0009】
このように、スイッチ15A,15Bの動作状態を変えることで、2組の差動入力信号のうち、いずれか1つを選択することができ、アナログ・スイッチ回路を構成することができる。いままでの説明では差動入力信号は2組であったが、差動入力信号の組数はいくつでも良く、そのうちの1つのスイッチ(たとえば15A)がオンになり、他のスイッチ(15B他、示されていないスイッチ)がオフであれば、差動入力端子21A,22Aの差動入力信号の組が選択されて、差動信号出力端子37,38間に出力される。
【0010】
アナログ・スイッチ回路では、トランジスタのベース/コレクタ間の静電容量の存在によって、トランジスタをオフ状態にしても差動入力端子に印加される信号のうち高周波成分が差動出力端子に漏れ(リークし)てくる、いわゆるクロストークが発生するという欠点があった。
【0011】
図7はトランジスタQのコレクタ、ベース、エミツタ間の各静電容量を説明するための図である。図7において、Cbcはベース/コレクタ間容量、Cbeはベース/エミッタ間容量、Cceはコレクタ/エミッタ間容量である。
【0012】
図8はベース/コレクタ間電圧と、ベース/コレクタ間静電容量の例を示したもので、ベース/コレクタ間静電容量Cbcはベース/コレクタ間電圧Vによって変化する。ここでは、図示しないが、ベース/エミッタ間静電容量Cbe、コレクタ/エミッタ間静電容量Cceも同様な変化を示す。
【0013】
従来例2(特開平10−285006)
従来例2には、このようなクロストーク発生を低減するために高周波信号のリーク手段を用いるアナログ・スイッチ回路が提案されている。
【0014】
図9には従来例2の回路が示されている。第1の差動信号入力端子21A,22Aは、それぞれトランジスタ1A,2Aのベースに接続されている。21B,22Bは第2の差動信号入力端子であり、それぞれトランジスタ1B,2Bのベースに接続されている。トランジスタ1A,2Aのエミッタは抵抗11A,12Aを介して接続され、抵抗11A,12Aの中点はスイッチ15Aを介して電流源16Aに接続されている。
【0015】
また、トランジスタ1B,2Bのエミッタは抵抗11B,12Bを介して接続され、抵抗11B,12Bの中点はスイッチ15Bを介して電流源16Bに接続されている。トランジスタ1A,1Bのコレクタは抵抗33を介して電源VCCに接続されている。トランジスタ2A,2Bのコレクタは抵抗34を介して電源VCCに接続されている。電流源16A,16Bの他端は、電源VEEに接続されている。
【0016】
トランジスタ7A,8A,7B,8Bは、それぞれベースとエミッタが接続されるとともに、それぞれのベースはトランジスタ1A,2A,1B,1Cのベースに接続されている。また、トランジスタ7A,8A,7B,8Bのコレクタは、それぞれトランジスタ2A,1A,2B,1Bのコレクタに接続されている。
【0017】
トランジスタ7A,8Aはトランジスタ1A,2Aからなる差動回路の信号リーク手段を構成している。同様にトランジスタ7B,8Bはトランジスタ1B,2Bからなる差動回路の信号リーク手段を構成している。
【0018】
図9の構成において、スイッチ15Aをオン、スイッチ15Bをオフにした場合の動作について説明する。トランジスタ1A,2Aのエミッタには電流源16Aの電流が供給され、トランジスタ1A,2Aは増幅器として動作するオン状態になる。したがって 差動信号入力端子21A,22A間の電圧が差動信号出力端子37,38間に出力される。
【0019】
一方、トランジスタ1B,2Bのエミッタには電流源16Bの電流は供給されないので、トランジスタ1B,2Bはオフ状態になる。このときトランジスタ1B,2Bのベース/コレクタ間静電容量により、差動信号入力端子21B,22Bの信号のうち高周波成分の一部はトランジスタ1B,2Bのコレクタに現れることになる。
【0020】
しかしながら、トランジスタ7B,8Bもベース/コレクタ間静電容量の存在によって高周波信号の一部をリークし、トランジスタ1B,2Bのコレクタに逆相で加えられるので、リーク量が同じであればトランジスタ1B,2Bのリーク成分は相殺されることになる。
【0021】
実際には差動信号入力端子21B,22Bに印加される差動電圧によって、トランジスタ1B,2Bのベース/コレクタ間電圧は等しくならず、ベース/コレクタ間静電容量が異ることや、コレクタ/エミッタ間静電容量の存在によってリーク量は同じにならないという問題点があった。また、トランジスタの特性のばらつきによってもベース/コレクタ間静電容量がばらつき、リーク量を相殺できないという問題点もある。
【0022】
【発明が解決しようとする課題】
図6に示した従来例1のアナログ・スイッチ回路では、トランジスタ1A,2A,1B,2Bのベース、コレクタ間静電容量によって、高周波でのクロストークが発生するという欠点があった。
【0023】
図9に示した特開平10−285006による従来例2のアナログ・スイッチ回路では、トランジスタ1Aとトランジスタ7A、トランジスタ2Aとトランジスタ8A、トランジスタ1Bとトランジスタ7B、トランジスタ2Bとトランジスタ8Bのベース/コレクタ間静電容量が完全には等しくならないため、リーク成分を完全には相殺することができずに、クロストークを0にできないという欠点があった。
【0024】
さらに、トランジスタの特性にはばらつき(たとえば、トランジスタ1Bと7Bの差、2Bと8Bの差)があった場合には、リーク成分相殺の効果がさらに少なくなり、クロストークが増加するという解決されなければならない課題があった。本発明はこのような未解決な問題に鑑みてなされたものであり、高周波まで非常にクロストークが小さい、モノリシックIC化に適したアナログ・スイッチ回路を提供するものである。
【0025】
【課題を解決するための手段】
差動入力を受けて差動増幅器出力を得るセル増幅手段と、その出力を受けて差動入力に対して同一または反対の極性の差動セル出力を得るセル・ベース接地手段とを含んだセル・スイッチ手段と、
複数個のうちの1つのセル・スイッチ手段に負荷電流を供給して差動信号出力を得るための差動負荷手段と
を含むアナログ・スイッチ回路を構成した。
【0026】
セル・スイッチ手段にセル・ベース接地手段を含んでいるために、負荷電流を供給されないセル・スイッチ手段への差動入力がリークして差動信号出力となることは無くなった。セル・ベース接地手段には、ベースを接地したトランジスタを用いている。ベース接地トランジスタがオフになっているときには、エミッタとコレクタの間に存在する接地されたベースがシールド効果をなすために、エミッタへの入力信号がコレクタ側にリークする量は著しく減少し、負荷電流を供給されないセル・スイッチ手段では、著しく減少したリーク信号でさえも、さらに反対極性のリーク信号と打消すように作用する。
【0027】
【発明の実施の形態】
図1は本発明の実施の形態を示したものである。図6および図9に対応する構成要素には同一の符号を付している。スイッチ・セル10Aにおいて、差動信号は差動信号入力端子21A,22Aに入力されている。差動信号入力端子21A,22Aは、それぞれ第1のエミッタ結合差動増幅回路を構成するトランジスタ1A,2Aのベースに接続されている。
【0028】
第1のエミッタ結合差動増幅回路を構成するトランジスタ1A,2Aのエミッタ間には負帰還作用をなす抵抗11A,12Aが接続されている。抵抗11A,12Aの中点にはスイッチ手段15Aが接続されており、スイッチ手段15Aのもう一方の端子には電源VEEに接続された電源16Aが接続されている。
【0029】
エミッタ結合差動増幅回路を構成するトランジスタ1A,2Aのコレクタには、ベース接地回路を構成するトランジスタ5A,6Aのエミッタと、第2のベース接地回路を構成するトランジスタ3A,4Aのエミッタが接続されている。トランジスタ5A,4Aのコレクタは負荷抵抗33に接続され、トランジスタ6A,3Aのコレクタは負荷抵抗34に接続される。
【0030】
スイッチ・セル10Bにおいて、差動信号は差動信号入力端子21B,22Bに入力されている。差動信号入力端子21B,22Bは、それぞれ第1のエミッタ結合差動増幅回路を構成するトランジスタ1B,2Bのベースに接続されている。第1のエミッタ結合差動増幅回路を構成するトランジスタ1B,2Bのエミッタ間には負帰還作用をなす抵抗11B,12Bが接続されている。抵抗11B,12Bの中点にはスイッチ手段15Bが接続されており、スイッチ手段15Bのもう一方の端子には電源VEEに接続された電源16Bが接続されている。
【0031】
エミッタ結合差動増幅回路を構成するトランジスタ1B,2Bのコレクタには、ベース接地回路を構成するトランジスタ5B,6Bのエミッタと、第2のベース接地回路を構成するトランジスタ3B,4Bのエミッタが接続されている。トランジスタ5B,4Bのコレクタは負荷抵抗33に接続され、トランジスタ6B,3Bのコレクタは負荷抵抗34に接続される。
【0032】
負荷抵抗33,34のもう一方の端子は電源VCCに接続されている。ベース接地回路のベース端子23A,24A,23B,24Bのベース接地電圧はそれぞれ独立に制御できるようになっている。電流源の定電流値を所定の値とゼロとに切換え可能なものを電流源として用いるならば、スイッチ手段15と電流源16は必ずしも別個に設ける必要もない。
【0033】
つぎに図1の回路動作について説明する。ここでは例として、スイッチ・セル10Aの差動信号21A,22Aをオン、スイッチ・セル10Bの差動信号21B,22Bをオフにする場合の動作について説明する。
【0034】
スイッチ手段15Aをオン、15Bをオフの状態にすると、スイッチ・セル10Aのエミッタ結合差動増幅回路を構成するトランジスタ1A,2Aの増幅機能はオンになる。差動信号入力端子21A,22Aに印加された差動信号はトランジスタ1A,2Aおよび負帰還抵抗11A,12Aによって電流変換され、差動入力信号振幅に応じたエミッタ電流およびコレクタ電流が流れる。
【0035】
トランジスタ1A,2Aのコレクタ電流はベース接地されたトランジスタ3A,4A,5A,6Aの回路に流れる。ここでベース接地回路のベース端子23A,24Aを、ベース端子23Aの電位がベース端子24Aの電位よりも、たとえば、1V程高くなるように設定すると、トランジスタ1A,2Aのコレクタ電流はトランジスタ5A,6Aに流れて負荷抵抗33,34に流れる。このとき、差動信号入力端子21A,22Aの電圧は差動信号出力端子37,38間に反転信号として現れる。
【0036】
反対にベース端子24Aの電位がベース端子23Aの電位よりも、たとえば、1V程度高くなるように設定すると、トランジスタ1A,2Aのコレクタ電流はトランジスタ3A,4Aに流れて負荷抵抗34,33に流れる。このとき差動信号入力端子21A,22Aの電圧は差動信号出力端子37,38間に同位相で現れる。すなわち、本アナログ・スイッチ回路は差動信号21A,22Aを選択して出力するように動作するが、差動信号21B,22Bは選択されない。
【0037】
差動信号21B,22Bを選択しないように、スイッチ手段15Bをオフ状態にすると、スイッチ・セル10Bのエミッタ結合差動増幅回路を構成するトランジスタ1B,2Bはオフになる。差動信号入力端子21B,22Bに印加された差動信号は電流変換されないので、ベース接地されたトランジスタ3B,4B,5B,6Bの回路にも電流は流れない。すなわち、トランジスタ3B,4B,5B,6Bもオフになる。
【0038】
このとき入力された差動信号入力端子21B,22Bの信号が差動出力端子37,38間に現れるのは、オフ状態のトランジスタ1B〜6Bの端子間の静電容量によって高周波成分が漏れてくる成分のみとなる。本発明はこの高周波成分の漏れ(リーク)、すなわち、クロストークを低減するためのものであり、効果について詳細に説明する。
【0039】
スイッチ・セル10Bのトランジスタ1B,2Bはオフ状態であり、トランジスタ1B,2Bのコレクタに現れるのはトランジスタ1B,2Bのベース/コレクタ間容量による漏れ(リーク)成分である。この成分は(従来例1(図6)および従来例2(特開平10−285006、図9)と同様である。トランジスタ1B,2Bのコレクタに現れた漏れ成分は、ベース接地されたトランジスタ3B〜6Bのコレクタ/エミッタ間容量を通って負荷抵抗33,34に流れることになる。
【0040】
ベース接地されたトランジスタは、コレクタとエミッタの中間にあるベースを接地されたために、そのシールド効果が作用して、オフ状態に有るトランジスタのエミッタからコレクタへと信号がリークする量は著しく小さくなる。トランジスタがオフでベース接地の状態におけるコレクタ/エミッタ間の静電容量は、ベース接地しない従来例2の場合よりも著しく小さな値となる。勿論、従来例2のリーク対策を施していない従来例1に対しては、その信号のリーク量の減少効果はさらに大きなものがある。
【0041】
このような特徴を有するベース接地されたトランジスタ5B,6Bと3B,4Bの回路のベース接地電圧、すなわち、ベース端子23Bの電圧V23Bと、ベース端子電圧V24Bを同電位に設定することにより、トランジスタ5Bとトランジスタ4B、およびトランジスタ3Bとトランジスタ6Bのベース接地により微小になったコレクタ/エミッタ間の静電容量はほぼ等しくなる。
【0042】
したがって、トランジスタ5B,4Bのコレクタに発生する微小な漏れ成分は、さらにコレクタ/エミッタ間容量が等しいので同じ振幅で、かつ逆相で加算されることとなり、相殺される。同時にトランジスタ3B,6Bのコレクタに発生する微小な漏れ(リーク)成分は、さらにコレクタ/エミッタ間容量が等しいので同じ振幅で、かつ逆相で加算されることとなり、相殺される。
【0043】
オフされたスイッチ・セル10Bのトランジスタ1B,2Bのベース/コレクタ間容量による漏れ(リーク)成分を、ベース接地により微小になったトランジスタ5B,4Bと6B,3Bの等しいコレクタ/エミッタ間容量により逆相で加算することで相殺しているので、差動信号出力端子37,38間へのクロストークを著しく小さくすることができる。
【0044】
上記の説明では、スイッチ・セル10Aの差動信号をオン、スイッチ・セル10Bの差動信号をオフにする場合の動作について説明したが、スイッチ・セル10Aの差動信号をオフ、スイッチ・セル10Bの差動信号をオンにする場合の動作も同様である。
【0045】
ベース端子23A,24A,23B,24Bのベース電圧を制御する手段が必要になるが、これらの電圧は直流であり、ベース端子23Aと24A、または23Bと24Bを同電位に設定するにはスイッチを用いて、ベース端子間を短絡すればよいので、回路規模の増大は最小限で済む。
【0046】
本発明によるアナログ・スイッチ回路の効果について、シミュレーションの例をあげてより詳しく説明する。シミュレーションに用いた回路定数の概略を以下に示す。なお、シミュレーションにおいては、実際のIC内部の素子のばらつきを考慮して、トランジスタの静電容量に5%程度のばらつきを与えている。
【0047】
シミュレーションに用いたトランジスタのパラメータ
1. 順方向遷移時間(ステップ入力に対する出力の立上り時間)
TF=20ps
2. 端子間静電容量
Cbe=Cbc=Ccs=0.6pF(±5%)
ここで、Cbeはベース/エミッタ間、Cbcはベース/コレクタ間、Ccsはコレクタ/サブストレート(基板)間の静電容量である。
3. 端子間静電容量のバイアス依存性係数
MJ=0.4
4. 電流源15の電流値
I=20 mA
5. エミッタ負帰還抵抗(11,12)
R11=R12=100 Ω
6. 負荷抵抗(33,34)
R33=R34=100 Ω
【0048】
図3は、本発明と従来例のアナログ・スイッチ回路のクロストークのシミュレーション効果を示したものである。横軸は周波数(Hz)、縦軸はクロストーク(dB)である。トレースは上から順に、▲1▼特開平10−285006によるアナログ・スイッチ回路、▲2▼本発明によるアナログ・スイッチ回路(V24B=V23B+1Vとした場合)、▲3▼本発明によるアナログ・スイッチ回路(V24B=V23Bとした場合)のクロストークである。
【0049】
この図から明らかなように、本発明によれば、従来例に比べてクロストークの極めて少ないアナログ・スイッチ回路を実現できる。また、トランジスタ5B,6Bのベース接地電圧V23Bとトランジスタ3B,4Bのベース接地電圧V24Bを等しくすることによる効果も明らかであろう。
【0050】
実施例1
図2には本発明の実施例1の回路図が示されている。図1と同一の構成要素には同一の符号が付してあるので、図1と異る点について説明する。図2においては、図1のスイッチ・セル10A,10Bと負荷抵抗33,34との間にベース電圧VB によりベース接地されたトランジスタ31,32回路が接続されている。すなわち、ベース接地回路が負荷抵抗33,34に直列に接続されている。
【0051】
このように構成することにより、差動信号出力端子37,38に発生する出力信号の電圧変化はベース接地されたトランジスタ3B〜6Bのコレクタに影響を及ぼさないので、ベース接地回路を構成するトランジスタ3A〜6A,3B〜6Bのコレクタ/エミッタ間静電容量の均一性は更に高まる。そのために、漏れ成分を相殺する効果はさらに高くなる。
【0052】
もう1つの作用は、図1の構成ではベース接地回路のトランジスタ3A〜6A,3B〜6Bのコレクタ容量が直接負荷抵抗に並列に加わっていたのに対し、図2の構成ではトランジスタ31,32のコレクタ容量のみが負荷抵抗33,34に並列に加わることになる。そのために、広帯域性を改善することができる。
【0053】
図4には、図1におけるスイッチ・セル10の数を4個にした場合、すなわち、スイッチ・セル10A〜10Dを用いた実施例2を示している。
【0054】
図5には、図2におけるスイッチ・セル10の数を4個にした場合、すなわち、スイッチ・セル10A〜10Dを用いた実施例3を示している。この場合には、ベース接地したトランジスタ37,38により、負荷抵抗33,34への各スイッチ・セル10A〜10Dの静電容量の影響は著しく軽減されるから、図4の回路よりも、より広帯域になる。
【0055】
図4および図5に示したように、スイッチ・セル10の数は2以上の数であれば任意の複数個にすることができ、そのうちの1個のスイッチ・セル10をオンにし、その他をオフにすることによって任意の1組の差動入力信号を出力として得ることができる。
【0056】
図1,2,4,5において、エミッタ負帰還抵抗11,12と負荷抵抗33,34の値を等しくすると、差動信号出力端子37,38の間に得られる差動信号出力は、差動信号入力端子21,22の間に印加された差動信号入力の振幅と同じ、すなわち、利得は1である。負荷抵抗33,34の値(R33=R34)をエミッタ負帰還抵抗(R11=R12)の2倍(R33=2R11)にするならば利得は2となる。
【0057】
【発明の効果】
以上述べたように本発明によるならば、直流から数ギガヘルツ(GHz)以上の広帯域にわたって、クロストークを低減したアナログ・スイッチ回路を提供することが可能となった。また、本発明の回路はIC化に適しているので、小型化に適しているという利点も有する。さらに、多数の差動入力に対しても広帯域性を損なわず、いずれか1つの差動入力信号を選択できるという利点も有する。したがって本発明の効果は極めて大きい。
【図面の簡単な説明】
【図1】本発明の実施の形態を示す回路図である。
【図2】本発明の実施例1を示す回路図である。
【図3】本発明と従来例2のクロストークをシミュレーションにより求めた周波数特性図である。
【図4】本発明の実施例2を示す回路図である。
【図5】本発明の実施例3を示す回路図である。
【図6】従来例1を示す回路図である。
【図7】トランジスタの端子間静電容量を説明する図である。
【図8】トランジスタのベース/コレクタ間静電容量の変化を説明する図である。
【図9】従来例2を示す回路図である。
【符号の説明】
1〜8 トランジスタ
15 スイッチ手段
16 電流源
21,22 差動信号入力端子
23,24 ベース端子
31,32 トランジスタ
33,34 負荷抵抗
37,38 差動信号出力端子
Cbc ベース/コレクタ間静電容量
Cbe ベース/エミッタ間静電容量
Cce コレクタ/エミッタ間静電容量
VB ,VCC ,VEE 電源
Claims (8)
- 差動入力(21,22)を受けて、増幅作用をオンにスイッチしているときに差動増幅出力を得ることのできるセル増幅手段(1,2,11,12,15,16)と、前記差動増幅出力を受けて、前記差動増幅出力の極性を選択するための1組のベース接地電圧(23,24)によって前記差動入力(21,22)に対して同極性および反対の極性のうちの一方の差動出力をセル出力として得ることのできるセル・ベース接地手段(3〜6)とを含むセル・スイッチ手段(10)と、
前記セル・スイッチ手段(10)の複数個のうちの1つの前記増幅作用をオンにスイッチしているセル・スイッチ手段(10)の前記セル・ベース接地手段(3,4,5,6)側に負荷電流を供給して差動信号出力(37,38)を得るための差動負荷手段(31〜34)とを含んだ
アナログ・スイッチ回路。 - 前記セル・スイッチ手段(10)に含まれたセル増幅手段(1,2,11,12,15,16)が、
エミッタ抵抗(11,12)を介してエミッタ結合され、前記エミッタ結合の中点に増幅作用をオン・オフすることの可能な電流源(15,16)を接続し、ベースに差動入力された信号(21,22)をコレクタ側に前記差動増幅出力として得るように構成されている
請求項1のアナログ・スイッチ回路。 - 前記セル・スイッチ手段(10)に含まれたセル・ベース接地手段(3〜6)が、
前記セル増幅手段(1,2,11,12,15,16)における増幅作用がオフにスイッチされているときに、前記差動増幅出力として現れる前記差動入力のリーク成分は前記セル出力とはならず、前記増幅作用がオンにスイッチされているときには前記セル出力となるように構成されている
請求項1のアナログ・スイッチ回路。 - 前記セル・スイッチ手段(10)に含まれたセル・ベース接地手段(3〜6)が、
2つのベースを結合された第1組の第1のトランジスタ(5A)と第2のトランジスタ(6A)と、2つのベースを結合された第2組の第1のトランジスタ(3A)と第2のトランジスタ(4A)とを含み、
前記第1組の第1のトランジスタ(5A)および前記第2組の第1のトランジスタ(3A)の両エミッタを前記セル・スイッチ手段(10)に含まれた前記セル増幅手段の差動増幅出力の一方に接続され、
前記第1組の第2のトランジスタ(6A)および前記第2組の第2のトランジスタ(4A)の両エミッタを前記セル・スイッチ手段(10)に含まれた前記セル増幅手段の差動増幅出力の他方に接続され、
前記第1組の第1のトランジスタ(5A)および前記第2組の第2のトランジスタ(4A)の両コレクタから前記セル出力のうちの一方を得て、
前記第1組の第2のトランジスタ(6A)および前記第2組の第1のトランジスタ(3A)の両コレクタから前記セル出力のうちの他方を得るように構成されている。
請求項1のアナログ・スイッチ回路。 - 前記差動負荷手段(31〜34)が、
一端が定電圧源に共通に接続された第1および第2の負荷抵抗(33,34)であり、それぞれの他端が前記セル出力に接続されて、そのそれぞれの他端(37,38)から前記差動信号出力(37,38)を得るように構成されている
請求項1のアナログ・スイッチ回路。 - 前記差動負荷手段(31〜34)が、
2つのベースを共通にベース接地された2つのトランジスタ(31,32)を含み、前記2つのトランジスタ(31,32)のそれぞれのエミッタが前記セル出力にそれぞれ接続されて、
一端が定電圧源に共通に接続された第1および第2の負荷抵抗(33,34)のそれぞれの他端に前記2つのトランジスタ(31,32)のコレクタをそれぞれ接続して、それぞれの接続点から前記差動信号出力(37,38)を得るように構成されている
請求項1のアナログ・スイッチ回路。 - 前記セル・スイッチ手段(10)において、
前記1組のベース接地電圧(23,24)が、前記差動入力(21,22)に対して同極性および反対の極性のうちの一方の差動信号出力(37,38)を得るように設定された電圧である
請求項1のアナログ・スイッチ回路。 - 前記セル・スイッチ手段(10)の複数個のうちの前記増幅作用をオンにスイッチしている1つを除く他のセル・スイッチ(10)において、
前記1組のベース接地電圧(23,24)の値の差がゼロである
請求項1のアナログ・スイッチ回路。
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