JP2008300979A - Ｌｖｄｓレシーバ - Google Patents

Abstract

【課題】外部抵抗を用いずに、伝送路のインピーダンスによる信号品質の劣化を最小限に抑えるようにする。
【解決手段】２つの差動入力端子を有し、２つの差動入力端子間に与えられたアナログ差動電圧信号に応じたロジック信号を出力する差動レシーバ部１４０を設ける。また、２つの差動入力端子間にトランジスタで形成され、ＬＶＤＳレシーバの外部からオンオフ制御可能な複数個のスイッチを含んだスイッチ部１５０を設ける。そして、差動レシーバ部１４０の２つの差動入力端子には、アナログ差動電流信号がスイッチ部１５０の各スイッチのオン抵抗により電流−電圧変換されたアナログ差動電圧信号を与える。
【選択図】図１

Description

本発明は、チップ間の高速信号伝送を実現するＬＶＤＳ（ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ）、あるいはＬＶＤＳよりも信号振幅の小さい信号を扱うＳｕｂ−ＬＶＤＳなどのアナログ差動電流信号を受信するＬＶＤＳレシーバに関するものである。

ＬＶＤＳ、あるいはＳｕｂ−ＬＶＤＳインターフェース規格では、チップ間信号伝送を差動電流出力で行う。例えば、Ｓｕｂ−ＬＶＤＳ用のＬＶＤＳレシーバは、差動電圧入力信号として高速信号（例：５００Ｍｂｐｓ）を受信する。

Ｓｕｂ−ＬＶＤＳインターフェース規格については、詳しくは、非特許文献１などに記載されている。例えば、Ｓｕｂ−ＬＶＤＳインターフェース規格では、信号振幅が１５０ｍＶ、出力電流値は１．５ｍＡと規定されている。また、送信ブロックが出力した電流に対して電流−電圧変換を行う抵抗の抵抗値は１００Ωと規定されている。この抵抗は、抵抗値のばらつきを抑えるため通常はチップ外に設けられた外付け抵抗である。

ＬＶＤＳレシーバなどを含んだＬＶＤＳ伝送システムを検査するためには、送信ブロック、ＬＶＤＳレシーバ、さらには伝送路のインピーダンスをプローブ検査ボード上に設ける。

図２４は、ＬＶＤＳ伝送システムのプローブ検査ボードの構成の一例を示すブロック図である。プローブ検査ボード上には、図２４に示すように、送信ブロック７０１、伝送路７０２、レシーバブロック７０４、及び外付け抵抗７０５が設けられている。

送信ブロック７０１（図２４中ではＴｘと略記）は、伝送路７０２を介して差動電流信号を出力する。伝送路７０２は、プローブ検査ボード上の伝送路である。図２４におけるインピーダンス７０３は、伝送路のインピーダンスを示しており、自己及び相互インダクタンス、容量、抵抗からなる。レシーバブロック７０４（図２４中ではＲｘと略記）は、伝送路７０２を介して、送信ブロック７０１が出力した差動信号を受信する。外付け抵抗７０５は、送信ブロック７０１の出力に対して電流−電圧変換を行う抵抗（例：１００Ω）である。

なお、本インターフェース規格を用いたチップでは高速信号の送受信を行うので、パッケージを用いないベアーチップ実装が主流となってきている。
「Ａｌｌｉａｎｃｅ ｓｔａｎｄａｒｄ ｆｏｒ Ｄ−ＰＨＹ」、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）発行、Ｄｒａｆｔ Ｖｅｒ０．７９ ２００６年６月３０日

しかしながら、上記のプローブ検査ボードは、通信テストを行う場合に、外付け抵抗をレシーバ近傍に配置することが物理的に不可能である。そのため、プローブ検査ボード上の伝送路のインピーダンスが差動信号品質を劣化させて、実使用のスピード（例：５００Ｍｂｐｓ）での通信テストが困難であった。

これに対しては、レシーバブロックのチップ内部にポリシリコン（ＰＳ）抵抗で１００Ω程度の抵抗を作成することも考えられるが、抵抗値のばらつきは通常は１５％以上あり、実使用時、及びテスト時での使用に問題があった。

本発明は上記の問題に着目してなされたものであり、ＬＶＤＳレシーバにおいて、外部抵抗を用いずに、伝送路のインピーダンスによる信号品質の劣化を最小限に抑えるようにすることを目的としている。

上記の課題を解決するため、本発明の一態様は、
アナログ差動電流信号を受信するＬＶＤＳレシーバであって、
２つの差動入力端子を有し、前記２つの差動入力端子間に与えられたアナログ差動電圧信号に応じたロジック信号を出力する差動レシーバ部と、
前記２つの差動入力端子間にトランジスタで形成され、かつ前記ＬＶＤＳレシーバの外部からオンオフ制御可能な複数個のスイッチを含んだスイッチ部と、
を備え、
前記差動レシーバ部は、前記アナログ差動電流信号が前記複数個のスイッチのオン抵抗により電流−電圧変換されて、前記アナログ差動電圧信号として前記２つの差動入力端子に与えられることを特徴とする。

本発明によれば、外部抵抗を用いずに、伝送路のインピーダンスによる信号品質の劣化を最小限に抑えることが可能になる。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

《発明の実施形態１》
図１は、本発明の実施形態１に係る通信テストブロック１００を示す図である。通信テストブロック１００は、Ｓｕｂ−ＬＶＤＳの通信テストを行なうプローブ検査ボード上に実現される。通信テストブロック１００は、同図に示すように、送信ブロック１１０（図中ではＴｘと略記）、伝送路１２０、及びＬＶＤＳレシーバ１３０（図中ではＲｘと略記）を含んでいる。

送信ブロック１１０は、伝送路１２０を介してアナログ差動電流信号を出力する。

伝送路１２０は、プローブ検査ボード上の伝送路である。図１におけるインピーダンス１２１は、伝送路１２０のインピーダンスを示しており、自己及び相互インダクタンス、容量、抵抗からなる。

ＬＶＤＳレシーバ１３０は、伝送路１２０を介して、送信ブロック１１０が出力したアナログ差動電流信号を、アナログ差動電圧信号として受信する。具体的には、ＬＶＤＳレシーバ１３０は、差動レシーバ部１４０とスイッチ部１５０とを含んでいる。

差動レシーバ部１４０は、＋側差動入力端子１４１（ＤＰ＋）と−側差動入力端子１４２（ＤＭ−）とを有しており、これらの端子から入力されるアナログ差動電圧信号に応じて、“Ｈ”あるいは“Ｌ“のロジック信号（出力信号Ｓ０１）を後段のロジックに出力する。

スイッチ部１５０は、差動レシーバ部１４０の差動入力端子間をショートさせる複数個のスイッチを含んでいる。それらのスイッチのオン抵抗を利用して、送信ブロック１１０が出力したアナログ差動電圧信号を、差動レシーバ部１４０へ入力するアナログ差動電圧信号に変換する。

図２は、スイッチ部１５０を具現化した回路図である。この例のスイッチ部１５０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを１つずつ組み合わせた相補型スイッチを複数個備えており、各相補型スイッチ同士が並列接続されている。各スイッチを構成するＭＯＳトランジスタのゲートは、ＬＶＤＳレシーバ１３０の外部から電位の制御、すなわち、オンオフの制御ができるようになっている。

図２には、ＰＭＯＳトランジスタ１５１〜１５３、ＮＭＯＳトランジスタ１５４〜１５６によって構成された３つの相補型スイッチを図示してある。例えばテスト時に、いくつかのトランジスタが選択されて、オンにされることにより差動入力端子間の抵抗を形成する。なお、スイッチ部１５０内のスイッチの数は、各スイッチのオン抵抗と必要な合成抵抗値に応じて定めればよい（以下の各実施形態においても同じ）。

また、本実施形態では、それぞれＰＭＯＳトランジスタ及び各ＮＭＯＳトランジスタのサイズ（Ｗ／Ｌ比）の比率を２倍、４倍、８倍、と２のべき乗に設定している。これにより、それぞれのスイッチの抵抗値に重み付けを与え、各トランジスタのゲートに与える制御信号の十進数表記に対するオン抵抗値を単調減少関数とすることができる。図３は、制御信号の十進数表記と並列抵抗の合成値の関係の一例である。図３において、横軸は６ビット［５：０］の制御信号を十進表記した数値であり、縦軸は差動入力端子間のスイッチのオン抵抗の合成抵抗値を示している。また、図３のグラフにおける３本の線は、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタの特性が、共にＴｙｐの場合、共にＦａｓｔ−Ｆａｓｔの場合、共にＳｌｏｗ−Ｓｌｏｗの場合をそれぞれ示している。

Ｓｕｂ−ＬＶＤＳで使用する抵抗値は８０−１２０Ω程度である。例えば、通常のＣＭＯＳプロセスで使用しているポリシリコン（ＰＳ）抵抗を、ＰＭＯＳトランジスタ１５１やＮＭＯＳトランジスタ１５４に直列に接続すると、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのサイズが大きくなりすぎて、差動入力端子間の寄生容量により受信信号が著しく劣化する。これに対し、本実施形態では、電圧電流変換抵抗としてトランジスタのオン抵抗のみを利用しているので、プロセスの変動があっても、テストに最適な抵抗値を外部から設定することが可能になる。したがって、本実施形態によれば、外部抵抗を用いずに、伝送路のインピーダンスによる信号品質の劣化を最小限に抑えることが可能になる。

また、複数のスイッチの中からオンさせるスイッチを選択させることにより、ＬＶＤＳレシーバの外部からスイッチ部１５０による抵抗値を制御することができる。これにより、差動レシーバ部に入力されるアナログ差動電圧信号の振幅を自由に変更できるため、テストでの有用性は高い。すなわち、上記の構成により不良チップの選別を容易に行うことが可能となる。

なお、図２の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図４のように、ＰＭＯＳトランジスタのみでスイッチ部を形成してもよい。また、逆に入力コモン電圧が低い場合には、図５のように、ＮＭＯＳトランジスタのみでスイッチ部を形成してもよい。

《発明の実施形態２》
実施形態２では、実施形態１よりも信号波形の劣化を抑えることができるスイッチ部の例を説明する。図６は、実施形態２に係るスイッチ部１５０の構成を示す図である。

本実施形態のスイッチ部１５０は、図６に示すように、各トランジスタの基盤が、それぞれのトランジスタのソースに接続されている。

これにより、Ｖｔ（ＭＯＳトランジスタの閾値電圧）の基盤バイアス効果による増加を抑えることが可能になる。それゆえ、トランジスタのオン抵抗を実施形態１のスイッチ部１５０と比較して小さくすることができ、ＰＭＯＳ、ＮＭＯＳの両方のトランジスタのサイズを小さくすることが可能になる。その結果、差動入力端子間の寄生容量を低減でき、実施形態１の回路に比べ信号波形の劣化を抑えることが可能になる。

なお、図６の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、ＰＭＯＳ、ＮＭＯＳの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図７のように、ＰＭＯＳトランジスタのみでスイッチを形成してもよい。また、逆に入力コモン電圧が低い場合には、図８のように、ＮＭＯＳトランジスタのみでスイッチを形成してもよい。

《発明の実施形態３》
実施形態３では、スイッチ部を形成するＮＭＯＳ、ＰＭＯＳトランジスタを、ロジックに使用する例えば１．２Ｖ耐圧の低電圧トランジスタで形成した例を説明する。図９は、実施形態３に係るスイッチ部１５０の構成を示す図である。

図９において、低電圧ＰＭＯＳトランジスタ３２１〜３２３、低電圧ＮＭＯＳトランジスタ３２４〜３２６は、１．２Ｖ耐圧の低電圧トランジスタである。

また、クランプ回路３１０は、＋側差動入力端子１４１、−側差動入力端子１４２の電圧を、スイッチ部を構成する低電圧トランジスタの耐圧よりも低くするようになっている。図１０、図１１、及び図１２は、クランプ回路３１０の具体的な回路図の一例である。図１０、図１１、図１２に示すように、それぞれのクランプ回路は、基準電源３１１を有している。基準電源３１１は、それぞれのクランプ回路におけるクランプ電圧を決定する電源である。

例えば、図１０に例示のクランプ回路３１０は、第１のダイオード３１２、第２のダイオード３１３を有しており、この構成により、＋側差動入力端子１４１、−側差動入力端子１４２を（基準電源３１１の電圧＋ダイオードの順方向電圧（Ｖｄ））でクランプすることができる。

また、図１１に例示のクランプ回路３１０は、ＰＭＯＳトランジスタ３１４〜３１５を有しており、この構成により、＋側差動入力端子１４１、−側差動入力端子１４２を（基準電源３１１の電圧＋ＰＭＯＳトランジスタのゲートソース間電圧（Ｖｇｓ））でクランプすることができる。

また、図１２に例示のクランプ回路３１０は、比較器３１６〜３１７、及びスイッチ３１８〜３１９を有している。

比較器３１６は、＋側差動入力端子１４１と基準電源３１１の電圧を比較する。比較器３１７は、−側差動入力端子１４２と基準電源３１１の電圧を比較する。

スイッチ３１８は、＋側差動入力端子１４１を接地させるためのスイッチである。スイッチ３１８は、＋側差動入力端子１４１の電圧が基準電源３１１の電圧よりも高い場合にオンにされて、＋側差動入力端子１４１の電圧を降下させる。スイッチ３１９は、−側差動入力端子１４２を接地させるためのスイッチである。−側差動入力端子１４２の電圧が基準電源３１１の電圧よりも高い場合にオンにされて、−側差動入力端子１４２の電圧を降下させる。上記の作用により、＋側差動入力端子１４１、−側差動入力端子１４２の電圧を常に低電圧トランジスタの耐圧以下に抑えることができる。

上記のスイッチ部１５０によれば、低電圧トランジスタを使用する場合は通常のトランジスタに比べ、トランジスタのゲート長（Ｌ）を約１／１０に設計することができ、小さなサイズのトランジスタで小さなオン抵抗を実現できる。したがって、本実施形態では、この作用により、差動入力端子間の容量を低減でき、信号劣化を抑えることができる。

通常、送信側のドライバーは、３Ｖ系の通常のトランジスタを使用し、出力電流は送信ブロックの３Ｖ系の電源より供給される。そのため、本実施形態の副作用として、スタートアップ時等に、差動入力端子の電圧が低電圧トランジスタの耐圧を超え、低電圧トランジスタデバイスの破壊を引き起こすことが考えられる。しかし、本実施形態では、クランプ回路３１０が挿入されているので、＋側差動入力端子１４１、−側差動入力端子１４２の電圧が、スイッチを形成している低電圧トランジスタの耐圧を超えないようできる。

なお、図９の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、低電圧ＰＭＯＳトランジスタ、低電圧ＮＭＯＳの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図１３のように、低電圧ＰＭＯＳトランジスタのみでスイッチ部を形成してもよい。また、逆に入力コモン電圧が低い場合には、図１４のように低電圧ＮＭＯＳトランジスタのみでスイッチ部を形成してもよい。

《発明の実施形態４》
実施形態４では、スイッチ部を形成するＮＭＯＳ、ＰＭＯＳトランジスタのＶｔ（ＭＯＳトランジスタの閾値電圧）を抑えた例を説明する。図１５は、実施形態４に係るスイッチ部１５０の構成を示す図である。

本実施形態のスイッチ部１５０は、図１５に示すように、スイッチを形成しているＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの基盤を、それぞれのトランジスタのソースに接続している。これにより、Ｖｔの基盤バイアス効果による増加を抑えている。

上記のように、本実施形態ではＶｔを低く抑えることが可能になるため、トランジスタのオン抵抗を、実施形態３（図９を参照）と比較して小さくすることができる。それゆえ、低電圧ＰＭＯＳトランジスタ、低電圧ＮＭＯＳトランジスタの両方のトランジスタのサイズを小さくすることが可能になる。この結果、差動入力端子間の寄生容量を低減でき、実施形態３の回路に比べ、信号波形の劣化を抑えることができる。

なお、図１５の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、低電圧ＰＭＯＳトランジスタ、低電圧ＮＭＯＳトランジスタの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図１６のように、低電圧ＰＭＯＳトランジスタのみでスイッチを形成してもよい。また、逆に入力コモン電圧が低い場合には、図１７のように、低電圧ＮＭＯＳトランジスタのみでスイッチを形成してもよい。

《発明の実施形態５》
実施形態５では、差動入力端子の電圧が低電圧トランジスタのＤ−Ｓ間（ドレイン−ソース間）の耐圧を超えた場合に生じるデバイス破壊防止が可能な例を説明する。図１８は、実施形態５に係るスイッチ部１５０の構成を示す図である。

本実施形態のスイッチ部１５０は、低電圧ＰＭＯＳトランジスタ３２１〜３２３、低電圧ＰＭＯＳトランジスタ５１１〜５１３、低電圧ＮＭＯＳトランジスタ３２４〜３２６、低電圧ＮＭＯＳトランジスタ５１４〜５１６を備えている。低電圧ＰＭＯＳトランジスタ３２１と低電圧ＰＭＯＳトランジスタ５１１、低電圧ＮＭＯＳトランジスタ３２４と低電圧ＮＭＯＳトランジスタ５１４、低電圧ＰＭＯＳトランジスタ３２２と低電圧ＰＭＯＳトランジスタ５１２、低電圧ＮＭＯＳトランジスタ３２５と低電圧ＮＭＯＳトランジスタ５１５、・・・、低電圧ＰＭＯＳトランジスタ３２３と低電圧ＰＭＯＳトランジスタ５１３、低電圧ＮＭＯＳトランジスタ３２６と低電圧ＮＭＯＳトランジスタ５１６は、それぞれ直列に接続されている。

本実施形態では、図９の例と比べ、ドレイン−ソース間に印加される電圧を半分に低減することができる。また、直列接続によりトータルの合成オン抵抗値は、図９の例に比べて２倍になるが、ドレイン−ソース間の容量も直列接続により半分になる。そのため、信号劣化に関しては図９の例と同等である。

以上のように、本実施形態のスイッチ部１５０は、スイッチを形成している低電圧ＮＭＯＳトランジスタ、低電圧ＰＭＯＳトランジスタを直列に接続した。それゆえ、差動入力端子の電圧が低電圧トランジスタのドレイン−ソース間耐圧を超えた場合に生じるデバイス破壊を防止することが可能になる。

なお、本実施形態では、２段の直列接続を例として示しているが、３段以上の直列接続についても同様の効果が得られるのは自明である。

また、図１８の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、低電圧ＰＭＯＳトランジスタ、低電圧ＮＭＯＳトランジスタの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図１９のように、低電圧ＰＭＯＳトランジスタのみでスイッチを形成してもよい。また、逆に入力コモン電圧が低い場合には、図２０のように、低電圧ＮＭＯＳトランジスタのみでスイッチを形成してもよい。

《発明の実施形態６》
実施形態６では、スイッチ部を形成するＮＭＯＳ、ＰＭＯＳトランジスタのＶｔ（ＭＯＳトランジスタの閾値電圧）を抑えた例を説明する。図２１は、実施形態６に係るスイッチ部１５０の構成を示す図である。

本実施形態のスイッチ部１５０は、図２１に示すように、スイッチを形成しているＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの基盤を、それぞれのトランジスタのソースに接続している。これにより、Ｖｔの基盤バイアス効果による増加を抑えている。

上記のように、本実施形態ではＶｔを低く抑えることが可能になるため、トランジスタのオン抵抗を、図１８の例と比較して小さくすることができる。それゆえ、低電圧ＰＭＯＳトランジスタ、低電圧ＮＭＯＳトランジスタの両方のトランジスタのサイズを小さくすることが可能になる。この結果、差動入力端子間の寄生容量を低減でき、図１８の回路に比べて、信号波形の劣化を抑えることができる。

なお、図２１の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、低電圧ＰＭＯＳトランジスタ、低電圧ＮＭＯＳトランジスタの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図２２のように、低電圧ＰＭＯＳトランジスタのみでスイッチを形成してもよい。また、逆に入力コモン電圧が低い場合には、図２３のように、低電圧ＮＭＯＳトランジスタのみでスイッチを形成してもよい。

本発明に係るＬＶＤＳレシーバは、外部抵抗を用いずに、伝送路のインピーダンスによる信号品質の劣化を最小限に抑えることが可能になるという効果を有し、チップ間の高速信号伝送を実現するＬＶＤＳ、あるいはＬＶＤＳよりも信号振幅の小さい信号を扱うＳｕｂ−ＬＶＤＳなどのアナログ差動電流信号を受信するＬＶＤＳレシーバ等として有用である。

実施形態１に係る通信テストブロック１００を示すブロック図である。 スイッチ部１５０を具現化した回路図である。 制御信号の十進数表記と並列抵抗の合成値の関係の一例である。 実施形態１において、入力コモン電圧が高い場合のスイッチ部の構成例である。 実施形態１において、入力コモン電圧が低い場合のスイッチ部の構成例である。 実施形態２に係るスイッチ部１５０の構成を示す図である。 実施形態２において、入力コモン電圧が高い場合のスイッチ部の構成例である。 実施形態２において、入力コモン電圧が低い場合のスイッチ部の構成例である。 実施形態３に係るスイッチ部１５０の構成を示す図である。 クランプ回路３１０の具体的な回路図の一例である。 クランプ回路３１０の具体的な回路図の一例である。 クランプ回路３１０の具体的な回路図の一例である。 実施形態３において、入力コモン電圧が高い場合のスイッチ部の構成例である。 実施形態３において、入力コモン電圧が低い場合のスイッチ部の構成例である。 実施形態４に係るスイッチ部１５０の構成を示す図である。 実施形態４において、入力コモン電圧が高い場合のスイッチ部の構成例である。 実施形態４において、入力コモン電圧が低い場合のスイッチ部の構成例である。 実施形態５に係るスイッチ部１５０の構成を示す図である。 実施形態５において、入力コモン電圧が高い場合のスイッチ部の構成例である。 実施形態５において、入力コモン電圧が低い場合のスイッチ部の構成例である。 実施形態６に係るスイッチ部１５０の構成を示す図である。 実施形態６において、入力コモン電圧が高い場合のスイッチ部の構成例である。 実施形態６において、入力コモン電圧が低い場合のスイッチ部の構成例である。 ＬＶＤＳ伝送システムのプローブ検査ボードの構成の一例を示すブロック図である。

符号の説明

１００ 通信テストブロック
１１０ 送信ブロック
１２０ 伝送路
１２１ インピーダンス
１３０ ＬＶＤＳレシーバ
１４０ 差動レシーバ部
１４１ ＋側差動入力端子
１４２ −側差動入力端子
１５０ スイッチ部
１５１〜１５３ ＰＭＯＳトランジスタ
１５４〜１５６ ＮＭＯＳトランジスタ
３１０ クランプ回路
３１１ 基準電源
３１２ 第１のダイオード
３１３ 第２のダイオード
３１４〜３１５ ＰＭＯＳトランジスタ
３１６〜３１７ 比較器
３１８〜３１９ スイッチ
３２１〜３２３ 低電圧ＰＭＯＳトランジスタ
３２４〜３２６ 低電圧ＮＭＯＳトランジスタ
５１１〜５１３ 低電圧ＰＭＯＳトランジスタ
５１４〜５１６ 低電圧ＮＭＯＳトランジスタ
Ｓ０１ 出力信号

Claims (10)

1. アナログ差動電流信号を受信するＬＶＤＳレシーバであって、
   ２つの差動入力端子を有し、前記２つの差動入力端子間に与えられたアナログ差動電圧信号に応じたロジック信号を出力する差動レシーバ部と、
   前記２つの差動入力端子間にトランジスタで形成され、かつ前記ＬＶＤＳレシーバの外部からオンオフ制御可能な複数個のスイッチを含んだスイッチ部と、
   を備え、
   前記差動レシーバ部は、前記アナログ差動電流信号が前記複数個のスイッチのオン抵抗により電流−電圧変換されて、前記アナログ差動電圧信号として前記２つの差動入力端子に与えられることを特徴とするＬＶＤＳレシーバ。
2. 請求項１のＬＶＤＳレシーバであって、
   前記スイッチ部の各スイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの相補型スイッチ、ＮＭＯＳトランジスタのみのスイッチ、及びＰＭＯＳトランジスタのみのスイッチのうちの何れかであることを特徴とするＬＶＤＳレシーバ。
3. 請求項１のＬＶＤＳレシーバであって
   前記スイッチ部の各スイッチを構成するトランジスタは、ソースと基盤とが接続されていることを特徴とするＬＶＤＳレシーバ。
4. 請求項１のＬＶＤＳレシーバであって、
   前記差動入力端子間の電圧を、前記スイッチ部を構成するトランジスタの耐圧よりも低くするクランプ回路をさらに備えたことを特徴とするＬＶＤＳレシーバ。
5. 請求項４のＬＶＤＳレシーバであって、
   前記スイッチ部の各スイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの相補型スイッチ、ＮＭＯＳトランジスタのみのスイッチ、及びＰＭＯＳトランジスタのみのスイッチのうちの何れかであることを特徴とするＬＶＤＳレシーバ。
6. 請求項４のＬＶＤＳレシーバであって、
   前記スイッチ部の各スイッチを構成するトランジスタは、ソースと基盤とが接続されていることを特徴とするＬＶＤＳレシーバ。
7. 請求項４のＬＶＤＳレシーバであって、
   前記クランプ回路は、基準電源とダイオードとの組み合わせ、基準電源とＰＭＯＳトランジスタの組み合わせ、及び基準電源とコンパレータとスイッチの組み合わせのうちの何れかの組み合わせであることを特徴とするＬＶＤＳレシーバ。
8. 請求項２のＬＶＤＳレシーバであって、
   前記スイッチ部の各スイッチを構成するトランジスタは、複数個の低電圧トランジスタを直列に接続したものであることを特徴とするＬＶＤＳレシーバ。
9. 請求項８のＬＶＤＳレシーバであって、
   前記スイッチ部の各スイッチを構成するトランジスタは、ソースと基盤とが接続されていることを特徴とするＬＶＤＳレシーバ。
10. 請求項１のＬＶＤＳレシーバであって、
    それぞれのスイッチは、抵抗値が大きい方から順に、各スイッチを構成するトランジスタのサイズの比率が２のべき乗単位で大きくなるように設定されていることを特徴とするＬＶＤＳレシーバ。

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