JP2008300979A - Lvdsレシーバ - Google Patents
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Abstract
【課題】外部抵抗を用いずに、伝送路のインピーダンスによる信号品質の劣化を最小限に抑えるようにする。
【解決手段】2つの差動入力端子を有し、2つの差動入力端子間に与えられたアナログ差動電圧信号に応じたロジック信号を出力する差動レシーバ部140を設ける。また、2つの差動入力端子間にトランジスタで形成され、LVDSレシーバの外部からオンオフ制御可能な複数個のスイッチを含んだスイッチ部150を設ける。そして、差動レシーバ部140の2つの差動入力端子には、アナログ差動電流信号がスイッチ部150の各スイッチのオン抵抗により電流−電圧変換されたアナログ差動電圧信号を与える。
【選択図】図1
【解決手段】2つの差動入力端子を有し、2つの差動入力端子間に与えられたアナログ差動電圧信号に応じたロジック信号を出力する差動レシーバ部140を設ける。また、2つの差動入力端子間にトランジスタで形成され、LVDSレシーバの外部からオンオフ制御可能な複数個のスイッチを含んだスイッチ部150を設ける。そして、差動レシーバ部140の2つの差動入力端子には、アナログ差動電流信号がスイッチ部150の各スイッチのオン抵抗により電流−電圧変換されたアナログ差動電圧信号を与える。
【選択図】図1
Description
本発明は、チップ間の高速信号伝送を実現するLVDS(low Voltage Differential Signal)、あるいはLVDSよりも信号振幅の小さい信号を扱うSub−LVDSなどのアナログ差動電流信号を受信するLVDSレシーバに関するものである。
LVDS、あるいはSub−LVDSインターフェース規格では、チップ間信号伝送を差動電流出力で行う。例えば、Sub−LVDS用のLVDSレシーバは、差動電圧入力信号として高速信号(例:500Mbps)を受信する。
Sub−LVDSインターフェース規格については、詳しくは、非特許文献1などに記載されている。例えば、Sub−LVDSインターフェース規格では、信号振幅が150mV、出力電流値は1.5mAと規定されている。また、送信ブロックが出力した電流に対して電流−電圧変換を行う抵抗の抵抗値は100Ωと規定されている。この抵抗は、抵抗値のばらつきを抑えるため通常はチップ外に設けられた外付け抵抗である。
LVDSレシーバなどを含んだLVDS伝送システムを検査するためには、送信ブロック、LVDSレシーバ、さらには伝送路のインピーダンスをプローブ検査ボード上に設ける。
図24は、LVDS伝送システムのプローブ検査ボードの構成の一例を示すブロック図である。プローブ検査ボード上には、図24に示すように、送信ブロック701、伝送路702、レシーバブロック704、及び外付け抵抗705が設けられている。
送信ブロック701(図24中ではTxと略記)は、伝送路702を介して差動電流信号を出力する。伝送路702は、プローブ検査ボード上の伝送路である。図24におけるインピーダンス703は、伝送路のインピーダンスを示しており、自己及び相互インダクタンス、容量、抵抗からなる。レシーバブロック704(図24中ではRxと略記)は、伝送路702を介して、送信ブロック701が出力した差動信号を受信する。外付け抵抗705は、送信ブロック701の出力に対して電流−電圧変換を行う抵抗(例:100Ω)である。
なお、本インターフェース規格を用いたチップでは高速信号の送受信を行うので、パッケージを用いないベアーチップ実装が主流となってきている。
「Alliance standard for D−PHY」、MIPI(Mobile Industry Processor Interface)発行、Draft Ver0.79 2006年6月30日
「Alliance standard for D−PHY」、MIPI(Mobile Industry Processor Interface)発行、Draft Ver0.79 2006年6月30日
しかしながら、上記のプローブ検査ボードは、通信テストを行う場合に、外付け抵抗をレシーバ近傍に配置することが物理的に不可能である。そのため、プローブ検査ボード上の伝送路のインピーダンスが差動信号品質を劣化させて、実使用のスピード(例:500Mbps)での通信テストが困難であった。
これに対しては、レシーバブロックのチップ内部にポリシリコン(PS)抵抗で100Ω程度の抵抗を作成することも考えられるが、抵抗値のばらつきは通常は15%以上あり、実使用時、及びテスト時での使用に問題があった。
本発明は上記の問題に着目してなされたものであり、LVDSレシーバにおいて、外部抵抗を用いずに、伝送路のインピーダンスによる信号品質の劣化を最小限に抑えるようにすることを目的としている。
上記の課題を解決するため、本発明の一態様は、
アナログ差動電流信号を受信するLVDSレシーバであって、
2つの差動入力端子を有し、前記2つの差動入力端子間に与えられたアナログ差動電圧信号に応じたロジック信号を出力する差動レシーバ部と、
前記2つの差動入力端子間にトランジスタで形成され、かつ前記LVDSレシーバの外部からオンオフ制御可能な複数個のスイッチを含んだスイッチ部と、
を備え、
前記差動レシーバ部は、前記アナログ差動電流信号が前記複数個のスイッチのオン抵抗により電流−電圧変換されて、前記アナログ差動電圧信号として前記2つの差動入力端子に与えられることを特徴とする。
アナログ差動電流信号を受信するLVDSレシーバであって、
2つの差動入力端子を有し、前記2つの差動入力端子間に与えられたアナログ差動電圧信号に応じたロジック信号を出力する差動レシーバ部と、
前記2つの差動入力端子間にトランジスタで形成され、かつ前記LVDSレシーバの外部からオンオフ制御可能な複数個のスイッチを含んだスイッチ部と、
を備え、
前記差動レシーバ部は、前記アナログ差動電流信号が前記複数個のスイッチのオン抵抗により電流−電圧変換されて、前記アナログ差動電圧信号として前記2つの差動入力端子に与えられることを特徴とする。
本発明によれば、外部抵抗を用いずに、伝送路のインピーダンスによる信号品質の劣化を最小限に抑えることが可能になる。
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
《発明の実施形態1》
図1は、本発明の実施形態1に係る通信テストブロック100を示す図である。通信テストブロック100は、Sub−LVDSの通信テストを行なうプローブ検査ボード上に実現される。通信テストブロック100は、同図に示すように、送信ブロック110(図中ではTxと略記)、伝送路120、及びLVDSレシーバ130(図中ではRxと略記)を含んでいる。
図1は、本発明の実施形態1に係る通信テストブロック100を示す図である。通信テストブロック100は、Sub−LVDSの通信テストを行なうプローブ検査ボード上に実現される。通信テストブロック100は、同図に示すように、送信ブロック110(図中ではTxと略記)、伝送路120、及びLVDSレシーバ130(図中ではRxと略記)を含んでいる。
送信ブロック110は、伝送路120を介してアナログ差動電流信号を出力する。
伝送路120は、プローブ検査ボード上の伝送路である。図1におけるインピーダンス121は、伝送路120のインピーダンスを示しており、自己及び相互インダクタンス、容量、抵抗からなる。
LVDSレシーバ130は、伝送路120を介して、送信ブロック110が出力したアナログ差動電流信号を、アナログ差動電圧信号として受信する。具体的には、LVDSレシーバ130は、差動レシーバ部140とスイッチ部150とを含んでいる。
差動レシーバ部140は、+側差動入力端子141(DP+)と−側差動入力端子142(DM−)とを有しており、これらの端子から入力されるアナログ差動電圧信号に応じて、“H”あるいは“L“のロジック信号(出力信号S01)を後段のロジックに出力する。
スイッチ部150は、差動レシーバ部140の差動入力端子間をショートさせる複数個のスイッチを含んでいる。それらのスイッチのオン抵抗を利用して、送信ブロック110が出力したアナログ差動電圧信号を、差動レシーバ部140へ入力するアナログ差動電圧信号に変換する。
図2は、スイッチ部150を具現化した回路図である。この例のスイッチ部150は、PMOSトランジスタとNMOSトランジスタとを1つずつ組み合わせた相補型スイッチを複数個備えており、各相補型スイッチ同士が並列接続されている。各スイッチを構成するMOSトランジスタのゲートは、LVDSレシーバ130の外部から電位の制御、すなわち、オンオフの制御ができるようになっている。
図2には、PMOSトランジスタ151〜153、NMOSトランジスタ154〜156によって構成された3つの相補型スイッチを図示してある。例えばテスト時に、いくつかのトランジスタが選択されて、オンにされることにより差動入力端子間の抵抗を形成する。なお、スイッチ部150内のスイッチの数は、各スイッチのオン抵抗と必要な合成抵抗値に応じて定めればよい(以下の各実施形態においても同じ)。
また、本実施形態では、それぞれPMOSトランジスタ及び各NMOSトランジスタのサイズ(W/L比)の比率を2倍、4倍、8倍、と2のべき乗に設定している。これにより、それぞれのスイッチの抵抗値に重み付けを与え、各トランジスタのゲートに与える制御信号の十進数表記に対するオン抵抗値を単調減少関数とすることができる。図3は、制御信号の十進数表記と並列抵抗の合成値の関係の一例である。図3において、横軸は6ビット[5:0]の制御信号を十進表記した数値であり、縦軸は差動入力端子間のスイッチのオン抵抗の合成抵抗値を示している。また、図3のグラフにおける3本の線は、NMOSトランジスタ、及びPMOSトランジスタの特性が、共にTypの場合、共にFast−Fastの場合、共にSlow−Slowの場合をそれぞれ示している。
Sub−LVDSで使用する抵抗値は80−120Ω程度である。例えば、通常のCMOSプロセスで使用しているポリシリコン(PS)抵抗を、PMOSトランジスタ151やNMOSトランジスタ154に直列に接続すると、NMOSトランジスタ、PMOSトランジスタのサイズが大きくなりすぎて、差動入力端子間の寄生容量により受信信号が著しく劣化する。これに対し、本実施形態では、電圧電流変換抵抗としてトランジスタのオン抵抗のみを利用しているので、プロセスの変動があっても、テストに最適な抵抗値を外部から設定することが可能になる。したがって、本実施形態によれば、外部抵抗を用いずに、伝送路のインピーダンスによる信号品質の劣化を最小限に抑えることが可能になる。
また、複数のスイッチの中からオンさせるスイッチを選択させることにより、LVDSレシーバの外部からスイッチ部150による抵抗値を制御することができる。これにより、差動レシーバ部に入力されるアナログ差動電圧信号の振幅を自由に変更できるため、テストでの有用性は高い。すなわち、上記の構成により不良チップの選別を容易に行うことが可能となる。
なお、図2の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、PMOSトランジスタ、NMOSトランジスタの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図4のように、PMOSトランジスタのみでスイッチ部を形成してもよい。また、逆に入力コモン電圧が低い場合には、図5のように、NMOSトランジスタのみでスイッチ部を形成してもよい。
《発明の実施形態2》
実施形態2では、実施形態1よりも信号波形の劣化を抑えることができるスイッチ部の例を説明する。図6は、実施形態2に係るスイッチ部150の構成を示す図である。
実施形態2では、実施形態1よりも信号波形の劣化を抑えることができるスイッチ部の例を説明する。図6は、実施形態2に係るスイッチ部150の構成を示す図である。
本実施形態のスイッチ部150は、図6に示すように、各トランジスタの基盤が、それぞれのトランジスタのソースに接続されている。
これにより、Vt(MOSトランジスタの閾値電圧)の基盤バイアス効果による増加を抑えることが可能になる。それゆえ、トランジスタのオン抵抗を実施形態1のスイッチ部150と比較して小さくすることができ、PMOS、NMOSの両方のトランジスタのサイズを小さくすることが可能になる。その結果、差動入力端子間の寄生容量を低減でき、実施形態1の回路に比べ信号波形の劣化を抑えることが可能になる。
なお、図6の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、PMOS、NMOSの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図7のように、PMOSトランジスタのみでスイッチを形成してもよい。また、逆に入力コモン電圧が低い場合には、図8のように、NMOSトランジスタのみでスイッチを形成してもよい。
《発明の実施形態3》
実施形態3では、スイッチ部を形成するNMOS、PMOSトランジスタを、ロジックに使用する例えば1.2V耐圧の低電圧トランジスタで形成した例を説明する。図9は、実施形態3に係るスイッチ部150の構成を示す図である。
実施形態3では、スイッチ部を形成するNMOS、PMOSトランジスタを、ロジックに使用する例えば1.2V耐圧の低電圧トランジスタで形成した例を説明する。図9は、実施形態3に係るスイッチ部150の構成を示す図である。
図9において、低電圧PMOSトランジスタ321〜323、低電圧NMOSトランジスタ324〜326は、1.2V耐圧の低電圧トランジスタである。
また、クランプ回路310は、+側差動入力端子141、−側差動入力端子142の電圧を、スイッチ部を構成する低電圧トランジスタの耐圧よりも低くするようになっている。図10、図11、及び図12は、クランプ回路310の具体的な回路図の一例である。図10、図11、図12に示すように、それぞれのクランプ回路は、基準電源311を有している。基準電源311は、それぞれのクランプ回路におけるクランプ電圧を決定する電源である。
例えば、図10に例示のクランプ回路310は、第1のダイオード312、第2のダイオード313を有しており、この構成により、+側差動入力端子141、−側差動入力端子142を(基準電源311の電圧+ダイオードの順方向電圧(Vd))でクランプすることができる。
また、図11に例示のクランプ回路310は、PMOSトランジスタ314〜315を有しており、この構成により、+側差動入力端子141、−側差動入力端子142を(基準電源311の電圧+PMOSトランジスタのゲートソース間電圧(Vgs))でクランプすることができる。
また、図12に例示のクランプ回路310は、比較器316〜317、及びスイッチ318〜319を有している。
比較器316は、+側差動入力端子141と基準電源311の電圧を比較する。比較器317は、−側差動入力端子142と基準電源311の電圧を比較する。
スイッチ318は、+側差動入力端子141を接地させるためのスイッチである。スイッチ318は、+側差動入力端子141の電圧が基準電源311の電圧よりも高い場合にオンにされて、+側差動入力端子141の電圧を降下させる。スイッチ319は、−側差動入力端子142を接地させるためのスイッチである。−側差動入力端子142の電圧が基準電源311の電圧よりも高い場合にオンにされて、−側差動入力端子142の電圧を降下させる。上記の作用により、+側差動入力端子141、−側差動入力端子142の電圧を常に低電圧トランジスタの耐圧以下に抑えることができる。
上記のスイッチ部150によれば、低電圧トランジスタを使用する場合は通常のトランジスタに比べ、トランジスタのゲート長(L)を約1/10に設計することができ、小さなサイズのトランジスタで小さなオン抵抗を実現できる。したがって、本実施形態では、この作用により、差動入力端子間の容量を低減でき、信号劣化を抑えることができる。
通常、送信側のドライバーは、3V系の通常のトランジスタを使用し、出力電流は送信ブロックの3V系の電源より供給される。そのため、本実施形態の副作用として、スタートアップ時等に、差動入力端子の電圧が低電圧トランジスタの耐圧を超え、低電圧トランジスタデバイスの破壊を引き起こすことが考えられる。しかし、本実施形態では、クランプ回路310が挿入されているので、+側差動入力端子141、−側差動入力端子142の電圧が、スイッチを形成している低電圧トランジスタの耐圧を超えないようできる。
なお、図9の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、低電圧PMOSトランジスタ、低電圧NMOSの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図13のように、低電圧PMOSトランジスタのみでスイッチ部を形成してもよい。また、逆に入力コモン電圧が低い場合には、図14のように低電圧NMOSトランジスタのみでスイッチ部を形成してもよい。
《発明の実施形態4》
実施形態4では、スイッチ部を形成するNMOS、PMOSトランジスタのVt(MOSトランジスタの閾値電圧)を抑えた例を説明する。図15は、実施形態4に係るスイッチ部150の構成を示す図である。
実施形態4では、スイッチ部を形成するNMOS、PMOSトランジスタのVt(MOSトランジスタの閾値電圧)を抑えた例を説明する。図15は、実施形態4に係るスイッチ部150の構成を示す図である。
本実施形態のスイッチ部150は、図15に示すように、スイッチを形成しているNMOSトランジスタ、PMOSトランジスタの基盤を、それぞれのトランジスタのソースに接続している。これにより、Vtの基盤バイアス効果による増加を抑えている。
上記のように、本実施形態ではVtを低く抑えることが可能になるため、トランジスタのオン抵抗を、実施形態3(図9を参照)と比較して小さくすることができる。それゆえ、低電圧PMOSトランジスタ、低電圧NMOSトランジスタの両方のトランジスタのサイズを小さくすることが可能になる。この結果、差動入力端子間の寄生容量を低減でき、実施形態3の回路に比べ、信号波形の劣化を抑えることができる。
なお、図15の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、低電圧PMOSトランジスタ、低電圧NMOSトランジスタの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図16のように、低電圧PMOSトランジスタのみでスイッチを形成してもよい。また、逆に入力コモン電圧が低い場合には、図17のように、低電圧NMOSトランジスタのみでスイッチを形成してもよい。
《発明の実施形態5》
実施形態5では、差動入力端子の電圧が低電圧トランジスタのD−S間(ドレイン−ソース間)の耐圧を超えた場合に生じるデバイス破壊防止が可能な例を説明する。図18は、実施形態5に係るスイッチ部150の構成を示す図である。
実施形態5では、差動入力端子の電圧が低電圧トランジスタのD−S間(ドレイン−ソース間)の耐圧を超えた場合に生じるデバイス破壊防止が可能な例を説明する。図18は、実施形態5に係るスイッチ部150の構成を示す図である。
本実施形態のスイッチ部150は、低電圧PMOSトランジスタ321〜323、低電圧PMOSトランジスタ511〜513、低電圧NMOSトランジスタ324〜326、低電圧NMOSトランジスタ514〜516を備えている。低電圧PMOSトランジスタ321と低電圧PMOSトランジスタ511、低電圧NMOSトランジスタ324と低電圧NMOSトランジスタ514、低電圧PMOSトランジスタ322と低電圧PMOSトランジスタ512、低電圧NMOSトランジスタ325と低電圧NMOSトランジスタ515、・・・、低電圧PMOSトランジスタ323と低電圧PMOSトランジスタ513、低電圧NMOSトランジスタ326と低電圧NMOSトランジスタ516は、それぞれ直列に接続されている。
本実施形態では、図9の例と比べ、ドレイン−ソース間に印加される電圧を半分に低減することができる。また、直列接続によりトータルの合成オン抵抗値は、図9の例に比べて2倍になるが、ドレイン−ソース間の容量も直列接続により半分になる。そのため、信号劣化に関しては図9の例と同等である。
以上のように、本実施形態のスイッチ部150は、スイッチを形成している低電圧NMOSトランジスタ、低電圧PMOSトランジスタを直列に接続した。それゆえ、差動入力端子の電圧が低電圧トランジスタのドレイン−ソース間耐圧を超えた場合に生じるデバイス破壊を防止することが可能になる。
なお、本実施形態では、2段の直列接続を例として示しているが、3段以上の直列接続についても同様の効果が得られるのは自明である。
また、図18の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、低電圧PMOSトランジスタ、低電圧NMOSトランジスタの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図19のように、低電圧PMOSトランジスタのみでスイッチを形成してもよい。また、逆に入力コモン電圧が低い場合には、図20のように、低電圧NMOSトランジスタのみでスイッチを形成してもよい。
《発明の実施形態6》
実施形態6では、スイッチ部を形成するNMOS、PMOSトランジスタのVt(MOSトランジスタの閾値電圧)を抑えた例を説明する。図21は、実施形態6に係るスイッチ部150の構成を示す図である。
実施形態6では、スイッチ部を形成するNMOS、PMOSトランジスタのVt(MOSトランジスタの閾値電圧)を抑えた例を説明する。図21は、実施形態6に係るスイッチ部150の構成を示す図である。
本実施形態のスイッチ部150は、図21に示すように、スイッチを形成しているNMOSトランジスタ、PMOSトランジスタの基盤を、それぞれのトランジスタのソースに接続している。これにより、Vtの基盤バイアス効果による増加を抑えている。
上記のように、本実施形態ではVtを低く抑えることが可能になるため、トランジスタのオン抵抗を、図18の例と比較して小さくすることができる。それゆえ、低電圧PMOSトランジスタ、低電圧NMOSトランジスタの両方のトランジスタのサイズを小さくすることが可能になる。この結果、差動入力端子間の寄生容量を低減でき、図18の回路に比べて、信号波形の劣化を抑えることができる。
なお、図21の例では、入力コモン電圧が変動した時のオン抵抗値の変動を抑えるために、低電圧PMOSトランジスタ、低電圧NMOSトランジスタの両方のトランジスタを使用しているが、入力コモン電圧が高い場合には、図22のように、低電圧PMOSトランジスタのみでスイッチを形成してもよい。また、逆に入力コモン電圧が低い場合には、図23のように、低電圧NMOSトランジスタのみでスイッチを形成してもよい。
本発明に係るLVDSレシーバは、外部抵抗を用いずに、伝送路のインピーダンスによる信号品質の劣化を最小限に抑えることが可能になるという効果を有し、チップ間の高速信号伝送を実現するLVDS、あるいはLVDSよりも信号振幅の小さい信号を扱うSub−LVDSなどのアナログ差動電流信号を受信するLVDSレシーバ等として有用である。
100 通信テストブロック
110 送信ブロック
120 伝送路
121 インピーダンス
130 LVDSレシーバ
140 差動レシーバ部
141 +側差動入力端子
142 −側差動入力端子
150 スイッチ部
151〜153 PMOSトランジスタ
154〜156 NMOSトランジスタ
310 クランプ回路
311 基準電源
312 第1のダイオード
313 第2のダイオード
314〜315 PMOSトランジスタ
316〜317 比較器
318〜319 スイッチ
321〜323 低電圧PMOSトランジスタ
324〜326 低電圧NMOSトランジスタ
511〜513 低電圧PMOSトランジスタ
514〜516 低電圧NMOSトランジスタ
S01 出力信号
110 送信ブロック
120 伝送路
121 インピーダンス
130 LVDSレシーバ
140 差動レシーバ部
141 +側差動入力端子
142 −側差動入力端子
150 スイッチ部
151〜153 PMOSトランジスタ
154〜156 NMOSトランジスタ
310 クランプ回路
311 基準電源
312 第1のダイオード
313 第2のダイオード
314〜315 PMOSトランジスタ
316〜317 比較器
318〜319 スイッチ
321〜323 低電圧PMOSトランジスタ
324〜326 低電圧NMOSトランジスタ
511〜513 低電圧PMOSトランジスタ
514〜516 低電圧NMOSトランジスタ
S01 出力信号
Claims (10)
- アナログ差動電流信号を受信するLVDSレシーバであって、
2つの差動入力端子を有し、前記2つの差動入力端子間に与えられたアナログ差動電圧信号に応じたロジック信号を出力する差動レシーバ部と、
前記2つの差動入力端子間にトランジスタで形成され、かつ前記LVDSレシーバの外部からオンオフ制御可能な複数個のスイッチを含んだスイッチ部と、
を備え、
前記差動レシーバ部は、前記アナログ差動電流信号が前記複数個のスイッチのオン抵抗により電流−電圧変換されて、前記アナログ差動電圧信号として前記2つの差動入力端子に与えられることを特徴とするLVDSレシーバ。 - 請求項1のLVDSレシーバであって、
前記スイッチ部の各スイッチは、NMOSトランジスタとPMOSトランジスタの相補型スイッチ、NMOSトランジスタのみのスイッチ、及びPMOSトランジスタのみのスイッチのうちの何れかであることを特徴とするLVDSレシーバ。 - 請求項1のLVDSレシーバであって
前記スイッチ部の各スイッチを構成するトランジスタは、ソースと基盤とが接続されていることを特徴とするLVDSレシーバ。 - 請求項1のLVDSレシーバであって、
前記差動入力端子間の電圧を、前記スイッチ部を構成するトランジスタの耐圧よりも低くするクランプ回路をさらに備えたことを特徴とするLVDSレシーバ。 - 請求項4のLVDSレシーバであって、
前記スイッチ部の各スイッチは、NMOSトランジスタとPMOSトランジスタの相補型スイッチ、NMOSトランジスタのみのスイッチ、及びPMOSトランジスタのみのスイッチのうちの何れかであることを特徴とするLVDSレシーバ。 - 請求項4のLVDSレシーバであって、
前記スイッチ部の各スイッチを構成するトランジスタは、ソースと基盤とが接続されていることを特徴とするLVDSレシーバ。 - 請求項4のLVDSレシーバであって、
前記クランプ回路は、基準電源とダイオードとの組み合わせ、基準電源とPMOSトランジスタの組み合わせ、及び基準電源とコンパレータとスイッチの組み合わせのうちの何れかの組み合わせであることを特徴とするLVDSレシーバ。 - 請求項2のLVDSレシーバであって、
前記スイッチ部の各スイッチを構成するトランジスタは、複数個の低電圧トランジスタを直列に接続したものであることを特徴とするLVDSレシーバ。 - 請求項8のLVDSレシーバであって、
前記スイッチ部の各スイッチを構成するトランジスタは、ソースと基盤とが接続されていることを特徴とするLVDSレシーバ。 - 請求項1のLVDSレシーバであって、
それぞれのスイッチは、抵抗値が大きい方から順に、各スイッチを構成するトランジスタのサイズの比率が2のべき乗単位で大きくなるように設定されていることを特徴とするLVDSレシーバ。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2015122656A (ja) * | 2013-12-24 | 2015-07-02 | 株式会社メガチップス | データ受信装置 |
JP2019149662A (ja) * | 2018-02-27 | 2019-09-05 | セイコーエプソン株式会社 | 回路装置、電気光学装置及び電子機器 |
US11132933B2 (en) | 2018-02-27 | 2021-09-28 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
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