TWI405985B - 半導體晶圓、半導體電路、測試用基板以及測試系統 - Google Patents

半導體晶圓、半導體電路、測試用基板以及測試系統 Download PDF

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Description

半導體晶圓、半導體電路、測試用基板以及測試系統
本發明是有關於一種半導體晶圓(wafer)、測試用基板以及測試系統(system)。本發明特別是有關於一種形成有多個半導體電路的半導體晶圓、以及對形成於半導體晶圓上的多個半導體電路進行測試的測試用基板及測試系統。
在半導體電路等的被測定電路的測試中,有時藉由對被測定電路所輸出的信號進行測定,來判定被測定電路的良否。例如,測試裝置根據被測定電路的輸出信號具有規定的邏輯圖案(pattern)或具有規定的電氣特性等的基準,來判定被測定電路的良否。
一般而言,形成有測試用的電路的測試模組(test module)是經由電纜(cable)、連接器(connector)、基板等而與被測定電路連接的(例如,參照專利文獻1)。因此,測試裝置若不經由具有與上述的電纜、連接器、基板等的寄生電容等相對應的驅動能力的元件,則難以高精度地對被測定信號進行測定。例如,測試裝置可相對較高精度地對設置於被測定電路的輸出端上的驅動器(driver)所輸出的信號進行測定,但難以高精度地對被測定電路中的各節點(node)處的信號進行測定。
[專利文獻1]國際公開第2004/090561號小冊子
針對上述問題,可考慮將測試用的電路設置於緊鄰被測定電路,以此而縮短被測定電路與測試用電路之間的信號傳輸距離。而且,將被測定電路中的內部節點連接於測定用的端子,從而可高精度地對被測定電路中的內部節點處的信號進行測定。將上述測定用端子針對應測定的每個內部節點而設置,藉此可對被測定電路中的各種內部節點處的信號進行測定。
然而,由於測定用端子是要與外部的測定設備電性連接的,因此,為了容易地進行電性連接,該測定用端子具有一定程度以上的面積。若將多數個上述測定用端子設置於被測定電路中,則會對形成實際使用電路的空間(space)造成擠壓,因而不佳。
因此,本發明的目的在於提供一種可解決上述問題的半導體晶圓、測試用基板以及測試系統。該目的可藉由申請專利範圍中的獨立項所記載的特徵的組合而達成。又,附屬項規定了本發明的更為有利的具體例。
為了解決上述問題,本發明的第1形態中提供一種半導體晶圓,形成有多個半導體電路,該半導體晶圓包括:外部端子,連接於外部的測定電路;多條選擇配線,與上述半導體晶圓中的多個測定點相對應地設置著,且設置成可與各自對應的測定點進行信號交接;以及選擇部,選擇上述多條選擇配線中的任一條,並經由所選擇的選擇配線而在相對應的測定點與外部端子之間傳輸信號。
本發明的第2形態中提供一種半導體電路,含有動作電路,該半導體電路包括:外部端子,連接於外部的測定電路;多條選擇配線,與上述動作電路中的多個測定點相對應地設置著,且設置成可與各自對應的測定點進行信號交接;以及選擇部,選擇上述多條選擇配線中的任一條,並經由所選擇的選擇配線而在相對應的測定點與外部端子之間傳輸信號。
本發明的第3形態中提供一種測試用基板,對形成於半導體晶圓上的多個半導體電路進行測試。在上述半導體晶圓上形成有:外部端子,連接於外部的測定電路;多條選擇配線,與上述半導體晶圓中的多個測定點相對應地設置著,且設置成可與各自對應的測定點進行信號交接;以及選擇部,選擇上述多條選擇配線中的任一條,並經由所選擇的選擇配線而在相對應的測定點與外部端子之間傳輸信號,該測試用基板包括:測定電路,連接於上述半導體晶圓的外部端子,對由選擇部選擇的選擇配線所傳輸的信號的電氣特性進行測定;以及控制部,對使半導體晶圓的選擇部選擇哪一條選擇配線進行控制。
本發明的第4形態中提供一種測試系統,對形成於半導體晶圓上的多個半導體電路進行測試,該測試系統包括:設置成可與半導體晶圓進行信號交接的測試用基板,以及對測試用基板進行控制的控制裝置。在上述半導體晶圓上形成有:外部端子,連接於外部的測定電路;多條選擇配線,與上述半導體晶圓中的多個測定點相對應地設置著,且設置成可與各自對應的測定點進行信號交接;以及選擇部,選擇多條選擇配線中的任一條,並經由所選擇的選擇配線而在相對應的測定點與外部端子之間傳輸信號,上述測試用基板包括:測定電路,連接於上述半導體晶圓的外部端子,對由選擇部選擇的選擇配線所傳輸的信號的特性進行測定;以及控制部,對使半導體晶圓的選擇部選擇哪一條選擇配線進行控制。
再者,上述的發明概要並未列舉出發明的所有必要的特徵,該些特徵群的次組合(sub-combiation)亦可成為發明。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
以下,透過發明的實施形態來說明本發明,但以下的實施形態並不限定申請專利範圍的發明。而且,實施形態中說明的所有的特徵組合未必是發明的解決手段所必需。
圖1是表示測試系統400的一例的示圖。測試系統400對形成於半導體晶圓300上的多個半導體電路310進行測試。半導體晶圓300例如為矽晶圓(silicon wafer),多個半導體電路310例如藉由曝光等的半導體製程(process)而形成於半導體晶圓300上。
本例的測試系統400對多個半導體電路310進行平行地測試。測試系統400包括探針卡(probe card)200、測試用基板100、以及控制裝置10。
探針卡200設置於半導體晶圓300及測試用基板100之間,在半導體晶圓300及測試用基板100之間交接信號。本例的探針卡200可與半導體晶圓300及測試用基板100的各個進行電性連接。於以下的例中,對電路等之間的信號的交接使用電信號傳輸路徑的示例進行說明,但電路等之間的信號的交接亦可藉由電容耦合(capacitive coupling)、電感耦合(inductive coupling)、以及光耦合(optical coupling)等而進行。
探針卡200可將半導體晶圓300中的多個半導體電路310,總括地電性連接於測試用基板100。本例的探針卡200可以是具有與半導體晶圓300大致相同的直徑的晶圓。又,探針卡200可以是與半導體晶圓300相同材料的晶圓。
於探針卡200的表面及背面上,可形成有與半導體晶圓300及測試用基板100電性連接的焊墊(pad)。又,於探針卡200上,可形成將表面以及背面的焊墊電性連接的通孔(via hole)。探針卡200的表面的焊墊間隔與背面的焊墊間隔可不同。
測試用基板100經由探針卡200而與半導體晶圓300中的多個半導體電路310電性連接。例如,將半導體晶圓300、探針卡200、以及測試用基板100疊合,藉此可經由探針卡200而讓半導體晶圓300及測試用基板100電性連接。更具體而言,將半導體晶圓300的焊墊與探針卡200的表面的焊墊電性連接,且將測試用基板100的焊墊與探針卡200的背面的焊墊電性連接,藉此可讓測試用基板100與半導體晶圓300電性連接。
又,探針卡200例如可以是各向異性導電片(sheet)、附凸塊(bump)的膜片(membrane sheet)等的可撓性(flexible)的基板。又,如上所述,探針卡200亦可以是在半導體晶圓300的焊墊與測試用基板100的焊墊之間以非接觸的方式來傳輸信號的基板。例如,探針卡200可藉由電容耦合、電感耦合、以及光耦合等而在半導體晶圓300的焊墊與測試用基板100的焊墊之間傳輸信號。
又,測試用基板100包括多個測試電路110。該些多個測試電路110可與多個半導體電路310一對一地對應而設置,並經由探針卡200而與對應的半導體電路310電性連接。各個測試電路110可對相對應的半導體電路310進行測試。
各個測試電路110可根據自對應的半導體電路310所接收到的輸出信號,來判定各個半導體電路310的良否。例如,測試電路110可判定半導體電路310的輸出信號的邏輯圖案是否與規定的期望值圖案相一致。又,測試電路110亦可判定半導體電路310的輸出信號的電氣特性是否滿足規定的規格。而且,測試電路110亦可將半導體電路310的輸出信號,回送(loopback)供給至半導體電路310,藉此來進行半導體電路310的回送測試。
控制裝置10對測試用基板100進行控制。控制裝置10可對多個測試電路110進行控制。例如,控制裝置10可將使多個測試電路110同步動作的動作開始信號、邏輯(logic)信號等供給至各個測試電路110。
又,測試用基板100可以是具有與半導體晶圓300大致相同的直徑的晶圓。而且,測試用基板100可以是與半導體晶圓300相同材料的晶圓。於該情形時,多個測試電路110可藉由曝光等的半導體製程而形成於測試用基板100上。另外,測試用基板100亦可以是印刷(print)基板。於該情形時,可將具有各個測試電路110的電路晶片(chip)封裝於該印刷基板中。
如上所述,在配置於半導體晶圓300附近的測試用基板100上,設置有對半導體電路310進行測試的測試電路110,藉此可縮短半導體電路310及測試電路110之間的傳輸線路的長度。因此,半導體電路310及測試電路110可使用驅動能力相對較小的驅動器,或者可不使用驅動器來交接信號。
圖2是表示形成於半導體晶圓300上的半導體電路310的構成例的示圖。再者,半導體電路310的電路構成並不限定於圖2所示的電路構成。半導體電路310可具有多種電路構成。又,各個半導體電路310可具有相同的電路構成。
本例的半導體電路310例如是用於通訊設備的半導體晶片,包括局部振盪器360、發送側電路320、以及接收側電路340。又,半導體電路310中設置有應與外部的設備電性連接的多個外部端子。外部端子有例如半導體電路310包括實際動作用端子312以及測定用端子314。上述實際動作用端子312,在半導體電路310已被封裝於通訊設備等的情況下,可以是與通訊設備內的其他電路電性連接的端子。又,測定用端子314,在對半導體電路310進行測試時,可以是與外部的測試電路110電性連接的端子。而且,測定用端子314,在半導體電路310已被封裝於通訊設備等的情況下,可以是不與通訊設備內的其他電路電性連接的端子。
發送側電路320將應由通訊設備等發送的發送信號輸出。本例的發送側電路320包括數位類比(Digital Analog,DA)轉換器322、混頻器(mixer)324、驅動器326、多條測定配線332、以及選擇部328。再者,測定配線332表示選擇配線的一例。
DA轉換器322將所給予的數位(digital)信號轉換成類比(analog)信號。例如,DA轉換器322可接受表示發送信號所應具有的邏輯圖案的數位信號。
混頻器324將DA轉換器322所輸出的類比信號,與局部振盪器360所輸出的局部信號相乘。亦即,混頻器324根據局部信號的頻率而使類比信號的頻率發生偏移(shift)。驅動器326將混頻器324所輸出的信號供給至實際動作用端子312。驅動器326可以是能夠輸出規定範圍的電力的電力放大器。又,發送側電路320亦可在混頻器324的後段具有濾波器(filter)。藉由上述構成,發送側電路320生成發送信號。
多條測定配線332是與設置於半導體晶圓300上的各個半導體電路310中的多個測定點相對應地設置著,且設置成可與各自對應的測定點進行信號交接。本例的測定配線332電性連接於各自對應的測定點。例如於發送側電路320中,各個測定配線332的一端電性連接於DA轉換器322的輸入端、DA轉換器322的輸出端、混頻器324的輸出端、以及驅動器326的輸出端。
選擇部328選擇多條測定配線332中的任一條,並經由所選擇的測定配線332而在相對應的測定點與外部端子之間傳輸信號。本例的選擇部328將所選擇的測定配線332電性連接於測定用端子314。選擇部328可選擇與由對應的測試電路110所給予的控制信號,相對應的測定配線332。半導體電路310可更包括外部端子作為自測試電路110接收控制信號的控制用端子。
如上所述,由於測試電路110設置於半導體電路310的附近,因此,藉由將測定配線332連接於發送側電路320內部的測定點,便可不經由驅動器等而對該測定點的信號進行測定。又,藉由將測定配線332連接於發送側電路320內部的多個測定點,便可對發送側電路320的多個測定點中傳輸的信號進行測定。因此,可提高對於發送側電路320的可觀測性,從而可對發送側電路320的特性進行詳細測定。
又,藉由設置有選擇部328而可使用比多個測定點的個數更少的測定用端子314,來對多個測定點的信號進行測定。因此,可縮小半導體電路310中的測定用端子314所占的面積。
再者,選擇部328可以是輸入輸出間的傳遞特性為線性的電路。例如,選擇部328可以是在輸入輸出間設置有多個閘極電晶體(gate transistor)或者多個傳輸閘極(transfer gate)等的電路,以使所選擇的類比信號通過。
又,於接收側電路340中亦同樣地,於接收側電路340中的多個測定點分別連接測定配線352。本例的接收側電路340包括:AD轉換器342、混頻器344、低雜訊放大器(amplifier)346、多條測定配線352、以及選擇部348。測定配線352表示選擇配線的一例。
低雜訊放大器346是經由實際動作用端子312而自外部的電路接收信號。低雜訊放大器346將與接收到的信號相對應的信號輸出。混頻器344將低雜訊放大器346所輸出的信號,與局部振盪器360所輸出的信號相乘後的信號進行輸出。又,AD轉換器342將自局部振盪器360接收到的類比信號轉換為數位信號。另外,接收側電路340亦可於混頻器344的後段具有濾波器。
多條測定配線352是與設置於半導體晶圓300上的各個半導體電路310中的多個測定點相對應地設置著,且電性連接於各自對應的測定點。例如於接收側電路340中,各個測定配線352的一端電性連接於AD轉換器342的輸入端、AD轉換器342的輸出端、混頻器344的輸出端、以及低雜訊放大器346的輸出端。
選擇部348選擇多條測定配線352中的任一條並將其電性連接於測定用端子314。選擇部348可選擇與由對應的測試電路110,所給予的控制信號相對應的測定配線352。半導體電路310可更包括自測試電路110接收控制信號的控制用端子。藉由上述構成,於接收側電路340中,亦可與發送側電路320同樣地對多個測定點的信號進行測定。
又,選擇部328以及選擇部348,可經由測定用端子314而自外部的電路接收信號,並將接收到的信號施加於多個測定點中的任一個。藉由上述構成,可進行例如自發送側電路320的任一個測定點取出信號後,施加於接收側電路340的任一個測定點的回送測試。於該情形時,測試電路110亦可對自發送側電路320所取出的信號,進行規定的信號處理後回送至接收電路350。
又,於進行回送測試時,選擇部328以及選擇部348可在半導體電路310中成對的電路中,選擇對應的測定點。此處,所謂對應的測定點,可以是指傳輸信號的特性共同的測定點。又,所謂傳輸信號的特性,可以是包含類比/數位的信號種類、頻率、以及信號位準(level)等的概念。
例如,當選擇部328選擇了DA轉換器322的輸出端的測定點時,該測定點中傳輸的信號成為基頻(baseband)的類比信號。於該情形時,選擇部348可選擇對基頻的類比信號進行傳輸的AD轉換器342的輸入端來作為測定點。為了選擇上述測定點,測試電路110可將控制信號供給至選擇部328以及選擇部348。藉由上述控制,在半導體電路310中可進行多種回送測試。
又,將多條測定配線、外部端子、以及選擇部設置於多個半導體電路310的每一個中,藉此可對各個半導體電路310進行詳細的測定及測試。又,測試電路110可經由實際動作用端子312而與半導體電路310電性連接。於該情形時,半導體電路310可不包括測定用端子314,並且選擇部328以及選擇部348可選擇將多個測定點中的任一個,經由實際動作用端子312而連接於測試電路110。
圖3是表示半導體電路310的其他構成例的示圖。本例的半導體電路310包括:多個動作電路370、多條測定配線372、多個實際動作用端子312、選擇部328、以及測定用端子314。再者,測定配線372表示選擇配線的一例。
多個動作電路370可以是在對半導體電路310封裝時進行動作的電路。又,多個動作電路370是與多個實際動作用端子312一對一地對應設置著。各個動作電路370經由對應的實際動作用端子312而與外部的電路電性連接。
多條測定配線372是與多個動作電路370一對一地對應設置著。各個測定配線372將對應的動作電路370的輸入輸出端作為測定點,使各測定點與選擇部328電性連接。
選擇部328選擇任一條測定配線372。又,選擇部328將所選擇的測定配線372電性連接於測定用端子314。藉由上述構成,可使用一個測定用端子314來對多個動作電路370的輸入輸出端中所傳輸的信號進行測定。
再者,各個測定配線以及選擇部,可自半導體電路310 內的測定節點,朝向外部端子的方向、以及自外部端子朝向測定節點的方向,在該兩個方向上傳輸信號。例如,圖3所示的選擇部328以及測定配線372可在兩個方向上傳輸信號。
又,各個測定配線以及選擇部,亦可在上述信號傳輸方向中的一個方向上傳輸信號。例如,圖2所示的測定配線332以及選擇部328,可自測定節點向外部端子傳輸信號。而且,圖2所示的測定配線352以及選擇部348可自外部端子向測定節點傳輸信號。
如上所述,半導體電路310可包括能夠在兩個方向上傳輸信號的測定配線以及選擇部。又,於其他的例中,半導體電路310亦可包括能夠在上述方向中的任一個方向上傳輸信號的測定配線以及選擇部。
圖4是表示半導體電路310的其他構成例的示圖。本例的半導體電路310除了包括與圖3說明的半導體電路310的構成之外,更包括多條施加配線374、選擇部348、以及測定用端子314。施加配線374表示選擇配線的一例。
多條施加配線374是與多個動作電路370一對一地對應設置著。各個施加配線374是將對應的動作電路370的輸入輸出端作為測定點,使各測定點與選擇部348電性連接。
選擇部348選擇任一條施加配線374。又,選擇部348將所選擇的施加配線374電性連接於與選擇部328不同的測定用端子314。又,選擇部348將經由測定用端子314 而自測試電路110所接收到的信號,經由所選擇的施加配線374而施加於動作電路370。藉由上述構成,可將規定的動作電路370所輸出的信號取出並在測試電路110中進行規定的信號處理後,回送至規定的動作電路370。
圖5是表示半導體電路310的其他構成例的示圖。再者,圖5中顯示了發送側電路320的構成,而接收側電路340亦可具有相同的構成。本例的發送側電路320相對於與圖2所說明的構成,不同點在於包括多個選擇部328。其他的電路構成可與圖2所說明的發送側電路320相同。又,半導體電路310可與多個選擇部328對應而包括多個測定用端子314。
各個選擇部328是與多條測定配線332電性連接的。連接於各個選擇部328的測定配線332,可針對每個選擇部328而各不相同。又,連接於各個選擇部328的測定配線332,亦可針對每個選擇部328而部分相同。
各個選擇部328選擇對應的多條測定配線332中的任一條,並經由對應的測定用端子314而電性連接於測試電路110。藉由上述構成,可同時對半導體電路310內部的多個測定點的信號進行測定。
圖6是表示半導體電路310的其他構成例的示圖。再者,圖6中顯示了發送側電路320的構成,而接收側電路340亦可具有相同的構成。本例的發送側電路320相對於與圖2所說明的構成,不同點在於包括測定用驅動器334。其他的電路構成可與關聯圖2所說明的發送側電路320相 同。
在圖1至圖5所說明的半導體電路310中,各個測定點不經由驅動器電路而電性連接於測定用端子314。相對於此,在本例的半導體電路310中,各個測定點經由測定用驅動器334而電性連接於測定用端子314。測定用驅動器334可設置於選擇部328與測定用端子314之間。測定用驅動器334將與選擇部328已選擇的測定配線332所給予的電壓相對應的電壓輸出。
如上所述,測試電路110設置於半導體電路310的附近。亦即,測定用驅動器334所應驅動的傳輸線路的電容等相對較小。因此,測定用驅動器334可以是可輸出的電流相對較小的驅動器。例如,測定用驅動器334可輸出的電流,可以比設置於半導體電路310中將信號輸出至外部的驅動器326可輸出的電流更小。
又,測定用驅動器334的輸入輸出間的傳遞特性可為線性。例如,測定用驅動器334可為線性放大器。藉由使用上述驅動器而可在外部對類比信號進行測定。
圖7是表示半導體電路310的其他構成例的示圖。再者,圖7中顯示了發送側電路320的構成,而接收側電路340亦可具有相同的構成。本例的發送側電路320相對於圖2所說明的構成,不同點在於更包括開關(switch)336。其他的電路構成可與關聯圖2所說明的發送側電路320相同。又,半導體電路310更包括控制用端子316作為外部端子。
開關336設置於選擇部328以及測定用端子314之間,且對於是否使信號通過選擇部328以及測定用端子314之間的信號傳輸路徑進行切換。本例的開關336是對是否將選擇部328以及測定用端子314電性連接進行切換。開關336根據經由控制用端子316而由測試電路所給予的切換信號,來對是否將選擇部328以及測定用端子314電性連接進行切換。
開關336例如可為半導體開關。而且,開關336是在未被給予切換信號時成為斷開(off)狀態、而在被給予了切換信號後則成為接通(on)狀態的開關。亦即,開關336是在對半導體電路310進行封裝時被固定為斷開狀態。藉由上述構成,在對半導體電路310進行封裝時,可防止雜訊自測定用端子314被施加於發送側電路320。
圖8是表示設置於測試用基板100上的各個測試電路110的構成例的示圖。再者,圖8中顯示了一個測試電路110的構成。各個測試電路110可具有相同的構成。
各個測試電路110包括控制部130以及測定電路120。控制部130電性連接於半導體電路310的控制用端子316。又,測定電路120電性連接於半導體電路310的測定用端子314。
控制部130經由控制用端子316而將控制信號供給至選擇部328,藉此來對使選擇部328選擇哪一條測定配線332進行控制。又,測定電路120經由測定用端子314來接收在選擇部328已選擇的測定配線332中所傳輸的信號。測定電路120可對接收到的信號的電氣特性進行測定,以此來判定半導體電路310的良否。
藉由上述構成,測試用基板100可對在半導體電路310的多種測定點中所傳輸的信號進行測定。因此,可高精度地對半導體電路310進行測試。
又,測試電路110亦可包括信號處理部,該信號處理部是對自半導體電路310中的發送側電路320所接收到的信號進行規定的信號處理,並回送至接收側電路340。信號處理部可以將通過了例如濾波器、延遲電路、雜訊產生電路、抖動(jitter)產生電路、調變電路等的信號回送至接收側電路340。
圖9是表示半導體電路310中的測定用端子314的配置例的示圖。一般而言,半導體電路310中,多個實際動作用端子312是在形成有動作電路的電路區域380的外側形成。如圖9所示,測定用端子314以及控制用端子316可形成於電路區域380中。
又,實際動作用端子312可沿著四角形的各邊而形成。相對於此,測定用端子314以及控制用端子316可形成於該四角形的內部。又,測定用端子314以及控制用端子316亦可與實際動作用端子312同樣地形成於電路區域380的外側。而且,測定用端子314以及控制用端子316亦可沿著上述四角形的各邊而形成。
以上,使用實施形態對本發明進行了說明,但本發明的技術範圍並不限定於上述實施形態中記載的範圍。本領域技術人員當明白,對於上述實施形態可進行多種變更或改良。根據申請專利範圍的記載而可明確瞭解,經上述變更或改良後的形態亦可包含於本發明的技術範圍內。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10...控制裝置
100...測試用基板
110...測試電路
120...測定電路
130...控制部
200...探針卡
300...半導體晶圓
310...半導體電路
312...實際動作用端子
314...測定用端子
316...控制用端子
320...發送側電路
322...DA轉換器
324...混頻器
326...驅動器
328...選擇部
332...測定配線
334...測定用驅動器
336...開關
340...接收側電路
342...AD轉換器
344...混頻器
346...低雜訊放大器
348...選擇部
352...測定配線
360...局部振盪器
370...動作電路
372...測定配線
374...施加配線
380...電路區域
400...測試系統
圖1是表示測試系統400的一例的示圖。
圖2是表示形成於半導體晶圓300上的半導體電路310的構成例的示圖。
圖3是表示半導體電路310的其他構成例的示圖。
圖4是表示半導體電路310的其他構成例的示圖。
圖5是表示半導體電路310的其他構成例的示圖。
圖6是表示半導體電路310的其他構成例的示圖。
圖7是表示半導體電路310的其他構成例的示圖。
圖8是表示設置於測試用基板100上的各個測試電路110的構成例的示圖。
圖9是表示半導體電路310中的測定用端子314的配置例的示圖。
10...控制裝置
100...測試用基板
110...測試電路
200...探針卡
300...半導體晶圓
310...半導體電路
400...測試系統

Claims (12)

  1. 一種半導體晶圓,形成有多個半導體電路,該半導體晶圓包括:外部端子,連接於外部的測定電路;多條選擇配線,與上述半導體晶圓中的多個測定點相對應地設置著,且設置成可與各自對應的上述測定點進行信號交接;選擇部,選擇上述多條選擇配線中的任一條,並經由所選擇的上述選擇配線而在相對應的上述測定點與上述外部端子之間傳輸信號;以及測定用驅動器,設置在上述多個半導體電路中各個上述測定點與上述外部端子之間。
  2. 如申請專利範圍第1項所述之半導體晶圓,其中上述外部端子是與上述半導體電路進行封裝時所使用的實際動作用端子,相獨立地設置的。
  3. 如申請專利範圍第2項所述之半導體晶圓,更包括:開關,對是否使信號在上述選擇部與上述外部端子之間的信號傳輸路徑上傳輸進行切換。
  4. 如申請專利範圍第3項所述之半導體晶圓,其中上述開關,在對上述半導體電路進行封裝時被固定為斷開狀態。
  5. 如申請專利範圍第1項所述之半導體晶圓,其中上述外部端子以及上述選擇部,對應於多個上述半導 體電路而各設置多個;於各個上述半導體電路中的多個測定點上,分別對應地設置有上述選擇配線;上述選擇部,自與對應的上述半導體電路中的多個測定點,相對應的多條上述選擇配線中選擇任一條配線。
  6. 如申請專利範圍第5項所述之半導體晶圓,其中上述外部端子以及上述選擇部,相對於一個上述半導體電路而各設置多個。
  7. 如申請專利範圍第1項所述之半導體晶圓,其中上述選擇配線是為了將對應的上述測定點,與上述外部端子電性連接而設置;上述測定用驅動器將信號輸出至上述半導體電路的外部,可輸出比驅動器電路的輸出更小的電流。
  8. 如申請專利範圍第7項所述之半導體晶圓,其中上述測定用驅動器,設置於上述選擇部與上述外部端子之間,並將與上述選擇部已選擇的上述選擇配線所給予的電壓相對應的電壓輸出。
  9. 如申請專利範圍第1項所述之半導體晶圓,其中上述選擇部的輸入輸出間的傳遞特性為線性。
  10. 一種半導體電路,含有動作電路,該半導體電路包括:外部端子,連接於外部的測定電路;多條選擇配線,與上述動作電路中的多個測定點相對應地設置著,且設置成可與各自對應的上述測定點進行信 號交接;以及選擇部,選擇上述多條選擇配線中的任一條,並經由所選擇的上述選擇配線而在相對應的上述測定點與上述外部端子之間傳輸信號;以及測定用驅動器,設置在上述多個半導體電路中各個上述測定點與上述外部端子之間。
  11. 一種測試用基板,對形成於半導體晶圓上的多個半導體電路進行測試,在上述半導體晶圓上形成有:外部端子,連接於外部的測定電路;多條選擇配線,與上述半導體晶圓中的多個測定點相對應地設置著,且設置成可與各自對應的上述測定點進行信號交接;以及選擇部,選擇上述多條選擇配線中的任一條,並經由所選擇的上述選擇配線而在相對應的上述測定點與上述外部端子之間傳輸信號;以及測定用驅動器,設置在上述多個半導體電路中各個上述測定點與上述外部端子之間,上述測試用基板包括:測定電路,連接於上述半導體晶圓的上述外部端子,對由上述選擇部選擇的上述選擇配線所傳輸的信號的電氣特性進行測定;以及控制部,對使上述半導體晶圓的上述選擇部選擇哪一條上述選擇配線進行控制。
  12. 一種測試系統,對形成於半導體晶圓上的多個半導體電路進行測試,該測試系統包括:設置成可與上述半導體晶圓進行信號交接的測試用基板;以及對上述測試用基板進行控制的控制裝置,在上述半導體晶圓上形成有:外部端子,連接於外部的測定電路;多條選擇配線,與上述半導體晶圓中的多個測定點相對應地設置著,且設置成可與各自對應的上述測定點進行信號交接;選擇部,選擇上述多條選擇配線中的任一條,並經由所選擇的上述選擇配線而在相對應的上述測定點與上述外部端子之間傳輸信號;以及測定用驅動器,設置在上述多個半導體電路中各個上述測定點與上述外部端子之間,上述測試用基板包括:測定電路,連接於上述半導體晶圓的上述外部端子,對由上述選擇部選擇的上述選擇配線所傳輸的信號的特性進行測定;以及控制部,對使上述半導體晶圓的上述選擇部選擇哪一條上述選擇配線進行控制。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI410644B (zh) * 2010-08-13 2013-10-01 Gemtek Technology Co Ltd 量測系統
TW201234026A (en) * 2011-02-01 2012-08-16 Chang Yu Technology Co Ltd Inspection system of photo-link light receiver and method thereof
TWI490486B (zh) * 2012-10-16 2015-07-01 King Yuan Electronics Co Ltd 用於感測元件之自我測試系統及其方法
DE102016222434A1 (de) 2016-11-15 2018-05-17 Thyssenkrupp Ag Radaufhängungsvorrichtung mit Einzelradlenkung für ein Kraftfahrzeug mit Antrieb der gelenkten Räder
KR102583174B1 (ko) 2018-06-12 2023-09-26 삼성전자주식회사 테스트 인터페이스 보드, 이를 포함하는 테스트 시스템 및 이의 동작 방법
US10747282B2 (en) * 2018-10-17 2020-08-18 Stmicroelectronics International N.V. Test circuit for electronic device permitting interface control between two supply stacks in a production test of the electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02301150A (ja) * 1989-05-15 1990-12-13 Hitachi Ltd 半導体集積回路及びそのテスト方法
US5053700A (en) * 1989-02-14 1991-10-01 Amber Engineering, Inc. Method for wafer scale testing of redundant integrated circuit dies
US5070297A (en) * 1990-06-04 1991-12-03 Texas Instruments Incorporated Full wafer integrated circuit testing device
JP2005147679A (ja) * 2003-11-11 2005-06-09 Matsushita Electric Ind Co Ltd 半導体ウエハ、半導体装置の検査方法および検査装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61134034A (ja) * 1984-12-05 1986-06-21 Mitsubishi Electric Corp 試験回路付集積回路
US7328387B2 (en) * 2004-12-10 2008-02-05 Texas Instruments Incorporated Addressable tap domain selection circuit with selectable ⅗ pin interface
JPH04212524A (ja) * 1990-12-06 1992-08-04 Matsushita Electric Ind Co Ltd 半導体集積回路
JP3180421B2 (ja) 1992-03-30 2001-06-25 日本電気株式会社 テスト回路を内蔵したアナログ・ディジタル混在マスタ
US5994912A (en) * 1995-10-31 1999-11-30 Texas Instruments Incorporated Fault tolerant selection of die on wafer
DE19735406A1 (de) * 1997-08-14 1999-02-18 Siemens Ag Halbleiterbauelement und Verfahren zum Testen und Betreiben eines Halbleiterbauelementes
US7417450B2 (en) * 2005-12-02 2008-08-26 Texas Instruments Incorporated Testing combinational logic die with bidirectional TDI-TMS/TDO chanel circuit
JP2001338953A (ja) * 2000-05-29 2001-12-07 Mitsubishi Electric Corp 半導体試験装置、半導体試験方法および半導体装置
WO2004090561A1 (ja) 2003-04-04 2004-10-21 Advantest Corporation 接続ユニット、テストヘッド、および試験装置
JP4465995B2 (ja) * 2003-07-02 2010-05-26 株式会社日立製作所 プローブシート、プローブカード、半導体検査装置および半導体装置の製造方法
JP2005340343A (ja) * 2004-05-25 2005-12-08 Seiko Epson Corp 半導体装置及び回路検査方法
DE102005041614B4 (de) * 2005-09-01 2014-11-06 Infineon Technologies Ag Halbleiter-Bauelement-Testsystem mit Test-Schnittstellen-Einrichtung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053700A (en) * 1989-02-14 1991-10-01 Amber Engineering, Inc. Method for wafer scale testing of redundant integrated circuit dies
JPH02301150A (ja) * 1989-05-15 1990-12-13 Hitachi Ltd 半導体集積回路及びそのテスト方法
US5070297A (en) * 1990-06-04 1991-12-03 Texas Instruments Incorporated Full wafer integrated circuit testing device
JP2005147679A (ja) * 2003-11-11 2005-06-09 Matsushita Electric Ind Co Ltd 半導体ウエハ、半導体装置の検査方法および検査装置

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