WO2006126423A1 - 薄膜トランジスタ基板及びそれを備えた液晶表示装置、並びに薄膜トランジスタ基板の製造方法 - Google Patents

薄膜トランジスタ基板及びそれを備えた液晶表示装置、並びに薄膜トランジスタ基板の製造方法 Download PDF

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thin film
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Kazushige Hotta
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Sharp Kabushiki Kaisha
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    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD

Definitions

  • Thin film transistor substrate liquid crystal display device including the same, and method for manufacturing thin film transistor substrate
  • the present invention relates to a thin film transistor substrate having a peripheral circuit and a short ring, a liquid crystal display device including the thin film transistor substrate, and a method for manufacturing the thin film transistor substrate.
  • Liquid crystal display devices have features such as thinness, light weight, and low power consumption, and display from large ones such as televisions and personal computers to small ones such as cameras, videos, mobile phones, and portable terminals. Widely used as a device.
  • This liquid crystal display device is provided with a liquid crystal panel.
  • a peripheral driving circuit formed by p-SiTFT is integrated outside the display area. Can be ashamed.
  • the drive circuit of the liquid crystal display device includes a display controller, a shift register, and the like that are desired to operate at high speed, and an output buffer, a level shifter, an analog switch, and the like that are desired to have a high breakdown voltage.
  • a TFT that prioritizes high-speed operation preferably has a short channel length and does not have an LDD structure.
  • TFTs that require high breakdown voltage require higher breakdown voltages than high-speed operation.
  • the pixel TFT requires a higher breakdown voltage than high-speed operation. Since this high voltage TFT needs to withstand a desired high voltage, a TFT structure having a sufficient gate insulating film thickness and LD D (lightly doped drain) is desirable.
  • the pixel driving TFT is desired to hold the written data voltage until the next data voltage is written after the data voltage is written when the gate voltage is on. Therefore, it is desirable that the leakage current when the gate voltage is off be as small as possible. In order to reduce this leakage current, it is desirable to provide a lightly doped drain (LDD) between the p-SiTFT channel and the low resistance (high concentration) source Z drain region. Therefore, the pixel transistor is an n-channel TFT (NTFT) with higher performance than the p-channel TFT (PTFT).
  • the peripheral circuit includes a high withstand voltage input / output circuit, a logic circuit, and the like. Among them, logic circuits such as shift registers are desired to operate at high speed. Therefore, it is desirable to form a high voltage transistor and a high-speed transistor as p-Si TFTs for peripheral circuits. Therefore, the peripheral circuit is formed of complementary MOS (CMOS) TFT using NTFT and PTFT.
  • CMOS complementary MOS
  • the liquid crystal panel is formed using an insulating substrate such as glass. Since this substrate is insulative, the TFT formed on it is susceptible to electrostatic breakdown. Therefore, a wiring pattern called shorting that short-circuits the ends of the data line (drain bus line) and scanning line (gate bus line) is formed to protect against electrostatic discharge (ESD), and before the liquid crystal panel is completed. Measures to remove are taken.
  • a liquid crystal panel having a peripheral circuit integrated on a substrate it is desirable to perform an operation test of the peripheral circuit. Therefore, a terminal for peripheral circuit force operation test is derived.
  • Japanese published patent publication Japanese published patent publication "Japanese Patent Laid-Open No. 11-202289 (published July 30, 1999)” can evaluate the element characteristics without disconnecting the short-circuit wire (short ring), and even after completion.
  • a liquid crystal display device that can display without disconnecting the short-circuit wire and further reduce the influence of static electricity is being disclosed.
  • the gate bus line and the drain bus line are connected to the short-circuit line via the connecting TFT, and a high voltage is applied between the gate and the source to electrically set the threshold value. It is proposed that the connection TFT be turned on during the manufacturing process, and that the connection TFT be turned off during characterization and after completion.
  • amorphous silicon TFTs are used, and peripheral circuits are not integrated.
  • Japanese Patent Laid-Open Publication No. 11-68110 discloses that each active matrix panel is formed when a plurality of active matrix panels are formed on the same glass substrate.
  • a plurality of aluminum short rings are formed so as to surround the matrix circuit and the peripheral circuit, and the short rings are connected by Si thin films. Impurities are added to the Si thin film for connection simultaneously with the formation of the impurity regions of the TFTs of the active matrix circuit and the peripheral circuits. Disclosed to inject.
  • JP 2000-10116 (published on Jan. 14, 2000) has a drain bus line, a gate bus line, and a peripheral circuit as shown in FIG. It discloses that a circuit operation test terminal is pulled out of the display area and connected to a termination wiring (short ring) with a resistance wiring formed of polysilicon.
  • a termination wiring short ring
  • the inspection can be performed without any trouble even if the termination wiring is connected.
  • the connection between the peripheral circuit and the short ring is cut off at the polysilicon resistance wiring. Disclosure of the invention
  • An object of the present invention is to provide a thin film transistor substrate, a liquid crystal display device including the same, and a method for manufacturing the thin film transistor substrate, in which a normally-off TFT having a GOLD structure and a normally-on TFT can be manufactured in a small number of manufacturing steps. Is to provide.
  • a thin film transistor substrate of the present invention includes an insulating transparent substrate, a plurality of island-shaped semiconductor films formed above the insulating transparent substrate, and the plurality of island-shaped semiconductors.
  • a pair of source Z drain regions of the first conductivity type formed in regions on both sides of the insulated gate electrode structure in each of the semiconductor semiconductor films; and the pair of source Z drains in the first island semiconductor film An LDD region of the first conductivity type having a lower impurity concentration than the pair of source z drain regions formed inside the region and partially covered by the gate electrode leaving a channel region below the gate electrode;
  • the second island-shaped semiconductor The film includes a normally-on channel region of the first conductivity type having an impurity concentration equivalent to that of the LDD region and formed by connecting the pair of source Z drain regions.
  • the method of manufacturing a thin film transistor substrate of the present invention is to achieve the above object.
  • a channel region is left in the first island-shaped semiconductor film, and a first conductivity type LDD region is formed on both sides thereof, and a second island-shaped semiconductor film Forming a normally-on channel region of the first conductivity type having an impurity concentration equivalent to that of the LDD region;
  • a liquid crystal display device of the present invention includes the above thin film transistor substrate.
  • a normally-off TFT and a normally-on TFT having a GOLD structure can be manufactured with a small number of processes.
  • FIG. 1 (A) is a plan view showing a configuration of a thin film transistor substrate according to an embodiment of the present invention.
  • FIG. 1 (B) is a block diagram of a thin film transistor substrate according to an embodiment of the present invention.
  • FIG. 1C is a graph showing an example of TFT characteristics of a thin film transistor substrate according to an embodiment of the present invention. It is.
  • [1] (D)] is a cross-sectional view of the main part of each process showing the method for manufacturing the thin film transistor substrate according to the first embodiment of the present invention.
  • FIG. 1 (A) shows a method of manufacturing a thin film transistor substrate according to the first embodiment of the invention.
  • FIG. 1 (A) shows a method of manufacturing a thin film transistor substrate according to the first embodiment of the invention.
  • FIG. 1 (G) shows a method of manufacturing a thin film transistor substrate according to the first embodiment of the present invention.
  • FIG. 1 (1) shows a method of manufacturing a thin film transistor substrate according to the first embodiment of the invention.
  • FIG. 1 (1) shows a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention.
  • FIG. 3C is a cross-sectional view of a principal part of the step subsequent to FIG. 1 (I), showing the method for manufacturing the thin film transistor substrate according to the first example of the invention.
  • FIG. 5C is a cross-sectional view of a principal part of the step subsequent to FIG. 1 (J), showing the method for manufacturing the thin film transistor substrate according to the first example of the invention.
  • FIG. 3C is a cross-sectional view of a principal part of the step subsequent to FIG. 1 (K), showing the method for manufacturing the thin film transistor substrate according to the first example of the invention.
  • FIG. 2C is a cross-sectional view of a principal part of the step subsequent to FIG. 1 (L), showing the method for manufacturing the thin film transistor substrate according to the first example of the invention.
  • [1] (N)] is a cross-sectional view of a principal part of the step subsequent to FIG. 1 (M), showing the method for manufacturing the thin film transistor substrate according to the first example of the invention.
  • ⁇ 1 (0)] is a cross-sectional view of the essential part of the step subsequent to FIG. 1 (N), showing the method for manufacturing the thin film transistor substrate according to the first example of the invention.
  • FIG. 2C is a cross-sectional view of a principal part of the step subsequent to FIG. 1O, illustrating the method for manufacturing the thin film transistor substrate according to the first example of the invention.
  • FIG. 1 shows a method of manufacturing a thin film transistor substrate according to the first embodiment of the present invention. It is principal part sectional drawing of the process of P following.
  • FIG. 2 (A)] is a fragmentary cross-sectional view for each step showing the method for manufacturing the thin film transistor substrate according to the modification of the first embodiment of the present invention.
  • FIG. 2 (B)] is a cross-sectional view of a principal part of the step subsequent to FIG. 2 (A), showing the method for manufacturing the thin film transistor substrate of the modified example of the first example of the present invention.
  • FIG. 2C is a cross-sectional view of a principal part of the step subsequent to FIG. 2B, showing the method for manufacturing the thin film transistor substrate of the modification example of the first example of the present invention.
  • FIG. 2 (D)] is a cross-sectional view of a principal part of the step subsequent to FIG. 2 (C), showing the method for manufacturing the thin film transistor substrate of the modified example of the first example of the present invention.
  • FIG. 2 (E)] is a cross-sectional view of a principal part of the step subsequent to FIG. 2 (D), showing the method for manufacturing the thin film transistor substrate of the modified example of the first example of the present invention.
  • FIG. 2 (F)] is a cross-sectional view of a principal part of the step subsequent to FIG. 2 (E), showing the method for manufacturing the thin film transistor substrate of the modified example of the first example of the present invention.
  • FIG. 2 (G)] is a cross-sectional view of a principal part of the step subsequent to FIG. 2 (F), showing the method for manufacturing the thin film transistor substrate of the modified example of the first example of the present invention.
  • FIG. 2 (H)] is a cross-sectional view of a principal part of the step subsequent to FIG. 2 (G), showing the method for manufacturing the thin film transistor substrate of the modification of the first example of the present invention.
  • FIG. 3 (A)] is a fragmentary cross-sectional view for each step showing the method for manufacturing the thin film transistor substrate according to the second example of the present invention.
  • FIG. 3 (B) shows a method of manufacturing a thin film transistor substrate according to the second embodiment of the present invention.
  • FIG. 3 (3) shows a method of manufacturing a thin film transistor substrate according to the second embodiment of the present invention.
  • FIG. 3 (D) shows a method of manufacturing a thin film transistor substrate according to the second embodiment of the present invention.
  • FIG. 3 (3) shows a method of manufacturing a thin film transistor substrate according to the second embodiment of the present invention.
  • FIG. 3 (G) shows a method of manufacturing a thin film transistor substrate according to the second embodiment of the present invention.
  • FIG. 3 (3) shows a method of manufacturing a thin film transistor substrate according to the second embodiment of the present invention.
  • FIG. 4 (A)] is a cross-sectional view of an essential part for each step showing the method for manufacturing the thin film transistor substrate of the first modification example of the second embodiment of the present invention.
  • FIG. 4 (B)] is a cross-sectional view of a principal part of the step subsequent to FIG. 4 (A), showing the method for manufacturing the thin film transistor substrate of the first modified example of the second embodiment of the present invention.
  • FIG. 4C is a cross-sectional view of a principal part of the step subsequent to FIG. 4B, illustrating the method for manufacturing the thin film transistor substrate of the first modification example of the second example of the present invention.
  • FIG. 5D is a cross-sectional view of a principal part of the step subsequent to FIG. 4 (C), showing the method for manufacturing the thin film transistor substrate of the first modification example of the second embodiment of the present invention.
  • FIG. 4 (E)] is a cross-sectional view of a principal part of the step subsequent to FIG. 4 (D), showing the method for manufacturing the thin film transistor substrate of the first modification example of the second example of the present invention.
  • FIG. 4 (F)] is a cross-sectional view of a principal part of the step subsequent to FIG. 4 (E), showing the method for manufacturing the thin film transistor substrate of the first modification example of the second example of the present invention.
  • FIG. 4 (G)] is a cross-sectional view of a principal part of the step subsequent to FIG. 4 (F), showing the method for manufacturing the thin film transistor substrate of the first modification example of the second example of the present invention.
  • FIG. 5D is a cross-sectional view of a principal part of the step subsequent to FIG. 4 (G), showing the method for manufacturing the thin film transistor substrate of the first modification example of the second embodiment of the present invention.
  • FIG. 5 (A)] is a fragmentary cross-sectional view for each step showing the method for manufacturing the thin film transistor substrate of the second modification of the second embodiment of the present invention.
  • FIG. 5 (B)] is a cross-sectional view of a principal part of the step subsequent to FIG. 5 (A), showing the method for manufacturing the thin film transistor substrate of the second modified example of the second example of the present invention.
  • FIG. 6C is a cross-sectional view of a principal part of the step subsequent to FIG. 5 (B), showing the method for manufacturing the thin film transistor substrate of the second modification example of the second embodiment of the present invention.
  • FIG. 6 (B) shows a method of manufacturing a thin film transistor substrate according to the third embodiment of the present invention.
  • FIG. 6 (A) shows a method of manufacturing a thin film transistor substrate according to the third embodiment of the present invention.
  • FIG. 6 (D) shows a method of manufacturing a thin film transistor substrate according to the third embodiment of the invention.
  • FIG. 6 (A) shows a method of manufacturing a thin film transistor substrate according to the third embodiment of the present invention.
  • FIG. 6 (A) shows a method of manufacturing a thin film transistor substrate according to the third embodiment of the present invention.
  • FIG. 6 (G) shows a method of manufacturing a thin film transistor substrate according to the third embodiment of the present invention.
  • FIG. 6 (A) shows a method of manufacturing a thin film transistor substrate according to the third embodiment of the present invention.
  • FIG. 7 is a plan view showing a configuration example of an active matrix substrate of a liquid crystal display device.
  • FIG. 8 (A)] is a perspective view showing a configuration example of a display device.
  • ⁇ 8 (B)] is a cross-sectional view illustrating a configuration example of a display device.
  • Gate electrode 32 First gate electrode film (Al—:
  • a display area DA for performing display and a peripheral circuit (PH) area for forming a peripheral circuit are disposed on an insulating transparent substrate SUB such as a glass substrate. Note that the short ring and its connection wiring are removed.
  • a plurality of scanning gate wires (bus lines) GL extend in the row (lateral) direction, while a plurality of image data wires (bus lines) for supplying image data are provided.
  • ) DL extends in the column (vertical) direction.
  • a thin film transistor TFT is connected to each intersection of the scanning gate line GL and the image data line DL.
  • the output terminal of the thin film transistor TFT is connected to a pixel electrode PX formed of a transparent electrode such as ITO.
  • an auxiliary capacitor SC is connected to each pixel electrode PX.
  • the other electrode of the auxiliary capacitance SC is connected to a constant potential auxiliary capacitance wiring (bus line) SCL.
  • the auxiliary capacitance line SCL can also be configured to extend in the force column direction extending in the row direction.
  • a gate driver GD for generating a scanning signal group to be supplied to the scanning gate wiring
  • a data driver DD for supplying image data to be supplied to the image data wiring
  • a display controller DC that controls the gate driver GD and the data driver DD in response to an external control signal CS is formed.
  • the gate driver GD includes a shift register SR1, a level shifter LSI, an output buffer OB, and the like.
  • the data driver DD includes a shift register SR2, a level shifter LS2, and an analog switch AS. Also, external reference voltages VL and VH and an image signal ID are supplied.
  • the display controller DC may be externally connected with an integrated circuit chip.
  • the display controller DC and the shift register SRI ′ SR2 are required to perform a relatively high speed operation.
  • the level shifters LS 1 and LS 2, output buffer OB, and analog switch AS are required to operate at a relatively high voltage (high withstand voltage) and have high driving capability.
  • a switching thin film transistor (TFT) used in a display area is required to have a relatively high breakdown voltage.
  • the high breakdown voltage TFT for the drive circuit and the pixel TFT are formed of a high breakdown voltage TFT.
  • the TFT of the display area (display area) DA may be formed only by an n-channel TFT, but the peripheral circuit PH is preferably constituted by a CMOS circuit. Therefore, in addition to n-channel TFTs, p-channel TFTs are also created.
  • a MOS capacitor is generally used as the auxiliary capacitor.
  • the TFT of the liquid crystal display device in which peripheral circuits are integrated includes a TFT for which high-speed operation is desired, a TFT with a high withstand voltage and a high driving capability, and a high withstand voltage such as a TFT for a pixel. It is desirable that the leakage current be low, and there is a TFT.
  • FIG. 1A is a schematic plan view of a thin film transistor substrate for one panel.
  • the thin film transistor substrate includes a display area DA including a large number of pixels, a gate side peripheral circuit PH1 disposed on the left side of the display area DA, and an upper side of the display area DA on the glass substrate 10.
  • the drain side peripheral circuit PH2 and the short ring SR arranged around these are provided.
  • Peripheral circuits ⁇ 1 and ⁇ 2 are sometimes collectively referred to as peripheral circuit PH.
  • FIG. 1 ( ⁇ ) is a block diagram showing a configuration of a connection portion between the peripheral circuit ⁇ and the short ring SR.
  • the input / output node of this peripheral circuit ⁇ is connected to the test terminal TP, and is connected to the short ring SR via a connection (thin film) transistor CTFT that functions as a switch.
  • the gate electrode of this connection transistor CTFT is connected to the (ON Z OFF) control terminal CP.
  • connection transistor CTFT When the connection transistor CTFT is normally on and the control terminal is in a floating state, the peripheral circuit PH is protected from the static electricity by connecting the peripheral circuit PH to the short ring SR.
  • connection transistor CTFT When a reverse bias voltage is applied to the control terminal CP, the connection transistor CTFT is turned off, and the peripheral circuit PH is electrically disconnected from the short ring SR. In this state, the peripheral circuit PH can be tested via the test terminal TP.
  • the short ring SR is preferably connected to the same potential, but it is not necessarily required to have a loop shape.
  • connection with the short ring SR can be individually controlled.
  • connection of several test terminals TP may be controlled collectively.
  • the gate electrodes of several connection transistors CT FT may be collectively connected to one control terminal CP as indicated by a broken line.
  • the gate wiring and the image data wiring are formed by omitting the connection to the test terminal TP. Therefore, it can be directly connected to the short ring SR only through the connection transistor CTFT. In this case, the connection transistor CTFT can be used to control on / off.
  • FIG. 1C shows an example of TFT characteristics.
  • the horizontal axis shows the gate voltage Vg, and the vertical axis shows the drain current Id.
  • the characteristic cl indicates the characteristic of the n-channel transistor NTFT in the display area and the peripheral circuit. It is turned off when the gate voltage is 0, and turns on when a positive gate voltage is applied. That is, it has the characteristics of a normal n-channel transistor.
  • the characteristic c2 indicates the characteristics of the n-channel connection transistor CTFT. This is a normally-on characteristic that turns off when a negative gate voltage is applied and turns on when the gate voltage is near 0 and positive.
  • the channel region needs to be doped with an n-type impurity at an appropriate concentration. Doping with high-concentration n-type impurities makes it difficult or impossible to turn off, so dope low-concentration n-type impurities that can provide moderate conductivity.
  • the gate electrode is not yet formed, and the channel can be doped with impurities. At this time, the channel doping of the connection transistor CTFT can be performed simultaneously with the LDD doping of the GOLD structure TFT. Therefore, it is not necessary to increase the number of processes because of channel doping.
  • PIX n-channel pixel
  • NTFT n-channel pixel
  • a high breakdown voltage transistor similar to a pixel transistor a high-speed operation (HS) n-channel transistor HS: NTF T, a p-channel transistor PTFT, and a connection transistor CTFT for short ring connection are formed.
  • HS high-speed operation
  • PIX NTFT
  • CT FT connection transistor
  • a polycrystalline semiconductor film is formed above the substrate via a base layer.
  • a silicon nitride film 11 having a thickness of 50 nm and a silicon oxide film 12 having a thickness of 200 nm are deposited on the glass substrate 10 as a base insulating film by plasma CVD (PE—CVD), and the silicon oxide film 12 having a thickness of 200 nm is deposited thereon.
  • PE—CVD plasma CVD
  • An amorphous silicon film 13 having a thickness of 40 nm is deposited.
  • the amorphous silicon film 13 is irradiated with an excimer laser beam EXL to polycrystallize the amorphous silicon film. Note that if possible, a polycrystalline semiconductor film may be formed from the beginning.
  • the polycrystalline semiconductor film is patterned in accordance with the shape of each transistor.
  • a photoresist film is applied on the polycrystalline silicon film 13 and exposed and developed to form a resist pattern 1M having a desired shape.
  • the polycrystalline silicon film 13 is dry etched using the resist pattern 1M as an etching mask and fluorine gas (for example, freon gas) as an etchant gas. Thereafter, the resist pattern 1M is removed (removed) with a remover or the like.
  • a silicon oxide film 21 having a thickness of, for example, lOnm is formed on the glass substrate 10 as a gate insulating film by plasma CVD so as to cover the notched silicon film 13. accumulate.
  • low density n-type impurity doping is performed on the LDD region of the pixel transistor PIX: NTFT and the channel region of the connecting transistor CTFT that form the GOLD structure. Do. Note that the LDD region is not formed in the high-speed operation transistor HS: NTFT. The p-type transistor PTFT is not doped with n-type impurities.
  • a photoresist film is applied on the gate insulating film 21 and exposed and developed to cover the following portions. That is, high speed operation transistor HS: NTFT and a p-channel preparative transistor PTFT, pixels forming a GOLD structure transistor PIX: NTFT covering the channel region of the (. Opening a portion forming the LDD region) 0 This Yotsute Then, a resist pattern 2M in which at least a channel region, for example, the entire region of the connection transistor CTFT is opened is formed. Thereafter, the region doped with a high concentration of n-type impurity may or may not be doped, but here, the case of doping is shown.
  • a low concentration n-type impurity is gated in the LDD region of the pixel transistor PIX: NTFT and the channel region of the connection transistor CTFT.
  • Dope through edge film 21 For example, using an ion doping apparatus, phosphorus P ions are injected at an acceleration energy of 90 keV and a dose of 5 ⁇ 10 13 cm — 2 (hereinafter referred to as 5E13). Thereafter, the resist pattern 2M is peeled off.
  • the channel region of the connection transistor CTFT is doped with n-type impurities, the threshold voltage shifts to negative polarity (minus), and a normally-on channel is formed.
  • the positive polarity threshold is maintained.
  • the channel doping power GOLD structure is performed simultaneously with LDD doping, so the number of processes does not increase.
  • the gate electrode film 31 for example, an Al—Nd film is formed on the gate insulating film 21 by sputtering with a thickness of 300 nm.
  • the gate electrode (and the gate wiring) may be formed using a refractory metal such as Mo if the wiring resistance of the gate wiring has a margin.
  • a gate electrode (and gate wiring) -shaped resist pattern 3M is formed on the gate electrode film 31, and the resist pattern 3M is used as a mask to form the gate electrode film 31.
  • Patter jung For example, wet etching using a phosphoric acid nitrate etchant is performed. Thereafter, the resist pattern 3M is peeled off.
  • n-type impurities are doped into the high-concentration source Z-drain region of the n-channel transistor.
  • the p-channel transistor PTFT and the n-channel transistor PIX that forms the LDD region PIX a resist pattern 4M that covers the gate electrode 31a in the NTFT and CTFT and extends over a predetermined distance on both sides of the gate electrode 31a.
  • the polycrystalline semiconductor film (silicon film) 13 is doped with a high-concentration n-type impurity through the gate insulating film 21.
  • an n-type impurity phosphorus P is implanted at an acceleration energy of 90 keV and a dose of 1.5E15 using an ion doping apparatus. Thereafter, the resist pattern 4M is peeled off.
  • the high concentration source Z drain region force is formed in a region separated from the gate electrode 31a by a predetermined distance or more. Also, the LDD region is formed from the region below the gate electrode to the region from the gate electrode 31a to a predetermined distance. This realizes a GOLD structure with high breakdown voltage and low leakage current. On the other hand, with the connection transistor CTFT, the withstand voltage is increased by leaving the low concentration region outside the gate electrode. On the other hand, in the high-speed n-channel transistor HS: NTFT, a high concentration source Z drain region is formed without leaving a distance from the gate electrode 31a. As a result, a high-speed operation transistor is realized. In this way, an n-channel TFT structure is formed.
  • p-type impurities are doped for forming the source Z drain region in the p-channel transistor PTFT.
  • a resist pattern 5M that covers the n-channel transistor is formed, and boron B ions, for example, are implanted as a p-type impurity by using an ion doping apparatus at a high energy of 70 keV and a dose of 1.5E15, for example. . Thereafter, the resist pattern 5M is peeled off.
  • excimer laser light is irradiated to activate the doped impurities.
  • the gate wiring may be peeled off when irradiated with excimer laser light. For this reason, it is better to perform thermal activation. For example, annealing is performed at 450 ° C. to 550 ° C. in an N atmosphere for about 2 hours to activate the impurities.
  • a silicon nitride film 61 having a thickness of 370 nm, for example, silane and ammonia is used as an interlayer insulating film on the gate insulating film 21 so as to cover the gate electrode 31a.
  • the nitrogen source gas such as ammonia when depositing the silicon nitride film contains hydrogen.
  • the formed silicon nitride film contains hydrogen. Silicon oxide silicon can also be used as the interlayer insulating film.
  • a resist pattern 6M having an opening in the contact region is formed, and the interlayer insulating film 61 and the gate insulating film 21 are dry etched using a fluorine-based gas, Open a contact hole that exposes the high concentration source Z drain region. Then, strip off resist pattern 6M.
  • annealing was performed in an N atmosphere using an annealing furnace at 350 ° C to 450 ° C for about 2 hours.
  • the polycrystalline silicon film is hydrogenated using hydrogen contained in the silicon nitride film 61.
  • the interlayer insulating film is formed of an oxide silicon film, since there is no hydrogen in the interlayer insulating film, hydrogenation is performed by annealing in a hydrogen atmosphere.
  • a source / drain electrode (and wiring) film 71 is formed on the interlayer insulating film 61 in contact with the exposed source Z drain region.
  • a TiZAlZTi film is formed to a thickness of 50 nm, Z, 200 nm, and a source Z drain electrode film 71 is formed.
  • a resist pattern 7M having a source Z drain electrode (and wiring) shape is formed.
  • the source / drain electrode film 71 is patterned by dry etching using a chlorine-based gas using the resist pattern 7M as a mask. Then remove resist pattern 7M.
  • an image data bus line is brought into contact with one source Z drain region, and a pad for making contact with a transparent electrode is formed on the other source Z drain region. This is because silicon and indium monostannate (ITO) are difficult to maintain ohmic characteristics when in direct contact, and it is difficult to obtain sufficient performance.
  • ITO indium monostannate
  • a second interlayer insulating film 81 is formed, and a transparent electrode contact hole is formed.
  • a photosensitive transparent organic resin insulating film 81 is applied and exposed and developed to open a contact hole. Thereafter, heat treatment is performed to cure the organic resin insulating film 81.
  • the peripheral circuit there is almost no need to form a transparent electrode.
  • a contact hole is formed so as to expose the pad for the transparent electrode.
  • a transparent electrode 91 is formed.
  • an ITO film (transparent electrode) 91 is formed to a thickness of about 70 nm using a sputtering apparatus.
  • a photoresist pattern is formed on the ITO film (transparent electrode) 91.
  • the transparent electrode 91 is patterned by wet etching with an ITO etcher. Thereafter, the resist pattern is peeled off.
  • the high-speed operation transistor HS: NTFT is not doped with low-concentration impurities, and impurity doping into the polycrystalline semiconductor film (silicon film) 13 is performed with gate insulation. This was done through the membrane.
  • FIG. 2A shows a state in which an oxide silicon gate insulating film 21 is formed on a polycrystalline semiconductor film (silicon film) 13 as in FIG. 1F.
  • the entire connection transistor CTFT is opened, and the pixel transistor PIX: resist pattern 2M is opened except for the channel region of NTFT.
  • N-type impurities are implanted via
  • the resist pattern 2M is a high-speed transistor HS: the force covering the channel region of NTFT, and other regions are open. Accordingly, an LDD region is also formed in the high-speed operation transistor HS: NTFT.
  • the resist pattern 2M is removed, and as shown in FIG. 2C, a gate electrode film 31 is formed by a film formation process similar to the process of FIG.
  • a resist pattern 3M similar to that shown in FIG. 1A is formed, and the gate electrode film 31 is etched.
  • a resist pattern 3M and a gate electrode 3la are formed in a shape slightly overlapping with the LDD region.
  • the LDD region remaining below the gate electrode 31a has an effect of reducing deterioration due to hot carriers.
  • a margin for overlay accuracy is required, a corresponding layout area is required. Therefore, it may be adopted according to the application.
  • a resist pattern 4M similar to the process of FIG. 1 (J) is formed.
  • the resist pattern 4M also functions as a mask for etching the gate insulating film only before impurity doping.
  • the silicon oxide gate insulating film 21 in the opening is etched using the resist pattern 4M as an etching mask and fluorine gas as an etchant.
  • the polycrystalline semiconductor film (silicon film) 13 is exposed.
  • phosphorus P ions are implanted at a speed energy of 10 keV and a dose of 1. OE15.
  • acceleration energy can be lowered.
  • high density injection is possible. Therefore, the time required for impurity doping can be shortened. wear.
  • the resist pattern 4M is removed by ashing.
  • a resist pattern 5M that opens the p-channel transistor region is formed as in the step of FIG. 1 (K).
  • the resist pattern 5M also has a function as an etching mask and a function as an impurity doping mask.
  • the polycrystalline silicon film (silicon film) 13 is exposed by etching the oxide silicon gate insulating film with a fluorine-based gas. Further, boron B ions are implanted at a carbon energy of 10 keV and a dose of 1. OE15 to form p-type source / drain regions.
  • the impurity doping is performed after removing the gate insulating film, high-density and short-time processing can be performed.
  • FIGS. 2 (G) and 2 (H) show an interlayer insulating film deposition and contact hole forming step similar to the steps of FIGS. 1 (L) and 1 (M).
  • the contact hole forming step an opening may be formed in the interlayer insulating film 61.
  • the same process as in the first embodiment is performed to form a thin film transistor substrate.
  • one kind of gate insulating film is used.
  • the gate insulating film needs to be thick enough to withstand high pressure.
  • the thickness is more than necessary, which hinders high-speed operation. Therefore, if a gate insulating film having a plurality of thicknesses is used according to the breakdown voltage, high-speed operation is promoted.
  • FIG. 9 is a cross-sectional view showing a method of manufacturing a thin film transistor substrate using gate insulating films having different thicknesses according to the second embodiment. The description will mainly focus on differences from the first embodiment.
  • the silicon nitride film 11 and the silicon oxide film 12 are formed on the glass substrate 10 in the same manner as in the steps of FIGS. 1 (D) and 1 (E).
  • a base insulating film is formed by deposition, and an amorphous silicon film 13 having a thickness of 40 nm is deposited on the base insulating film, polycrystallized by excimer laser, and etched into an island shape. Silicon film) 13 is formed. Up to this point, the process is the same as in the first embodiment.
  • n-channel transistors NTFT low voltage LV and high voltage HV
  • two types of p-channel transistors PTFT low voltage LV and high voltage HV
  • a connected transistor CTFT a connected transistor CTFT
  • a silicon oxide film with a thickness of 30 nm is formed on the island-like semiconductor film (silicon film) 13 by plasma CVD, and a first gate insulating film 22 suitable for a low-voltage operation transistor is formed.
  • the gate insulating film 21 having a thickness of lOnm shown in FIG. 1 (F) is significantly thinner, and an improvement in characteristics of the low-voltage operation transistor can be expected.
  • a high-voltage n-channel transistor HV a resist pattern 2M that opens the LDD region of the NTFT and the channel region of the continuation transistor is formed.
  • this resist pattern 2M as a mask, n-type impurity phosphorus P ions are implanted at an acceleration energy of 30 keV and a dose of 5E13.
  • the LDD region of the GOLD structure and the channel region of the normally-on transistor are formed through the thin gate insulating film.
  • the gate insulating film is thin, impurity doping can be performed efficiently.
  • the resist pattern 2M is removed.
  • a first gate electrode film 32 is formed on the first gate insulating film 22 as in the step of FIG. 1H.
  • a 300 nm thick Mo film is formed by sputtering.
  • a resist pattern 3-1 M having a gate electrode pattern for a low voltage transistor is formed on the first gate electrode film 32, and the gate electrode of the low voltage transistor is formed.
  • Pattern 32a For example, wet etching is performed with a phosphoric acid mononitrate etchant. Thereafter, the resist pattern 3-1M is peeled off.
  • the gate electrode 32a of the low-voltage transistor also functions as a mask for impurity doping.
  • a resist pattern 4M for doping the high-concentration source Z-drain region of the n-channel transistor which is the same as the step of FIG. 1J, is formed.
  • the high-voltage transistor HV: NTFT and the gate electrode of the connection transistor CTFT are still not formed!
  • the resist pattern 4M opens the entire low voltage NTFT, the high voltage transistor HV: NTFT, and the high concentration source Z drain region of the connection transistor CTFT.
  • n-type impurity phosphorus P ions are implanted at a speed energy of 30 keV and a dose of 1.5E15.
  • the gate insulating film is thin, impurity doping can be performed efficiently.
  • resist pattern 4M is removed by ashing.
  • impurity doping is performed to form the source Z drain region of the p-channel transistor, as in the step of FIG. 1 (K).
  • a resist pattern 5M is formed as a mask to cover the n-channel transistor and to cover the channel region of the high voltage PTFT.
  • p-type impurity boron B ions are implanted at a speed energy of 30 keV and a dose of 1.5E15.
  • the gate insulating film is thin, impurity doping can be performed efficiently.
  • the resist pattern 5M is removed by ashing.
  • the first gate insulating film 22 for example, an 80 nm thick silicon oxide film 23 is deposited by plasma CVD, and the second gate insulating film is formed. Form. Accordingly, the total thickness of the first gate insulating film 22 and the second gate insulating film 23 becomes lOnm, which is equal to the thickness of the gate insulating film 21 of the first embodiment.
  • a second gate electrode film 33 is formed on the second gate insulating film 23.
  • a Mo film 33 having a thickness of 300 nm is formed by sputtering.
  • a resist pattern 3-2M for forming a gate electrode of the high-voltage transistor is formed on the second gate electrode film 33, and the second gate electrode film 33 is formed by phosphoric acid mononitrate. Wet etch with an etchant. In high-voltage NTFT, the gate electrode is patterned to form a GOLD structure. Thereafter, the resist pattern 3-2M is peeled off. After that, annealing is performed at 500 ° C for 2 hours in N atmosphere to activate the doped impurities.
  • processes such as interlayer insulating film formation, contact hole formation, and electrode (wiring) formation are performed.
  • the number of masks is increased by one, but a high-speed transistor having a thin gate insulation film thickness and a high-voltage transistor having a gate insulation film thickness can be formed.
  • the LDD region can also be formed in the low-voltage transistor as in the first embodiment.
  • the doping process of the p-channel transistor can be performed at other timings.
  • Fig. 4 (A) ⁇ Fig. 4 (B) ⁇ Fig. 4 (C) ⁇ Fig. 4 (D) ⁇ Fig. 4 (E) ⁇ Fig. 4 (F) ⁇ Fig. 4 (G) ⁇ Fig. 4 (H) 2 shows a first modification of the second embodiment.
  • FIG. 2 (D) Shows the process corresponding to Fig. 3 (E).
  • the difference from the second example is the low concentration in Fig. 4 (B).
  • the LDD region is also formed in the low-pressure high-speed NTFT in the doping process.
  • the formation of the LDD region is the same as the modification of Fig. 2 (A) ⁇ Fig. 2 (B) ⁇ Fig. 2 (C) ⁇ Fig. 2 (D) ⁇ Fig. 2 (E).
  • FIGS. 4F and 4G are the same as FIGS. 3G and 3H, respectively, in the second gate insulating film 23 forming step, the second gate electrode film forming step, A two-gate electrode 33a buttering process is shown.
  • FIG. 4 (H) shows a source Z drain region doping process of the p-channel transistor, which is an alternative to FIG. 3 (F).
  • the gate electrode can be used as a mask.
  • the efficiency deteriorates because the impurity doping is performed after the gate insulating film is thickened.
  • Fig. 5 (A) ⁇ Fig. 5 (B) ⁇ Fig. 5 (C) shows a modified example in which this problem is improved.
  • Fig. 5 (A) shows the process corresponding to Fig. 4 (G).
  • the resist pattern 3-2M as a mask, the second gate electrode film is etched, and the second gate electrode 33a is patterned. Then, remove resist pattern 3-2M.
  • the second gate insulating film 23 and the first gate insulating film 22 are etched using the gate electrode as an etching mask. Note that the resist pattern 3-2M is left behind, and it remains after etching the gate insulating film!
  • a resist pattern 5M that exposes the p-channel transistor is formed, and the gate insulating film is removed to remove the p-type impurity in the exposed polycrystalline semiconductor film.
  • the gate electrode of the low-voltage transistor is formed on the thin gate insulating film, and After thickening the gate insulating film, the gate electrode of the high voltage transistor was formed.
  • FIG. 6 (A) ⁇ Fig. 6 (B) ⁇ Fig. 6 (C) ⁇ Fig. 6 (D) ⁇ Fig. 6 (E) ⁇ Fig. 6 (F) ⁇ Fig. 6 (G) ⁇ Fig. 6 (H)
  • Figure 6 (A) The process corresponding to Fig. 3 (A) is shown.
  • a silicon nitride film 11 and an oxide silicon film 12 are deposited on a glass substrate 10 to form a base insulating film.
  • an amorphous silicon film (silicon film) 13 is formed by depositing an amorphous silicon film with a thickness of 40 nm on the base insulating film, polycrystallizing with an excimer laser, and etching into an island shape. To do.
  • an oxide silicon film having a thickness of 30 nm is deposited by plasma CVD to form the first gate insulating film 22.
  • a Mo film having a thickness of 300 nm is formed thereon by sputtering to form a first gate electrode film 32.
  • a gate electrode-shaped resist pattern 3-1M is formed on the transistor region other than the connection transistor CTFT, and wet etching is performed with a phosphoric acid / nitric acid-based etchant. Patterning the first gate electrode 32a. A dummy gate electrode 32Da is formed in the high-voltage transistor region. Thereafter, the resist pattern 3-1M is removed.
  • n-type impurity phosphorus P ions are implanted at an acceleration energy of 30 keV and a dose of 5E 13 using the gate electrode 32a ′ 32Da as a mask, and a low-concentration n-type LDD region and A normally-on channel is formed.
  • a low-concentration n-type impurity is also implanted into the p-channel transistor, but if a high-concentration p-type impurity is implanted and compensated thereafter, no problem occurs.
  • the LDD doping mask (resist pattern) 2M is not used.
  • a high-concentration source Z-drain region opening resist pattern 4M of an n-channel transistor is formed, and n-type impurity phosphorous P ions are converted to a high-speed energy of 30 keV and a dose amount. 1. Inject with 5E15.
  • the gate electrode is used as a mask. This is the same process as the process of FIG.
  • a resist pattern 5M that opens the p-channel transistor is formed, and doping for forming the source / drain region of the p-channel transistor is performed.
  • p-type impurity boron B ions are implanted at an acceleration energy of 30 keV and a dose of 1.5E15.
  • the dummy gate 32D is also formed in the high voltage transistor HV: PTFT, it can be used as a mask.
  • FIG. 6 (F) a resist pattern 8M covering the low voltage transistor is formed, and the dummy gate electrode 32Da exposed in the opening is removed.
  • wet etching is performed using a phosphoric acid mononitrate etchant. Thereafter, the resist pattern 8M is peeled off.
  • FIGS. 6 (G) and 6 ( ⁇ ) are the same as the steps of FIGS. 3 (G) and 3 ( ⁇ ), and the second gate insulating film 23 and the second gate electrode film 33 are formed.
  • the second gate electrode film 33 patterning step is shown.
  • an oxide silicon film is deposited by plasma CVD with a thickness of 80 nm to form a second gate insulating film 23, and a Mo film with a thickness of 300 nm is formed thereon by sputtering to form a second gate electrode film 3 3 Form.
  • a resist pattern 3-2M having the shape of the second gate electrode is formed, and the gate electrode 33a is patterned by etching using a phosphoric acid / nitric acid-based etchant.
  • the resist pattern 3-2M is peeled off.
  • the steps after the formation of the interlayer insulating film are performed in the same manner as in the above-described embodiment.
  • a thin film transistor substrate can be formed.
  • the peripheral circuit can be inspected if the normally-on TFT is turned off. After that, cut the short ring and panel. It is also possible to make a panel while leaving the short ring. In this case, reverse bias is applied to the connection transistor CTFT during operation to turn it off.
  • the short ring if the short ring is connected to the peripheral circuit using a normally-on TFT, the short ring can be completely separated from the peripheral circuit by turning off the normally-on TFT during inspection. Note that it is easy to change the p-SITFT characteristics due to the stress voltage, and in order to form a normally-on TFT reliably, it is conceivable that the channel is doped with impurities.
  • the TFT of the active matrix substrate shown in FIG. 7 is formed.
  • Components other than TFT may be formed by a known process.
  • an EL display device can be formed instead of the liquid crystal display device.
  • FIG. 8A shows a configuration example of a liquid crystal display device.
  • the active matrix substrate 201 has a display area DA and a peripheral circuit (PH) area.
  • a scanning gate wiring GL In the display area DA, a scanning gate wiring GL, an auxiliary capacitance wiring (bus line) SCL, a data wiring DL, and a pixel structure are formed.
  • a gate control circuit (gate driver) GD and a data control circuit (data dryer) DD are formed in the peripheral circuit (PH) region.
  • the counter substrate 202 is provided with a color filter 203 corresponding to the pixel region and a common electrode 204 common to all the pixels.
  • a liquid crystal substrate (counter substrate) 202 and an active matrix substrate 201 are provided with a liquid crystal.
  • the crystal layer 205 is sandwiched.
  • FIG. 8B shows a configuration example of an organic EL panel.
  • the scanning gate wiring, the data wiring, the thin film TFT, and the like are formed on the glass substrate as in the above-described embodiment.
  • a TFT source is connected to an anode 211 formed of, for example, ITO.
  • a hole transport layer 212, a light emitting layer 213, an electron transport layer 214, and a force sword 215 formed of aluminum or the like are laminated to form an organic EL element structure.
  • the light emitted from the organic EL element is directed downward and emitted from the glass substrate cover of the active matrix substrate 201 to the outside.
  • the upper part of the organic EL element is covered with a sealing material 220.
  • a transparent insulating substrate such as a quartz substrate may be used in place of the glass substrate.
  • the gate electrode layer can be formed of a metal layer that satisfies the conditions of conductivity and heat resistance.
  • impurities such as antimony (Sb) and arsenic (As) can be used in addition to boron (B) ′ phosphorus (P).
  • the gate insulating film may be formed of an insulating film other than an oxide silicon film.
  • the present invention can be suitably used for a display device such as a liquid crystal display device.

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Abstract

　薄膜トランジスタ基板の製造方法は、（ａ）絶縁性透明基板（１０）上方に複数の島状半導体膜（１３）を形成する工程と、（ｂ）複数の島状半導体膜（１３）の各々の上にゲート絶縁膜（２１）を形成する工程と、（ｃ）第１の島状半導体膜（１３）の内においてチャネル領域を残して、その両側に第１導電型のＬＤＤ領域を形成すると共に、第２の島状半導体膜（１３）の中においてＬＤＤ領域と同等の不純物濃度を有する第１導電型のノーマリオンチャネル領域を形成する工程と、（ｄ）ＬＤＤ領域の一部を覆う第１のゲート電極（３２ａ）と、ノーマリオンチャネル領域上方の第２のゲート電極（３３ａ）を形成する工程と、（ｅ）ゲート電極両側の領域内にＬＤＤ領域より高不純物濃度の第１導電型のソース／ドレイン領域を形成する工程と、を含む。

Description

明 細 書
薄膜トランジスタ基板及びそれを備えた液晶表示装置、並びに薄膜トラン ジスタ基板の製造方法
技術分野
[0001] 本発明は、周辺回路とショートリングとを有する薄膜トランジスタ基板及びそれを備 えた液晶表示装置、並びに薄膜トランジスタ基板の製造方法に関するものである。 背景技術
[0002] 液晶表示装置は、薄型、軽量、低消費電力等の特徴を持ち、テレビジョン、バソコ ン等の大型のものから、カメラ、ビデオ、携帯電話、携帯端末等の小型のものまで表 示装置として広く用いられている。この液晶表示装置には液晶パネルが備えられて いる。ここで、画素駆動用画素トランジスタとして多結晶（ポリ）シリコン (P— Si)薄膜ト ランジスタ (TFT)を用いた液晶パネルでは、表示領域外に p— SiTFTで形成した周 辺駆動回路を集積ィ匕することができる。
[0003] この液晶表示装置の駆動回路には、高速動作が望ましい表示コントローラ、シフト レジスタ等と、高耐圧が望ましい出力バッファ、レベルシフタ、アナログスィッチ等とが 含まれる。そして、高速動作を優先させる TFTは、チャネル長を短くし、 LDD構造を 持たないことが好ましい。一方、高耐圧が要求される TFTは、高速動作よりも高耐圧 を必要とする。また、画素用 TFTは、高速動作よりも高耐圧を必要とする。この高耐 圧 TFTは、所望の高電圧に耐える必要があるために、十分なゲート絶縁膜厚や LD D (lightly doped drain,低濃度領域）を有する TFT構造が望ましい。
[0004] そして、上記画素駆動用 TFTは、ゲート電圧がオンの時にデータ電圧を書き込ん だのち、次のデータ電圧を書き込むまで書き込んだデータ電圧を保持することが望ま れる。そのため、ゲート電圧がオフの時のリーク電流はできるだけ小さいことが望まし い。このリーク電流を小さくするには、 p— SiTFTのチャネルと低抵抗 (高濃度)ソース Zドレイン領域との間に低濃度領域 (lightly doped drain, LDD)を設けることが望ま しい。そこで、画素トランジスタは、 pチャネル TFT(PTFT)よりも高性能の nチャネル TFT (NTFT)で开成される。 [0005] 一方、周辺回路は、高耐圧入出力回路や論理回路などを含む。その中のシフトレ ジスタ等の論理回路には高速動作することが望まれる。従って、周辺回路用の p— Si TFTとして、高耐圧のトランジスタと、高速動作のトランジスタとを形成することが望ま れる。そこで、周辺回路は、 NTFTと PTFTとを用いた相補型 MOS (CMOS)TFT で形成される。
[0006] 上記 TFTに関する従来の技術を以下に示す。
[0007] まず、日本国公開特許公報「2000- 299469号公報（2000年 10月 24日公開）」の 従来技術の記載等によれば、 p— SiTFTのオフ電流は高くなりやすぐかつホットキ ャリア効果によってオン電流が低下しやすい。このオン電流の低下は、ドレイン近傍 の高電界によって発生するホットキャリアがゲート絶縁膜中にトラップされるためと考 えられる。そして、 LDD領域上にゲート電極をオーバーラップさせた GOLD (gate-dr ain overlapped LDD)構造では、ドレイン近傍の高電界が緩和され、ホットキャリア効 果が低減する。この LDD領域をゲート電極下方に作るためには、ゲート電極形成前 に、マスクを用いて LDD領域を形成することが必要と考えられる。
[0008] ここで、液晶パネルは、ガラスなどの絶縁性基板を用いて形成される。この基板が 絶縁性なので、その上に形成する TFTは静電気による破壊を受けやすい。そこで、 データ線 (ドレインバスライン)及び走査線 (ゲートバスライン)の終端を短絡するショ 一トリングと呼ばれる配線パターンを形成して静電気放電 (ESD)カゝら保護し、液晶パ ネル完成前に除去する対策が取られる。また、基板上に周辺回路を集積ィ匕した液晶 パネノレにおいては、周辺回路の動作試験を行うことが望まれる。そのため、周辺回路 力 動作試験用の端子を導出する。
[0009] また、日本国公開特許公報「特開平 11 -202289号公報（1999年 7月 30日公開）」 は、短絡線 (ショートリング)を切り離さずに素子特性を評価でき、かつ完成後も短絡 線を切り離さずに表示可能で、さらに静電気の影響を低減できる液晶表示装置を開 示している。そして、この目的を達成するために、上記液晶表示装置では、ゲートバ スライン、ドレインバスラインを接続用 TFTを介して短絡線に接続し、ゲート'ソース間 に高電圧を印加して閾値を電気的にシフトさせ、製造プロセス中は接続用 TFTをォ ンに、特性評価中及び完成後は接続用 TFTをオフにすることを提案している。なお、 実施例では、アモルファスシリコン TFTが用いられており、周辺回路は集積化されて いない。
[0010] さらに、日本国公開特許公報「特開平 11 -68110号公報（1999年 3月 9日公開）」 は、同一ガラス基板上に複数のアクティブマトリクスパネルを形成する場合に、各ァク ティブマトリクス回路、周辺回路を取り囲むように複数のアルミニウム製ショートリング を形成し、ショートリング間を Si薄膜で接続し、アクティブマトリクス回路及び周辺回路 の TFTの不純物領域形成と同時に接続用 Si薄膜に不純物を注入することを開示し ている。
[0011] また、日本国公開特許公報「特開 2000- 10116号公報（2000年 1月 14日公開）」 は、例えば図 6とその関連説明とで、ドレインバスライン、ゲートバスライン、及び周辺 回路の動作試験用端子を表示領域外まで引き出し、ポリシリコンで形成した抵抗配 線で終端配線 (ショートリング）に接続することを開示している。この公報に開示された 液晶表示装置では、抵抗配線の抵抗値を適切に選択することによって終端配線を接 続したままでも支障なく検査を行うことができる。また、パネル完成前に、ポリシリコン の抵抗配線部分で周辺回路とショートリングとの接続を切断するようになっている。 発明の開示
[0012] 本発明の目的は、 GOLD構造を有するノーマリオフ TFTとノーマリオン TFTとを少 な ヽ製造工程で製造することができる、薄膜トランジスタ基板及びそれを備えた液晶 表示装置、並びに薄膜トランジスタ基板の製造方法を提供することである。
[0013] 本発明の薄膜トランジスタ基板は、上記の目的を達成するために、絶縁性透明基 板と、前記絶縁性透明基板上方に形成された複数の島状半導体膜と、前記複数の 島状半導体膜の各々の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成 されたゲート電極を含む絶縁ゲート電極構造と、前記複数の半導体膜の内の第 1及 び第 2の島状半導体膜の各々において前記絶縁ゲート電極構造両側の領域内に形 成された第 1導電型の一対のソース Zドレイン領域と、前記第 1の島状半導体膜にお いて前記一対のソース Zドレイン領域の内側に形成され、かつ前記ゲート電極下方 にチャネル領域を残して前記ゲート電極に一部覆われる前記一対のソース zドレイ ン領域よりも低不純物濃度の前記第 1導電型の LDD領域と、前記第 2の島状半導体 膜にお 、て前記 LDD領域と同等の不純物濃度を有し、かつ前記一対のソース Zド レイン領域を接続して形成された前記第 1導電型のノーマリオンチャネル領域と、を 含んでいる。
[0014] また、本発明の薄膜トランジスタ基板の製造方法は、上記の目的を達成するために
(a)絶縁性透明基板上方に複数の島状半導体膜を形成する工程と、
(b)前記複数の島状半導体膜の各々の上にゲート絶縁膜を形成する工程と、
(c)前記複数の半導体膜の内の、第 1の島状半導体膜の内においてチャネル領域 を残して、その両側に第 1導電型の LDD領域を形成すると共に、第 2の島状半導体 膜の中にお 1、て前記 LDD領域と同等の不純物濃度を有する前記第 1導電型のノー マリオンチャネル領域を形成する工程と、
(d)前記ゲート絶縁膜の上に、前記第 1の島状半導体膜の前記 LDD領域の一部を 覆う第 1のゲート電極と、前記第 2の島状半導体膜の両端部以外の前記ノーマリオン チャネル領域上方で第 2のゲート電極とを形成する工程と、
(e)前記第 1及び第 2の島状半導体膜の各々において、前記ゲート電極両側の領 域内に前記 LDD領域よりも高不純物濃度の第 1導電型の一対のソース Zドレイン領 域を形成する工程と、
を含む。
[0015] 本発明の液晶表示装置は、上記の目的を達成するために、上記薄膜トランジスタ 基板を備えている。
[0016] その結果として、製造工程を共用することによって、少な 、工程数で GOLD構造を 有するノーマリオフ TFTとノーマリオン TFTとを製造できる。
[0017] また、ノーマリオン TFTで周辺回路とショートリングとを接続することによって、静電 気の影響を低減でき、周辺回路の検査を、支障なく行うことができる。
図面の簡単な説明
[0018] [図 1(A)]本発明の実施例による薄膜トランジスタ基板の構成を示す平面図である。
[図 1(B)]本発明の実施例による薄膜トランジスタ基板のブロック図である。
[図 1(C)]本発明の実施例による薄膜トランジスタ基板の TFTの特性例を示すグラフ である。
圆 1(D)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、工程 毎の要部断面図である。
圆 1(E)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 (
D)の続きの工程の要部断面図である。
圆 1(F)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 (
E)の続きの工程の要部断面図である。
[図 1(G)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 (
F)の続きの工程の要部断面図である。
圆 1(H)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 (
G)の続きの工程の要部断面図である。
[図 1(1)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 (
H)の続きの工程の要部断面図である。
圆 1(J)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 (I )の続きの工程の要部断面図である。
圆 1(Κ)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 ( J)の続きの工程の要部断面図である。
圆 1(L)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 ( K)の続きの工程の要部断面図である。
圆 1(M)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 ( L)の続きの工程の要部断面図である。
圆 1(N)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 ( M)の続きの工程の要部断面図である。
圆 1(0)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 ( N)の続きの工程の要部断面図である。
圆 1(P)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 ( o)の続きの工程の要部断面図である。
圆 1(Q)]本発明の第 1の実施例による薄膜トランジスタ基板の製造方法を示す、図 1 ( P)の続きの工程の要部断面図である。
圆 2(A)]本発明の第 1の実施例の変形例の薄膜トランジスタ基板の製造方法を示す 、工程毎の要部断面図である。
圆 2(B)]本発明の第 1の実施例の変形例の薄膜トランジスタ基板の製造方法を示す 、図 2 (A)の続きの工程の要部断面図である。
圆 2(C)]本発明の第 1の実施例の変形例の薄膜トランジスタ基板の製造方法を示す 、図 2 (B)の続きの工程の要部断面図である。
圆 2(D)]本発明の第 1の実施例の変形例の薄膜トランジスタ基板の製造方法を示す 、図 2 (C)の続きの工程の要部断面図である。
圆 2(E)]本発明の第 1の実施例の変形例の薄膜トランジスタ基板の製造方法を示す 、図 2 (D)の続きの工程の要部断面図である。
圆 2(F)]本発明の第 1の実施例の変形例の薄膜トランジスタ基板の製造方法を示す 、図 2 (E)の続きの工程の要部断面図である。
圆 2(G)]本発明の第 1の実施例の変形例の薄膜トランジスタ基板の製造方法を示す 、図 2 (F)の続きの工程の要部断面図である。
圆 2(H)]本発明の第 1の実施例の変形例の薄膜トランジスタ基板の製造方法を示す 、図 2 (G)の続きの工程の要部断面図である。
圆 3(A)]本発明の第 2の実施例による薄膜トランジスタ基板の製造方法を示す、工程 毎の要部断面図である。
圆 3(B)]本発明の第 2の実施例による薄膜トランジスタ基板の製造方法を示す、図 3 (
A)の続きの工程の要部断面図である。
圆 3(C)]本発明の第 2の実施例による薄膜トランジスタ基板の製造方法を示す、図 3 (
B)の続きの工程の要部断面図である。
圆 3(D)]本発明の第 2の実施例による薄膜トランジスタ基板の製造方法を示す、図 3 (
C)の続きの工程の要部断面図である。
圆 3(E)]本発明の第 2の実施例による薄膜トランジスタ基板の製造方法を示す、図 3 (
D)の続きの工程の要部断面図である。
圆 3(F)]本発明の第 2の実施例による薄膜トランジスタ基板の製造方法を示す、図 3 ( E)の続きの工程の要部断面図である。
[図 3(G)]本発明の第 2の実施例による薄膜トランジスタ基板の製造方法を示す、図 3 (
F)の続きの工程の要部断面図である。
圆 3(H)]本発明の第 2の実施例による薄膜トランジスタ基板の製造方法を示す、図 3 (
G)の続きの工程の要部断面図である。
圆 4(A)]本発明の第 2の実施例の第 1の変形例の薄膜トランジスタ基板の製造方法を 示す、工程毎の要部断面図である。
圆 4(B)]本発明の第 2の実施例の第 1の変形例の薄膜トランジスタ基板の製造方法を 示す、図 4 (A)の続きの工程の要部断面図である。
圆 4(C)]本発明の第 2の実施例の第 1の変形例の薄膜トランジスタ基板の製造方法 を示す、図 4 (B)の続きの工程の要部断面図である。
圆 4(D)]本発明の第 2の実施例の第 1の変形例の薄膜トランジスタ基板の製造方法 を示す、図 4 (C)の続きの工程の要部断面図である。
圆 4(E)]本発明の第 2の実施例の第 1の変形例の薄膜トランジスタ基板の製造方法を 示す、図 4 (D)の続きの工程の要部断面図である。
圆 4(F)]本発明の第 2の実施例の第 1の変形例の薄膜トランジスタ基板の製造方法を 示す、図 4 (E)の続きの工程の要部断面図である。
圆 4(G)]本発明の第 2の実施例の第 1の変形例の薄膜トランジスタ基板の製造方法 を示す、図 4 (F)の続きの工程の要部断面図である。
圆 4(H)]本発明の第 2の実施例の第 1の変形例の薄膜トランジスタ基板の製造方法 を示す、図 4 (G)の続きの工程の要部断面図である。
圆 5(A)]本発明の第 2の実施例の第 2の変形例の薄膜トランジスタ基板の製造方法を 示す、工程毎の要部断面図である。
圆 5(B)]本発明の第 2の実施例の第 2の変形例の薄膜トランジスタ基板の製造方法を 示す、図 5 (A)の続きの工程の要部断面図である。
圆 5(C)]本発明の第 2の実施例の第 2の変形例の薄膜トランジスタ基板の製造方法 を示す、図 5 (B)の続きの工程の要部断面図である。
圆 6(A)]本発明の第 3の実施例による薄膜トランジスタ基板の製造方法を示す、工程 毎の要部断面図である。
圆 6(B)]本発明の第 3の実施例による薄膜トランジスタ基板の製造方法を示す、図 6 (
A)の続きの工程の要部断面図である。
圆 6(C)]本発明の第 3の実施例による薄膜トランジスタ基板の製造方法を示す、図 6 (
B)の続きの工程の要部断面図である。
圆 6(D)]本発明の第 3の実施例による薄膜トランジスタ基板の製造方法を示す、図 6 (
C)の続きの工程の要部断面図である。
圆 6(E)]本発明の第 3の実施例による薄膜トランジスタ基板の製造方法を示す、図 6 (
D)の続きの工程の要部断面図である。
圆 6(F)]本発明の第 3の実施例による薄膜トランジスタ基板の製造方法を示す、図 6 (
E)の続きの工程の要部断面図である。
[図 6(G)]本発明の第 3の実施例による薄膜トランジスタ基板の製造方法を示す、図 6 (
F)の続きの工程の要部断面図である。
圆 6(H)]本発明の第 3の実施例による薄膜トランジスタ基板の製造方法を示す、図 6 (
G)の続きの工程の要部断面図である。
[図 7]液晶表示装置のアクティブマトリクス基板の構成例を示す平面図である。
圆 8(A)]表示装置の構成例を示す斜視図である。
圆 8(B)]表示装置の構成例を示す断面図である。
符号の説明
10 ガラス基板 (透明絶縁基板）
11 窒化シリコン膜
12 酸ィ匕シリコン膜
13 シリコン膜
21 酸ィ匕シリコン膜 (ゲート絶縁膜）
22 酸ィ匕シリコン膜 (第 1ゲート絶縁膜)
23 酸ィ匕シリコン膜 (第 2ゲート絶縁膜)
31 ゲート電極膜 (Al— Nd膜）
31a ゲート電極 32 第 1ゲート電極膜 (Al— :
32a 第 1ゲート電極
33 第 2ゲート電極膜 (A1—
33a 第 2ゲート電極
61 層間絶縁膜
71 ソース/ドレイン電極膜
81 透明榭脂膜
91 透明電極
DA 表示領域
GL ゲート配線
DL データ配線
TFT 薄膜トランジスタ
PH 周辺回路
GD ゲートドライバ
DD テータドライノく
DC 表示コントローラ
SR シフトレジスタ
し S レベ/レシフタ
OB 出力バッファ
AS アナログスィッチ
発明を実施するための最良の形態
[0020] 本発明の一実施形態について図 1ないし図 8に基づいて説明すれば、以下の通り である。
[0021] 最初に、本実施の形態の薄膜トランジスタ基板としてのアクティブマトリクス基板が 適用される液晶表示装置の構成例について、図 7に基づいて説明する。
[0022] 上記液晶表示装置には、ガラス基板等の絶縁性透明基板 SUBの上に、表示を行 う表示領域 DAと周辺回路を形成する周辺回路 (PH)領域とが配設されている。なお 、ショートリングとその接続配線とは除去してある。 [0023] そして、表示領域 DAにお ヽては、複数の走査用ゲート配線 (バスライン) GLが行 ( 横)方向に延在する一方、画像データ供給用の複数の画像データ配線 (バスライン） DLが列（縦)方向に延在する。
[0024] この走査用ゲート配線 GLと画像データ配線 DLとの各交点に、薄膜トランジスタ TF Tが接続される。この薄膜トランジスタ TFTの出力端子は ITO等の透明電極で形成さ れる画素電極 PXに接続されている。さらに、各画素電極 PXには補助容量 SCが接 続される。補助容量 SCの他の電極は、一定電位の補助容量配線 (バスライン) SCL に接続される。なお、図 7の構成においては、補助容量配線 SCLは行方向に延在す る力 列方向に延在する構成とすることもできる。
[0025] 次に、周辺回路 (PH)領域には、走査用ゲート配線に供給する走査信号群を発生 させるためのゲートドライバ GD、画像データ配線に供給する画像データを供給する ためのデータドライバ DD、並びに外部からの制御信号 CSを受けてゲートドライバ G Dおよびデータドライバ DDを制御する表示コントローラ DCが形成されている。
[0026] ゲートドライバ GDは、シフトレジスタ SR1、レベルシフタ LS I、及び出力バッファ OB 等を含む。また、データドライバ DDは、シフトレジスタ SR2、レベルシフタ LS2、及び アナログスィッチ AS等を含む。また、外部からの基準電圧 VL、 VH及び画像信号 ID が供給される。なお、表示コントローラ DCは、集積回路チップを外付けで接続しても よい。
[0027] 周辺回路 (PH) 積ィ匕したアクティブマトリクス基板において、表示コントローラ D C、及びシフトレジスタ SRI ' SR2には比較的高速動作を行うことが要求される。この レベルシフタ LS 1、 LS2、出力バッファ OB、及びアナログスィッチ ASには、比較的 高電圧で動作する (高耐圧である)ことが要求され、駆動能力が高 、ことが望ま 、。
[0028] 一方、表示エリアにおいて用いられるスイッチング用薄膜トランジスタ (TFT)には、 比較的高耐圧が要求される。例えば、駆動回路用高耐圧 TFTと画素 TFTとは、高 耐圧 TFTで形成される。また、表示エリア（表示領域） DAの TFTは nチャネル TFT のみで作成しても良いが、周辺回路 PHは CMOS回路で構成することが好ましい。 従って、 nチャネル TFTの他、 pチャネル TFTも作成する。そして、多結晶シリコンを 用いた表示装置用回路の場合、補助容量は一般的に MOS容量を用いる。 [0029] 上述のように、周辺回路を集積ィ匕した液晶表示装置の TFTには、高速動作が望ま しい TFTと、高耐圧で駆動能力の高い TFTと、画素用 TFTのように高耐圧でリーク 電流が低 、ことが望ま 、TFTとが存在する。
[0030] 次に、本発明の各実施例に共通の液晶表示装置用薄膜トランジスタ基板の構成に ついて、図 1 (A) ·図 1 (B) ·図 1 (C)を参照して説明する。
[0031] まず、図 1 (A)は、 1パネル分の薄膜トランジスタ基板の概略平面図である。この薄 膜トランジスタ基板には、ガラス基板 10上に、多数の画素を含む表示領域 DAと、こ の表示領域 DAの左側に配置されるゲート側周辺回路 PH1と、前記表示領域 DAの 上側に配置されるドレイン側周辺回路 PH2と、これらの周囲に配置されるショートリン グ SRと力 設けられている。なお、周辺回路 ΡΗ1 ·ΡΗ2はまとめて周辺回路 PHと呼 ぶことがある。
[0032] 次に図 1 (Β)は、周辺回路 ΡΗとショートリング SRとの接続部の構成を示すブロック 図である。この周辺回路 ΡΗの入出力ノードは、試験端子 TPに接続され、スィッチと して機能する接続 (薄膜)トランジスタ CTFTを介してショートリング SRに接続される。 そして、この接続トランジスタ CTFTのゲート電極は (オン Zオフ）制御端子 CPに接 続される。
[0033] 上記接続トランジスタ CTFTはノーマリオンであり、制御端子がフローティング状態 である時には、周辺回路 PHをショートリング SRに接続することにより、この周辺回路 PHを静電気カゝら保護する。また、制御端子 CPに逆バイアス電圧が印加された時に は、接続トランジスタ CTFTはターンオフし、周辺回路 PHはショートリング SRから電 気的に切断される。この状態で、試験端子 TPを介して周辺回路 PHの試験を行うこと ができる。なお、ショートリング SRは、同電位に接続されることが好ましいが、必ずしも ループ状でなくてもよい。
[0034] この構成では、各試験端子 TPに対応して制御端子 CPが設けられているので、ショ 一トリング SRとの接続を個別に制御することができる。また、幾つかの試験端子 TPの 接続をまとめて制御するようにしてもよい。その場合は、幾つかの接続トランジスタ CT FTのゲート電極を破線で示すようにまとめて 1つの制御端子 CPに接続すればよい。
[0035] なお、ゲート配線と画像データ配線とは、試験端子 TPへの接続を省略することによ つて、接続トランジスタ CTFTのみを介して直接ショートリング SRに接続することがで きる。この場合は、接続トランジスタ CTFTを用いて、まとめてオン Zオフを制御するこ とがでさる。
[0036] 図 1 (C)は、 TFTの特性例を示す。横軸がゲート電圧 Vgを示し、縦軸がドレイン電 流 Idを示す。特性 clは、表示領域及び周辺回路の nチャネルトランジスタ NTFTの 特性を示す。ゲート電圧 0でターンオフしており、正極性のゲート電圧を印加した時タ ーンオンする。すなわち、通常の nチャネルトランジスタの特性となっている。一方、特 '性 c2は、 nチャネル接続トランジスタ CTFTの特性を示す。負極性のゲート電圧を印 加した時ターンオフし、ゲート電圧が 0付近及び正極性ではターンオンして 、るノー マリオン特性である。
[0037] 特性 clの nチャネルトランジスタを特性 c2に変更するには、チャネル領域に n型不 純物を適正濃度ドープする必要がある。高濃度の n型不純物をドープすると、ターン オフさせにくくなるか又はターンオフ不可になるので、適度の導電度を付与できる低 濃度の n型不純物をドープする。また、 GOLD構造の薄膜トランジスタに LDD領域を 形成する時は、ゲート電極は未だ形成されておらず、チャネルに不純物をドープでき る状態である。この時、 GOLD構造 TFTの LDDドーピングと同時に、接続トランジス タ CTFTのチャネルドーピングを行える。従って、チャネルドーピングのため、工程数 を増加しなくても済む。
[0038] 次に、第 1の実施例による薄膜トランジスタ基板の製造方法について、図 1 (D) '図 l (E) ·図l (F) ·図l (G) ·図l (H) ·図l (I) ·図l ω ·図l (K) ·図l (L) ·図l (M) ·図 1 (N) ·図 1 (O) ·図 1 (P) ·図 1 (Q)を参照して説明する。
[0039] まず、図 1 (A)に示す表示領域 DAには、比較的高耐圧の nチャネル画素（PIX)ト ランジスタ PIX:NTFTを形成する必要がある。また、周辺回路 PHには、画素トランジ スタ同様の高耐圧トランジスタと、高速動作（HS)の nチャネルトランジスタ HS :NTF Tと、 pチャネルトランジスタ PTFTと、ショートリング接続用の接続トランジスタ CTFTと を形成する必要がある。以下、 4種類のトランジスタ、 HS :NTFT、 PIX: NTFT, CT FT、 PTFTについて同時に説明する。なお、例えば、図 1 (D)において、左から順に HS :NTFT、 PIX: NTFT, CTFT, PTFTを示すものとなっている。 [0040] まず、図 1 (D)に示すように、基板上方に下地層を介して多結晶半導体膜を形成す る。例えば、ガラス基板 10上に、プラズマ CVD (PE— CVD)で下地絶縁膜として例 えば厚さ 50nmの窒化シリコン膜 11と、厚さ 200nmの酸ィ匕シリコン膜 12とを堆積し、 その上に厚さ 40nmのアモルファスシリコン膜 13を堆積する。さらに、エキシマレーザ ビーム EXLをアモルファスシリコン膜 13に照射し、アモルファスシリコン膜を多結晶化 する。なお、可能な場合は、初めから多結晶半導体膜を形成してもよい。
[0041] 次に、図 1 (E)に示すように、多結晶半導体膜を各トランジスタの形状に合わせてパ ターニングする。例えば、多結晶シリコン膜 13の上にフォトレジスト膜を塗布し、露光 現像して所望形状のレジストパターン 1Mを形成する。レジストパターン 1Mをエッチ ングマスクとし、フッ素系ガス（例えばフレオン系ガス）をエツチャントガスとして、多結 晶シリコン膜 13をドライエッチングする。その後、レジストパターン 1Mは、剥離液 (resi st remover)等で剥離（除去）する。
[0042] そして、図 1 (F)に示すように、ノターユングしたシリコン膜 13を覆って、ガラス基板 10上に、ゲート絶縁膜として例えば厚さ l lOnmの酸ィ匕シリコン膜 21をプラズマ CVD によって堆積する。
[0043] 次に、図 1 (G)〖こ示すように、 GOLD構造を形成する画素トランジスタ PIX:NTFT の LDD領域と、接続トランジスタ CTFTのチャネル領域とに対する低濃度の n型不純 物のドーピングを行う。なお、高速動作トランジスタ HS :NTFTには LDD領域を形成 しない。また、 p型トランジスタ PTFTには n型不純物はドープしない。
[0044] 具体的には、ゲート絶縁膜 21上にフォトレジスト膜を塗布し、露光現像することによ つて、以下の部分を覆う。すなわち、高速動作トランジスタ HS :NTFTと、 pチャネルト ランジスタ PTFTと、 GOLD構造を形成する画素トランジスタ PIX: NTFTのチャネル 領域とを覆う（LDD領域を形成する部分を開口する。 ) 0これによつて、接続トランジス タ CTFTの少なくともチャネル領域、例えば全体領域、が開口されたレジストパターン 2Mを形成する。その後、高濃度の n型不純物をドープする領域はドープしてもしなく てもよいが、ここではドープする場合を示す。
[0045] 次いで、レジストパターン 2Mをマスクとして、画素トランジスタ PIX:NTFTの LDD 領域及び接続トランジスタ CTFTのチャネル領域に低濃度の n型不純物をゲート絶 縁膜 21を貫通してドープする。例えば、イオンドーピング装置を用いて、リン Pイオン を加速エネルギ 90keV,ドーズ量 5 X 1013cm_2 (以下、 5E13の様に標記する）で注 入する。その後、レジストパターン 2Mは剥離する。
[0046] ここで、接続トランジスタ CTFTのチャネル領域にお!、ては、 n型不純物がドープさ れ、閾値電圧が負極性 (マイナス）にシフトし、ノーマリオンチャネルを形成する。一方 、 n型不純物をドープしない他の nチャネルトランジスタにおいては、正極性の閾値を 保つ。なお、チャネルドーピング力 GOLD構造の LDDドーピングと同時に行われる ため、工程数の増加は生じない。
[0047] 次に、図 1 (H)に示すように、ゲート電極膜 31として、例えば Al— Nd膜を厚さ 300 nmスパッタリングで、ゲート絶縁膜 21上に形成する。なお、ゲート配線の配線抵抗に 余裕があれば、 Mo等の高融点金属を用いてゲート電極 (及びゲート配線)を形成し てもよい。
[0048] そして、図 1 (I)に示すように、ゲート電極膜 31上にゲート電極 (及びゲート配線)形 状のレジストパターン 3Mを形成し、レジストパターン 3Mをマスクとして、ゲート電極膜 31のパターユングを行う。例えば燐酸 硝酸系エツチャントを用いたウエットエツチン グを行う。その後レジストパターン 3Mは剥離する。
[0049] 次に、図 1 (J)に示すように、 nチャネルトランジスタの高濃度ソース Zドレイン領域に 対する n型不純物のドーピングを行う。具体的には、 pチャネルトランジスタ PTFT全 体と、 LDD領域を形成する nチャネルトランジスタ PIX： NTFT及び CTFTにおける ゲート電極 31aとを覆い、かつ前記ゲート電極 31aの両側に所定距離張り出すレジス トパターン 4Mを形成する。次に、レジストパターン 4M及びゲート電極 3 laをマスクと して、ゲート絶縁膜 21を貫通して多結晶半導体膜 (シリコン膜） 13に高濃度の n型不 純物をドープする。例えば、イオンドーピング装置を用い、 n型不純物リン Pを加速ェ ネルギ 90keV,ドーズ量 1. 5E15で注入する。その後、レジストパターン 4Mは剥離 する。
[0050] 画素トランジスタ PIX: NTFTにおいては、高濃度ソース Zドレイン領域力 ゲート電 極 31aから所定距離以上はなれた領域に形成される。また、 LDD領域が、ゲート電 極下方の領域から前記ゲート電極 31a外所定距離までの領域に亘つて形成される。 これによつて、高耐圧、低リーク電流の GOLD構造が実現される。一方、接続トランジ スタ CTFTにおいては、低濃度領域がゲート電極外側にも残されることによって、耐 圧が高められる。一方、高速 nチャネルトランジスタ HS :NTFTにおいては、ゲート電 極 31aから距離をおかずに、高濃度ソース Zドレイン領域が形成される。これにより、 高速動作トランジスタを実現する。このようにして、 nチャネル TFTの構造が形成され る。
[0051] 次に、図 1 (K)に示すように、 pチャネルトランジスタ PTFTにおける、ソース Zドレイ ン領域形成用に、 p型不純物のドーピングを行う。具体的には、 nチャネルトランジス タを覆うレジストパターン 5Mを形成し、イオンドーピング装置を用いて p型不純物とし て例えばボロン Bイオンを例えばカ卩速エネルギ 70keV,ドーズ量 1. 5E15で注入す る。その後レジストパターン 5Mは剥離する。
[0052] その後、例えばエキシマレーザ光を照射し、ドープした不純物を活性化する。ここで 、高融点金属をゲート配線に用いた場合には、エキシマレーザ光を照射すると、ゲー ト配線が剥離することがある。このため、、熱活性ィ匕を行う方がよい。例えば、 450°C 〜550°C、 N雰囲気中で約 2時間のァニールを行って、不純物を活性化する。
2
[0053] そして、図 1 (L)に示すように、ゲート電極 31aを覆って、ゲート絶縁膜 21上に層間 絶縁膜として、例えば窒化シリコン膜 61を厚さ 370nm、例えばシランとアンモニアを 用いたプラズマ CVDで堆積する。ここで、窒化シリコン膜を堆積する際のアンモニア 等の窒素ソースガスは水素を含む。また、形成された窒化シリコン膜は水素を含む。 層間絶縁膜として酸ィ匕シリコンを用いることもできる。
[0054] 次に、図 1 (M)に示すように、コンタクト領域に開口を有するレジストパターン 6Mを 形成し、フッ素系ガスを用いて層間絶縁膜 61及びゲート絶縁膜 21をドライエツチン グして、高濃度ソース Zドレイン領域を露出するコンタクトホールを開口する。その後 レジストパターン 6Mを剥離する。
[0055] その後、ァニール炉を用いて N雰囲気中かつ 350°C〜450°Cで約 2時間のァニー
2
ルを行う。さらに、窒化シリコン膜 61中に含まれる水素を用いて、多結晶シリコン膜の 水素化を行う。層間絶縁膜を酸ィ匕シリコン膜で形成した場合は、層間絶縁膜中に水 素がないので、水素雰囲気中でァニールを行って水素化を行う。 [0056] 次に、図 1 (N)に示すように、露出したソース Zドレイン領域に接触させて、層間絶 縁膜 61上に、ソース/ドレイン電極 (及び配線)膜 71を成膜する。例えば、スパッタリ ング装置を用いて、 TiZAlZTi膜を厚さ 50nmZ200nmZlOOnm成膜し、ソース Zドレイン電極膜 71を形成する。
[0057] そして、図 1 (O)に示すように、ソース Zドレイン電極 (及び配線)形状のレジストパタ ーン 7Mを形成する。続いて、レジストパターン 7Mをマスクとして塩素系ガスを用いた ドライエッチングでソース/ドレイン電極膜 71をパター-ングする。その後、レジストパ ターン 7Mを剥離する。画素 TFTにおいては、一方のソース Zドレイン領域上に画像 データバスラインをコンタクトさせると共に、他方のソース Zドレイン領域上には透明 電極とのコンタクトを行うためのパッドを形成する。この理由は、シリコンとインジウム一 錫酸ィ匕物 (ITO)とは、直接コンタクトするとォーミック特性を保つのが困難であり、十 分な性能が得にくいからである。
[0058] 次に、図 1 (P)に示すように、第 2層間絶縁膜 81を形成し、透明電極用コンタクトホ ールを形成する。例えば、感光性の透明有機榭脂絶縁膜 81を塗布し、露光現像し てコンタクトホールを開口する。その後、熱処理を行って、有機榭脂絶縁膜 81を硬化 させる。
[0059] なお、周辺回路においては、透明電極を形成する必要がほとんどない。但し、回路 動作の検査端子を形成する場合、検査端子上には ITO膜を成膜するのが、誤動作 防止などのために好ましい。画素 TFTにおいては、透明電極用のパッドを露出する ようにコンタクトホールが形成される。
[0060] 次に、図 1 (Q)に示すように、透明電極 91を形成する。例えば、スパッタリング装置 を用いて、 ITO膜 (透明電極) 91を厚さ約 70nm成膜する。そして、 ITO膜 (透明電 極） 91上にフォトレジストパターンを形成する。さらに、 ITOエツチヤでウエットエツチン グして透明電極 91をパターユングする。その後、レジストパターンは剥離する。
[0061] なお、上記の実施例においては、高速動作トランジスタ HS :NTFTには、低濃度の 不純物ドーピングは行っておらず、多結晶半導体膜 (シリコン膜） 13への不純物ドー ビングを、ゲート絶縁膜を貫通して行った。
[0062] なお、ある程度厚い絶縁膜を貫通して高濃度の不純物ドーピングを行うのには時 間を要する。そこで、ゲート絶縁膜を除去して不純物をドープすれば、より低加速ェ ネルギで、かつより短時間に行うことができる。
[0063] 次に第 1の実施例の変形例につ!/、て述べる。
[0064] 図 2 (A) · 02 (B) · 02 (C) · 02 (D) ·図 2 (E) ·図 2 (F) · 02 (G) ·図 2 (H)は、第 1 の実施例の変形例を示す断面図である。図 2 (A)は、図 1 (F)と同様に、多結晶半導 体膜 (シリコン膜) 13の上に、酸ィ匕シリコンのゲート絶縁膜 21を成膜した状態を示す。
[0065] まず、図 2 (B)に示すように、図 1 (G)の工程と同様に、接続トランジスタ CTFT全体 を開口し、画素トランジスタ PIX:NTFTのチャネル領域以外を開口するレジストパタ ーン 2Mを介して n型不純物を注入する。ここでレジストパターン 2Mは高速動作トラ ンジスタ HS :NTFTのチャネル領域を覆う力 その他の領域は開口している。従って 、高速動作トランジスタ HS :NTFTにも LDD領域が形成される。つづいて、レジスト ノ ターン 2Mを除去し、図 2 (C)に示すように、図 1 (H)の工程と同様の成膜工程によ つて、ゲート電極膜 31を形成する。
[0066] 次に、図 2 (D)〖こ示すように、図 1 (1)の工程と同様のレジストパターン 3Mを形成し、 ゲート電極膜 31をエッチングする。そして、高速動作 nチャネルトランジスタ HS : NT FTにお!/、ては、 LDD領域に若干オーバーラップする形状でレジストパターン 3M、 ゲート電極 3 laを形成する。このゲート電極 31aの下方に LDD領域が残ることによつ て、ホットキャリアによる劣化を低減するという効果が生じる。但し、重ね合わせ精度の マージンが必要になるので、その分レイアウト面積を要する。そこで、用途に合わせ て採用すればよい。
[0067] そして、図 2 (E)〖こ示すように、図 1 (J)の工程と同様の、レジストパターン 4Mを形成 する。但し、このレジストパターン 4Mは、不純物ドーピング用のみでなぐその前にゲ ート絶縁膜をエッチングするマスクとしても機能する。具体的には、レジストパターン 4 Mをエッチングマスクとし、かつフッ素系ガスをエツチャントとして、開口部の酸化シリ コンゲート絶縁膜 21をエッチングする。これにより、多結晶半導体膜 (シリコン膜） 13 を露出させる。つづいて、リン Pイオンをカ卩速エネルギ 10keV、ドーズ量 1. OE15で 注入する。このとき、ゲート絶縁膜が除去されているので加速エネルギを低くできる。 その結果、高密度の注入ができる。従って不純物ドーピングに必要な時間も短縮で きる。その後、レジストパターン 4Mをアツシングして除去する。
[0068] 次に、図 2 (F)に示すように、図 1 (K)の工程と同様に、 pチャネルトランジスタ領域 を開口するレジストパターン 5Mを形成する。但し、レジストパターン 5Mもエッチング マスクとしての機能と、不純物ドーピング用マスクとしての機能とを有する。次いで、フ ッ素系ガスで酸ィ匕シリコンゲート絶縁膜をエッチングして多結晶半導体膜 (シリコン膜 ) 13を露出させる。さらに、ボロン Bイオンをカ卩速エネルギ 10keV、ドーズ量 1. OE15 で注入し p型ソース/ドレイン領域を形成する。これによつて、ゲート絶縁膜を除去し た後に不純物ドーピングを行うので、高密度、かつ短時間の処理が行える。
[0069] つづいて、図 2 (G) ,図 2 (H)は、図 1 (L) ,図 1 (M)の工程と同様の、層間絶縁膜 堆積、及びコンタクトホール形成工程を示す。ここで、ゲート絶縁膜は既に除去され ているので、コンタクトホール形成工程は、層間絶縁膜 61に開口を形成すればよい。 以後、第 1の実施例同様の工程を行って、薄膜トランジスタ基板を形成する。
[0070] 上述した第 1の実施例においては、 1種類のゲート絶縁膜を用いた。
[0071] ここで、高耐圧を持たせるためには、ゲート絶縁膜の厚さを、高圧に耐える厚みする 必要がある。一方、低圧、高速動作トランジスタにとっては、必要以上の厚さとなり、 高速動作を妨げる原因になる。従って、耐圧に応じて複数厚さのゲート絶縁膜を用 いれば、高速動作は促進される。
[0072] 図 3 (A) ·図 3 (B) ·図 3 (C) ·図 3 (D) ·図 3 (E) ·図 3 (F) ·図 3 (G) ·図 3 (H)は、第 2 の実施例による厚さの異なるゲート絶縁膜を用いる薄膜トランジスタ基板の製造方法 を示す断面図である。主に、第 1の実施例と異なるところを中心に説明する。
[0073] 図 3 (A)に示すように、図 1 (D)、図 1 (E)の工程と同様に、ガラス基板 10上に、窒 化シリコン膜 11と酸ィ匕シリコン膜 12とを堆積して下地絶縁膜を形成し、下地絶縁膜 上に厚さ 40nmのアモルファスシリコン膜 13堆積と、エキシマレーザによる多結晶化 と、島状へのエッチングとを行い、島状多結晶半導体膜 (シリコン膜) 13を形成する。 ここまでは、第 1の実施例と同様である。
[0074] 本第 2の実施例においては、低圧 LV及び高圧 HVの 2種類の nチャネルトランジス タ NTFTと、低圧 LV及び高圧 HVの 2種類の pチャネルトランジスタ PTFTと、接続ト ランジスタ CTFTとの計 5種類のトランジスタを例にとって説明する。なお、接続トラン ジスタ CTFTは、低圧でも高圧でもよい。ここでは、高圧構造を有する場合を示す。
[0075] 島状半導体膜 (シリコン膜） 13の上に厚さ 30nmの酸ィ匕シリコン膜をプラズマ CVD によって成膜し、低圧動作トランジスタに適した第 1ゲート絶縁膜 22を形成する。ここ で、図 1 (F)に示す厚さ l lOnmのゲート絶縁膜 21と比べると、ゲート絶縁膜が大幅 に薄くなり、低圧動作トランジスタの特性向上が期待できる。
[0076] まず、図 3 (B)に示すように、図 1 (G)の工程と同様に、高圧 nチャネルトランジスタ HV： NTFTの LDD領域及び続トランジスタのチャネル領域を開口するレジストパタ ーン 2Mを形成する。そして、このレジストパターン 2Mをマスクとして、 n型不純物リン Pイオンを加速エネルギ 30keV、ドーズ量 5E 13で注入する。そして、 GOLD構造の LDD領域、ノーマリオントランジスタのチャネル領域が薄 ヽゲート絶縁膜を貫通して 形成される。ここで、ゲート絶縁膜が薄いので不純物ドーピングが効率的に行える。 その後、レジストパターン 2Mは除去する。
[0077] 次に、図 3 (C)に示すように、図 1 (H)の工程と同様に、第 1ゲート電極膜 32を第 1 ゲート絶縁膜 22上に形成する。例えば、厚さ 300nmの Mo膜をスパッタリングで形成 する。
[0078] そして、図 3 (D)に示すように、第 1ゲート電極膜 32の上に低圧トランジスタ用のゲ ート電極パターンを有するレジストパターン 3— 1Mを形成し、低圧トランジスタのゲー ト電極 32aをパターユングする。例えば、燐酸一硝酸系エツチャントでウエットエツチン グする。その後、レジストパターン 3— 1Mは、剥離する。ここで、低圧トランジスタのゲ ート電極 32aは、以下不純物ドーピングのマスクとしても機能する。
[0079] 次に、図 3 (E)に示すように、図 1 (J)の工程と同様の、 nチャネルトランジスタの高濃 度ソース Zドレイン領域ドーピング用のレジストパターン 4Mを形成する。但し、高圧ト ランジスタ HV： NTFTと接続トランジスタ CTFTのゲート電極とは未だ形成されて!ヽ ない。レジストパターン 4Mは、低圧 NTFTの全体と、高圧トランジスタ HV: NTFTと 、接続トランジスタ CTFTの高濃度ソース Zドレイン領域とを開口する。そして、 n型不 純物リン Pイオンをカ卩速エネルギ 30keV,ドーズ量 1. 5E15で注入する。本実施例に おいては、ゲート絶縁膜が薄いので不純物ドーピングが効率的に行える。その後、レ ジストパターン 4Mをアツシングで除去する。 [0080] そして、図 3 (F)に示すように、図 1 (K)の工程と同様に、 pチャネルトランジスタのソ ース Zドレイン領域形成の不純物ドーピングを行う。ここで、高圧 PTFTのゲート電極 は未だ形成されていないので、マスクとして nチャネルトランジスタを覆うと共に、高圧 PTFTのチャネル領域上方を覆うレジストパターン 5Mを形成する。そして、 p型不純 物ボロン Bイオンをカ卩速エネルギ 30keV,ドーズ量 1. 5E15で注入する。本実施例 においては、ゲート絶縁膜が薄いので不純物ドーピングが効率的に行える。その後、 レジストパターン 5Mをアツシングで除去する。
[0081] 次に、図 3 (G)に示すように、第 1ゲート絶縁膜 22上に、例えば厚さ 80nmの酸ィ匕シ リコン膜 23をプラズマ CVDで堆積し、第 2ゲート絶縁膜を形成する。従って、第 1ゲ ート絶縁膜 22と第 2ゲート絶縁膜 23との合計厚さは l lOnmとなり、第 1実施例のゲ ート絶縁膜 21の厚さと等しくなる。つづいて、第 2ゲート絶縁膜 23の上に、第 2ゲート 電極膜 33を形成する。例えば、厚さ 300nmの Mo膜 33をスパッタリングで形成する。
[0082] そして、図 3 (H)に示すように、高圧トランジスタのゲート電極形成用レジストパター ン 3— 2Mを第 2ゲート電極膜 33上に形成し、第 2ゲート電極膜 33を燐酸一硝酸系ェ ッチャントでウエットエッチングする。高圧 NTFTでは、 GOLD構造を形成するように ゲート電極がパターユングされる。その後、レジストパターン 3— 2Mは、剥離する。そ の後、 N雰囲気中で、 500°C、 2時間のァニールを行い、ドープした不純物を活性化
2
する。
[0083] その後、第 1の実施例同様、層間絶縁膜形成、コンタクトホール形成、及び電極 (配 線)形成等の工程を行う。本実施例によれば、マスク数は 1枚増加するが、ゲート絶 縁膜厚の薄 、高速トランジスタと、ゲート絶縁膜厚の厚 、高圧トランジスタとを形成で きる。
[0084] なお、第 2の実施例においても第 1の実施例同様、低圧トランジスタにも LDD領域 を形成することができる。また、 pチャネルトランジスタのドーピング工程は、他のタイミ ングで行うこともできる。図 4 (A) ·図 4 (B) ·図 4 (C) ·図 4 (D) ·図 4 (E) ·図 4 (F) ·図 4 (G) ·図 4 (H)は、第 2の実施例の第 1の変形例を示す。
[0085] 図 4 (A) ·図 4 (B) ·図 4 (C) ·図 4 (D) ·図 4 (E)は、図 3 (A) ·図 3 (B) ·図 3 (C) ·図 3
(D) ·図 3 (E)に対応する工程を示す。第 2の実施例と異なる点は、図 4 (B)の低濃度 ドーピング工程で、低圧高速 NTFTにも LDD領域を形成していることである。 LDD 領域を形成する点では、図 2 (A) ·図 2 (B) ·図 2 (C) ·図 2 (D) ·図 2 (E)の変形例と同 様である。
[0086] 図 4 (F) ,図 4 (G)は、図 3 (G) ,図 3 (H)と同様の、第 2ゲート絶縁膜 23形成工程、 第 2ゲート電極膜形成工程、及び第 2ゲート電極 33aバタ-ユング工程を示す。
[0087] 図 4 (H)は、図 3 (F)に代わる、 pチャネルトランジスタのソース Zドレイン領域ドーピ ング工程を示す。ここで、ゲート電極形成後に p型不純物のドーピングを行うのでゲー ト電極をマスクに用いることができる。但し、ゲート絶縁膜を厚くした後不純物ドーピン グを行うので効率は悪くなる。この問題点は、図 2 (A) ·図 2 (B) ·図 2 (C) ·図 2 (D) · 図 2 (E) ·図 2 (F) ·図 2 (G) ·図 2 (H)の変形例同様改良することができる。
[0088] 図 5 (A) ·図 5 (B) ·図 5 (C)は、この問題点を改良した変形例を示す。図 5 (A)は、 図 4 (G)に対応する工程を示す。レジストパターン 3— 2Mをマスクとして、第 2ゲート 電極膜をエッチングし、第 2ゲート電極 33aをパターユングする。その後、レジストパタ ーン 3— 2Mは除去する。
[0089] そして、図 5 (B)に示すように、ゲート電極をエッチングマスクとして第 2ゲート絶縁 膜 23と第 1ゲート絶縁膜 22とをエッチングする。なお、レジストパターン 3— 2Mを残し ておき、ゲート絶縁膜エッチング後に残って!/、れば除去してもよ!/、。
[0090] つづ!/、て、図 5 (C)に示すように、 pチャネルトランジスタを露出するレジストパターン 5Mを形成し、ゲート絶縁膜を除去して露出した多結晶半導体膜に p型不純物のドー ビングを行う。図 2 (A) · 02 (B) · 02 (C) · 02 (D) ·図 2 (E) ·図 2 (F) · 02 (G) ·図 2 (H)に示す変形例同様、ゲート絶縁膜をエッチした後、ドーピングを行うので、ドーピ ングの効率が向上する。
[0091] 上述のとおり、第 2実施例及びその変形例では、 nチャネルトランジスタの低濃度 (L DD)ドーピングを行った後、薄いゲート絶縁膜の上に低圧トランジスタのゲート電極 を形成し、さらにゲート絶縁膜を厚くした後高圧トランジスタのゲート電極を形成した。 これらの工程を種々変更することもできる。
[0092] 図 6 (A) ·図 6 (B) ·図 6 (C) ·図 6 (D) ·図 6 (E) ·図 6 (F) ·図 6 (G) ·図 6 (H)は、第 3 の実施例による薄膜トランジスタ基板の製造方法を示す断面図である。図 6 (A)は、 図 3 (A)に対応する工程を示す。
[0093] まず、ガラス基板 10上に、窒化シリコン膜 11及び酸ィ匕シリコン膜 12を堆積して下地 絶縁膜を形成する。次いで、下地絶縁膜上に厚さ 40nmのアモルファスシリコン膜堆 積と、エキシマレーザによる多結晶化と、島状へのエッチングとを行ことにより、島状 多結晶半導体膜 (シリコン膜） 13を形成する。さらに、例えば厚さ 30nmの酸ィ匕シリコ ン膜をプラズマ CVDで堆積して、第 1ゲート絶縁膜 22を形成する。さらに、その上に 厚さ 300nmの Mo膜をスパッタリングで成膜して第 1ゲート電極膜 32を形成する。
[0094] 次に、図 6 (B)に示すように、接続トランジスタ CTFT以外のトランジスタ領域上にゲ ート電極形状のレジストパターン 3— 1Mを形成し、燐酸一硝酸系エツチャントでゥェ ットエッチングして第 1ゲート電極 32aをパターユングする。高圧トランジスタ領域には ダミーゲート電極 32Daが形成される。その後、レジストパターン 3— 1Mは除去する。
[0095] そして、図 6 (C)に示すように、ゲート電極 32a' 32Daをマスクとして n型不純物リン Pイオンを加速エネルギ 30keV、ドーズ量 5E 13で注入し、低濃度の n型 LDD領域 及びノーマリオンチャネルを形成する。ここで、 pチャネルトランジスタにも低濃度の n 型不純物が注入されるが、その後高濃度の p型不純物を注入して補償すれば問題 は生じない。また、 LDDドーピング用のマスク（レジストパターン） 2Mは使用しない。
[0096] 次に、図 6 (D)に示すように、 nチャネルトランジスタの高濃度ソース Zドレイン領域 開口用レジストパターン 4Mを形成し、 n型不純物リン Pイオンをカ卩速エネルギ 30keV 、ドーズ量 1. 5E15で注入する。ここで、低圧トランジスタ LV:NTFTではゲート電極 をマスクとする。これは、図 3 (E)の工程と同様の工程である。
[0097] つづ!/、て、図 6 (E)に示すように、 pチャネルトランジスタを開口するレジストパターン 5Mを形成し、 pチャネルトランジスタのソース/ドレイン領域形成用のドーピングを行 う。例えば、 p型不純物ボロン Bイオンを加速エネルギ 30keV,ドーズ量 1. 5E15で 注入する。ここで、高圧トランジスタ HV: PTFTにもダミーゲート 32Dが形成されてい るのでマスクとして利用できる。
[0098] そして、図 6 (F)に示すように、低圧トランジスタを覆うレジストパターン 8Mを形成し 、開口内に露出したダミーゲート電極 32Daを除去する。例えば、燐酸一硝酸形エツ チャントを用いて、ウエットエッチングする。その後レジストパターン 8Mは剥離する。 [0099] 図 6 (G) ,図 6 (Η)は、図 3 (G) ,図 3 (Η)の工程と同様の、第 2ゲート絶縁膜 23及 び第 2ゲート電極膜 33形成工程と、第 2ゲート電極膜 33パター-ング工程とを示す。 例えば、酸ィ匕シリコン膜を厚さ 80nmプラズマ CVDで堆積して第 2ゲート絶縁膜 23を 形成し、その上に厚さ 300nmの Mo膜をスパッタリングで成膜して第 2ゲート電極膜 3 3を形成する。その後、第 2ゲート電極の形状を有するレジストパターン 3— 2Mを形 成し、燐酸一硝酸系エツチャントを用いてエッチングしてゲート電極 33aをパターニン グする。その後、レジストパターン 3— 2Mは剥離する。その後、層間絶縁膜形成以後 の工程を前述の実施例同様に行う。
[0100] このようにして、薄膜トランジスタ基板を形成することができる。ここで、ショートリング 及び周辺回路などをノーマリオン TFTで接続するので、ノーマリオン TFTをオフ状態 にすれば、周辺回路の検査を行える。その後、ショートリングを切り離してパネルイ匕す る。なお、ショートリングを残したままパネルイ匕してもよい。この場合は、動作時に接続 トランジスタ CTFTに逆バイアスを印加してオフとする。
[0101] すなわち、ショートリングと周辺回路との接続をノーマリオン TFTを用いて行えば、 検査時にはノーマリオン TFTをオフにすることによって、ショートリングを周辺回路か ら完全に切り離すことができる。なお、ストレス電圧による p— SITFTの特性変更は容 易でなぐ確実にノーマリオン TFTを形成するには、チャネルに不純物をドープする ことが考えられる。
[0102] 上述の実施例に従い、図 7に示すアクティブマトリクス基板の TFTを形成する。 TF T以外の構成要素は公知のプロセスで形成すればよい。なお、液晶表示装置に代え 、 EL表示装置を形成することもできる。
[0103] 図 8 (A)は、液晶表示装置の構成例を示す。アクティブマトリクス基板 201は、表示 領域 DAと周辺回路 (PH)領域とを有し、表示領域 DAには走査用ゲート配線 GL、 補助容量配線 (バスライン） SCL、データ配線 DL及び画素構造が形成されて 、る。 周辺回路 (PH)領域には、ゲート制御回路 (ゲートドライバ) GDとデータ制御回路（ データドライノく) DDとが形成されている。また、対向基板 202には、画素領域に対応 するカラーフィルタ 203及び全画素共通のコモン電極 204が形成されて!、る。そして 、カラーフィルタ基板 (対向基板） 202とアクティブマトリクス基板 201との間には、液 晶層 205が挟持される。
[0104] 図 8 (B)は、有機 ELパネルの構成例を示す。アクティブマトリクス基板 201は、上述 の実施例同様、ガラス基板上に走査用ゲート配線、データ配線及び薄膜 TFT等が 形成されている。そして、各画素領域において、 TFTのソースが例えば ITOで形成さ れるアノード 211に接続される。このアノード 211の上には、正孔輸送層 212、発光 層 213、電子輸送層 214及びアルミニウム等で形成された力ソード 215が積層され、 有機 EL素子構造を形成している。有機 EL素子カゝら発光した光は、下方に向かい、 アクティブマトリクス基板 201のガラス基板カゝら外部に出射する。そして、有機 EL素子 の上方は、シール材 220によって覆われる。
[0105] 以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものでは ない。例えば例示された材料，厚さなどは、あくまで例示であり、設計に応じ種々変 更することができる。例えば、ガラス基板に代えて、石英基板等の透明絶縁基板を用 いてもよい。また、ゲート電極層は、導電性、耐熱性の条件を満たす金属層で形成す ることができる。さらに、 p型不純物及び n型不純物として、ホウ素（B) 'リン (P)の他、 アンチモン（Sb)及びヒ素 (As)などの不純物を用いることもできる。また、ゲート絶縁 膜は酸ィ匕シリコン膜以外の絶縁膜で形成してもよい。さらに、酸ィ匕窒化シリコン膜、窒 化シリコン膜、有機絶縁膜等を用いることも可能であろう。また、 TFT基板の一般的 技術については、例えば、日本国公開特許公報「2004- 228480号公報（2004年 8 月 12日公開）」、「United States Patent Application Publication Pub. No. ： US2004Z0191972A1」を参照すること力 Sできる。その他、種々の変更、改良、組 合わせが可能なことは当業者に自明であろう。
産業上の利用の可能性
[0106] 本発明は液晶表示装置等の表示装置に好適に使用することができる。

Claims

請求の範囲
[1] 絶縁性透明基板と、
前記絶縁性透明基板上方に形成された複数の島状半導体膜と、
前記複数の島状半導体膜の各々の上に形成されたゲート絶縁膜と、該ゲート絶縁 膜の上に形成されたゲート電極を含む絶縁ゲート電極構造と、
前記複数の半導体膜の内の第 1及び第 2の島状半導体膜の各々において前記絶 縁ゲート電極構造両側の領域内に形成された第 1導電型の一対のソース Zドレイン 領域と、
前記第 1の島状半導体膜にお!ヽて前記一対のソース Zドレイン領域の内側に形成 され、かつ前記ゲート電極下方にチャネル領域を残して前記ゲート電極に一部覆わ れる前記一対のソース Zドレイン領域よりも低不純物濃度の前記第 1導電型の LDD 領域と、
前記第 2の島状半導体膜において前記 LDD領域と同等の不純物濃度を有し、か つ前記一対のソース Zドレイン領域を接続して形成された前記第 1導電型のノーマリ オンチャネル領域と、を含む薄膜トランジスタ基板。
[2] 前記複数の島状半導体膜の内の第 3の島状半導体膜において、
前記絶縁ゲート電極構造両側の領域に形成された、第 1導電型と逆導電型の第 2 導電型の一対のソース Zドレイン領域と、
前記複数の島状半導体膜の内の第 4の島状半導体膜において、前記絶縁ゲート 電極構造に接して両側の領域に形成された前記第 1導電型の一対のソース Zドレイ ン領域と、
をさらに含む請求項 1記載の薄膜トランジスタ基板。
[3] 前記薄膜トランジスタ基板が、
表示領域と、前記表示領域の周辺回路と、前記表示領域及び周辺回路外に形成 されたショートリングと、前記周辺回路と前記ショートリンクとを選択的に接続するスィ ツチ素子とを有し、
前記表示領域が、前記第 1の島状半導体膜を含み、
前記周辺回路が、前記第 3及び第 4の島状半導体膜を含み、 前記スィッチ素子が、前記第 2の島状半導体膜を含む、
請求項 2記載の薄膜トランジスタ基板。
[4] 前記第 4の島状半導体膜の中にお 、て、
前記一対のソース Zドレイン領域の内側に形成され、前記ゲート電極に覆われ、前 記一対のソース Zドレイン領域よりも低不純物濃度を有する前記第 1導電型の LDD 領域、
をさらに含む請求項 2または 3記載の薄膜トランジスタ基板。
[5] 前記第 1の島状半導体膜の上に形成されたゲート絶縁膜は、第 1ゲート絶縁膜と第 2ゲート絶縁膜との積層を含み、
前記第 4の島状半導体膜の上に形成されたゲート絶縁膜は、前記第 1ゲート絶縁 膜のみで構成される、
請求項 2または 3のいずれか 1項記載の薄膜トランジスタ基板。
[6] 前記第 1の島状半導体膜の上に形成されたゲート絶縁膜は、第 1ゲート絶縁膜と第
2ゲート絶縁膜との積層を含み、
前記第 4の島状半導体膜の上に形成されたゲート絶縁膜は、前記第 1ゲート絶縁 膜のみで構成される請求項 4項記載の薄膜トランジスタ基板。
[7] 請求項 1、 2または 3に記載の薄膜トランジスタ基板を備えた液晶表示装置。
[8] (a)絶縁性透明基板上方に複数の島状半導体膜を形成する工程と、
(b)前記複数の島状半導体膜の各々の上にゲート絶縁膜を形成する工程と、
(c)前記複数の半導体膜の内の、第 1の島状半導体膜の内においてチャネル領域 を残して、その両側に第 1導電型の LDD領域を形成すると共に、第 2の島状半導体 膜の中にお 1、て前記 LDD領域と同等の不純物濃度を有する前記第 1導電型のノー マリオンチャネル領域を形成する工程と、
(d)前記ゲート絶縁膜の上に、前記第 1の島状半導体膜の前記 LDD領域の一部を 覆う第 1のゲート電極と、前記第 2の島状半導体膜の両端部以外の前記ノーマリオン チャネル領域上方で第 2のゲート電極とを形成する工程と、
(e)前記第 1及び第 2の島状半導体膜の各々において、前記ゲート電極両側の領 域内に前記 LDD領域よりも高不純物濃度の第 1導電型の一対のソース Zドレイン領 域を形成する工程と、
を含む薄膜トランジスタ基板の製造方法。
[9] 前記工程 (d)が、前記複数の半導体膜の内の第 3の島状半導体膜及び前記複数 の島状半導体膜の内の第 4の島状半導体膜の上方に第 3及び第 4のゲート電極を形 成し、前記工程 (e)が、前記第 4のゲート電極両側の前記第 4の島状半導体膜にも高 不純物濃度の第 1導電型の一対のソース Zドレイン領域を形成し
(f)前記第 3の島状半導体膜において、前記絶縁ゲート電極両側の領域に第 1導 電型と逆導電型の第 2導電型の一対のソース Zドレイン領域を形成する工程、 をさらに含む請求項 8記載の薄膜トランジスタ基板の製造方法。
[10] (g)前記絶縁性透明基板上に前記第 1の島状半導体膜を用いて表示領域を形成 する工程と、
(h)前記第 3及び第 4の島状半導体膜を用いて、周辺回路を形成する工程と、
(i)前記表示領域、周辺回路外にショートリングを形成する工程と、
(j)前記第 2の島状半導体膜を用いて、前記ショートリングと前記周辺回路を選択的 に接続するスィッチ素子を形成する工程と、
(k)前記スィッチ素子をオフにして、前記周辺回路の検査を行う工程と、 をさらに含む請求項 9記載の薄膜トランジスタ基板の製造方法。
[11] 前記工程 (b)が、
(b— 1)前記工程 (a)の後、第 1のゲート絶縁膜を形成する工程と、
(b— 2)前記第 1のゲート絶縁膜上方に、第 2のゲート絶縁膜を形成する工程と、 を含み、前記工程 ( が
(d— 1)前記第 1のゲート絶縁膜上に第 1のゲート電極を形成する工程と、 (d— 2)前記第 2のゲート絶縁膜上に第 2のゲート電極を形成する工程と、 を含む請求項 10記載の薄膜トランジスタ基板の製造方法。
[12] 前記工程 (d— 1)が、前記第 2の島状半導体膜以外の島状半導体膜の上に第 1の ゲート電極を形成し、前記工程 (d— 2)が、一部の第 1のゲート電極を除去した後、第
2のゲート電極を形成する請求項 11記載の薄膜トランジスタ基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022173191A (ja) * 2010-06-25 2022-11-18 株式会社半導体エネルギー研究所 表示装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8047442B2 (en) * 2007-12-03 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102498509B (zh) * 2009-09-07 2015-08-05 夏普株式会社 像素电路和显示装置
US8853701B2 (en) * 2010-04-28 2014-10-07 Sharp Kabushiki Kaisha Semiconductor device, display device, and production method for semiconductor device and display device
JP5778900B2 (ja) * 2010-08-20 2015-09-16 富士通セミコンダクター株式会社 半導体装置の製造方法
KR102456436B1 (ko) * 2015-02-17 2022-10-20 삼성디스플레이 주식회사 유기 발광 표시 장치
US10410571B2 (en) * 2016-08-03 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR102569929B1 (ko) * 2018-07-02 2023-08-24 삼성디스플레이 주식회사 디스플레이 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11142888A (ja) * 1997-11-14 1999-05-28 Sharp Corp 液晶表示装置及びその検査方法
JP2005116838A (ja) * 2003-10-08 2005-04-28 Sharp Corp 薄膜トランジスタおよびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11202289A (ja) 1993-03-11 1999-07-30 Toshiba Corp 液晶表示装置
JPH1168110A (ja) 1997-08-13 1999-03-09 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
FR2776832B1 (fr) * 1998-03-31 2000-06-16 Sgs Thomson Microelectronics Procede de fabrication de transistors jfet
JP4252126B2 (ja) 1998-06-19 2009-04-08 シャープ株式会社 液晶表示装置の製造方法
US6777716B1 (en) * 1999-02-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of manufacturing therefor
US6621125B1 (en) * 2000-05-11 2003-09-16 United Microelectronics Corp. Buried channel device structure
JP4439766B2 (ja) * 2001-08-02 2010-03-24 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
JP4030885B2 (ja) * 2003-01-27 2008-01-09 シャープ株式会社 薄膜トランジスタ基板の製造方法
JP4633434B2 (ja) * 2004-10-18 2011-02-16 シャープ株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11142888A (ja) * 1997-11-14 1999-05-28 Sharp Corp 液晶表示装置及びその検査方法
JP2005116838A (ja) * 2003-10-08 2005-04-28 Sharp Corp 薄膜トランジスタおよびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022173191A (ja) * 2010-06-25 2022-11-18 株式会社半導体エネルギー研究所 表示装置

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