JP4030885B2 - 薄膜トランジスタ基板の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ基板とその製造方法に関し、特にｎチャネルトランジスタとｐチャネルトランジスタとを有する薄膜トランジスタ基板とその製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置において、画素駆動用に薄膜トランジスタが用いられている。例えば多結晶シリコン薄膜を用いることにより、表示領域内に画素駆動用薄膜トランジスタを形成すると共に、表示領域外に周辺回路用薄膜トランジスタを形成することができる。
【０００３】
画素駆動用薄膜トランジスタは、リーク電流が低いことが要求され、低不純物濃度ドレイン（ＬＤＤ）領域を有するｎチャネルＭＯＳ薄膜トランジスタ（ＴＦＴ）で形成される。周辺回路用薄膜トランジスタは、低消費電力であることが望まれ、相補型（Ｃ）ＭＯＳＴＦＴで形成することが好ましい。安定な動作のためにはＣＭＯＳＴＦＴのｎチャネルＴＦＴもＬＤＤ領域付構造とすることが望ましい。高速動作が望まれる場合は、ＬＤＤ領域が高速動作の妨げとなるので、ＣＭＯＳＴＦＴは、ｐチャネルもｎチャネルもＬＤＤ領域なしの構成とすることが好ましい。
【０００４】
ガラス基板上にアモルファスシリコン薄膜を成膜し、エキシマレーザを照射して多結晶化すると、多結晶薄膜トランジスタの閾値は大きくマイナス側にシフトしてしまう。閾値を０Ｖにするには、ボロン等のｐ型不純物を添加する必要がある（例えば特開平０３‐００６８６５号）。ｎチャネルトランジスタとｐチャネルトランジスタを作成する場合、閾値を０Ｖに調整しても、マージンが低く、電圧０Ｖでのリーク電流を共に低くすることは困難である。
【０００５】
ｎチャネルトランジスタとｐチャネルトランジスタの閾値を共に所望の値に調整するには、ｎチャネルトランジスタとｐチャネルトランジスタとに別個の不純物添加を行なう必要がある（例えば、特開平０４−２９０４６７号、特開平１０−１３５７９１号、特開２００１−０９２３７３号）。このため少なくとも１枚のマスクを必要とする。
【０００６】
又、高濃度ソース／ドレイン領域形成に２枚のマスクを用いる。シリコン薄膜のパターニングとゲート電極のパターニングに２枚のマスクを必要とする。このようにＣＭＯＳＴＦＴを形成するには最低５枚のマスクを必要とする。液晶表示装置を歩留りよく、低い製造コストで作成するためには、マスク枚数を低減することが望まれる。
【０００７】
【特許文献１】
特開平０３−００６８６５号公報
【特許文献２】
特開平０４−２９０４６７号公報
【特許文献３】
特開平１０−１３５７９１号公報
【特許文献４】
特開２００１−０９２３７３号公報
【０００８】
【発明が解決しようとする課題】
本発明の目的は、少ないマスク枚数でｎチャネルトランジスタの閾値とｐチャネルトランジスタの閾値とを独立に制御できる薄膜トランジスタ基板の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の１観点によれば、(ａ）基板上にｎチャネルトランジスタに適した閾値電圧を有する半導体層を形成する工程と、（ｂ）前記半導体層を第１マスクを用いて島状にパターニングし、画素駆動用ＬＤＤ領域付のｎチャネルトランジスタ領域、ＣＭＯＳ用ｎチャネルトランジスタ領域、ＣＭＯＳ用ｐチャネルトランジスタ領域を画定する工程と、（ｃ）前記島状にパターニングした半導体層を覆って、ゲート絶縁膜、第１ゲート電極層を形成する工程と、（ｄ）前記第１ゲート電極層を第２マスクを用いてパターニングし、ＣＭＯＳ用ｐチャネルトランジスタ領域で開口を有する第１ゲート電極層に加工する工程と、(ｅ）前記第１ゲート電極層をマスクとして、前記開口内のＣＭＯＳ用ｐチャネルトランジスタ領域にｎ型不純物をイオン注入して、ｐチャネルトランジスタに適した閾値電圧を生成する工程と、（ｆ）工程(ｅ)の後、前記第１ゲート電極層を覆う第２ゲート電極層を形成する工程と、（ｇ）前記第２ゲート電極層を第３マスクを用いてエッチングして、ゲート電極形状の第２ゲート電極を形成する工程と、（ｈ）前記第２ゲート電極及び第１ゲート電極層をマスクとして、前記ＣＭＯＳ用ｐチャネルトランジスタ領域に高濃度ｐ型不純物のイオン注入を行い、高濃度ソース／ドレイン領域を形成する工程と、（ｉ）前記第２ゲート電極をマスクとして、前記第１ゲート電極層をエッチングし、ｎチャネルトランジスタのゲート電極を形成する工程と、（ｊ）前記ＣＭＯＳ用ｐチャネルトランジスタ領域及び前記ＬＤＤ領域付ｎチャネルトランジスタ領域のＬＤＤ領域を覆う第４マスクを用いて、高濃度ｎ型不純物をイオン注入し、ｎチャネルトランジスタの高濃度ソース／ドレイン領域を形成する工程と、（ｋ）低濃度のｎ型不純物をイオン注入し、前記ＬＤＤ領域付ｎチャネルトランジスタ領域のＬＤＤ領域を形成する工程と、を含む薄膜トランジスタ基板の製造方法が提供される。
【００１１】
本発明の他の観点によれば、（ａ）基板上にｐチャネルトランジスタに適した閾値電圧を有する半導体層を形成する工程と、（ｂ）前記半導体層を第１マスクを用いて島状にパターニングし、ＬＤＤ領域付のｎチャネルトランジスタ領域、ＣＭＯＳ用ｎチャネルトランジスタ領域、ＣＭＯＳ用ｐチャネルトランジスタ領域を画定する工程と、（ｃ）前記島状にパターニングした半導体層を覆って、ゲート絶縁膜、第１ゲート電極層を形成する工程と、（ｄ）前記第１ゲート電極層を第２マスクを用いてパターニングし、ＣＭＯＳ用ｐチャネルトランジスタ領域を覆い、ｎチャネルトランジスタ領域で開口を有する第１ゲート電極層に加工する工程と、（ｅ）前記第１ゲート電極層をマスクとして、前記開口内のｎチャネルトランジスタ領域に低濃度ｐ型不純物をイオン注入して、ｎチャネルトランジスタに適した閾値電圧を生成する工程と、（ｆ）工程（ｅ）の後、前記第１ゲート電極層を覆う第２ゲート電極層を形成する工程と、（ｇ）前記第２ゲート電極層を第３マスクを用いてエッチングして、ＬＤＤ領域付のｎチャネルトランジスタ領域のＬＤＤ領域まで覆うゲート電極形状とその他のトランジスタ領域のゲート電極形状とを有する第２ゲート電極層を形成する工程と、（ｈ）前記第２ゲート電極層及び第１ゲート電極層をマスクとして、ｎチャネルトランジスタ領域に第１の高濃度ｎ型不純物のイオン注入を行い、高濃度ソース／ドレイン領域を形成する工程と、（ｉ）前記第２ゲート電極層をマスクとして、前記第１ゲート電極層をエッチングする工程と、（ｊ）前記ＣＭＯＳ用ｐチャネルトランジスタ領域を露出し、前記ＬＤＤ領域付ｎチャネルトランジスタ領域の前記第２ゲート電極層上に形成するとともに、前記ＣＯＭＯＳ用ｎチャネルトランジスタ領域を覆う第４マスクを形成する工程と、（ｋ）前記第１の高濃度より低い第２の高濃度ｐ型不純物をイオン注入し、前記ｐチャネルトランジスタ領域に高濃度ソース／ドレイン領域を形成する工程と、（ｌ）前記第４マスクをエッチングマスクとして、前記第２ゲート電極層をエッチングし、ＬＤＤ領域付ｎチャネルトランジスタのゲート電極をパターニングする工程と、（ｍ）低濃度のｎ型不純物をイオン注入し、前記ＬＤＤ領域付ｎチャネルトランジスタ領域にＬＤＤ領域を形成する工程と、を含む薄膜トランジスタ基板の製造方法が提供される。
【００１４】
【発明の実施の形態】
以下、図１〜図６を参照して本発明の第１の実施例による薄膜トランジスタ基板の製造方法を説明する。
【００１５】
図１（Ａ）に示すように、ガラス基板１０の表面にプラズマ（ＰＥ）化学気相堆積（ＣＶＤ）により、厚さ約５０ｎｍの窒化シリコン層１１を成膜する。この窒化シリコン層１１は、ガラス基板１０から上層への不純物の拡散を防止するための拡散防止膜であり、厚さ５０ｎｍ以上の窒化シリコン層であれば、このような拡散防止機能を十分果たすことができる。通常のガラス基板は、耐熱温度が約５００℃と考えられ、プロセスはこの耐熱温度以下に選択される。
【００１６】
窒化シリコン層１１の上に、プラズマＣＶＤにより例えば厚さ２００ｎｍの酸化シリコン層１２を堆積する。この酸化シリコン層は、この上に形成する多結晶シリコン層の結晶性を促進する機能を有する。多結晶シリコン層の結晶性促進効果が得られれば、例えば厚さ１００ｎｍ等、より薄い酸化シリコン層を用いてもよい。
【００１７】
酸化シリコン層１２の上に、例えば厚さ４０ｎｍのアモルファス相のシリコン層１３をプラズマＣＶＤにより成膜する。ＸｅＣｌエキシマレーザで多結晶化を行なう場合、アモルファス相のシリコン層１３の厚さは４０ｎｍ〜６０ｎｍの範囲に選択することが好ましい。なお、他のレーザを用いて結晶化を行なう場合は、レーザの種類に合わせてシリコン層の厚さを変更することが好ましい。例えば、ＹＶＯ4レーザを用いる場合は、例えば厚さ７０ｎｍ〜１００ｎｍ等、より厚いシリコン層を成膜する。
【００１８】
図中、左側の領域が表示領域ＤＩＳＰＬＡＹであり、中ほどから右側の領域が周辺回路領域ＰＥＲＩＰＨＥＲＡＬであるとする。表示領域には画素駆動用のＬＤＤ領域付ｎチャネルＴＦＴを形成し、周辺回路領域にはＣＭＯＳＴＦＴを形成する。
【００１９】
図６（Ａ）に示すように、もしノンドープのアモルファスシリコン層を成膜し、レーザ照射により結晶化させ、薄膜トランジスタを形成すると、閾値は大きくマイナス電位にシフトしてしまう。閾値を適正な値に調整するためには、ｐ型不純物の添加が必要である。
【００２０】
図１（Ａ）に示すように、アモルファスシリコン層１３に、ｐ型不純物となるＢイオンをイオンドープ装置を用い、加速エネルギ１０ｋｅＶ、ドーズ量２×１０12ｃｍ-2でイオン注入する。このＢ濃度は、ｎチャネルＴＦＴの閾値を適正な値に制御する濃度である。
【００２１】
図１（Ｂ）に示すように、アモルファスシリコン層１３にエキシマレーザ光Ｅｘを照射し、結晶化を行なう。アモルファスシリコン層が溶融し、固化することによって多結晶（ポリ）シリコン層に変換される。
【００２２】
図１（Ｃ）に示すように、ポリシリコン層１３の上に各ＴＦＴに対応する島状のレジストパターンＭ１１を形成し、レジストパターンＭ１１をエッチングマスクとしてフッ素系ガスを用いてレジストパターンＭ１１外に露出されたポリシリコン層１３をドライエッチングする。その後レジストパターンＭ１１は除去する。
【００２３】
なお、アモルファスシリコン層１３にＢを添加する方法としては、アモルファスシリコン層を成膜する際にＢソースのＢ2Ｈ6ガスをシリコンソースであるＳｉＨ4ガスに数ｐｐｍ程度添加してもよい。又、Ｂイオンのイオン注入工程と、エキシマレーザによる結晶化工程の順序を逆にしてもよい。ポリシリコン層を島状にパターニングした後、Ｂイオンをイオン注入することもできる。
【００２４】
図に示した３つの島状ポリシリコン層は、左側の表示領域用ＬＤＤ(lightly doped drain）領域付ｎチャネル薄膜トランジスタ（ＴＦＴ）形成用のポリシリコン領域１３ａ、中央の周辺回路用ＬＤＤ領域無しのｎチャネルＴＦＴ形成用のポリシリコン領域１３ｂ、右側の周辺回路用ＬＤＤ領域無しｐチャネルＴＦＴ形成用のポリシリコン領域１３ｃを示す。
【００２５】
周辺回路のｎチャネルＴＦＴがＬＤＤ領域なしのＴＦＴである場合を例にとって説明するが、ＣＭＯＳ回路をＬＤＤ領域付ｎチャネルＴＦＴとＬＤＤ領域なしのｐチャネルＴＦＴで構成することもできる。その場合は、中央のＴＦＴを左側のＴＦＴと同様に作成すればよい。
【００２６】
図１（Ｄ）に示すように、島状ポリシリコン層１３ａ〜１３ｃを覆って、例えばプラズマＣＶＤにより厚さ約３０ｎｍの酸化シリコン層１５を成膜する。この酸化シリコン層１５は、ゲート絶縁膜を構成する絶縁層である。酸化シリコン層１５の上に、スパッタリングにより例えば厚さ２００ｎｍのＭｏ層１６を成膜する。このＭｏ層は、後の工程においてマスク及びエッチングストッパとして機能し、ゲート電極の一部も構成する第１金属層である。
【００２７】
後の工程において、ゲート絶縁膜を貫通してイオン注入を行うことも考慮して、ゲート絶縁膜を約３０ｎｍと薄めに形成したが、例えば厚さ１００ｎｍ位に厚くし、後のイオン注入の加速エネルギを対応して高くすることもできる。
【００２８】
図２（Ｅ）に示すように、Ｍｏ層１６の上にｎチャネルＴＦＴ領域を覆うレジストマスクＭ１２を形成し、ｐチャネルＴＦＴ領域上のＭｏ層１６を、たとえばウエットエッチングで除去する。その後レジストパターンＭ１２は除去する。残ったＭｏ層１６は、ｎチャネルＴＦＴ領域を覆うマスクとして機能する。
【００２９】
図２（Ｆ）に示すように、ｎ型不純物であるＰイオンをイオンドープ装置を用い、例えば加速エネルギ３０ｋｅＶ、ドーズ量１×１０12ｃｍ-2でイオン注入する。Ｍｏ層１６がｎチャネルＴＦＴ領域を覆っているため、このＰイオンは、ｐチャネルトランジスタ領域１３ｃにのみゲート絶縁膜を介してイオン注入される。図１（Ａ）でイオン注入されたＢ濃度の一部を、図２（Ｆ）でイオン注入されたＰ濃度が補償し、ｐチャネルＴＦＴ領域に適切な閾値を生成する。
【００３０】
図２（Ｇ）に示すように、残されたＭｏ層１６と露出したゲート絶縁膜１５を覆うように、ゲート電極を形成する第２金属層である、例えば厚さ３００ｎｍのＡｌ−Ｔｉ合金層１８をスパッタリングにより成膜する。図１（Ｄ）で形成した第１金属層と、図２（Ｇ）で形成した第２金属層とは、少なくとも一方でゲート電極を形成する層であり、異なるエッチング特性を有する。なお、金属層に代え、他の導電層を用いることもできる。例えば、導電性半導体層、金属シリサイド層、導電性窒化金属層等を用いることも可能である。
【００３１】
図３（Ｈ）に示すように、Ａｌ−Ｔｉ合金層１８の上に、ゲート電極形状のレジストパターンＭ１３を形成し、Ａｌ−Ｔｉ合金層１８を塩素系のガスを用いてドライエッチングする。その後レジストパターンＭ１３は除去する。ｐチャネルＴＦＴ領域のゲート絶縁膜１５の上にＡｌ−Ｔｉ合金のゲート電極Ｇｐが形成される。第１の金属層であるＭｏ層１６はエッチングされず、ｎチャネルＴＦＴを覆っている。
【００３２】
図３（Ｉ）に示すように、残されたＭｏ層１６とゲート電極Ｇｐをマスクとし、ｐチャネルＴＦＴ領域に高濃度のｐ型不純物、例えばＢをイオン注入する。例えば、加速エネルギ３０ｋｅＶ、ドーズ量２×１０15ｃｍ-2のＢイオンをイオン注入する。ｐチャネルＴＦＴの高濃度ソース／ドレイン領域１９が、ゲート電極Ｇｐ下のチャネル領域に隣接して形成される。
【００３３】
図３（Ｊ）に示すように、Ａｌ−Ｔｉ電極層１８ｘ、１８ｙをマスクとし、その下Ｍｏ層１６をフッ素系ガスでドライエッチングする。ＬＤＤ領域付ｎチャネルＴＦＴに対して、第１金属層１６ｘと第２金属層１８ｘの積層からなるゲート電極Ｇｄが形成される。ＬＤＤ領域無しのＣＭＯＳ用ｎチャネルＴＦＴに対して、第１金属層１６ｙと第２金属層１８ｙの積層からなるゲート電極Ｇｎが形成される。
【００３４】
図３（Ｋ）に示すように、低濃度のｎ型不純物、例えばＰをイオン注入する。例えば、加速エネルギ３０ｋｅＶ、ドーズ量５×１０13のＰイオンをイオンドープ装置を用いてイオン注入する。このＰイオンのイオン注入は、ｎチャネルＴＦＴに低不純物濃度領域２１を形成する。ｐチャネルＴＦＴにおいては、高濃度ソース／ドレイン領域１９の実効不純物濃度が僅かに減少するが、影響はほとんど無視できる。
【００３５】
図４（Ｌ）に示すように、ＬＤＤ領域付ｎチャネルＴＦＴ領域のＬＤＤ領域及びｐチャネルＴＦＴ領域を覆うレジストパターンＭ１４を形成し、高濃度のｎ型不純物、例えばＰをイオン注入する。例えば、加速エネルギ３０ｋｅＶ、ドーズ量２×１０15ｃｍ-2のＰイオンをイオンドープ装置を用いてイオン注入する。ｎチャネルＴＦＴに高濃度のソース／ドレイン領域２２が形成される。その後、レジストパターンＭ１４は除去する。
【００３６】
図４（Ｍ）に示すように、エキシマレーザ光Ｅｘを照射し、イオン注入した不純物を活性化させる。活性化の方法としてランプアニール等の公知の他の方法を用いてもよい。
【００３７】
ｎチャネルＴＦＴを覆う第１金属層を形成し、ｐチャネルＴＦＴの閾値制御イオン注入時のマスクとし、第２金属層をゲート電極形状に積層し、ｐチャネルＴＦＴのソースドレイン作成用イオン注入時のハードマスクとしても第１金属層を利用し、その後第２金属層をマスクとして第１金属層をエッチングすることにより、３種類のＴＦＴ構造を作成ためのマスク数が４枚となった。マスク数減少により、低い製造コストで高い生産性を保ちつつ薄膜トランジスタ基板が形成できる。
【００３８】
なお、以下通常の製造方法により薄膜トランジスタ基板を完成させる。
図４（Ｎ）に示すように、プラズマＣＶＤにより水素を含む層間絶縁膜２４を形成する。例えば、厚さ３７０ｎｍの窒化シリコン層２４をＳｉＨ4とＮＨ3をソースガスとするプラズマＣＶＤにより成膜する。その後、窒素雰囲気中、３８０℃、２時間のアニールを行なうことにより、ポリシリコン層の水素化処理を行なう。窒化シリコン層２４は、ＳｉＨ4、ＮＨ3をソースガスとして成膜されているので、多量の水素を含んでいる。この水素がポリシリコン層に拡散し、ダングリングボンドを終端化させる。
【００３９】
図４（Ｏ）に示すように、層間絶縁膜２４の上に接続用開口パターンを有するレジストマスクＭ１５を形成し、レジストマスクＭ１５をエッチングマスクとして層間絶縁膜２４、ゲート絶縁膜１５をフッ素系ガスでドライエッチングする。各ＴＦＴの高濃度ソース／ドレイン領域を露出するコンタクトホール２５が形成される。レジストマスクＭ１５はその後除去する。
【００４０】
図５（Ｐ）に示すように、電極及び配線用の第３の金属層２７を層間絶縁膜２４上に成膜する。例えば、厚さ約１００ｎｍのＴｉ層、厚さ約２００ｎｍのＡｌ層、厚さ約１００ｎｍのＴｉ層をスパッタリングで積層し、第３の金属層２７を成膜する。
【００４１】
図５（Ｑ）に示すように、第３の金属層２７の上にレジストパターンＭ１６を作成し、塩素系ガスを用いてドライエッチングすることにより、第３の金属層２７をパターニングする。図には、ソース／ドレイン領域でポリシリコン層に接触する電極部のみが示されているが、他の部分において第３の金属層２７は配線も形成する。レジストパターンＭ１６は、その後除去する。
【００４２】
図５（Ｒ）に示すように、第３の金属層２７を覆うように第２の層間絶縁膜２８を形成し、図４（Ｏ）と同様のエッチング工程を行ない、表示領域のＬＤＤ付ｎチャネルＴＦＴのドレイン領域に開口を形成する。その後、厚さ約７０ｎｍのＩＴＯ等の透明電極層３０を成膜し、レジストパターンを用いてエッチングすることにより画素の透明電極３０を形成する。
【００４３】
このようにして、液晶表示装置用薄膜トランジスタ基板が形成される。
図６（Ｂ）に示すように、ｎチャネルトランジスタ領域においては、図１（Ａ）に示すＢイオン注入により、ドレイン電流Ｉｄｓ対ゲート電圧Ｖｇの特性が、ｎ１に示す特性からｎ２に示す特性に調整され、適切な立上り特性が得られる。ｐチャネルＴＦＴ領域においては、ノンドープの特性ｐ１が、図１（Ａ）に示すＢイオン注入により一旦ｐ２の特性に変更され、その後図２（Ｆ）に示すＰイオン注入により一部のｐ型不純物が補償され、ｐ３の特性に調整される。従って、ゲート電圧Ｖｇが０Ｖの状態において共にリーク電流が低く、適性な閾値を有するｎチャネルＴＦＴ及びｐチャネルＴＦＴが作成される。
【００４４】
図７〜図１０は、本発明の第２の実施例による薄膜トランジスタ基板の製造方法を示す。第１の実施例と同様な部材には同様の符号を付し、説明を簡略化する。
【００４５】
先ず、第１の実施例同様ガラス基板１０の上に厚さ約５０ｎｍの窒化シリコン層１１、厚さ約２００ｎｍの酸化シリコン層１２、厚さ約４０ｎｍのアモルファスシリコン層１３を成膜する。この状態で、ｐ型不純物、例えばＢイオンを加速エネルギ１０ｋｅＶ、ドーズ量１×１０12イオン注入する。本実施例において、イオン注入するＢ濃度は、第１の実施例と異なり、ｐチャネルＴＦＴの閾値を適切な値にするためのイオン注入である。ｎチャネルＴＦＴにおいては、Ｂイオンの注入量が不足し、未だ適切な閾値は得られない。
【００４６】
その後、第１の実施例同様、エキシマレーザ光照射によるアモルファスシリコン層の多結晶化、レジストマスクを用いたポリシリコン層のパターニング、ゲート絶縁膜１５、第１のゲート電極層１６の成膜を行なう。
【００４７】
図７（Ｂ）に示すように、レジストマスクＭ２２を用い、第１のゲート電極層１６のパターニングを行なう。第１のゲート電極層１６は、ｐチャネルＴＦＴ領域を覆い、ｎチャンルＴＦＴ領域に開口を有するように形成される。その後レジストマスクＭ２２は除去する。
【００４８】
図７（Ｃ）に示すように、低濃度のｐ型不純物、例えばＢをイオンドープ装置を用いてイオン注入する。例えば、加速エネルギ３０ｋｅＶ、ドーズ量１×１０12ｃｍ-2のＢイオンをイオンドープ装置を用いてイオン注入する。
【００４９】
第１ゲート電極層１６が形成されていないｎチャネルＴＦＴ領域において、Ｂイオンが追加注入され、チャネル領域に適切な閾値が生成される。
図７（Ｄ）に示すように、第１ゲート電極層１６、露出されたゲート絶縁膜１５を覆うように、第２ゲート電極層１８をスパッタリングで成膜する。例えば、Ａｌ−Ｔｉ合金層を厚さ約３００ｎｍスパッタリングで成膜する。
【００５０】
図８（Ｅ）に示すように、第２ゲート電極層１８の上にレジストパターンＭ２３を形成し、第２ゲート電極層１８をパターニングする。ＬＤＤ領域付ｎチャネルＴＦＴ領域においては、ＬＤＤ領域を画定するレジストパターンが形成され、第２ゲート電極層１８ｘがパターニングされる。ＣＭＯＳ用ｎチャネルＴＦＴ領域においては、ゲート電極形状のレジストパターンが形成され、ゲート電極１８ｙが形成される。ＣＭＯＳ用ｐチャネルＴＦＴ領域においては、ゲート電極形状のレジストパターンが形成され、ゲート電極１８ｚが形成される。なお、ゲート電極１８ｚの下にはｐチャネルＴＦＴ領域全体を覆う第１ゲート電極層１６が未だ残されている。
【００５１】
図８（Ｆ）に示すように、高濃度のｎ型不純物、例えばＰをイオンドープ装置を用いてイオン注入することにより、ｎチャネルＴＦＴの高濃度ソース／ドレイン領域２２を形成する。例えば、加速エネルギ３０ｋｅＶ、ドーズ量２×１０15ｃｍ-2でＰイオンをイオン注入する。
【００５２】
図８（Ｇ）に示すように、第２ゲート電極層１８ｚをマスクとしてその下の第１ゲート電極層１６をフッ素系ガスでドライエッチングする。ｐチャネルＴＦＴ領域において、第１ゲート電極層１６、第２ゲート電極層１８の積層からなるゲート電極Ｇｐが形成される。
【００５３】
図９（Ｈ）に示すように、ＬＤＤ領域付ｎチャネルＴＦＴ領域の第２ゲート電極層１８ｘ上にゲート電極形状のレジストパターンＭ２４、ＬＤＤ領域無しのｎチャネルＴＦＴ領域全体を覆うレジストパターンＭ２４を形成する。
【００５４】
ｐチャネルＴＦＴに対しゲート電極Ｇｐをマスクとして、高濃度のｐ型不純物をイオン注入し、ｐチャネルＴＦＴの高濃度ソース／ドレイン領域を形成する。この時、ＬＤＤ領域付ｎチャネルＴＦＴ領域においては、ｎ型不純物が一部補償されるが、残るｎ型不純物で高濃度ソース／ドレイン領域を保つように不純物濃度が選択される。例えば、加速エネルギ３０ｋｅＶ、ドーズ量１×１０15ｃｍ-2のＢイオンがイオン注入される。
【００５５】
図９（Ｉ）に示すように、レジストマスクＭ２４をエッチングマスクとし、第２ゲート電極層１８ｘのエッチングを行なう。ＬＤＤ領域付ｎチャネルＴＦＴ領域において、レジストマスク外の第２ゲート電極層がエッチングされ、ゲート電極Ｇｄがパターニングされる。ｐチャネルＴＦＴ領域においては、第１ゲート電極層上に形成された第２ゲート電極層がエッチングされ、第１ゲート電極層のみが残る。
【００５６】
なお、レジストマスクＭ２４を図９（Ｈ）のイオン注入後に形成し、ＬＤＤ領域付ｎチャネルＴＦＴのゲート電極Ｇｄのパターニングを行ってもよい。
図９（Ｊ）に示すように、低濃度のｎ型不純物、例えばＰをイオン注入し、ＬＤＤ領域２１を形成する。例えば、加速エネルギ３０ｋｅＶ、ドーズ量５×１０13ｃｍ-2のＰイオンをイオン注入する。その後レジストマスクＭ２４は除去する。なお、レジストマスクＭ２４を除去した後、低濃度ｎ型不純物のイオン注入を行なってもよい。
【００５７】
図１０（Ａ）に示すように、ノンドープのポリシリコン層を用いると、ｐチャネルＴＦＴ及びｎチャネルＴＦＴの閾値は共に大きくマイナス電位にシフトしてしまう。
【００５８】
図１０（Ｂ）に示すように、ｐチャネルＴＦＴ領域においては、図７（Ａ）に示すＢイオン注入により、ノンドープの特性ｐ１が特性ｐ２に修正され、適切な閾値が得られる。ｎチャネルＴＦＴ領域においては、図７（Ａ）に示すＢイオン注入により、特性ｎ１がｎ２に修正され、さらに図７（Ｃ）に示す追加Ｂイオン注入により特性ｎ２が特性ｎ３に修正され、ｎチャネルＴＦＴに適切な閾値が生成される。このようにして、ｐチャネルＴＦＴ及びｎチャネルＴＦＴ共に適切な閾値が得られる。本実施例においても４枚のマスクを用いて３種類のＴＦＴ構造を得ることができ、適切な閾値を得ることができる。
【００５９】
ＣＭＯＳＴＦＴのｎチャネルＴＦＴをＬＤＤ領域付ｎチャネルＴＦＴで形成してもよいことは第１の実施例同様である。その場合は２種類のトランジスタ構造となる。トランジスタ構造形成後の上層構造の形成は第１の実施例同様である。
【００６０】
図１１（Ａ）は、上述の実施例により得られる薄膜トランジスタ基板の構成を概略的に示す。薄膜トランジスタ基板１の表示領域ＤＩＳには、多数の画素ＰＩＸが行列状に配置されている。各画素ＰＩＸにおいて、薄膜トランジスタＴＦＴに透明電極の画素電極が接続されている。薄膜トランジスタＴＦＴのゲート電極と同時にゲート配線Ｇが形成される。又、トランジスタのソース／ドレイン領域への電極と共に信号配線ＳＩＧが形成される。表示領域ＤＩＳの上側及び左側に周辺回路ＰＥＲ１及びＰＥＲ２が形成される。
【００６１】
図１１（Ｂ）は、このような薄膜トランジスタ基板を用いて形成される液晶表示装置の構成を概略的に示す。薄膜トランジスタ基板１とカラーフィルタＣＦを形成した対向基板２が対向配置され、その間の空間に液晶層３が充填される。
【００６２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、ゲート電極を形成する第１導電層、第２導電層は、エッチング特性が異なる性質が必要であるが、材料は上述のものに限定されない。層間絶縁膜は、上述のものに限定されない。種々の無機絶縁膜や有機絶縁膜を用いることができる。
【００６３】
ガラス基板上に薄膜トランジスタを形成する場合を説明したが、他の透明基板、例えば石英板の上に薄膜トランジスタを形成することもできる。この場合は、熱的な制約が緩和されるため、工程の選択度を向上させることができる。その他、種々の変更、改良、組み合せが可能なことは当業者に自明であろう。
【００６４】
以下、本発明の特徴を付記する。
（付記１）（１） (ａ）基板上にｎチャネルトランジスタに適した閾値電圧を有する半導体層を形成する工程と、
（ｂ）前記半導体層を第１マスクを用いて島状にパターニングし、画素駆動用ＬＤＤ領域付のｎチャネルトランジスタ領域、ＣＭＯＳ用ｎチャネルトランジスタ領域、ＣＭＯＳ用ｐチャネルトランジスタ領域を画定する工程と、
（ｃ）前記島状にパターニングした半導体層を覆って、ゲート絶縁膜、第１ゲート電極層を形成する工程と、
（ｄ）前記第１ゲート電極層を第２マスクを用いてパターニングし、ＣＭＯＳ用ｐチャネルトランジスタ領域で開口を有する第１ゲート電極層に加工する工程と、
(ｅ）前記第１ゲート電極層をマスクとして、前記開口内のＣＭＯＳ用ｐチャネルトランジスタ領域にｎ型不純物をイオン注入して、ｐチャネルトランジスタに適した閾値電圧を生成する工程と、
（ｆ）工程(ｅ)の後、前記第１ゲート電極層を覆う第２ゲート電極層を形成する工程と、
（ｇ）前記第２ゲート電極層を第３マスクを用いてエッチングして、ゲート電極形状の第２ゲート電極を形成する工程と、
（ｈ）前記第２ゲート電極及び第１ゲート電極層をマスクとして、前記ＣＭＯＳ用ｐチャネルトランジスタ領域に高濃度ｐ型不純物のイオン注入を行い、高濃度ソース／ドレイン領域を形成する工程と、
（ｉ）前記第２ゲート電極をマスクとして、前記第１ゲート電極層をエッチングし、ｎチャネルトランジスタのゲート電極を形成する工程と、
（ｊ）前記ＣＭＯＳ用ｐチャネルトランジスタ領域及び前記ＬＤＤ領域付ｎチャネルトランジスタ領域のＬＤＤ領域を覆う第４マスクを用いて、高濃度ｎ型不純物をイオン注入し、ｎチャネルトランジスタの高濃度ソース／ドレイン領域を形成する工程と、
（ｋ）低濃度のｎ型不純物をイオン注入し、前記ＬＤＤ領域付ｎチャネルトランジスタ領域のＬＤＤ領域を形成する工程と、
を含む薄膜トランジスタ基板の製造方法。
【００６５】
（付記２）前記ＣＭＯＳ用ｎチャネルトランジスタがＬＤＤ領域を有さない構造であり、前記第４マスクはＣＭＯＳ用ｎチャネルトランジスタ領域上で開口を有する付記１記載の薄膜トランジスタ基板の製造方法。
【００６６】
(付記３） 工程(ａ）が、
(ａ１）基板上に前記半導体層をアモルファス相で堆積するサブ工程と、
(ａ２)前記半導体層にｎチャネルトランジスタに適した閾値を生成する濃度のｐ型不純物をイオン注入するサブ工程と、
(ａ３)前記半導体層にレーザ光を照射し、アモルファス相の半導体層を多結晶相に変換するサブ工程と、
を含む付記１記載の薄膜トランジスタ基板の製造方法。
【００６７】
(付記４)（２） (ａ）基板上にｐチャネルトランジスタに適した閾値電圧を有する半導体層を形成する工程と、
（ｂ）前記半導体層を第１マスクを用いて島状にパターニングし、ＬＤＤ領域付のｎチャネルトランジスタ領域、ＣＭＯＳ用ｎチャネルトランジスタ領域、ＣＭＯＳ用ｐチャネルトランジスタ領域を画定する工程と、
（ｃ）前記島状にパターニングした半導体層を覆って、ゲート絶縁膜、第１ゲート電極層を形成する工程と、
（ｄ）前記第１ゲート電極層を第２マスクを用いてパターニングし、ＣＭＯＳ用ｐチャネルトランジスタ領域を覆い、ｎチャネルトランジスタ領域で開口を有する第１ゲート電極層に加工する工程と、
(ｅ）前記第１ゲート電極層をマスクとして、前記開口内のｎチャネルトランジスタ領域に低濃度ｐ型不純物をイオン注入して、ｎチャネルトランジスタに適した閾値電圧を生成する工程と、
（ｆ）工程(ｅ)の後、前記第１ゲート電極層を覆う第２ゲート電極層を形成する工程と、
（ｇ）前記第２ゲート電極層を第３マスクを用いてエッチングして、ＬＤＤ領域付のｎチャネルトランジスタ領域のＬＤＤ領域まで覆うゲート電極形状とその他のトランジスタ領域のゲート電極形状とを有する第２ゲート電極層を形成する工程と、
（ｈ）前記第２ゲート電極層及び第１ゲート電極層をマスクとして、ｎチャネルトランジスタ領域に第１の高濃度ｎ型不純物のイオン注入を行い、高濃度ソース／ドレイン領域を形成する工程と、
（ｉ）前記第２のゲート電極層をマスクとして、前記第１のゲート電極層をエッチングする工程と、
（ｊ）前記ＣＭＯＳ用ｐチャネルトランジスタ領域を露出し、少なくとも前記ＬＤＤ領域付ｎチャネルトランジスタ領域のゲート電極領域を覆う第４マスクを形成する工程と、
（ｋ）前記第１の高濃度より低い第２の高濃度ｐ型不純物をイオン注入し、前記ｐチャネルトランジスタ領域に高濃度ソース／ドレイン領域を形成する工程と、
（ｌ）前記第４マスクをエッチングマスクとして、前記第２ゲート電極層をエッチングし、ＬＤＤ領域付ｎチャネルトランジスタのゲート電極をパターニングする工程と、
（ｍ）低濃度のｎ型不純物をイオン注入し、前記ＬＤＤ領域付ｎチャネルトランジスタ領域にＬＤＤ領域を形成する工程と、
を含む薄膜トランジスタ基板の製造方法。
【００６８】
（付記５） 前記ＣＭＯＳ用ｎチャネルトランジスタがＬＤＤ領域を有さない構造であり、前記第３マスクは前記ＣＭＯＳ用ｎチャネルトランジスタ上でゲート電極の形状を有する付記４記載の薄膜トランジスタ基板の製造方法。
【００６９】
(付記６) 前記第４マスクが、前記ＣＭＯＳ用ｎチャネルトランジスタ領域を覆う形状を有する付記４記載の薄膜トランジスタ基板の製造方法。
(付記７） 工程(ａ）が、
(ａ１）基板上に前記半導体層をアモルファス相で堆積するサブ工程と、
(ａ２)前記半導体層にｐチャネルトランジスタに適した閾値を生成する濃度のｐ型不純物をイオン注入するサブ工程と、
(ａ３)前記半導体層にレーザ光を照射し、アモルファス相の半導体層を多結晶相に変換するサブ工程と、
を含む付記４記載の薄膜トランジスタ基板の製造方法。
【００７０】
（付記８） 前記第１ゲート電極層と前記第２ゲート電極層とはエッチング特性が異なる付記１または４記載の薄膜トランジスタ基板の製造方法。
（付記９） 前記第１ゲート電極層は高融点金属層であり、前記第２ゲート電極層はアルミニウム合金層である付記８記載の薄膜トランジスタ基板の製造方法。
【００７１】
（付記１０） さらに、
（ｌ）前記３種類の薄膜トランジスタ構造を覆って、第１層間絶縁膜を形成する工程と、
（ｍ）前記第１層間絶縁膜およびゲート絶縁膜に接続用開口を形成する工程と、
（ｎ）前記接続用開口を覆って導電層を形成する工程と、
（ｏ）前記導電層をパターニングして、電極及び配線を形成する工程と、
（ｐ）前記電極及び配線を覆って、第２層間絶縁膜を形成する工程と、
（ｑ）前記第２層間絶縁膜に接続用開口を形成する工程と、
（ｒ）前記接続用開口を覆って透明電極層を形成する工程と、
（ｓ）前記透明電極層をパターニングして、各画素の透明電極を形成する工程と、
を含む付記１または４記載の薄膜トランジスタ基板の製造方法。
【００７２】
（付記１１）（３） 基板と、
前記基板上に形成された第１半導体層、第１ゲート絶縁膜、第１ゲート電極を含む第１トランジスタ構造であって、前記第１ゲート電極下の前記第１半導体層のチャネル領域はｐ型不純物のみが意図的に添加され、前記第１半導体層はチャネル領域外側のｎ型ＬＤＤ領域と、その外側の高濃度ｎ型ソース／ドレイン領域とを含み、前記第１ゲート電極は第１金属層と第２金属層とを含む積層で形成されている第１トランジスタ構造と、
前記基板上に形成された第２半導体層、第２ゲート絶縁膜、第２ゲート電極を含む第２トランジスタ構造であって、前記第２ゲート電極下の前記第２半導体層のチャネル領域はｐ型不純物のみが意図的に添加され、前記第２半導体層は、前記第２ゲート電極外側に高濃度ｎ型ソース／ドレイン領域を含み、前記第２ゲート電極は前記第１金属層と前記第２金属層とを含む積層で形成されている第２トランジスタ構造と、
前記基板上に形成された第３半導体層、第３ゲート絶縁膜、第３ゲート電極を含む第３トランジスタ構造であって、前記第３ゲート電極下の前記第３半導体層のチャネル領域はｐ型不純物とｎ型不純物とが意図的に添加され、前記第３半導体層は、前記第３ゲート電極外側に高濃度ｐ型ソース／ドレイン領域を含み、前記第３ゲート電極は前記第２金属層で形成されている第３トランジスタ構造と、を有する薄膜トランジスタ基板。
【００７３】
（付記１２） 前記第２半導体層は、チャネル領域の外側にｎ型ＬＤＤ領域を有し、その外側に前記高濃度ｎ型ソース／ドレイン領域が配置される付記１１記載の薄膜トランジスタ基板。
【００７４】
（付記１３）（４） 基板と、
前記基板上に形成された第１半導体層、第１ゲート絶縁膜、第１ゲート電極を含む第１トランジスタ構造であって、前記第１ゲート電極下の前記第１半導体層のチャネル領域は第１の濃度のｐ型不純物が意図的に添加され、前記第１半導体層はチャネル領域外側にｎ型ＬＤＤ領域、その外側に高濃度ｎ型ソース／ドレイン領域を含み、前記第１ゲート電極は第２金属層で形成されている第１トランジスタ構造と、
前記基板上に形成された第２半導体層、第２ゲート絶縁膜、第２ゲート電極を含む第２トランジスタ構造であって、前記第２ゲート電極下の前記第２半導体層のチャネル領域は前記第１の濃度のｐ型不純物が意図的に添加され、前記第２半導体層は、前記第２ゲート電極外側に高濃度ｎ型ソース／ドレイン領域を含み、前記第２ゲート電極は前記第２金属層で形成されている第２トランジスタ構造と、
前記基板上に形成された第３半導体層、第３ゲート絶縁膜、第３ゲート電極を含む第３トランジスタ構造であって、前記第３ゲート電極下の前記第３半導体層のチャネル領域は前記第１の濃度より低い第２の濃度のｐ型不純物が意図的に添加され、前記第３半導体層は、ＬＤＤ領域を含まず、前記第３ゲート電極外側に高濃度ｐ型ソース／ドレイン領域を含み、前記第３ゲート電極は前記第２金属層と異なる第１金属層で形成されている第３トランジスタ構造と、
を有する薄膜トランジスタ基板。
【００７５】
（付記１４） 前記第２半導体層は、チャネル領域の外側にｎ型ＬＤＤ領域を有し、その外側に前記高濃度ｎ型ソース／ドレイン領域が配置される付記１３記載の薄膜トランジスタ基板。
【００７６】
（付記１５）（５） 前記第１金属層と前記第２金属層とはエッチング特性が異なる付記１１または１３記載の薄膜トランジスタ基板。
(付記１６) 前記第１金属層が高融点金属層であり、前記第２金属層がアルミニウム合金層である付記１５記載の薄膜トランジスタ基板。
【００７７】
【発明の効果】
少ないマスク枚数で、適切な閾値を有するｎチャネルＴＦＴとｐチャネルＴＦＴを作成することができる。
【図面の簡単な説明】
【図１】 本発明の実施例による薄膜トランジスタの製造方法を示す概略断面図である。
【図２】 本発明の実施例による薄膜トランジスタの製造方法を示す概略断面図である。
【図３】 本発明の実施例による薄膜トランジスタの製造方法を示す概略断面図である。
【図４】 本発明の実施例による薄膜トランジスタの製造方法を示す概略断面図である。
【図５】 本発明の実施例による薄膜トランジスタの製造方法を示す概略断面図である。
【図６】 図１〜図５の製造方法によって得られる閾値を説明するためのグラフである。
【図７】 本発明の第２の実施例による薄膜トランジスタ基板の製造方法を概略的に示す断面図である。
【図８】 本発明の第２の実施例による薄膜トランジスタ基板の製造方法を概略的に示す断面図である。
【図９】 本発明の第２の実施例による薄膜トランジスタ基板の製造方法を概略的に示す断面図である。
【図１０】 図７〜図９に示す製造方法によって得られる閾値を説明するためのグラフである。
【図１１】 図１〜図１０に示す実施例によって得られる薄膜トランジスタ基板を用いて作成される液晶表示装置を説明する平面図及び概略断面図である。
【符号の説明】
１ 薄膜トランジスタ基板
２ カラーフィルタ基板
３ 液晶層
１０ 透明基板
１１ 窒化シリコン層
１２ 酸化シリコン層
１３ シリコン層
１５ ゲート絶縁膜
１６ 第１ゲート電極層
１８ 第２ゲート電極層
２４ 第１層間絶縁膜
２７ 導電層
２８ 第２層間絶縁膜
３０ 透明電極
Ｍ レジストマスク
Ｂ ボロン
Ｐ 燐
ＣＦ カラーフィルタ
Ｅｘ エキシマレーザ光
Ｇｄ 画素駆動用ｎチャネルＴＦＴのゲート電極
Ｇｎ ＣＭＯＳ用ｎチャネルＴＦＴのゲート電極
Ｇｐ ＣＭＯＳ用ｐチャネルＴＦＴのゲート電極
Ｇ ゲート配線
ＰＩＸ 画素
ＤＩＳ 表示領域
ＰＥＲ 周辺回路領域
ＳＩＧ 信号配線
ＴＦＴ 薄膜トランジスタ

Claims (2)

  1. （ａ）基板上にｎチャネルトランジスタに適した閾値電圧を有する半導体層を形成する工程と、
    （ｂ）前記半導体層を第１マスクを用いて島状にパターニングし、画素駆動用ＬＤＤ領域付のｎチャネルトランジスタ領域、ＣＭＯＳ用ｎチャネルトランジスタ領域、ＣＭＯＳ用ｐチャネルトランジスタ領域を画定する工程と、
    （ｃ）前記島状にパターニングした半導体層を覆って、ゲート絶縁膜、第１ゲート電極層を形成する工程と、
    （ｄ）前記第１ゲート電極層を第２マスクを用いてパターニングし、ＣＭＯＳ用ｐチャネルトランジスタ領域で開口を有する第１ゲート電極層に加工する工程と、
    （ｅ）前記第１ゲート電極層をマスクとして、前記開口内のＣＭＯＳ用ｐチャネルトランジスタ領域にｎ型不純物をイオン注入して、ｐチャネルトランジスタに適した閾値電圧を生成する工程と、
    （ｆ）工程(ｅ)の後、前記第１ゲート電極層を覆う第２ゲート電極層を形成する工程と、
    （ｇ）前記第２ゲート電極層を第３マスクを用いてエッチングして、ゲート電極形状の第２ゲート電極を形成する工程と、
    （ｈ）前記第２ゲート電極及び第１ゲート電極層をマスクとして、前記ＣＭＯＳ用ｐチャネルトランジスタ領域に高濃度ｐ型不純物のイオン注入を行い、高濃度ソース／ドレイン領域を形成する工程と、
    （ｉ）前記第２ゲート電極をマスクとして、前記第１ゲート電極層をエッチングし、ｎチャネルトランジスタのゲート電極を形成する工程と、
    （ｊ）前記ＣＭＯＳ用ｐチャネルトランジスタ領域及び前記ＬＤＤ領域付ｎチャネルトランジスタ領域のＬＤＤ領域を覆う第４マスクを用いて、高濃度ｎ型不純物をイオン注入し、ｎチャネルトランジスタの高濃度ソース／ドレイン領域を形成する工程と、
    （ｋ）低濃度のｎ型不純物をイオン注入し、前記ＬＤＤ領域付ｎチャネルトランジスタ領域のＬＤＤ領域を形成する工程と、
    を含む薄膜トランジスタ基板の製造方法。
  2. （ａ）基板上にｐチャネルトランジスタに適した閾値電圧を有する半導体層を形成する工程と、
    （ｂ）前記半導体層を第１マスクを用いて島状にパターニングし、ＬＤＤ領域付のｎチャネルトランジスタ領域、ＣＭＯＳ用ｎチャネルトランジスタ領域、ＣＭＯＳ用ｐチャネルトランジスタ領域を画定する工程と、
    （ｃ）前記島状にパターニングした半導体層を覆って、ゲート絶縁膜、第１ゲート電極層を形成する工程と、
    （ｄ）前記第１ゲート電極層を第２マスクを用いてパターニングし、ＣＭＯＳ用ｐチャネルトランジスタ領域を覆い、ｎチャネルトランジスタ領域で開口を有する第１ゲート電極層に加工する工程と、
    （ｅ）前記第１ゲート電極層をマスクとして、前記開口内のｎチャネルトランジスタ領域に低濃度ｐ型不純物をイオン注入して、ｎチャネルトランジスタに適した閾値電圧を生成する工程と、
    （ｆ）工程（ｅ）の後、前記第１ゲート電極層を覆う第２ゲート電極層を形成する工程と、
    （ｇ）前記第２ゲート電極層を第３マスクを用いてエッチングして、ＬＤＤ領域付のｎチャネルトランジスタ領域のＬＤＤ領域まで覆うゲート電極形状とその他のトランジスタ領域のゲート電極形状とを有する第２ゲート電極層を形成する工程と、
    （ｈ）前記第２ゲート電極層及び第１ゲート電極層をマスクとして、ｎチャネルトランジスタ領域に第１の高濃度ｎ型不純物のイオン注入を行い、高濃度ソース／ドレイン領域を形成する工程と、
    （ｉ）前記第２ゲート電極層をマスクとして、前記第１ゲート電極層をエッチングする工程と、
    （ｊ）前記ＣＭＯＳ用ｐチャネルトランジスタ領域を露出し、前記ＬＤＤ領域付ｎチャネルトランジスタ領域の前記第２ゲート電極層上に形成するとともに、前記ＣＯＭＯＳ用ｎチャネルトランジスタ領域を覆う第４マスクを形成する工程と、
    （ｋ）前記第１の高濃度より低い第２の高濃度ｐ型不純物をイオン注入し、前記ｐチャネルトランジスタ領域に高濃度ソース／ドレイン領域を形成する工程と、
    （ｌ）前記第４マスクをエッチングマスクとして、前記第２ゲート電極層をエッチングし、ＬＤＤ領域付ｎチャネルトランジスタのゲート電極をパターニングする工程と、
    （ｍ）低濃度のｎ型不純物をイオン注入し、前記ＬＤＤ領域付ｎチャネルトランジスタ領域にＬＤＤ領域を形成する工程と、
    を含む薄膜トランジスタ基板の製造方法。
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