KR100831881B1 - 박막 반도체 장치 - Google Patents

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Abstract

박막 반도체 디바이스는 화소 어레이부 및 그 주변에 배열된 주변 회로부를 가지며, 상기 화소 어레이부는 화소 전극들 및 상기 화소 전극들을 스위칭하는 화소들용 박막 트랜지스터들을 포함하며, 상기 주변 회로부는 상기 화소들용 박막 트랜지스터들을 구동하는 회로들용 박막 트랜지스터들을 각각 갖는 구동 회로들을 포함하며, 상기 각각의 박막 트랜지스터는 반도체 박막, 게이트 전극 및 그들 사이에 삽입된 게이트 절연막을 갖는 적층 구조를 가지며, 상기 반도체 박막은 상기 게이트 전극의 단부 내부에 있는 채널 영역, 상기 채널 영역 외부에 있는 저농도 도핑 영역, 상기 저농도 도핑 영역 외부에 있는 고농도 도핑 영역 및 상기 저농도 도핑 영역과 고농도 도핑 영역을 서로 분리하는 농도 경계를 가지며, 상기 게이트 전극의 단부로부터 측정된 상기 농도 경계는 상기 화소들용 박막 트랜지스터에서 보다 상기 회로들용 박막 트랜지스터에서 더 내부에 위치된다.
회로들용 박막 트랜지스터, 화소들용 박막 트랜지스터, 박막 반도체 디바이스

Description

박막 반도체 디바이스{Thin-film semiconductor device}
도 1은 본 발명에 따른 박막 반도체 디바이스의 제 1 실시예를 도시하는 부분 단면도.
도 2는 제 2 실시예를 도시하는 부분 단면도.
도 3은 제 3 실시예를 도시하는 부분 단면도.
도 4는 LDD 구조의 일 예를 도시하는 개략도.
도 5는 LDD 구조의 다른 예를 도시하는 개략도.
도 6은 LDD 구조의 또 다른 예를 도시하는 개략도.
도 7은 도 4 내지 6에 도시된 LDD 구조를 갖는 박막 트랜지스터의 드레인 전류/게이트 전압을 도시하는 그래프.
도 8a 내지 8h는 본 발명에 따른 박막 반도체 디바이스를 제조하는 단계들을 도시하는 도면.
도 9는 제 4 실시예를 도시하는 부분 단면도.
도 10은 본 발명에 따른 액정 디스플레이 유닛의 일 예를 도시하는 개략적인 투시도.
* 도면의 주요 부분에 대한 부호의 설명 *
0: 유리 기판 1: 게이트 전극
2: 게이트 질화물 막 3: 게이트 산화물 막
5: 반도체 박막 6; 스토퍼 막
7: 층간 절연막 8: 보호 막
9: 배선 전극 10: 평탄화 막
본 발명은 박막 트랜지스터들의 집적화에 의해 형성된 박막 반도체 디바이스(thin-film semiconductor device)에 관한 것이다. 특히, 본 발명은 화소 어레이부(pixel array section) 및 그 주변에 배열된 주변 회로부(peripheral circuit section)를 가지며, 액티브 매트릭스 형(active matrix type)의 액정 디스플레이 유닛(liquid-crystal display unit)에 대한 구동 기판(driving substrate)으로서 사용되는 박막 반도체 디바이스에 관한 것이다.
액티브 매트릭스 형의 액정 디스플레이 유닛은 스위칭 소자들(switching elements)로서 박막 트랜지스터들을 갖는다. 박막 트랜지스터들에서, 액티브 층(active layer)으로서 동작하는 반도체 박막은 다결정 실리콘(polycrystalline silicon)으로 통상적으로 이루어진다. 다결정 실리콘의 박막 트랜지스터들은 스위칭 소자들용으로만 사용될 뿐만 아니라 회로 소자들용으로도 사용된다. 스위칭 소자들과 회로 소자들의 조합은 하나의 기판 상에 주변 구동 회로들을 형성한다. 또한, 다결정 실리콘의 박막 트랜지스터들은 매우 소형으로 이루어질 수 있다. 그러므로, 각 스위칭 소자는 각 셀 내의 작은 영역에만 결합하고, 그래서 화소의 큰 개구 비(large aperture ratio)를 유발한다. 액티브 매트릭스 형의 액정 디스플레이 유닛들은 크기 면에서 작고 고선명도 디스플레이를 가능하게 하고, 비디오 캠코더들 및 디지털 카메라들의 모니터들, 및 휴대용 전화 단말기들에 적절하다.
불행하게도, 종래의 다결정 실리콘의 박막 트랜지스터들은 9 - 15V 정도의 비교적 높은 구동 전류를 필요로 한다. 그래서, 전력 절감의 관점에서 볼 때 휴대용 전화기들 및 임의의 다른 휴대용 디바이스들에 바람직하지 않은 액정 디스플레이의 증가된 전력 소비를 유발한다. 액티브 매트릭스 형의 액정 디스플레이가 저 전력 소비(low power consumption)로 동작하는 경우, 다결정 실리콘의 박막 트랜지스터들은 저 구동 전압(low driving voltage)으로 동작하는 것이 필요하다. 이것은 다결정 실리콘의 박막 트랜지스터들, 특히 저 전압에서의 큰 전류로 구동하기 위해, 주변 구동 회로용 박막 트랜지스터들을 필요로 한다.
한편, 다결정 실리콘의 박막 트랜지스터들은 이들이, 소위 저온 처리(low-temperature process)에 의해, 약 600-700℃의 유리 전이점(glass transition point)을 갖는 유리 기판 상에 형성될 때 또 다른 단점을 겪는다. 상기 단점은 항복 전압(breakdown voltage)이 특히 n-채널 형 트랜지스터들인 경우에 핫 캐리어들(hot carriers)로 인해 낮아진다는 것이다. 핫 캐리어들에 의한 악화를 방지하기 위한 한 방법은 (적어도) 박막 트랜지스터들의 드레인 단부(drain end)에 LDD 영역(lightly doped drain region)을 형성하도록 하는 것이다. LDD 영역은 드 레인 단부에서의 전계(electric field)의 집중을 완화시킨다. 그러나, 드레인 단부에 형성된 LDD 영역은 박막 트랜지스터의 온-상태 전류(on-stage current)를 필연적으로 낮춘다. 이것은 저 구동 전압에서 큰 전류로 동작하는 박막 트랜지스터의 전력 소비 절감을 달성하는데 장해가 된다.
일본 특개평 제45930/1997에는 핫 캐리어들에 의한 악화를 방지하고 온-상태 전류의 증가를 방지하기 위한 필요들을 충족시키도록 구성된 새로운 박막 트랜지스터를 개시되어 있다. 개시된 구조는 LDD 영역의 일부가 전극의 일부를 덮는 것을 특징으로 한다. 그러나, 게이트 전극 및 LDD 영역의 상대적인 위치가 박막 트랜지스터의 동작 특성들에 미치는 바에 대해서는 개시하고 있지 않다.
화소 어레이부와 주변 회로부가 하나의 기판 상에 형성된 액티브 매트릭스 형의 액정 디스플레이는 주변 구동 회로용 박막 트랜지스터들이 일반적으로 높은 온-상태 전류를 가질 것을 요구한다. 또한 화소 전극들을 스위칭하기 위한 화소 어레이부에 형성된 박막 트랜지스터들이 낮은 누설 전류(오프-상태 전류)를 가질 것을 요구한다. 회로들용 박막 트랜지스터와 화소들용 박막 트랜지스터는 요구되는 특징들 면에서 본질적으로 서로 다르다. 이 상황에 대처하기 위한 기술들은 일본 특개평 제88972/1994 및 189998/1998, 및 WO98/13911에 개시되어 있다. 그러나, 이들은 실제적인 면에서 만족스럽지 않다.
앞서 설명한 관점에서 볼 때, 본 발명은 액티브 매트릭스 형의 액정 디스플레이 같은 박막 반도체 디바이스용으로 사용된 집적화된 박막 트랜지스터들의 구조를 개선함으로써 완성된다. 본 발명의 목적은 저 전력 소비의 높은 양질의 영상 디스플레이에 적합한 박막 반도체 디바이스를 제공하는 것이다. 박막 트랜지스터 디바이스는 저 구동 전압으로 동작하는 회로들용 박막 트랜지스터들 및 적은 누설 전류로 동작하는 화소들용 박막 트랜지스터들로 구성되고, 양 형태들(both types)의 박막 트랜지스터들은 하나의 기판 상에 집적화된다. 본 발명은 화소 어레이부 및 그 주변에 배열된 주변 회로부를 갖는 박막 반도체 디바이스에 관한 것이며, 상기 화소 어레이부는 화소 전극들 및 상기 화소 전극들을 스위칭하는 화소들용 박막 트랜지스터들을 포함하고, 상기 주변 회로부는 구동 회로들을 포함하며, 상기 구동 회로들 각각은 화소들용 박막 트랜지스터들을 구동하는 회로들용 박막 트랜지스터들을 가지며, 상기 박막 트랜지스터들 각각은 반도체 박막, 게이트 전극 및 그들 사이에 삽입된 게이트 절연막으로 구성된 적층 구조(laminate structure)를 가지며, 상기 반도체 박막은 게이트 전극의 단부 안에의 채널 영역, 상기 채널 영역 외부의 저농도 도핑 영역, 및 상기 저농도 도핑 영역과 고농도 도핑 영역을 서로 분리하는 농도 경계(concentration boundary)를 가지며, 상기 게이트 전극의 단부로부터 측정된 상기 농도 경계는 상기 화소들용 박막 트랜지스터에서 보다 상기 회로들용 박막 트랜지스터에서 더 안에 위치된다.
바람직한 실시예에 따라, 회로들용 박막 트랜지스터의 농도 경계는 게이트 전극의 단부 안에 위치되고, 화소들용 박막 트랜지스터의 농도 경계는 게이트 전극의 단부 밖에 위치된다; 또는 회로들용 박막 트랜지스터의 농도 경계는 게이트 전극의 단부로부터 제 1 거리만큼 외부에 위치되고, 화소들용 박막 트랜지스터의 농 도 경계는 게이트 전극의 단부로부터 제 2 거리만큼 외부에 위치되며, 상기 제 1 거리는 상기 제 2 거리보다 더 짧다.
또 다른 바람직한 실시예에 따라, 회로들용 박막 트랜지스터는 드레인 측에 저농도 도핑 영역을 가지만, 소스 측에는 저농도 도핑 영역을 갖지 않는다. 보다 바람직하게는, 각각의 박막 트랜지스터는 그들 사이에 삽입된 게이트 절연막을 갖는 게이트 전극에 반도체 박막이 배치된 바닥 게이트 형(bottom gate type)의 적층 구조를 갖는다.
본 발명은 다음 특징들을 갖는다. 게이트 전극의 단부로부터 측정된 농도 경계는 화소들용 박막 트랜지스터에서보다 회로들용 박막 트랜지스터에서 더 내부에 위치된다. 저농도 도핑 영역(LDD 영역)과 고농도 도핑 영역(드레인 영역과 소스 영역)을 서로 분리하는 농도 경계는 게이트 전극의 단부로부터 내부를 향하여 움직일 때 온-상태 전류가 증가하고, 게이트 전극의 단부로부터 외부를 향하여 움직일 때 누설 전류가 감소한다. 이것은 본 발명의 발명자들에 의해 발견되었다. 게이트 전극의 단부에 대하여 농도 경계의 위치를 조절하는 것은 회로들용 박막 트랜지스터와 화소들용 박막 트랜지스터의 동작 특성들을 최적화한다. 그 결과, 화소 어레이부에서 영상의 질을 저하시키지 않고 주변 회로부에서의 전력 소비의 감소를 가져온다.
본 발명의 실시예들은 첨부된 도면들을 참조하여 이하 더 상세히 설명될 것이다. 도 1은 본 발명에 관련된 박막 반도체 디바이스의 제 1 실시예를 도시하는 개략적인 부분 단면도이다. 이 반도체 디바이스는 화소 어레이부와 그 주변에 배열된 주변 회로부로 구성된다. 화소 어레이부는 화소 전극(11)과 화소 스위칭용 박막 트랜지스터(TFT-PXL)를 포함한다. 이 실시예에서, TFT-PXL은 이중 게이트 형(dual gate type)의 바닥 게이트 구조(bottom-gate structure)를 가지며, n-채널 형이다. 한편, 주변 회로부는 회로용 박막 트랜지스터(TFT-CKT)로 구성된 구동 회로를 포함한다. 이 구동 회로는 화소들용 박막 트랜지스터(TFT-PXL)를 구동한다. 도 1은 단일-게이트 형의 바닥 게이트 구조를 갖는 n-채널 형의 단 하나의 TFT-CKT를 도시한다. 각각의 박막 트랜지스터 TFT-PXL 및 TFT CKT는 반도체 박막(5) 및 그 사이에 삽입된 게이트 절연막들(2,3)을 갖는 게이트 전극(1)으로 구성된 적층 구조를 갖는다. 반도체 박막(5)은 다결정 실리콘으로부터 형성된다. 게이트 절연막은 게이트 질화물막(2)과 게이트 산화물막(3)으로 구성된 적층 구조를 갖는다. 부수적으로, 이러한 박막 트랜지스터들(TFT-PXL, TFT-CKT)은 유리 같은 절연 가판(0) 상에 집적화에 의해 형성된다.
반도체 박막(5)은 각각의 박막 트랜지스터의 소자 영역에 따라 패턴화된다. 패턴화된 반도체 박막(5)은 게이트 전극(1)의 단부들(E) 내부에 위치된 채널 영역(ch), 상기 채널 영역(ch)으로부터 외부로 확장하는 저농도 도핑 영역들(LDD 영역들), 상기 LDD 영역들로부터 외부로 확장하는 고농도 도핑 영역들(소스 영역(S) 및 드레인 영역(D)), 및 상기 고농도 도핑 영역으로부터 상기 저농도 도핑 영역을 분리하는 농도 경계(B)를 갖는다. 부수적으로, 각각의 박막 트랜지스터의 채널 영역(ch)은 스토퍼막(stopper film; 6)으로 보호된다. 상술한 바와 같이 구성된 박막 트랜지스터들(TFT-PXL , TFT-CKT)은 층간 절연막(7)과 보호 막(8)으로 덮힌다. 보호막(8) 상에는 배선 전극(wiring electrode;9)이 형성된다. 각각의 배선 전극(9)은 층간 절연막(7)과 보호 막(8)을 개통하는 컨텍트 홀(contact hole)을 통해 각각의 박막 트랜지스터의 소스 영역(S)과 드레인 영역(D)에 전기적으로 연결된다. 배선 전극(9)은 평탄화 막(planarizing film; 10)으로 덮힌다. 평탄화 막(10) 상에는 소정의 패턴에 따라 화소 전극(11)이 형성된다.
본 발명은 회로들용 박막 트랜지스터 TFT-CKT가 게이트 전극의 단부(E)로부터 측정된 농도 경계(B)의 위치(X)가 후자보다 전자의 더 내부에 있는 화소들용 박막 트랜지스터 TFT-PXL과는 다르다는 것을 특징으로 한다. 다시 말해, 박막 트랜지스터들은 X1, X2 < X3, X4, X5, X6의 관계를 만족하는 방식으로 집적화에 의해 형성된다. 도 1에서, 좌측의 박막 트랜지스터들은 주변 회로부용 n-채널 TFT-CKT를 나타내고, 우측의 박막 트랜지스터는 2개의 게이트 전극들(1)이 공통 전위를 갖는 화소들용 멀티게이트 형 TFT-PXL을 나타낸다. 도 1에서, 주변 회로부용 p-채널 TFT-CKT는 도시하지 않았다. 각각의 박막 트랜지스터에서, 게이트 전극의 단부(E)와 (LDD 단부로 언급된) 농도 경계(B) 사이의 거리는 도 1에 도시된 바와 같이 좌측부터 우측으로 X1, X2, X3, X4, X5, X6로 표시된다. X1과 X2 각각은 TFT-CKT의 게이트 단부(E)와 LDD 단부(B)사이의 거리를 나타내고, X3 내지 X6는 각각 TFT-PXL의 게이트 단부(E)와 LDD 단부(B)사이의 거리를 나타낸다. TFT-CKT는 높은 온-상태 전류를 가질 것을 필요로하는 반면, TFT-PXL은 낮은 누설 전류를 가질 것을 필요로한다. 이러한 요구들은 0 < X1, X2 < X3, X4, X5, X6의 관계를 만족할 때 충족된다. 게이트 전극(1)의 내부 및 외부를 향하는 거리들은 부(negative)와 정(positive)으로 각각 취해진다.
도 2는 본 발명에 따른 박막 반도체 디바이스의 제 2 실시예를 개략적으로 도시하는 부분적인 단면도이다. 도 1의 참조 부호들은 대응하는 부분들에 대해서는 도 2에서 사용된다. 이 실시예는 회로들용 박막 트랜지스터 TFT-CKT가 게이트 전극(1)의 단부(E) 내부에 있는 농도 경계(B)를 갖고, 화소들용 박막 트랜지스터 TFT-PXL이 각각의 게이트 전극(1)의 단부(E) 외부에 있는 농도 경계(B)를 갖는다는 것을 특징으로 한다. 다시 말해, X1, X2 < 0 < X3, X4, X5, X6의 관계가 있다. 이 관계는 상술한 제 1 실시예에서와는 다르다. 즉, TFT-CKT의 LDD단부는 제 1 거리만큼 게이트 전극의 단부로부터 더 외부에 있고, TFT-PXL의 LDD단부는 제 2 거리만큼 게이트 전극의 단부로부터 더 외부에 있다. 다시 말해, TFT-CKT 와 TFT-PXL 모두에서 LDD 단부는 게이트 전극의 단부 외부에 있다. 제 1 거리는 제 2 거리보다 더 짧다.
도 3은 본 발명에 따른 박막 반도체 디바이스의 제 3 실시예를 개략적으로 도시하는 부분 단면도이다. 도 1에서의 참조 부호들은 대응하는 부분들에 대해 도 3에서 사용된다. 이 실시예는 TFT-CKT가 드레인 측(D)에 저농도 도핑 영역(LDD 영역)을 가지지만, 소스 측(S)에 저농도 도핑 영역(LDD 영역)을 갖지 않는 것을 특징으로 한다. 그러한 비대칭 구조의 TFT-CKT는 온-상태 전류가 항상 고정된 방향으로 흐르는 회로들의 그 부분에 대해 사용될 수 있다. 다시 말해, LDD 영역은 드레인이 고정될 때 전계 집중을 완화하고 LDD영역의 부재는 온-상태 전류의 많은 양이 소스 영역으로부터 취해지도록 허용한다. 제 3 실시예에서도, X2 < X3, X4, X5, X6의 관계가 만족하고, 그래서 TFT-CKT는 높은 온-상태 전류를 가지며 TFT-PXL은 누설 전류를 억제한다.
도 4 내지 7을 참조하여 본 발명의 이론적인 설명을 이하 기술한다. 도 4 내지 6은 박막 트랜지스터의 LDD 구조를 도시한다. 도 7은 도 4 내지 도 6에 도시된 각각의 LDD 구조에 대응하는 박막 트랜지스터의 드레인 전류/게이트 전압 특성들을 도시한다. 도 4 내지 6에서, 거리(X)는 'X = (LDD 단부 B) - (게이트 단부 B)'로 규정되고, 양 위치들(B,E)은 좌표의 원점(0)으로서 게이트 단부(E)로부터 측정된다. 게이트 단부(E)의 외부를 향해 측정된 거리는 정으로서 취해지고, 게이트 단부(E)의 내부로 향해 측정된 거리는 부로서 취해진다. 도 4에 도시된 LDD 구조에서, 상기 채널 영역(ch)의 세로 방향을 따른 LDD 영역이 게이트 단부(E)의 외부이기 때문에, X > 0 이다. 이 LDD 구조는 도 7의 "a"곡선으로 표시된 바와 같은 드레인 전류/게이트 전압 특성들을 갖는다. 게이트 전압이 부일 때 다음 사항들이 일어난다. 게이트 전극이 LDD 영역과 겹치는 부분에서, LDD 영역은 게이트 전계에 의해 영향을 받고 반전 층(inversion layer)이 형성된다. 게이트 단부의 외부의 LDD 영역은 높은 저항을 유지하는데, 이는 게이트 전계에 의해 영향을 받지 않아 게이트 단부에서 전계가 낮게 유지되기 때문이다. 그러므로, 도 4에 도시된 LDD 구조는 누설 전류가 그의 오프 영역에서 충분히 낮고 온-상태 전류가 높은 LDD 저항으로 인해 감소되는 방식으로 동작한다. 따라서, 도 4에 도시된 LDD 구조는 화소들용 박막 트랜지스터들에 적합하다.
반대로, 도 6에 도시된 LDD 구조에서는, LDD 단부(B)가 게이트 단부(E) 내부에 있기 때문에, x < 0 이다. 이 LDD구조는 도 7의 특성 곡선 "c"를 갖는다. LDD 영역이 게이트 전극과 완전히 겹치기 때문에, 전체 LDD 영역은 게이트 전압이 부일 때 반전층을 구성한다. 결과적으로, 드레인 단부에서의 밴드는 매우 많이 구부러지고 전계는 드레인 단자에서 더 집중된다. 그 결과 게이트 바이어스는 부 방향으로 증가되고 누설 전류는 터널 전류(tunnel current)로 인해 감소된다. 한편, 게이트 바이어스가 정인 포화 전류 영역(saturated current region)에서는, 축적 층(accumulation layer)이 변조로 인해 형성되고, 또한 온 상태 전류가 LDD 저항으로부터 기여하지 않고 증가한다. 핫 캐리어들은 게이트 바이어스가 좁은 영역에 대응하는 서브-임계값 영역에서만 발생한다. 그러므로, LDD는 핫 캐리어들이 발생하는 영역에서 변조를 거의 착수할 수 없다. 따라서, LDD 영역은 드레인 단부에서 전계를 완화하도록 충분히 기여한다. 다시 말해, 도 6에 도시된 LDD 구조는 핫 캐리어들의 발생을 억제하는 반면 포화 영역에서 온-상태 전류를 증가시킬 수 있다. 따라서, 이 LDD 구조는 주변 회로부용 박막 트랜지스터들에 적합하다.
도 5는 게이트 단부(E)가 LDD 단부(B)와 일치하고 X = 0인 다른 LDD 구조를 도시한다. 이 LDD 구조에 대응하는 박막 트랜지스터는 도 7의 곡선 "b"로 도시된 드레인 전류/게이트 전압 특성들을 갖는다. 이 구조에서, 포화 영역의 전류는 도 4에 도시된 구조에서 보다 더 증가하고, 오히려 도 6에 도시된 구조에서의 것과 유사하다. 이 구조의 누설 전류는 도 4에 도시된 구노의 것과 도 6에 도시된 구조의 것 사이의 중간 정도이다.
본 발명에 따른 박막 반도체 디바이스를 제조하기 위한 방법의 일 실시예에 대한 더 상세한 설명은 도 8a 내지 8h를 참조하여 이하 기술된다. 이 실시예는 저온 처리에 의해 유리 기판(0) 상에 바닥 게이트 형(bottom gate type)의 박막 트랜지스터들을 집적화하는 것에 관한 것이다. 이 도면들은 화소들용 멀티게이트 구조의 2개의 박막 트랜지스터들을 우측 반에 도시하고, 회로들용 2개의 박막 트랜지스터들을 좌측 반에 도시한다. 하나는 n-채널 형으로 구성되고, 다른 하나는 p-채널 형으로 구성된다. 도 8a에 도시된 바와 같이, 절연 기판(0) 상에 Mo, Ti, Ta 및 W 같은 고 융점 금속(high-melting metal)의 30-300nm 두께의 막을 형성함으로써 공정이 시작된다. 상기 금속 막은 게이트 전극(1)이 형성되도록 패턴화를 착수한다.
그 뒤, 게이트용 실리콘 질화물(SiNX)의 50nm 두께의 막(2)이 도 8b에 도시된 바와 같이 플라즈마 CVD, 기상 CVD, 감소된 압력 CVD 등에 의해 형성된다. 이 막 상에는 게이트용 실리콘 산화물(SiO2)의 대략 100nm 두께의 막(3)이 연속해서 형성된다. 이 막 상에는 비정질 실리콘의 대략 80nm 두께의 반도체 막(4)이 연속해서 형성된다. 이 단계 다음에는 공정이 플라즈마 CVD를 채용하는 경우, 막으로부터 수소를 제거하기 위해 질소 분위기 또는 진공에서 약 한 시간 동안 400-450 ℃에서 어닐링된다. 이 어닐링 단계 이후, 비정질 실리콘이 엑시머 레이저 어닐링(excimer laser annealing; ELA)에 의해 다결정 실리콘으로 덮혀진다. 엑시머 레이저 어닐링은 엑시머 레이저 빔으로 비정질 실리콘을 조사하는 것으로 이루어지고, 그에 의해 그것을 용해로부터 냉각중인 다결정 실리콘으로 덮는다.
그 뒤, 대략 SiO2의 100-300 nm 두께의 막이 도 8c에 도시된 바와 같이 형성된다. 이 막은 후면 노출(back surface exposure)에 의해 패턴화를 착수하여, 스토퍼 막(6; stopper film)이 형성된다. 이 패턴화는 SiO2 막에 포토레지스트를 적용하고, 마스크로서 게이트 전극(1)을 사용하여 기판(2)을 통과하는 광으로 포토레지스터 막을 노출시킴으로써, 달성되어, 게이트 전극(1)에 따른 패턴화가 포토레지스트 막에 형성된다. 포토레지스트 막에 형성된 패턴을 마스크로서 사용하여 하부에 놓인 SiO2 상에 에칭을 실행한다. 이 방식에서, 게이트 전극(1)과 배열된 스토퍼 막(6)이 형성된다. 도 8d에 도시된 단계에서, 비교적 가벼운 도핑을 위한 인(p) 이온 주입(ion implantation)은 마스크로서 스토퍼 막(6)을 사용하여 실행되어, LDD영역이 형성된다. 이 이온 주입은 기판(0)의 전체 표면 상에 실행된다. 그러므로, 스토퍼 막(6)이 덮히지 않은 부분을 제외한 반도체 막(5)이 저농도 도핑 영역이 되고, 스토퍼 막(6)이 덮혀진 부분은 채널 영역(ch)으로 남는다. LDD 에 대한 이온 주입은 5-10KeV의 가속 전압(accelerating voltage) 및 5×1012 내지 1.5 ×1013/cm2의 도우즈에서 수행된다.
도 8e에 도시된 단계에서, n-채널 TFT를 형성하기 위한 이온 주입이 후술되는 방식으로 수행된다. Pch-TFT-CKT가 되는 부분은 레지스트 마스크(resist mask; RST1)으로 덮히고, Nch-TFT-CKT 및 Nch-TFT-PXL이 되는 부분들은 레지스터 마스크들(RST2, RST3, RST4)로 덮힌다. 무거운 도핑을 위한 인(P) 이온 주입은, Nch-TFT를 위한 소스 영역(S)과 드레인 영역(D)을 형성하도록, 이러한 마스크들(RST1 내지 RST4)을 통해 수행된다. 이 실시예에서, 다결정 반도체 막(5)으로의 인 이온 주입 은 10 KeV의 가속 전압과 1 × 1015/cm2의 도우즈로 수행된다. 이 도면에 도시된 바와 같이, LDD 영역은 레지스트 마스크들(RST2, RST3, RST4)로 덮혀진 그러한 부분들에 결과적으로 형성된다. 이 실시예에서, 레지스트 마스크들(RST)은 Nch-TFT-CKT의 LDD 영역이 게이트 전극(1) 안에 있고 Nch-TFT-PXL의 LDD 영역이 게이트 전극(1)의 밖에 있도록 패턴화된다. 상술한 바와 같이, 바닥 게이트 형의 박막 트랜지스터는, 소스 및 드레인을 형성하기 위해 사용된 레지스터 패널에 의해, 회로들용 박막 트랜지스터와 화소들용 박막 트랜지스터들 사이의 최적 LDD 거리를 용이하게 설정하는 것을 가능하게 한다.
도 8f에 도시된 단계에서, 사용되고 있던 레지스터 마스크들(RST1 내지 RST4)이 제거되고, 새로운 레지스트 마스크(RST5)가 p-채널 박막 트랜지스터를 위해 형성된다. 이 레지스트 마스크는 Nch-TFT-CKT 및 Nch-TFT-PXL를 덮는다. RST5로 마스크된 다결정 반도체 박막(5)은 10 KeV의 가속 전압과 1×1015/cm2의 도우즈로 보론(B) 이온 주입을 착수한다. 이 방식에서, 소스 영역(S)과 드레인 영역(D)이 형성된다. Nch-TFT-CKT와는 달리 Pch-TFT-CKT는 LDD 영역에 제공되지 않는다. 일반적으로, n-채널 박막 트랜지스터는 드레인 단부에 전계의 집중을 완화시키기 위해 LDD 구조를 필수적으로 필요로 하는 반면, p-채널 박막 트랜지스터는 LDD 영역을 필수적으로 필요로 하지 않는다. 말할 것도 없이, p-채널 박막 트랜지스터는 LDD 영역을 가질 수 있다. TFT-PXL은 도시된 n-채널 형의 것과는 반대로 p-채널 형의 것이 될 수 있다. 이 경우에도 역시, LDD 영역은 바람직하게는 회로들용 박막 트랜지스 터에서는 짧게 되어야 하고 화소들용 박막 트랜지스터에서 길게되어야 한다.
도 8g에 도시된 단계에서, 사용되어 왔던 레지스트 마스크(RST5)가 제거되고, 반도체 박막(5)에 주입되어 왔던 불순물이 ELA, RTA(rapid thermal annealing) 또는 로 어닐링(furnace annealing)에 의해 활성화된다. 반도체 막(5)에 에칭이 가해져서, 각각의 박막 트랜지스터를 위한 영역이 형성된다. 이 에칭은 스토퍼 막(6)을 구성하는 SiO2의 불필요한 부분들을 제거하기 위해 수행된다. SiO2의 층간 절연막(100-200nm 두께)은 반도체 박막(5)과 스토퍼 막(6) 상에 형성된다. SiNX의 보호 막(8)(100-200nm 두께)이 연속적으로 형성된다. 기판(0)은 질소 분위기에서 2 시간 동안 350-400℃에서 어닐링되어, 보호 막(8)과 층간 절연막(7)에 포함된 수소가 반도체 막(5)으로 도입된다.
도 8h에 도시된 마지막 단계에서는, 층간 절연막(7)과 보호 막(8)에 컨텍트 홀들이 형성된다. 배선 전극들(9)은 알루미늄으로 스퍼터링(sputtering)에 의해 형성된다. 평탄화 막(10)은 아크릴 유기 수지(acrylic organic resin) 또는 SOG로 코팅됨으로써 형성된다. 컨텍트 홀은 평탄화 막(10)에 형성된다. 컨텍트 홀 상에는 화소 전극(11)을 형성하도록 연속하여 패턴화되는 ITO 또는 IXO의 투명 전도성 막(transparent conductive film)이 형성된다. 상술한 단계들 이후, 화소들용 n-채널 박막 트랜지스터(Nch-TFT-PXL)와 회로들용 박막 트랜지스터들(Nch-TFT-CKT, Pch-TFT-CKT)로 구성된 박막 반도체 디바이스가 얻어진다.
도 9는 본 발명에 따른 박막 반도체 디바이스의 제 4 실시예를 개략적으로 도시하는 단면도이다. 도 1의 참조 부호들은 대응하는 부분들에 대해 도 9에서 사용된다. 이 실시예는 바닥 게이트 구조가 아니라 상단 게이트 구조(top gate structure)이다. 이것은 절연 기판(0) 상에 형성된 아래에 놓인 질화물 막(6a)과 산화물 막(6b)을 갖는다. 산화물 막(6b) 상에는 각 TFT의 영역에 따라 패턴화된, 다결정 실리콘의 반도체 박막(5)이 형성된다. 이 영역은 게이트 절연막(23)으로 덮히고, 게이트 전극(1)이 그 위에 형성된다. 이 실시예에서도, 역시 회로들용 n-채널 박막 트랜지스터(Nch-TFT-CKT)는 화소들용 n-채널 박막 트랜지스터(Nch-TFT-PXL)와는 전자의 LDD 단부로부터의 거리(X2)가 후자의 LDD단부로부터의 거리(X3)보다 더 짧아 서로 다르다. 다시 말해, X2 < X3이다. 이것은 온-상태 전류가 회로들용 박막 트랜지스터에서 증가하고 누설 전류가 화소들용 박막 트랜지스터에서 감소함을 의미한다.
도 10은 본 발명에 따른 박막 반도체 디바이스에 의해 구동되는 액티브 매트릭스 형의 액정 디스플레이 유닛의 일예를 개략적으로 도시하는 투시도이다. 액정 디스플레이 유닛은 그 사이에 유지되는 한 쌍의 절연 기판들(0,102)과 전기 광학 기판(103)으로 구성된 패널 구조(panel structure)를 갖는다. 전기 광학 기판(103)은 액정 물질이다. 더 낮은 기판(0) 상에는 화소 어레이부(104)와 주변 회로부를 집적화함으로써 형성된다. 주변 회로부는 수직 구동 회로(105)와 수평 구동 회로(106)로 분할된다. 화소 어레이부(104)는 행(row)을 형성하는 게이트 배선들(109) 및 열을 형성하는 신호 배선들(110)을 갖는다. 두 배선들의 각각의 교차점에서는 화소 전극(11)과 상기 화소 전극(11)을 구동하기 위한 박막 트랜지스터(TFT)가 형성된다. 박막 트랜지스터(TFT)는 대응하는 게이트 배선(109)에 연결된 그의 게이트 전극을 가지며, 대응하는 화소 전극(11)에 연결된 그의 드레인 영역을 갖고, 대응하는 신호 배선(110)에 연결된 그의 소스 영역을 갖는다. 게이트 배선(109)은 수직 구동 회로(105)에 연결되고, 신호 배선(110)은 수평 구동 회로(106)에 연결된다. 본 발명에 따른 최적 LDD 길이는 수직 구동 회로(105) 및 수평 구동 회로(106)에 포함된 박막 트랜지스터들과 화소 전극(11)을 스위칭 하기 위한 박막 트랜지스터에서 중요한 장소를 갖는다.
상술한 바와 같이, 본 발명은 온 상태의 전류를 높게 유지하는 주변 구동 회로들용 박막 트랜지스터 및 누설 전류를 낮게 유지하는 화소들용 박막 트랜지스터를 용이하게 실현할 수 있도록 한다. 더욱이, 본 발명은 저 전압으로 구동될 수 있는 주변 회로부용 박막 트랜지스터들 및 낮은 누설 전류를 갖는 화소들용 박막 트랜지스터들을 동일한 기판 상에 집적화할 수 있도록 한다. 그러한 박막 트랜지스터들은 저 전력 소비의 높은 양질의 액정 디스플레이 유닛들에 대해 유용하다. 다시 말해, 본 발명은 액정 디스플레이 유닛들의 전력 절감에 기여한다. 본 발명은 또한, 높은 기능성 회로들의 집적화로 제공되는 소위 시스템 디스플레이에 매우 많은 기여한다.

Claims (20)

  1. 화소 어레이부(pixel array section) 및 그 주변에 배열된 주변 회로부(peripheral circuit section)를 갖는 박막 반도체 디바이스(thin-film semiconductor device)에 있어서,
    상기 화소 어레이부는 화소 전극들과 상기 화소 전극들을 스위칭하는 화소들용 박막 트랜지스터들을 포함하며, 상기 주변 회로부는 상기 화소들용 박막 트랜지스터들을 구동하는 회로들용 박막 트랜지스터들을 각각 갖는 구동 회로들을 포함하며, 상기 각각의 박막 트랜지스터는 반도체 박막, 게이트 전극 및 그들 사이에 삽입된 게이트 절연막을 갖는 적층 구조(laminate structure)를 가지며, 상기 반도체 박막은 상기 게이트 전극의 단부 내부에 있는 채널 영역, 상기 채널 영역 외부에 있는 저농도 도핑 영역(lightly doped region), 상기 저농도 도핑 영역 외부에 있는 고농도 도핑 영역(heavily doped region) 및 상기 저농도 도핑 영역과 고농도 도핑 영역을 서로 분리하는 농도 경계(concentration boundary)를 가지며, 상기 게이트 전극의 단부로부터 측정된 상기 농도 경계는 상기 화소들용 박막 트랜지스터에서보다 상기 회로들용 박막 트랜지스터에서 더 내부에 위치하는, 박막 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 회로들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부 내부에 위치되고, 상기 화소들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부 외부에 위치되는, 박막 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 회로들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부로부터 제 1 거리 만큼 외부에 위치되고, 상기 화소들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부로부터 제 2 거리 만큼 외부에 위치되며, 상기 제 1 거리는 상기 제 2 거리보다 더 짧은, 박막 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 회로들용 박막 트랜지스터는 드레인 측에서는 저농도 도핑 영역을 갖지만, 소스 측에서는 저농도 도핑 영역을 갖지 않는, 박막 반도체 디바이스.
  5. 제 1 항에 있어서,
    각각의 박막 트랜지스터는, 사이에 삽입된 게이트 절연막을 갖는 상기 게이트 전극 상에 상기 반도체 박막이 배치되는 바닥 게이트 형(bottom gate type)의 적층 구조를 갖는, 박막 반도체 디바이스.
  6. 소정의 공간이 사이에 유지되어 함께 결합된 한 쌍의 기판들 및 상기 공간에 유지되는 액정 물질(liquid crystal material)을 갖는 액정 디스플레이 유닛에 있어서,
    상기 기판들 중 하나는 화소 어레이부 및 그 주변에 배열된 주변 회로부를 가지며, 상기 기판들 중 다른 하나는 상기 화소 어레이부와 대면하는 전극들을 가지며, 상기 화소 어레이부는 화소 전극들 및 그들을 스위칭하기 위한 화소들용 박막 트랜지스터들을 포함하며, 상기 주변 회로부는 상기 화소들용 박막 트랜지스터들을 구동하는 회로들용 박막 트랜지스터들을 가지며, 상기 각각의 박막 트랜지스터는 반도체 박막, 게이트 전극 및 그들 사이에 삽입된 게이트 절연막을 갖는 적층 구조를 가지며, 상기 반도체 박막은 상기 게이트 전극의 단부 내부에 있는 채널 영역, 상기 채널 영역 외부에 있는 저농도 도핑 영역, 상기 저농도 도핑 영역 외부에 있는 고농도 도핑 영역 및 상기 저농도 도핑 영역과 고농도 도핑 영역을 서로 분리하는 농도 경계를 가지며, 상기 게이트 전극의 단부로부터 측정된 상기 농도 경계는 상기 화소들용 박막 트랜지스터에서보다 상기 회로들용 박막 트랜지스터에서 더 내부에 위치되는, 액정 디스플레이 유닛.
  7. 제 6 항에 있어서,
    상기 회로들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부 내부에 위치되고, 상기 화소들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부 외부에 위치되는, 액정 디스플레이 유닛.
  8. 제 6 항에 있어서,
    상기 회로들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부로부터 제 1 거리만큼 외부에 위치되고, 상기 화소들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부로부터 제 2 거리만큼 외부에 위치되고, 상기 제 1 거리는 상기 제 2 거리보다 더 짧은, 액정 디스플레이 유닛.
  9. 제 6 항에 있어서,
    상기 회로들용 박막 트랜지스터는 드레인 측에서는 저농도 도핑 영역을 갖지만, 소스 측에서는 저농도 도핑 영역을 갖지 않는, 액정 디스플레이 유닛.
  10. 제 6 항에 있어서,
    각각의 박막 트랜지스터는, 사이에 삽입된 게이트 절연막을 갖는 상기 게이트 전극 상에 상기 반도체 박막이 배치되는 바닥 게이트 형의 적층 구조를 갖는, 액정 디스플레이 유닛.
  11. 화소 어레이부 및 그 주변에 배열된 주변 회로부를 갖는 박막 반도체 디바이스의 제조 방법에 있어서,
    상기 화소 어레이부는 화소 전극들 및 상기 화소 전극들을 스위칭하는 화소들용 박막 트랜지스터들을 포함하며, 상기 주변 회로부는 상기 화소들용 박막 트랜지스터들을 구동하는 회로들용 박막 트랜지스터들을 각각 갖는 구동 회로들을 포함하며, 상기 방법은 반도체 박막, 게이트 전극 및 그들 사이에 삽입된 게이트 절연막을 적층함으로써 상기 박막 트랜지스터를 형성하는 단계와, 상기 게이트 전극의 단부 내부에 있는 채널 영역, 상기 채널 영역 외부에 있는 저농도 도핑 영역, 상기 저농도 도핑 영역 외부에 있는 고농도 도핑 영역 및 상기 저농도 도핑 영역과 고농도 도핑 영역을 서로 분리하는 농도 경계를 갖는 상기 반도체 막을 형성하는 단계를 포함하며, 상기 게이트 전극의 단부로부터 측정된 상기 농도 경계는 상기 화소들용 박막 트랜지스터에서보다 상기 회로들용 박막 트랜지스터에서 더 내부에 위치되는, 박막 반도체 디바이스의 제조 방법.
  12. 제 11 항에 있어서,
    상기 회로들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부 내부에 형성되며, 상기 화소들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부 외부에 형성되는, 박막 반도체 디바이스의 제조 방법.
  13. 제 11 항에 있어서,
    상기 회로들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부로부터 제 1 거리만큼 외부에 형성되며, 상기 화소들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부로부터 제 2 거리만큼 외부에 형성되며, 상기 제 1 거리는 상기 제 2 거리보다 더 짧은, 박막 반도체 디바이스의 제조 방법.
  14. 제 11 항에 있어서,
    상기 회로들용 박막 트랜지스터는 드레인 측에 형성된 저농도 도핑 영역을 갖지만, 소스 측에 형성된 저농도 도핑 영역을 갖지 않는, 박막 반도체 디바이스의 제조 방법.
  15. 제 11 항에 있어서,
    상기 박막 트랜지스터는 사이에 삽입된 게이트 절연막을 갖는 상기 게이트 전극 상에 상기 반도체 박막이 배치되는 바닥 게이트 형으로 형성되는, 박막 반도체 디바이스의 제조 방법.
  16. 소정의 공간이 사이에 유지되어 함께 결합된 한 쌍의 기판들 및 상기 공간에 유지되는 액정 물질을 갖는 액정 디스플레이 유닛의 제조 방법에 있어서,
    상기 기판들 중 하나는 화소 어레이부 및 그 주변에 배열된 주변 회로부를 가지며, 상기 기판들 중 다른 하나는 상기 화소 어레이부에 대면하는 전극들을 가지며, 상기 화소 어레이부는 화소 전극들 및 그들을 스위칭 하기 위한 화소들용 박막 트랜지스터들을 포함하며, 상기 주변 회로부는 상기 화소들용 박막 트랜지스터들을 구동하기 위한 회로들용 박막 트랜지스터들을 갖는 구동 회로들을 포함하며, 상기 방법은 반도체 박막, 게이트 전극 및 그들 사이에 삽입된 게이트 절연막을 적층함으로써 각각의 박막 트랜지스터를 형성하는 단계를 포함하며, 상기 반도체 박막은 상기 게이트 전극의 단부 내부에 형성된 채널 영역, 상기 채널 영역 외부에 형성된 저농도 도핑 영역, 상기 저농도 도핑 영역 외부에 형성된 고농도 도핑 영역 및 상기 저농도 도핑 영역과 고농도 도핑 영역을 서로 분리하도록 형성된 농도 경계를 가지며, 상기 게이트 전극의 단부로부터 측정된 상기 농도 경계는 상기 화소들용 박막 트랜지스터에서보다 상기 회로들용 박막 트랜지스터에서 더 내부에 형성되는, 액정 디스플레이 유닛의 제조 방법.
  17. 제 16 항에 있어서,
    상기 회로들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부 내부에 형성되며, 상기 화소들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부 외부에 형성되는, 액정 디스플레이 유닛의 제조 방법.
  18. 제 16 항에 있어서,
    상기 회로들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부로부터 제 1 거리만큼 외부에 형성되며, 상기 화소들용 박막 트랜지스터의 농도 경계는 상기 게이트 전극의 단부로부터 제 2 거리만큼 외부에 형성되며, 상기 제 1 거리는 상기 제 2 거리보다 더 짧은, 액정 디스플레이 유닛의 제조 방법.
  19. 제 16 항에 있어서,
    상기 회로들용 박막 트랜지스터는 드레인 측에 형성된 저농도 도핑 영역을 갖지만, 소스 측에 형성된 저농도 도핑 영역을 갖지 않는, 액정 디스플레이 유닛의 제조 방법.
  20. 제 16 항에 있어서,
    상기 박막 트랜지스터는 사이에 삽입된 게이트 절연막을 갖는 상기 게이트 전극 상에 상기 반도체 박막이 배치되는 바닥 게이트 형으로 형성되는, 액정 디스플레이 유닛의 제조 방법.
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