JP4633434B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、薄膜トランジスタを有する半導体装置およびその製造方法に関し、特に多結晶シリコン薄膜を用いた半導体装置およびその製造方法に関する。
近年、フラットパネルディスプレイとして、液晶表示装置や有機ＥＬ表示装置が用いられている。表示画素ごとに薄膜トランジスタ（ＴＦＴ）などのスイッチング（アクティブ）素子を備えたアクティブマトリクスを用いると、表示装置の機能を高めることができる。このようなアクティブマトリクス基板は、ＰＣ（パーソナルコンピュータ）、携帯電話等に広く用いられている。
ガラス基板上に薄膜トランジスタ（ＴＦＴ）を形成する場合、ガラス基板の耐熱温度の制限から、当初は非晶質シリコン層を用いていた。近年、非晶質シリコン層を多結晶化することにより、又は最初から多結晶シリコン層を堆積することにより、非晶質シリコントランジスタに較べ、移動度を大幅に向上させた高性能の多結晶シリコントランジスタが得られるようになっている。多結晶シリコン層を用いる場合、同一基板上に駆動回路を搭載することもできる。このような構成により、さらなる高性能化、低消費電力化を目指し、開発が進められている。
線状のエキシマレーザ光で、アモルファスシリコン層を走査し、多結晶化する技術が用いられている。大面積のアモルファスシリコン層の結晶化を効率的に行なうことができる。但し、得られる多結晶シリコンの粒径は小さい。
ＴＦＴの性能をさらに高度化するために、新たな結晶化技術も提案されている。連続波（ＣＷ）レーザを用い、ラテラル成長を生じさせると、より大きな結晶粒径を得る事ができると言われている。ＣＷレーザはスポット状であり、半導体層を島状に加工した後、結晶化を行なうことが多い。
液晶表示装置の駆動回路は、高速動作が望ましい、表示コントローラ、シフトレジスタを含む。高速動作が要求されるＴＦＴは、チャネル長を短くし、ＬＤＤ構造を持たないことが好ましい。このため、回路の電源電圧は小さい方が望ましい。一般的に、電源電圧を下げるには、ＴＦＴの閾値も下げる必要があり、ゲート絶縁膜を薄膜化する必要がある。
液晶表示装置の駆動回路は、高耐圧が望ましい出力バッファ、レベルシフタ、アナログスイッチも含む。これらの回路のＴＦＴは、高速動作より高耐圧を必要とする。画素用ＴＦＴも高速動作より、高耐圧を必要とする。高耐圧ＴＦＴは、所望の高電圧に耐える必要があり、従来通りのゲート絶縁膜厚やＬＤＤを有するＴＦＴ構造が望ましい。
同一のＴＦＴ構造で高速動作（低耐圧）ＴＦＴ、高耐圧ＴＦＴ両者の要求を満足することは難しい。そこで、同一基板上に２種類のＴＦＴを形成する技術が提案されている。高耐圧ＴＦＴには厚いゲート絶縁膜を形成し、高速動作（低耐圧）ＴＦＴには薄いゲート絶縁膜を形成する。
特開２００３−４５８９２号は、島状半導体層を形成した後、低耐圧ＴＦＴに適した第１ゲート絶縁層を形成し、低耐圧トランジスタにおいてはその上にゲート電極を形成し、高耐圧トランジスタ及び画素トランジスタにおいては第１ゲート絶縁層の上にさらに第２ゲート絶縁層を積層し、その上にゲート電極を形成することを提案している。低耐圧トランジスタの第１ゲート絶縁層は例えば厚さ３０ｎｍであり、第１及び第２ゲート絶縁膜の積層である高耐圧トランジスタ及び画素トランジスタのゲート絶縁層は、例えば厚さ１１０ｎｍである。
特開２００３−８６５０５号は、非晶質半導体層を島状にパターニングした後、透明基板裏面から半導体（ＬＤ）励起の固体レーザ（ＤＰＳＳレーザ）を用い、連続波（ＣＷ）レーザ光を照射して多結晶化を行う技術を提案している。この結晶化方法によれば、大きな結晶粒が実現できると説明されている。
ＴＦＴの製造工程において、不純物の活性化はエキシマレーザによるレーザアニール、または熱アニールで行われる。エキシマレ−ザアニールを用いる場合、ゲート配線として低抵抗のアルミニウム又はアルミニウム合金を用いることもできる。高い信頼性を得るためには、熱アニールがより望ましい。特に高速動作回路を専用ＴＦＴで構成した場合や、ＣＷレーザ光による結晶化を行なう場合、不純物の活性化は熱アニールが望まれる。熱アニールを行なう場合、ゲート配線としてアルミニウム又はアルミニウム合金を用いることは不適当となり、高融点金属を用いる。
特開平１１−２８１９９７号は、駆動回路用ＴＦＴは低閾値、高移動度が必要であり、画素用ＴＦＴは高閾値、低移動度が必要であると述べ、これらの要求を満たすため、ノンドープアモルファスシリコン層の一部をエッチングして薄くし、その上にＢドープドアモルファスシリコン層を積層し、結晶化を行なって、画素用ＴＦＴは、平均粒径が小さく移動度が小さい膜厚の多結晶シリコン層で形成し、駆動回路用ＴＦＴは、平均粒径が大きく移動度が大きい膜薄のＢ濃度が低い多結晶シリコン層で形成することを提案する。
特開２００３−４５８９２号公報 特開２００３−８６５０５号公報 特開平１１−２８１９９７号公報
さらに、高耐圧トランジスタに対する要求も同一ではない．画素トランジスタは、リーク電流が低いことが必要であり、動作速度はあまり重要ではない。周辺回路の高耐圧トランジスタは、動作速度は速いことが望ましく、若干のリーク電流は許容できる。このように特性の異なる薄膜トランジスタを、なるべく少ない工程数で作成することが望まれる。
本発明の目的は、表示装置の画素用ＴＦＴ、駆動回路用高耐圧ＴＦＴに適した特性の異なるＴＦＴを有する半導体装置とその製造方法を提供することである。
本発明の他の目的は、高耐圧で低リークのＴＦＴと高耐圧で駆動能力の高いＴＦＴを有し、特性を改善した、半導体装置とその製造方法を提供することである。
本発明の１観点によれば、絶縁性基板と、前記絶縁性基板上方に配置され、結晶粒径の比較的大きな第１、第２の島状多結晶シリコン層と、前記絶縁性基板上方に配置され、結晶粒径の比較的小さな第３の島状多結晶シリコン層と、前記第１の島状多結晶シリコン層上に形成され、第１の厚さを有する第１のゲート絶縁膜と、前記第２の島状多結晶シリコン層上に形成され、前記第１の厚さより厚い第２の厚さを有する第２のゲート絶縁膜と、前記第３の島状多結晶シリコン層上に形成され、前記第１の厚さより厚い第３の厚さを有する第３のゲート絶縁膜と、前記第１、第２、第３のゲート絶縁膜上に形成され、下方に第１、第２、第３のチャネル領域を画定する第１、第２、第３のゲート電極と、前記第１、第２、第３のチャネル領域の外側に高濃度にｎ型不純物を添加して形成された第１、第２、第３の高濃度ｎ型ソース／ドレイン領域と、前記第２、第３のチャネル領域と前記第２、第３の高濃度ｎ型ソース／ドレイン領域の間に形成され、前記高濃度ｎ型ソース／ドレイン領域よりｎ型不純物添加量の低い第２、第３の低濃度ｎ型ソース／ドレイン領域と、を有し、前記第３の低濃度ｎ型ソース／ドレイン領域の不純物添加量は、前記第２の低濃度ｎ型ソース／ドレイン領域の不純物添加量より高く、前記高濃度ｎ型ソースドレイン領域、前記低濃度ソース／ドレイン領域を含む前記第１、第２、第３の島状多結晶シリコン層、前記第１、第２、第３のゲート絶縁膜、前記第１、第２、第３のゲート電極が第１、第２、第３の薄膜トランジスタを構成する半導体装置が提供される。
本発明の他の観点によれば、（ａ）絶縁性基板上方に、結晶粒径の比較的大きな第１、第２、第４の島状多結晶シリコン層と、結晶粒径の比較的小さな第３の島状多結晶シリコン層とを形成する工程と、（ｂ）前記第１の島状多結晶シリコン層上に、第１の厚さを有する第１のゲート絶縁膜を形成する工程と、（ｃ）前記第２、第３、第４の島状多結晶シリコン層上に、それぞれ前記第１の厚さ以上の第２、第３、第４の厚さを有する第２、第３、第４のゲート絶縁膜を形成する工程と、（ｄ）前記第１〜第４のゲート絶縁膜上に、下方に第１〜第４のチャネル領域を画定する第１〜第４のゲート電極を形成する工程と、（ｅ）前記ゲート電極をマスクとし、前記第１〜第４の島状多結晶シリコン層に低濃度のｎ型不純物を添加する工程と、（ｆ）前記第１のゲート絶縁膜を前記第１のゲート電極に倣う形状に、前記第２、第３のゲート絶縁膜を前記第２、第３のゲート電極から張り出すように、パターニングする工程と、（ｇ）前記第４の島状多結晶シリコン層および前記第２の島状多結晶シリコン層上のゲート絶縁膜をマスクし、ｎ型不純物を異なる加速電圧で添加する工程と、（ｈ）前記第１、第２、第３の多結晶シリコン層をマスクし、前記第４の多結晶シリコン層にｐ型不純物を異なる加速電圧で添加する工程と、を含み、不純物添加量の異なる低濃度ソース／ドレイン領域を有する第２、第３の薄膜トランジスタを含む第１〜第４の薄膜トランジスタを形成する半導体装置の製造方法が提供される。
本発明のさらに他の観点によれば、（ａ）絶縁性基板上方に、結晶粒径の比較的大きな第１、第２、第４の島状多結晶シリコン層と、結晶粒径の比較的小さな第３の島状多結晶シリコン層とを形成する工程と、（ｂ）前記第１の島状多結晶シリコン層上に、第１の厚さを有する第１のゲート絶縁膜を形成する工程と、（ｃ）前記第２、第３、第４の島状多結晶シリコン層上に、それぞれ前記第１の厚さ以上の第２、第３、第４の厚さを有する第２、第３、第４のゲート絶縁膜を形成する工程と、（ｄ）前記第１〜第４のゲート絶縁膜上に、下方に第１〜第４のチャネル領域を画定する第１〜第４のゲート電極を形成する工程と、（ｅ）前記ゲート電極をマスクとし、前記第１〜第４の島状多結晶シリコン層に低濃度のｎ型不純物を添加する工程と、（ｆ）前記第１、第２、第４の島状多結晶シリコン層をマスクし、前記第３の島状多結晶シリコン層に低濃度のｎ型不純物を添加する工程と、（ｇ）前記第１、第２、第３の多結晶シリコン層をマスクし、前記第４の多結晶シリコン層にｐ型不純物を添加する工程と、を含み、不純物添加量の異なる低濃度ソース／ドレイン領域を有する第２、第３の薄膜トランジスタを含む第１〜第４の薄膜トランジスタを形成する半導体装置の製造方法が提供される。
粒径の大きな多結晶半導体膜と、粒径の小さな多結晶半導体膜とを用いて、高耐圧でリーク電流の低いＴＦＴと高耐圧でドレイン電流密度の高いＴＦＴを提供することができる。選択的ドーピングを行なうことにより特性の欠陥を調整することができる。
液晶表示装置のＴＦＴには、高速動作が望ましいＴＦＴと、高耐圧で駆動能力の高いＴＦＴと、画素用ＴＦＴのように高耐圧でリーク電流が低いことが望ましいＴＦＴが存在する。
図７は、アクティブマトリクス基板の構成例を示す。ガラス基板等の絶縁性透明基板ＳＵＢの上に、表示を行う表示領域ＤＡと周辺回路を形成する周辺回路領域ＰＨが画定されている。表示領域ＤＡにおいては、複数の走査用ゲート配線（バスライン）ＧＬが行（横）方向に延在し、画像データ供給用の複数の画像データ配線（バスライン）ＤＬが列（縦）方向に延在する。
走査用ゲート配線ＧＬと画像データ配線ＤＬとの各交点に、薄膜トランジスタＴＦＴが接続され、薄膜トランジスタの出力端子はＩＴＯ等の透明電極で形成される画素電極ＰＸに接続されている。さらに、各画素電極ＰＸに補助容量ＳＣが接続される。補助容量ＳＣの他の電極は、一定電位の補助容量配線（バスライン）ＳＣＬに接続される。図の構成においては、補助容量配線ＳＣＬは行方向に延在するが、列方向に延在する構成とすることもできる。
周辺回路領域ＰＨには、走査用ゲート配線に供給する走査信号群を発生させるためのゲートドライバＧＤ、画像データ配線に供給する画像データを供給するためのデータドライバＤＤ、及び外部より制御信号ＣＳを受け、ゲートドライバＧＤおよびデータドライバＤＤを制御する表示コントローラＤＣが形成されている。ゲートドライバＧＤは、シフトレジスタＳＲ１、レベルシフタＬＳ１、出力バッファＯＢ等を含む。データドライバＤＤは、シフトレジスタＳＲ２、レベルシフタＬＳ２、アナログスイッチＡＳ等を含む。さらに、外部より基準電圧ＶＬ、ＶＨ及び画像信号ＩＤが供給される。
周辺回路を集積化したアクティブマトリクス基板において、表示コントローラＤＣ、シフトレジスタＳＲ１、ＳＲ２は比較的高速動作を行なうことが要求される。レベルシフタＬＳ１、ＬＳ２、出力バッファＯＢ、アナログスイッチＡＳは、比較的高電圧で動作する（高耐圧である）ことが要求され、駆動能力が高いことが望ましい。
表示エリアにおいて用いられるスイッチング用薄膜トランジスタ（ＴＦＴ）は、比較的高耐圧が要求される。駆動回路用高耐圧ＴＦＴと画素ＴＦＴとは、高耐圧ＴＦＴで形成する。表示エリアＤＡのＴＦＴはｎチャネルＴＦＴのみで作成しても、周辺回路ＰＨはＣＭＯＳ回路で構成することが好ましい。従って、ｎチャネルＴＦＴの他、ｐチャネルＴＦＴも作成する。多結晶シリコンを用いた表示装置用回路の場合、補助容量は一般的にＭＯＳ容量を用いる。
画素ＴＦＴは、液晶駆動に必要な電圧を確保するために、７〜１０Ｖ以上の電圧がかかる。このため、ゲート耐圧の面からゲート絶縁膜厚を十分厚くする必要がある。周辺回路ＴＦＴを同一構造のＴＦＴで形成すると、周辺回路の動作電圧も高くなり、消費電力が高くなる。
アモルファス（ａ−）Ｓｉ膜を連続発振（ＣＷ）レーザを照射して結晶化すると、大粒径の結晶を得ることができる。ａ−Ｓｉ膜は、５０ｎｍ以上にすることが望まれる。ＣＷレーザによる多結晶化は、選択した領域を多結晶化するのに適し、粒径が大きく、移動度は高いが、オフリーク電流も高い多結晶ＴＦＴを作成するのに適している。
ａ−Ｓｉ膜をエキシマレーザを用いて結晶化すると、全領域で比較的小粒径の結晶を得ることができる。ａ−Ｓｉ膜は、４０ｎｍ〜６０ｎｍにすることが望まれる。エキシマレーザによる多結晶化は、全面を多結晶化するのに適し、粒径が小さく、移動度は低いが、オフリーク電流も低い多結晶ＴＦＴを作成するのに適している。
ＣＷ照射の多結晶（ｐ−）Ｓｉ膜は、エキシマレーザ照射のｐ−Ｓｉ膜より移動度が高く、高速動作を行なうのに適し、駆動能力が高い。しかしながら、ＣＷレーザ照射のｐ−Ｓｉ膜を用いたＴＦＴは、エキシマレーザ照射のａ−Ｓｉ膜を用いたＴＦＴに較べ光リーク電流が大きくなる。
そこで、周辺回路部はＣＷレーザを用いて多結晶化したシリコン層でＴＦＴを作成し、画素部はエキシマレーザを用いて多結晶化したシリコン層でＴＦＴを作成することが考えられる。
本発明者等は、画素部は比較的に薄いａ−Ｓｉ膜をエキシマレーザを用いて多結晶化し、周辺回路は比較的に厚いａ−Ｓｉ膜を用いてＣＷレーザを用いて多結晶化し、高速動作ＴＦＴはゲート絶縁膜厚を薄くし、高耐圧回路と画素のＴＦＴは、ゲート絶縁膜厚を厚くすることを提案した（特願２００３‐９２８６２号）。
図８は、高耐圧の周辺回路ＴＦＴと、高耐圧の画素ＴＦＴの構成を概略に示す。ガラス基板の上に酸化膜、窒化膜を積層した基板ＳＵＢの上に、比較的厚いａ−Ｓｉ膜をＣＷレーザで多結晶化した島状シリコン膜ｐ−Ｓｉ（ＣＬ）と、比較的薄いａ−Ｓｉ膜をエキシマレーザで多結晶化した島状シリコン膜ｐ−Ｓｉ（ＥＬ）とが形成されている。
島状シリコン膜の中間部を横断して、例えば厚さ１１０ｎｍのゲート絶縁膜ＧＩｃとＧＩｐが形成されている。ゲート絶縁膜上に、Ｍｏ等の高融点金属で形成されたゲート電極ＧｃとＧｐが形成されている。ゲート絶縁膜ＧＩｃとＧＩｐ、およびゲート電極ＧｃとＧｐとは同一材料の同一膜で形成されており、同一の厚さを有する。
ゲート電極ＧｃとＧｐの両側で、ゲート絶縁膜ＧＩｃとＧＩｐとを通過して、ｎ型不純物が打ち込まれ、ゲート絶縁膜ＧＩｃとＧＩｐ下方に、低濃度ｎ型領域ＬＤＤｃとＬＤＤｐが形成される。ゲート絶縁膜ＧＩｃとＧＩｐの両側には、高濃度のｎ型不順物がイオンドープされ、高濃度ｎ型領域ＨＤＤｃとＨＤＤｐとが形成されている。両ＴＦＴの閾値をほぼ同一の値に調整するためには、画素ＴＦＴのチャネルにより多量のｐ型不純物をイオンドープすることが好ましい。ＣＷレーザ照射した多結晶シリコン膜内の不純物活性化率が、エキシマレーザ照射の多結晶シリコン膜内の不純物活性化率よりも大きくなることが原因と考えられる。
しかしながら、閾値を調整しても、ＬＤＤ領域の抵抗が両ＴＦＴで大きく異なり、好適な動作をさせることが困難になることが分かった。ＣＷレーザ照射のＴＦＴに好適な濃度でｎ型低濃度不純物を注入すると、画素ＴＦＴのＬＤＤ領域ＬＤＤｐの抵抗が非常に高くなり、オン電流不足による表示欠陥が生じた。画素ＴＦＴの多結晶シリコン膜に合わせてＬＤＤ領域の不純物濃度を調整すると、周辺回路ＴＦＴの信頼性が劣化した。
なお、高濃度領域ＨＤＤｐとＨＤＤｃとの不純物濃度は、同一に設定すると数倍程度の抵抗差を生じるが、ＴＦＴ特性への影響は小さく、特に問題とはならない。したがって、画素ＴＦＴのＬＤＤ領域は、周辺回路ＴＦＴのＬＤＤ領域より不純物添加量を高くすることが望まれる。但し、マスク数の増加、工程数の増加はなるべく抑制することが望まれる。
以下、本発明の実施例を図面を参照して説明する。
図１Ａに示すように、ガラス基板の上に厚さ５０ｎｍの窒化シリコン層１１と厚さ２００ｎｍの酸化シリコン層１２とをプラズマ化学気相堆積（ＰＥ−ＣＶＤ）により堆積し、その上にアモルファスシリコン膜１３を厚さ６０ｎｍ〜１００ｎｍＰＥ−ＣＶＤにより成膜する。
図に示した５つの領域は、左側から周辺駆動回路の低耐圧（Ｖｌ）ｐチャネルＴＦＴ（ＤＲＶｌ−ｐ）、周辺駆動回路の高耐圧（Ｖｈ）ｐチャネルＴＦＴ（ＤＲＶｈ−ｐ）、周辺駆動回路の低耐圧高速度ｎチャネルＴＦＴ（ＤＲＶｌ−ｎ）、周辺駆動回路の高耐圧ｎチャネルＴＦＴ（ＤＲＶｈ−ｎ）、画素用高耐圧ｎチャネルＴＦＴ（ＰＩＸＶｈ−ｎ）の領域を示す。
図１Ｂに示すように、周辺回路領域のトランジスタ形成用島状領域を覆うレジストパターン１Ｍを形成し、シリコン膜１３をフッ素系ガスを用い、ドライエッチングする。画素用ＴＦＴ領域においてはシリコン膜は消滅する。周辺回路領域においては、トランジスタ形成領域に島状シリコン膜１３が残る。ＣＷレーザＣＬによる結晶化は、スポット状のレーザ光を走査して行い、シリコン膜は予め島状にパターニングしておくことが好ましいためである。
図１Ｃに示すように、周辺回路のｎチャネルＴＦＴ領域を開口するマスク２Ｍを形成し、閾値調整用のＢを１０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオンドープする。その後レジストマスク２Ｍは除去する。
図１Ｄに示すように、パターニングした島状シリコン膜を有する基板上に、厚さ１００ｎｍの酸化シリコン膜２１をＣＶＤで成膜する。この酸化シリコン膜２１は、低耐圧高速動作用ＴＦＴのゲート絶縁膜を構成する。酸化シリコン膜２１の上に、厚さ４０ｎｍ〜６０ｎｍのアモルファスシリコン膜２２をプラズマＣＶＤにより成膜する。このシリコン膜はエキシマレーザで多結晶化し、画素ＴＦＴを形成するためのシリコン膜である。アモルファスシリコン膜２２には、図１ｃでドープしたＢより高ドープ量のＢをイオンドープするか、成長時にドープしておく。
図１Ｅに示すように、シリコン膜２２にエキシマレーザＥＬを照射し、多結晶化を行う。平均粒径１μｍ未満の多結晶シリコンが形成される。なお、画素ＴＦＴ領域外ではシリコン膜２２は必要ないが、エキシマレーザＥＬは全領域に照射するのに適した構成であり、特に領域を選んで照射するとかえって手間がかかる。
図１Ｆに示すように、画素ＴＦＴ領域上にマスク３Ｍを形成し、マスク外の領域の多結晶シリコン膜２２ｐ及び酸化シリコン膜２１をフッ素系ガスを用い、ドライエッチングする。その後マスク３Ｍは除去する。
図１Ｇに示すように、露出した比較的厚い島状アモルファスシリコン膜１３に対し、連続発振（ＣＷ）レーザＣＬを選択的に照射し、周辺回路領域のアモルファスシリコン膜１３を多結晶シリコン膜１３ｐに変換する。ＣＷレーザとしては、例えばＹＶＯ４レーザの第２高調波を用いることができる。多結晶シリコン膜１３ｐの平均的粒径は、多結晶シリコン膜２２ｐの平均的粒径よりも大きく、１μｍ以上となる。
多結晶シリコン膜１３ｐの所望の領域を覆うレジストマスク４Ｍを形成する。画素用ＴＦＴはその全体がマスク４Ｍにより覆われる。マスク４Ｍを用いて多結晶シリコン膜１３ｐの周辺部をフッ素系ガスを用いて、ドライエッチングする。一旦多結晶化したシリコン膜１３ｐの周辺部を除去するのは、ＣＷ照射した多結晶シリコン膜もその周辺部、幅数μｍ程度は結晶粒系が小さく、十分特性が優れた多結晶が得にくいためである。このように多結晶シリコン膜１３ｐをパターニングすることにより、特性の揃った良好な多結晶シリコン膜のみを用いることができる。エッチング後レジストマスク４Ｍは除去する。
図１Ｉに示すように、厚さ３０ｎｍの酸化シリコン膜３１をプラズマＣＶＤで成膜し、その上の厚さ３００ｎｍのＭｏ膜３２をスパッタリングで成膜する。この酸化シリコン膜３１は、周辺回路の低耐圧高速動作ＴＦＴのゲート絶縁膜を構成し、その上のＭｏ膜は低耐圧高速動作ＴＦＴのゲート電極を構成する。
図１Ｊに示すように、周辺回路領域の低耐圧高速動作ＴＦＴのゲート電極形状にレジストマスク５Ｍを形成し、露出したＭｏ膜３２をフッ素系ガスを用いたドライエッチングでエッチングする。なお、ドライエッチングに代え、燐酸硝酸系エッチャントを用いたウエットエッチングを行なうこともできる。エッチングの後レジストマスク５Ｍは除去する。
図１Ｋに示すように、パターニングしたＭｏ膜３２及び酸化シリコン膜３１の上に、厚さ８０ｎｍの酸化シリコン膜をプラズマＣＶＤで成膜し、その上に厚さ３００ｎｍのＭｏ膜４２をスパッタリングで成膜する。画素ＴＦＴを含む高耐圧ＴＦＴにおいては、厚さ３０ｎｍの酸化シリコン膜３１と厚さ８０ｎｍの酸化シリコン膜４１とが積層されて厚さ１１０ｎｍの厚いゲート絶縁膜を構成する。Ｍｏ膜４２は、高耐圧ＴＦＴのゲート電極を形成する導電層である。
図１Ｌに示すように、周辺回路の高耐圧トランジスタのゲート電極及び画素ＴＦＴのゲート電極の形状を有するレジストマスク６Ｍを形成し、Ｍｏ膜４２のエッチングを行う。Ｍｏ膜４２のエッチングは、フッ素系ガスを用いたドライエッチング、又は燐酸硝酸系エッチャントを用いたウエットエッチングで行えばよい。その後レジストマスク６Ｍは除去する。このようにして、周辺回路領域のＴＦＴ及び表示領域の画素ＴＦＴの基本的構成が形成される。
図１Ｍに示すように、マスク無しで全ＴＦＴ領域に、ｎ型不純物Ｐを加速エネルギ６０ｋｅＶ、ドーズ量５×１０１３ｃｍ−２でイオンドープする。この加速エネルギでイオンドープされたｎ型不純物Ｐは、ゲート絶縁膜４１、３１を通過し、下方のシリコン膜１３ｐ、２２ｐに達する。この段階では、周辺回路領域の高耐圧ＴＦＴと表示領域の画素ＴＦＴのＬＤＤ領域は同一不純物添加量でドープされる。ドープ量は周辺回路の高耐圧ＴＦＴに合わせる。画素ＴＦＴではドープ量が未だ不足する。ｐチャネルＴＦＴに於いては、余分な逆導電型の不純物がドープされるが、後にｐ型不純物をドープして補償する。
図１Ｎに示すように、高耐圧トランジスタのゲート電極から外側に張り出す形状にレジストマスク７Ｍを形成する。レジストマスク７Ｍをマスクとして、ゲート絶縁膜４１、３１をフッ素系ガスを用いて、ドライエッチングする。その後レジストマスク７Ｍは除去する。なお、ｐチャネルＴＦＴにおいては、ホットキャリア劣化の影響を受けにくく、ＬＤＤ領域は必ずしも必要ないので、ｐチャネルＴＦＴの上のマスクは省略してもよい。
図１Ｏに示すように、周辺回路のｐチャネルＴＦＴ領域及び高耐圧ｎチャネルＴＦＴ（ＤＲＶｈ−ｎ）のＬＤＤ領域を覆うレジストマスク８Ｍを形成する。レジストマスク８Ｍをマスクとして、ｎ型不純物Ｐを加速エネルギ９０ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２でイオンドープし、さらに加速エネルギ１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオンドープする。
低耐圧ｎチャネルＴＦＴ領域においては、両イオンドープがゲート電極両側の多結晶シリコン膜に対して行われる。高耐圧ｎチャネルＴＦＴにおいては、ＨＤＤ領域に対して両イオンドープが行われる。画素ＴＦＴにおいては、ゲート電極から張り出したゲート絶縁膜下方のシリコン膜に対しては高加速エネルギのイオンドープが追加的に行われ、ゲート絶縁膜両側の露出した多結晶シリコン膜に対しては両イオンドープが行われる。画素ＴＦＴのＬＤＤ領域に、周辺回路高耐圧ＴＦＴのＬＤＤ領域より高いドープ量のｎ型不純物がドープされ、両ＴＦＴのＬＤＤ領域のドープ量が適切な値になる。
このようにして、画素ＴＦＴにおいてはＬＤＤ領域に対して追加的なイオンドープが行われ、ＬＤＤ領域の添加不純物量が増加する。周辺回路の高耐圧ＴＦＴのＬＤＤ領域を覆うマスクは、ｐチャネルＴＦＴ領域を覆うマスクと同一マスクで形成されるため、マスク数の増加は生じない。
図１Ｐに示すように、周辺回路領域のｎチャネルＴＦＴ及び表示領域の画素ＴＦＴを覆うマスク９Ｍを形成し、ｐ型不純物Ｂを加速エネルギ７０ｋｅＶ、ドーズ量１×１０１４でイオンドープし、ゲート絶縁膜４１．３１下方の多結晶シリコン領域にＬＤＤ領域を形成する。さらに、ｐ型不純物Ｂを加速エネルギ１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオンドープし、ゲート絶縁膜両側の領域にＨＤＤ領域を形成する。ｐチャネルＴＦＴ領域に注入されたｎ型不純物Ｐは、ｐ型不純物Ｂによって補償される。その後レジストマスク９Ｍは除去する。
図１Ｑに示すように、ＴＦＴ構造を覆って基板上に例えば厚さ６０ｎｍの酸化シリコン膜、厚さ４００ｎｍの窒化シリコン膜を堆積し、層間絶縁膜５１を形成する。酸化膜と窒化膜とを積層するのは、後に行なうエッチングで高い選択比を得るためである。エッチングで高い選択比が得られる場合は、窒化膜や酸化膜の単層としてもよい。又、窒化膜を成膜した後、３５０℃〜４５０℃程度の温度でアニールを行ない多結晶Ｓｉ膜の水素化を行なうことで、ＴＦＴ特性を向上できる．単層酸化膜を用いる場合は、水素雰囲気中でアニールを行い、水素化を行なえばよい。
図１Ｒに示すように、層間絶縁膜５１上にコンタクトホール用開口を有するレジストマスクを形成する。レジストマスクをマスクとし、層間絶縁膜５１をフッ素系ガスを用いてエッチングしてコンタクトホール５３を形成する。その後、レジストマスクは除去する。
図１Ｓに示すように、電極層として厚さ５０ｎｍのＴｉ層、厚さ２００ｎｍのＡｌ層、厚さ１００ｎｍのＴｉ層をスパッタリングで積層して導電層５４を形成する。レジストマスクを用いた塩素系ガスのエッチングにより電極５４をパターニングする。
図１Ｔに示すように、層間絶縁膜５１、電極５４を覆って感光性透明絶縁膜６１を塗布し、露光現像することによりコンタクトホール６３を形成する。
図１Ｕに示すように、透明電極としてＩＴＯ膜６４を厚さ７０ｎｍスパッタリングで成膜する。ＩＴＯ膜６４上にホトレジストマスクを形成した後、ＩＴＯエッチャ−でウエットエッチングし画素電極６４を残す。その後レジストマスクは除去する。
周辺回路領域の高耐圧ＴＦＴと較べ、画素ＴＦＴのＬＤＤ領域はより多量のｎ型不純物が添加されるため、好適な抵抗値を得ることができる。このようにして形成した５種類のＴＦＴを用い、図７に示すような液晶表示装置用のアクティブマトリクス基板を形成することができる。
第１の実施例においては、図１Ｍの工程でＬＤＤ領域用の不純物添加を行い、その後図１Ｎの工程においてゲート絶縁膜のパターニングを行った。この順序は、以下に説明するように逆転してもよい。
図２Ａは、図１Ｌと同様の工程を示す。
図２Ｂに示すように、レジストマスク７Ｍを形成し、ゲート絶縁膜をパターニングする。その後、レジストマスク７Ｍは除去する．
図２Ｃに示すように、パターニングしたゲート絶縁膜を介してＬＤＤ形成用のｎ型不純物Ｐのイオンドープを加速エネルギ９０ｋｅＶ、ドーズ量５×１０１３ｃｍ−２で行う。その後、図１Ｏに示す工程以下の工程を同様に行えばよい。
上述の実施例においては、図１Ｆの工程においてシリコン膜及びその下方の酸化シリコン膜のエッチングをフッ素系ガスを用いたドライエッチングで行った。ドライエッチングの代りに、以下に説明するようにウエットエッチングを行うこともできる。
図３Ａは、図１Ｅと同様の工程を示す。アモルファスシリコン膜２２がエキシマレーザ照射により結晶化される。
図３Ｂに示すように、画素ＴＦＴのシリコン膜２２ｐを覆うレジストマスク３Ｍを形成し、周辺回路領域のシリコン膜２２ｐ及びその下の酸化シリコン膜２１のエッチングを行う。先ず、フッ素系ガスを用いたドライエッチングによりシリコン膜２２ｐのエッチングを行い、続いて希弗酸を用いたウエットエッチングより酸化シリコン膜２１のエッチングを行う。その後、レジストマスク３Ｍは除去する。ウエットエッチングを行うと、サイドエッチングが生じ、シリコン膜２２ｐの下方にアンダーカットが生じる。
図３Ｃに示すように、周辺回路領域のシリコン膜１３をＣＷレーザ照射により結晶化し、多結晶シリコン膜１３ｐを得る。
図３Ｄに示すように、シリコン膜１３ｐ、２２Ｐの上に、ＴＦＴ領域の形状を有するレジストマスク４Ｍを形成する。このレジストマスク４Ｍを用いて、シリコン膜１３ｐ、２２ｐのエッチングをフッ素系ガスを用いて行う。シリコン膜１３ｐと共にシリコン膜２２ｐの周辺もエッチングすることにより、アンダーカットは消滅する。その後、図１Ｉに示す工程以下の工程を行なえばよい。
図４Ａ〜４Ｄは、第２の実施例による半導体装置の製造方法を概略的に示す断面図である。図４Ａは、図１Ｍと同一工程を示す。ｎ型不純物Ｐを加速電圧９０ｋｅＶ、ドーズ量５×１０１３ｃｍ−２でイオンドープすることにより、周辺回路高耐圧ｎチャネルＴＦＴ用のＬＤＤ領域が形成される。画素ＴＦＴではドープ量が不足する。
図４Ｂに示すように、画素ＴＦＴ以外のＴＦＴ領域を覆うレジストマスク７Ｍａを形成し、ｎ型不純物Ｐをさらに加速電圧９０ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２でイオンドープする。画素ＴＦＴにおいては追加的イオンドープが行われ、ＬＤＤ領域の不純物添加量が適切な値まで増加する。イオンドープ用にマスクを１枚用いるが、ＬＤＤ領域用のイオンドープが行われるので、ゲート絶縁膜をゲート電極から張り出す必要がなくなる。
図４Ｃに示すように、マスク無しで、ゲート電極４２、３２をマスクとしてフッ素系ガスを用いたリアクティブイオンエッチングを行なうことによりゲート絶縁膜４１、３１のエッチングを行う。
画素ＴＦＴのＬＤＤ領域のイオンドープ用に１枚のマスクを用いたが、ゲート絶縁膜エッチングのマスクを省略することにより、全体としてのマスク数は増加しない。
図４Ｄに示すように、ｐチャネルＴＦＴ及び高耐圧ｎチャネルＴＦＴのＬＤＤ領域を覆うレジストマスク８Ｍａを形成し、ｎ型不純物Ｐを加速エネルギ１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオンドープする。ｎチャネルＴＦＴのＨＤＤ領域が不純物添加される。ＬＤＤ領域を覆うマスクは、ｐチャネルＴＦＴを覆うマスクを兼ねるのでマスク数は増加しない。その後、図１Ｐに示す工程以下の工程を行なえばよい。第２の実施例によっても、画素ＴＦＴのＬＤＤ領域は、周辺駆動回路の高耐圧ＴＦＴのＬＤＤ領域よりも多量のｎ型不純物が添加され、好適な抵抗値を得ることができる。ｐチャネルＴＦＴには、ＬＤＤ領域を形成しなくてもよい。以下、ｐチャネルＴＦＴにはＬＤＤ領域を形成しない製造方法の例を説明する。
図５Ａ〜５Ｈは、第３の実施例による半導体装置の製造方法を概略的に示す断面図である。
図５Ａは、図１Ｊと同一工程を示す。周辺回路領域用の比較的粒径の大きな多結晶シリコン膜１３ｐ、画素ＴＦＴ用の比較的流形の小さな多結晶シリコン膜２２ｐが形成され、その上に比較的薄い厚さ３０ｎｍの酸化シリコン膜３１、厚さ３００ｎｍのＭｏ膜３２が形成されている。低耐圧高速動作ＴＦＴのゲート電極形状にレジストマスク５Ｍが形成され、露出したＭｏ膜３２をフッ素系ガスを用いたドライエッチング又は燐酸硝酸系エッチャントを用いたウエットエッチングでエッチングする。その後レジストマスク５Ｍは除去する。
図５Ｂに示すように、周辺回路領域の高耐圧ｐチャネルＴＦＴのゲート電極領域、ｎチャネルＴＦＴ領域及び表示領域の画素ＴＦＴ領域を覆うレジストマスク６Ｍｂを形成する。
ｐ型不純物Ｂを加速エネルギ３０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で高濃度にイオンドープし、ｐチャネルＴＦＴのＨＤＤ領域を形成する。その後レジストマスク６Ｍｂは除去する。
図５Ｃに示すように、ｐチャネルＴＦＴ領域を覆い、周辺回路の高耐圧ＴＦＴ及び画素ＴＦＴのチャネル領域及びＬＤＤ領域を覆うレジストマスク７Ｍｂを形成する。レジストマスク７Ｍｂをマスクとして、ｎ型不純物Ｐを加速エネルギ３０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で高濃度にイオンドープする。ｎチャンルＴＦＴのＨＤＤ領域が形成される。その後レジストマスク７Ｍｂは除去する。
図５Ｄに示すように、比較的厚いゲート絶縁膜を形成するための追加的な厚さ８０ｎｍの酸化シリコン膜４１をプラズマＣＶＤにより成膜し、その上に厚さ３００ｎｍのＭｏ膜４２をスパッタリングで成膜する。
図５Ｅに示すように、高耐圧ＴＦＴのゲート電極形状を有するレジストマスク８Ｍｂを形成し、Ｍｏ膜４２をドライエッチング又はウエットエッチングによりパターニングする。本実施例においては、先にＨＤＤ領域のイオンドーピングが行われているが、高耐圧ｐチャネルＴＦＴにおいてはゲート電極はＨＤＤ領域に接するか入り込む形状で形成されている。従って、高耐圧ｐチャネルＴＦＴにはＬＤＤ領域は形成されない。高耐圧ＴＦＴ及び画素ＴＦＴにおいては、ゲート電極４２とＨＤＤ領域の間には所定の領域が形成され、その領域がＬＤＤ領域を画定する。
図５Ｆに示すように、ゲート電極をマスクとしてｎ型不純物Ｐを加速エネルギ９０ｋｅＶ、ドーズ量５×１０１３ｃｍ−２でイオンドープする。周辺回路の高耐圧ＴＦＴ及び画素ＴＦＴにおいてＬＤＤ領域にイオンドーピングが行われる。
図５Ｇに示すように、周辺回路領域のＴＦＴを覆うレジストマスク９Ｍｂを形成する。画素ＴＦＴ領域に対してｎ型不純物Ｐを加速エネルギ９０ｋｅＶ、ドーズ量１．０×１０１４ｃｍ−２でイオンドープする。画素ＴＦＴにおいてＬＤＤ領域の追加的イオンド−ピングが行われる。そのレジストマスク９Ｍｂは除去する。
図５Ｈに示すように、ＴＦＴを形成した基板上に厚さ４０ｎｍの窒化シリコン膜５１がプラズマＣＶＤにより成膜される。コンタクトホールパターンを有するレジストマスクを形成し、窒化シリコン膜５１、ゲート絶縁膜４１、３１をフッ素系ガスを用いてエッチングし、コンタクトホール５３を形成する。その後レジストマスクは除去する。その後図１Ｓに示す工程以下の工程を行なえばよい。
以上の実施例においては、エキシマレーザ照射で多結晶化するシリコン膜と、ＣＷレーザ照射で多結晶化するシリコン膜とは別々に形成したアモルファスシリコン膜から形成した。同一のアモルファスシリコン膜を用いて２種類の多結晶シリコン膜を形成することも可能である。
図６Ａ〜６Ｆは、第４の実施例による半導体装置の製造方法を概略的に示す断面図である。図６Ａに示すように、ガラス基板１０の上に厚さ５０ｎｍの窒化シリコン膜１１、厚さ２００ｎｍの酸化シリコン膜１２をＰＥ−ＣＶＤで成膜し、その上に厚さ５０〜６０ｎｍのアモルファスシリコン膜１３をＰＥ−ＣＶＤで成膜する。
図６Ｂに示すように、形成したアモルファスシリコン膜ｎ１３にエキシマレーザｅｌを照射し、多結晶シリコン膜１３ｐ１とする。
図６Ｃに示すように、多結晶シリコン膜１３ｐ１の上にＴＦＴ領域を覆うレジストマスク１Ｍを形成し、多結晶シリコン膜１３ｐ１のエッチングを、例えばフッ素系ガスを用いたドライエッチングで、行う。
図６Ｄに示すように、ｐチャネルＴＦＴ領域を覆うレジストマスク２Ｍａを形成し、閾値形成用のｐ型不純物ＢをｎチャネルＴＦＴ領域にイオンドープする。
図６Ｅに示すように、画素ＴＦＴ領域に開口を有するレジストマスク２Ｍｂを形成し、画素ＴＦＴ領域に閾値調整用のｐ型不純物Ｂのイオンドーピングを追加的に行なう。その後レジストマスク２Ｍｂは除去する。
図６Ｆに示すように、周辺回路領域の多結晶シリコン膜にＣＷレーザＣＬを照射し、多結晶化を行なって比較的大粒径の多結晶シリコン膜１３ｐ２とする。このような工程により、同一アモルファスシリコン膜を出発材料とし、ＣＷレーザで多結晶化した多結晶シリコン膜１３ｐ２及びエキシマレーザＥＬにより多結晶化した多結晶シリコン膜１３ｐ１を得ることができる。なお、エキシマレーザ照射で多結晶化したシリコン膜１３ｐ１には追加的なｐ型不純物がイオンドープされているため、ＣＷレーザによって多結晶化したシリコン膜と閾値をほぼ同一の値に保つことができる。その後、図１Ｈに示す工程以下の工程を同様に行えばよい。
上述の実施例に従い、図７に示すアクティブマトリクス基板のＴＦＴを形成する。ＴＦＴ以外の構成要素は公知のプロセスで形成すればよい。ＥＬ表示装置を形成することもできる。
図９Ａは、液晶表示装置の構成例を示す。アクティブマトリクス基板２０１は、表示領域ＤＡと周辺回路領域ＰＨを有し、表示領域ＤＡには走査用ゲート配線ＧＬ、補助容量バスラインＳＣＬ、データ配線ＤＬ及び画素構造が形成されている。周辺回路領域ＰＨには、ゲート制御回路ＧＤ、データ制御回路ＤＤが形成されている。対向基板２０２には、画素領域に対応するカラーフィルタ２０３及び全画素共通のコモン電極２０４が形成されている。カラーフィルタ基板２０２とアクティブマトリクス基板２０１との間には、液晶層２０５が挟持される。
図９Ｂは、有機ＥＬパネルの構成例を示す。アクティブマトリクス基板２０１は、上述の実施例同様、ガラス基板上に走査用ゲート配線、データ配線、薄膜ＴＦＴ等が形成されている。各画素領域において、ＴＦＴのソースが例えばＩＴＯで形成されるアノード２１１に接続される。アノード２１１の上に、正孔輸送層２１２、発光層２１３、電子輸送層２１４、アルミニウム等で形成されたカソード２１５が積層され、有機ＥＬ素子構造を形成している。有機ＥＬ素子から発光した光は、下方に向かい、アクティブマトリクス基板２０１のガラス基板から外部に出射する。有機ＥＬ素子の上方は、シール材２２０によって覆われる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば例示された材料，厚さなどは、例示であり，設計に応じ種々変更することができる。ガラス基板に代え、石英基板等の透明絶縁基板を用いてもよい。ゲート電極層として、導電性、耐熱性の条件を満たす金属層を用いることができる。ｐ型不純物、ｎ型不純物として、Ｂ．Ｐの他Ｓｂ，Ａｓなど他の不純物を用いることもできる。ゲート絶縁膜は酸化シリコン層以外の絶縁層で形成してもよい。例えば、酸化窒化シリコン層、窒化シリコン層、有機絶縁層等を用いることも可能であろう。その他，種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例の変形例による半導体装置の製造方法を示す断面図である。 第１の実施例の変形例による半導体装置の製造方法を示す断面図である。 第２の実施例による半導体装置の製造方法を示す断面図である。 第３の実施例による半導体装置の製造方法を示す断面図である。 第３の実施例による半導体装置の製造方法を示す断面図である。 第３の実施例による半導体装置の製造方法を示す断面図である。 第３の実施例による半導体装置の製造方法を示す断面図である。 第３の実施例による半導体装置の製造方法を示す断面図である。 第３の実施例による半導体装置の製造方法を示す断面図である。 第３の実施例による半導体装置の製造方法を示す断面図である。 第３の実施例による半導体装置の製造方法を示す断面図である。 第４の実施例による半導体装置の製造方法を示す断面図である。 液晶表示装置用ＴＦＴ基板の平面図である。 予備実験により形成した周辺回路用高耐圧ＴＦＴと画素ＴＦＴの構成を概略的に示す断面図である。 表示装置の構成例を示す斜視図、断面図である。
符号の説明
１０ ガラス基板（透明絶縁基板）
１１ 窒化シリコン層
１２ 酸化シリコン層
１３ シリコン層
２１ 酸化シリコン層
２２ シリコン層
３１ 酸化シリコン層
３２ Ｍｏ膜
４１ 酸化シリコン層
４２ Ｍｏ膜
５１ 層間絶縁膜
６１ 透明樹脂膜

Claims (9)

  1. 絶縁性基板と、
    前記絶縁性基板上方に配置され、結晶粒径の比較的大きな第１、第２の島状多結晶シリコン層と、
    前記絶縁性基板上方に配置され、結晶粒径の比較的小さな第３の島状多結晶シリコン層と、
    前記第１の島状多結晶シリコン層上に形成され、第１の厚さを有する第１のゲート絶縁膜と、
    前記第２の島状多結晶シリコン層上に形成され、前記第１の厚さより厚い第２の厚さを有する第２のゲート絶縁膜と、
    前記第３の島状多結晶シリコン層上に形成され、前記第１の厚さより厚い第３の厚さを有する第３のゲート絶縁膜と、
    前記第１、第２、第３のゲート絶縁膜上に形成され、下方に第１、第２、第３のチャネル領域を画定する第１、第２、第３のゲート電極と、
    前記第１、第２、第３のチャネル領域の外側に高濃度にｎ型不純物を添加して形成された第１、第２、第３の高濃度ｎ型ソース／ドレイン領域と、
    前記第２、第３のチャネル領域と前記第２、第３の高濃度ｎ型ソース／ドレイン領域の間に形成され、前記高濃度ｎ型ソース／ドレイン領域よりｎ型不純物添加量の低い第２、第３の低濃度ｎ型ソース／ドレイン領域と、
    を有し、前記第３の低濃度ｎ型ソース／ドレイン領域の不純物添加量は、前記第２の低濃度ｎ型ソース／ドレイン領域の不純物添加量より高く、前記高濃度ｎ型ソースドレイン領域、前記低濃度ソース／ドレイン領域を含む前記第１、第２、第３の島状多結晶シリコン層、前記第１、第２、第３のゲート絶縁膜、前記第１、第２、第３のゲート電極が第１、第２、第３の薄膜トランジスタを構成する半導体装置。
  2. 前記第１、第２の島状多結晶シリコン層が、アモルファスシリコン層を出発材料とし、ＣＷレーザ照射で多結晶化したシリコン層であり、前記第３の多結晶シリコン層が、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化したシリコン層である請求項１記載の半導体装置。
  3. 前記第１、第２の島状多結晶シリコン層が、１μｍ以上の平均結晶粒径と５０ｎｍ以上の膜厚を有し、前記第３の島状多結晶シリコン層が１μｍ未満の平均結晶粒径と、４０〜６０ｎｍの膜厚を有する請求項２記載の半導体装置。
  4. 前記絶縁性基板がガラス基板であり、前記第１、第２の薄膜トランジスタが液晶表示装置の周辺回路を構成し、前記第３の薄膜トランジスタが液晶表示装置の画素トランジスタを構成する請求項１記載の半導体装置。
  5. 前記第１、第２のチャネル領域と、前記第３のチャネル領域との不純物添加量が異なる請求項１記載の半導体装置。
  6. （ａ）絶縁性基板上方に、結晶粒径の比較的大きな第１、第２、第４の島状多結晶シリコン層と、結晶粒径の比較的小さな第３の島状多結晶シリコン層とを形成する工程と、
    （ｂ）前記第１の島状多結晶シリコン層上に、第１の厚さを有する第１のゲート絶縁膜を形成する工程と、
    （ｃ）前記第２、第３、第４の島状多結晶シリコン層上に、それぞれ前記第１の厚さ以上の第２、第３、第４の厚さを有する第２、第３、第４のゲート絶縁膜を形成する工程と、
    （ｄ）前記第１〜第４のゲート絶縁膜上に、下方に第１〜第４のチャネル領域を画定する第１〜第４のゲート電極を形成する工程と、
    （ｅ）前記ゲート電極をマスクとし、前記第１〜第４の島状多結晶シリコン層に低濃度のｎ型不純物を添加する工程と、
    （ｆ）前記第１のゲート絶縁膜を前記第１のゲート電極に倣う形状に、前記第２、第３、第４のゲート絶縁膜を前記第２、第３、第４のゲート電極から張り出すように、パターニングする工程と、
    （ｇ）前記第４の島状多結晶シリコン層および前記第２の島状多結晶シリコン層上のゲート絶縁膜をマスクし、前記第１の島状多結晶シリコン層および前記第３の島状多結晶シリコン層に、第３のゲート絶縁膜を通過する加速電圧と、通過しない加速電圧との２つの異なる加速電圧でｎ型不純物をイオンドープする工程と、
    （ｈ）前記第１、第２、第３の多結晶シリコン層をマスクし、前記第４の多結晶シリコン層に、前記第４のゲート絶縁膜を通過する加速電圧と、通過しない加速電圧との２つの異なる加速電圧でｐ型不純物をイオンドープする工程と、
    を含み、不純物添加量の異なる低濃度ソース／ドレイン領域を有する第２、第３の薄膜トランジスタを含む第１〜第４の薄膜トランジスタを形成する半導体装置の製造方法。
  7. （ａ）絶縁性基板上方に、結晶粒径の比較的大きな第１、第２、第４の島状多結晶シリコン層と、結晶粒径の比較的小さな第３の島状多結晶シリコン層とを形成する工程と、
    （ｂ）前記第１の島状多結晶シリコン層上に、第１の厚さを有する第１のゲート絶縁膜を形成する工程と、
    （ｃ）前記第２、第３、第４の島状多結晶シリコン層上に、それぞれ前記第１の厚さ以上の第２、第３、第４の厚さを有する第２、第３、第４のゲート絶縁膜を形成する工程と、
    （ｄ）前記第１〜第４のゲート絶縁膜上に、下方に第１〜第４のチャネル領域を画定する第１〜第４のゲート電極を形成する工程と、
    （ｅ）前記ゲート電極をマスクとし、前記第１〜第４の島状多結晶シリコン層に低濃度のｎ型不純物を添加する工程と、
    （ｆ）前記第１、第２、第４の島状多結晶シリコン層をマスクし、前記第３の島状多結晶シリコン層に低濃度のｎ型不純物を添加する工程と、
    （ｇ）前記第１、第２、第３の多結晶シリコン層をマスクし、前記第４の多結晶シリコン層にｐ型不純物を添加する工程と、
    を含み、不純物添加量の異なる低濃度ソース／ドレイン領域を有する第２、第３の薄膜トランジスタを含む第１〜第４の薄膜トランジスタを形成する半導体装置の製造方法。
  8. さらに、（ｈ）前記第４の島状多結晶シリコン層、前記第２、第３のゲート電極の両側の所定幅をマスクし、ｎ型不純物を高濃度に添加する工程を含む請求項７記載の半導体装置の製造方法。
  9. 前記第１〜第４の島状多結晶シリコン層が単一のアモルファスシリコン層から形成される請求項６〜８のいずれか１項記載の半導体装置の製造方法。
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