KR102569929B1 - 디스플레이 장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 화소에 의해서 화상이 구현되는 표시영역 및 상기 표시영역 주변의 주변영역을 포함하는 기판; 상기 주변영역에 배치되며 상기 표시영역에 검사 신호를 전달하는 검사 단자; 상기 표시영역과 검사 단자를 연결하는 검사 배선; 상기 검사 단자 및 상기 검사 배선과 각각 연결된 반도체 저항부; 및 상기 검사 단자의 적어도 일 단부를 덮고 검사 단자의 중앙부를 노출하는 단자 개구부(PAD opening)를 포함하는 평탄화층;을 포함하며, 상기 반도체 저항부는 상기 검사 단자의 하부에서 절연막을 사이에 두고 배치되며, 상기 절연막에 정의된 제1컨택홀을 통해서 상기 검사 단자와 컨택되며, 상기 반도체 저항부는 상기 단자 개구부와 적어도 일부 대응되도록 배치된, 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로, 보다 상세하게는 검사 단자를 구비한 디스플레이 장치에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 디스플레이 장치는 표시영역과 표시영역 외곽의 주변영역으로 구획된 기판을 포함한다. 상기 표시영역에는 스캔 라인과 데이터 라인이 상호 절연되어 형성되고, 상기 스캔 라인 및 상기 데이터 라인에 연결된 복수의 화소들이 배치된다. 또한, 상기 표시영역에는 상기 화소들 각각에 대응하여 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결되는 화소전극이 구비된다. 또한, 상기 표시영역에는 상기 화소들에 공통으로 구비되는 대향전극이 구비된다. 주변영역에는 표시영역에 전기적 신호를 전달하는 다양한 배선들, 스캔 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
이러한 디스플레이 장치는 그 용도가 다양해지고 있다. 이에 따라, 디스플레이 장치의 제조 수율 및 제조 시 불량을 검사하기 위한 다양한 방법에 대한 연구가 활발히 진행되고 있다.
본 발명의 실시예들은 제조 시 불량을 검사하기 위한 검사 단자를 구비한 디스플레이 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 화소에 의해서 화상이 구현되는 표시영역 및 상기 표시영역 주변의 주변영역을 포함하는 기판; 상기 주변영역에 배치되며 상기 표시영역에 검사 신호를 전달하는 검사 단자; 상기 표시영역과 검사 단자를 연결하는 검사 배선; 상기 검사 단자 및 상기 검사 배선과 각각 연결된 반도체 저항부; 및 상기 검사 단자의 적어도 일 단부를 덮고 검사 단자의 중앙부를 노출하는 단자 개구부(PAD opening)를 포함하는 평탄화층;을 포함하며, 상기 반도체 저항부는 상기 검사 단자의 하부에서 절연막을 사이에 두고 배치되며, 상기 절연막에 정의된 제1컨택홀을 통해서 상기 검사 단자와 컨택되며, 상기 반도체 저항부는 상기 단자 개구부와 적어도 일부 대응되도록 배치된, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 반도체 저항부의 폭은 상기 검사 배선의 폭 보다 크거나 같을 수 있다.
일 실시예에 있어서, 상기 제1컨택홀은 상기 단자 개구부 내부에 대응되도록 배치될 수 있다.
일 실시예에 있어서, 상기 반도체 저항부의 일단은 상기 단자 개구부 내부에 대응되도록 배치될 수 있다.
일 실시예에 있어서, 상기 검사 단자는 복수로 구비되며, 복수의 검사 단자들 사이에는 상기 평탄화층에 의한 차단벽이 구비될 수 있다.
일 실시예에 있어서, 상기 반도체 저항부는 폴리 실리콘, 산화물 반도체 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 검사 배선은 제1연결배선 및 제2연결배선을 포함하고, 상기 제1연결배선은 상기 검사 단자와 동일층에 연결되며, 상기 절연막에 정의된 제2컨택홀을 통해서 상기 반도체 저항부와 컨택되며, 상기 제2연결배선은 상기 제1연결배선과 다른 층에 구비될 수 있다.
일 실시예에 있어서, 상기 표시영역에는 반도체층, 게이트전극, 소스전극 및 드레인 전극을 포함하는 박막트랜지스터가 배치되며, 상기 반도체 저항부는 상기 반도체층과 동일층에 배치되고, 상기 제2연결배선은 상기 게이트전극과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 표시영역에는 반도체층, 게이트전극, 소스전극 및 드레인 전극을 포함하는 박막트랜지스터, 및 상기 박막트랜지스터와 중첩 배치되며, 제1전극 및 제2전극을 포함하는 스토리지 커패시터;를 더 포함하며, 상기 제2연결배선은 상기 제2전극과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 검사 단자의 가장자리 중 적어도 한 변은 상기 단자 개구부와 비중첩될 수 있다.
일 실시예에 있어서, 상기 평탄화층 상에 배치된 상부-평탄화층; 및 상기 상부-평탄화층 상에 배치된 추가배선;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 주변영역에서 상기 상부-평탄화층은 상기 단자 개구부와 대응되는 추가 단자 개구부를 포함할 수 있다.
일 실시예에 있어서, 상기 표시영역에 배치되며, 화소전극, 유기발광층을 포함하는 중간층 및 대향전극을 포함하는 유기발광소자를 포함할 수 있다.
본 발명의 다른 실시예는, 표시영역과 상기 표시영역 외측의 주변영역을 가지는 기판; 상기 표시영역에 배치되며, 반도체층, 게이트전극, 소스전극, 및 드레인전극을 포함하는 박막트랜지스터, 및 상기 박막트랜지스터와 연결된 디스플레이 소자를 포함하는 화소; 상기 주변영역에 배치되며, 상기 화소에 구동 신호를 전달하는 제어부가 실장되는 구동 단자부; 상기 주변영역에 배치되며, 상기 화소에 검사 신호를 전달하는 검사 단자; 상기 검사 단자의 하부에서 절연막을 사이에 두고 배치되며, 상기 절연막에 정의된 제1컨택홀을 통해서 상기 검사 단자와 컨택되는 반도체 저항부; 및 상기 검사 단자의 적어도 일 단부를 덮고 검사 단자의 중앙부를 노출하는 단자 개구부(PAD opening)를 포함하는 평탄화층;을 포함하며, 상기 반도체 저항부는 상기 단자 개구부와 적어도 일부 대응되도록 배치된, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 제1컨택홀은 상기 단자 개구부 내부에 대응되도록 배치될 수 있다.
일 실시예에 있어서, 상기 검사 단자는 복수로 구비되며, 복수의 검사 단자들 사이에는 상기 평탄화층에 의한 차단벽이 구비될 수 있다.
일 실시예에 있어서, 상기 검사 단자와 상기 화소를 연결하는 검사 배선;을 더 포함하고, 상기 검사 배선은 제1연결배선 및 제2연결배선을 포함하며, 상기 제1연결배선은 상기 검사 단자와 동일층에 배치되며, 상기 제2연결배선은 상기 게이트전극 및 상기 제2전극 중 적어도 하나와 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 구동 단자와 상기 화소를 연결하는 구동 배선;을 더 포함하고, 상기 제2연결배선은 상기 구동 배선과 연결될 수 있다.
일 실시예에 있어서, 상기 제1연결배선의 폭은 상기 반도체 저항부의 폭보다 작거나 같을 수 있다.
일 실시예에 있어서, 상기 디스플레이 소자는 화소전극, 유기발광층을 포함하는 중간층 및 대향전극을 포함하는 유기발광소자일 수 있다.
일 실시예에 있어서, 상기 표시영역에는 반도체층, 게이트전극, 소스전극 및 드레인 전극을 포함하는 박막트랜지스터가 배치되며, 상기 기판과 상기 반도체층 사이에서, 상기 반도체층과 대응되도록 배치된 하부 금속층; 및 상기 반도체 저항부와 대응되도록 배치되며, 상기 하부 금속층과 동일층에 배치된 주변 하부 금속층;을 더 포함할 수 있다.
상기한 바와 같이, 본 발명의 실시예들에 따른 디스플레이 장치는 검사 단자에 연결된 반도체 저항부가 검사 단자와 중첩되는 영역을 확보하여 주변영역의 공간을 축소할 수 있다. 또한, 반도체 저항부는 소정의 폭 이상을 유기 하는 바, 높은 전류 밀도에 의한 불량을 최소화할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도들이다.
도 3은 도 1의 A부분을 확대한 확대도이다.
도 4는 본 발명의 실시예와 비교하기 위한 비교예이다.
도 5a 및 도 5b는 본 발명의 반도체 저항부의 저항, 폭, 및 한계전압과의 관계를 나타낸 데이터이다.
도 6은 도 1의 I-I'선 및 도 3의 II-II'선에 따른 단면을 개략적으로 나타낸 도면이다.
도 7은 도 3의 III-III'선에 따른 단면을 개략적으로 나타낸 도면이다.
도 8은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
디스플레이 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않으며, 다양한 방식의 디스플레이 장치가 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 디스플레이 장치의 기판(110)은 표시영역(DA) 및 표시영역(DA) 주변의 주변영역(PA)으로 구획된다. 표시영역(DA)는 복수의 화소(PX)가 포함되어 있어, 화상이 구현된다. 상기 복수의 화소(PX)들은 스캔선 및 상기 스캔선과 교차하는 데이터선에 연결될 수 있다. 또한, 복수의 화소(PX)들은 구동전압선(PL)과 연결될 수 있다.
각 화소(PX)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기발광소자(organic light emitting diode)를 포함할 수 있다. 또한, 각 화소(PX)는 박막트랜지스터(Thin Film Transistor: TFT), 스토리지 커패시터(Capacitor) 등의 소자가 더 포함될 수 있다. 표시영역(DA)은 화소(PX)들에서 방출되는 빛을 통해 소정의 이미지를 제공한다. 본 명세서에서의 화소(PX)라 함은 전술한 바와 같이 적색, 녹색, 청색 또는 백색 중 어느 하나의 색상의 빛을 방출하는 부화소를 나타낸다.
주변영역(PA)은 화소(PX)들이 배치되지 않은 영역으로, 이미지를 제공하지 않는다. 주변영역(PA)에는 서로 다른 전원전압을 인가하는 제1전원전압선(10), 제2전원전압선(20)이 배치될 수 있다. 또한, 주변영역(PA)에는 제1스캔 구동부(30), 제2스캔 구동부(40), 구동 단자부(50), 및 검사 단자부(60)가 배치될 수 있다.
제1전원전압선(10)은 주변영역(PA)에서 표시영역(DA)의 하단부에 대응하도록 배치될 수 있다. 제1전원전압선(10)에는 표시영역(DA)에 배치된 복수의 화소(PX)들에게 구동전압을 전달하는 복수의 구동전압선(PL)들이 연결될 수 있다. 한편, 제1전원전압선(10)은 구동 단자부(50)의 제1단자(52)와 연결될 수 있다.
제2전원전압선(20)은 주변영역(PA)에서 표시영역(DA)을 부분적으로 둘러싸도록 배치될 수 있다. 일부 실시예에서, 제2전원전압선(20)은 제1전원전압선(10)과 인접한 표시영역(DA)의 어느 하나의 변을 제외한 나머지 변들을 따라 연장될 수 있다. 그러나, 이에 한정되지 않는다. 제2전원전압선(20)은 표시영역(DA)의 어느 하나의 변 또는 두 개의 변과 대응되도록 배치될 수 있는 등 다양한 변형이 가능하다. 제2전원전압선(20)은 구동 단자부(50)의 제2단자(53)과 연결될 수 있다.
제1스캔 구동부(30) 및 제2스캔 구동부(40)는 주변영역(PA)에서 표시영역(DA)을 사이에 두고 배치될 수 있다. 즉, 제1스캔 구동부(30)는 표시영역(DA)의 좌측에 대응되도록 배치될 수 있으며, 제2스캔 구동부(40)은 표시영역(DA)의 우측에 대응되도록 배치될 수 있다. 제1스캔 구동부(30)에서 생성된 스캔 신호는 제1스캔선을 통해 일부 화소들(PX)에 제공되고, 제2스캔 구동부(40)에서 생성된 스캔 신호는 제2스캔선을 통해 일부 화소들(PX)에 제공될 수 있다.
일부 실시예에서, 제1스캔 구동부(30) 및 제2스캔 구동부(40)는 표시영역(DA)의 양측에 배치되며, 듀얼 스캐닝할 수 있다. 예컨대, 제1스캔 구동부(30)는 표시영역(DA)에 구비된 화소들(PX) 중 일부 화소들(PX)에 스캔 신호를 생성하여 전달하고, 제2스캔 구동부(40)는 표시영역(DA)에 구비된 화소들(PX) 중 나머지 화소들(PX)에 스캔 신호를 생성하여 전달할 수 있다. 제1스캔 구동부(30) 및 제2스캔 구동부(40)는 동기 처리된 클럭 신호에 의해 동기화될 수 있다.
도면에서, 스캔 구동부(30, 40)가 표시영역(DA)의 양측에 배치된 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 스캔 구동부(30, 40)는 표시영역(DA)의 일측에만 배치될 수도 있고, 스캔 구동부를 인쇄회로기판 등에 배치하는 경우는 주변영역(PA)에 배치되지 않을 수도 있는 등 다양한 변형이 가능하다.
구동 단자부(50)는 주변영역(PA)에 배치되며, 복수의 단자(51, 52, 53, 54)를 포함한다. 구동 단자부(50)는 절연층에 의해 덮이지 않고 노출되어, 플렉서블 인쇄회로기판 또는 구동 드라이버 IC 칩 등과 같은 제어부(미도시)와 전기적으로 연결될 수 있다. 제어부는 외부에서 전달되는 복수의 영상 신호를 복수의 영상 데이터 신호로 변경하고, 변경된 신호를 단자(51)를 통해 표시영역(DA)으로 전달한다. 또한, 제어부는 수직동기신호, 수평동기신호, 및 클럭신호를 전달받아 상기 제1 및 제2 스캔 구동부(30, 40)의 구동을 제어하기 위한 제어 신호를 생성하여 단자(54)를 통해 각각에 전달할 수 있다. 제어부는 단자(52, 53)을 통해 제1전원전압선(10) 및 제2전원전압선(20) 각각에 서로 다른 전압을 전달할 수 있다. 구동 단자부(50)는 구동 배선(90)과 연결되어, 전압 및 각종 신호를 표시영역(DA)으로 전달할 수 있다.
제1전원전압선(10)은 각 화소(PX)에 제1전원전압(ELVDD)을 제공하고, 제2전원전압선(20)은 각 화소(PX)에 제2전원전압(ELVSS)을 제공할 수 있다. 예컨대, 제1전원전압(ELVDD)은 제1전원전압선(10)과 연결된 구동전압선(PL)을 통해 각 화소(PX)에 제공될 수 있다. 제2전원전압(ELVSS)은 각 화소(PX)에 구비된 유기발광소자의 캐소드와 주변영역(PA)에서 접속할 수 있다.
검사 단자부(60)는 복수의 검사 단자(61)를 포함하며, 주변영역(PA)에서 구동 단자부(50)의 일측 또는 양측에 배치될 수 있다. 검사 단자부(60)는 플렉서블 인쇄회로기판 또는 구동 드라이버 IC 칩 등과 같은 제어부(미도시)가 기판(110)에 실장되기 전에, 표시영역(DA)의 각 화소(PX)를 검사하기 위한 각종 검사 신호들을 각 화소(PX)에 전달한다. 도 1에서는 검사 단자부(60)가 구동 단자부(50)의 양측에 배치된 것으로 도시되어 있으나, 이에 한정되지 않는다. 검사 단자부(60) 및 구동 단자부(50)의 위치, 크기 및 배치 관계 등은 도 1에 도시된 바에 한정되지 않고 필요에 따라 다양하게 변형될 수 있다.
검사 단자부(60)의 각 검사 단자(61)는 검사 배선(80)과 연결될 수 있다. 검사 배선(80)은 구동 배선(90)과 연결되어 표시영역(DA)에 검사 신호를 전달할 수 있다. 예컨대, 검사 배선(80)은 구동 배선(90)에서 분기되어 구비될 수 있다. 이 경우, 구동 배선(90)은 구동 단자부(50)로부터 공급되는 신호들을 전달하기 이전에 검사 단자부(60)에서 공급되는 검사 신호들을 표시영역(DA)으로 전달하는 역할을 할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 검사 배선(80)은 구동 배선(90)과 별도로 표시영역(DA)으로 직접 연결될 수 있는 등 다양한 변형이 가능하다.
한편, 검사 단자부(60)의 검사 단자(61)들은 정전기 방전(Electrostatic discharge: ESD)에 의한 손상을 방지하기 위한 정전기 방전 보호 소자를 포함할 수 있다. 정전기 방전은 분리되어 있던 물체들이 접촉할 때, 물체들 사이의 큰 전압 차이에 의하여 순간적으로 큰 전류가 흐르는 현상을 말한다. 이러한 정전기 방전을 방지하기 위하여 검사 패드부는 방전 보호 소자로서 반도체 물질, 예를 들어, 폴리 실리콘 또는 산화물 반도체를 포함하는 반도체 저항부를 포함할 수 있다. 본 발명의 실시예들에 따른 검사 단자(61)들에 대한 보다 상세한 설명은 후술하도록 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 화소의 등가회로도들이다.
도 2a를 참조하면, 각 화소(PX)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광소자(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2a에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 박막트랜지스터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 2b를 참조하면, 화소회로(PC)는 구동 및 스위칭 박막트랜지스터(T1, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 제1발광 제어 박막트랜지스터(T5), 제2발광 제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
도 2b에서는, 각 화소(PX) 마다 신호선들(SLn, SLn-1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(SLn, SLn-1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화전압선(VL)은 이웃하는 화소들에서 공유될 수 있다.
구동 박막트랜지스터(T1)의 드레인전극은 제2발광 제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기발광소자(OLED)에 구동 전류를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트전극은 스캔선(SL)과 연결되고, 소스전극은 데이터선(DL)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극과 연결되어 있으면서 제1발광 제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴 온 되어 데이터선(DL)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극은 스캔선(SLn)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극과 연결되어 있으면서 제2발광 제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 드레인전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1초기화 박막트랜지스터(T4)의 소스전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1초기화 박막트랜지스터(T4)의 게이트전극은 이전 스캔선(SLn-1)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 소스전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 드레인전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SLn-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 초기화 전압(VINT)을 구동 박막트랜지스터(T1)의 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제1발광 제어 박막트랜지스터(T5)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 제1발광 제어 박막트랜지스터(T5)의 소스전극은 구동전압선(PL)과 연결될 수 있다. 제1발광 제어 박막트랜지스터(T5)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극 및 스위칭 박막트랜지스터(T2)의 드레인전극과 연결되어 있다.
제2발광 제어 박막트랜지스터(T6)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 제2발광 제어 박막트랜지스터(T6)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극 및 보상 박막트랜지스터(T3)의 소스전극과 연결될 수 있다. 제2발광 제어 박막트랜지스터(T6)의 드레인전극은 유기발광소자(OLED)의 화소전극과 전기적으로 연결될 수 있다. 제1발광 제어 박막트랜지스터(T5) 및 제2발광 제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 제1전원전압(ELVDD)이 유기발광소자(OLED)에 전달되며, 유기발광소자(OLED)에 구동 전류가 흐르게 된다.
제2초기화 박막트랜지스터(T7)의 게이트전극은 이전 스캔선(SLn-1)에 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 소스전극은 유기발광소자(OLED)의 화소전극과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)는 이전 스캔선(SLn-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 유기발광소자(OLED)의 화소전극을 초기화시킬 수 있다.
도 2b에서는, 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 이전 스캔선(SLn-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4)는 이전 스캔선인 이전 스캔선(SLn-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 해당 스캔선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동전압선(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 게이트전극, 보상 박막트랜지스터(T3)의 드레인전극 및, 제1초기화 박막트랜지스터(T4)의 소스전극에 함께 연결될 수 있다.
유기발광소자(OLED)의 대향전극(예컨대, 캐소드)은 제2전원전압(ELVSS, 또는 공통전원전압)을 제공받는다. 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
화소회로(PC)는 도 2a 및 도 2b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
이하, 도 3 내지 도 7을 참조하며, 본 발명의 일 실시예에 따른 디스플레이 장치에 대해서 상세히 살펴보도록 한다.
도 3은 도 1의 A부분에 대응되는 층간 배치도로, 본 발명의 실시예에 따른 검사 단자부를 설명하기 위한 도면이다. 도 4는 본 발명의 실시예와 비교하기 위한 비교예이다. 도 5a 및 도 5b는 본 발명의 반도체 저항부의 저항, 폭, 및 한계전압과의 관계를 나타낸 데이터이다. 도 6은 도 1의 I-I'선 및 도 3의 II-II'선에 따른 단면을 개략적으로 나타낸 도면, 도 7은 도 3의 III-III'선에 따른 단면을 개략적으로 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 주변영역 (PA, 도 1참조)에 검사 단자부(60)을 구비하며, 검사 단자부(60)은 복수의 검사 단자(61)을 포함한다. 검사 단자(61)은 검사 배선(80)과 연결된다. 검사 배선(80)은 표시영역으로 연결되어, 검사 단자(61)로부터 오는 검사 신호를 표시영역의 각 화소에 전달할 수 있다.
검사 단자(61)과 검사 배선(80) 사이에는 반도체 저항부(71)가 배치되어 정전기 방전(ESD)으로부터 화소를 보호하는 역할을 할 수 있다. 한편, 검사 단자(61)의 적어도 일 단부는 평탄화층(118, 도 6 참조)로 덮일 수 있으며, 검사 단자(61)의 중앙부는 검사 신호를 공급하는 검사핀(CP, 도 6 참조)과 접촉될 수 있도록 평탄화층에 정의된 단자 개구부(118OP)에 의해서 노출될 수 있다.
본 발명의 실시예에 따른 반도체 저항부(71)는 상기 단자 개구부(118OP)와 적어도 일부 대응되도록 배치될 수 있다. 즉, 반도체 저항부(71)는 상기 단자 개구부(118OP)와 적어도 일부 중첩되도록 배치될 수 있다. 이에 따라, 본 실시예에 따른 반도체 저항부(71)는 검사 단자(61)와 중첩되는 영역이 확보되어, 주변영역(PA)의 크기를 최소화할 수 있다. 즉, 주변영역(PA)의 데드 스페이스(dead space)를 최소화할 수 있다.
반도체 저항부(71)는 정전기 방전(ESD)으로부터 화소를 보호하는 역할을 하는 바, 반도체 저항부(71)는 소정의 저항값이 확보되어야 한다. 일부 실시예에서, 반도체 저항부(71)의 저항값은 약 3 kΩ 내지 10 kΩ 일 수 있다.
따라서, 주변영역의 크기를 최소화하기 위해서 반도체 저항부(71)의 길이(LR)를 줄이고자 하는 경우, 반도체 저항부(71)의 저항값을 고려하여 반도체 저항부(71)의 폭(WR)까지 줄이는 것을 고려할 수 있다.
그러나, 반도체 저항부(71)의 폭(WR)을 반도체 저항부(71)의 저항값만을 고려하여 축소하게 되면, 그에 따른 전류밀도가 향상되어 정전기 방전을 보호하기 위한 저항부로써의 역할을 하지 못할 수 있다. 즉, 반도체 저항부(71)가 적정 저항값을 가지더라도, 정전기 방전에 따른 불량이 발생할 수 있다.
즉, 본 발명의 비교예인 도 4를 참조하면, 반도체 저항부(71')는 검사 단자(61)와 검사 배선(80) 사이에서 저항값을 높여주는 역할을 하는 바, 반도체 저항부(71')는 검사 단자(61)의 끝부분과 검사 배선의 끝부분에 각각 연결되도록 배치하고, 단자 개구부(118OP)와 대응되도록 배치하지 않는 것이 일반적이다. 이에 따라, 반도체 저항부(71')의 폭(W')은 검사 배선(80)의 폭(W1)에 비해 작게 형성되고, 반도체 저항부(71')를 통과하는 전류밀도가 높아지게 되어 단선이 되는 등의 불량이 발생할 수 있다.
다시 도 3을 참조하면, 본 발명의 실시예들에 있어서는 반도체 저항부(71)의 폭(WR)을 줄이지 않고, 주변영역의 크기를 최소화할 수 있도록, 반도체 저항부(71)와 검사 단자(61)가 노출되는 영역인 단자 개구부(118OP)까지 대응되도록 배치되고 있다.
반도체 저항부(71)의 일단은 제1컨택홀(CNT1)을 통해서 검사 단자(61)와 연결된다. 이에 따라, 제1컨택홀(CNT1)은 단자 개구부(118OP) 내부에 대응되도록 배치될 수 있다. 하나의 반도체 저항부(71)에 대해서 제1컨택홀(CNT1)은 복수로 구비될 수 있다. 그러나, 이에 한정되는 것은 아니다. 제1컨택홀(CNT1)은 하나만 구비될 수도 있다.
본 실시예에서, 검사 배선(80)은 제1연결배선(63) 및 제2연결배선(81)으로 구비될 수 있다. 제1연결배선(63)은 반도체 저항부(71)와 제2컨택홀(CNT2)을 통해서 직접 연결되는 배선일 수 있다. 제2연결배선(81)은 제1연결배선(63)과 다른 층에 구비되어 제3컨택홀(CNT3)을 통해서 제1연결배선(63)과 연결되는 배선일 수 있다.
제1연결배선(63)은 반도체 저항부의 폭(WR)보다 작은 폭(W1)을 구비할 수 있다. 제2연결배선(81)은 반도체 저항부의 폭(WR)보다 작은 폭(W1')을 구비할 수 있다. 즉, 검사 배선(80)은 반도체 저항부의 폭(WR)보다 작은 폭(W1')을 구비할 수 있다.
일부 실시예에서, 반도체 저항부의 폭(WR)은 검사 단자(61)의 폭(W2)보다 작거나 같을 수 있다. 일부 실시예에서, 반도체 저항부의 폭(WR)은 검사 단자(61)의 폭(W2)의 25% 내지 80%일 수 있다.
일부 실시예에서, 제1연결배선(63)은 검사 단자(61)와 동일층에 배치될 수 있다. 일부 실시예에서, 제2연결배선(81)은 구동 배선(90, 도 1 참조)과 동일층에 배치되는 배선일 수 있다. 제2연결배선(81)는 구동 배선(90)과 전기적으로 연결되는 배선일 수 있다.
본 명세서에서 배선 또는 단자의 길이는 검사 신호를 인가했을 때, 검사 신호에 의한 전류가 흐르는 주된 방향으로 연장되는 길이를 의미할 수 있으며, 배선 또는 단자의 폭(W1, W1', WR, W2)은 검사 신호를 인가했을 때, 검사 신호에 의한 전류의 주된 방향에 대해서 수직인 방향으로 측정된 길이를 의미할 수 있다. 또한, 폭은 부재(배선, 단자, 반도체 저항부 등)간의 연결을 위한 컨택홀이 배치된 영역을 제외한 영역, 부재 간 비중첩된 영역에서의 폭을 의미할 수 있다.
검사 단자(61)는 복수로 구비되어, 제1방향으로 소정의 간격으로 이격되어 나열될 수 있다. 도면에서는 복수의 검사 단자들(61)의 중심이 제1방향을 따라 동일 선상으로 배치되는 것으로 도시되고 있으나, 이에 한정되지 않는다. 검사 단자들(61)의 중심은 제1방향을 따라 지그재그로 배치될 수 있는 등 다양한 변형이 가능하다.
일부 실시예에서, 각 검사 단자(61)에 연결된 반도체 저항부(71)의 폭(WR)및 길이(LR)는 적절한 범위 내, 예컨대, 적절한 저항값의 범위 또는 적절한 폭의 범위 내에서 다르게 구비될 수 있다. 일부 실시예에서, 각 검사 단자(61)에 연결된 검사 배선(80)의 폭(W1, W1') 및 길이는 다양하게 구비될 수 있다.
도 5a는 반도체 저항부(71)의 저항값을 4 kΩ으로 유지할 때의 반도체 저항부(71)의 폭(WR)의 변화에 따른 한계전압의 값을 측정한 데이터이다. 여기서 한계전압은 반도체 저항부(71)가 견딜 수 있는 전압을 의미한다. 도 5a를 참조하면, 동일한 저항값이라도 폭(WR)이 클수록 한계전압이 커짐을 확인할 수 있다.
도 5b는 반도체 저항부(71)의 저항값이 1 kΩ, 4 kΩ, 8 kΩ인 경우에 대해서, 반도체 저항부(71)의 폭(WR)을 변화시키면서 한계전압값을 측정한 데이터이다. 도 5b를 참조하면, 한계전압이 적어도 0.5kV가 되는 조건은 반도체 저항부(71)의 저항값이 4 kΩ인 경우 폭이 60um 이상이 되어야하고, 반도체 저항부(71)의 저항값이 8 kΩ인 경우 폭이 30um 이상이 되어야함을 확인할 수 있다. 한편, 반도체 저항부(71)의 저항값이 1 kΩ 인 경우, 한계전압값을 0.5kV 이상으로 증가시키기 위해서는 반도체 저항부(71)의 폭을 120um 이상으로 증가시켜야 하는 바, 공간적 제약에 의해서 적용하기 어려울 수 있다.
일부 실시예에 있어서, 반도체 저항부(71)의 저항값은 약 3 kΩ 내지 10 kΩ, 또는 4 kΩ 내지 8 kΩ으로 설정될 수 있다. 일부 실시예에 있어서, 반도체 저항부(71)의 폭은 약 30um 이상 120um 이하로 설정될 수 있다.
상기 데이터들에 의해서 반도체 저항부(71)의 저항값, 폭, 길이 등은 한계전압 값 및 공간적 제약을 고려하여 설정하여야 정전기 방전에 대해서 효과적으로 화소들을 보호할 수 있음을 확인할 수 있다. 이에 따라, 본 실시예들은 반도체 저항부(71)가 검사 단자(61)가 노출된 영역인 단자 개구부(118OP)에 대응되도록 배치되도록 함으로써, 공간적 제약에도 불구하고 정전기 방전에 대해서 효과적으로 화소들을 보호할 수 있다.
이하, 도 6 및 도 7을 참조하며, 본 발명의 실시예에 따른 디스플레이 장치에 포함된 구성들이 적층된 구조에 대해서 설명하도록 한다. 도 6은 도 1의 I-I'선 및 도 3의 II-II'선에 따른 단면을 개략적으로 나타낸 도면, 도 7은 도 3의 III-III'선에 따른 단면을 개략적으로 나타낸 도면이다.
기판(110)은 글라스재, 금속재 또는 플라스틱재 등과 같은 다양한 재료로 형성된 것일 수 있다. 일 실시예에 따르면, 기판(110)은 플렉서블 기판일 수 있는데, 예컨대 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다.
버퍼층(111)은 기판(110) 상에 위치하여, 기판(110)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(110) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(110)과 버퍼층(111) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다.
제1박막트랜지스터(T1)는 반도체층(A1), 게이트전극(G1), 소스전극(S1), 드레인전극(D1)을 포함하고, 제2박막트랜지스터(T2) 반도체층(A2), 게이트전극(G2), 소스전극(S2), 드레인전극(D2)을 포함한다. 제1박막트랜지스터(T1) 은 유기발광소자(300)와 연결되어 유기발광소자(300)를 구동하는 구동 박막트랜지스터로 기능할 수 있다. 제2박막트랜지스터(T2)는 데이터선(DL)과 연결되어 스위칭 박막트랜지스터로 기능할 수 있다. 도면에서는 박막트랜지스터로 두 개를 도시하고 있으나, 이에 한정되지 않는다. 박막트랜지스터의 개수는 2 ~ 7 개 등 다양하게 변형될 수 있다.
반도체층(A1, A2)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(A1, A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 반도체층(A1, A2)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층(A1, A2)은 단층 또는 다층으로 구성될 수 있다.
반도체층(A1, A2) 상에는 제1게이트절연층(112)을 사이에 두고 게이트전극(G1, G2)이 배치된다. 게이트전극(G1, G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G1, G2)은 Mo의 단층일 수 있다.
제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트전극(G1, G2)을 덮도록 제2게이트절연층(113)이 구비될 수 있다. 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
스토리지 커패시터(Cst)의 제1전극(CE1)은 제1박막트랜지스터(T1)와 중첩할 수 있다. 예컨대, 제1박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1전극(CE1)으로의 기능을 수행할 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2)은 제2게이트절연층(113)을 사이에 두고 제1전극(CE1)과 중첩한다. 이 경우, 제2게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 제2전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2전극(CE2) Mo의 단층이거나 또는 Mo/Al/Mo의 다층일 수 있다.
소스전극(S1, S2) 및 드레인전극(D1, D2)은 층간절연층(115) 상에 배치된다. 소스전극(S1, S2) 및 드레인전극(D1, D2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(S1, S2)과 드레인전극(D1, D2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
소스전극(S1, S2)과 드레인전극(D1, D2) 상에는 평탄화층(118)이 위치하며, 평탄화층(118) 상에 유기발광소자(300)가 위치할 수 있다.
평탄화층(118)은 화소전극(310)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화층(118)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 평탄화층(118)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 평탄화층(118)은 무기 물질을 포함할 수 있다. 이러한, 평탄화층(118)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 평탄화층(118)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 평탄화층(118)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
기판(110)의 표시영역(DA)에 있어서, 평탄화층(118) 상에는 유기발광소자(300)가 배치된다. 유기발광소자(300)는 화소전극(310), 유기발광층을 포함하는 중간층(320) 및 대향전극(330)을 포함한다.
평탄화층(118)에는 제1박막트랜지스터(T1)의 소스전극(S1) 및 드레인전극(D1) 중 어느 하나를 노출시키는 개구부가 존재하며, 화소전극(310)은 상기 개구부를 통해 소스전극(S1) 또는 드레인전극(D1)과 컨택하여 제1박막트랜지스터(T1)와 전기적으로 연결된다.
화소전극(310)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
평탄화층(118) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 표시영역(DA)에서 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구부(119OP)를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(119)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)는 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광소자(300)의 중간층(320)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(320)은 복수의 화소전극(310) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(320)은 복수의 화소전극(310)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(330)은 표시영역(DA) 및 주변영역(PA)에 걸쳐 배치되며, 중간층(320)과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(330)은 복수의 유기발광소자(300)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(310)에 대응할 수 있다.
주변영역(PA)에는 반도체층(A1, A2)과 동일층에 구비된 반도체 저항부(71)가 배치될 수 있다. 반도체 저항부(71)는 반도체층(A1, A2)이 형성될 때, 동시에 형성될 수 있다. 반도체 저항부(71)는 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 또한, 반도체 저항부(71)는 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함하는 산화물 반도체 물질을 포함할 수 있다. 반도체 저항부(71)는 단층 또는 다층으로 구성될 수 있다.
검사 단자(61)는 데이터선(DL)과 동일한 층에 배치될 수 있다. 즉, 검사 단자(61)는 주변영역(PA)에서 층간절연층(115) 상에 배치될 수 있다. 검사 단자(61)는 층간절연층(115), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 제1컨택홀(CNT1)을 통해서 반도체 저항부(71)과 컨택될 수 있다.
검사 배선(80)의 제1연결배선(63)은 데이터선(DL)과 동일한 층에 배치될 수 있다. 즉, 제1연결배선(63)은 주변영역(PA)에서 층간절연층(115) 상에 배치될 수 있다. 검사 배선(80)의 제2연결배선(81)은 게이트전극(G1, G2)와 동일한 층에 배치될 수 있다. 즉, 제2연결배선(81)는 제1게이트절연층(112) 상에 배치될 수 있다. 제2연결배선(81)은 표시영역(DA)의 데이터선(DL) 및 스캔선 등과 연결될 수 있다. 일부 실시예에서, 제2연결배선(81)은 데이터 신호, 게이트 신호 또는 구동 전압 등을 전달하기 위한 구동 배선(90, 도 1 참조)의 일부일 수 있다.
제1연결배선(63)의 일단은 층간절연층(115), 제2게이트절연층(113), 및 제1게이트절연층(112)를 관통하는 제2컨택홀(CNT2)를 통해서 반도체 저항부(71)과 컨택할 수 있다. 제1연결배선(63)의 타단은 층간절연층(115) 및 제2게이트절연층(113)을 관통하는 제3컨택홀(CNT3)을 통해서 제2연결배선(81)과 컨택될 수 있다.
평탄화층(118)은 표시영역(DA)과 표시영역(DA) 외측의 주변영역(PA)에 걸쳐 기판(110) 상에 배치되며, 주변영역(PA)에서 검사 단자(61)를 노출하는 단자 개구부(118OP)를 가질 수 있다.
검사 신호를 인가하는 검사핀(CP)을 평탄화층(118)에 의해 노출된 검사 단자(61)에 컨택하여 검사 신호가 인가될 수 있다. 이렇게 인가된 검사 신호는 검사 단자(61), 반도체 저항부(71), 제1연결배선(63), 및 제2연결배선(81)을 통해 표시영역(DA)으로 인가됨으로써 불량 화소의 유무를 판정할 수 있다. 이와 같이, 검사핀(CP)과 검사 단자(61)가 컨택할 때, 갑자기 큰 전압이 인가됨에 따라 정전기에 의한 방전이 발생할 수 있는 바, 검사 단자(61)에는 반도체 저항부(71)가 구비될 수 있다.
본 실시예에 있어서, 반도체 저항부(71)의 적어도 일부는 단자 개구부(118OP)와 적어도 일부 대응되도록 배치될 수 있다. 또한, 제1컨택홀(CNT1)은 단자 개구부(118OP) 내부에 대응되도록 배치될 수 있다.
한편, 도 7을 참조하면, 제1방향에 있어서, 복수의 검사 단자들(61) 사이는 평탄화층(118)에 의해서 차단벽(118W)이 형성되어 검사핀(CP)에 의해서 검사 단자(61)에 검사 신호를 인가할 때, 주변의 다른 검사 단자(61)에 영향을 미치는 것을 배제할 수 있다. 즉, 평탄화층(118)에 정의된 단자 개구부(118OP)는 검사 단자(61)의 중심부에 대응되도록 형성되며, 복수의 검사 단자(61) 사이 영역에는 간섭 신호를 차단할 수 있는 차단벽(118W)이 형성될 수 있다.
도 7에 있어서는, 검사핀(CP)을 하나만 도시하고 있으나, 본 실시예는 이에 한정되지 않는다. 검사핀(CP)은 복수의 검사 단자(61)에 대응되도록 복수로 구비되어, 복수의 검사 단자(61)에 동시에 접촉하는 형태로 구비될 수 있다.
본 발명의 실시예에 따른 디스플레이 장치는 표시영역(DA)을 밀봉하는 박막봉지막(미도시) 또는 밀봉기판(미도시)을 더 포함할 수 있다. 박막봉지막 또는 밀봉기판은 표시영역(DA)에 배치되는 유기발광소자(300) 등을 덮어 외부의 수분이나 산소로부터 유기발광소자(300) 등을 보호하는 역할을 할 수 있다. 박막봉지막은 제1무기봉지층, 유기봉지층, 제2무기봉지층이 적층된 구조를 구비할 수 있다. 밀봉기판은 글라스재 등으로 구비될 수 있으며, 기판(110)의 주변영역에 배치된 프릿(frit) 등의 밀봉부재에 의해서 기판(110)과 접합될 수 있다.
박막봉지막 또는 밀봉기판 상부에는 터치스크린층, 편광필름 등 다양한 기능층이 더 포함될 수 있으며, 대향전극(330) 상부에는 광효율을 향상시키기 위한 캡핑층이 더 포함될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다. 구체적으로, 검사 단자 근방을 개략적으로 도시하는 단면도이다. 도 8에 있어서, 도 6과 동일한 참조부호는 동일 부재를 나타내는 바, 중복 설명은 생략하도록 한다.
도 8을 참조하면, 본 발명의 실시예에 따른 디스플레이 장치는, 기판(110)의 주변영역에 배치되며 화소에 검사 신호를 전달하는 검사 단자(61), 검사 단자(61)와 연결된 검사 배선(80), 검사 단자(61) 및 검사 배선(80)과 컨택홀(CNT1, CNT2)을 통해 연결된 반도체 저항부(71), 및 검사 단자(61)의 중앙부를 노출하는 단자 개구부(118OP)를 포함하는 평탄화층(118)을 포함한다. 상기 반도체 저항부(71)은 개구부(118OP)와 적어도 일부 대응되도록 배치된다.
본 실시예에서, 반도체 저항부(71)의 외측 단부(EP2)는 검사 단자(61)의 외측 단부(EP1) 보다 기판(110)의 가장자리(SEP)와 더 가깝게 형성될 수 있다. 여기서 '외측'은 표시영역 방향이 아닌 기판(110)의 가장자리 방향으로 놓여진 부분을 일컫는다. 반도체 저항부(71)의 단부(EP2)는 단자 개구부(118OP) 내부에 배치되지 않을 수 있다.
반도체 저항부(71)는 정전기 방전(ESD)으로부터 화소를 보호하는 역할을 하는 바, 반도체 저항부(71)는 소정의 저항값이 확보되어야 한다. 소정의 저항값을 확보하기 위해서 반도체 저항부(71)는 단자 개구부(118OP)와 중첩되도록 배치될 수 있다. 이에 따라, 본 실시예에 따른 반도체 저항부(71)는 검사 단자(61)와 중첩되는 영역이 확보되어, 주변영역(PA)의 크기를 최소화할 수 있다. 즉, 주변영역(PA)의 데드 스페이스(dead space)를 최소화할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다. 구체적으로, 검사 단자 근방을 개략적으로 도시하는 단면도이다. 도 9에 있어서, 도 6과 동일한 참조부호는 동일 부재를 나타내는 바, 중복 설명은 생략하도록 한다.
도 9를 참조하면, 본 발명의 실시예에 따른 디스플레이 장치는, 기판(110)의 주변영역에 배치되며 화소에 검사 신호를 전달하는 검사 단자(61), 검사 단자(61)와 연결된 검사 배선(80), 검사 단자(61) 및 검사 배선(80)과 컨택홀(CNT1, CNT2)을 통해 연결된 반도체 저항부(71), 및 검사 단자(61)의 중앙부를 노출하는 단자 개구부(118OP)를 포함하는 평탄화층(118)을 포함한다. 상기 반도체 저항부(71)은 개구부(118OP)와 적어도 일부 대응되도록 배치된다.
검사 단자(61)는 제1컨택홀(CNT1)을 통해서 반도체 저항부(71)와 컨택되고, 검사 배선 중 제1연결배선(63)은 제2컨택홀(CNT2)을 통해서 반도체 저항부(71)와 컨택된다. 제1컨택홀(CNT1)의 위치에 따라서, 반도체 저항부(71)에서의 전류 이동 경로가 결정되는 바, 제1컨택홀(CNT1)은 반도체 저항부(71)의 단부에 연결되는 것이 바람직하다.
이에 따라, 도 9에서와 같이, 반도체 저항부(71)의 외측 단부가 단자 개구부(118OP) 내부에 배치되지 않는 경우, 제1컨택홀(CNT1)은 단자 개구부(118OP) 내부에 대응되도록 배치되지 않을 수 있다. 즉, 제1컨택홀(CNT1)은 단자 개구부(118OP)와 비중첩하도록 배치될 수 있다.
반도체 저항부(71)는 정전기 방전(ESD)으로부터 화소를 보호하는 역할을 하는 바, 반도체 저항부(71)는 소정의 저항값이 확보되어야 한다. 소정의 저항값을 확보하기 위해서 반도체 저항부(71)는 단자 개구부(118OP)와 중첩되도록 배치될 수 있다. 이에 따라, 본 실시예에 따른 반도체 저항부(71)는 검사 단자(61)와 중첩되는 영역이 확보되어, 주변영역(PA)의 크기를 최소화할 수 있다. 즉, 주변영역(PA)의 데드 스페이스(dead space)를 최소화할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다. 구체적으로, 검사 단자 근방을 개략적으로 도시하는 단면도이다. 도 10에 있어서, 도 6과 동일한 참조부호는 동일 부재를 나타내는 바, 중복 설명은 생략하도록 한다.
도 10을 참조하면, 본 발명의 실시예에 따른 디스플레이 장치는, 기판(110)의 주변영역에 배치되며 화소에 검사 신호를 전달하는 검사 단자(61), 검사 단자(61)와 연결된 검사 배선(80), 검사 단자(61) 및 검사 배선(80)과 컨택홀(CNT1, CNT2)을 통해 연결된 반도체 저항부(71), 및 검사 단자(61)의 중앙부를 노출하는 단자 개구부(118OP)를 포함하는 평탄화층(118)을 포함한다. 상기 반도체 저항부(71)은 개구부(118OP)와 적어도 일부 대응되도록 배치된다.
검사 배선(80)은 제1연결배선(63) 및 제2연결배선(83)을 포함할 수 있다. 제1연결배선(63)은 검사 단자(61) 및 표시영역의 데이터선(DL, 도 6 참조) 등과 동일한 층에 배치될 수 있다. 즉, 제1연결배선(63)은 층간절연층(115) 상에 배치되며, 층간절연층(115), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 제2컨택홀(CNT2)을 통해 반도체 저항부(71)와 연결될 수 있다.
본 실시예에서, 제2연결배선(83)은 표시영역의 스토리지 커패시터(Cst)의 제2전극(CE2)와 동일한 층에 배치될 수 있다. 즉, 제2연결배선(83)은 제2게이트절연층(113) 상에 배치되며, 층간절연층(115)을 관통하는 제3컨택홀(CNT3)을 통해 제1연결배선(63)과 연결될 수 있다. 제2연결배선(83)은 표시영역과 연결되어 검사 신호를 표시영역에 전달할 수 있다. 일부 실시예에서, 제2연결배선(83)은 구동 배선(90, 도 1 참조)과 연결될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다. 구체적으로, 검사 단자 근방을 개략적으로 도시하는 단면도이다. 도 11에 있어서, 도 6과 동일한 참조부호는 동일 부재를 나타내는 바, 이들에 대한 중복 설명은 생략하도록 한다.
도 11을 참조하면, 본 발명의 실시예에 따른 디스플레이 장치는, 기판(110)의 주변영역에 배치되며 화소에 검사 신호를 전달하는 검사 단자(61), 검사 단자(61)와 연결된 검사 배선(80), 검사 단자(61) 및 검사 배선(80)과 컨택홀(CNT1, CNT2)을 통해 연결된 반도체 저항부(71), 및 검사 단자(61)의 중앙부를 노출하는 단자 개구부(118OP)를 포함하는 평탄화층(118)을 포함한다. 상기 반도체 저항부(71)은 개구부(118OP)와 적어도 일부 대응되도록 배치된다.
본 실시예에서, 검사 단자(61)의 일 단부는 평탄화층(118)에 의해서 덮이지 않을 수 있다. 예컨대, 검사 단자(61)의 외측 끝단은 평탄화층(118)에 의해서 덮이지 않을 수 있다. 이는 평탄화층(118)의 단자 개구부(118OP)를 형성할 때, 일 단부에 대해서는 오픈하는 형상으로 패터닝하여 형성될 수 있다. 또는, 추후에 기판의 가장자리를 컷팅하는 공정에서 평탄화층(118)의 일부가 제거되어 검사 단자(61)의 외측 끝단이 노출되는 형상으로 구비될 수 있다. 본 실시예에 있어서, 검사 단자(61)는 구동 단자부(60, 도 1 참조)에 제어부가 실장된 후에도 기판(110) 상에 남아 있을 수 있다. 그러나, 본 실시예는 이에 한정되지 않는다. 예컨대, 기판의 가장자리를 컷팅하는 공정에서 검사 단자(61)의 일부 또는 전부가 제거될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다. 도 12에 있어서, 도 6과 동일한 참조부호는 동일 부재를 나타내는 바, 이들에 대한 중복 설명은 생략한다.
도 12를 참조하면, 본 발명의 실시예에 따른 디스플레이 장치는, 기판(110)의 주변영역에 배치되며 화소에 검사 신호를 전달하는 검사 단자(61), 검사 단자(61)와 연결된 검사 배선(80), 검사 단자(61) 및 검사 배선(80)과 컨택홀(CNT1, CNT2)을 통해 연결된 반도체 저항부(71), 및 검사 단자(61)의 중앙부를 노출하는 단자 개구부(118OP)를 포함하는 평탄화층(118)을 포함한다. 상기 반도체 저항부(71)은 개구부(118OP)와 적어도 일부 대응되도록 배치된다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는 평탄화층(118) 상부에 상부-평탄화층(118')을 더 포함할 수 있다. 또한, 상부-평탄화층(118')에는 추가배선(PL) 및 중간배선(CM)이 더 포함될 수 있다.
상부-평탄화층(118')은 유기물질 및/또는 무기물질로 구비될 수 있다. 예컨대, 유기물질은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 상기 무기물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 상부-평탄화층(118')은 단층 또는 다층 구조로 형성될 수 있다.
평탄화층(118) 상에 배치된 추가배선(PL)은 구동전압을 전달하는 구동전압선 또는 데이터 신호를 전달하는 데이터선으로 기능할 수 있다. 추가배선(PL)은 평탄화층(118)에 정의된 컨택홀(미도시)을 통해서 데이터선(DL)과 연결될 수 있다. 또한, 평탄화층(118) 상에 배치된 중간배선(CM)을 통해서 유기발광소자(OLED)의 화소전극(310)과 제1박막트랜지스터(T1)이 연결될 수 있다. 추가배선(PL) 및 중간배선(CM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다.
주변영역(PA)에 배치된 상부-평탄화층(118')은 검사 단자(61)의 중앙부를 노출하는 추가 단자 개구부(118'OP)를 포함할 수 있다. 도면에서, 추가 단자 개구부(118'OP)의 면적이 단자 개구부(118OP)의 면적보다 좁게 형성된 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 추가 단자 개구부(118'OP)의 면적이 단자 개구부(118OP)의 면적보다 넓게 형성되거나, 기판의 가장자리 영역에서는 오픈된 형상을 구비하는 등 다양한 변형이 가능하다.
반도체 저항부(71)는 정전기 방전(ESD)으로부터 화소를 보호하는 역할을 하는 바, 반도체 저항부(71)는 소정의 저항값이 확보되어야 한다. 소정의 저항값을 확보하기 위해서 반도체 저항부(71)는 단자 개구부(118OP)와 중첩되도록 배치될 수 있다. 이에 따라, 본 실시예에 따른 반도체 저항부(71)는 검사 단자(61)와 중첩되는 영역이 확보되어, 주변영역(PA)의 크기를 최소화할 수 있다. 즉, 주변영역(PA)의 데드 스페이스(dead space)를 최소화할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 개략적인 단면도이다. 도 12에 있어서, 도 6과 동일한 참조부호는 동일 부재를 나타내는 바, 이들에 대한 중복 설명은 생략한다.
도 12를 참조하면, 본 발명의 실시예에 따른 디스플레이 장치는, 기판(110)의 주변영역에 배치되며 화소에 검사 신호를 전달하는 검사 단자(61), 검사 단자(61)와 연결된 검사 배선(80), 검사 단자(61) 및 검사 배선(80)과 컨택홀(CNT1, CNT2)을 통해 연결된 반도체 저항부(71), 및 검사 단자(61)의 중앙부를 노출하는 단자 개구부(118OP)를 포함하는 평탄화층(118)을 포함한다. 상기 반도체 저항부(71)은 개구부(118OP)와 적어도 일부 대응되도록 배치된다.
또한, 본 발명의 실시예에 따른 디스플레이 장치는 반도체층(A1, A2) 하부에서 상기 반도체층(A1, A2)에 대응되도록 배치된 하부 금속층(M1, M2)이 더 배치될 수 있다. 하부 금속층(M1, M2)은 기판(110)과 반도체층(A1, A2) 사이에 배치되어, 반도체층(A1, A2)으로 입사될 수 있는 광을 차단하는 기능을 할 수 있다. 하부 금속층(M1, M2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다.
하부 금속층(M1, M2)은 버퍼층(111) 상에 배치될 수 있다. 하부 금속층(M1, M2)과 반도체층(A1, A2) 사이에는 절연층(111')이 배치된다. 절연층(111')은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
반도체층(A1, A2)은 광에 의해 그 특성이 변화될 수 있는 바, 이러한 반도체층(A1, A2)의 특성 변화는 박막트랜지스터(T1, T2)의 특성변화로 이어질 수 있다. 본 실시예에서는 하부 금속층(M1, M2)을 도입하여 박막 트랜지스터(T1, T2)의 특성이 외부 광에 의해서 변화하지 않고 안정화될 수 있다.
일부 실시예에서, 하부 금속층(M1, M2)에는 전압이 인가될 수 있다. 예컨대, 하부 금속층(M1, M2)에는 구동 전압이 인가될 수 있으며, 박막트랜지스터의 소스전극(S1, S2), 드레인전극(D1, D2), 또는 게이트전극(G1, G2)와 연결되어 그들과 연동된 전압이 인가될 수 있다. 이에 따라, 박막트랜지스터(T1, T2)의 특성의 안정화를 도모할 수 있다.
본 실시예에서, 주변영역(PA)에 배치된 반도체 저항부(71) 하부에 대응되도록 주변 하부 금속층(M')이 배치될 수 있다. 주변 하부 금속층(M')은 하부 금속층(M1, M2)와 동일층에 동일 물질로 구비될 수 있다. 주변 하부 금속층(M')은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일부 실시예에서, 주변 하부 금속층(M')에는 전압이 인가될 수 있다, 예컨대, 하부 금속층(M1, M2)에는 구동 전압선, 데이터선, 스캔선과 연결되어 그들과 연동된 전압이 인가될 수 있다.
반도체 저항부(71)는 정전기 방전(ESD)으로부터 화소를 보호하는 역할을 하는 바, 반도체 저항부(71)는 소정의 저항값이 확보되어야 한다. 소정의 저항값을 확보하기 위해서 반도체 저항부(71)는 단자 개구부(118OP)와 중첩되도록 배치될 수 있다. 이에 따라, 본 실시예에 따른 반도체 저항부(71)는 검사 단자(61)와 중첩되는 영역이 확보되어, 주변영역(PA)의 크기를 최소화할 수 있다. 즉, 주변영역(PA)의 데드 스페이스(dead space)를 최소화할 수 있다.
여태까지, 본 발명의 실시예에 적용될 수 있는 실시예들을 설명하였다. 이와 같은 실시예들은 별도의 실시예로 구현될 수도 있고, 서로 조합된 실시예로 구현될 수 있다. 예컨대, 도 12, 및/또는 도 13에서 예로 들어 설명한 실시예에 대해서 도 6 내지 도 11을 예로 들어 설명한 실시예에 적용할 수 있는 등 다양한 조합이 가능하다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110: 기판 111: 버퍼층
112: 제1게이트절연층 113: 제2게이트절연층
115: 층간절연층 118: 평탄화층
118': 상부-평탄화층 119: 화소정의막
300: 유기발광소자 310: 화소전극
311: 도전층 320: 중간층
330: 대향전극
61: 검사 단자
71: 반도체 저항부
80: 검사 배선

Claims (21)

  1. 화소에 의해서 화상이 구현되는 표시영역 및 상기 표시영역 주변의 주변영역을 포함하는 기판;
    상기 주변영역에 배치되며 상기 표시영역에 검사 신호를 전달하는 검사 단자;
    상기 표시영역과 검사 단자를 연결하는 검사 배선;
    상기 검사 단자 및 상기 검사 배선과 각각 연결된 반도체 저항부; 및
    상기 검사 단자의 적어도 일 단부를 덮고 검사 단자의 중앙부를 노출하는 단자 개구부(PAD opening)를 포함하는 평탄화층;을 포함하며,
    상기 반도체 저항부는 상기 검사 단자의 하부에서 절연막을 사이에 두고 배치되며, 상기 절연막에 정의된 제1컨택홀을 통해서 상기 검사 단자와 컨택되며,
    상기 반도체 저항부는 상기 단자 개구부와 적어도 일부 대응되도록 배치되고,
    상기 검사 배선은 상기 검사 단자와 동일한 층에 배치된 제1연결배선 및 상기 제1연결배선과 다른 층에 제2연결배선을 포함하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 반도체 저항부의 폭은 상기 검사 배선의 폭 보다 크거나 같은, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1컨택홀은 상기 단자 개구부 내부에 대응되도록 배치된, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 반도체 저항부의 일단은 상기 단자 개구부 내부에 대응되도록 배치된, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 검사 단자는 복수로 구비되며, 복수의 검사 단자들 사이에는 상기 평탄화층에 의한 차단벽이 구비된, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 반도체 저항부는 폴리 실리콘, 산화물 반도체 중 적어도 하나를 포함하는, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제1연결배선은 상기 절연막에 정의된 제2컨택홀을 통해서 상기 반도체 저항부와 컨택된, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 표시영역에는 반도체층, 게이트전극, 소스전극 및 드레인 전극을 포함하는 박막트랜지스터가 배치되며,
    상기 반도체 저항부는 상기 반도체층과 동일층에 배치되고,
    상기 제2연결배선은 상기 게이트전극과 동일층에 배치된, 디스플레이 장치.
  9. 제7항에 있어서,
    상기 표시영역에는 반도체층, 게이트전극, 소스전극 및 드레인 전극을 포함하는 박막트랜지스터, 및
    상기 박막트랜지스터와 중첩 배치되며, 제1전극 및 제2전극을 포함하는 스토리지 커패시터;를 더 포함하며,
    상기 제2연결배선은 상기 제2전극과 동일층에 배치된, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 검사 단자의 가장자리 중 적어도 한 변은 상기 평탄화층과 비중첩된, 디스플레이 장치.
  11. 제1항에 있어서,
    상기 평탄화층 상에 배치된 상부-평탄화층; 및
    상기 상부-평탄화층 상에 배치된 추가배선;을 더 포함하는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 주변영역에서 상기 상부-평탄화층은 상기 단자 개구부와 대응되는 추가 단자 개구부를 포함하는, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 표시영역에 배치되며, 화소전극, 유기발광층을 포함하는 중간층 및 대향전극을 포함하는 유기발광소자를 포함하는, 디스플레이 장치.
  14. 표시영역과 상기 표시영역 외측의 주변영역을 가지는 기판;
    상기 표시영역에 배치되며, 반도체층, 게이트전극, 소스전극, 및 드레인전극을 포함하는 박막트랜지스터, 및 상기 박막트랜지스터와 연결된 디스플레이 소자를 포함하는 화소;
    상기 주변영역에 배치되며, 상기 화소에 구동 신호를 전달하는 제어부가 실장되는 구동 단자부;
    상기 주변영역에 배치되며, 상기 화소에 검사 신호를 전달하는 검사 단자;
    상기 검사 단자의 하부에서 절연막을 사이에 두고 배치되며, 상기 절연막에 정의된 제1컨택홀을 통해서 상기 검사 단자와 컨택되는 반도체 저항부;
    상기 검사 단자와 상기 화소를 연결하는 검사 배선;
    상기 검사 단자의 적어도 일 단부를 덮고 검사 단자의 중앙부를 노출하는 단자 개구부(PAD opening)를 포함하는 평탄화층;을 포함하며,
    상기 반도체 저항부는 상기 단자 개구부와 적어도 일부 대응되도록 배치되고,
    상기 검사 배선은 제1연결배선 및 제2연결배선을 포함하며,
    상기 제1연결배선은 상기 검사 단자와 동일한 층에 배치되며, 상기 제2연결배선은 상기 제1연결배선과 다른 층에 배치된, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 제1컨택홀은 상기 단자 개구부 내부에 대응되도록 배치된, 디스플레이 장치.
  16. 제14항에 있어서,
    상기 검사 단자는 복수로 구비되며, 복수의 검사 단자들 사이에는 상기 평탄화층에 의한 차단벽이 구비된, 디스플레이 장치.
  17. 제14항에 있어서,
    상기 박막트랜지스터와 중첩 배치되며, 제1전극 및 제2전극을 포함하는 스토리지 커패시터;를 더 포함하며,
    상기 제2연결배선은 상기 게이트전극 및 상기 제2전극 중 적어도 하나와 동일한 층에 배치된, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 구동 단자와 상기 화소를 연결하는 구동 배선;을 더 포함하고,
    상기 제2연결배선은 상기 구동 배선과 연결된, 디스플레이 장치.
  19. 제17항에 있어서,
    상기 제1연결배선의 폭은 상기 반도체 저항부의 폭보다 작거나 같은, 디스플레이 장치.
  20. 제14항에 있어서,
    상기 디스플레이 소자는 화소전극, 유기발광층을 포함하는 중간층 및 대향전극을 포함하는 유기발광소자인, 디스플레이 장치.
  21. 제14항에 있어서,
    상기 표시영역에는 반도체층, 게이트전극, 소스전극 및 드레인 전극을 포함하는 박막트랜지스터가 배치되며,
    상기 기판과 상기 반도체층 사이에서, 상기 반도체층과 대응되도록 배치된 하부 금속층; 및
    상기 반도체 저항부와 대응되도록 배치되며, 상기 하부 금속층과 동일층에 배치된 주변 하부 금속층;을 더 포함하는, 디스플레이 장치.
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