WO2004109377A1 - アレイ基板およびアレイ基板の検査方法 - Google Patents

アレイ基板およびアレイ基板の検査方法 Download PDF

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WO2004109377A1
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Masaki Miyatake
Mitsuhiro Yamamoto
Original Assignee
Toshiba Matsushita Display Technology Co., Ltd.
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    • G02F1/1333—Constructional arrangements; Manufacturing methods
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Definitions

  • the present invention relates to an array substrate and a method for detecting an array substrate.
  • the display panel is used in various places such as the display section of a notebook personal computer (note PC), the display section of a mobile phone, and the display section of a television receiver. ing.
  • the liquid crystal display panel includes an array substrate on which a plurality of pixel electrodes are arranged in a matrix, an opposing substrate having an opposing electrode facing the plurality of pixel electrodes, and a liquid crystal display panel between the array substrate and the opposing substrate. And a liquid crystal layer held in the liquid crystal layer.
  • the array substrate consists of multiple pixel electrodes arranged in a matrix.
  • a plurality of scanning lines arranged along rows of a plurality of pixel electrodes, a plurality of signal lines arranged along columns of a plurality of pixel electrodes, and near intersections of these scanning lines and signal lines. It has a plurality of switching elements arranged. Further, a plurality of pads are arranged on a part of the array substrate to obtain electrical connection with scanning lines and signal lines.
  • a plurality of array substrates are formed on a single mother substrate that is larger in size than the array substrate.
  • An alignment mark is formed on this mother substrate, which is located outside the array substrate and formed to detect the position of the array substrate.
  • Example X As shown in Japanese Unexamined Patent Application Publication No. 2003-45088, These alignment marks are used for positioning as a reference when inspecting an array substrate. When checking the alignment mark, it is checked by looking at the alignment mark on the monitor.
  • the present invention has been made in view of the above points, and its purpose is to make it possible to reduce the distance between array substrates formed on a single mother board. An array board and an array board inspection method that can confirm the position are provided.
  • an array substrate includes a substrate on which a plurality of inspections and a plurality of signal lines are arranged to intersect, a ttj line formed on the substrate, A pixel portion which is arranged near the intersection of the signal lines and includes a switching element and an auxiliary capacitor; and a group of prescribed heads provided for supplying or outputting signals to the scanning lines and the signal lines. And a wiring formed of metal along the inside of the side of the substrate. A mark is formed in the width region of the wiring by partially extracting a metal portion.
  • an inspection method of an array substrate includes: A substrate on which a plurality of scanning lines and a plurality of signal lines intersect; and a switching element formed on the substrate, near the intersection of the scanning lines and the signal lines, and a switching element and an auxiliary capacitance.
  • the metal part in the width region of the wiring formed on the substrate is extracted in advance, and a mark is formed in the width region of the wiring. The position of the mark is detected by scanning the array substrate with an electron beam, and the reference position of the electron beam is controlled based on the information on the detected position of the mark.
  • FIG. 1 is a schematic plan view showing power supply wiring of an array substrate according to an embodiment of the present invention.
  • FIG. 2 is a schematic sectional view of a liquid crystal display panel provided with an array substrate.
  • FIG. 3 is a perspective view showing a part of the liquid crystal display panel shown in FIG.
  • FIG. 4 is a plan view showing an example of an array of array substrates configured using a single mother substrate.
  • FIG. 5 is a schematic plan view of the array substrate shown in FIG.
  • FIG. 6 is a schematic plan view showing an enlarged part of the pixel region of the array substrate shown in FIG.
  • Fig. 7 shows a liquid crystal display panel equipped with the array substrate shown in Fig. 6. It is a schematic sectional drawing.
  • FIG. 8 is a basic configuration diagram of the child beam tester according to the embodiment of the present invention.
  • FIG. 9 is a schematic configuration diagram of an array substrate detection device including a child beam tester according to an embodiment of the present invention.
  • FIG. 10 is an example of a chart shown to clarify an inspection method for an array substrate.
  • the liquid crystal display panel is composed of an array substrate 101 and an opposing substrate 10 which is opposed to the array substrate with a predetermined gap kept therebetween. 2 and a liquid crystal layer 103 sandwiched between these two substrates.
  • Reference numeral 102 denotes a spacer which holds a predetermined gap by a columnar spacer 127.
  • Array substrate 1 0 1 Counter substrate 1 0
  • the peripheral parts of No. 2 are in contact with the sealing material 160
  • the liquid crystal injection port 161 which is formed in a part of the sealing material, is sealed with a sealing material 162.
  • FIG. 4 shows a mother substrate 100 as a substrate having a size larger than that of the array substrate 101.
  • An example is shown in which six array substrates 101 are formed using a single mother substrate. This As described above, the array substrate 101 and the array substrate 101 imposed on the mother substrate 100 are arranged at a predetermined interval from each other. Clarify the configuration on behalf of substrate 101 o
  • the array substrate 101 includes a rectangular pixel region 30 located substantially at the center of the substrate.
  • the array board 101 is a ⁇ ⁇ ⁇ ⁇ ⁇ PD PD PD PD ⁇ PD ⁇ ⁇ ⁇ ⁇ PD 3 ⁇ 4 PD PD 3 ⁇ 4 PD 3 ⁇ 4 3 ⁇ 4 PD
  • the PD is provided with a BX for supplying a drive signal or a video signal to an external array board.
  • a specified group of keys ⁇ D p is a child beam tester (hereinafter referred to as a ⁇ ⁇ ⁇ tester).
  • the power supply wiring connected to the package group DP (hereinafter referred to as the power supply wiring) is provided around the periphery of the array board 101, which is used to input and output inspection signals.
  • the pressure applied to the opposite electrode of the opposite substrate 102 described later is input to the power supply wiring 50.
  • a plurality of array substrates are formed on the mother substrate.
  • a plurality of array substrates are arranged along the edge e (FIG. 4), and are bonded to the opposite substrate 102 in a later step. Multiple cells are cut out and separated from each other by cutting the mother board at the edge e of the damaged area.
  • a mark M for example, a cross mark M is formed as a mark! / The cross mark M is formed by extracting a part of the metal part in advance.
  • FIG. 6 shows the pixel region 3 of the array substrate.
  • FIG. 0 is an enlarged plan view
  • FIG. 2 is a cross-sectional view showing, in an enlarged manner, a pixel region of a solar cell, wherein an array substrate 101 has a plate 111 as a transparent insulating substrate such as a glass substrate.
  • a plurality of signal lines X and a plurality of scanning lines Y are formed in a matrix on the substrate 111, and each of the signal lines and the scanning lines is formed.
  • a thin-film transistor (hereinafter referred to as TFT) SW is provided as a switching element near the intersection.
  • the TFTSW includes a semiconductor film 112 formed of polysilicon and having source / drain regions 112a and 112b, and a gate electrode 115 extending a part of the scanning line Y. b and.
  • the power supply wiring 50 (see FIGS. 1 and 5) is formed, and these are formed of the same material.
  • a plurality of stripe-shaped auxiliary capacitance lines 1 16 forming the auxiliary capacitance element 13.1 are formed on the substrate 111, and extend in parallel with the scanning line Y.
  • the pixel electrode P is formed in this portion (see a portion surrounded by a circle 172 in FIG. 6 and FIG. 7).
  • the semiconductor film 1 1 2 -The storage capacitor lower electrode 1 13 and the gate insulating film 1 are formed on the semiconductor film and the plate including the storage capacitor lower electrode 113.
  • the semiconductor film 112 is formed of polysilicon.
  • a scanning line Y ⁇ gate electrode 1 15 b and an auxiliary capacitance line 1 16 are provided on the gate insulating film 114.
  • the lower electrodes 1 13 are opposed to each other with a gate insulating film 114 interposed therebetween.
  • a contact electrode 1 21 and a signal line X are formed on the interlayer insulating film 1 17, a contact electrode 1 21 and a signal line X are formed.
  • the contact electrode 121 is in contact with the source Z drain region 112 a of the semiconductor film 112 and the pixel electrode P via contact holes, respectively.
  • the contact electrode 12 1 is connected to the storage capacitor lower electrode 1 13.
  • the signal line X is connected to the source / drain region 112b of the semiconductor film via a contact hole, and has a contact m-pole 121, a signal line, and an interlayer insulating film.
  • 1 2 2 is a striped green colored layer on each 1 2 4
  • red colored layers 124 R, and blue colored layers 124 B are arranged adjacently and alternately.
  • 4R and 124B constitute a color filter.
  • the electrodes P are each formed of a transparent conductive film such as aluminum oxide or tin oxide. Each pixel electrode P is connected to a contact hole 1 formed in the colored layer and the protective insulating film 122.
  • the periphery of the pixel electrode P overlaps with the storage capacitance line 116 and the signal line X.
  • the auxiliary capacitance element 1 connected to the pixel electrode P is connected to the contact electrode 1 2 1 through 2 5.
  • a columnar spacer 127 is formed on the coloring layers 124 R and 124 G. Although not all shown, a plurality of columnar spacers 127 are formed at a desired density on each colored layer. Colored layer
  • Directional film 128 is formed on pixel electrode P.
  • the opposite substrate 102 has the substrate 151 as a transparent insulating substrate. On this substrate 151, a counter electrode 152 and an alignment film 1553 formed of a transparent material such as ⁇ I ⁇ O are sequentially formed.
  • a plurality of probes connected to the signal generator and the signal analyzer 302 are connected to a corresponding plurality of nodes, 201.
  • the drive signal output from the signal generator and the signal analyzer 302 is supplied to the pixel section 203 via the probe and the pad 201.
  • the pixel section is irradiated with the electron beam EB emitted from the m-beam source 301, and is irradiated by o. Represents the pressure of the pixel section 203
  • the signal is generated for the analysis of 3 and sent to the signal analyzer 302.
  • the voltage change indicates the state of the pixel portion 203, and it is possible to inspect the state of the voltage of the pixel electrode P of each image portion 203. That is, the pixel portion 203 3. If there is a defect, the defect can be detected by the EB tester. Inspection here involves not only the defect of the electrode P itself but also
  • the TFT connected to the pixel electrode is defective, the TFS SW is defective, the trapping capacitor is defective, and so on, and the detection of elements related to the pixel electrode.
  • an inspection apparatus used for testing array board 101 O This detector has a target tester and an electronic beam tester integrated with HX.
  • An electronic beam runner 300 is provided! ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • the sealing connector 311 is provided on the side wall of the neck i7tl
  • the sealed connector 311 is used to maintain the inside of the vacuum chamber 3110 tight while maintaining the inside of the probe unit 3440, electronic detection 350, etc. It is for connecting to each corresponding unit outside.
  • a control unit 320 is arranged outside the vacuum chamber 310. Control device 3 2
  • control section 3 2 4 for controlling them and an input / output section 3 2 5 o
  • the control unit 3 2 4 controls the drive circuit control unit 3 2 2, so that the drive circuit on the array substrate 101 can be inspected via the pro-built unit 340.
  • the control unit 3 2 2 sends the array board 10 through the specified pad group on the array board 10 1.
  • the circuit control unit 3222 controls the electron beam scanner 300 to scan the image area of the array substrate 101, and the secondary light emitted from the pixel area at ⁇ when it can scan the image area.
  • the electrons are detected by the electron detector 350, and the detection is sent to the signal analyzer 323.
  • the signal analyzer 323 detects the light from the lightning detector 350.
  • the information is analyzed, and the state of the pixel unit is determined by referring to the position information (address of the detected pixel) from the control unit 324.
  • the inspection of the pixel portion of the array plate 101 is performed using the inspection device, but the relative position between the array substrate 101 and the electron beam source 301 is determined prior to the inspection. You need to know the relationship. Based on this relative positional relationship information, it is necessary to appropriately deflect the electron beam and to accurately irradiate each of the minute electrodes ⁇ existing on the array substrate 101 with an electron beam.
  • a method of detecting the relative positional relationship will be described.
  • Vacuum channel ⁇ The array substrate 101 is placed in a state of being roughly aligned in 310, and the specified pad group PD p of the array substrate 101 and the probe unit 340 of the inspection device are connected. Then, a drive signal is supplied to the array substrate 101, and electric charges are charged to the pixel electrode ⁇ . At this time, a signal is also supplied to the power supply wiring 50 of the array substrate 101. The electric charge is charged. ⁇ An electron beam is irradiated to the vicinity of the mark formed on the power supply wiring 50 in advance, and the secondary electrons are detected by the electron detection 3 ⁇ 4 ⁇ 350. As a result, the position where the charge is not charged, that is, the position of the mark M is detected. Based on this position information, fine adjustment of the relative position and the degree of deflection of the electron beam when scanning with the electron beam are determined, and then the pixel electrode P is accurately irradiated with the electron beam. Then do the inspection.
  • the control section 324 can control the scanning area of the electronic beam based on the position of the mark M.
  • FIG. 10 shows the flow chart of the opening set in the control section 3 2 4.
  • this method shows a procedure for detecting MacM.
  • the control unit 324 controls the electronic beam scanning device 300 to execute beam scanning of the near-marker M (step).
  • the secondary electron SE is detected by the electron detector 350, the detection information is dissected by the signal analysis unit 323, and the analysis results are
  • step S3 the control section 324 corrects the beam running area (step S4), and securely controls the electronic beam on the array substrate. Is controlled to run.
  • step S5 the actual inspection is started next. There are various types of inspection contents.
  • the mark M is formed on the mother substrate 100.
  • the distance between the array substrates imposed on the substrate can be reduced.
  • the number of array substrates imposed on the mother substrate 100 can be increased. This is effective, for example, when imposing different types of array substrates on a mother substrate 100.
  • a pattern such as TE (Test Element Group) can be arranged in the outer region of the array substrate.
  • the present invention is not limited to the above-described embodiment is ⁇ , and various modifications can be made within the scope of the invention of 0.
  • the shape of the above-described mark ⁇ Is not limited to a cross shape. ⁇ , ⁇ It may be a square or square shape.
  • the mark ⁇ was formed at 50. However, other wiring, such as VDD or VSS for supplying power to the drive circuit built on the array board, may be used.
  • the formation of M is not limited to the power supply wiring, but may be formed on other various wirings.

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Abstract

アレイ基板（１０１）は基板と、基板上に金属で形成された配線（５０）と、を備えている。配線（５０）の幅領域（Ｗ）内には、金属部分を一部抜き取ることによりマーク（Ｍ）が形成されている。

Description

明 細 書
ア レイ基板およびア レイ基板の検査方法
技術分野
こ の発明は、 ア レイ基板およびア レイ基板の検查方法に関 する
背旦技術
液曰
曰曰表示パネルは、 ノー ト型パーソナルコンピュータ （ノ 一卜 P c ) のディ ス プ レイ 部、 携帯電話器のディ ス プ レイ 部 テレビジョ ン受像機のディ スプレイ部など種々 の個所に使用 されている。 液晶表示パネルは、 複数の画素電極がマ ト リ ク ス状に配置されるア レイ基板と、 複数の画素電極に対向する 対向電極を有した対向基板と、 ア レイ基板と対向基板との間 に保持される液晶層と、 を有する。
ァレィ基板は、 マ ト リ タ ス状に配列される複数の画素電極
、 複数の画素電極の行に沿って配置される複数の走査線、 複 数の画素電極の列に沿つて配列される複数の信号線、 及ぴこ れら走査線と信号線の交差位置近傍に配置される複数のスィ チング素子を有する。 更に、 ア レイ基板の一部には、 走査 線 よぴ信号線と電気的な接続を得るために複数のパッ ドが 配置されている。
一般に、 ア レイ基板は、 ア レイ基板よ り寸法の大きいマザ 一基板上に複数形成される。 こ のマザ一基板には、 ァライメ ン 卜マークが形成されており 、 これはア レイ基板の外側に位 置し 、 ア レイ基板の位置を検出するために形成されている。 例 X.ば 、 特開 2 0 0 3 — 4 5 8 8号公報に示される よ う に、 このァラィメ ン トマークは、 ア レイ基板を検査する とき、 そ の基準となる位置決めを行な う ために利用される。 ァラィメ ン 卜マ―クを確認する際は、 モニタに写ったァライメ ン トマ ク を見るこ とによ り確認される。
発明の開示
上記のよ う に、 マザ一基板上には複数のア レイ基板が面付 けされている。 し力 しなが ら、 ァライ メ ン トマーク を形成し た場合、 マザ一基板上に面付けされる複数のア レイ基板の相 互の間隔が広く なる。 このこ と は、 マザ一基板の面積が効率 良 < 利用 されていなレ、こ とである。 この 明は以上の点に鑑みなされたもので 、 その目的は、 マザ一 板上に複数形成されるア レイ基板の間隔を微小化す る こ と ができ、 このよ う にしてもァ レィ基板の位置を確認す る こ とができるア レイ基板およぴァ レィ基板の検査方法を提 する - 供 とにある。
上 し RTt題を解決するため 、 本発明の態様に係るア レイ基板 は、 複数の 査 Ί よび複数の信号線が交差して配置された 基板と、 前記基板上に形成され 、 ttj 查線 よび信号線の 交差部近傍に配置され、 スィ クチング素子 よび補助容量を 含む画素部と、 刖記走査線 よぴ信号線に信号を供給または 出力するために設け られた規定ハ ッ ド群と 、 記基板の辺の 内側に沿つて金属で形成された配線と、 を備え 前記配線の 幅領域内には、 金属部分を一部抜き取る こ と によ り マークが 形成されている。
また、 本発明の他の態様に係るァ レイ基板の検査方法は、 複数の走査線および複数の信号線が交差して配置された基板 と、 前記基板上に形成され、 前記走査線および信号線の交差 部近傍に配置され、 ス イ ッ チ ング素子および捕助容量を含む 画素部と 、 前記走査線および信号線に信号を供給または出力 するために設け られた規定パッ ド群と、 前記基板上である と と もにこ の基板の辺の内側に沿って金属で形成された配線と 、 を備えたア レイ基板の検査方法において、 前記基板上に形成 された配線の幅領域内の金属部分を予め抜き取って、 前記配 線の幅領域内にマーク を形成し、 前記ア レイ基板上を電子ビ ームで走査して前記マーク の位置を検出 し、 前記検出したマ ークの位置の情報に基づいて、 前記電子ビームの基準位置を 制御する。
図面の簡単な説明
図 1 は本発明の実施の形態に係るア レイ基板の電源配線を 示す概略平面図である。
図 2 はア レイ基板を備えた液晶表示パネルの概略断面図で ある。
図 3 は図 2 に示した液晶表示パネルの一部を示す斜視図で ある。
図 4 はマザ一基板を利用して構成されたア レイ基板の配列 例を示す平面図である。
図 5 は図 4に示したァレイ基板の概略平面図である。
図 6 は図 5 に示したア レイ基板の画素領域の一部を拡大し て示す概略平面図である。
図 7 は図 6 に示したア レイ基板を備えた液晶表示パネルの 概略断面図である。
8 は本発明の実施の形態に係る 子ビ ムテスタの基本 構成図である。
図 9 は本発明の実施の形態に係る 子ビ一ムテスタを含む ァレィ基板の検查装置の概略構成図である
図 1 0 はァレィ基板の検査方法を 明するために示したフ チャー トの一例である。
発明を実施するための最良の形態
以下、 図面を参照しながらこ の発明の実施の形 匕に係るァ レイ基板おょぴア レイ基板の検査方法について詳細に説明す 始めに、 ァレイ基板を備えた液晶表示パネルについて説 明する。
図 2およぴ図 3 に示すよ う に、 液晶表示パネルはヽ ア レイ 基板 1 0 1 と、 こ のア レイ基板に所定の隙間を保持して対向 酉己 W.された対向基板 1 0 2 と、 これら両基板に狭持された液 晶層 1 0 3 と、 を備える。 ア レイ基板 1 0 1 よぴ対向基板
1 0 2は、 スぺーサと して柱状スぺ一サ 1 2 7 によ り所定の 隙間を保持している。 ア レイ基板 1 0 1 よぴ対向基板 1 0
2 の周縁部同士はシール材 1 6 0で接ム
a されており シール 材の一部に形成された液晶注入口 1 6 1 は封止材 1 6 2で封 止されてい
次に、 図 4 を参照 して、 ァレィ基板 1 0 1 について詳述す る 図 4 には、 ァ レィ基板 1 0 1 よ り 大きな寸法の基板と し てのマザ一基板 1 0 0 を示し こ のマザ一基板を利用 して 6 つのア レイ基板 1 0 1 が構成された例を示している。 このよ う に、 ァ レイ基板 1 0 1 は、 又に、 マザ一基板 1 0 0上に 面付けされている ァ レイ基板 1 0 1 は互いに所定の間 を 置いて配置されて り では 1 つのァ レィ基板 1 0 1 を 代表してその構成を 明する o
図 5 に示すよ う にヽ ア レイ基板 1 0 1 はこ の基板のほぼ中 央に位置した矩形状の画素領域 3 0 を含む。 走査線駆動回路
4 0 は、 ァ レィ基板 1 0 1 の端部に位置する と と もに画 領 域 3 0 の外側領域に配置されている ο ァ レイ基板 1 0 1 はヽ 規定ノ 、ソ ド群 P D P を備え、 の規 パッ ド、群 P D Ρ はヽ ァ レィ基板のェッシラィ ンのー側に つ て並ふ o ¾定パ ク ド、群
P D は 、 外部から のァ レィ基板に対して 、 駆動信号か映 像信号を供給するために BXけ られている o 規定ノ ク Κ群 Ρ D p は 、 子ビ一ムテスタ （以下 、 Ε Βテスタ と称する ) を用 レ、た検査用の信号を入出力するために スけ られている o ァ レ ィ基板 1 0 1 の周縁には、 パッ 群 Ρ D P と接続された電源 用の配線 (以下、 電源配線と称する ) 5 0 が酉己 τίされてレ、る ο 電源配線 5 0 には 、 後述する対向基板 1 0 2 の対向 極に印 加する 圧が入力 される。
マザ一基板上にはヽ 複数のァ レィ基板が形成されてお り 、 複数のァ レイ基板はェッシ e (図 4 ) に沿つて並んでレ、る 後の工程で対向基板 1 0 2 と貼り あわされたあ とヽ のェク ジ e 部分でマザ一基板が切断される こ とで、 複数のセルが互 いに切出されそ して分離される o
図 1 を参照して 、 図 5 に示した円 Aで囲む部分を拡大して 更に電源配線 5 0 を 明する 金属部分と して電源配線 5 0 は、 所定の幅領域 Wを有している o 電源配線 5 0 の幅領域 W 内には、 マーク と して、 例 ば十字形のマ―ク Mが形成され て！/、る。 十字形のマーク Mは 、 金属部分を予め一部抜き取る こ と によ り形成されている 0
図 6 、 図 7 を参照して、 図 5 に示した画素領域 3 0 の一部 をと り 出 して更に説明する o 図 6 はァレィ基板の画素領域 3
0 を拡大して示す平面図、 図 7 は液 曰
日日ま示ノヽネルの画素領域 を拡大して示す断面図である o ァ レィ基板 1 0 1 はガラス基 板等の透明な絶縁基板と しての 板 1 1 1 を有している。 画 素領域 3 0 において、 基板 1 1 1 上には 、 複数の信号線 X 、 およぴ複数の走査線 Yがマ 卜 V クス状に酉己≠.され 、 信号線と 走査線と の各交差部近傍にスィ チング素子と して薄膜 ト ラ ンジスタ (以下、 T F T と称する ) S W (図 6 の円 1 7 1 で 囲む部分参照） が設けられている o
T F T S Wは、 ポリ シリ コ ンで形成されソース / ドレイ ン 領域 1 1 2 a 、 1 1 2 b を有した半導体膜 1 1 2 と、 走査線 Yの一部を延在したゲー ト電極 1 1 5 b と、 を有している。 こ こで、 信号線 X、 走査線 Yを形成する際、 電源配線 5 0 ( 図 1 、 図 5参照） が形成され、 これらは同一の材料で形成さ れている。
また、 基板 1 1 1上には、 補助容量素子 1 3. 1 を形成する ス トライプ状の補助容量線 1 1 6 が複数形成され、 走査線 Y と平行に延びている。 この部分に画素電極 Pが形成されてい る （図 6 の円 1 7 2 で囲む部分と図 7参照） 。
詳細に述べる と、 基板 1 1 1 上には、 半導体膜 1 1 2 と、 - 補助容量下部電極 1 1 3 と、 が形成され、 れら半導体膜お よぴ補助容量下部電極 1 1 3 を含む 板上にゲー ト絶縁膜 1
1 4が成膜されている。 こ こで、 補助容量下部電極 1 1 3 は
、 半導体膜 1 1 2 と同様ポリ シリ コンで形成されている 。 ゲ ー ト絶縁膜 1 1 4上に、 走查線 Yヽ ゲー ト電極 1 1 5 b 、 よぴ補助容量線 1 1 6が配設されている。 補助容量線 1 1 6 および補助容旦
里下部電極 1 1 3 はゲー ト絶縁膜 1 1 4 を介し 対向配置されている。 走査線 Y、 ゲー ト電極 1 1 5 b ヽ よ ぴ捕助容量線 1 1 6 を含むゲ一ト絶縁膜 1 1 4上には層間絶 縁膜 1 1 7が成膜されている
層間絶縁膜 1 1 7上には、 コンタ ク ト電極 1 2 1、 よぴ 信号線 Xが形成されている。 コンタク ト電極 1 2 1 は 、 それ ぞれコンタク 卜ホールを介して、 半導体膜 1 1 2 の ソ一ス Z ド レイ ン領域 1 1 2 a 、 および画素電極 Pにそれぞれ接 zさ れている。 コンタク ト電極 1 2 1 は補助容量下部電極 1 1 3 に接続されてレ、る。 信号線 Xはコンタク トホ一ルを介して、 半導体膜のソ一ス / ド レイ ン領域 1 1 2 b と れてレ、る コンタク ト m極 1 2 1 、 信号線 、 およぴ層間絶縁膜 1 1
7 に重ねて保護絶縁膜 1 2 2が形成され、 更に、 保護絶縁膜
1 2 2上には 、 それぞれス トラィプ状の緑色の着色層 1 2 4
G、 赤色の着色層 1 2 4 R、 よぴ青色の着色層 1 2 4 Bが 隣接し交互に並んで配設されている。 色層 1 2 4 Gヽ 1 2
4 R、 1 2 4 Bはカラーフィルタを構成している。
着色層 1 2 4 G、 1 2 4 R、 1 2 4 B上には、 I T O (ィ ンジゥム · すず酸化物） 等の透明な導電膜によ り ¾' 電極 P がそれぞれ形成されている。 そ して、 各画素電極 P は 、 着色 層およぴ保護絶縁膜 1 2 2 に形成されたコ ンタ ク 卜ホール 1
2 5 を介してコ ンタ ク ト電極 1 2 1 に接続されてレ、る 。 画素 電極 Pの周縁部は、 捕助容量線 1 1 6 および信号線 Xに重な つている。 こ こ で、 画素電極 P に接続された補助容量素子 1
3 1 は、 電荷を蓄積する補助容量と して機能する。
着色層 1 2 4 R 、 1 2 4 G上には 、 柱状スぺーサ 1 2 7 が 形成されている。 全てを図示しないが 、 柱状スぺーサ 1 2 7 は各着色層上に所望の密度で複数本形成されている。 着色層
1 2 4 G 、 1 2 4 R 、 1 2 4 B ぴ画素電極 P上には、 配 向膜 1 2 8が形成されている。
対向基板 1 0 2 は、 透明な絶縁基板と して基板 1 5 1 を有 してレヽる。 この基板 1 5 1 上にはヽ I τ O等の透明材料で形 成された対向電極 1 5 2および配向膜 1 5 3 が順次形成され ている。
図 8 を参照して、 E Bテスタを用いたァ レイ基板 1 0 1 の 検査方法について説明する。 - こ ではヽ 基板上に形成された
T F T S W、 補助容量素子 1 3 1 ヽ よび画素電極 P を含む 画素部 2 0 3 の電圧に依存する 2次電子を検出する場合につ いて説明する
まず、 信号発生器および信号解析 3 0 2 に接 れる複 数のプローブは対応する複数のノ s ッ ド、 2 0 1 に接 れる。 信号発生器および信号解析器 3 0 2から出力 される駆動信号 は、 プローブおよぴパッ ド 2 0 1 を介して画素部 2 0 3 に供 給される 0 '駆 信号が画 部 2 0 3 に供給された後 こ の画 素部には m子線源 3 0 1 から放出される電子ビ ム E Bが 照射され - る o の照射によつて画素部 2 0 3 の 圧を表す 2
· - 次電子 S Eが放出され の 2 次電子 S Eは、 電子検出器 D
Eで検出 される o 2次電子 S Eは 、 放出される個所の電圧に 比例する o
電子検出 D Eで検出 した 2 次電子の情報は 画素部 2 0
3 の解析のために信号発生 よぴ信号解析器 3 0 2 に送ら れる。 こ で 電圧変化は 画素部 2 0 3 の状 を示してい れによ り 、 各画 部 2 0 3 の画素電極 P の電圧の状態 を検査する こ と が可能である o つま り 画素部 2 0 3 に欠陥が ある場 E Bテスタによつてその欠陥を検出する こ と がで さ る。 こ こでの検査は 画 極 P 自体の不良だけではなく
、 画素 極に接続されてレ、る T F T S Wの不良 捕助容 素 子の不良、 等々 画素電極に関- る素子の検查を意味する。
図 9 を参照して 、 Ε Βテスタ を用いたァ レィ 板 1 0 1 の 検查方法およびァ レイ基板の検查装置について 明する ο ま ずヽ ァ レイ基板 1 0 1 の検査に用いる検査装置の構成を 明 する o この検查衣置には 、 的テスタ と電子ビ一ムテスタ とが一体化して HXけられている ο 真空チャ ンパ一 3 1 0 には
、 電子ビ一ム走 器 3 0 0 が設けられて！/ヽる Ο 真空チャ ン 一 3 1 0 内には 、 ァ レィ基板 1 0 1 を収容する とがでさ また取り 出すこ と もでき ο Μ空チャ ンノ 一 3 1 0 内には 、 電子検出 ¾ 3 5 0 が設けられている ο 真空チャンノく一 3 1 0 内には 、 プ口 ブュ二ク 卜 3 4 0 も配置され 、 プ口一ブュ ッ ト 3 4 0 は、 その複数のプローブをア レイ基板 1 0 1 の対 応するノ ッ ドに接触させる こ とができ る。 この 3 ン 卜 ノレ は、 図示しないが Pボク トによ り精度良く行なわれる。
首 i7tlチヤ ン /く 3 1 0 の側壁には、 封止コネク タ 3 1 1 が
Pスり られている o こ の封止コネク タ 3 1 1 は、 真空チヤ ンノ 3 1 0 内部を 密状態に維持しなが ら、 内部のプローブュ ニッ ト 3 4 0 電子検出 3 5 0 などを外部の各対応するュ ニッ トに接続するためのも のである。 真空チヤ ンパ一 3 1 0 の外側には制御 置 3 2 0 が配置されている。 制御装置 3 2
0 は、 信号源部 3 2 1 駆動回路制御部 3 2 2 、 信号解析部
3 2 3 これらを制御する制御部 3 2 4 、 入出力部 3 2 5 を 有する o
制御部 3 2 4 は 、 駆動回路制御部 3 2 2 を制御し、 プロ ブュニ V 卜 3 4 0 を介してア レイ基板 1 0 1 上の駆動回路の 検査を行う こ と ができる ο また駆動回路制御部 3 2 2 は、 ァ レイ基板 1 0 1 上の規定パ ッ ド群を介して、 ァ レイ基板 1 0
1 上の素子を ドライブする こ と ができ る。 このと きは、 信号 源部 3 2 1 力 らの信号もァ レイ基板上の規定パッ ド群に与え られ、 各画素部の補助容量に対する電荷チヤ ジを実現する 馬区！¾回路制御部 3 2 2 は 電子ビ ム走査器 3 0 0 を制御 し、 ァ レィ基板 1 0 1 の画 部を走査する こ とがでさ る σ の と き画素部 ら放出される 2次電子は 、 電子検出 3 5 0 によつて検出され その検出 '\η報は、 信号解析部 3 2 3 に送 られる 0 信号解析部 3 2 3 は 雷子検出器 3 5 0 からの検出 情報を解析し、 また制御部 3 2 4 からの位置情報 （検出 した 画素のア ド レス） を参照し、 画素部の状態を判断する。
_t pLiしフ 検査装置を用いて、 ア レイ 板 1 0 1 の画素部の 検査を行 う が、 検査を行 う に先立ってァレィ基板 1 0 1 と電 子線源 3 0 1 と の相対位置関係を把握しておく 必要がある。 この相対位置関係情報に基づいて、 電子ビ一ムを適宜偏向 さ せ、 ア レイ基板 1 0 1 に存在する微小な画 極 Ρ のそれぞ れに的確に電子ビームを照射する必要がある。 以下に、 こ の 相対位置関係の検出方法を説明する。
真空チヤン Λ 3 1 0 内に大まかな位置を合わせた状態でァ レイ基板 1 0 1 が配置され、 ア レイ基板 1 0 1 の規定パッ ド 群 P D p と検査装置のプローブュニッ 卜 3 4 0 と が接続し、 ァ レイ基板 1 0 1 に駆動信号が供給され 、 画素 ¾極 Ρ に電荷 がチャージされるが、 この と き、 同時にァ レイ基板 1 0 1 の 電源配線 5 0 にも信号が供給され電荷がチャ一ジされる ο こ で、 予め電源配線 5 0 に形成してあるマ一ク Μの近傍に電 子ビームを照射しその 2次電子を電子検出 ¾^ 3 5 0 で検出す る こ と によ り 、 電荷のチャージされていない部分、 即ちマー ク Mの位置を検出する。 こ の位置情報を基準に して相対位置 の微調整及び電子ビームを走査する際の電子ビ ―ムの偏向の 度合いを決定し 、 その後各画素電極 P に対して的確に電子ビ ーム を照射して検查を行う 。
制御部 3 2 4 は、 マーク Mの位置を基準と して、 電子ビー ムの走查ェリ アを制御するこ とができる。
図 1 0 には、 制御部 3 2 4 に設定されたフ口一チヤー ト の 一例であ り 、 こ のフ卩ーはマ ク Mを検出するための手順を 示 してレヽる。 ァライ ' メ ン ト がス ター トする と （ステ ップ S
1 ) 、 制御部 3 2 4 は、 電子ビ一ム走查器 3 0 0 を制御し、 マ一ク M近傍のェ リ ァ の ビーム走査を実行させる （ステ ッ プ
S 2 ) 。 2次電子 S Eは、 電子検出器 3 5 0 で検出され、 検 出情報は信号解析部 3 2 3 で解祈され、 解析結果が制御部 3
2 4 に送られる。
マ一ク Mが検出される と （ステツプ S 3 ) 、 制御部 3 2 4 は 、 ビ一ム走查エリ ァを修正し (ステップ S 4 ) 、 ア レイ基 板上を確実に電子ビ一ムが走查する よ う に制御する。 ァライ メ ン 卜が終了する と (ステ ツプ S 5 ) 、 次に実際の検査が開 始される。 検査内容と しては 、 各種の内容がある。
以上のよ う に構成された、 ァ レイ基板およびァ レイ基板の 検 方法によれば、 マーク Mをア レイ基板 1 0 1 内に形成す る こ と によ り 、 マザ一基板 1 0 0上に面付けされるア レイ基 板の間隔を微小化する こ と ができ る。 これによ り 、 マザ一基 板 1 0 0 に面付けするア レイ基板の面付け数を増加させる こ と ができ る。 例えば 、 マザ一基板 1 0 0上に品種の異なるァ レィ基板を面付けする場合等に有効である。 また、 ア レイ基 板 1 0 1 の外側にはァライ メ ン トマーク を形成しないため、 ァ レィ基板の外側領域には、 T E ( Test Element Group ) 等のパターンを配置する こ とができる。
ァ レィ基板 1 0 1 内に形成されたマーク Mの位置を E Bテ スタで検出する こ と によ り 、 基板上の画素部の位置を把握す る とができ る。 このため、 画素部の状態を検査する際、 予 め 素部の位置を把握した状■&匕で検 する こ と がでぎ る o マ ク Mはア レイ基板 1 0 1 の電源配線 5 0 内にき けられるた め 、 製造工程を増やすことな < 形成する とがでさ る o
な 、 こ の発明は'、 上述した実施の形 isに限定される こ と な < 、 ·~の発明の範囲内で種々変形可能である 0 例 ば 、 上 記したマ一ク Μ.の形状は十字形に限る も のではな < 、 ·二角や 四角等の形状でも良い ο た 、 本実施の形 におレ、ては 、 製 a
ππと なつたと きに対向 極 圧を供給するための電源配線
5 0 にマーク Μを形成したがヽ その他 、 例えばァ レィ基板上 に作り こまれた駆動回路へ V D Dや V S S等の電源を供給す るための配線でもかまわない o さ らには 、 マ一ク Mを形成す るのは電源配線に限らず、 その他の各種配線に形成してもか まわない ο
産業上の利用可能性
- の発明によれば、 マザ一 板上に複数形成されるァ レイ 板の間隔を微小化する こ と がでさヽ この に してあァ レ ィ基板の位置を確認する こ とがでぎ るァレィ基板およぴァ レ ィ基板の検査方法を提 - 供する とがでさ る 0

Claims

請 求 の 範 囲
1 . 複数の走査線およぴ複数の信号線が交差して配置され た基板と、 前記基板上に形成され、 前記走査線および信号線 の交差部近傍に配置され、 スイ ッ チング素子および補助容量 を含む画素部と、 前記走査線およぴ信号線に信号を供給また は出力するために設けられた規定パッ ド群と、 前記基板の辺 の内側に沿って金属で形成された配線と、 を備え、
前記配線の幅領域内には、 金属部分を一部抜き取るこ とに よ りマークが形成されているア レイ基板。
2 . 前記マークは十字形である請求項 1 に記載のァ,レイ基 板。
3 . 前記マークが形成された配線は電源用の配線である請 求項 1 に記載のア レイ基板。
4 . 複数の走査線おょぴ複数の信号線が交差して配置され た基板と、 前記基板上に形成され、 前記走査線おょぴ信号線 の交差部近傍に配置され、 スイ ッチング素子および捕助容量 を含む画素部と、 前記走査線および信号線に信号を供給また は出力するために設けられた規定パッ ド群と、 前記基板上で ある と と もにこ の基板の辺の内側に沿って金属で形成された 配線と、 を備えたア レイ基板の検査方法において、
前記基板上に形成された配線の幅領域內の金属部分を予め 抜き取って、 前記配線の幅領域内にマークを形成し、
前記ア レイ基板上を電子ビームで走査して前記マーク の位 置を検出し、
前記検出したマークの位置の情報に基づいて、 前記電子ビ ームの基準位置を制御するア レイ基板の検査方法。
5 . 前記ア レイ基板はマザ一基板に複数個形成されている 請求項 4 に記載のア レイ基板の検査方法。
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