WO2000054339A1 - Transistors a couches minces, flan, et procedes de production de ceux-ci - Google Patents

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electrode
gate
mask
layer
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Shin-Itsu Takehashi
Shigeo Ikuta
Tetsuo Kawakita
Mayumi Inoue
Keizaburo Kuramasu
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a thin film transistor, and more particularly to an LDD type thin film transistor used for a pixel switching element of a liquid crystal display device, a driving circuit thereof, and the like. And its manufacturing method. Background technology
  • TFT thin-film transistor
  • ThinFi 1m Transistor thin-film transistor
  • Liquid crystal display devices and EL displays using substrates have been actively studied because higher image quality can be obtained compared to simple matrix type display devices.
  • the electron mobility of polysilicon (also referred to as “p—S i”) TFTs is lower than that of amorphous silicon (also referred to as “a—S ij”) TFTs.
  • the former is an issue from the former aspect.
  • p-Si TFT is a-Si TFT or M0S. Since the OFF current is larger than that of the field-effect transistor,
  • a low-concentration impurity region (hereinafter referred to as “LDD” or “Lightly Doped”) is at least adjacent to at least one of the source region or the drain region of the TFT. stands for D rain, and also referred) thin preparative run-g is te force 5 Patent of providing a structure in which the 5 - 1 3 6 4 1 7 No. disclosed, that have been proposed.
  • the OFF current can be reduced, but the channel under the gate electrode of the TFT is inverted.
  • the low-concentration impurity region which is a relatively high-resistance layer, is inserted in series with the channel region, so that the 0 N current is reduced.
  • Figure 1 shows the configuration of the first conventional example.
  • 10 is a glass substrate.
  • Reference numeral 150 denotes a source region (n + layer) of the semiconductor layer composed of p — Si.
  • Reference numeral 160 denotes a drain region (n + layer). 170 is the same channel area.
  • a sub-electrode 41 is provided so as to cover the gate electrode 4, and an LDD region (low-concentration impurity) is formed in the lower semiconductor layer on the source side and the drain side.
  • Region: n-layer It has a structure in which 15 1 and 16 1 are formed.
  • the semiconductor layers 15 1 and 16 1 in the LDD region below the sub-gate electrode 41 are depleted in the carrier when the carrier is OFF.
  • the OFF current is suppressed to a low level due to the high resistance layer, but at the time of ON, the LDD regions 151 and 161 store electrons that become carriers. Since this results in a low-resistance region, the 0 N current does not decrease.
  • the gate electrode, the source electrode, and the drain electrode have a multi-layer wiring structure via an interlayer insulating film.
  • FIG. 2 shows a second conventional example.
  • 10 is a glass substrate.
  • 150 is the source region (n + layer) of the semiconductor layer composed of p-Si
  • 160 is the drain region (n + layer)
  • 170 is the same.
  • this figure shows a so-called GOLD (gate-drainoerlappedlightly-dopeddrain, gate-one, 'trap) TFT.
  • the gate electrode 4 has a channel region 1 70
  • the structure covers both sides, that is, the LDD regions (n-layers) 152 and 162 on the source side and the drain side.
  • the low-concentration impurity regions 15 2 and 16 2 under the gate electrode 4 are formed in the high-resistance layer where the carrier is depleted. Therefore, the OFF current is suppressed to a low level.
  • the low-concentration impurity regions 15 2 and 16 2 may be under the gate electrode, and electrons that become carriers accumulate to become low-resistance regions. Therefore, the 0 N current does not decrease.
  • the regions are formed by implanting certain impurities using ion-doping techniques, where certain impurities ("impurities” in other technical fields) are used.
  • impurities in other technical fields
  • Dioping or "injection”
  • Substances other than impurities necessary for the implantation such as hydrogen atoms, are also doped at the same time. It is.
  • P-Si type TFTs are adjacent to at least one of the source or drain regions of the TFT in order to solve the problem of electrical characteristics. Therefore, it is indispensable to provide a small LDD region (Light 1 y Doped Drain).
  • LDD region Light 1 y Doped Drain
  • the exposure apparatus used for the production of the liquid crystal display device mainly employs the same-size exposure method, which naturally limits the miniaturization of the pixel transistor. Therefore, the pixel width of the pixel transition (about 1 to several m) or less (about 0.1 to 2 or 3 m) It is extremely difficult to form a low-concentration impurity region in a small region.
  • this GOLD structure requires not only two ion implantations but also complicated manufacturing steps such as oblique rotation ion implantation. Therefore, the TFT manufacturing process is diversified, and the cost of the liquid crystal display device is significantly increased due to the prolongation of the process, the rise in the manufacturing cost, and the decrease in the holding time. It is expensive.
  • the gate line resistance is high, and as the screen size increases to 15 inches and 20 inches, the first is Another problem is the electrical resistance of the gate line.
  • the delay of the gate signal cannot be ignored, and the delay of the response of the pixel becomes conspicuous.
  • a fritting force and uneven display on the screen may occur.
  • the TFT characteristic becomes a problem.
  • the TFT characteristics it is important to improve the mobility and the on-current, and to lower and stabilize the threshold voltage.
  • control of the interface is the most important.
  • semiconductor layers and gates The interface of the insulating film has a significant effect. Therefore, if this interface is made favorable, the characteristics will be improved.
  • the temperature can be raised only up to about 600 ° C at the maximum.
  • a low-resistance metal such as A1 or A1 alloy is used as a means for lowering the resistance of the gate electrode in order to solve the first problem. If used, even at this temperature of 600 ° C, so-called unintentional temperature, hillocks, disconnections, short-circuits, etc. may occur.
  • refractory metals such as W, Mo, and Ta are used, these refractory metals have high resistance, so that the above-mentioned disadvantages increase.
  • a pixel portion and a portion having a different role such as a drive circuit portion are formed on a single substrate, but the TFT characteristics required for each portion are different.
  • the shape of the element, dimensions of the channel area, drain area, source area, etc. do not correspond to the mask design in photolithography. It is difficult to achieve a fine LDD part that can be achieved.
  • LDD type TFTs having different characteristics are formed in each part on one substrate, and at this time, the steps of forming the TFTs and other elements such as pixels and reflectors on the substrate are minimized.
  • the present invention has been made with a view to solving the above-mentioned problems, and for this reason, various aspects, such as electric resistance and impurity implantation, have been developed. They devised the material and structure of the gate electrode. In addition, efforts are being made in the fabrication and structure of the source and drain electrodes. In addition, he is also devising the production of Noh and Nell.
  • the present invention has a mask compared to the center when impurities are implanted into the ends on the source electrode side and the drain electrode side in order to improve the gate electrode and to form the LDD region.
  • a semiconductor layer having a source region, a drain region, and a gate region formed on a substrate, a gate insulating film, a gate insulating film, It has a source electrode, a drain electrode, and a gate electrode formed on the insulating film.
  • the function as a transistor (element) is exhibited.
  • the gate electrode is composed of upper and lower layers consisting of a silicide thin film and a metal thin film.
  • the upper layer is the direction of arrival of impurity ions injected into the lower layer.
  • the semiconductor layer is formed so as to be completely covered when viewed from above, and the semiconductor layer is made to have an impurity ion by using this multi-layered gate electrode as an injection mask. Has an LDD region formed by injecting a dopant.
  • the gate electrode of the semiconductor element has one layer of a silicide thin film (contains a small amount of other materials such as raw material silicon for some reason such as unreacted)
  • the other layer consists of the upper and lower layers, which are metal thin films, and the upper layer further includes the lower (gate insulating film side) impurity layer.
  • the upper layer When it is viewed from the direction in which it comes from (in principle, the top surface of the substrate), it is completely covered, and in many cases, it is on the drain electrode side or At least on the side of the source electrode, about l to 4 / m suitable for forming the LDD structure (Depending on the size of the element, etc., it is determined by the case noise case) It is formed by extruding.
  • a gate electrode having a structure such as a trapezoid in which the upper layer protrudes or the entire cross section expands at the end is used as an injection mask, and impurities are more removed from the upper side.
  • the amount of impurities injected into at least one of the drain electrode side and the source electrode side is naturally reduced to the channel region. It has less LDD area.
  • the source region, the drain region, and the narrow LDD region occupy the semiconductor layer of the silicide thin film and the metal thin film and the impurity ion. It is naturally formed in a region determined from the direction of implantation of GaN.
  • the impurities may diffuse due to the subsequent heat treatment, and the boundaries may be somewhat obscure.
  • the direction of the impurity ion injection may be slightly obliquely upward. However, they are also included in this invention.
  • the LDD region is formed in the upper part of the second layer, which protrudes, and in the downstream direction in the direction in which the ions come in. In this case, If it protrudes only to the opposite side, the stray capacitance will be small.
  • the silicon thin film and the same thickness are used separately. Due to the chemical reaction with the metal thin film, etc., they are both composed of silicide thin film and silicide thin film (including some unreacted layers). Has layers.
  • the gate electrode is a multilayer having a silicon thin film such as an amorphous film which is easy to react with at least a silicon thin film and a metal thin film.
  • the center is the thickest, the ends are the thinnest, and the middle is the middle or the middle.
  • This is a multi-stage LDD forming mask / gate electrode that becomes gradually thicker from both sides toward the center.
  • the gate electrode is made of a thin film of a high melting point metal (including alloy) such as molybdenum, tungsten, tantalum, niob, TZM, TZC and the like.
  • a high melting point metal such as molybdenum, tungsten, tantalum, niob, TZM, TZC and the like.
  • the intermediate aluminum-containing gate electrode is used for the semiconductor layer, and the impurity ion is applied to the semiconductor layer from above using the intermediate aluminum-containing gate electrode as an implantation mask.
  • It is an LDD semiconductor device having a single-stage or multi-stage LDD region formed by injection. According to the above configuration, the following operations are performed.
  • the gate electrode is an intermediate aluminum-containing gate electrode, and therefore does not substantially react with aluminum at the heat treatment temperature of the substrate, and is deformed.
  • the silicide layer comprises titanium silicide, ruto silicide, nickel silicide, and zirconium.
  • Specific material silicide layer selected from the group consisting of silicide, molybdenum silicide, radium silicide, and white gold silicide It is.
  • the silicide layer is made of titanium silicide TiSi2, TiSi, Ti5Si3 ' o S i 2, C o 2 S i, C o S i, C o S i 3), nickel series (NI 2 S i, N i S i, N i S i 2), Zirconium series (ZrSi2, ZrSi, Zr2Si) Molybdenum series (MoSi2, Mo3Si) , Mo 5Si 3 Radius silicide (Pd2Si, PdSi), group of white gold silicide (Pt2Si, PtSi) More selected.
  • each metal silicide is a list of examples.
  • At least one of the metal thin films is a metal thin film of the same material in which the constituent metal elements are the same as the metal elements constituting silicide.
  • the silicide in the first layer is a palladium silicide
  • the material is the same as the metal element in the first layer, such as a palladium thin film.
  • the present invention provides a method for forming a gate electrode whose thickness varies in a plurality of steps because the mask also serves as a mask at the time of impurity implantation in order to manufacture an LDD type TFT. Processing such as plating, oxidation, anodic oxidation, etc., based on the gate electrode constituent material layer already formed on the insulating film, and other photo-song graphs and etchings It uses a chin or the like.
  • the LDD structure is formed by also using the gate electrode as a mask at the time of impurity implantation, as in the first invention of the first invention.
  • an upper electrode is formed on top of the lower electrode by using the lower electrode.
  • at least one of the source electrode side and the drain electrode side is used.
  • the upper electrode or the lower electrode protrudes more or less than the other, and the masking ability of the protruding part is not perfect.
  • the semiconductor layer has a channel region immediately below the center of the gate electrode, an LDD region at least on one side, and an LDD region immediately below the protruding portion, and further other regions.
  • a source region and a drain region are respectively formed.
  • the upper gate electrode is made of a material with a higher density as a rule already formed, and a material with a lower density as a rule for a lower gate electrode. It is formed by depositing a thin metal film. (Of course, depending on the thickness of the lower gate electrode or the shielding and masking ability and the thickness of the plating and other materials, the density is not always constant. Yes.)
  • the thickness of the upper gate electrode is extremely thin, the thickness accuracy is excellent, and the position of the upper gate electrode is more accurate with respect to the lower gate electrode.
  • the plating is an electric field or a non-electric field.
  • the part protruding to the side of the lower electrode is a source electrode unless some processing is performed in advance. It is needless to say that it is formed on both the side and the drain electrode side, and the upper surface of the lower electrode is also plated.
  • an LDD forming mask is formed by anodizing the upper gate electrode material.
  • a lower gate electrode such as Mo or Fe is reacted with a predetermined substance, for example, a gas such as oxygen, and an oxide is formed on the upper surface and side surfaces of the lower electrode.
  • a predetermined substance for example, a gas such as oxygen, and an oxide is formed on the upper surface and side surfaces of the lower electrode.
  • the upper mask for LDD formation is formed by utilizing the chemical reaction described above.
  • the temperature and the fluid pressure at the start of the reaction are controlled to form the upper gate electrode with accurate positioning, thickness, and the like.
  • the electric resistance is high, so that it does not actually act as the upper gate electrode, but simply acts as a mask. In some cases, it only has a function. In this case, after the impurity is implanted, the upper gate electrode as a reaction product is removed by etching or the like, or plays a role of an insulating film. Is the principle.
  • a lower gate electrode having a masking function that is relatively strong is formed first, lightly doped with impurities, and thereafter, the lower gate electrode is formed. At the upper part, at least one of the source electrode side and the drain electrode side is protruded and the upper gate electrode with a strong mask function is exposed. It is formed at the same time, and furthermore, impurities are seriously implanted under this.
  • a TFT having an LDD region below the protruding upper gate electrode can be manufactured, although it is necessary to perform the impurity implantation twice.
  • the protrusion of the lower gate electrode end of the upper gate electrode uses at least a photo-song graph and etching. It is formed by this.
  • a gate electrode is formed which also serves as a mask for forming an LDD structure with a small displacement between the lower gate electrode and the upper gate electrode.
  • a register can be part of the mask.
  • the protruding portion of the mask / gate electrode having a structure in which the upper and lower portions protrude toward the lower portion and the upper and lower portions are removed after impurity implantation. are doing .
  • LDD-TFTs having different characteristics can be formed on a single substrate.
  • this LDD type TFT only in a certain area corresponding to the role played by the device and the required performance on the same substrate, it is ideal for various applications. It becomes a substrate.
  • some of the inventions of the first invention group and the second invention group have a density of 8 or more, preferably 10 or more, and more as upper and lower gate electrode materials.
  • the density of such as 13 or more, specifically, Ta or W, etc. is very large, or particularly, Ti or the alloy of which the main component is Ti, etc., has a large hydrogen adsorption power. Since it is composed of metals (and other silicides) or alloys and mixtures thereof (for example, W and Ti), hydrogen is permeated when implanted with impurities. Materials and low electrical resistance Use different materials.
  • the gate insulating film in the other region is removed once, and the gate insulating film in the other region is formed again after the impurity is implanted.
  • the gate insulating film does not exist, the accelerating voltage at the time of impurity implantation is reduced by that much, and as a result, the channel region, the source region, the drain region, the LDD Regardless of the region, damage to the polycrystalline semiconductor due to the high-speed implantation of hydrogen used for diluting the impurities is reduced by less than that. Needless to say, heat treatment for limiting the damage of the polycrystalline semiconductor and recovering it is performed as necessary.
  • the present invention group in addition to the third invention group, further prevents as much as possible the intrusion of hydrogen for impurity dilution into the polycrystalline semiconductor during the implantation of impurities.
  • a Ti or Zi film having excellent hydrogen absorption ability is formed on the surface of the polycrystalline semiconductor from which the gate insulating film has been removed.
  • Hydrogen absorbed into Ti and the like, and moreover, hydrogen absorbed into the Ti and the like is physically and chemically adsorbed by the hydrogen that is implanted together with the impurities. To prevent intrusion.
  • these metals, particularly Ti have a low density, so that they do not hinder the implantation of impurities.
  • the Ti of the hydrogen storage at the time of impurity implantation, etc. It is left in the source electrode and drain electrode forming portions, and is reacted with polycrystalline silicon in a later heat treatment to form a silicide film.
  • the electrical contact between the source and drain electrodes and the polycrystalline silicon is greatly improved via the silicon layer.
  • the present invention group is different from the above-described first to fourth invention groups in that the top-gate type is a top-gate type, while the other is a top-gate type. It is almost the same.
  • the present invention group is different from the above-described first to fourth invention groups in that they are of the non-LDD type, whereas they are of the LDD type.
  • An object of the present invention is to prevent a permeation of hydrogen into a lower portion of the channel region and to obtain a gate electrode having a low resistance.
  • the gate electrode has two layers, one of which is formed of a material having low electric resistance, and the other of which is a high-density metal or a hydrogen-adsorbing metal. .
  • the gate insulating film is temporarily removed at the time of impurity implantation.
  • a Ti film is formed after the gate insulating film is once removed to prevent hydrogen intrusion. Note that this film is It will be removed in principle.
  • the group of the present invention relates to a substrate using the same, whereas the group of the above-mentioned inventions particularly targets LDD-type TFTs.
  • an LDD type TFT having characteristics according to the role of the part is formed on each part of a single substrate.
  • FIG. 1 is a diagram showing a cross section of a conventional thin film transistor having an LDD structure.
  • FIG. 2 is a diagram showing a cross section of a thin film transistor having a conventional GLD type LDD structure.
  • FIG. 3 is a sectional view of the semiconductor device according to the eleventh embodiment of the present invention.
  • FIG. 4 is a first half of a diagram showing a change in a cross section in a process of forming the semiconductor device of the above embodiment.
  • FIG. 5 is a diagram showing a change in the cross section due to a forming process following FIG. 4 described above.
  • FIG. 6 is a diagram showing a change in a cross section of the semiconductor device according to the eleventh embodiment of the present invention in the course of forming the semiconductor device.
  • FIG. 7 is a sectional view of a semiconductor device according to a thirteenth embodiment of the present invention.
  • FIG. 8 shows a cross section of a semiconductor device according to the first to fourth embodiments of the present invention. It is a diagram showing the principle.
  • FIG. 9 is a cross-sectional view of a semiconductor device according to the first to fifth embodiments of the present invention.
  • FIG. 10 is a diagram showing a principle and a cross section of a semiconductor device according to a sixteenth embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of the thin-film transistor according to the 2-1 embodiment of the present invention.
  • FIG. 12 is a diagram showing the first half of the manufacturing process of the thin film transistor according to the above embodiment.
  • FIG. 13 is a diagram illustrating the latter half of the manufacturing process of the thin-film transistor of the above embodiment.
  • FIG. 14 is a diagram showing a main part of a manufacturing process of the thin film transistor according to the second to second embodiments of the present invention.
  • FIG. 15 is a diagram showing a main part of a manufacturing process of the thin film transistor according to the second to third embodiments of the present invention.
  • FIG. 16 is a diagram showing a plane and a cross section of a pixel TFT of a liquid crystal panel using the thin film transistor of the present invention.
  • FIG. 17 is a plan view and a sectional view showing another pixel TFT of a liquid crystal panel using the thin film transistor of the present invention.
  • FIG. 18 is a diagram schematically showing a cross section of the TFT according to the second to fifth embodiments of the present invention.
  • FIG. 19 is a diagram schematically showing the TFT manufacturing method of the above embodiment.
  • FIG. 20 is a diagram showing the voltage / current characteristics of the TFT according to the above embodiment.
  • FIG. 21 shows a pixel electrode using the TFT array of the above embodiment.
  • FIG. 22 is a diagram schematically showing a main part of a method for manufacturing a pixel electrode using the TFT array of the above embodiment.
  • FIG. 23 is a diagram schematically showing a method of manufacturing a TFT according to the second to seventh embodiments of the present invention.
  • FIG. 24 is a diagram showing a method of manufacturing a TFT according to the second to eighth embodiments of the present invention.
  • FIG. 25 is a diagram showing the TFT voltage / current characteristics of the above embodiment.
  • FIG. 26 is a diagram schematically showing a TFT array according to the second to ninth embodiments of the present invention.
  • FIG. 27 is a diagram schematically showing a method of manufacturing the TFT array according to the above embodiment.
  • FIG. 28 is a diagram schematically showing a method of manufacturing the TFT array according to the second to tenth embodiment of the present invention.
  • FIG. 29 is a diagram schematically showing a method of manufacturing the TFT array according to the second to eleventh embodiment of the present invention.
  • FIG. 30 is a diagram schematically showing a method of manufacturing the TFT array according to the 3-1st embodiment of the present invention.
  • FIG. 31 is a diagram schematically showing a method of manufacturing the TFT array according to the third to second embodiments of the present invention.
  • FIG. 32 is a diagram schematically showing a method of manufacturing the TFT array according to the 4-1st embodiment of the present invention.
  • FIG. 33 is a diagram schematically showing a method of manufacturing the TFT array according to the 5-1st embodiment of the present invention.
  • FIG. 34 shows the fabrication of a TFT array according to the fifth to second embodiments of the present invention.
  • FIG. 4 is a diagram schematically showing a fabrication method.
  • FIG. 35 is a diagram schematically showing a method of manufacturing a TFT array according to the seventh embodiment of the present invention.
  • FIG. 36 is a diagram schematically showing a method of manufacturing a TFT array according to the seventh to second embodiments of the present invention.
  • the 1st to 11th embodiments mean, in particular, the 1st embodiment of the 1st invention group. For this reason, there may be a case where a configuration of another invention group is included.
  • FIG. 3 is a cross-sectional view of the TFT according to the first embodiment of the first invention group.
  • a semiconductor layer 1 is formed on an insulating substrate 10
  • a gate electrode 4 is formed on a gate insulating film 2
  • the TFT is further formed.
  • the source region 1 is formed in the semiconductor layer on the left and right sides of the lower portion of the semiconductor layer as shown in the figure. 50 and a drain region 160 are formed.
  • an inter-layer insulating film 3 is formed, and a connection portion in a contact hole formed in an interlayer insulating film above the source region and the drain region is used.
  • a source electrode 5 and a drain electrode 6 are formed. Therefore, the basic configuration is the same as the conventional one shown in Fig. 1.
  • the gate electrode is formed so as to cover the lower silicon layer 413 including the silicon layer formed on the gate insulating film and the lower layer from above. It has a multi-layer (approximately two-layer) structure composed of the formed metal layers 4 14, and furthermore,
  • the semiconductor layer in the lower channel region in the figure is The difference is that it has an LDD structure.
  • the silicon silicide of the silicon layer of the gate electrode section is titanium silicide, silicon, nickel silicide, nickel silicide. It is formed by using metal silicide, silicon carbide silicide, silver metal silicide, and white gold silicide. The use of these silicide layers makes it possible to reduce the resistance of the gate electrode.
  • the sheet resistance of the electrode is 13 ju ⁇ / square, the cono, and if it is a root silicide, 2 0 ⁇ / mouth, 40 ⁇ / square for nickel silicide, 35 ju ⁇ / mouth for zirconium silicide, 50 mm
  • the resistance is 35 ju ⁇ / square and 30 ⁇ / square with white gold silicide, which is lower than that of the conventional refractory metal.
  • a metal layer 4 14 is formed to completely cover this silicon layer, and further, on the gate insulating film 2, the metal layer 4 14 is formed rather than the silicon layer.
  • the metal layer is preferably made of aluminum or its alloy because of its low electric resistance, and tungsten or molybdenum due to its heat resistance during heat treatment. Refractory metals such as ribden are preferred. However, the present invention is not necessarily limited to these metals, and the function as a gate electrode that also functions as a mask is properly performed. Basically, any metal can be used, as long as it meets the requirements of the above.
  • the thickness depends on the type of metal, especially the shielding effect when implanting impurity ions. The value varies depending on the density and the amount of atoms affecting the fruit, but is about 100 'to several thousand'. For example, when Ti (titanium) is used, its thickness varies depending on the accelerating voltage and the type of ion implanted, but is about 500 to 100 000. ⁇ The degree is appropriate.
  • the gate electrode having such a structure is used as an injection mask (shielding), and an impurity ion such as P, B, etc. is injected from above. This will be possible.
  • the semiconductor layer below the electrode naturally has the LDD structure, which is different from the conventional one. In the following, this will be described in some detail.
  • the ion implantation conditions are as follows: the accelerating voltage is 50 to 70 KeV, and the implantation amount is 1.0 E 15 (10 to the 15th power) to 8.0 E. A value of 15 / cm 2 is appropriate. At this time, the thickness of the gate insulating film 2 is about 800 to 1200 ⁇ .
  • the region just below the ion-incoming direction of the portion 41 1 41 is: With the thickness of the metal layer, it is impossible to completely block the injected ions, so that a small amount of impurity ions is injected.
  • ions of about 1.0E14 to 5.0E14 / cm2 are injected.
  • this part forms the n-layers 151, 152.
  • this part forms the n-layers 151, 152.
  • the silicide thin film is again replaced with the channel of the lower silicide thin film. Needless to say, it can be formed in such a way that a small amount of food is eaten out.
  • FIG. 4 and 5 should originally be the same drawing (drawing number) as the original drawing, but we decided to use two leaves (drawing) for the space described on the paper. It is a thing.
  • Amorphous silicon (a-Si) 100 is formed on the entire surface of the Si02 film, and this amorphous silicone is further ex- posed. Annealing (melting, recrystallization) by irradiation of a single crystal causes polycrystalline (poly) silicon (single or large particles) (Silicon) After that, this port is located only in the area that forms the transistor (element) defined by the arrangement of the pixel section on the board and the driving circuit section around it. The remaining portions of the silicon film 100 are removed, and other portions are removed. That is to say, so-called isolation, no-nothing. For this reason, in FIGS. 4 and 5, the isolated polysilicon film is used in FIGS. 4 and 5, and thus, for one semiconductor element.
  • a gate insulating film 2 is formed on the entire surface.
  • the thickness of the gate insulating film depends on the film quality and the size of the transistor.
  • the thickness of the gate insulating film is determined by the APCVD method or the TEOS plasma CVD method. The thus formed Si02 of about 800 to 1200 'was used.
  • a silicide film for forming a gate electrode is formed on the entire surface of each of the gated insulating films, and only at positions corresponding to the gate electrodes.
  • the formed silicide film is left as it is 4 13, and the silicide film in other parts is removed.
  • a titanium silicide film is used in the present embodiment, it goes without saying that another silicide film may be used.
  • a metal film 414 is formed on the entire surface of the patterned silicide film,
  • the ends on the source electrode side and the drain electrode side should protrude from the silicide film by about 1 to 4 / m. In other words, it is notifying.
  • the lower silicide layer is completely covered with the upper metal layer.
  • a Ti film was used as the metal film.
  • the thickness was set to about 500 to 100 '.
  • an inter-layer insulating film 3 is formed on the entire surface of the substrate.
  • a Si02 film made of APCVD or TEOSS plasma CVD was used, and its thickness was about 600 to 900 '.
  • the thin film transistor of this embodiment is the same as the first embodiment up to the first embodiment of forming the gate insulating film and ((c) of FIG. 4). . It differs from the formation of the gate electrode. For this reason, this part will be described with reference to FIG.
  • a layer of amorphous silicon is formed on the entire surface of the substrate 10 to be used for forming the gate electrode, and unnecessary portions are further removed.
  • the patterned amorphous silicon layer 41330 is formed by centering the center on the position of the original gate electrode. .
  • a metal film 4 is formed on the entire surface of the substrate on which the amorphous silicon layer is formed.
  • the amorphous silicon layer is formed by a plasma CVD method or a snotter method, and has a thickness of about 500-200.000. .
  • a Ti film is used for the metal film. Then, the thickness is set to about 20000 to 500 '.
  • the formation of the metal silicide may, of course, be performed using other metals.
  • the amorphous silicon and the metal protrude about 1 to 4111 from the end of the lower layer on the side of the source electrode and the drain electrode, Needless to say, all the reactions may be performed while maintaining the shape.
  • FIG. 7 shows a third embodiment of the present invention.
  • This embodiment is a modification of the first embodiment shown in FIG. 3, and has an LDD structure 162 only on the drain electrode side in order to reduce the floating capacity. .
  • FIG. 8 shows a fourth embodiment of the present invention.
  • This embodiment is a development example of the first to second embodiments described with reference to FIG.
  • the metal film, the silicide film, and the amorphous silicon film are formed from below. Three layers are formed in this order on the gate insulating film, and impurities are further implanted from above to form a two-stage LDD.
  • a patterned metal thin film 416 is formed on a gate insulating film 2 of a substrate 10.
  • the amorphous silicon film 413 is patterned and formed so as to completely cover the metal thin film.
  • the amorphous silicon film is formed so as to protrude slightly to the source electrode side and the drain electrode side of the metal thin film. Therefore, here is the same as the eleventh embodiment except that the materials of the upper and lower film layers are opposite.
  • the metal thin film and the amorphous silicon are reacted by heating to form a silicide layer between the two layers.
  • the heating temperature and time are adjusted so that the metal thin film has a predetermined length in the direction of the channel region and, of course, has a certain thickness. So that it remains.
  • the gate electrode at the top of the channel region has a thin-walled portion 41301, consisting only of amorphous silicon at both ends of the gate electrode, and the gate electrode.
  • the unreacted metal thin film 416 on the upper and lower layers in the center of the electrode and the silicide layer 415 on the upper and lower layers or unreacted on the upper layer in addition to these Between the thick part consisting of the amorphous silicon layer 413 and the silicide layer or even more in the middle This means that an intermediate portion consisting of an unreacted amorphous silicone layer on the upper layer is formed.
  • the density of silicide is an intermediate value between the densities of the metal and silicon that constitute it (but not necessarily the center value). . For this reason, in this middle part, even if the thickness is the same as the thick part in the center of the channel area (of course, it may not be equal) ), The ability as a mask (interruption) at the time of impurity ion injection is inferior.
  • the gate electrode has a three-layer structure, and this is used as a mask to further implant impurities.
  • the LDD has a two-stage structure.
  • a patterned silicide layer 413 is formed on the gate insulating film 2 of the substrate 10.
  • the silicide layer 413 is completely covered with the shape slightly protruding to the source electrode and drain electrode side, and is notched.
  • An aluminum thin film layer 417 is formed.
  • This aluminum thin film layer 417 is completely covered, and is further patterned into a pattern slightly protruding toward the source electrode and drain electrode. Alternatively, a thin film of molybdenum 414 is formed.
  • the aluminum film 417 at the center is made of tungsten or the like having a high melting point at the upper portion thereof. Because it is surrounded by the film 4 14 and the silicide 4 13 below, which is a high-temperature and stable compound, it can be heated up to a temperature close to its melting point. There will be no inconvenience such as deformation or hillock. Even if it occurs, the conductive layer exists above and below the portion, and the length of the portion where the inconvenience occurs is itself short, so that this portion has the entire electric resistance. There are few adverse effects on the environment.
  • this semiconductor element has a low electric resistance as well as a silicide, so that the electric resistance of the gate electrode is greatly reduced.
  • This embodiment is a further development of the first to fourth embodiments.
  • the lower metal film 4 16 which is turned in a lower order on the gate insulating film, is turned down.
  • an amorphous silicon film 411 and an upper metal film 414 are formed, and in this case, the upper film completely covers the lower film. It is formed so as to protrude a little in the direction of the source electrode and the direction of the drain electrode.
  • each substrate is exposed to a temperature of 550 ° C to 660 ° C for 10 to 20 minutes.
  • the unreacted first metal layer 416 and the first metal silicide are formed from the lower side as shown in FIG.
  • a plating or the like is used as a mask / gate electrode having a two-stage structure.
  • FIG. 11 shows a cross section of the thin film transistor of the present embodiment.
  • reference numeral 10 denotes a glass substrate.
  • Reference numerals 150, 152, 170, 162, and 160 denote polycrystalline silicon layers having an LDD structure.
  • 2 is a gate insulating film.
  • 42 is a lower gate electrode.
  • 43 is an upper gate electrode.
  • 3 is an interlayer insulating film.
  • 5 is a source electrode.
  • Reference numeral 6 denotes a drain electrode.
  • a polycrystalline silicon layer 1 having a film thickness of 500 to 100 A is formed, and a film thickness is formed thereon.
  • This gate electrode is composed of a lower gate electrode 42 and an upper gate electrode 43 formed so as to cover the upper surface of the gate electrode. Furthermore, the upper gate electrode 43 has its source electrode side and drain electrode side ends slightly protruding from the lower gate electrode 42.
  • the upper gate electrode 42 is a material having a higher density than the lower gate electrode 43. (If the height is too high, disadvantages such as an increase in the required thickness of the gate insulating film may occur.) And a mask effect is preferred.
  • the lower gate electrode 42 is Al, Al / Ti, Al / Zr / Ti, and the like, and the upper gate electrode 43 is not. Ta, Cr, Mo and the like.
  • the polycrystalline silicon layer is formed immediately below the lower gate electrode 42 as shown in this figure. And the gate electrode on the source and drain electrodes and the upper gate electrode protruded from the lower gate electrode.
  • the junction surface between the LDD region on the source electrode side and the source region 150 is almost coincident with the end surface of the upper gate electrode 43, and the LDD region 152 is connected to the chip.
  • the junction surface with the channel region 170 almost coincides with the end surface of the lower gate electrode 42.
  • LDD region 1 on the drain electrode side The junction surface between the drain region 62 and the drain region 160 almost coincides with the end surface of the upper gate electrode 43, and the LDD region 1662 and the channel region 170
  • the contact surface of the lower electrode almost coincides with the end surface of the lower gate electrode 42. (Note: In practice, some inconsistency may occur due to scattering by the gate insulating film at the time of impurity implantation and diffusion at the time of heat treatment.)
  • the TFT has, for example, source electrodes 51 and 52 made of aluminum on the upper part and titanium made on the lower part and drain electrodes 61 and 62 made of titanium. It has been set up.
  • the source electrode 5 is connected to the semiconductor source via a contact hole 95 formed on the gate insulating layer 2 and the interlayer insulating layer 3.
  • drain electrode 6 is connected to drain region 160 through contact hole 96.
  • An a-Si layer 1 having a thickness of 500 to 100 OA is deposited on a glass substrate 10 by a plasma CVD method or a low pressure CVD method, and In order to prevent the occurrence of abrasion in the a-Si film 100 due to the release of hydrogen inside during polycrystallization by laser irradiation later. And dehydrogenation at 400 ° C.
  • a-Si layer 1 is melted by a laser analyzer using an excimer laser with a wavelength of 300 nm, and the crystal is left as it is. Then, a polycrystalline silicon layer 1 is formed.
  • the polycrystalline silicon layer is shaped according to the arrangement of the semiconductor elements on the substrate. It is so-called isolation and patterning.
  • a Si 0 2 (100 OA thick) is formed so as to completely cover the patterned polycrystalline silicon 1. 2 Silicon oxide) to form layer 2. This layer becomes the gate insulating layer of the semiconductor element.
  • An aluminum layer 420 is formed on the entire surface of the substrate. This layer serves as a gate electrode below the semiconductor element.
  • the aluminum layer 420 is patterned in a predetermined shape by photolithography to form a lower gate electrode 42. .
  • the first impurity ion diluted with H 2 gas from the upper portion is accelerated by a voltage and is driven. That is, do so-called doping.
  • phosphorus should be used as an impurity, and the concentration to be implanted should be low.
  • the channel region 170 directly below the lower gate electrode 42 is a region where no impurities are doped.
  • the left and right regions 175 and 176 excluding that region are n- layers lightly doped with impurities.
  • the Mo layer 43 is formed so as to completely cover the lower gate electrode 42. This layer becomes the upper gate electrode of the semiconductor element.
  • the material used for the upper gate electrode is higher in density than the material used for the lower gate electrode. Yes. This takes into account the need for full masking capability during the second drop.
  • the upper metal layer is patterned to form the upper gate electrode 43.
  • the second impurity implantation is performed mainly using the upper gate electrode 43 as a mask.
  • lin ion was used as an impurity.
  • the doping amount is larger than the first time. It is a theory.
  • the ion concentration is high in the region of the polycrystalline silicon layer except for the region located immediately below the upper gate electrode 43. It is driven to. Consequently, the upper gate electrode 4 of the areas 1775 and 1776 where impurities are lightly doped by the above-mentioned doping.
  • the portion not covered by 3 is further doped with impurities, and the impurity-rich area (n + layer), ie, the source Storage area 150 and the drain area 160.
  • the second ion diode In some cases, the impurity is not doped and the impurity is implanted at a low concentration, resulting in an LDD region (n-layer).
  • an LDD region 152 (n-layer) is formed between the source region 150 (n + layer) and the channel region 170, and the drain is formed.
  • An LDD region (n-layer) is formed between the in region 160 (n + layer) and the channel region 170.
  • the first gate electrode 42 is used as a mask, and the first ion doping is not performed.
  • the upper gate electrode 42 is formed on the upper portion thereof. Since the second ion pinning is performed using the second gate electrode 43 as a mask, the source region, the drain region, and the Two low-impurity impurity regions can be formed in a self-consistent manner (necessarily with good positioning accuracy).
  • the upper gate electrode 43 overlaps with the source region 150 and the upper gate electrode 43 overlaps with the drain region 160.
  • the parts can be small.
  • the parasitic capacitance can be suppressed to a small value, the OFF current can be reduced, and the decrease in the ON current can be suppressed as much as possible.
  • An inter-layer insulating layer (SiO x) 3 is formed.
  • 1) Contact holes 95 and 96 are formed in the inter-layer insulating layer 3 and the gate insulating layer 2 at positions where the source electrode and the drain electrode are to be formed.
  • a metal layer such as A1 is formed by a snow method, and the upper part of the formed metal layer is patterned into a predetermined shape to form a source electrode 5 and a drain.
  • the electrode 6 is formed.
  • a TFT Fluor Film Transistor
  • a protective film such as SiN.
  • the p-channel TFT can also be manufactured by a similar process.
  • the lower gate electrode is subjected to a plating process to form an upper gate electrode.
  • FIG. 14 shows a method of manufacturing the thin film transistor of the present embodiment. Hereinafter, this manufacturing method will be described with reference to this drawing.
  • the entire glass substrate is immersed in an Au plating solution (not shown), and an electric field is applied so that the lower gate electrode 42 becomes a negative electrode, and the upper gate electrode is applied.
  • the Au layer 43 is formed by plating so as to serve as a single electrode.
  • the Au film 43 conforming to the plating condition is formed on the side surface of the gate electrode 42 at the lower part.
  • a gate electrode line (not shown) is used as a power line to which a voltage is applied for plating.
  • the Au film thickness can be formed to an accurate thickness by controlling the applied voltage and current, plating time, plating solution concentration, and the like. is there .
  • control of voltage, current, plating time, plating solution concentration, and the like is also easy.
  • this Au film thickness is Is also extremely accurate.
  • H ' shows the appearance of this plating.
  • the second impurity implantation is performed. Let's go. At this time, the impurities to be doped are linions, and the concentration of the dopant is higher than that of the first time.
  • the polycrystalline silicon layer has a channel region 170 directly below the lower gate electrode 42 and a lower channel electrode 170. Except for the impurity low-concentration regions 15 2 and 16 2 located immediately below the Au film plated on the gate electrode side surface, and the two types of regions A source region 150 and a drain region 160 in which impurities are highly doped in the region are formed.
  • the material of the upper gate electrode is not limited to the Au material, as a matter of course. . In other words, it suffices that the material has a high-precision electric field strength and an ion blocking effect against a doping of impurities.
  • the plating is not limited to the electric field plating method, but the plating liquid and the plating material are selected and the electroless plating method is used. Of course, it is good.
  • the metal film printed on the lower gate electrode of the thin-film transistor having the GOLD (gate-drainoerlappedlightly-dopeddrain) structure of the second embodiment is removed. It is what you do.
  • the remaining lower electrode 42 becomes the gate electrode, and the polycrystalline silicon layer immediately below the lower electrode 42 becomes a channel region.
  • the present embodiment relates to a pixel electrode using the thin film transistor of the previous three embodiments.
  • FIG. 16 shows a pixel of the liquid crystal display device of the present embodiment.
  • (A) in this figure is a plan view, and (b) is a cross section taken along line A-A of (a).
  • reference numeral 10 denotes a glass substrate.
  • 2 is a gate insulating film.
  • 42 1 is a first lower gate electrode.
  • Reference numeral 42 2 denotes a second lower gate electrode.
  • 3 is an inter-layer insulating film.
  • 5 is a source electrode.
  • Reference numeral 6 denotes a drain electrode.
  • 11 is a pixel electrode.
  • the lower gate electrode is formed over a plurality of regions on the polycrystalline silicon layer, and all the upper surfaces of the lower gate electrodes 42 1 and 42 2 are formed on the upper region. It is covered with a gate electrode 43.
  • the polycrystalline silicon layer has two channels located directly below the two lower gate electrodes 42 1 and 42 2 in the figure.
  • Region 170, the source region 150 (n + layer) and the A lithographic region (n + layer) 160 is formed, and a portion where the side portions of the two lower gate electrodes and the upper gate electrode 43 protrude is further extended.
  • regions 152, 162, and 1562 with low impurity concentration LDD region: n-layer).
  • FIG. 17 shows a pixel TFT having another structure.
  • (a) is a plan view of the pixel TFT
  • (b) is a cross-sectional view taken along line A-A.
  • the upper gate electrodes 43 1 and 43 2 are connected to the lower two gate electrodes 42 crossing a plurality of regions of the polycrystalline silicon layer. And are individually formed so as to cover the upper surface.
  • the parasitic capacitance of the pixel TFT can be suppressed to be small, the OFF current can be reduced, and the decrease in the ON current can be suppressed as much as possible. It is something that can do this.
  • the lower gate electrode has a larger length in the channel direction than the upper gate electrode.
  • FIG. 18 schematically shows a plane (a) and a cross section (b) of the thin film transistor of the present embodiment.
  • (B) is a cross section taken along line A-A of (a).
  • the basic structure of this TFT is the same as that of the TFT of the above-described eleventh embodiment shown in FIG. 13 and the like.
  • the gate electrode 4 is different in that the length of the lower portion 42 in the channel direction is longer than that of the upper portion. For this reason, the lower gate electrode 42 protrudes to the source electrode 5 side and the drain electrode 6 side of both ends of the upper gate electrode 41. It has 2 5-and 4 2 6. Since the gate electrode is used as a mask and impurities are implanted from the upper surface of the substrate, a p-Si film having an LDD structure is formed below the gate electrode. It is formed.
  • 170 is a channel region which is located below the upper and lower electrodes and has no impurities implanted therein.
  • 152 and 162 are the LDD regions in which impurities are lightly implanted because only the protruding portions 425 and 426 of the lower gate electrode are masked. It is.
  • Reference numerals 150 and 160 denote a source region and a drain region which are heavily doped with impurities due to no mask.
  • the a-Si film is melted and recrystallized (polycrystallized) by a laser analyzer using an excimer laser having a wavelength of 308 nm. A silicon film was used.
  • a predetermined region of the p-Si film for forming TFT was processed into an island shape. It is a so-called patterning.
  • a gate insulating film 2 was formed on the entire surface of the substrate so as to cover the patterned P—Si film. Specifically, a SiO 2 film deposited to a thickness of about 100 OA by a plasma CVD method using TEOS as a source gas was used. Therefore, up to this point, it is the same as the embodiment up to now.
  • An upper gate electrode film 420 was deposited on the Si 02 film. Book In the embodiment, the I ⁇ ⁇ film formed by the snow ring method was used, and the film thickness was set to about 500 ⁇ . However, in addition to the aluminum film, Various metal films such as um, tantalum, titanium, molybdenum, tungsten, zirconia, and alloy films thereof, and conductive films such as ITO An oxide film may be used. However, in these cases, in the later process, the lower electrode is used as a mask to perform the doping of the LDD region. The film thickness is determined individually taking this into account. In addition, the stopping power (the ability to prevent the passage of accelerated ions) of ions ionized by the film material differs, which is natural. However, the optimum film thickness differs depending on the material composition of the film.
  • the material for the upper electrode film must be selected in consideration of the fact that the lower electrode film can be selectively etched in a later process.
  • the tantalum film 410 of the upper gate electrode was patterned into a predetermined shape to form the upper gate electrode 41.
  • the patterning is made of a photosensitive resin, so that the resist 13 exists only on the part where the evening film is left, which is unnecessary. An important part of the tantalum film was removed by draining.
  • the lower gate electrode 42 was formed by patterning the ITO film into a predetermined shape.
  • the TFT is an n-channel TFT, but a p-channel TFT can also be manufactured in the same manner.
  • Figure 20 shows the voltage / current characteristics of the TFT manufactured by the above method.
  • line L1 shows the TFT characteristics of the conventional structure (not the LDD structure)
  • line L2 shows the characteristics of the conventional LDD structure
  • Line L3 shows the voltage / current characteristics of the TFT manufactured in the present embodiment.
  • the off current can be reduced in the conventional TFT by using the LDD structure.
  • the on-current will be reduced by adopting the LDD structure.
  • the present embodiment it can be seen that the off-state current can be reduced and the on-state current cannot be reduced.
  • the LDD region having high resistance is located below the gate electrode, the LDD region and the channel are not connected in the saturated region and the unsaturated region.
  • the on-current does not decrease because electrons, which are carriers, accumulate in the cell region as well.
  • FIG. 21 schematically shows a cross section of a pixel electrode area in which the TFT array of the present embodiment is used as a TFT for pixel switching of a liquid crystal display device.
  • these are arranged in rows and columns and in rows and columns on a glass substrate in a so-called matrix form.
  • the TFT for switching is manufactured in n-channel type.
  • the basic structure of this switching TFT is the same as that shown in FIGS. 16 and 17, and the polysilicon TFT is placed on a glass substrate 10.
  • a polycrystalline semiconductor film 1 made of such a material, a gate insulating film 2 made of Si 02, a gate electrode 4 and an interlayer insulating film 3 made of Si 02 are stacked in this order.
  • the gate electrode 4 is composed of a lower electrode 42 made of a transparent conductive film and a metal fixed to the upper surface of this electrode 42 with a narrower width.
  • the electrode 41 is formed.
  • the polycrystalline semiconductor film 1 under the interlayer insulating film 2 has a channel region 170 directly below the upper gate electrode 41, and a lower portion on both sides of the channel region 170.
  • the pixel area is provided with a pixel electrode 11 made of a transparent conductive film patterned in a predetermined shape, and this is a contact area. It is connected to the drain electrode 6 via a hole.
  • the lower electrode 42 and the pixel electrode 11 are made of the same transparent conductive film. That is, a transparent conductive film of the same layer is patterned, a part thereof is used as a lower gate electrode, and a part is used as a pixel electrode 11. Therefore, the number of processes is reduced by one compared with the case where both films are formed individually.
  • This figure is a diagram schematically showing a manufacturing process of this TFT array, and is basically the same as FIG. 11.
  • the right side is a pixel portion.
  • a lower gate electrode and a transparent conductive film 42 ° for forming a pixel electrode film were deposited on the gate insulating film 2. This was deposited by the sputtering method.
  • the ITO film has a thickness of about 50 OA. Note that a conductive oxide film other than ITO may be used as the transparent conductive film. Furthermore, that An upper gate electrode film 410 was formed on top of the substrate.
  • LDD type TFTs were manufactured in the same steps as in the other embodiments.
  • the TFT for pixel switching is formed on a glass substrate.
  • a C-MOS transistor composed of F.T A liquid crystal panel drive circuit can be fabricated on a glass substrate by fabricating circuits and the like.
  • polon ion may be implanted as an impurity.
  • the thin-film transistor of this embodiment is basically the same as that shown in FIGS. 18 (a) and (b).
  • FIG. 23 schematically shows a method of manufacturing the thin film transistor of the present embodiment.
  • the method of manufacturing the TFT according to the present embodiment will be described with reference to this drawing.
  • the undercoat Si 02 film 12 for preventing the elution of impurities from the glass is formed on the glass substrate 10 to a thickness of about 300 to 700 OA. Deposited on the ground. An amorphous silicon film was formed on top of it, and it was processed into an island shape to form a thin film transistor.
  • the amorphous silicon film was polycrystallized by an annealing treatment by irradiation with an excimer laser to obtain a polysilicon film 1. Further, a SiO 2 film was formed to a thickness of about 100 OA as a get insulating film 2 by a plasma CVD method using TEOS as a source gas. (A) of this figure is this state. Therefore, here, it is the same as the conventional embodiment. (b) After forming tantalum to a thickness of 200 nm as the lower gate electrode forming film 420, aluminum is formed as the upper gate electrode forming film 410. An alloy was deposited to a thickness of 15 O nm. (C) A resist film 13 made of a photocurable resin for forming a gate electrode on the upper portion is formed on the aluminum alloy film 410, and ultraviolet rays are passed through the mask 14 ( UV).
  • the upper gate electrode 41 and the lower gate electrode 42 are used as masks, and the upper gate electrode 41 and the lower gate electrode 42 are removed as impurities by the ion doping method. Nion was injected. As a result, in the regions 152 and 162 covered by the lower gate electrode 42, most of the ions are captured by the lower gate electrode, so that Only a low concentration is implanted into the lin ion, which results in an LDD region (N-layer). Regions 150 and 160 that are not covered by the lower gate electrode 42 become N + layers in which linions are implanted at a high concentration. In addition, the region 170 covered by the upper gate electrode 41 and the lower gate electrode is a channel region in which no ion is implanted at all. As a result, LDD type TFTs were naturally formed.
  • a Si02 film 2 having a thickness of 400 nm was deposited as an interlayer insulating film. Subsequently, contact holes were opened in the interlayer insulating film and the gate insulating film. Then, after the A1 film was deposited in the contact hole region by the snow ring method and the contact hole region, it was shaped into a predetermined shape. Then, a source electrode and a drain electrode were formed. However, since these are the same as the previous embodiment, illustrations and the like are omitted.
  • This embodiment is a further simplification of the method for forming the gate electrode of the previous embodiment.
  • the upper and lower gate electrodes 41 and 42 were formed by etching the upper and lower gate electrode films using a fluorine-based gas. -In this state, there is no protrusion between the upper and lower gate electrodes.
  • anodizing solution a 0.1 M aqueous solution of oxalic acid was used.
  • the voltage is 15 V.
  • An oxide film of 30 nm is formed on the side of the lower gate electrode and an oxide film of about 1 ⁇ m is formed on the side of the upper gate electrode in about 1 hour. It was done. .
  • LDD-TFT was formed in the same manner as in the previous embodiment.
  • Figure 25 shows the voltage / current characteristics of the TFT manufactured by the above method.
  • line L1 is the TFT characteristic of the conventional LDD
  • line L2 is the characteristic of the conventional structure (non LDD structure).
  • Line L3 is the voltage / current characteristic of TFT of the present embodiment.
  • the off-current can be reduced in the conventional TFT by using the LDD structure.
  • the on-state current is reduced by adopting the LDD structure.
  • the off current can be reduced and the on current does not decrease. That is, in the TFT of the present embodiment, since the high-resistance LDD region is located immediately below the gate electrode, both the LDD region and the channel region in the saturated region and the unsaturated region. The on-current does not decrease because electrons, which are carriers, accumulate in the battery.
  • FIG. 26 shows a liquid crystal display device using the TFT of the present embodiment.
  • the switching TFT and the pixel in the form (1) are basically the same as those shown in FIG.
  • the lower portions 52 and 62 of the source electrode and the drain electrode are formed by silicon and silicon so that the electric resistance at the interface is reduced by T i.
  • the upper electrodes 51 and 61 are made of aluminum with low electric resistance, and are reflective display devices. Therefore, the pixel electrode 11 is made of aluminum. You Furthermore, in an actual use state, an alignment film which also functions as insulation of the source electrode 5, the drain electrode 6, and the pixel electrode 11 and alignment of the liquid crystal is formed on the upper part thereof. .
  • the upper gate electrode 41 is formed by patterning using the register 13.
  • Impurities are implanted using the upper and lower gate electrodes as implantation masks.
  • a liquid crystal panel drive circuit may be manufactured on a glass substrate by manufacturing a C-MOS inverter circuit or the like constituted by a similar TFT. .
  • boron ions are implanted in the same steps as in the above manufacturing method.
  • a p-channel TFT can be manufactured.
  • the gate electrode of the lower part 42 is connected to the source electrode side by photolithography. Only the upper part of the gate electrode 43 of about l to 2 ⁇ m protrudes. Then, as shown in (b) of FIG. 28, an impurity ion is implanted from under the substrate from below the substrate. As a result, an LDD semiconductor element is obtained on only one side.
  • the present embodiment utilizes the oxidation of the gate electrode metal. Except for magnesium, which burns explosively in the case, and metals that do not passivate, many metals, such as iron, usually have constant temperature, pressure, etc. Below, it oxidizes at a constant rate (for example, disposable gyros use this phenomenon or law). Also, in general, when a metal is oxidized, its density decreases, and its volume further increases.
  • the gate electrode 4 is formed using iron or the like as a material.
  • the upper and side surfaces of the gate electrode are oxidized by a certain amount, and a metal oxide film having a thickness of about 0.5 to 01 is formed as the upper gate electrode 43 (exactly, the upper implantation electrode 43). (Only as a sock). Along with the formation of the metal oxide film, the metal oxide film protrudes to the source one electrode side and the drain electrode side of the gate electrode.
  • the LDD type—TFT is manufactured in the same procedure as in the previous embodiment.
  • the gate metal material is iron, but this may be aluminum, chromium, or an alloy thereof.
  • passivation is often formed, but in this case, the oxide film thickness is naturally constant. Also, depending on the case, removal of oxides will often not be necessary.
  • an aluminum layer may be further provided on the upper surface after the impurity is implanted.
  • the upper portion of the gate electrode is formed of a high-density metal such as W
  • the lower portion is formed of a low-resistance metal such as aluminum, and both are simultaneously or separately oxidized with a liquid or electricity. You may let it.
  • a high-density metal such as W at the upper part blocks the permeation of hydrogen, and a lower resistance is obtained by a lower-resistance metal such as aluminum at the lower part.
  • GO DD type TFT without LD structure can be obtained.
  • the gate insulating film except for the lower part of the gate electrode is formed prior to the impurity implantation for forming the LDD type TFT of the first invention group and the second invention group. Is once removed.
  • the acceleration voltage at the time of implanting the impurities must be increased by that much, but this causes the hydrogen for impurity dilution to be increased. It is accelerated excessively, penetrates as a mask to the heavy gate electrode, and adversely affects the semiconductor in the channel region below the gate electrode.
  • the gate insulating film excluding the portion immediately below the gate electrode is removed in advance at the time of impurity implantation.
  • the upper electrode slightly protrudes toward the source electrode side and the drain electrode side of the lower electrode, or conversely, as shown in the figure, the lower electrode 42 is on both sides of the upper electrode 43.
  • a gate electrode that is slightly extruded is formed.
  • LDD type TFT is manufactured in the same procedure as in the other embodiments.
  • This embodiment is similar to the third to second embodiments, but uses a gate insulating film to form the LDD region.
  • a gate electrode 4 is formed on a gate insulating film 2.
  • the gate insulating film is removed except for a portion that protrudes by about 0.3 to l / m, but this may oxidize the gate electrode 4 or remove the metal.
  • the gate electrode in this state is connected to an etching mask. Then, the insulating film is removed by etching, and furthermore, the oxide and the adhesion film attached to the gate electrode are removed.
  • LDD type TFT is manufactured in the same procedure as in the other embodiments.
  • the Ti film is previously formed on the bare p-Si film to prevent hydrogen from entering. It is a film that has been formed.
  • H 2 when impurities are implanted, H 2 is used for dilution. Because of this, the highly accelerated hydrogen ion due to its small mass can be rapidly and deeply implanted into the semiconductor layer due to its small diameter. As a result, this adversely affects the performance of the semiconductor.
  • the formation of a non-equilibrium Ti layer prevents the intrusion of hydrogen into the semiconductor layer as much as possible, and the same silicon-based material as that of the semiconductor layer when forming the source and drain electrodes.
  • a Ti film 18 is formed on the entire surface.
  • Impurity ions are implanted from above.
  • the Ti film is removed except for the portions 52 and 62 which will be the lower portions (including a few peripheral portions) of the source electrode and the drain electrode.
  • a contact hole 9 is formed at a position where a source electrode and a drain electrode are formed.
  • the Ti film or layer left in (e) is a p-Si surface portion formed by reacting with silicon by heat treatment after this Ti is implanted. The unreacted Ti on the titanium silicide film and the upper portion thereof becomes an etching stopper.
  • a Ti silicide is formed at the lower end of the source electrode and the drain electrode by a reaction with p-Si, thereby forming a Si silicide.
  • the electrical contact at the interface between the silicon layer and the Ti silicide layer is improved.
  • the electrical contact between the Ti silicide and Ti is good at the interface, and the interface between the upper part of the Ti layer and the aluminum is also the same metal. Good contact is good.
  • the acceleration voltage is low due to the absence of the gate insulating film, and on the other hand, the Ti layer absorbs hydrogen. Pain and little penetration of hydrogen into the p-Si layer.
  • the contact hole is formed by etching the insulating film. Even if no special precautions are taken when drilling, the drilling will stop at that point and the depth will be accurate. As a result, there is no need for a margin for the etching depth in the thickness of the p-Si layer, and the contact of the p-Si layer with a source electrode or the like is not uniform. The connection disappears. This resulted in an exceptionally superior LDD-type TFT.
  • This embodiment relates to a semiconductor element having a pottom gate type LDD structure.
  • a gate electrode 4 On a substrate 10, a gate electrode 4, a gate insulating film 2, and a p-Si layer 1 are formed.
  • a contact hole is formed, and a source electrode and a drain electrode are formed.
  • a Ti film is further formed in a state where the upper and lower masks are formed without forming the interlayer insulating film, and the source electrode is formed after the impurity is implanted.
  • the lower end of the drain electrode does not remove the Ti film, and this may be used as an etching stopper when forming a contact hole.
  • the gate already formed on the glass substrate is used. It uses electrodes.
  • Gate insulating film 2, p-Si layer is formed in this order.
  • a photosensitive resin layer 49 is formed on the substrate.
  • the photosensitive resin is exposed from the back of the substrate by irradiating light, ultraviolet rays or X-rays using the gate electrode as a mask.
  • the substrate is about 48 cm square and its thickness is at most 1 mm. Therefore, irrespective of the position of the gate electrode on the substrate, only the portion of the resin immediately above the gate electrode on the substrate is exposed.
  • a conductive photosensitive resin (currently, a mixture of both resins) is used, and only the unexposed portion of the gate electrode is exposed to the resin. It may be left as an embedded mask, and it may take a little more time on its side, but it is also possible to attach a metal and use it as a mask for LDD formation.
  • the gate electrode is formed of a multilayer having at least one silicide layer.
  • Fig. 33 shows the case of a silicide gate electrode
  • e shows the case of a metal electrode 414 on the upper side and a silicide electrode 413 on the lower side. is there .
  • the lower aluminum electrode is wrapped with a concave upper silicide electrode and a glass substrate facing downward to prevent the occurrence of hillocks. It may be good.
  • the group of the present invention is the first to fourth except that the LDD is not an LDD, and therefore one of the upper and lower gate electrodes does not have a protruding portion toward the other. It is the same as the group of the present invention. For this reason, a description using a special drawing for the purpose is omitted.
  • the upper gate metal 43 and the lower gate metal 42 in (a) to (e) of Fig. 30 are different from this figure in the channel direction length. As shown in Fig. 23 (b), 13 and 41, just as in Fig. 23 (b), so that there is no protruding part, It is formed . At this time, one of the upper gate metal 43 and the lower gate metal 42 is an aluminum alloy having a small electric resistance, and the other is a metal having a large mask effect on hydrogen. It is a English language.
  • the implantation voltage may be lower by that amount, resulting in an excellent TFT.
  • a plurality of types of LDD type TFTs having different characteristics are formed on a substrate.
  • LDD type TFTs are different between the drive circuit section and the pixels of the liquid crystal display device, etc. It is necessary to form an LDD-type TFT having the following characteristics.
  • the dimensions of the semiconductor device, the length of the channel region, etc. are based on the dimensions of the mask holes in the photo-song graph. O good o
  • the plating time, voltage, voltage, The type of metal to be changed varies according to the location on the substrate.
  • Fig. 35 conceptually shows some of these situations.
  • (a) is the case where the voltage is changed depending on the place
  • (b) is the case where the time is changed depending on the place using the timer switch. .
  • the concentration of the plating solution and the type of metal may be changed for each location.
  • the length of the LDD section is different, the ability as a mask at the time of impurity implantation can be almost the same.
  • an LDD type TFT having characteristics corresponding to the formation position on the substrate is formed in the same manner as in the previous embodiment, but as a means therefor, an impurity is implanted. Later, the gate electrode just above the LDD part is removed.
  • an LDD semiconductor TFT is formed on a substrate 10.
  • the resist layer 1310 is formed only on the portion where the protruding portion is not removed.
  • the upper or lower electrode is connected to the other electrode in order to change a predetermined amount of protrusion of the upper or lower gate electrode depending on the location.
  • the dimensions of the holes in the mask for the photo-song graph used to extrude and form are changed depending on the location.
  • the mask holes of the photolithography are adapted from the beginning to the formation of the LDD type TFT corresponding to the location on the substrate.
  • a mask and a method of manufacturing an element using such a mask are not fundamentally different from those already described.
  • the explanation is omitted. Also, since the structure is not particularly complicated, illustration is omitted.
  • the present invention has been described based on some embodiments, but it is needless to say that the present invention is not limited to these embodiments. That is, for example, the following may be performed.
  • liquid crystal display devices other than liquid crystal display devices such as liquid crystal television receivers and word processors, for example, EL displays.
  • Si—Ge, Si—Ge—C, etc. are used as semiconductor materials.
  • a metal thin film is provided on the non-uniform amorphous silicon layer (b) in the channel region.
  • impurity ions are implanted, and then the silicon is formed by a chemical reaction between the amorphous silicon and the metal thin film.
  • the substrate is heated for about 20 minutes at 550 ° C. (up to 650 ° C.) for both the formation of the oxide layer and the heat treatment of the polysilicon. Yes.
  • a silicide film is formed in place of the amorphous silicon of (a), and the same as in (b). Turned, and a metal film is extruded on this to cover the silicide completely. Form. Thereafter, the impurity is implanted without going through the step (c).
  • any of the gate electrode films also serves as the formation of a reflector, a pixel electrode, and the like.
  • the semiconductor layer is made as thin as possible, and the insulating film is made of a translucent resin. We try not to use electromagnetic waves of much shorter wavelength.
  • the upper and lower electrodes are the same length in the channel direction, and the GOLD structure is also used. Is no longer built.
  • INDUSTRIAL APPLICABILITY As can be seen from the above description, according to the present invention, it has an LDD structure, and has a source region, a low-concentration impurity region, and a channel region. Thus, a thin film transistor capable of forming a drain region in a self-aligned manner can be realized. Thus, the OFF current can be reduced, and the decrease of the ON current can be suppressed. In addition, since it has a self-aligned structure, the parasitic capacitance can be reduced, and thus miniaturization is possible.
  • the present invention is also applied to a potato gate type semiconductor device.
  • an excellent semiconductor device can be obtained without having the LDD structure.

Landscapes

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Description

明 細 書 薄膜 ト ラ ン ジ ス タ と パ ネ ル及びそ れ ら の製造方法 技 術 分 野
本発明は 、 薄膜 ト ラ ン ジ ス タ に 関 し 、 特 に液晶表示装置の 画素 ス イ ッ チ ン グ素子や そ の駆動回路等 に 使用 さ れ る L D D 型の 薄膜 ト ラ ン ジ ス 夕 及びそ の製造方法 に 関す る 。 背 景 技 術
近年、 画素電極毎 に 薄膜 ト ラ ン ジ ス タ （「 T F T 」、 T h i n F i 1 m T r a n s i s t o r の略、 と も 記す ） を 備 え た ァ ク テ ィ ブマ ト リ ッ ク ス 型表示基板 を 用 い た液晶表示装置や E Lデ ィ ス プ レ ィ 等が、 単純マ ト リ ッ ク ス 型表示装置 と 比較 して 高い 画質が得 ら れ る た め盛ん に研究 さ れて レヽ る 。 更 に 、 ポ リ シ リ コ ン （「 p — S i 」 と も 記す） T F T の電子移動度が、 非 晶質 シ リ コ ン （「 a — S i j と も 記す） T F T と 比較 し て 1 桁か ら 2 桁以上高い こ と に 着 目 し て 、 画 素ス ィ ツ チ ン グ素子 と して の T F T と駆動回路を 同 一 ガ ラ ス 基板上 に形成 し た、 い わ ゆ る 駆動回路内蔵型 の液晶表示装置が提案、 研究 さ れて い る 。
と こ ろ で こ の場合、 駆動回路に使用 す る 半導体素子 そ の も の と し て の T F T の性質や性能 と 、 液晶表示装置等 に使用 す る と い う 用途 の面か ら の T F Tの性質や性能に は、 幾つ かの技術的課題があ る 。 先ず、 ど ち ら か と い う と 前者の 面 か ら の課題で あ る が、 半導体素 子の性能 と い う 面か ら は、 p — S i T F T は a — S i T F Tや M 0 S 型電解効果 ト ラ ン ジ ス タ と 比較 し て O F F 電流が大 き い た め、 こ れ を 低減 す る べ く 、 T F T の ソ ー ス 領域 ま た は ド レ イ ン 領域の 少 な く と も 一 方 に 隣接 し て 低濃度不純物領域 （ 以下 「 L D D 」、 L i g h t 1 y D o p e d D r a i n の 略、 と も 記す ） を 設け た構造 の 薄膜 ト ラ ン ジ ス タ 力5 特開平 5 — 1 3 6 4 1 7 号公報 に 開示、 提 案 さ れて い る 。
し か し な が ら 、 単 に 、 L D D 構造 と し た T F T で は、 O F F 電流 を 低減 す る こ と は 可能で あ る が、 T F T の ゲー ト 電極下 の チ ャ ネ ル が反転 す る O N状態時に お い て 、 比較的高抵抗層で あ る 低濃度不純 物領域がチ ャ ネ ル領域に 直列 に 挿入 さ れ る こ と に よ り 0 N電流が低 下す る 。
そ こ で 、 O N電流の低下 を 抑 え た種々 の L D D構造の T F T が提 案 さ れて い る 。 〔 S I D 9 6 D I G E S T p p 2 5 : S a m s u n g電子 （ 以下、 第 1 の従来例 と 称す る ）、 E u r o D i s p l a y ' 9 6 p p 5 5 5 N A S I A D i s p l a y ' 9 5 p p 3 3 5 ： P h i 1 i p s ( 以下、 第 2 の従来例 と称す る ） ：)。
第 1 の従来例の構成を 図 1 に 示 す。 本図 に お いて 、 1 0 は ガ ラ ス 基板で あ る 。 1 5 0 は、 p — S i か ら な る 半導体層 の ソ ース 領域 （ n + 層 ） で あ る 。 1 6 0 は、 同 じ く ド レ イ ン領域 （ n + 層 ） で あ る 。 1 7 0 は、 同 じ く チ ャ ネ ル領域で あ る 。
本図 に お い て 、 ゲー ト 電極 4 を 覆 う よ う にサ ブゲー ト 電極 4 1 を 設け、そ の下方 の ソ ース 側 と ド レ イ ン側 の半導体層 に L D D領域（低 濃度不純物領域 ： n - 層 ） 1 5 1 ， 1 6 1 を形成 し た構造 と な っ て い る 。 こ の よ う な構造 と す る こ と に よ り 、 O F F時 に は、 サ ブゲ一 ト 電極 4 1 下の L D D 領域の半導体層 1 5 1 ， 1 6 1 がキ ャ リ ア の 枯渴す る 高抵抗層 と な る た め、 O F F 電流は低 く 抑 え ら れ る 反面、 O N時 に は、 L D D領域 1 5 1 , 1 6 1 は キ ャ リ ア と な る 電子が蓄 積 して 低抵抗領域 と な る た め、 0 N電流の減少は起 こ ら な い。
な お、 実際 に は基板上 に は 各画素 や 画素部周 辺 の駆 動回路 に 相応 す る 位置 に 、 画素 の規格等 に 対応 し て 、 縦横 方 向 に 、 幾行、 幾列 に も わ た っ て こ の T F T が形成 さ れて レヽ る 。 ま た こ の た め、 ゲー ト 電 極、 ソ ー ス 電極及び ド レ イ ン 電極は層 間絶縁膜 を 介 し て 多層配線構 造 と な っ て い る 。 た だ し、 こ れ ら は 自 明の事項で あ る の で 、 そ の様 子のわ ざわ ざの 図示 は省略 し 、 ま た 以降の実施の形態 の 説明や 図で も個々 のそ の 旨の記載 も 必要最小限 と す る 。
次に 、 第 2 の従来例 を 図 2 に 示 す。 本図 に お いて 、 1 0 は ガ ラ ス 基板で あ る 。 1 5 0 は、 p — S i か ら な る 半導体層 の ソ ー ス領域 （ n + 層）、 1 6 0 は、 同 じ く ド レ イ ン領域 （ n + 層）、 1 7 0 は、 同 じ く チ ャ ネ ル領域で あ る 。 本図 は い わ ゆ る G O L D ( g a t e — d r a i n o e r l a p p e d l i g h t l y — d o p e d d r a i n、 ゲー ト ォ 一 ノ、' ト ラ ッ プ） 構造の T F T で あ り 、 具体的 に は ゲー ト 電極 4 が、 チ ャ ネ ル領域 1 7 0 両側 の、 す な わ ソ ース 側 と ド レ イ ン側の L D D領域 （ n - 層 ） 1 5 2 ， 1 6 2 を 覆 う 構造 と な つ て い る 。 こ の構造で も 、 第 1 の従来例 と 同様 に 、 O F F 時 に は、 ゲ — ト 電極 4 下 の低濃度不純物領域 1 5 2 ， 1 6 2 が キ ヤ リ ア の枯渴 する高抵抗層 と な る た め、 O F F 電流は低 く 抑 え ら れ る 。 一方、 0 N時には、 低濃度不純物領域 1 5 2 , 1 6 2 は、 ゲ ー ト 電極下 に あ る こ と も あ り 、 キ ヤ リ ア と な る 電子が蓄積 し て 低抵抗領域 と な る た め、 0 N電流の減少は起こ ら な い 。
しか しな が ら 、 こ の よ う な T F T構造 を 実現す る プ ロ セ ス 課程 に おいて 0 N電流の減少 を 抑 え る た め 多結晶 シ リ コ ン 半導体層領域に 形成す る L D D領域は イ オ ン ド ー ピ ン グ法 を 用 い て 特定の不純物 を 注入 して 形成 さ れ、 こ の際特定の 不純物 （他の技術分野の 「不純物」 と 異な り 、 半導体素 子 の機能発揮の た め 多結晶 シ リ コ ン 中 に 積極的 に 打 ち 込 ま れ る 物質。 す な わ ち 「汚染物質」 で は な い。） を打 ち 込む (「 ド ー ピ ン グ （ す る ）」、 「注入」 と も 言 う ） 時 に 必要 な 不純物以外 の 物質、 例 え ば水素原子等 も 同時 に ド ー ピ ン グ さ れ る 。 そ し て 、 特 に ゲ ー ト 電極直下 の 多結晶 シ リ コ ン の チ ャ ネ ル部 に 水素 が ド 一 ピ ン グ さ れ る と 、 相 互 に 結合 し て い る 多結晶 シ リ コ ン原 子間 に水素 が介 在 す る こ と と な り 、 電子が ト ラ ッ プ さ れ る た め T F T の し き ぃ値電 圧 を 高め、 更 に は信頼性 を著 し く 低下 さ せ る 。
こ の た め、 P — S i 型 T F T で は電気的特性課題 を解決す る た め T F T の ソ ー ス 領域 ま た は ド レ イ ン領域の少 な く と も 一 方 の領域に 隣接 し て 、 微小 な領域の L D D領域 （ L i g h t 1 y D o p e d D r a i n ) を 設け る こ と が必要不可欠で あ る 。 し か し反面、 こ れ ら 低濃度不純物領域を形成す る た め には、 以下 の 困難が生 じ る 。
1 ) 液晶表示装置等の高精細化 を 実現す る た め に は 画素 ト ラ ン ジ ス タ を 微細 に し て 表示密度 を高め る 必要があ る 。し か し な が ら 通常、 液晶表示装置製造 に 用 い ら れ る 露光機は等倍露光方式が主流で 画素 ト ラ ン ジ ス タ の微細化 に は 自 ず と 限界が生 じ る 。 従 っ て 画素 ト ラ ン ジ ス 夕 のチ ャ ネ ル幅 （ おお よ そ 1 〜数〃 m ) と 同等 ま た は そ れ以下 (おお よ そ 0 . 1 〜 2 、 3 〃 m ) の微小 な領域の低濃度不純物領域 は、 そ の形成が き わ めて 困難であ る 。
2 ) サ ブゲ一 ト 電極 と 低濃度不純物領域 と の 重ね合わせは マ ス ク 合わせ に よ り 行 っ て い る た め、 それ ら の重ね合わ せ を 自 己整合的 に
(不純物の注入方向 か ら 見て 、 必然的 に精度 よ く 重 な っ て ） 形成す る こ と がで き ず、 マ ス ク 合わせ精度 の ズ レ で そ の低濃度不純物領域 の寸法が変動す る 。 ひ いて は、 短時間で製造 す る 等 の 工程の管理の た め、 マ ス ク 合わせ に は マー ジ ン が必要で あ る た め 、 画素 T F T の 微細化 に 限界 が生 じ る 。 結果 的 に 、 マ ー ジ ン を 確保 す る 分だ け 画素 T F T の 占 有 面積が大 き く な る 。
3 )画素 T F T の 占 有 面積が大 き く な り 、そ れ に 伴い ソ ース 領域、 ド レ イ ン 領域間の寄生容量が増大 し 、 そ の 結果、 動作 波形の遅延が 生 じ、 こ の た め液晶表示装置の表示特性が低下す る 。
4 ) サ ブゲー ト 電極形成の 際 に は ゲー ト 電極 と は別 に 電極で あ る 金属膜の形成工程、 フ ォ ト リ ソ グ ラ フ ィ ー工程、 エ ッ チ ン グ工程等 が必要 と な り 、 更 に は フ ォ ト リ ソ グ ラ フ ィ 一 を 行 う た めの フ ォ ト マ ス ク が必要 と な る 。 すな わ ち 、 こ の G O L D 構造で は 、 単 に イ オ ン 注入が 2 回 必要な だ け で な く 、 斜め 回 転 イ オ ン 注入等 の複雑な製造 工程 を 必要 と す る 。 従 っ て 、 T F T 製造 プ ロ セ ス は多 岐 と な り 、 プ 口 セ ス の長期化、 製造 コ ス ト の 上昇、 保留 ま り の低下 に よ り 液晶表 示装置の コ ス ト が著 し く 高価 と な る 。
次に、 どち ら か と い う と 液晶表示 装置 に 使用 す る と い う 用途の面 か ら の課題は、 先の課題 と 多 少重複 す る 面 も あ る が、 以下の通 り で あ る 。
液晶表示装置 に使用 さ れ る T F T に お い て は 、 ゲ一 ト 線の抵抗が 高レ、 と 、 1 5 イ ン チ、 2 0 イ ン チ と 大画面 に な る に 従 っ て 第 1 に 、 ゲ一 ト 線の電気抵抗が問題 と な る 。
すなわ ち 、 ゲー ト 信号の遅延が無視で き な く な り 、 画素の応答の 遅れが 目 立つ よ う に な る 。 ま た 、 フ リ ツ 力 や 画面 の表示む ら 等 も 生 じ る 。
第 2 に、 T F T 特性が問題 と な る 。
T F T 特性で は、 移動度 の 向 上 と オ ン 電流の 向 上、 し き い値電圧 の低下 と 安定化が重要で あ る 。 そ し て 、 こ れ ら の特性 を 向上 さ せ る ため に は、 界面の制御 が最 も 重 要 で あ る 。 特 に 、 半導体層 と ゲー ト 絶縁膜 の 界 面 が 大 き く 影響 を 及 ぼ す 。 従 っ て 、 こ の 界 面 を 良 好 に す れば、 特性が 向 上 す る こ と と な る 。
さ て 、 こ の 界 面 を 良 好 な も の に す る 手段 の 1 つ に 熱 処理 が あ る 。 こ の 熱処理 を 行 う 事 に よ っ て 界 面 欠 陥 が低減 し 、 各層 中 に 蓄積 さ れ た 電荷 が除去 さ れ、 ひ い て は 界 面 が 向 上 す る 。 と こ ろ で 、 こ の 熱処 理 の 温度 で あ る が 、 こ れ は 半 導 体層 を 形成 す る シ リ コ ン が 再結 晶化 す る 8 0 0 〜 9 0 0 °C に 近レ、 の 力 s 望 ま し い 。
し か し な が ら 、 表 示 装 置 に 経 済性 の 面 か ら ガ ラ ス 基板 を 採用 し て い る た め 、 こ の 面 か ら 制限 を 受 け る 。 す な わ ち 、 熱収縮等 か ら 定 ま る ガ ラ ス の 耐熱性 よ り 、 最 高 で も 6 0 0 °C 程度 ま で し か 昇 温 し え な い
更 に 都 合の 悪 い こ と に 、 ゲ ー ト 電極 を 上記第 1 の 問 題点の 解決 の た め に 低抵抗化 す る 手段 と し て A 1 や A 1 合金系 の 低抵抗金属 を 用 い る と 、 こ の 6 0 0 °C と い う 、 い わ ば 不本意 な 温度 で も ヒ ロ ッ ク や 断線、 シ ョ ー ト 等 が 生 じ か ね な い 。 と い っ て 、 W、 M o 、 T a 等 の 高融点金属 を 用 い る と 、 こ れ ら の 高 融点金属 は 抵抗が高 い た め 、 上 述の 不都合が増大 す る 。
第 3 に 、 リ ー ク 電流が問題 と な る 。
す な わ ち 、 薄膜 ト ラ ン ジ ス タ に お い て は 、 オ フ 領域 に お け る リ 一 ク 電流が大 き く な る と 画 素 の 保 持特性 が 劣 化 す る 。 こ の た め 、 高精 細で優 れた 画素 を 得 る た め に は 、 オ フ の リ ー ク 電流 を 低減 さ せ る こ と が き わ め て 重 要 で あ る 。 さ て 、 従来 の 薄膜 ト ラ ン ジ ス タ に お い て は、 ド レ イ ン 領域近傍 に お け る 電界 強度 に よ っ て オ フ の リ ー ク 電流 が生 じ る 。 こ の た め 、 ゲ ー ト 電 圧 を オ フ 側 に 大 き く し て い く と 電界 強度 が 大 き く な り 、 ひ い て は オ フ リ ー ク 電流 も 大 き く な る 。 そ の 対 策 と し て 、 従来 よ り L D D ( L i g h t l y D o e d D r a i n ) 構造 や オ フ セ ッ ト 構造が採用 さ れて い る 。 し カゝ し な 力 ら 、 寸 法の面か ら 丁度適当 な L D D 領域 を形成す る の が困難で あ る 。
第 4 に 、 1 枚の基板上 に 画素部 と そ の駆動回路部等役割 が相違す る 部分 を 形成 す る が、 こ れ ら 各部 に 要求 さ れ る T F T の 特性が相違 す る 。 さ て こ の場合、 素子の形状、 チ ャ ネ ル領域や ド レ イ ン 領域や ソ ー ス 領域の 寸法等は フ ォ ト リ ソ グ ラ フ ィ で の マ ス ク の 設計 に て 対 応ず る 等成 し え る も のの微細な L D D 部は困難であ る 。
第 5 に 、 1 枚の基板上 に 画素、 画素用 T F T 、 駆動 回路用 T F T そ の他反射板等役割 が相違す る 部分 を 形成す る と 、 ど う し て も 工程 が増加す る が、 こ れ ら の形成 を極力 共通化 し な い と コ ス ト ア ッ プ と な り かねな い。
こ の た め、 電気抵抗が小 さ く し か も 耐熱性の優れ た ゲー ト 電極の 材料を使用 し 、 そ の結果 T F T特性が優れ リ ー ク 電流 も 少 な い、 更 に L D D構造 を 有 す る の に も かかわ ら ず、 製造容易で コ ス ト 高 と な ら ない半導体素子の実用化が望 ま れて い た。
ま た 、 L D D構造 を 微細かつ 高精度で形成 し 、 し か も 寄生容量が 少な い 薄膜 ト ラ ン ジ ス タ や そ の極めて 簡単、 容易 な 製造の 開発が望 ま れて い た。
ま た 、 ト ッ プゲー ト 型、 ポ ト ム ゲー ト 型 を 問 わ ず 、 かか る 要望 を 充たす L D D型 T F T の開発が望ま れて い た。
ま た、 1 枚 の基板上の各部 に 、 当 該部 に 要求 さ れ る 特性 を 有 す る L D D型 T F T が形成 さ れた 基板の 開発、 そ の 結果液晶表示装置な ら ば画素の応答性が迅速で フ リ ッ カ 等 がな い 大画面 の 液晶表示装置 の開発が望ま れて いた。
ま た、 L D D 型 で な く て も 、 p — S i の T F T に お い て は、 不純 物打ち 込み時 に稀釈の た め使用 さ れ る 水素 が、 ゲ一 ト 電極下部の チ ャ ネ ル 領域 に 侵入 し 、 シ リ コ ン 結 晶 を 傷め、 こ れ力； p — S i の T F T の特性 を 大 き く 損 な う た め、 そ の解决 も 望 ま れて い た 。
ま た 、 1 枚 の 基板上 の 各部 に 異 な る 特性 を 有 す る L D D 型 T F T を 形成 し 、 こ の 際 T F T や基板上 の 画素や反射板等 の 他の 要素の形 成工程 を 極 力 削減 し う る 技術の 開 発、 あ る い は そ の 要求 に そ え る L D D 型 T F T の 開発が望 ま れて い た 。 発 明 の 開 示
本発 明 は 、 以上の課題を 解決 す る こ と を 目 的 と し て な さ れた も の で あ り 、 こ の た め特 に 電気抵抗、 不純物の打 ち 込み等種 々 の面か ら ゲ一 ト 電極の 材料や構造に工 夫 を 凝 ら し た も の と し て い る 。そ の他、 ソ ー ス 電極や ド レ 一 ン 電極の製作 や構造 に も 工夫 を 凝 ら し て い る 。 ま た 、 ノ、' ネ ル の製作 に も 工夫 を凝 ら して い る 。
具体的 に は以下の着想を な して レヽ る 。
{第 1 の発明群 }
本発 明群は 、 ゲ一 ト 電極の 改良及び L D D 領域形成の た め に ソ 一 ス 電極側、 ド レ イ ン 電極側 の端部 に 不純物注入時 に 中 央部 に 比較 し て マ ス ク 能力 の弱い し か も チ ャ ネ ル 方向長 さ が短い 、 微小な部分 を 形成す る の に シ リ サイ ド を利用 す る も ので あ る 。
本発明群の 1 の発明 にお いて は、基板上 に 形成 さ れ た ソ ース領域、 ド レ イ ン 領域、 ゲー ト 領域を 有 す る 半導体層 と 、 ゲー ト 絶縁膜 と 、 ゲ一 ト 絶緣膜上 に形成さ れた ソ ー ス 電極 と ド レ イ ン 電極 と ゲ一 ト 電 極 と を 有 す る { そ の他、 ト ラ ン ジ ス タ （ 素子 ） と し て の機能の発揮 に 必要 な層 間絶縁膜等の他部 も 勿 論有 す る } 半導体素子 にお いて 、 ゲー ト 電極は シ リ サイ ド 薄膜 と 金属 薄膜か ら な る 上下 の 2 層 か ら な り 、 更 に上方 の層は下方の層 を 注入 さ れ る 不純物ィ オ ン の飛来方向 か ら 見て 完全 に 被 覆 す る よ う に 形 成 さ れ て な り 、 半 導 体層 は 、 こ の 多層 構造 の ゲ ー ト 電極 を 注 入 マ ス ク に し て 不 純物 イ オ ン を 注 入 す る こ と に よ っ て 形成 さ れ た L D D 領域 を 有 し て い る 。
上記構成 に よ り 、 以下 の 作 用 が な さ れ る 。
半導体素 子 の ゲ ー ト 電極 は 、 1 層 が シ リ サ イ ド 薄膜 で あ り （ 未反 応等何 等 か の 理 由 で 原 料 シ リ コ ン 等 他 の 物質 を も 多 少 含 ん で い る 場 合 も あ り 得 る ） 他層 は 金属 薄膜 で あ る 上 下 の 2 層 か ら な り 、 更 に 上 方 の層 は 下 方 （ ゲ ー ト 絶縁膜側 ） の 層 を 不純物 の 飛来 す る 方 向 （ 原 則 と し て 基板 上 面 ） か ら 見 た 場合 に は 完全 に 被 覆 す る よ う に 、 そ し て 多 く の 場合 ド レ イ ン 電極 側 若 し く は ソ ー ス 電極側 の 少 な く も 一 方 へ L D D 構造形成 に 適切 な l 〜 4 / m 程度 （ 素子 の 大 き さ 等 条件 に よ り ケ ー ス ノヽ' ィ ケ ー ス で 定 ま る ） 食み 出 し て 形成 さ れて い る 。
半導体層 は 、 こ の 上層 が 食 み 出 し た り 、 全体の 断 面 が末拡 が り の 台形等 の 構造 の ゲ ー ト 電極 を 注 入 マ ス ク に し て 上 方 よ り 不純物 ィ ォ ン を 注入 す る こ と に よ っ て 、 自 然 と ド レ イ ン 電極側 若 し く は ソ ー ス 電極側 の 少 な く も 一 方 に 注 入 不 純物 量が チ ャ ネ ル領域 よ り 少 な い L D D 領域 を 有 す る 。
ま た こ の た め 、 ソ ー ス 領域、 ド レ イ ン 領域及 び狭 い L D D 領域が、 シ リ サ イ ド 薄膜及 び 金属 薄膜 の 半 導体層 に 占 め る 位 置 と 不純物 ィ ォ ン の注入方 向 か ら 定 ま る 領域 に 自 然 に 形成 さ れて い る 。
な お ま た 念 の た め 記 す な ら ば 、 そ の 後 の 熱処理 の た め 不純物 が拡 散 し、 境界 が 多 少 不 明 瞭 と な っ て い る 場合 も あ る 。 ま た 、 不純物 ィ オ ン の 注 入 方 向 も 多 少 斜め 上 の 場 合 も あ る 。 し か し 、 そ れ ら も こ の 発明 に 含 ま れ る 。
そ し て 、 こ の 上 部側 の 第 2 層 の 食 み 出 し た 部 分 の イ オ ン 飛来 方 向 下 流側 に L D D 領 域 が 形 成 さ れ る こ と と な る 。 な お こ の 場合、 一 方 向側へのみ食み 出 し て い る な ら ば、 浮遊容量が小 さ く な る 。
他の 発 明 に お い て は、 シ リ サ イ ド 薄膜 と 金属 薄膜か ら な る 上下 の 2 層 に換 え て 、 同一厚 さ か否 かは別 と し て 、 シ リ コ ン 薄膜 と 金属 薄 膜 と が化学反応 す る 等 して 、 と も カゝ く シ リ サ イ ド 薄膜 と シ リ サ イ ド 薄膜か ら な る （ 含む、 多少の未反応層部の存在 ） 上下 の 2 層 を 有 し て い る 。
上記構成 に よ り 、 L D D 領域形成 に つ い て 先の 発 明 と 同様な作用 がな さ れ る 。 （ な お念 の た め記載す る な ら ば、 レ 一ザ一 ァ ニールで形 成 さ れ た 多結晶 シ リ コ ン は、 粒子寸法の ず っ と 大 き い 、 い わ ば完全 な 結晶 シ リ コ ン と 異な り 、 ガ ラ ス 基板が耐え る 程度 の 温度で も 短時 間で シ リ サ イ ド を形成す る 。）
他の 発明 に お いて は、 ゲー ト 電極は、 少 く も シ リ サ イ ド 薄膜 と 金 属薄膜 と 反応 し易い ァモ ル フ ァ ス 状等の シ リ コ ン 薄膜 を 有 す る 多層 か ら な り 、 更 に 不純物注入時の マ ス ク と し て は 中 央部 が最 も 厚 く 、 両端部が最 も 薄 く 、 そ の 中 間部は 中 間 の厚 さ 若 し く は 更 に 両側 よ り 中央側へ向 か っ て 除々 に厚 く な る 多段 L D D 形成マ ス ク 兼用 ゲ一 ト 電極で あ る 。
上記構成に よ り 、 多段 L D D 領域を 有す る こ と な る 。
他の発明 に お いて は、 ゲー ト 電極は、 モ リ ブデ ン 、 タ ン グス テ ン 、 タ ン タ ル、 ニ オ ブ、 T Z M、 T Z C 等 の高融点金属 （含む、 合金） 薄膜か ら な る 層 と 、 シ リ サ イ ド 薄膜か ら な る 層 と 、 高融点金属薄膜 層 と シ リ サ イ ド 薄膜層 に 囲 ま れ た ア ル ミ ニ ウ ム 薄膜か ら な る 層 と を 有 し て い る 含 中 間ア ル ミ 層 ゲ ー ト 電極で あ り 、 半導体層 は、 含 中 間 ア ル ミ 層ゲー 卜 電極 を 注入マ ス ク に し て 上 方 よ り 不純物イ オ ン を 注 入す る こ と に よ っ て 形成 さ れ た 単段若 し く は 多段の L D D 領域を 有 す る L D D 半導体素子で あ る 。 上記構成 に よ り 、 以下 の 作 用 が な さ れ る 。
ゲ ー ト 電極 は 、 含 中 間 ア ル ミ 層 ゲ ー ト 電極 で あ り 、 こ の た め 、 基 板 の 熱処理温度 で は ア ル ミ 二 ゥ ム と 事実上反応 し 難 く 、 変形等 し な い 高融点金属 薄膜か ら な る 層 と 、 同 様 の 性 質 を 有 す る シ リ サ イ ド 薄 膜 か ら な る 層 と 、高 融点金属 薄膜層 と シ リ サ イ ド 薄膜層 に 囲 ま れ た 、 そ し て 基板 の 熱処理時 に は 両層 か ら 保護 さ れ る 電 気抵抗の低 い ア ル ミ ニ ゥ ム 薄膜 か ら な る 層 と を 有 し て い る こ と と な り 、 電気抵抗 が低 く 耐熱性 も 良好 と な る 。
他 の 発 明 に お い て は 、 シ リ サ イ ド 層 は 、 チ タ ン シ リ サ イ ド 、 ル ト シ リ サ ィ ド 、 ニ ッ ケ ル シ リ サ イ ド 、 ジ ル コ ニ ウ ム シ リ サ イ ド 、 モ リ ブデ ン シ リ サ イ ド 、 ラ ジ ウ ム シ リ サ イ ド 、 白 金 シ リ サ イ ド の 群 よ り 選択 さ れた 特定材料 シ リ サ イ ド 層 で あ る 。
上記構成 に よ り 、 シ リ サ イ ド 層 は 、 電気抵抗の 低 い チ タ ン シ リ サ T i S i 2 、 T i S i 、 T i 5 S i 3 ' ル ト シ リ サ ( C o S i 2 、 C o 2 S i 、 C o S i 、 C o S i 3 )、 ニ ッ ケ ル シ リ サ イ ド （ N I 2 S i 、 N i S i 、 N i S i 2 )、 ジ ル コ ニ ウ ム シ リ サ イ ド （ Z r S i 2 、 Z r S i 、 Z r 2 S i ) モ リ ブデ ン シ リ サ イ ド ( M o S i 2 、 M o 3 S i 、 M o 5 S i 3 ラ ジ ウ ム シ リ サ イ ド ( P d 2 S i 、 P d S i )、 白 金 シ リ サ イ ド （ P t 2 S i 、 P t S i ) の群 よ り 選択 さ れ る 。
な お、 各金属 シ リ サ イ ド の 分子式 は 、 例 示列挙で あ る 。
他の 発 明 に お い て は 、 少 く も 1 の 金属 薄膜 は 、 構成す る 金属 元素 が シ リ サ イ ド を 構成 す る 金属 元 素 と 同 一 の 同 一材料金属 薄膜で あ る 上記構成 に よ り 、 第 1 層 の シ リ サ イ ド が パ ラ ジ ウ ム シ リ サ イ ド な ら ばパ ラ ジ ウ ム 薄膜 で あ る 等 第 1 層 と 同 一 の 金属 元 素 が材料 と し て 使用 さ れ る こ と と な り 、 シ リ サ イ ド 層 形成 や 材料 の 手配が便利 と な る 。 - 他の発明 に お いて は、 以上の L D D 型 T F T の製造方法で あ る 。 {第 2 の発明群 }
本発明群は 、 L D D 型 T F T 製造の た め に 、 不純物注入時の マ ス ク を 兼ね る た め そ の 厚 さ が複数段 に 変化 す る ゲ ー ト 電極 を 形成す る の に、 ゲー ト 絶縁膜上 に既 に 形成 さ れ た ゲー ト 電極構成材層 を 基に して の メ ツ キ 、 酸化、 陽極酸化等 の 処理、 そ の他 フ オ ッ ト ソ ン グ ラ フ ィ と エ ッ チ ン グ等 を使用 す る も ので あ る 。
本発 明群の 1 の 発 明 に お い て は、 第 1 の 発 明群の 第 1 の発明 と 同 様 に、 ザ 一 ト 電極 を 不純物注入時の マ ス ク に 兼用 し て L D D 構造 と す る た め、 下部電極 を 利用 し て そ の 上部 に 上部電極 を 形成 し た り す る が 、 こ の際、 ソ ー ス 電極側若 し く は ド レ イ ン 電極側 の 少 く も 一方 側は、 上部電極か下部電極の 一 方 が他方 よ り 多 少食み 出 し、 かつ 当 該食み出 し部の マ ス ク 能力 は、 完全で な い よ う に して レ、 る 。
上記構成に よ り 、 以下の作用 がな さ れ る 。
半導体層 は、 ゲー ト 電極の 中 央部の 直下 に チ ャ ネ ル領域が、 そ の 少な く も 一方 の側 の 食み 出 し 部 直下 に は L D D 領域が、 更 に そ れ ら 以外の領域に は、 各々 ソ ー ス 領域 と ド レ イ ン領域が形成さ れ る 。 他の発 明 に お い て は、 上部 ゲ 一 ト 電極は既に形成 さ れた原則 と し て 密度 の 大な 材料か ら な る 下 部 ゲー ト 電極 に原則 と し て 密度 の 小 な 材料か ら な る 金属 薄 い膜 を め つ き し て 形成 さ れ る 。 （勿論、下部ゲ一 ト 電極膜厚 さ 或い は 遮蔽、 マ ス ク 能力 と め っ き 厚 さ そ の他材料の 以 下 に よ つ て は、 密度が常 に そ う と は限 ら な い。）
上記構成に よ り 、 以下の作用 がな さ れ る 。
め っ き で あ る た め 、 非 常 に 薄 く 、 厚 さ の精度 も 良 く 、 更 に下部ゲ 一ト 電極に対 し て位置 も 正確 に 上部ゲー ト 電極が形成 さ れ る 。 他の 発 明 に お い て は、 め っ き は電界め つ き 若 し く は 無電界め つ き で あ る 。
こ れ に よ り 、 材料選択等の幅 が拡が り 、 廃棄物処理等 に 都合が よ い
なお、 め っ き で 上部ゲー ト 電極 を 形成す る 場合 に は 、 事前 に何 ら かの処理 を施 さ な い限 り 、 下部電極側部への食み 出 し 部は ソ 一ス 電 極側 と ド レ イ ン電極側 の 両方 に形成 さ れ、 ま た 下部電極の上面 に も め っ き がな さ れ る のは勿論で あ る 。
他の発明 に お い て は、 上部ゲー ト 電極材料 を 陽極酸化 さ せて L D D 形成用 マ ス ク が形成 さ れ る 。
他の発明 に お いて は、 M o 、 F e 等の下部ゲー ト 電極 を 所定の物 体、 例 え ば酸素等の気体 と 反応 さ せ、 酸化物 を そ の 上面、 側面 に形 成す る 等の化学反応 を利用 して 上部の L D D 形成用 マ ス ク が形成 さ れる 。
上記構成に よ り 、 以下の作用がな さ れる 。
こ の場合 も 、 反応開始時の温度、 流体圧等 を 制御 し て 、 位置決め、 厚 さ 等 も 正確な上部ゲー ト 電極が形成 さ れる 。
なお こ の場合、 下部ゲ一 ト 電極材料 と 反応物体の 組合せ如何 に よ つ て は、 電気抵抗が高い た め、 事実上上部 ゲー ト 電極 と し て は作用 せず、単 に マ ス ク の機能 を 有 す る だ け の こ と も あ る 。こ の と き に は、 不純物注入後、 反応結果物 と して の上部ゲ一 ト 電極は エ ッ チ ン グ等 にて除去さ れた り 、 絶縁膜の役を担 っ た り す る のが原則で あ る 。 他の発明 に おい て は、 先 ず し つ か り し た マ ス ク 機能 の あ る 下部ゲ — ト 電極を形成 し、 最初軽 く 不純物 を 打 ち 込み、 こ の後、 下部ゲ一 ト 電極上部に そ の ソ ー ス 電極側、 ド レ イ ン 電極側 の 少 く も 一方 に食 み出 し たそ し て し っ か り し た マ ス ク 機能の あ る 上部 ゲ一 ト 電極 を め つ き等で形成 し 、 更 に こ の下 で 不純物 を 本格的 に打 ち 込む。
上記構成に よ り 、 以下の作用 がな さ れ る 。
こ れ に よ り 、 2 度 の 不純物打 ち 込み が必要 で は あ る が、 食み 出 し た 上部 ゲ ー ト 電極の 下部 に L D D 領域 を 有 す る T F T が製造 さ れ る < 他の 発明 に お い て は、 上部 ゲ 一 ト 電極の 下部 ゲ ー ト 電極側端部の 食み出 し は、 少 く も フ ォ ッ ト ソ ン グ ラ フ ィ と エ ッ チ ン グ を 使用 す る こ と に よ り 形成さ れ る 。
上記構成に よ り 、 以下の作用 がな さ れ る 。
下部ゲ一 ト 電極 と 上部ゲ一 ト 電極の位置 の ずれ が少 な い L D D 構 造形成の た めのマ ス ク を兼ね た ゲー ト 電極が形成 さ れ る 。
なお、 ケー ス に よ り こ れ ら に 併せ て 陽極酸化等他 の 手段 も 採用 さ れ る 。 更 に、 レ ジス ト がマ ス ク の一部 を構成す る こ と も 有 り え る 。 他の発明 に お いて は、 上下 2 段かつ 上部が下部 に 対 し て 食み 出 し た構造の マ ス ク 兼ゲ一 ト 電極 の 食み 出 し 部 を 不純物注入後除去す る こ と と して い る 。
上記構成に よ り 、 以下の作用 がな さ れる 。
一枚の基板上 に、 相互 に 別 の 特性 を 有 す る L D D — T F T を形成 可能 と な る 。 特に 、 同 一基板上で 素子の担 う 役割、 要求さ れ る 性能 に対応 し て の 一部領域 に の み、 こ の L D D 型 T F T を 形成す る こ と に よ り 、 各種用途に 最適な 基板 と な る 。 以上の他、 第 1 の発明群、 第 2 の発明群共、そ の幾つ かの 発明は上下 の ゲー ト 電極材料 と して、 密度が 8 以上、 好 ま し く は 1 0 以上、 更 に 好 ま し く は 1 3 以上、 具 体的 に は T a 、 W等 の 密度 が大若 し く は特 に T i や そ れを 主成分 と す る 合金等 の水素 の 吸着力 の 大 な 金属等 （ そ の他、 シ リ サイ ド ） あ る いは こ れ ら の 合金や混合物 （ 例 え ば、 W と T i ) か ら な る た め不 純物打 ち 込み時水素 が透過 し に く い こ と と な る 材料 と 電気抵抗の低 い材料 と を 使 用 して い る 。
{第 3 の 発 明群 }
本発明群は 、 先 の第 1 の 発明群及び第 2 の 発明群 に 加 え て 更 に 不 純物打 ち 込み時 に は 、 そ れ に 先 立 っ て マ ス ク 兼ゲー 卜 電極直下部以 外の領域の ゲ ー ト 絶縁膜 を 一 旦除去 し て お き 、 当 該 の領域の ゲー ト 絶縁膜を 不純物注入後 に再度形成す る も のであ る 。
上記構成に よ り 、 以下の作用 がな さ れ る 。
ゲー ト 絶縁膜が存在 し な い た め、 不純物打 ち 込み時の加速電圧が その分少な く て 済み、 ひ い て は チ ャ ネ ル領域、 ソ ー ス 領域、 ド レ イ ン領域、 L D D 領域 を 問わ ず、 不純物の稀釈 に 使用 さ れ る 水素 が高 速で打ち 込 ま る こ と に よ る 多結晶半導体の損傷が そ の 分少 な く な る < なお、 ゲー ト 絶縁膜除去 に伴 う 多 結晶半導体の 損傷 の極限、 回復 のための熱処理等が必要に応 じて な さ れる のは勿論で あ る 。
{第 4 の発明群 }
本発明群は、 特 に先の第 3 の 発明群 に加 え て 更 に 、 不純物打 ち 込 み時に 不純物稀釈用 の水素 が多 結晶半導体内 に侵入 す る の を極力 防 止す る た め、 一旦ゲ一 ト 絶縁膜 を 除去 し た 多結晶半導体上表面 に水 素吸収能力の優れた T i や Z i の膜を形成 して お く も のであ る 。
上記構成に よ り 、 以下の作用がな さ れる 。
T i 等、 更 に は T i 等 に 吸収 さ れ た水素が不純物 に併せて 打 ち 込 ま れて く る 水素 を 物理的、 化学 的 に 吸着 し、 減速 し、 水素が高速で 多結晶半導体内へ侵入 す る の を 防止 す る 。 な お、 こ れ ら の金属は 、 特に T i は、 密度 が 小 さ い た め 不純物 の打 ち 込み に 対 し て は、 そ う 障害に な ら な い の は勿論であ る 。
こ の ため、 L D D — T F T の性能が一層向上す る 。
他の発明 に お い て は、不純物注入時の水素ス ト ッ ノ 一の T i 等 を、 ソ ー ス 電極 と ド レ イ ン 電極形成部 に は残 し て お き 、 後 の 熱処理で 多 結晶 シ リ コ ン と 反応 さ せて シ リ サ イ ド 膜 を形成す る 。
上記構成 に よ り 、 以下の作用 がな さ れ る 。
ソ ー ス 電極、 ド レ イ ン 電極 と 多結晶 シ リ コ ン と の 電気的接触が シ リ サ イ ド 層 を 介 し て 大 き く 改善 さ れ る 。
更 に 、 ソ ー ス 電極、 ド レ イ ン 電極形成の た め に コ ン タ ク ト ホール を 穿 け る 際、 シ リ サ イ ド 膜若 し く は そ の上面 に 残 っ た 未反応の T i 等の層 がエ ッ チ ン グス ト ッ ノ 一の役 を 担 う 。
{第 5 の 発明群 }
本発 明群は 、 以上 の第 1 か ら 第 4 の 発 明群が ト ッ プゲ一 ト 型で あ る の に 対 し て 、 ポ ト ム ゲー ト 型で あ る の が相違 し、 他は大凡同 じ で あ る 。
但 し、ゲー ト 電極に 正確に対応 し た位置 に マ ス ク を 形成す る た め、 基板側 か ら 光 や X 線 を 照射 して 樹脂を 露光 す る 等特有の構成 も あ る {第 6 の発明群 }
本発 明群は 、 以上の第 1 か ら 第 4 の 発明群が L D D 型で あ る の に 対 し て 、 非 L D D 型で あ る の が相違す る 。 本発明の 目 的は、 チ ヤ ネ ル領域下部へ の水素 の侵入防止 を 図 り つ つ抵抗の低い ゲ一 ト 電極を 得 る こ と に あ る 。
こ の た め、 1 の発 明で は、 ゲー ト 電極 を 2 層 と し 、 一層は電気抵 抗の 小 さ い材料で形成 し、 多層は高密度金属や水素吸着性金属等 と して い る 。
ま た 、 他の 発 明で は、 不純物打ち 込み時 に ゲー ト 絶縁膜を 一旦除 去する 。
ま た 、 他の 発 明で は、 水素侵入防止の た め、 ゲー ト 絶縁膜を 一旦 除去 し た後 T i 膜を 形成す る 。 なお、 こ の膜は、 不純物打 ち 込み後 原則 と し て 除去 さ れ る 。
{第 7 の 発明群 }
本発明群は 、 以上の 発明群が特 に L D D 型の T F T を 対象 と し て レヽ る の に 対 し て 、 そ れ ら を 使用 し た 基板に 関す る も の で あ る 。
1 の 発明 に お い て は、 一枚 の 基板上各部 に 当 該部の 役割 に応 じ た 特性の L D D型 T F Tが形成 さ れて い る 。
他の 発明 に お い て は、 一枚の 基板上各部 に 当 該部の役割 に応 じ た 様々 の部品、 膜、 層が形成 さ れ る が、 そ れ ら の形成 と 上記各発明群 の L D D型 T F Tの形成が可能な限 り 共通化さ れて い る 。 図 面 の 簡 単 な 説 明 図 1 は 、 従来技術の L D D 構造 の 薄膜 ト ラ ン ジ ス タ の 断面 を 示 す図であ る 。
図 2 は、 従来技術の G L D 型 の L D D構造の 薄膜 ト ラ ン ジ ス タ の断面 を示す図で あ る 。
図 3 は、 本発明の第 1 一 1 の 実施の形態の半導体素子の 断面図 で あ る 。
図 4 は、 上記実施の形態の 半導体素子の形成工程 に伴 う 断面の 変化を示す図の前半で あ る 。
図 5 は、 上記図 4 の後 に続 く 形成工程 に 伴 う 断面の 変化 を 示す 図であ る 。
図 6 は 、 本発明 の 第 1 一 2 の実施の形態の半導体素子の形成ェ 程に伴 う 断面の変化 を 示す図 で あ る 。
図 7 は、 本発明 の 第 1 一 3 の 実施の形態の半導体素子の断面図 であ る 。
図 8 、 本発明の第 1 — 4 の実施の形態の 半導体素子の断面 と そ の原理 を 示 す図で あ る 。
図 9 は 、 本発明 の 第 1 ― 5 の 実施の形態の 半導体素子の 断面 図 で あ る 。
図 1 0 は 、 本発明 の 第 1 一 6 の実施の形態の 半導体素子 の原理 と 断面 を 示 す 図で あ る 。
図 1 1 は 、 本発 明 の 第 2 — 1 の実施の形態の 薄膜 ト ラ ン ジ ス タ の断面図で あ る 。
図 1 2 は 、 上記実施の 形態 の 薄膜 ト ラ ン ジ ス タ の製造工程の前 半を示す図 で あ る 。
図 1 3 は 、 上記実施の 形態 の 薄膜 ト ラ ン ジ ス タ の 製造工程の後 半 を 示す図で あ る 。
図 1 4 は 、 本発 明 の第 2 — 2 の実施の形態の 薄膜 ト ラ ン ジ ス タ の製造工程の 要部 を 示す図 で あ る 。
図 1 5 は、 本 発 明 の 第 2 — 3 の実施の形態の 薄膜 ト ラ ン ジ ス タ の製造工程の 要部 を 示す図で あ る 。
図 1 6 は 、 本発 明 の 薄膜 ト ラ ン ジ ス タ を 使用 し た液晶パ ネ ル の 画素 T F T の 平面 と 断面 を 示 し た 図で あ る 。
図 1 7 は 、 本発明 の 薄膜 ト ラ ン ジ ス タ を使用 し た液晶パ ネ ル の 他の画素 T F T を 示 し た 平 面 と 断面の図で あ る 。
図 1 8 は 、 本発明 の 第 2 — 5 の実施の形態の T F T の断面 を模 式的 に 示 し た 図であ る 。
図 1 9 は 、 上記実施の 形態 の T F T 製造方 法 を模式的 に示 し た 図であ る 。
図 2 0 は 、 上記実施の 形態の T F T の電圧 /電流特性を 示す図 で あ る 。
図 2 1 は 、 上記実施の 形態の T F T ア レ イ を 使用 し た画素電極 を模式的 に 示 し た 図で あ る 。
図 2 2 は 、 上記実施の形態の T F T ア レ イ を 使用 し た 画素電極 の製造方法の 要部 を模式的に示 し た 図で あ る 。
図 2 3 は 、 本発明 の第 2 — 7 の 実施の 形態の T F T の製造 方 法 を模式的 に 示 し た図で あ る 。
図 2 4 は 、 本発明 の第 2 — 8 の実施の形態の T F T の製造方 法 を 示 し た 図で あ る 。
図 2 5 は 、 上記実施の形態の T F T 電圧 /電流特性 を 示す図 で あ る 。
図 2 6 は 、 本発明 の第 2 — 9 の実施の形態の T F T ア レ イ を模 式的に示 し た 図であ る 。
図 2 7 は 、 上記実施の形態の T F T ア レ イ の製造 方法 を模式的 に示 した図で あ る 。
図 2 8 は、 本発明 の第 2 — 1 0 の実施の形態の T F T ア レ イ の 製造方法 を模式的に示 し た図であ る 。
図 2 9 は、 本発明の第 2 — 1 1 の実施の形態の T F T ア レ イ の 製造方法 を模式的 に示 し た図で あ る 。
図 3 0 は 、 本発 明 の第 3 — 1 の実施の形態の T F T ア レ イ の製 造方法を模式的 に示 し た図であ る 。
図 3 1 は 、 本発明 の第 3 — 2 の実施の形態の T F T ア レ イ の製 造方法 を模式的 に示 し た図で あ る 。
図 3 2 は 、 本発 明 の第 4 — 1 の実施の形態の T F T ア レ イ の製 造方法 を模式的 に 示 し た図であ る 。
図 3 3 は 、 本発 明 の第 5 — 1 の 実施の形態の T F T ア レ イ の製 造方法 を模式的 に 示 し た図で あ る 。
図 3 4 は 、 本発明 の第 5 — 2 の 実施の 形態の T F T ア レ イ の製 造方法 を 模式的 に 示 し た 図で あ る 。
図 3 5 は 、 本発明 の第 7 — 1 の 実施の 形態の T F T ア レ イ の製 造方法 を 模式的 に 示 し た 図で あ る 。
図 3 6 は 、 本発 明 の 第 7 — 2 の 実施の 形態の T F T ア レ イ の製 造方法 を模式的 に 示 し た 図で あ る 。
(符号 の説明）
1 p — S i 半導体 （層 ）
1 0 0 a — S i 半導体 （層 ）
1 5 0 同上 ( ソ ー ス 領域）
1 5 1 、 1 5 2 同上 ( ソ ー ス 側 L D D 部）
1 5 6 同上 (多段 L D D 部）
1 5 6 2 同上 ( L D D 部）
1 6 0 同上 ( ド レ イ ン領域）
1 6 1 、 1 6 2 同上 ( ド レ イ ン側 L D D 部
1 7 0 同上 ( チ ャ ネ ル領域）
1 7 5 同上 ( ソ ー ス 電極側）
1 7 6 同上 ( ド レ イ ン 電極側 ）
2 ゲー 卜 絶縁膜
2 5 ゲー ト 絶縁膜 （ ソ ー ス 電極側 ）
2 6 ゲー ト 絶縁膜 （ ド レ イ ン電極側）
3 層間絶縁膜
4 ゲー ト 電極
4 1 サ ブゲー ト 電極、 上部ゲー ト 電極
4 1 3 下部 シ リ サ イ ド ゲー ト 電極
4 1 3 0 ア モ ル フ ァ ス シ リ コ ン ゲー ト 電極
4 1 4 上部金属 ゲー ト 電極 1 4 1 上部金属 ゲー ト 電極の食み 出 し 部 1 5 シ リ サ イ ド ゲー ト 電極
1 6 下部金属 ゲー ト 電極
1 7 中 部金属 ゲー ト 電極材料
4 2 下部ゲ一 ト 電極
4 2 1 第 1 の 下部ゲー ト 電極
4 2 2 第 2 の 下部ゲー ト 電極
4 3 上部ゲー ト 電極
4 3 1 第 1 の上部ゲー ト 電極
4 3 2 第 2 の 上部ゲー ト 電極
4 3 5 上部ゲー ト 電極 ソ ー ス側食み出 し部
4 3 6 サ ブゲ一 ト 電極 ド レ イ ン側食み出 し部
4 7 下部打ち 込みマ ス ク
4 8 上部打 ち 込みマ ス ク
4 9 感光性樹脂
5 ソ ー ス 電極
5 1 ソ ー ス 電極上部
5 2 ソ ー ス 電極下部 （ シ リ サイ ド ）
6 ド レ イ ン電極
6 1 ド レ イ ン電極上部
6 2 ド レ イ ン電極下部 （ シ リ サイ ド ） 9 コ ン タ ク ト ホ一ル
9 5 コ ン タ ク ト ホール （ ソ ー ス電極側）
9 6 コ ン タ ク ト ホール （ ド レ イ ン電極側） 0 ガ ラ ス 基板
1 画素電極 1 .2 ア ン ダ ー コ ー ト 膜
1 3 レ ジ ス ト 膜
1 4 配向膜
1 8 チ タ ン膜
1 9 露光用 マ ス ク 発 明 の 実 施 の 形 態
以下、 本発明 を そ の好 ま し い実施の形態に基づ いて 説明す る 。 {第 1 の発明群 }
(第 1 — 1 の実施の形態、 構造面 ） （ 注 ： 第 1 一 1 の 実施の形態 と は、 特 に 第 1 の発明群の第 1 の実施の形態 と い う 意味で あ る 。 ま た こ の た め、 他の 発明群の構成が入 っ て い る 場合 も あ る 。）
本実施の形態は、 シ リ サイ ド を利用 す る も ので あ る 。
図 3 は、 本第 1 の発明群の 第 1 の実施の形態 と し て の T F T の 断 面図で あ る 。 本図 に 示 す よ う に 、 こ の T F T は絶縁性基板 1 0 上 に半導体層 1 が形成 さ れ、 ゲ一 ト 絶縁膜 2 上 に ゲ 一 ト 電極 4 が形成 さ れ、 更 に こ の ゲ一 ト 電極 を 注入マ ス ク と して 半導体層 に不純物ィ オ ン を 注入す る こ と に よ り 、 図 で そ の下部の左右両側 の部分の半導 体層 に ソ ース 領域 1 5 0 と ド レ イ ン領域 1 6 0 が形成 さ れて い る 。 更 に ま た 、 層 間絶縁膜 3 が形成 さ れ、 ソ ース 領域 と ド レ イ ン領域の 上部の層間絶縁膜に形成 さ れた コ ン タ ク ト ホ ール 内 の接続部 を利用 して ソ ー ス 電極 5 と ド レ イ ン 電極 6 が形成 さ れて い る 。 こ の た め、 基本的な構成は、 図 1 に示す従来の も の と 同 じで あ る 。
た だ し 、 ゲー ト 電極は、 ゲー ト 絶縁膜上 に形成 さ れ た シ リ サイ ド 層 を含む下部 の シ リ コ ン層 4 1 3 と そ の層 を 上部 よ り 覆 う よ う に形 成 さ れた 金属層 4 1 4 よ り な る 多層 （略 2 層 ） 構造で あ り 、 更 に そ の ソ ー ス 電極 及 び ド レ イ ン 電極側 の 端部 4 1 4 1 の 構造 に 工 夫 を 凝 ら す と 共 に 、 図 で そ の 下 部 の チ ャ ネ ル 領域の 半 導体層 が L D D 構造 と な っ て い る の が相 違 す る 。 以 下 、 こ れ ら の 相 違 点 を 中 心 に 説明 す る 。
ま ず 、 ゲ ー ト 電極部 シ リ コ ン 層 の シ リ サ イ ド は 、 チ タ ン シ リ サ イ ド 、 コ ノ、 ' ル ト シ リ サ イ ド 、 ニ ッ ケ ル シ リ サ イ ド 、 ジ ル コ ニ ウ ム シ リ サ イ ド 、 ノ S ラ ジ ウ ム シ リ サ イ ド 、 白 金 シ リ サ イ ド 等 を 用 い て 形成 さ れ て い る 。 そ し て 、 こ れ ら の シ リ サ イ ド 層 を 用 い る こ と に よ っ て ゲ ― ト 電極 の 抵抗 を 低下 さ せ る こ と が 可能 と な っ て い る 。
例 え ば 、 チ タ ン シ リ サ イ ド を 用 い た 場合 に は 、 電極 の シ ー ト 抵抗 は 1 3 ju Ω / 口 、 コ ノ、 ' ル ト シ リ サ ィ ド で あ れば 2 0 Ω / 口、 ニ ッ ケ ル シ リ サ イ ド で 4 0 u Ω / □ 、 ジ ル コ ニ ウ ム シ リ サ イ ド で 3 5 ju Ω / 口 、 ノ ラ ジ ウ ム シ リ サ イ ド で 3 5 ju Ω / 口、 白 金 シ リ サ イ ド で 3 0 Ω / 口 と 従来 の 高融点金属 を 用 い る 場合 よ り 抵抗 を 小 さ く す る こ と が で き る 。
次 に 、 金属 層 4 1 4 が こ の シ リ コ ン 層 を 完全 に 覆 い 被 っ て 形成 さ れ、 更 に ゲ ー ト 絶縁膜 2 上 で は シ リ サ イ ド 層 よ り 金属層 4 1 4 の 方 が ソ ー ス 電極側 、 ド レ イ ン 電極側 へ 片側 で 数 / i m程度食み 出 し た 構 造 4 1 4 1 と な っ て レヽ る 。
な お 、 こ の 金属 層 は 電気抵抗 が 小 さ い と い う 面 か ら は ア ル ミ や そ の 合金 が好 ま し く 、 熱処理時 の 耐熱性か ら は タ ン グ ス テ ン 、 モ リ ブ デ ン 等 の 高 融点金属 が好 ま し い 。 た だ し 、 必ず し も こ れ ら の金属 に 限定 さ れ る わ け で は な く 、 マ ス ク を 兼ね た ゲ ー ト 電極 と し て の作用 を 適切 に な し 、 高 さ 等 、 他 の 要 求 を も 充 た す な ら ば 、 基本的 に は ど の よ う な 金属 で も よ い 。
そ し て そ の 厚 さ は 金属 の 種類 、 特 に 不純物 ィ オ ン 注 入時の 遮蔽効 果 に 影響 す る 密 度 と 原 子 量 、 に よ っ て 異 な る が 大 凡 数 1 0 0 ' 〜 数 千 ' 程度 で あ る 。 例 え ば T i ( チ タ ン ） を 用 い た 場合 に は 、 そ の 厚 さ は 加速電圧 、 注 入 イ オ ン 種 に よ っ て も 異 な る が 約 5 0 0 〜 1 0 0 0 · 程度 が適 当 で あ る 。
そ し て 、 こ の 様 な 構造 を と る ゲ ー ト 電極 を 注 入 マ ス ク （ 遮蔽 ） と し て そ の 上 方 よ り P 、 B 等 の 不 純物 イ オ ン の 注 入 を 行 う こ と が 可能 と な る 。
従 っ て 、 電極下 部 の 半 導体層 が 自 然 と L D D 構造 と な る よ う に な つ て い る の も 従来 の も の と 異 な る こ と に な る 。 以 下 、 こ れ に つ い て 少 し 詳 し く 説明 す る 。
こ の 場合の イ オ ン の 注入条件 で あ る が 、 加速電圧 は 5 0 〜 7 0 K e V が、 注入 量 は 1 . 0 E 1 5 ( 1 0 の 1 5 乗 ） 〜 8 . 0 E 1 5 / c m 2 が適 当 で あ る 。 こ の と き ゲ ー ト 絶縁膜 2 の 厚 み は 8 0 0 〜 1 2 0 0 · 程度 で あ る 。
こ の注入 の 結 果、 例 え ば n チ ャ ネ ル の ト ラ ン ジ ス タ の 場合 に は P イ オ ン が注 入 さ れ る 。 そ し て 、 不 純物 イ オ ン の 飛来 す る 方 向 （ 原 則 、 上方 ） に ゲ ー ト 電極 が な い 領 域 に は P イ オ ン が 充 分 に 注入 さ れ て n +層 が形成 さ れ、 ソ ー ス 領域 1 5 0 と ド レ イ ン 領 域 1 6 0 を 形成 す る 。
—方、 シ リ サ イ ド 層 と 金属 層 が 積層 さ れ て い る 部 分 は 、 こ れ ら の 層 が P イ オ ン の 遮蔽膜 と な っ て 全 く P イ オ ン は 注 入 さ れ る こ と が な い。 従 っ て 、 こ の領域が本来 の チ ャ ネ ル領域 1 7 0 と な る 。
ゲ一 ト 絶縁膜 2 上 に シ リ コ ン 層 を 食 み 出 し て 金属 層 の み が形成 さ れて い る 部 分 4 1 4 1 の イ オ ン 飛来 方 向 直下 部 の 領域 で は 、 金属層 の厚みで は 完 全 に は 注 入 イ オ ン を 遮 蔽 す る 事 は で き な い た め 、 不純 物 イ オ ン が 少 し 注 入 さ れ る 。 例 え ば 上 述 の T i 膜 を 金属 層 に 用 い 、 上述 の イ オ ン 注 入 条 件 で 注 入 を 行 う と 、 1 . 0 E 1 4 〜 5 . 0 E 1 4 / c m 2 程度 の イ オ ン が注入 さ れ る 。
以 上 の 結 果 、 こ の 部 分 は n - 層 1 5 1 、 1 5 2 を 形 成 す る こ と と な る 。 こ の 結 果 、 全 体 と し て 精 度 の 高 い L D D構 造 を 1 回 の 注入 で 容易 に 形成 す る こ と が 可能 と な る 。
な お 、 本実施の 形態 の 変 形例 と し て 、 上 部 の 金属 薄膜 に 換 え て 、 再度 シ リ サ イ ド 薄膜 を 、 下 方 の シ リ サ イ ド 薄膜 の チ ャ ネ ル 方 向 に 多 少食み 出 す様 に し て 形成 し て も 良 い の は 勿 論で あ る 。
( 第 1 一 1 の実施の 形態、 製造 方 法 面 ）
次 に 、 図 4 及 び図 5 を 参照 し つ つ 図 3 に 示 す構造 の L D D型 T F Tの製造 方 法 に つ い て 説明 す る 。
ま ず 、 図 4 を 用 い て 説明 す る 。 な お 、 図 4 と 図 5 は 、 本来一 の 図 面 （ 図 番 ） と す べ き も の で あ る が 、 用 紙へ の 記載 ス ペー ス の 都合で 2 葉 （ 図 面 ） と し た も の で あ る 。
( a ) 無 ア ル カ リ ガ ラ ス 基板 1 0 上 に 下 地 （ ア ン ダー コ ー ト ） 膜 1 2 と し て S i 02 膜 を 形成 す る 。
( b ) S i 02 膜 全 面 に ア モ ル フ ァ ス シ リ コ ン （ a — S i ) 1 0 0 を 形成 し 、 更 に こ の ア モ ル フ ァ ス シ リ コ ン を エ キ シ マ レ 一ザ一 の 照射 に よ る ァ ニ ー ル （ 溶融、 再結 晶化 ） に よ っ て 多 結 晶 （ ポ リ ） シ リ コ ン （ 単 一 や 大 き な 粒子 か ら な る シ リ コ ン ） ィ匕 す る 。 し か る 後、 基板上 の 画 素 部 や そ の 周辺 の 駆 動 回路 部 の 配 置 か ら 定 ま る ト ラ ン ジ ス タ （ 素 子 ） を 形成 す る 領 域の み に こ の ポ リ シ リ コ ン 膜 1 0 0 を 残 し 、 他 の 部 分 の も の は 除 去 す る 。 す な わ ち 、 い わ ゆ る 孤立化、 ノ 夕 — ン ニ ン グ を す る 。 な お 、 上述 の 理 由 に よ り 、 本 図 4 、 図 5 で は 、 こ の 孤 立 化 さ れ た ポ リ シ リ コ ン 膜 を 、 ひ い て は 1 個 の 半導体素子 に つ い て の 各部等 を 示 し て い る 。 ( c ) 全 面 に ゲ ー ト 絶縁膜 2 を 形成 す る 。 こ の 場合 の ゲ ー ト 絶縁 膜 の 厚 み は 膜 質 、 ト ラ ン ジ ス タ の 大 き さ に 依存 す る が 、 こ こ で は A P C V D 法 ま た は T E O S プ ラ ズ マ C V D 法 に よ っ て 形成 し た 8 0 0 〜 1 2 0 0 ' 程度 の S i 02 を 用 い た 。
( d ) ノ タ ー ニ ン グ し た 各 ゲ ー ト 絶縁膜上 全面 に ゲ ー 卜 電極形成 用 の シ リ サ イ ド 膜 を 形成 し 、 ゲ ー ト 電極 に 対応 し た 位 置 に の み こ の 形成 し た シ リ サ イ ド 膜 を 残 し 4 1 3 、 他 の 部 分 の シ リ サ イ ド 膜 は 除 去 す る 。 な お 、 本実施 の 形態 で は チ タ ン シ リ サ イ ド 膜 を 用 い た が、 他 の シ リ サ イ ド を 用 い て も 良 い の は 勿論で あ る 。 な お ま た 、 形成方 法 は ス ノ ッ タ 法 を 用 い た 。
( e ) 次 の 図 4 に 示 す 形状 の ゲ ー ト 電極 を 形成 す る た め、 パ タ ー ニ ン グ し た シ リ サ イ ド 膜 上 全 面 に 金属膜 4 1 4 を 形成 し 、 更 に ソ 一 ス 電極側 及 び ド レ イ ン 電極側 の 端部 が シ リ サ イ ド 膜 よ り 約 1 ~ 4 / m程度食み 出 す よ う に す る 。 す な わ ち 、 ノ タ ー ン ニ ン グ す る 。
そ の 結果 、 下 方 の シ リ サ イ ド 層 は 上 方 の 金属層 で 完全 に 覆 い被 さ る 構 造 と な る 。 こ の 場 合 の 、 金属膜 と し て は T i 膜 を 用 い た 。 そ し て 、 厚 さ は約 5 0 0 〜 1 0 0 0 ' 程度 と し た 。
次 に 、 図 5 に 移 る 。
( f ) こ の 状態で 、 n チ ャ ネ ル の 薄膜 ト ラ ン ジ ス タ を 形成す る た め 、 P イ オ ン を 基板上 面 よ り 注入 す る 。 注入条件 は 、 加速電圧 が 6 0 ~ 7 0 K e V、 注入 量 は 1 . 0 E 1 5 〜 5 . 0 E 1 5 / c m 2 で あ る 。 こ の と き 2 層 構造 の ゲ 一 卜 電極が形成 さ れて い な い領域の 多 結 晶 シ リ コ ン は 、 上 記 の 量 の p が 注入 さ れ て n + 層 が形成 さ れ、 ソ — ス 領域 1 5 0 及び ド レ イ ン 領域 1 6 0 が形成 さ れ る 。
一 方 、 ゲ 一 ト 電極下 で 金属層 の み が ゲ 一 ト 絶縁膜上 に 形成 さ れて い る 領 域、 す な わ ち 金属 層 の ド レ イ ン 電極側及 び ソ ー ス 電極側 の端 部 4 -1 4 1 で は 、 注 入 さ れ た P イ オ ン が 一 部 こ の 金属 層 の 端 部 で 遮 蔽 さ れ る が 、 残 り の 一 部 は 下 層 の ポ リ シ リ コ ン 層 に 注 入 さ れ る 。 こ れ に よ っ て 、 こ の 領 域 に は n - 層 1 5 2 、 1 6 2 が 形成 さ れ る 。 こ れ に よ っ て 、 一 回 の イ オ ン 注 入 で 自 然 に 精度 の 高 い L D D構造 が 容 易 に 形成 さ れ た こ と に な る 。
( ) 次 に 、 基板 全 面 に 層 間 絶縁膜 3 を 形成 す る 。 こ の 膜は 、 例 え ば A P C V D や T E 0 S プ ラ ズ マ C V D に よ る S i 02 膜 を 用 い . 厚 さ は約 6 0 0 0 ~ 9 0 0 0 ' 程度 と し た 。
( h ) 最 後 に 、 ソ ー ス 領 域 と ド レ イ ン 領域 に 相 当 す る 部分 に コ ン タ ク ト ホ ー ル を 形成 し 、 更 に 、 金属膜 を 形成 し て 金属 を 埋 め 込 み 、 不 必要 な 部 分 を 除 去 し て ソ ー ス 電極 5 と ド レ イ ン 電極 6 を 、 更 に は 必要 な 接続 配 線 （ 図 示 せ ず ） 等 を 形成 し た 。 こ れ に よ り 薄膜 ト ラ ン ジ ス 夕 が完成 し た 。
( 第 1 一 2 の 実施の 形態 ）
次 に 、 本 発 明 群 の 第 2 の 実施 の 形態 （ 製造 方 法 ） を 図 6 を 用 い て 説明 す る 。
本実施 の 形態 の 薄膜 ト ラ ン ジ ス タ は 、 ゲ ー ト 絶縁膜形成第 1 実施 例 と （ 図 4 の （ c )) ま で は 、 先 の 第 1 の 実施の形態 と 同様 で あ る 。 そ し て ゲ 一 卜 電極 の 形成 か ら 相 違 す る 。 こ の た め 、 こ の 部分 か ら 図 6 を 用 い て 説明 す る 。
( a ) ま ず 、 ゲ ー ト 電極形成 に 使用 す る た め 、 ア モ ル フ ァ ス シ リ コ ン の 層 を 基板 1 0 全 面 に 形成 し 、 更 に 不 必要 な 部 分 を 除去 す る こ と に よ り 、 本来 の ゲ 一 ト 電極 の 位 置 に 中 心 を 合 わ せ て の パ タ ー ン 化 さ れた ア モ ル フ ァ ス シ リ コ ン 層 4 1 3 0 形成 す る 。
( b ) ア モ ル フ ァ ス シ リ コ ン 層 の 形成 さ れ た 基板全面 に 金属膜 4
1 4 を 形成 し 、 そ の 後 ノ タ ー ン 化 さ れ た ア モ ル フ ァ ス シ リ コ ン 層 上 面及び こ の 層 の ソ ー ス 電極側、 ド レ イ ン 電極側 の端部 よ り 約 1 ~ 4 m程度食み 出 た 部分 4 1 4 1 ( そ の他、 厳密 に は ノ タ ー ン化 さ れ た ポ リ シ リ コ ン 上部外の 半導体素子の電気的接続 に 必要 な 部分） の み残す よ う に して 、 他の部分は除去 す る 。 す な わ ち 、 い わ ゆ る ノ 夕 — ン ニ ン グ を す る 。
そ の結果ア モ ル フ ァ ス シ リ コ ン層 4 1 3 0 上 に 完全 に 金属層 4 1 4 が積層 さ れ る 構造 と な る 。 なお こ の場合、 例 え ば ア モ ル フ ァ ス シ リ コ ン層 は プラ ズマ C V D 法 ま た ス ノ ッ タ 法で形成 し 、 厚みは約 5 0 0 - 2 0 0 0 · と す る 。 金属膜に は T i 膜を 用 い る 。 そ して 、 そ の厚 さ は約 2 0 0 0 〜 5 0 0 0 ' 程度 と す る 。
( c ) そ し て こ の状態で 、 アモ ル フ ァ ス シ リ コ ン層 と 金属膜で あ る T i を 反応 さ せて 中 間 に シ リ サイ ド 膜 4 1 5 を形成す る た め の熱 処理 を行 う 。 こ の熱処理で あ る が、 5 5 0 ~ 6 5 0 °C で約 3 0 分程 度行 う 。
なお、 こ の金属 シ リ サイ ド の形成は、 他の金属 を 用 いて も よ い の は勿論で あ る 。
なお ま た、 図では金属の未反応部が存在 し て い る が、 全て反応 し て いて も 良い の は勿論であ る 。
更 に ま た、 アモル フ ァ ス シ リ コ ン と 金属 と が、 上層 が下層の ソ 一 ス電極側、 ド レ イ ン電極側の端部 よ り 約 1 〜 4 111程度食み出 す と い う 形状を維持 しつつ全て反応 して も 良いのは勿論であ る 。
以下、 ト ラ ン ジス タ 素子 を形成す る 工程が続 く が、 こ こ か ら は ま た先の第 1 実施の形態 （ 図 5 の （ f ) 以下 に 示 す ） の と 同様の処理 がな さ れる 。
以上の様に して 、 第 1 の実施の形態 と 同様高精度 な L D D 構造 を 有 した薄膜 ト ラ ン ジ ス タ を形成 し た 。 (第 1 一 3 の実施の形態）
図 7 に、 本発明群の第 3 の実施の形態を 示す。
本実施の形態は図 3 に 示 す第 1 の実施の形態の 変形例 で あ り 、 浮 遊容量の減少 の た め、 ド レ イ ン 電極側 のみ L D D 構造 1 6 2 と し た も のであ る 。
(第 1 一 4 の実施の形態）
図 8 に、 本発明群の第 4 の実施の形態を示す。
本実施の形態は、 図 6 を 参照 し つ つ 説明 し た 第 1 一 2 の実施の形 態の発展例で あ る 。
本実施の形態に お い て は、 図 8 の （ c ) に 示 す ご と く 、 金属膜 と シ リ サイ ド 膜 と ア モ ル フ ァ ス シ リ コ ン 膜 を 、 下 か ら こ の順 に ゲー ト 絶縁膜上 に形成 し て 3 層 と し 、 更 に こ の 上部 よ り 不純物 を打ち 込む こ と に よ り 2 段構造の L D D と して い る 。
以下、 こ の 半導体素子の製造方法 に つ い て 、 本図 を 参照 しつつ説 明す る 。
( a ) 基板 1 0 の ゲー ト 絶縁膜 2 上 に パ タ ー ン 化 し た金属薄膜 4 1 6 を形成す る 。
( ) こ の金属薄膜 を 完全 に 覆 う よ う に して ア モ ル フ ァ ス シ リ コ ン膜 4 1 3 0 を パ タ ー ン 化 し て 形成す る 。 な お こ の場合、 こ の ァモ ル フ ァ ス シ リ コ ン膜は金属薄膜 の ソ ー ス 電極側及び ド レ イ ン 電極側 へ多少食み 出 して 形成す る 。 従 っ て 、 こ こ ま で は 、 上下の膜層 の材 質が逆な の を 除いて 、 第 1 一 2 の実施の形態 と 同 じ で あ る 。
( c ) 第 1 一 2 の実施の形態 と 同様 に 加熱 に よ り こ の金属薄膜 と ア モ ル フ ァ ス シ リ コ ン と を 反応 さ せ て 両層 の 中 間 に シ リ サイ ド 層 4 1 5 を形成す る 。 と こ ろ で こ の 際、 加熱温度 と 時間 を調整 して 金属 薄膜がチ ャ ネ ル領域方 向 へ所定 の 長 さ 、 そ し て 勿論一定の厚 さ だ け 残る よ う に す る 。
ま た 、 同 じ く ア モ ル フ ァ ス シ リ コ ン の 少 く も 食み 出 し た 部分 も 未 反応の状態 と な る よ う に す る 。
こ れ に よ り 、 チ ャ ネ ル領域上部の ゲー ト 電極は 、 ゲ ー ト 電極両端 の ア モ ル フ ァ ス シ リ コ ン の みか ら な る 薄肉部 4 1 3 0 1 と 、 ゲー ト 電極 中 央部 の 上下層 の 未反応の金属薄膜 4 1 6 と そ の 上層の シ リ サ ィ ド 層 4 1 5 若 し く は 更 に こ れ ら に加 え て の そ の 上層 の 未反応の ァ モ ル フ ァ ス シ リ コ ン層 4 1 3 0 か ら な る 肉厚部 と の 中 間 に 、 シ リ サ イ ド 層若 し く は 更 に こ れ に 力 [1 え て の そ の上層 の 未反応の ァモ ル フ ァ ス シ リ コ ン層 か ら な る 中間部 と が形成さ れた こ と に な る 。
さ て 、 一般 に シ リ サ イ ド の密度 は そ れを構成す る 金属 と シ リ コ ン の密度の 中 間 の値 （ た だ し 、 中 央の値 と は限 ら な い ） と な る 。 こ の ため、 こ の 中 間部 にお い て はチ ャ ネ ル領域中央の 肉厚部 と 厚 さ そ の も のは等 し く て も （ 勿論、 等 し く な い と き も あ る ）、 不純物イ オ ン注 入時のマ ス ク （遮断） と し て の能力は劣 る こ と と な る 。
従っ て 、 こ の状態で基板上方 よ り 不純物 を 注入すれば、 本図 （ c ) の 1 6 1 、 1 6 2 で示す よ う に 、 自 然 と 2 段構造の L D D が形成 さ れる こ と と な る 。
さ て、 平板 （基板） 上への膜厚形成時に そ の厚 さ や 平面寸法は容 易 に制御 し う る 。 ま た 、 金属 と シ リ コ ン の化学反応の速度 も 温度 と 時間のみ注意すれば よ い た め、 こ れ ま た容易で あ る 。 ひ いて は、 基 板上に多数配列 さ れた 小 さ い半導体素子の 2 段構造 の L D D と い う 本来極めて 細かい寸法制御 が必要な処理が極めて 容易 に な し う る こ と と な る 。
(第 1 一 5 の実施の形態）
本実施の形態 も 図 6 に 示 す第 1 一 2 の実施の形態の 発展例で あ る 本実施の 形態 に お い て は 、 図 9 の （ c ) に 示 す よ う に ゲー ト 電極 を 3 層構造 と し 、 更 に こ れ を マ ス ク と し て 不純物 を 注入す る こ と に よ り 2 段構造の L D D と す る も ので あ る 。
以下、 図 9 を参照 しつ つ本実施の形態を説明 す る 。
( a ) 基板 1 0 の ゲー ト 絶縁膜 2 上 に パ タ ー ン 化 さ れた シ リ サ イ ド層 4 1 3 を 形成す る 。
( ) そ の ソ ース 電極、 ド レ イ ン 電極側へ多 少は み 出 た形状で シ リ サ イ ド 層 4 1 3 を 完全 に覆 う 、 そ し て ノ タ 一 ンィ匕 さ れた アル ミ 薄 膜層 4 1 7 を 形成す る 。
( c ) こ の アル ミ 薄膜層 4 1 7 を 完全 に 覆い 、 更 に ソ ース 電極、 ド レ イ ン 電極側へ多少はみ出 た形状で パ タ ー ン 化 さ れた 夕 ン グス テ ン若 し く は モ リ ブデ ン の薄膜 4 1 4 を形成す る 。
以上の も と で 、 上部 よ り 不純物 を 注入す る 。 こ の た め、 本図の （ c ) に示す よ う に 2 段構造 1 6 1 、 1 6 2 の L D D が形成さ れる 。
さ て 、 次 に p — S i の熱処理 を 行 な う こ と と な る が、 中央の ア ル ミ ニ ゥ ム膜 4 1 7 は そ の上部の高融点金属 た る タ ン グス テ ン 等か ら な る 膜 4 1 4 と そ の 下部の高温で 安定な化合物 た る シ リ サイ ド 4 1 3 に 囲 ま れて い る た め、 そ の融点 に 近い温度 ま で 昇温 して も 変形、 ヒ ロ ッ ク の 発生等の 不都合が生 じ な い 。 ま た 、 た と え 生 じ た と して も 、 当 該部の 上下 に 導電体層が存在 し 、 当 該不都合発生部の長 さ 自 体が短い た め、こ の部分が全体の電気抵抗に及ぼす悪影響 も 少な い。
従 っ て 、 こ の半導体素子は シ リ サ イ ド の み な ら ず電気抵抗の低い アル ミ のた め ゲ一 ト 電極の電気抵抗が大幅 に低下す る こ と と な る 。
(第 1 一 6 の実施の形態）
本実施の形態は、 先の第 1 — 4 の 実施の形態 を 更 に 発展 さ せ た も のであ る 。 図 ·1 0 の （ a ) に 示 す よ う に 、 本実施の形態で は、 ゲー ト 絶縁膜 上 に 下 方 よ り 順 に ノ、 タ ー ン 化 さ れた 下部の 金属膜 4 1 6 、 ァ モ ル フ ァ ス シ リ コ ン 膜 4 1 3 0 、 上部 の 金属膜 4 1 4 を 形成 し、 し か も こ の 際、 上 部 の膜は 下 部 の膜 を 完全 に 覆 う だ けで な く ソ ース 電極方 向 及び ド レ イ ン 電極方 向 へ多 少食み 出 す よ う に 形成 さ れて い る 。 こ の も と で 、 基板毎 5 5 0 °C ~ 6 6 0 °Cの 温度 に 1 0 ~ 2 0 分晒す。 そ し て こ れ に よ り ゲー ト 電極は 図 2 2 の （ b ) に 示 す よ う に 下方 よ り 未反応の 第 1 の金属層 4 1 6 0 、 第 1 の金属 の シ リ サイ ド 層、 未 反応の ア モ ル フ ァ ス シ リ コ ン 層 4 1 3 0 、 第 2 の金属の シ リ サイ ド 層、 未反応の第 2 の金属層 4 1 4 0 の 5 層 と な る 。 ひ いて は、 こ の ゲ一 ト 電極 を マ ス ク と して 不純物 を 注入 し た場合に は、 幾何学的 な 厚 さ と 密度 の 変化が相 ま っ て 、 L D D構造の不純物濃度がいわ ば多 段 1 5 6 と な り 、 優れた性能が発揮 さ れる こ と と な る 。
{第 2 の発明群 }
(第 2 — 1 の実施の形態）
本実施の形態は、 マ ス ク 兼 2 段構造の ゲー ト 電極 と して 、 め っ き 等を使用 す る も の で あ る 。
図 1 1 に 、 本実施の形態の 薄膜 ト ラ ン ジ ス タ の 断面示す。 本図 に おいて 、 1 0 は、 ガ ラ ス 基板で あ る 。 1 5 0 、 1 5 2 、 1 7 0 、 1 6 2 、 1 6 0 は、 L D D構造 を 有 す る 多結晶 シ リ コ ン層で あ る 。 2 は、 ゲー ト 絶緣膜で あ る 。 4 2 は、 下部の ゲ一 ト 電極で あ る 。 4 3 は、 上部の ゲー ト 電極で あ る 。 3 は 、 層間絶縁膜で あ る 。 5 は、 ソ —ス電極で あ る 。 6 は、 ド レ イ ン 電極で あ る 。
T F T の基板で あ る ガ ラ ス 基板 1 0 上 に は、 膜厚 が 5 0 0 か ら 1 0 0 0 Aの 多結晶 シ リ コ ン層 1 が形成 さ れ、 そ の上 に は膜厚が数百 か ら 1 0 0 O Aの S i 02 ( 2 酸化硅素 ） か ら 成 る ゲー ト 絶縁膜 2 が形-成 さ れ、 さ ち に は ア ル ミ ニ ウ ム 等の金属材料か ら 成 る 2 段構造 の ゲー ト 電極 4 2 、 4 3 及び S i 02 か ら 成 る 層 間絶縁膜 3 が、 順 次 に積層構成 さ れて い る 。
そ し て 、 こ の ゲ ー ト 電極は 、 下部の ゲー ト 電極 4 2 と 、 該ゲー ト 電極の 上 面 を 覆 っ て 形成 さ れた 上部の ゲー ト 電極 4 3 と か ら な る 。 更 に 、 上部 の ゲー ト 電極 4 3 は、 そ の ソ ース 電極側及び ド レ イ ン電 極側の端部が下部の ゲー ト 電極 4 2 よ り 多少食み出 し て い る 。
次 に 、 こ の 2 段の ゲー ト 電極の材料で あ る が、 上部の ゲー ト 電極 4 2 が下 部 の ゲ一 ト 電極 4 3 よ り 密度が高い材料で あ る の がゲ一 ト 電極の 高 さ （ あ ま り 高い と 、 ゲー ト 絶縁膜の 必要厚 さ が大 き く な る 等の 不都合が生 じ う る 。） や マ ス ク 効果の面か ら 好 ま し い。 具体的 に は、 例 え ば 、 下部の ゲー ト 電極 4 2 は A l 、 A l / T i 、 A l / Z r / T i 等 で あ り 、 上部の ゲー ト 電極 4 3 と し て は T a、 C r 、 M o等で あ る 。
こ の ゲー ト 電極 を マ ス ク と し て 不純物 を打 ち 込む こ と に よ り 、 多 結晶 シ リ コ ン 層 は、 本図 に 示す ご と く 、 下部の ゲー ト 電極 4 2 の直 下 に位置 す る チ ャ ネ ル領域 1 7 0 と 、 そ の ソ ー ス 電極側 と ド レ イ ン 電極側 かつ 上 部の ゲ一 ト 電極が下部の ゲ一 ト 電極か ら 食み出 し た部 分 4 3 5 、 4 3 6 の 直下の 不純物濃度が低い L D D 領域 1 5 2 、 1 6 2 及び さ ら に そ れ ら の ソ ース 電極側 と ド レ イ ン電極側かつ上部 に ゲー ト 電極が存在 し な い部分の 不純物濃度が高 い領域 1 5 0 、 1 6 0 が形成 さ れて い る 。
更 に 、 ソ ー ス 電極側 の L D D 領域 と ソ ース領域 1 5 0 と の接合面 は、 上部の ゲ ー ト 電極 4 3 の端面 と ほぼ一致 し て お り 、 L D D領域 1 5 2 と チ ャ ネ ル領域 1 7 0 と の接合面は、 下部の ゲー ト 電極 4 2 の端面 と ほぼ一致 し て い る 。 ま た、 ド レ イ ン電極側 の L D D領域 1 6 2 と ド レ イ ン 領域 1 6 0 と の接合面 は上部の ゲ ー ト 電極 4 3 の 端 面 と ほぼ一致 し て お り 、 L D D 領域 1 6 2 と チ ャ ネ ル領域 1 7 0 と の 接 合 面 は 、 下 部 の ゲ ー ト 電極 4 2 の 端 面 と ほ ぼ 一 致 し て い る 。 (注 ： 実際 に は、 不純物打 ち 込み時の ゲー ト 絶縁膜 に よ る 散乱、 熱 処理時の拡散の た め、 多少の 不一致が生 じ う る 。）
以上の他、 T F T に は、 例 え ば上部がア ル ミ ニ ウ ム 、 下部がチ タ ン か ら 成 る ソ ー ス 電極 5 1 、 5 2 及び ド レ イ ン 電極 6 1 、 6 2 が設 け ら れて い る 。 そ し て 、 こ の ソ ー ス 電極 5 は、 ゲー ト 絶縁層 2 及び 層間絶縁層 3 に形成 さ れて い る コ ン タ ク ト ホ ール 9 5 を 介 して 、 半 導体の ソ ース 領域 1 5 0 に接続 さ れ、 同 じ く ド レ イ ン 電極 6 は コ ン タ ク ト ホール 9 6 を介 して ド レ イ ン領域 1 6 0 に接続 さ れて い る 。 次に 、 こ の T F T の製造方法 を 、 図 1 2 と 図 1 3 を 用 いて 説明 す る 。 なお、 両 図 は本来 1 図 と な る べ き で あ る が、 ス ペー ス の都合で 2 図 と し た も ので あ る 。
先ず、 図 1 2 に基づいて 説明す る 。
( a ) ガ ラ ス 基板 1 0 上 に プ ラ ズマ C V D 法あ る い は減圧 C V D 法に よ り 5 0 0 か ら 1 0 0 O A の膜厚 の a — S i 層 1 を 堆積 さ せ、 後の レ ーザー照射に よ る 多結晶化の際に 内部の水素 の離脱に よ っ て a - S i 膜 1 0 0 に ア ブ レ 一 シ ヨ ン が発生 す る の を 防止す る た め、 4 0 0 °Cで脱水素処理を行 う 。
( b ) 波長 3 0 8 n m のエ キ シ マ レ ーザ一 を 用 い た レ 一ザ一ァ ニ —ルに よ り a — S i 層 1 を 一 旦溶融 さ せ、 そ の ま ま 結晶化 （ p — S i ィ匕） を行な っ て 、 多結晶 シ リ コ ン層 1 を形成す る 。
( c ) いわ ゆ る ホ ト リ ソ グ ラ フ ィ 一 に よ り 、 多 結晶 シ リ コ ン層 を 基板上の半導体素子の配列 に従 っ て の形状 に す る 。い わ ゆ る 孤立化、 パタ ーニ ン グで あ る 。 ( d )パ タ ー ニ ン グ さ れ た 多 結 晶 シ リ コ ン 1 を 完 全 に 覆 う よ う に 、 ガ ラ ス 基板 上 に 、 厚 さ が 1 0 0 O A の S i 0 2 ( 2 酸化 硅素 ） 層 2 を 形成 す る 。 な お 、 こ の層 が半 導体素 子 の ゲ ー ト 絶縁層 と な る 。
( e ) 基板 上 全 面 に ア ル ミ ニ ウ ム 層 4 2 0 を 製膜 す る 。 な お 、 こ の 層 が半導体素 子 の 下 部 の ゲ ー ト 電極 と な る 。
( f ) ア ル ミ ニ ウ ム 層 4 2 0 を ホ ト リ ソ グ ラ フ ィ 一 に よ り 所定形 状 に パ 夕 一 ニ ン グ し て 下 部 の ゲ 一 ト 電極 4 2 を 形成す る 。
( ) こ の ゲ ー ト 電極 4 2 を マ ス ク と し て 、 上 部 よ り H 2 ガ ス で 稀釈 し た 第 1 の 不純 物 ィ オ ン を 電圧 で 加 速 し て 打 ち 込 む、す な わ ち 、 い わ ゆ る ド ー ピ ン グ を 行 な う 。 な お こ の 際、 不純物 と し て リ ン を 用 い 、 打 ち 込 む 濃 度 は 低濃度 と す る 。 こ れ に よ り 、 下 部 の ゲ 一 ト 電 極 4 2 の 直 下 に 位置 す る チ ャ ネ ル 領 域 1 7 0 は 、 不純物 が全 く ド 一 プ さ れ な い 領 域 と な り 、 そ の 領域 を 除 く 左右 の領域 1 7 5 、 1 7 6 は 、 不純物が軽 く ド 一 プ さ れ た n - 層 と な る 。
( h ) 下 部 の ゲ ー ト 電極 4 2 を 完全 に 覆 う よ う に 、 M o 層 4 3 0 を 製膜す る 。 な お 、 こ の層 が 半 導体素 子 の 上部 ゲー ト 電極 と な る 。
こ の 際 、 前 述 の ご と く 、 上 部 の ゲ ー ト 電極 と し て 用 い る 材料 は 下 部 の ゲ ー ト 電極 と し て 用 い る 材料 よ り 密度 の 高 い も の を 用 い る 。 こ れ は 、 第 2 回 目 の ド ー ピ ン グ時 の 完全 な マ ス ク 能力 の 必要性 を 考慮 し た も の で あ る 。
次 に 、 図 1 3 を 用 い て 説明 す る 。
( i ) 上 部 の 金属 層 を パ タ 一 ニ ン グ し て 上 部 の ゲ ー ト 電極 4 3 を 形成す る 。
( j ) 主 に 上 部 の ゲ ー ト 電極 4 3 を マ ス ク と し て 、 第 2 回 目 の 不 純物 の 打 ち 込み を 行 う 。こ の 際 、不純物 と し て リ ン イ オ ン を 用 い た 。 な お こ の 場合 の ド ー ピ ン グ量 は 、 第 1 回 目 よ り も ず つ と 多 い の は 勿 論で あ る 。
こ れ に よ り 、 多 結 晶 シ リ コ ン 層 の う ち 、 上 部 の ゲ ー ト 電極 4 3 の 直 下 に 位 置 す る 領 域 を 除 く 領 域 に ィ オ ン が 高 濃 度 に ド ー ブ さ れ る 。 ひ い て は 、 先 の ド ー ピ ン グ に よ り 不 純物 が軽 く ド 一 プ さ れ て い る 領 域 1 7 5 、 1 7 6 の う ち 、 上 部 の ゲ ー ト 電極 4 3 に 覆 わ れて い な い 部 分 は 、 さ ら に 不 純物 が ド 一 プ さ れ る こ と に な り 、 不 純物 高濃度領 域 （ n + 層 ） す な わ ち ソ ー ス 領域 1 5 0 、 ド レ イ ン 領域 1 6 0 と な る 。
一 方 、 こ れ ら の 領域 1 7 5 、 1 7 6 の う ち 、 上部 の ゲー ト 電極 4 3 に 覆 わ れ て い る 領域 で は 、 こ の 第 2 回 目 の イ オ ン ド ー ピ ン グ に よ つ て は 、 不 純物 が ド 一 プ さ れ ず 、 低濃度で 不純物 が打 ち 込 ま れ た ま ま 、 結果 的 に L D D領域 （ n - 層 ） と な る 。
こ う し て 、 ソ ー ス 領域 1 5 0 ( n + 層 ） と チ ャ ネ ル 領域 1 7 0 の 間 に 、 L D D 領 域 1 5 2 ( n - 層 ） を 形成 し 、 ま た 、 ド レ イ ン 領域 1 6 0 ( n + 層 ） と チ ャ ネ ル 領域 1 7 0 の 間 に L D D領域 （ n - 層 ） が形成 さ れ る 。 し か も こ の 際、 下 部 の ゲ一 ト 電極 4 2 を マ ス ク と し て 第 1 回 目 の イ オ ン ド ー ピ ン グ を 行 な い 、 更 に 、 そ の 上 部 に 形成 さ れ た 第 2 の ゲ ー ト 電極 4 3 を マ ス ク と し て 第 2 回 目 の イ オ ン ド 一 ピ ン グ を 行 な う の で 、 ソ ー ス 領域、 ド レ イ ン 領域及び 2 つ の 低濃度不 純物領 域 を 自 己 整 合 的 に （ 必然 的 に 位 置 の精度 を 良 好 に ） 形成す る こ と が で き る 。 し か も 、 上部 の ゲ ー ト 電極 4 3 と ソ ー ス 領域 1 5 0 の 重 な り 部 分及 び上 部 の ゲ ー ト 電極 4 3 と ド レ イ ン 領域 1 6 0 の 重 な り 部 分 は 、 小 さ く し え る 。 こ れ に よ つ て 、 寄生 容量 を 小 さ く 抑 え 、 O F F 電流 を 低 く す る と 共 に 、 O N電 流の低下 を 可及 的 に 抑 え る こ と と な る 。
( k ) 層 間絶縁層 （ S i O x ) 3 を 製膜す る 。 し 1 ) 層 間絶縁層 3 及び ゲ ー ト 絶縁層 2 の ソ ー ス 電極、 ド レ イ ン 電極の形成 さ れ る 位置 に コ ン タ ク ト ホール 9 5 、 9 6 を 閧孔す る 。
( e ) A 1 等 の 金属層 を ス ノ ッ 夕 法 に て 形成 し 、 形成 し た金属層 の 上部 を 所 定形状 に パ タ ー ニ ン グ し て ソ ース 電極 5 及び ド レ イ ン電 極 6 を 形成 す る 。 更 に 、 最終的 に は S i N等の保護膜 （図示せ ず） を形成 して T F Tが製作 さ れ る 。
以上 は、 n チ ャ ネ ル T F T の.場合で あ る が、 p チ ャ ネ ル T F T に つ いて も 同様の プロ セ ス に よ り 製造可能で あ る の は勿論で あ る 。
(第 2 — 2 の実施の形態）
以下 、 本発 明群の第 2 の実施の形態につ い て 説明 す る 。 本実施の 形態は、 下部の ゲー ト 電極に め っ き処理を行 っ て 上部の ゲー ト 電極 を形成す る も の で あ る 。
図 1 4 に 、 本実施の形態の 薄膜 ト ラ ン ジ ス タ の製造方法を 示す。 以下、 本図 を参照 しつつ、 こ の製造方法を説明す る 。
( a ) か ら （ e ) ま で の 手順、 処理は図 1 2 の （ a ) か ら （ g ) ま で と 同 じで あ る 。 こ の た め、 具体的内容の記載は省略す る 。
( h ) ガ ラ ス 基板全体を A u メ ツ キ液 （図示せ ず ） に侵瀆 し、 下 部の ゲ一 ト 電極 4 2 が負極 と な る よ う に電界 を 印可 し て 上部の ゲ一 ト 電極 と な る よ う 、 A u層 4 3 を メ ツ キ に よ り 形成す る 。 こ れに よ り 、 当 然下部の ゲー ト 電極 4 2 の側 面 に も メ ツ キ条件 に と も な っ た A u膜 4 3 が形成さ れ る 。 なお こ の際、 メ ツ キ用 に電圧が加 え る 電 線 と しては、 ゲー ト 電極線 （図示せ ず） を流用 す る 。
と こ ろ で 、 こ の A u膜厚は、 加 え る 電圧や電流、 メ ツ キ時間、 メ ツ キ液の濃度等 を制御す る こ と に よ り 、 正確な厚 さ に形成可能で あ る 。 しか も 、 電圧や電流、 メ ツ キ時間、 メ ツ キ液濃度等の制御は、 こ れ ま た容易で あ る 。 こ の た め、 こ の A u膜厚は 、 形成位置 も 厚 さ も 極 -め て 正 確 で あ る 。 こ の メ ツ キ の 際 の 様子 を （ h ') に 示 す 。
( j ) 下 部 の ゲ ー ト 電極 4 2 と こ の ゲ ー ト 電極 に メ ツ キ さ れ た A u膜 を マ ス ク と し て 、 第 2 回 目 の 不 純物 の 打 ち 込み を 行 な う 。 な お こ の 際 、 ド ー プす る 不 純 物 は リ ン イ オ ン で あ り 、 ま た 、 ド 一 プ濃度 は 先 の 第 1 回 目 よ り 高 濃 度 で あ る 。 こ れ に よ り 、 先 の 実施の 形態 と 同 じ く 、 多 結 晶 シ リ コ ン 層 は 、 下 部 の ゲ ー ト 電極 4 2 直 下 の チ ヤ ネ ル 領域 1 7 0 と 、 下 部 の ゲ ー ト 電極側 面 に メ ツ キ さ れ た A u膜 の 直 下 に 位置 す る 不純物低濃 度領 域 1 5 2 、 1 6 2 と 、 そ れ ら 2 種 の 領 域 を 除 く 領域 に 高濃 度 に 不純物 が ド 一 ブ さ れ た ソ ー ス 領域 1 5 0 と ド レ イ ン 領域 1 6 0 が形成 さ れ る 。
以降は、 図 1 3 の （ k ) 〜 （ m ) の 処理 が な さ れ る こ と と な る 。 本実施の 形 態 に お い て 、上 部 の ゲ ー ト 電極 の メ ツ キ 材料 と し て は、 何 も A u メ ツ キ に 限定 す る も の で は な レヽ の は 勿 論で あ る 。す な わ ち 、 精度良 い 電界 メ ツ キ が 可能 か つ 不純物 の ド 一 プに 対 し て イ オ ン 遮蔽 効果 が あ る も の で あ れ ば よ い 。 ま た 、 メ ツ キ は何 も 電界 メ ツ キ 法 に 限定 さ れ る も の で は な く 、 メ ツ キ 液、 メ ツ キ材料 を 選択 し て 無電解 メ ツ キ 法 を 使 用 し て 良 い の も 勿 論で あ る 。
( 第 2 — 3 の実施の形態 ）
本実施の 形態は 、 先 の 第 2 の 実施の 形態 の G O L D ( g a t e — d r a i n o e r l a p p e d l i g h t l y — d o p e d d r a i n ) 構造 の 薄膜 ト ラ ン ジ ス タ の 下 部 ゲ 一 ト 電極 に メ ヅ キ さ れ た 金属膜 を 除去 し た も の で あ る 。
以下 、 本実施の 形態 の L D D ( L i g h t l y D o p e d D r a i n ) 構造 の 簿膜 ト ラ ン ジ ス タ の 製造 方 法 を 図 1 5 を 参照 し つ つ 説明 す る 。
本図 の （ j ) は 、 図 1 4 の （ j ) と 同 じ で あ る 。 た だ し 、 下部 の ゲー ト 電極は A u で あ り 、 上部は Wで あ る 。
( j ，） 不純物の 打 ち 込み後、 下部の ゲー ト 電極 4 2 の 上部 と 側 面 に メ ツ キ さ れ た W 4 3 を 除去す る 。
そ の後、 図 1 3 の （ k ) か ら （ m ) に 示 す工程が さ な れ、 L D D ( L i h t 1 y D o p e d D r a i n ) を 設け た 薄膜 ト ラ ン ジ ス 夕 を 製作 す る 。
こ の 薄膜 ト ラ ン ジ ス 夕 に お い て は、 残っ た 下部電極 4 2 の みがゲ — ト 電極 と な り 、 そ の 直下の多結晶 シ リ コ ン層 は、 チ ャ ネ ル領域 1 7 0 の みで あ り 、 そ の 両側 に は低濃度不純物領域 （ n - 層 ） 1 5 1 、 1 6 1 が形成 さ れ、 更 に そ の 両側 に そ れぞれ ソ ー ス 領域 1 5 0 と ド レ イ ン領域 1 6 0 が形成さ れ る る 。
(第 2 — 4 の実施の形態）
本実施の形態は、 先の 3 つ の実施の形態の 薄膜 ト ラ ン ジ ス タ を使 用 した画素電極に関す る 。
図 1 6 に、本実施の形態の液晶表示装置の 画素 を 示 す。本図 の（ a ) は平面図で あ り 、 （ b )は（ a )の A — A 断面で あ る 。両図 に お い て 、 1 0 は、 ガ ラ ス 基板で あ る 。 2 は、 ゲー ト 絶縁膜で あ る 。 4 2 1 は 第 1 の下部ゲー ト 電極で あ る 。 4 2 2 は第 2 の下部ゲー ト 電極で あ る 。 3 は、 層 間絶縁膜であ る 。 5 は、 ソ ー ス 電極で あ る 。 6 は、 ド レ イ ン電極で あ る 。 1 1 は、 画素電極で あ る 。
下部の ゲー ト 電極は、 多結晶 シ リ コ ン層上複数領域 に わ た っ て形 成さ れ、 こ の 下 部の ゲー ト 電極 4 2 1 、 4 2 2 の 上面すベて は上部 のゲー ト 電極 4 3 に て 覆われて い る 。
こ のゲー ト 電極構造 に よ り 、 多結晶 シ リ コ ン層 は、 図上 2 つ の下 部のゲー ト 電極 4 2 1 、 4 2 2 の直下 に位 置す る 2 つ の チ ャ ネ ル領 域 1 7 0 と 、 不純物濃度が高い ソ ース 領域 1 5 0 ( n + 層 ） 及び ド レ イ シ 領域 （ n + 層 ） 1 6 0 が構成 さ れ、 更 に 2 つ の 下部の ゲー ト 電極の側 部そ し て 上部の ゲ一 ト 電極 4 3 が食み 出 し た 部分 4 3 5 の 直下 に は 不純物濃度が低い領域 （ L D D 領域 ： n - 層 ） 1 5 2 、 1 6 2 、 1 5 6 2 が形成さ れて い る 。
以上の構造 に よ り 、 画素 T F T 1 1 の寄生容量 を 小 さ く 抑 え 、 0 F F 電流 を 低 く す る と 共に、 O N 電流の低下 を 可及的 に 抑 え て い る 。 図 1 7 に、 ま た別の構造の 画素 T F T を 示す。
本図 に お い て も （ a ) は、 画素 T F T の 平面図で あ り 、 （ b ) は そ の A — A 断面図で あ る 。
こ の 画素 T F T で は、 上部の ゲー ト 電極 4 3 1 、 4 3 2 は多結晶 シ リ コ ン 層 を 複数領域横断す る 下部の 2 つ のゲ一 ト 電極 4 2 そ れそ れに対 して 個別 に上面 を覆 う 状態で形成さ れて い る 。
こ の よ う な構造で も 同様に 画素 T F T の寄生容量 を 小 さ く 抑 え 、 O F F 電流 を低 く す る こ と がで き る と 共に、 O N電流の低下 を 可及 的に抑 え る こ と がで き る も の で あ る 。
(第 2 — 5 の実施の形態）
本実施の形態は、 上部ゲー ト 電極 よ り 下部ゲ一 ト 電極がチ ャ ネ ル 方向長さ が大 き い も ので あ る 。
図 1 8 に 、 本実施の形態の 薄膜 ト ラ ン ジ ス タ の 平面 （ a ) と そ の 断面 （ b ) を模式的 に 示す。 なお、 （ b ) は、 （ a ) の A — A線断面 であ る 。
こ の T F T に おいて も 、 基本的な構造は図 1 3 等 に 示す先の第 2 一 1 の実施の形態の T F T と 同 じ で あ る 。 た だ し、 ゲー ト 電極 4 は 下部 4 2 の も ののチ ャ ネ ル方向長 さ が上部の も の の そ れよ り も 長い のが異な る 。 こ の た め、 下部のゲー ト 電極 4 2 は 、 上部の ゲー ト 電 極 4 1 の 両端 ソ ース電極 5 側及び ド レ イ ン電極 6 側 に食み 出 し部 4 2 5 -、 4 2 6 を 有 し て レヽ る 。 そ し て 、 こ の ゲー ト 電極 を マ ス ク と し て 、 基板上面 よ り 不純物 を 打 ち 込 ま れて い る た め、 そ の 下部 に L D D構造を 有 し た p — S i 膜が形成さ れて い る 。
本図で 1 7 0 は、 上下の電極の 下 方 に位置 す る た め不純物が全 く 打ち 込 ま れて い な い チ ャ ネ ル領域で あ る 。 1 5 2 と 1 6 2 は、 下部 の ゲー ト 電極の食み出 し 部 4 2 5 、 4 2 6 のみがマ ス ク と な る た め、 不純物が少 し打 ち込 ま れた L D D領域で あ る 。 1 5 0 と 1 6 0 は、 マ ス ク がな い た め不純物が多 く 打 ち 込 ま れた ソ ー ス 領域及び ド レ イ ン領域で あ る 。
以下、 こ の薄膜 ト ラ ン ジ ス タ の製造方法 に つ い て 、 図 1 9 を 参照 しつつ説明す る 。
( a ) ガ ラ ス基板 1 0 上 に 、 a — S i の ァ ニール時等 に ガ ラ ス基 板中の物質が半導体層 に拡散 し て く る の を 防止す る た めの ア ン ダー コ ー ト S i 02 膜 1 2 を 4 0 0 O A程度の厚み に 堆積 さ せ た。 そ の 上に プラ ズマ C V D 法あ る い は減圧 C V D法 に よ り 、 膜厚が 5 0 0 Aの非晶質 シ リ コ ン膜 1 を堆積 さ せた。
次いで、 波長 3 0 8 n mの エ キ シ マ レ 一ザ を 用 い た レ 一ザ一ァ ニ —ルに よ り 、 a — S i 膜の溶融再結晶化 （多結晶化） を 行ない、 ポ リ シ リ コ ン膜 と した。
そ の後、 T F T を形成 さ せ る ベ く p — S i 膜の所定領域を 島状 に 加工 した。 いわゆ る パ タ 一ニ ン グで あ る 。
基板上全面 にパ タ ー ン化 し た P — S i 膜を 覆 う よ う に ゲー ト 絶縁 膜 2 を形成 し た。 具体的 に は 、 T E O S を原料ガス と し た プラ ズマ C V D法 に よ っ て 、 S i 02 膜 を 約 1 0 0 O Aの厚 さ に 堆積 し た も の を用 い た。従 っ て 、こ こ ま で は 今 ま で の実施の形態 と 同 じで あ る 。
( ) S i 02 膜の 上 に 上部 ゲー ト 電極膜 4 2 0 を 堆積 し た。 本 実施の 形態 で は 、 ス ノ ッ 夕 リ ン グ 法 で 成膜 し た I τ 〇 膜 を 用 い 、 そ の 膜厚 を 約 5 0 0 Α と し た が 、 そ の他、 ア ル ミ ニ ウ ム 、 タ ン タ ル 、 チ タ ン 、 モ リ ブデ ン 、 タ ン グ ス テ ン 、 ジ ル コ ニ ウ ム 等 の 各種 メ タ ル 膜や そ れ ら の 合金 系 膜、 I T O 等 の 導電性酸化 物膜 を 用 い て も 良 い 。 た だ し 、 こ れ ら の 場 合 に は 、 後 工程 に お い て 、 こ の 下 部電極 を マ ス ク と し て L D D 領域 の ド ー ピ ン グ を お こ な う た め 、 最適 な 膜厚 は こ れ を 考慮 し て 個 々 に 決 め る こ と と な る 。 ま た 、 膜材料 に よ っ て ド ー ビ ン グ さ れ る イ オ ン の 阻止能 （ 加速 さ れ た イ オ ン の 通過 を 妨 げ る 能 力 ） が異 な る た め 、 当 然 な が ら 膜 の材料組成 に よ っ て も そ の 最適な 膜厚 は 異 な る 。
( c ) 下 部 ゲ ー ト 電極膜 4 2 0 の 上部 に 、 上部電極膜 4 1 0 と し て 、 厚 さ 2 0 0 0 A の タ ン タ ル膜 を ス ノ ヅ 夕 リ ン グ法で 成膜 し た 。
な お こ の 上 部電極膜 の 材料で あ る が、 後工程で 下 部電極膜 と の選 択エ ッ チ ン グ がで き る こ と を 考慮 し て 選定す る 必要 があ る 。
( d ) 上 部 ゲ ー ト 電極 の タ ン タ ル膜 4 1 0 を 所定 の 形状 に パ 夕 一 ニ ン グ し て 、 上 部 ゲ ー ト 電極 4 1 を 形成 し た 。 な お 、 パ タ ー ニ ン グ は感光性樹脂 を 使用 し 、 夕 ン タ ル膜 を 残 し て お く 部分上 に の み レ ジ ス ト 1 3 が 存在 す る よ う に し 、 不 必要 な 部 分 の タ ン タ ル膜 を ド ラ イ エ ッ チ ン グ で 除去 し た 。
( e ) 下 部 ゲ ー ト 電極 4 2 を 形成 す る べ く 、 I T O 膜 を 所定の形 状 に パ タ ー ニ ン グ し て 、 下 部 ゲー ト 電極 4 2 を 形成 し た 。
( f ) 上 下 に 段 の あ る ゲ ー ト 電極 4 を マ ス ク と し 、 そ の 上部 よ り 不純物 と し て リ ン イ オ ン を ド ー ピ ン グ し た 。 こ れ に よ り 、 図 1 8 に 示 す よ う な構造 の L D D T F T を 得 た 。
な お 、以降 の 工程 は 、第 2 — 1 の実施の形態等 と 同様 で あ る の で 、 わ ざわ ざの 記載は 省略 す る 。 ま た 、 上記例 で は 、 nチ ャ ネ ル型 T F T で あ っ た が、 p チ ャ ネ ル 型 T F T に つ い て も 同様 に製造可能で あ る 。
図 2 0 に 、以上の 方 法で製造 し た T F T の電圧 /電流特性 を 示す。 本図 に お い て 、 ラ イ ン L 1 は従来構造 （ L D D構造で な い） の T F T の特性 で あ り 、 ラ イ ン L 2 は従来の L D D構造の特性 を示す。 ラ ィ ン L 3 は本実施の形態で作製 さ れた T F T の電圧 /電流特性 を 示 して い る 。 ラ イ ン L l 、 L 2 か ら 明 ら かな よ う に、 従来構造の T F T で は、 L D D構造 に す る こ と に よ り 、 オ フ 電流を低減 さ せ る こ と は で き る 。 し か し な が ら 、 L D D構造に す る こ と に よ り 、 オ ン電流 が低下 し て し ま う 。 一方、 本実施の形態で は、 オ フ 電流を低減す る こ と がで き て 、 しか も オ ン電流 を低下 さ せ る こ と がな い こ と がわか る 。 す な わ ち 、 本実施の形態の T F T に お いて は、 高抵抗で あ る L D D領域がゲ一 ト 電極下に位置す る た め、 飽和領域並びに不飽和領 域において 、 L D D領域 と チ ャ ネ ル領域 と も に 、 キ ャ リ アで あ る電 子が蓄積す る た め、 オ ン電流が低下 し な い。
(第 2 — 6 の実施の形態）
( T F T ア レ イ の構成）
図 2 1 に、 本実施の形態の T F T ア レ イ を液晶表示装置の画素ス ィ ツ チ ン グ用 T F T と して使用 し た 画素電極エ リ ア の断面を模式的 に示す。 実際 に は、 こ れ ら がガ ラ ス 基板上 に縦横幾列、 幾段に も 、 いわゆ る マ ト リ ッ ク ス状に配列 さ れて い る 。 本図は、 ス イ ッ チ ン グ 用 T F T を nチ ャ ネル型で製作 して い る 。
こ のス イ ッ チ ン グ用 T F Tは、 基本的構造は、 図 1 6 、 図 1 7 に 示す も の と 同 じで あ り 、 ガ ラ ス 基板 1 0 上 に、 ポ リ シ リ コ ンか ら な る 多結晶半導体膜 1 、 S i 02 か ら な る ゲー ト 絶縁膜 2 、 ゲー ト 電 極 4及び S i 02 か ら な る 層間絶縁膜 3 が順 に積層 さ れてい る 。 こ -こ に 、 ゲー ト 電極 4 は、 透明導電膜か ら な る 下部電極 4 2 と 、 そ れ よ り 狭い幅で こ の電極 4 2 上面 に 固着 さ れ た メ タ ルか ら な る 上 部電極 4 1 と か ら な る 。 ま た 、 層 間絶縁膜 2 を 介 し て そ の下部 に あ る 多結晶半導体膜 1 は、 上部ゲー ト 電極 4 1 直下 に位置 す る チ ヤ ネ ル領域 1 7 0 と 、 そ の 両側下部で ゲー ト 電極の食み出 し部 4 2 5、 4 2 6 直下の不純物濃度 が低い L D D 領域 （ N - 層 ） 1 5 2、 1 6 2 と 、 不純物濃度が高い ソ ー ス 領域 （ N + 層 ） 1 5 0 及び ド レ イ ン 領域 （ N + 層） 1 6 0 と か ら な る 。
更 に 、 画素エ リ ア に は、 所定の形状にパ タ ー ニ ン グ さ れた透明導 電膜か ら な る 画素電極 1 1 が設け ら れて お り 、 こ れは コ ン タ ク ト ホ —ル を介 して ド レ イ ン電極 6 に接続さ れて い る 。
と こ ろ で、 下部の電極 4 2 と 画素電極 1 1 と は 同一 の透明導電膜 よ り な る 。 すなわ ち 、 同一層 の透明導電膜を パ 夕 一ニ ン グ して 、 そ の一部 を 下部の ゲー ト 電極 と し て 、 一部 を 画素電極 1 1 と して 用 い て い る 。 こ の た め、 両膜を個別 に成膜す る の と 比較 して 、 工程が一 回少な く すむ。
以下、 こ の薄膜 ト ラ ン ジ ス タ の製造方法 を 、 図 2 2 を 参照 しつ つ 説明す る 。
本図は、 こ の T F T ア レ イ の製造工程を模式的 に 示 し た 図で あ り 、 基本的には、 図 1 1 と 同 じで あ る 。 なお、 右側は画素部であ る 。
以下、 図 1 9 と異な る 部分について説明す る 。
( c ' ) 下部電極膜及び画素電極膜を 同時に形成す る 。
ゲー ト 絶緣膜 2 の上部 に 下部ゲ一 ト 電極及び画素電極膜形成用 の 透明導電膜 4 2 ◦ を 堆積 し た。こ れ を ス パ ッ タ リ ン グ法で成膜 し た。 I T O膜は、 そ の厚 さ は約 5 0 O A で あ る 。 な お、 こ の透明導電膜 と して は、 I T O 以外の導電性酸化物膜を 用 い て も 良い。 更 に、 そ の 上部 に 上部ゲー ト 電極膜 4 1 0 を 形成 し た。
( d ' ) ノ 夕 一ニ ン グに て 、 上部ゲー ト 電極 4 1 を形成 し た 。
( e ，） 下部 ゲー ト 電極 4 2 及び画素電極 1 1 を ノ タ 一ニ ン グで形 成 し た。
以下、他の実施の形態 と 同様の工程で L D D 型 T F T を 製造 し た。 な お、 本実施の形態で は、 画素ス イ ッ チ ン グ用 T F T を ガ ラ ス 基 板上 に 作製 し た が、 同様の で F. Tで構成さ れ る C — M O S ィ ンパ一 夕 回路等 を 作製 して液晶パ ネ ル駆動回路を ガ ラ ス 基板上 に作製す る こ と も で き る 。 そ の際 に は、 p チ ャ ネ ル型 T F T を作製す る た め、 例 え ばポ ロ ン イ オ ン を 不純物 と して 注入すれば 良 い 。 （第 2 — 7 の実施の形態）
本実施の形態の 薄膜 ト ラ ン ジ ス タ そ の も の は、 基本的 に は図 1 8 の （ a ) 及び （ b ) に示す も の と 同 じであ る 。
図 2 3 に 、 本実施の形態の薄膜 ト ラ ン ジス タ の製造方法を模式的 に 示す。 以下、 本図 を参照 しつ つ、 本実施の形態の T F Tの製造方 法を説明す る 。
( a ) 最初 に、 ガ ラ ス基板 1 0 上 に ガ ラ ス か ら の不純物溶出 を 防 ぐ ア ン ダー コ ー ト S i 02 膜 1 2 を 3 0 0 0 ~ 7 0 0 O A程度の厚 みに堆積 さ せ た 。 そ の上に非晶質シ リ コ ン膜を 形成 し、 薄膜 ト ラ ン ジス 夕 を 形成さ せ る ベ く 島状に加工 した。
更 に、 エ キ シ マ レ 一ザ照射 に よ る ァ ニール処理 に て 非晶質 シ リ コ ン膜を 多結晶化 し て ポ リ シ リ コ ン膜 1 を得 た 。 更 に 原料ガス と して T E O S を 用 い た プラ ズマ C V D 法に よ っ て 、 ゲ ト 絶縁膜 2 と して 、 S i 02 膜 を 約 1 0 0 O Aの厚 さ に成膜 し た 。 本図の （ a ) は、 こ の状態で あ る 。 従 っ て 、 こ こ ま では、 従来の実施の形態 と 同 様であ る 。 ( b ) 下 部 の ゲー ト 電極形成用膜 4 2 0 と し て タ ン タ ル を 2 0 0 n m成膜 し た 後、 上部の ゲー ト 電極形成用膜 4 1 0 と し て ア ル ミ 合 金 を 1 5 O n m成膜 し た 。 （ c ) 上部の ゲー ト 電極形成の た めの 光硬化性樹脂 の レ ジ ス ト 膜 1 3 を ア ル ミ 合金膜 4 1 0 上 に形成 し、 マ ス ク 1 4 を 介 して 紫外線 （ U V ) を照射 し た 。
( d ) 上部ゲー ト 電極 4 1 の上面 に のみ レ ジ ス ト 膜 1 3 を残 し た 状態 と し た。
( e ) 上部ゲ一 ト 電極膜の不必要な部分を エ ッ チ ン グ して 上部の ゲー ト 電極 4 1 を形成 し た。 な お、 こ のエ ッ チ ン グは、 ウ エ ッ ト に 比較 し て 精度 の 出 る 塩素系 の ガ ス を使用 して の ド ラ イ エ ッ チ ン グ に よ っ て行 っ た 。
( f ) 上部ゲー ト 電極 4 1 の上面 に、 レ ジ ス ト 1 3 を残 し た ま ま 上部ゲ一 ト 電極膜の ア ル ミ 合金の側面のみ を 陽極酸化 して 、 側面 に 陽極酸化膜 4 1 0 5 、 4 1 0 6 を形成 し た。陽極酸化液 と して は 0 . 1 M蓚酸水溶液等が用 い ら れた 。 酸化電圧 と して は 1 5 V 3 0 分程 度で幅約 5 0 0 n m の酸化膜がゲー ト 両端か ら 形成 さ れ る 。 ま た下 層ゲー ト 電極膜表面に も 3 0 〜 5 0 n mの酸化膜が形成さ れた。
( g ) レ ジ ス ト を 除去 し た後、 陽極酸化膜を マ ス ク に 、 自 己整合 的 に下部の ゲー ト 電極膜の不必要部分 と そ の上表面の陽極酸化膜を ケ ミ カ ル ド ラ イ エ ッ チ ン グに よ り エ ッ チ ン グ除去 し た。 続いて 上層 の ゲ一 ト 電極側面 を 覆 っ た 陽極酸化膜を ェチ レ ン グ リ コ ール を含む フ ッ 硝酸液 に て 陽極酸化膜のみ を 除去 し た。 こ れに よ り 、 下部が ソ —ス電極 と ド レ イ ン 電極側 に少 し食み 出 し た 2 段構造の ゲ一 ト 電極 が形成さ れた。
( h ) 上部の ゲー ト 電極 4 1 及び下部の ゲー ト 電極 4 2 を マ ス ク と して 、 そ の上部 よ り イ オ ン ド ー ピ ン グ法 に よ り 、 不純物 と して リ ン イ オ ン を 注入 し た 。 こ れ に よ り 、 下 部の ゲー ト 電極 4 2 に 覆わ れ た領域 1 5 2 、 1 6 2 で は、 下部の ゲー ト 電極 に リ ン イ オ ン の 大半 が捕獲 さ れ る た め、 リ ン イ オ ン に は、 低濃度 し か注入 さ れず、 こ の た め L D D 領域 （ N - 層 ） と な る 。 下部の ゲー ト 電極 4 2 に覆わ れ て い な い領域 1 5 0 、 1 6 0 は リ ン イ オ ン が高濃度 に 注入 さ れた N + 層 と な る 。 ま た 、 上部の ゲー ト 電極 4 1 と 下部の ゲー ト 電極 に覆わ れ た領域 1 7 0 は、 リ ン イ オ ン が全 く 注入 さ れず、 チ ャ ネル領域 と な る 。 そ の結果、 自 然 と L D D型の T F Tが形成さ れた。
以下、 膜厚 4 0 0 n mの S i 02 膜 2 を層間絶縁膜 と して 堆積 し た 。 続い て 、 層間絶縁膜 と ゲー ト 絶縁膜に コ ン タ ク ト ホール を 開 口 し た 。 続い て 、 ス ノ、' ヅ 夕 リ ン グ法 に よ り A 1 膜を コ ン タ ク ト ホール 領域 を カ ノ レ ッ ジ ょ く 堆積 し た あ と 、 所定の形状 にパ 夕 一ニ ン グ し て ソ ー ス 電極 と ド レ イ ン電極 を形成 し た。 た だ し、 こ れ ら は先の実 施の形態 と 同 じ な の で図示等は省略す る 。
(第 2 — 8 の実施の形態）
本実施の形態は、 先の実施の形態の ゲ一 ト 電極の形成方法 を よ り 簡略化 し た も ので あ る 。
以下、 図 2 4 を参照 しつつ本実施の形態を 説明す る 。
( d ') 基板上への半導体層ゲ一 ト 絶縁膜、 上下 の ゲ一 ト 電極膜 4 1 0 、 4 2 0 の堆積 と 、 そ の上部への レ ジ ス ト 1 3 の塗布、 更 に こ の レ ジ ス ト の露光に よ る ノ 夕 一 ン化 ま で は、 先の実施の形態 と 同 じ で あ る 。 な お、 下部の ゲー ト 電極形成用膜 4 2 0 は 2 0 O n mの 夕 ン タ ルで あ り 、 上部の ゲー ト 電極形成用膜は 1 5 O n mのアル ミ 合 金で あ る 。
( e ，） 上下のゲー ト 電極膜を フ ッ 素系の ガス を 使用 す る エ ツ チ ン グ に よ り 上部の ゲー ト 電極 4 1 と 下部のゲー ト 電極 4 2 を形成 し た なお -、 こ の状態で は、 上下の ゲー ト 電極間 に食み出 し部は な い。
( f ) レ ジ ス ト 1 3 を 残 し た状態で 、 上部の ゲー ト 電極 と 下 部の ゲー ト 電極の側面の み を 陽極酸化 し、 陽極酸化膜 4 1 0 5 、 4 1 0
6 を 形成 し た 。 陽極酸化液 と し て は、 0 . 1 M し ゅ う 酸水溶液等 を 用 い た 。 電圧 は 1 5 Vで あ り 、 1 時間程度で下部の ゲー ト 電極側面 に は 3 0 n mの酸化膜が形成 さ れ、 上部の ゲ 一 ト 電極側面 に は 1 ϋ m程度の酸化膜が形成 さ れた 。 .
( g ) 上部の ゲー ト 電極側面の み を 0 . 1 M酒石酸エチ レ ン グ リ コ ール液等で酸化電圧 1 5 Vで 5 分 く ら い酸化 し て ゲー ト 電極幅 を 整え た。
以後、先の実施の形態 と 同様の 方 法 で L D D 一 T F T を形成 し た 。 図 2 5 に 以上の 方法で製作 し た T F T の電圧 /電流特性 を 示 す。 本図 に お い て 、 ラ イ ン L 1 は従来構造の L D D の T F T の特性で あ り 、 ラ イ ン L 2 は従来構造 （ n o n L D D構造） の特性で あ る 。 ラ イ ン L 3 は本実施の形態の T F T の電圧 /電流特性で あ る 。 ラ イ ン L 1 と L 2 か ら 明 ら かな よ う に 、 従来構造の T F T で は、 L D D 構 造に す る こ と に よ り オ フ 電流 を 低減す る こ と は で き る 。 しか し な が ら 、 L D D構造に す る こ と で オ ン電流が低下 して し ま っ て レヽ る 。
一方、 本実施例 の場合に は オ フ 電流 を低減す る こ と がで き 且つ ォ ン電流を低下 さ せ る こ と がな い 。 即 ち 、 本実施の形態の T F T に お いて は高抵抗の L D D 領域がゲ一 ト 電極直下 に あ る た め、 飽和領域 並びに不飽和領域に お いて 、 L D D 領域 と チ ャ ネ ル領域 と も に キ ヤ リ アであ る 電子が蓄積す る た め、 オ ン電流が低下 しな い。
(第 2 — 9 の実施の形態）
図 2 6 に、本実施の形態の T F T を 使用 し た液晶表示装置 を 示す。 画素ス ィ ツ チ ン グ用 T F T と 画素電極エ リ ア の 部分の 断面、 本実施 の形態の ス イ ッ チ ン グ用 T F T 及び画素 は基本的 に は、 図 2 1 に 示 す も の と 同 じ で あ る 。
た だ し 、 ソ ー ス 電極 と ド レ イ ン 電極の下 部 5 2 、 6 2 は シ リ コ ン と シ リ サ イ ド を 形成す る た め界面 の電気抵抗が減少す る T i で あ り 、 上部 5 1 、 6 1 は、 電気抵抗の 小 さ い アル ミ で あ り 、 更 に反射型の 表示装置 で あ る た め、 画素電極 1 1 は、 ア ル ミ 製 な の が相違す る 。 更 に 、 実際の使用状態で は、 ソ ー ス 電極 5 、 ド レ イ ン 電極 6 及び画 素電極 1 1 の絶縁 と 液晶の 配向 を 兼ねた配向膜がそ れ ら の上部 に形 成さ れ る 。
図 2 7 を 参照 し つ つ 、 こ の液晶 表示装置の製造方法 を 説明す る 。 な お、 基本的 に は 図 2 3 等 に 示 す の と 同 じ で あ る た め 、 要部の み説 明す る 。
下部 ゲ ー ト 電極膜 4 2 0 と 上 部 ゲ ー ト 電極膜 4 1 0 を 形成 す る ( c ) ま で は、 同 じ で あ る 。
( d - 1 ) 上部ゲー ト 電極 4 1 を 、 レ ジ ス ト 1 3 を 使用 して のパ 夕 一ニ ン グで形成す る 。
( d - 2 ) 上部 ゲ ー ト 電極 4 1 の側部 を 、 レ ジ ス ト 1 3 を も 使用 して 陽極酸化す る 。
( d - 3 ) 陽極酸化部 4 1 0 5 、 4 1 0 6 を 有 す る 上部ゲー ト 電 極 4 1 と レ ジ ス ト 1 3 を エ ッ チ ン グス ト ッ ノ 一 と 使用 して 、 食み 出 し部を有 す る 下部ゲ一 ト 電極 4 2 を 形成す る 。
( e ) 上下の ゲー ト 電極 を 注入マ ス ク と して 、 不純物 を 打 ち 込む。 本実施の 形態 に お い て も 、 同様の T F T で構成 さ れ る C 一 M O S イ ン バー 夕 回路等 を 作製 し て 液晶パ ネ ル駆動回路 を ガ ラ ス 基板上 に 製作 し て も 良 い 。 そ の 際、 p チ ャ ネ ル型 T F T を 作製す る 必要があ る が、 上記製造方 法 と 同様の 工程で ボ ロ ン イ オ ン を 注入す る な ど し て p チ ャ ネ ル型 T F T を作製す る こ と がで き る 。
(第 2 — 1 0 の実施の形態）
本実施の形態は、 ソ ー ス 領域側若 し く は ド レ イ ン 領域側 の 一 方 の み L D D構造 と し た も のであ る 。
さ て 、 液晶表示装置の画素部の半導体素子 と し て は、 何 も 両側 と も L D D構造で な く て も 良い場合があ る 。 ま た 、 一 方 の み L D D と す る と 、 半導体素子 の浮遊容量が減少す る た め 、 用 途 に よ っ て は、 そ の 方が好 ま し い場合 も あ る 。 そ こ で、 本実施の形態で は、 図 2 8 の （ a ) に 示 す よ う に 、 フ ォ ト リ ソ グ ラ フ ィ に て 下部 4 2 の ゲー ト 電極の ソ ース 電極側へ のみ l 〜 2 〃 m程度上部の ゲ ー ト 電極 4 3 が 食み出 し た構造 と す る 。 そ し て 、 図 2 8 の （ b ) に 示 す よ う に 、 こ の下で 不純物 イ オ ン を 基板上面 よ り 打 ち 込む。 こ れ に よ り 、 片側 の み L D D の半導体素子が得 ら れる 。
(第 2 — 1 1 の実施の形態）
本実施の形態は、 ゲー ト 電極金属 の酸化 を利用 す る も ので あ る 。 さ て 、 ケ ー ス に よ り 爆発的 に燃焼す る マ グ ネ シ ウ ム ゃ不働態 と な る 金属 を 除 き 、 鉄等多 く の金属は、 通常 は 、 温度 、 圧 力 等一定の 下 では一定の 速度で酸化 す る （例 え ば、 使い捨て カ イ ロ 等は、 こ の現 象あ る い は法則 を 利用 し た も ので あ る ）。 ま た 、 一般 に金属 は酸化す る と 密度が低 く な り 、 更 に そ の分、 体積が増加す る 。
こ の た め、 ゲー ト 電極が金属酸化で チ ャ ネ ル 方 向 に 膨張 し た 部分 は、打 ち 込 ま れ る 不純物イ オ ンへの マ ス ク と し て の効果が低下す る 。 本実施の形態は、 こ の こ と を利用 し た も ので あ る 。
以下、 図 2 9 を参照 しつつ本実施の形態 を 説明 す る 。
( a ) 鉄等 を材料 と して ゲー ト 電極 4 を形成す る 。
( b ) 基板全体を 真空下で 一定温度 に 昇温す る 。 ( c ) ゲー ト 電極 と し て使用 し て い る 鉄の酸化量か ら 定 ま る 酸素 を含有 す る 低圧の空気 を 供給す る 。 こ こ に低圧 と し た の は、 局部的 な 酸化 を 防止す る た めで あ り 、ア ル ゴ ン 等で 稀釈 し た酸素で も 良い。
( d ) ゲー ト 電極の 上面、 側 面 が一定量酸化 さ れ、 0 . 5 〃 01厚 さ 程度の酸化金属膜が上部ゲー ト 電極 4 3 と して （正確 に は、 上部 打ち 込み用 マ ス ク の み と して ） 形成 さ れ る 。 こ の酸化金属膜の形成 に伴い、 ゲー ト 電極の ソ ース 一電極側及び ド レ イ ン 電極側へ酸化金 属膜が食み 出す。
( e ) こ の状態で基板上面 よ り 不純物 を打ち 込む。
( f ) 必要 に応 じ て の酸化膜の除去、 そ の他水素の追い 出 し ゃ ダ ン グ リ ン グボ ン ド の 結合等 を 兼ねて の熱処理で酸化金属粒子の 不揃 い等 に基づ く L D D 領域の不純物注入の不揃い を補償す る 。
以下、 先の実施の形態 と 同様の 手順で L D D 型 — T F T が製造 さ れる 。
本実施の形態で は、 ゲー ト 金属材料は鉄 と し た が、 こ れは ア ル ミ や ク ロ ム あ る い は そ れ ら の合金で も 良 い 。 こ れ ら の場合 に は不働態 を形成す る も の が多 い が、 こ の 場合 に は酸化膜厚 さ は 自 ず と 一定 と な る 。 ま た 、 ケ ース に依 っ て は酸化物の除去 も 不必要 な こ と が多い であ ろ う 。
更 に 、 鉄 を 使用 し た 場合、 不純物注入後、 更 に そ の上面 に ア ル ミ 層 を設け る 等 して も 良い。
更 に ま た 、 ゲ ー ト 電極は上部 が W等 の 高密度金属、 下部がア ル ミ 等の低抵抗金属 で形成 し 、 両者 を 液や電気で 同時あ る いは別個 に 酸 ィ匕 さ せ て も 良 い。 こ の 場合 に は 、 上 部の W等の 高密度金属が水素 の 透過 を 阻止 し 、 下部 の ア ル ミ 等 の低抵抗金属 に よ り 低抵抗が得 ら れ る 。 な お こ の場合、 酸化膜 を 不純物打 ち 込み後 に 除去 すれば、 G O L D構造で な い丄 D D 型 T F T が得 ら れ る 。
{第 3 の発明群 }
(第 3 — 1 の実施の形態）
本実施の形態は、 先の 第 1 の 発 明群及び第 2 の 発明群の L D D 型 T F T 形成の た め の 不純物打 ち 込み に 先立 っ て 、 ゲー ト 電極下部 を 除 く ゲー ト 絶縁膜を 一旦取 り 去 る も ので あ る 。
すな わ ち 、 ゲー ト 絶縁膜が存在 す れば、 そ の分不純物打 ち 込み時 の加速電圧 を 上 げね ば な ら な い が、 こ れ に よ り 、 不純物稀釈用 の水 素が過度 に 加速 さ れ、 マ ス ク と し て 重厚な ゲ一 ト 電極 ま で透過 し、 その下部のチ ャ ネ ル領域の半導体に ま で悪影響 を及ぼす。
ま た 、 ゲー ト 絶縁膜内 で 不純物が横方 向 に 散乱 さ れ、 こ の た め特 に、 チ ャ ネ ル領域 と L D D 領域の境界が不明瞭 と な る 。 ひ い て は、 チ ャ ネ ル領域 l 〃 m 、 L D D 領域が 0 . 2 / m程度 の 小 さ な 半導体 素子で は、 用途 に よ っ て は不都合が生 じかねな い。
ま た 、 ゲー ト 絶縁膜 を 完全 に 均 一 な厚 さ と す る の は 困難で あ り 、 こ れ も 高濃度領域、 L D D 領域 を 問わ ず、 不純物の均一 な注入の 妨 げに な る 。
そ こ で 、 本実施の形態で は 、 不純物打ち 込み時 に ゲー ト 電極直下 部 を除 く ゲー ト 絶縁膜 を 予 め除去 して お く も の で あ る 。 以下、 図 3 0 を参照 しつつ本実施の形態を説明す る 。
( a ) 上部の電極が下部電極 の ソ ー ス 電極側 と ド レ イ ン電極側へ 僅か に 食み 出 す か、 逆 に 図 に 示 す様 に 下部電極 4 2 が上部電極 4 3 の両側 よ り 僅か に食み 出 すか し た ゲー 卜 電極を形成す る 。
( b ) ゲー ト 電極 直下部 を 除 く ゲー ト 絶縁膜 2 5 、 2 6 を 除去す る 。 更 に 、 必要 に応 じ て 、 エ ッ チ ン グで痛 んだ p — S i 膜表面 を 回 復 さ せ る た めの熱処理や、 表面への極 く 薄い絶縁膜の形成を 行 う 。 ( c ) 上部 よ り 不純物 を 打 ち 込む。
( d ) 除去 し た部分の ゲー ト 絶縁膜を再度形成す る 。
以下 、 他の 実施の形態 と 同様の 手順で L D D 型 T F T が製造 さ れ る 。
こ れ に よ り 、 手数はかか る も の の非常 に 優れた L D D型 T F T が 得 ら れた 。
(第 3 — 2 の実施の形態）
本実施の形態は、 先の第 3 — 2 の実施の形態に似 る が、 L D D領 域の形成に ゲ一 ト 絶縁膜を利用 す る も の で あ る 。
以下、 図 3 1 を参照 し つつ本実施の形態 を 説明 す る 。
( a ) ゲー ト 絶縁膜 2 上 に ゲー ト 電極 4 を形成す る 。
( b ) ゲー ト 電極の ソ ース 電極側及び ド レ イ ン 電極側 に 、 素子の 寸法 に も よ る が、 0 . 3 〜 l 〃 m程度食み 出 し た部分 を 除 く ゲー ト 絶縁膜 2 5 4 、 2 6 4 を 除去す る 。 更 に、 必要 に応 じ て 、 露出 し た p — S i 膜の熱処理等 を 行 う 。
な お こ の 際の、 0 . 3 〜 l / m程度食み出 し た 部分 を 除 く ゲー ト 絶縁膜の除去で あ る が、 こ れは ゲー ト 電極 4 を 酸化 さ せ た り 、 金属 め っ き し た り して 例 え ば図 2 9 の （ d ) や図 2 3 の （ f ) に 示 す状 態に し、 こ の状態の ゲー ト 電極 を エ ッ チ ン グマ ス ク と して 絶縁膜を エ ッ チ ン グ除去 し 、 更 に ゲー ト 電極 に付着 して い る 酸化物や め つ き 膜を除去す る こ と に よ り 得 ら れる 。
( c ) 上部 よ り 不純物を打ち込む。
( d ) ゲー ト 絶縁膜 2 を再度形成す る 。
以下、 他の実施の形態 と 同様の手順で L D D 型 T F T が製造 さ れ る 。
こ れ に よ り 、 手数は かか る も の の 非常 に 優 れ た L D D 型 T F T が 得 られた。
{第 4 の発明群 }
(第 4 — 1 の実施の形態）
本実施の形態は、 先の 第 3 — 1 の実施の形態 に お け る 不純物の打 ち込み に 先立 っ て 、 水素 の侵入防止の た め裸の p — S i 膜上 に 予め T i 膜を形成 して お く も ので あ る 。
すな わ ち 、 不純物の注入に 際 して は、 そ の稀釈の た め H 2 が使用 さ れ る 。 こ の た め、 質量が小 さ い た め高度 に 加速 さ れた水素 イ オ ン が、 そ の直径が小 さ い こ と も あ り 半導体層へ高速で 深 く 打 ち 込 ま れ る こ と と な り 、 こ れが半導体の性能へ悪影響 を 及ぼす。 そ の対策 と して 、 ゲー ト 絶縁膜を 取 り 去 っ た状態で 、 半導体上面へ水素 を 吸蔵 す る 性質 に優れ、 し か も 密度が小 さ い た め不純物の 打 ち 込みの 障害 にな ら な い T i 層 を形成 し て 水素 の 半導体層への侵入 を極力 防止 し 併せて ソ ース 電極及び ド レ イ ン 電極形成時 に共 に 半導体層 と 同 じ シ リ コ ン 系材料で あ る た め正確な 深 さ で エ ッ チ ン グ す る の が非常 に 困 難な ゲ一 ト 絶縁膜 と 層 間絶縁膜の穿孔時 に エ ッ チ ン グス ト ッ パ一 の 役を担せ、 更 に ソ ース 電極、 ド レ イ ン 電極 と 半導体層 の 良好な電気 的接触を確保す る の に寄与 さ せ る も のであ る 。
以下、 図 3 2 を参照 しつつ本実施の形態を 説明す る 。
( a ) 上部若 し く は下部の 一 方 の ゲ一 ト 電極の ソ ース 電極側及び ド レ イ ン電極側の端部が、 他部 の ゲ 一 ト 電極の端部 よ り 食み 出 し た ゲー ト 電極 4 2 、 4 3 を形成す る 。
( b ) ゲー ト 電極下部 を 除 く ゲ ー ト 絶縁膜 2 5 、 2 6 を 一旦除去 す る 。
( c ) 全面に、 T i 膜 1 8 を形成す る 。
( d ) 不純物イ オ ン を 上部 よ り 打 ち 込む。 ( e ) ソ ー ス 電極及 び ド レ イ ン 電極 の 下 部 （ 含 む 、 多 少 の 周 辺部 ） と な る 部分 5 2 、 6 2 を 除 き 、 T i 膜 を 除去 す る 。
( f ) ゲ ー ト 絶縁膜 2 を 再度 形成 し 、 更 に 、 層 間 絶縁膜 3 を 形成 す る 。
( g ) ソ 一 ス 電極、 ド レ イ ン 電極 を 形成 す る 位 置 に コ ン タ ク ト ホ — ル 9 を 形成 す る 。 こ の 際、 （ e ) で 残 し た T i 膜或 レ、 は こ の T i が 打 ち 込 み 後 の 熱処理 で シ リ コ ン と 反応 し て 形成 さ れ た p — S i 表 面 部 の チ タ ン シ リ サ イ ド 膜や そ の 上部 の 未反応の T i が エ ッ チ ン グ ス ト ッ ノ 一 と な る 。
( h ) コ ン タ ク ト ホ ー ル に A 1 を 充 た し 、 ソ ー ス 電極 5 と ド レ イ ン 電極 6 を 形成 す る 。
本実施の 形 態 に お い て は 、 ソ ー ス 電極 と ド レ イ ン 電極 は そ の 下 端 に p — S i と の 反応 に よ り T i シ リ サ イ ド が形成 さ れ、 シ リ コ ン 層 と T i シ リ サ イ ド 層 の 界面 の 電気接触が良好 と な る 。 更 に 、 T i シ リ サ イ ド と T i も 界 面 の 電気接触が 良好 で あ り 、 T i 層 上 部 と ア ル ミ と の 界 面 も 同 じ 金属 同 士 な の で 、電 気 的接 触 が 良 好 で あ る 。ま た 、 ゲ ー ト 絶縁膜 が な い 分加速電圧 が低 く 、 こ の 一 方 で T i 層 が水素 を 吸収 す る た め 、 高速 の 水素 イ オ ン に よ る p — S i 層 の 痛 み 、 p — S i 層 へ の水素 の 侵入 も 少 な い 。
そ の 上 、 T i や そ の シ リ サ イ ド は シ リ コ ン 系 物 質 と 化学 的性質 が 異 な る た め 、 絶縁膜 に エ ッ チ ン グ で コ ン タ ク ト ホ ー ル を 穿 け る 際特 に 注意 を し な く て も そ こ で 穿 孔 が停止 す る の で 正 確 な 深 さ と な る 。 ひ い て は 、 p — S i 層 の 厚 さ に エ ッ チ ン グ深 さ に 対 す る 余 裕 が不要 と な り 、 ソ ー ス 電極等 と の p — S i 層 の 接触 も ば ら つ き が な く な る 。 こ の た め、 非 常 に 優 れ た L D D 型 T F T と な っ た 。
{第 5 の 発 明群 } (第 5 — 1 の実施の形態）
本実施の形態は、 ポ ト ム ゲー ト 型 の L D D 構造の半導体素子 に 関 す る 。
ポ ト ム ゲー ト 型 の L D D 構造の 半導体素子 に つ い て も 、 ト ッ プゲ ー ト 型 と の 構造の相違 に も と ず く 制約は有 る も の の、 上述の各発明 群の思想 を 適用 し う る 。
以下、 図 3 3 を参照 しつつ本実施の形態 を 説明す る 。
( a ) 基板上 1 0 に ゲー ト 電極 4 、 ゲー ト 絶縁膜 2 、 p — S i 層 1 を 形成す る 。
( b ) p — S i 層 に 直接若 し く は層間絶縁膜 を形成後、 更 に そ れ ら の 上部 かつ ゲ一 ト 電極直上 に 、 密度の大な金属 か ら な る パ タ ー ン ィ匕 し た下部金属 マ ス ク 4 7 を 形成す る 。
( c ) 下部金属 マ ス ク 4 7 の 上 に 、 ソ ー ス 電極側、 ド レ イ ン電極 側 に端部が多 少食み出 し た 上部金属 マ ス ク 4 8 を め つ き や酸化で形 成す る 。
( d ) 基板上面 よ り 不純物を 打ち 込む。
( e ) 上部 と 下部の金属 マ ス ク を 除去す る 。
以下、 必要の応 じ て の層間絶縁膜の形成後、 コ ン タ ク ト ホールの 形成、 ソ ース 電極 と ド レ イ ン電極の形成を 行 う 。
な お 、 本実施の形態において も 、 層間絶縁膜 を形成せず に上部 と 下部の マ ス ク を形成 し た状態で 更 に T i 膜を 形成 し 、 不純物打ち 込 み後 に ソ ー ス 電極 と ド レ イ ン電極の下端部は T i 膜 を 除去せ ず、 こ れ を コ ン タ ク ト ホール形成時の エ ッ チ ン グ ス ト ッ ノ 一 と して使用 も 良い。 こ れ に よ り 、 先の 4 — 1 の実施の形態 と 同 じ く 両電極部で の 良好な電気的接触の確保 も 可能 と な る 。
(第 5 — 2 実施の形態） 本-実施の形態は、 先 の 5 — 1 の実施の形態 に お い て 、 マ ス ク を精 度良 く 形成す る た め、 ガ ラ ス 基板 に既 に 形成 さ れて い る ゲー ト 電極 を利用 す る も ので あ る 。
以下、 図 3 4 を参照 しつつ本実施の形態を 説明す る
( a ) 基板上 に 、 T a や A g 等 の 高密度金属 か ら な る ゲー ト 電極
4 、 ゲー ト 絶縁膜 2 、 p — S i 層 を順 に形成す る 。
( ) 基板上 に、 感光性樹脂層 4 9 を形成す る 。
( c ) 基板の背面 よ り ゲー ト 電極 を マ ス ク と し て 光や紫外線あ る いは X線を照射 し、 感光性樹脂を露光 さ せ る 。
なお こ の際、 p — S i で あ る た め光や紫外線は 散乱 さ れ る こ と な く そ の ま ま 透過 し易 い 。 ま た X 線の 照射の場合 に は、 現時点で は、 レ ン ズ の製作等が困難な の で 、 紫外線 に 比較 し て 基板か ら 多少距離 を 置い て 照射す る （ X 線源 を 設 け る ） の が好 ま し い 。 な お ま た 、 各 電磁波の強度や波長は、 吸収 に よ り 減衰 に大 き く 影響 す る 基板の材 質や厚 さ 、 樹脂の感光性等 を 考慮す る のは勿論で あ る 。
さ て 、 こ の状態の基板は、 4 8 c m 角程度、 そ の厚 さ は せいぜい 1 m m で あ る 。 こ の た め、 基板 上 の ゲー ト 電極の位置 に 無関係 に 、 基板上ゲ一 ト 電極直上 に あ る 部分の樹脂のみ露光 さ れ る 。
( d ) 加熱 に よ る 現像等 の後、 露光 し た部分の樹脂 4 9 1 を除去 して 、 基板上面に下部マ ス ク 金属膜 4 7 0 を形成す る 。
( e ) 露光 し な か っ た 部分の 樹脂膜 4 9 を そ の 上部の 下部マ ス ク 金属膜 4 7 0 と も ど も 除去す る 。 こ れ に よ り 、 露光 し た 部分の樹脂 が有 っ た部分のみ、 下部マ ス ク 金属膜 4 7 が残 る こ と と な る 。
( f ) 電気 メ ツ キ に よ り 、 露光 し た 部分の樹脂後の下 部マ ス ク 金 属膜 4 7 の側 面 と 上 面 に 所定 の 材料、 厚 さ の 上部 マ ス ク 金属膜 4 8 を形成す る 。 ( g ) 不純物 を 基板上面 よ り 打ち 込む。
( h ) 上部 と 下部の金属マ ス ク を 除去す る 。
以降、 層間絶縁膜の形成、 コ ン タ ク ト ホー ル の形成、 ソ ース 電極 と ド レ イ ン電極の形成がな さ れる 。
な お、 本実施の形態の 変形例 と し て 、 導電性感光性樹脂 （現時点 で は、 両樹脂の混合物） を使用 して 、 ゲー ト 電極上部の感光 し な か つ た 部分の樹脂のみ打ち 込みマ ス ク と して 残 し、 更 に そ の側部 に 多 少時間はかか る で あ ろ う が金属 を め つ き し て L D D 形成用 の マ ス ク と して も 良い。
(第 5 — 3 実施の形態）
本実施の形態は、 ゲー ト 電極 を シ リ サイ ド ゃ 少 く も 1 層 の シ リ サ ィ ド層 を 有す る 多層で形成す る も ので あ る 。
た だ し、 製造方法 自 体は既に 説明 し た も の と 基本的 に は異な ら な いので、 そ の説明は省略す る 。 ま た構造 も 特 に複雑で な い ので 、 専 用 の図は省略 し、他の 実施の形態の 図 を 流用 し て 示 す。図 3 3 の（ a ) は シ リ サ イ ド の ゲー ト 電極の場合で あ り 、 同 （ e ) は上部 に金属電 極 4 1 4 と 下部の シ リ サイ ド 電極 4 1 3 の場合で あ る 。
なお、 こ の 変形例 と して 、 ヒ ロ ッ ク 発生防止の た め に 、 下向 き に 凹の上部 シ リ サイ ド 電極 と ガ ラ ス 基板 と で 下部 ア ル ミ 電極を 包む様 に して も 良いであ ろ う 。
{第 6 の発明群 }
本発明群は、 L D D で な い 、 従 っ て 上下 の ゲ ー ト 電極の 一方 が他 方 に対 して 食み 出 し部 を 有 さ な い の を 除け ば、 第 1 か ら 第 4 で の 発 明群 と 同 じ で あ る 。 こ の た め、 わ ざわ ざの 専用 の 図 面 を 使用 して の 説明は省略す る 。
(第 6 — 1 の実施の形態） 図 - 3 0 の （ a ) 〜 （ e ) に お け る 上部の ゲー ト 金属 4 3 と 下部の ゲー ト 金属 4 2 が、 本図 と 異 な り チ ャ ネ ル 方 向長 さ が等 し く 、 ひ い て は 食み 出 し 部がな い様 に 、 丁度図 2 3 の （ b ) に お け る 1 3 と 4 1 の様 に 、 ド ラ イ エ ッ チ ン グで 一 度 に形成 さ れ る 。 こ の際、 上部の ゲー ト 金属 4 3 と 下部の ゲー ト 金属 4 2 の 一方 は電気抵抗の小 さ い ア ル ミ 合金で あ り 、 他方は水素への マ ス ク 効果の 大 き い タ ン グス テ ン で あ る 。
本実施の 形態で は、 ゲ一 ト 絶縁膜がな い た め打 ち 込み電圧がそ の 分低い こ と も あ り 、 優れた T F T と な っ た 。
{第 7 の 発明群 }
(第 7 — 1 の実施の形態）
本実施の形態は、 基板上 に 特性の 異 な る 複数の種類の L D D 型 T F T を 形成す る も ので あ る 。
液晶表示装置の駆動回路部 と 画素等で は、 L D D 型 T F T に要求 さ れ る 特性が相違す る 等の た め、 用 途 に よ っ て は基板上の特定の位 置 に 特定 の性 質 を 有 す る L D D 型 T F T の形成が必要 と な る 。 こ の 場合、 半導体素子の 寸法、 チ ャ ネ ル領域の 長 さ 等は、 フ オ ッ ト ソ ン グ ラ フ ィ に お け る マ ス ク の孔の 寸法 を 場所 に応 じ た も の と すれば良 い o
次 に 、 L D D 部で あ る が、 本実施の形態で は、 下部の ゲー ト 電極 に メ ツ キ に よ り 上部の ゲー ト 電極 を 形成す る 場合、 メ ツ キ の時間や 電圧、 メ ツ キ す る 金属 の種類 を 基板上の場所 に応 じ て 変化 さ せ る も ので あ る 。
本実施の形態で は、 制御の 容易性の も と 、 上部の ゲー ト 電極形成 の厚 さ が大 き な場合、 メ ツ キ時間 を 長 く す る こ と に よ り 所望の L D D 領域長 さ の T F T を 得た 。 こ れ ら の様子の 一部 を 概念的 に 図 3 5 に 示 す。 本図 の （ a ) は場 所に よ り 電圧 を 変 え る 場合で あ り 、 （ b )は タ イ マ 一ス ィ ツ チ を使用 して場所 に よ り 時間 を 変え る 場合で あ る 。
なお、 本実施の形態の変形例 と し て 、 多 少手間がかか る が、 場所 毎に メ ツ キ液の濃度や金属 の種類 を 変 え て 行 っ て も 良い。こ の場合、 L D D 部の長さ は、 異 な る が、 不純物打 ち 込み時の マ ス ク と して の 能力は、 ほぼ同 じ と す る こ と も 可能で あ る 。
(第 7 — 2 の実施の形態）
本実施の形態は、 基板上の形成位置 に応 じ た 特性の L D D 型 T F T を形成す る の は、 先の実施の形態 と 同 じ で あ る が、 そ の手段 と し て 不純物打 ち 込み後 に L D D 部直上の 部分の ゲー ト 電極 を 除去す る も ので あ る 。
以下、 図 3 6 を参照 しつつ、 本実施の形態を説明す る 。
( a ) 一応、 基板 1 0 上に L D D半導体 T F Tが形成さ れ る 。 ( b ) 不純物打 ち 込み後、 食み 出 し 部 を 除去 し な い部分 に の み レ ジ ス ト 層 1 3 1 0 を形成す る 。
( c ) 食み 出 し部 を 形成す る 金属 を 酸素、 フ ッ 素等 を使用 す る ド ラ イ エ ッ チ ン グで 除去す る 。 従 っ て 、 こ の部分で は下部の ゲ一 ト 電 極が食み出 し て い る な ら ば、 上部の ゲー 卜 電極が そ の下部の ゲ一 ト 電極を エ ッ チ ン グガス か ら 保護す る 。
ま た 、 上部の ゲー ト 電極が下 部の ゲ一 ト 電極 に 対 し て 食み 出 し て レ、 る な ら ば、 上部の ゲー ト 電極は全て 除去 さ れ る こ と と な る 。 本図 で は、 液晶表示装置 の 画素 部 の みが 、 ゲー ト 電極の 一部が除去 さ れ る こ と と な る 。
以下層間絶縁膜の形成、 コ ン タ ク ト ホー ル の形成、 ソ ー ス 電極 と ド レ イ ン電極の形成がな さ れ る 。 (第 7 — 3 の実施の形態）
本実施の形態は、 上部 も し く は下部の ゲ一 ト 電極の所定量の食み 出 し量 を 場所 に応 じ て 変化 さ せ る た め上部又は下部の電極 を 、 他方 の電極 に 対 し て 食み 出 し て 形成す る の に使用 す る フ オ ッ ト ソ ン グ ラ フ ィ 用 の マ ス ク の孔の寸法 を 場所 に よ り かえ て い る も ので あ る 。
こ の た め、 フ ォ ト リ ソ グ ラ フ ィ の マ ス ク の孔は最初か ら 基板上の 場所 に応 じ た L D D 型 T F T の形成に あわせ た も の と な っ て い る 。 た だ し、 そ の様な マ ス ク やそ の様な マ ス ク を使用 し て の 素子の製造 方法 自 体は既 に 説明 し た も の と 基本的 には異な ら な い の で 、 そ の説 明は省略す る 。 ま た構造 も 特に複雑で な いの で 、 図示は省略す る 。
以上、 本発明 を 幾つ かの そ の実施の形態に基づ い て 説明 し て き た が、本発明は何 も こ れ ら に 限定 さ れ な い の は 勿 論で あ る 。すな わ ち 、 例え ば以下の よ う に して も よ い。
1 ) 用 途は、 液晶型テ レ ビ ジ ョ ン受像機、 ワ ー ド プ ロ セ ッ サ一等 の液晶表示装置以外、 例 え ば E Lデ ィ ス プ レ イ で あ る 。
2 ) 半導体材料 と し て 、 S i 以外 に 、 S i — G e 、 S i — G e — C等を使用 して い る 。
3 ) 第 1 — 3 の実施の形態に お いて 、 （ b ) の ノ 夕 一 ン化 さ れた ァ モ ル フ ァ ス シ リ コ ン層の上部 に金属薄膜を チ ヤ ネ ル領域方 向 の長さ が長い よ う に形成 し た段階で、 不純物イ オ ン を 打 ち 込み、 し か る 後 ア モ ル フ ァ ス シ リ コ ン と 金属薄膜 と の化学反応 に よ る シ リ サ イ ド 層 の形成 と ポ リ シ リ コ ン の 熱処理 と を 兼 ね て 基板 毎 5 5 0 ° (： 〜 6 5 0 °Cで約 2 0 分程度の加熱を行な う よ う に して い る 。
4 ) 第 1 — 3 の実施の形態 に おい て （ a ) の ア モ ル フ ァ ス シ リ コ ン に換え て シ リ サ イ ド 膜 を形成 し、 更 に （ b ) と 同 じ く ノ タ ー ン化 し、 こ の上 に金属膜 を シ リ サイ ド を 完全 に 覆 う よ う に 多 少食み 出 し て 形-成す る 。 し か る 後、 （ c ) の 工程 を 経 る こ と な く 不純物の注入 を 行な う よ う に して い る 。
5 ) 図 3 や図 4 に 示 すゲー ト 電極の チ ャ ネ ル 方 向 断面は、 末 （下） 拡が り の台形で な く 、 長方形 と して い る 。
6 )パ ネ ル の形成に お いて 、い ずれかの ゲ一 ト 電極用 膜の形成は、 反射板、 画素電極等の形成を も 兼ねて い る 。
7 ) ボ ト ム ゲー ト の場合、 基板側 か ら の樹脂の露光の際 に、 半導 体層は極力薄 く し 、 ま た絶縁膜 を 透光性樹脂 と し、 こ れ ら に併せて あ ま り 短波長の電磁波を使用 し な い よ う に して い る 。
8 ) L D D 型 の T F T は、 そ の特性 を 変 え る 等 の た め、 上下 の電 極はチ ャ ネ ル 方 向 に 同 じ 長 さ と し て お り 、 ま た こ の た め G O L D構 造でな く な っ て い る 。 産 業 上 の 利 用 可 能 性 以上の説明で 判 る よ う に 本発 明 に よ れば、 L D D構造 を 有 し、 か つ、 ソ ー ス 領域、 低濃度不純物領域、 チ ャ ネ ル領域、 ド レ イ ン 領域 を 自 己整合的 に形成す る こ と が で き る 薄膜 ト ラ ン ジ ス タ を実現で き る 。 よ っ て 、 O F F 電流の低減 を 図 り 、 且つ O N電流の低下 を 抑 え る こ と がで き る 。 ま た 、 自 己整合的構造で あ る た め、 寄生容量 を 小 さ く す る こ と がで き、 そ のため微細化が可能 と な る 。
ま た、 ポ ト ム ゲー ト 型の半導体素子 に も 適用 し う る 。
ま た、 L D D構造を 有 さ な く て も 、優れ た 半導体素子 を得 ら れ る 。 ま た 、 一枚の基板の 各部 に 場所 に 応 じ た 特性 を 有 す る L D D 型 T F T を形成可能 と な る 。

Claims

請 求 の 範 囲
1 . 基板上 に 形成 さ れた ソ ー ス 領域、 ド レ イ ン領域、 ゲー ト 領域を 有 す る 半導体層 と 、 ゲー ト 絶縁膜 と 、 ソ ー ス 電極 と 、 ド レ イ ン電極 と 、 ゲー 卜 絶縁膜上 に形成 さ れ た ゲ一 ト 電極 と を 有 す る 半導 体素子 において、
上記ゲ一 ト 電極は、
シ リ サ イ ド 薄膜 と 金属薄膜か ら な る 上下の 2 層 か ら な り 、 更 に 一 方の薄膜は他方 の薄膜の ソ ース 電極側、 ド レ イ ン電極側の 少 く も 一 方 に少 し食み 出 し て 形成さ れ た L D D 形成マ ス ク 兼用 ゲー ト 電極で あ り 、
上記半導体層は、
前記 L D D 形成マ ス ク 兼用 ゲ ー ト 電極 を 注入マ ス ク に して 不純物 イ オ ン を 打 ち 込 ま れた め、 上記 シ リ サ イ ド 薄膜及び上記金属薄膜の 位置 と 不純物イ オ ン の打ち 込み 方 向 か ら 定 ま る ゲー ト 電極位置対応 領域に形成 さ れた L D D 領域 を 有 し て い る こ と を 特徴 と す る 半導体 素子。
2 . 基板上 に形成 さ れた ソ ー ス 領域、 ド レ イ ン領域、 ゲー ト 領域を 有 す る 半導体層 と 、 ゲー ト 絶縁膜 と 、 ソ ー ス 電極 と 、 ド レ イ ン電極 と 、 ゲ 一 ト 絶縁膜上 に 形成 さ れた ゲ一 ト 電極 と を 有 す る 半導 体素子 において 、
上記ゲ一 ト 電極は、
上下 の シ リ サ イ ド 薄膜か ら な り 、 更 に 一方 の 薄膜は他方の薄膜の ソ ー ス 電極側 、 ド レ イ ン電極側 の 少 く も 一方 に 少 し食み出 して形成 さ れた L D D 形成マ ス ク 兼用 ゲ一 ト 電極で あ り 、
上記半導体層は、
前記 L D D 形成マ ス ク 兼用 ゲ ー ト 電極 を 注入 マ ス ク に して 不純物 イ オ ン を 打 ち 込 ま れ た め、 上記 シ リ サ イ ド 簿膜及び上記金属薄膜の 位置 と 不純物 ィ オ ン の打ち 込み 方 向 か ら 定 ま る ゲ一 ト 電極位置対応 領域に 形成 さ れた L D D 領域を 有 し て い る こ と を 特徴 と す る 半導体 素子。
3 . 基板上 に形成 さ れた ソ ー ス 領域、 ド レ イ ン領域、 ゲー ト 領域を 有 す る 半導体層 と 、 ゲー ト 絶縁膜 と 、 ソ ー ス 電極 と 、 ド レ イ ン 電極 と 、 ゲ ー ト 絶縁膜上 に形成 さ れ た ゲ一 ト 電極 と を 有 す る 半導 体素子 に おいて 、
上記ゲ一 ト 電極は、
少 く も シ リ サ イ ド 薄膜 と 金属薄膜 と シ リ コ ン 薄膜を 有 す る 多層か ら な り 、 更 に 不純物注入時の マ ス ク と して は 中央部が最 も 厚 く 、 両 端部が最 も 薄 く 、 そ の 中間部は 中 間の厚 さ 若 し く は 更 に 両側 よ り 中 央側へ 向 か っ て 除々 に厚 く な る 多段 L D D 形成マ ス ク 兼用 ゲー ト 電 極であ り 、
上記半導体層は、
前記多段 L D D 形成マ ス ク 兼用 ゲー ト 電極 を 注入マ ス ク に し て 上 方 よ り 不純物ィ オ ン を 打ち込 ま れた め、 上記マ ス ク 厚 さ と 不純物 ィ オ ン の打 ち 込み方 向 か ら 定 ま る 位置 に形成 さ れ た 多段の L D D 領域 を有す る こ と を特徴 と す る 半導体素子。
4 . 基板上 に 形成 さ れ た ソ ー ス 領域、 ド レ イ ン領域、 ゲー ト 領域を 有 す る 半導体層 と 、 ゲー ト 絶縁膜 と 、 ソ ー ス 電極 と 、 ド レ イ ン電極 と 、 ゲ一 ト 絶縁膜上 に形成 さ れ た ゲ一 ト 電極 と を 有 す る 半導 体素子 において 、
上記ゲー ト 電極は、
高融点金属薄膜か ら な る層 と 、
シ リ サイ ド 溥膜か ら な る 層 と 、 前記高融点金属薄膜層 と 前記 シ リ サ イ ド 薄膜層 に 囲 ま れた ア ル ミ 二 ゥ ム 簿膜か ら な る 層 と を 有 し 、 更 に マ ス ク 厚 さ と し て は、 中央部 が最 も 厚 く 、 両端部が最 も 薄 く な る L D D マ ス ク 兼用 含中 間ア ル ミ 層ゲー ト 電極であ り 、
上記半導体層は、
前記 L D D マ ス ク 兼用含 中 間ア ル ミ 層 ゲー ト 電極 を 注入マ ス ク に して 上方 よ り 不純物イ オ ン を打 ち 込 ま れた め、 上記マ ス ク 厚 さ と 不 純物の打 ち 込み方 向か ら 定 ま る 位置 に形成さ れた 単段若 し く は多段 の L D D 領域を有す る L D D 半導体素子で あ る こ と を 特徴 と す る 半 導体素子。
5 . 前記 シ リ サ イ ド 薄膜は、
チ タ ン シ リ サ イ ド 、 コ ノ、 ' ル ト シ リ サ イ ド 、 ニ ッ ケ ル シ リ サ イ ド 、 ジ ル コ ニ ウ ム シ リ サ イ ド 、 モ リ ブデ ン シ リ サ イ ド 、 ノ ラ ジ ウ ム シ リ サイ ド 、 白 金 シ リ サイ ド の群 よ り 選択 さ れ た特定材料 シ リ サイ ド 薄 膜で あ る こ と を 特徴 と す る 請求項 1 、 請求項 2 、 請求項 3 若 し く は 請求項 4 記載の半導体素子。
6 . 前記少 く も 1 の金属薄膜若 し く は 高融点金属薄膜は、 構成す る 金属元素が、 前記 シ リ サ イ ド を構成す る 金属元素 と 同一 の 同一材料金属薄膜で あ る こ と を 特徴 と す る 請求項 5 記載の半導体 素子。
7 . 前記半導体素子は、
上記 ソ ー ス 電極 と 上記 ソ ース 領域の接触部及び上記 ド レ イ ン 電極 と 上記 ド レ イ ン領域の接触部 と に 、 前記ゲー ト 電極の シ リ サ イ ド 薄 膜 と 同 じ材質の シ リ サ イ ド 薄膜層 を 有 し て い る こ と を 特徴 と す る 請 求項 1 、 請求項 2 、 請求項 3 若 し く は請求項 4 記載の半導体素子。
8 . 前記半導体素子は、 上記 ソ ー ス 電極 と 上記 ソ ース 領域の接触部及び上記 ド レ イ ン電極 と 上記 ド レ イ ン 領域の接触部 と に、 前記ゲー ト 電極の シ リ サ イ ド 薄 膜 と 同 じ材質の シ リ サ イ ド 簿膜層 を 有 し て い る こ と を 特徴 と す る 請 求項 5 記載の半導体素子。
9 . 前記半導体素子は、
上記 ソ 一 ス 電極 と 上記 ソ ー ス 領域の接触部及び上記 ド レ イ ン 電極 と 上記 ド レ イ ン領域の接触部 と に、 前記ゲー ト 電極の シ リ サ イ ド 薄 膜 と 同 じ材質の シ リ サ イ ド 薄膜層 を 有 し て い る こ と を 特徴 と す る 請 求項 6 記載の 半導体素子。
1 0 . 基板上所定位置 に 半 導体層 を形成 し 更 に形成 さ れ た こ の半導体層上 に ゲー ト 絶縁膜を 形成す る 基本形成ス テ ッ プ と 、 上記形成さ れた ゲー ト 絶縁膜上 に 少 く も シ リ サ イ ド 薄膜層 を 一層 含む複数層 を 有 し、 更 に 少 く も 1 の層は他の層 の ソ ース 電極、 ド レ イ ン電極の 少な く も 1 の 方向 に食み出 し こ の た め不純物打 ち 込み時 の マ ス ク と し て 中央部が最 も 厚 く 、 ソ ース 電極、 ド レ イ ン電極の 少 な く も 1 の 方 向 に は食み 出 し た 方 向 の順 に 薄 く な る 構造の不純物打 ち 込み時の マ ス ク を 兼ねた ゲ一 ト 電極 を形成す る ゲ一 ト 電極形成ス テ ツ プ と 、
上記形成さ れた ゲー ト 電極 を 注入マ ス ク と して 上記半導体層 に 不 純物イ オ ン の打ち 込み を行 っ て 、 マ ス ク が全 く 存在 し な い た め不純 物イ オ ン の打 ち 込み量の多 い ソ ー ス 領域及び ド レ イ ン 領域、 食み 出 し部のみがマ ス ク と な る た め不純物イ オ ン の注入が少な い L D D 領 域並びに 全薄膜層がマ ス ク と な る た め不純物ィ オ ン の打 ち 込みがな さ れな いチ ャ ネ ル領域 と か ら な る L D D 構造 を 有 す る 半導体層 を 形 成す る 打 ち 込みス テ ッ プ と を 有 し て い る こ と を 特徴 と す る 半導体素 子の製造方法。 - 1 1 . 基板上所定位置 に 半導体層 を 形成 し、更 に形成 さ れ た こ の半導体層上 に ゲー ト 絶縁膜を形成す る 基本形成ス テ ッ プ と 、 上記形成 さ れた ゲ一 ト 絶緣膜上部 に 多層構造の ゲー ト 電極の下部 層 と し て の シ リ コ ン 薄膜若 し く は金属薄膜を形成す る 下部薄膜形成 ス テ ッ プ と 、
上記形成 さ れた 下部薄膜を 完全 に覆 う だ けで な く チ ャ ネ ル領域方 向 に 食み 出 し 部 を 有 す る よ う に上部層 と し て の金属薄膜若 し く は シ リ コ ン 薄膜を 形成 し て 、 上下層で材料の異 な る ゲ一 ト 電極 を 一応形 成す る ゲ一 ト 電極形成ス テ ッ プ と 、
上記ゲー ト 電極の形成 さ れ た基板を所定の温度 に 晒 して 、 上記 シ リ コ ン 薄膜 と 上記金属薄膜 と を反応 さ せ る こ と に よ り 、 両層 の界面 部に シ リ サイ ド 層 を 形成す る シ リ サイ ド 層形成ス テ ッ プ と 、
上記ゲ一 ト 電極形成ス テ ッ プに て 一応形成 さ れた ゲ一 ト 電極若 し く は上記 シ リ サイ ド 層形成ス テ ッ プにて 形成さ れ た シ リ サ イ ド層 を 含むゲー ト 電極 を マ ス ク と して 不純物イ オ ン の打 ち 込み を 行 っ て 、 マ ス ク が全 く 存在 し な い た め不純物イ オ ン の打 ち 込み量の 多 い ソ 一 ス 領域及び ド レ イ ン 領域、 上記食み 出 し部の み が マ ス ク と な る た め 不純物イ オ ン の打ち 込み量の少 な い L D D 領域並びに 上記上下の 2 層が重な る た め不純物イ オ ン の打ち 込みがな さ れ な い チ ャ ネ ル領域 と か ら な る L D D 構造の半導体層 を形成す る 打 ち 込み ス テ ッ プ と を 有 して い る こ と を 特徴 と す る 半導体素子の製造方法。
1 2 . .前記打 ち 込みス テ ッ プ に先立 っ て
上記ゲ一 ト 電極下部 に位置す る 部分 を 除 く 上記 ゲ 一 ト 絶縁膜を一 旦除去す る ゲー ト 絶縁膜一部除去ス テ ッ プ と 、
前記打ち 込み ス テ ッ プ終 了後 に、 一旦ゲー ト 絶縁膜 を 除去 し た部 分に ゲー ト 絶縁膜を 再度形成す る ゲー ト 絶縁膜再形成ス テ ッ プ と を 有 して い る こ と を特徴 と す る 請求項 1 0 若 し く は 請求項 1 1 記載の 半導体素子の製造方法。
1 3 . 基板上 に ノ タ ー ン 化 し て 配列 さ れ た ト ツ プゲ ー ト 型 の L D D 構造を有す る 薄膜半導体素子の製造方法であ っ て 、
基板上のパ タ ー ン化 さ れた 半導体層 の 上部 に 形成 さ れた ゲー ト 絶 縁膜上 に所定形状の下部の ゲ一 ト 電極 を 形成す る 下部ゲー ト 電極形 成ス テ ッ プ と 、
上記形成さ れた下部ゲ一 ト 電極 を 利用 し て 、 ゲ一 ト 電極が そ の ソ —ス 電極側 と ド レ イ ン 電極側 の 少 く も 一 方端 に 中央に 比較 し て 不純 物打 ち 込み時 に マ ス ク 能力 の 劣 る 側部 を 有 す る こ と と な る 形状 に な る 様 に 上部の ゲ一 ト 電極 を 下 部 の ゲ ー ト 電極 に 密接 して 形成す る 上 部ゲー ト 電極形成ス テ ッ プ と 、
前記両 ス テ ッ プに よ り 上記 ソ ース 電極側、 ド レ イ ン電極側の少 く も 一方 の側 に 中 央部 に 比較 し て マ ス ク 能力 の 劣 る 側部 を 有す る こ と と な る ゲー ト 電極 を マ ス ク と し て 使用 し て 、 上記半導体層 に不純物 を 打 ち 込む不純物打 ち 込み ス テ ッ プ と を 有 し て い る こ と を特徴 と す る ト ツ プゲー ト 型の L D D 構造の薄膜半導体素子の製造方法。
1 4 . 基板上 に ノ タ ー ン ィ匕 し て 配歹 ij さ れ た ト ッ プゲー ト 型 の L D D 構造を有す る 薄膜半導体素子の製造方法で あ っ て、
基板上のパ タ ー ン化 さ れ た 半導体層 の 上部 に 形成 さ れた ゲー ト 絶 縁膜上 に所定形状の 下部の ゲー ト 電極 を形成す る 下部ゲ一 ト 電極形 成ス テ ッ プ と 、
上記形成 さ れ た下部 ゲー ト 電極 を マ ス ク と し て 、 上記半導体層 に 不純物を軽 く 打ち込む不純物軽打 ち 込みス テ ッ プ と 、
前記不純物軽打 ち 込み ス テ ッ プの 終 了 後、 上記下部ゲ一 ト 電極 を 利 用 し て そ の 上部 に 、 そ の ソ ー ス 電極側及び ド レ イ ン電極側の 少 く も一-方 の側 に 食み 出 し た 部分 を 有 す る 上部 ゲ一 ト 電極 を 密接 し て形 成す る 上部ゲ ー ト 電極形成ス テ ッ プ と 、 前記下部ゲー ト 電極形成 ス テ ッ プ と 上部ゲ一 ト 電極形成ス テ ッ プに て 形成 さ れ た 、 上下 2 段 構造の ゲ一 ト 電極 を マ ス ク と し て 使用 して 、 上記半導体層 に 不純物 を 打 ち 込む不純物打 ち 込み ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る ト ッ プゲ一 ト 型の L D D 構造の薄膜半導体素子の製造方法。
1 5 . 前記上部ゲー ト 電極形成ス テ ッ プは、
下部ゲ一 ト 電極 を 一 方の電極 と して所定の金属 を メ ツ キ に よ り 付 着 さ せ る メ ツ キ利 用 L D D 部用 マ ス ク 形成ス テ ッ プで あ る こ と を 特 徴 と す る 請求項 1 3 若 し く は請求項 1 4 記載の ト ツ プゲー ト 型の L D D 構造の 薄膜半導体素子の製造方法。 1 6 、 前記 メ ツ キ 利用 L D D 部用 マ ス ク 形成ス テ ッ プは、
め っ き と し て 、 電界め つ き 若 し く は無電界め つ き で 行 う 所定め つ き利用 L D D 部用 マ ス ク 形成ス テ ッ プで あ る こ と を 特徴 と す る 請求 項 1 5 記載の ト ッ プゲー ト 型の L D D 構造の 薄膜半導体素子の製造 方法。
1 7 . 前記上部ゲー ト 電極形成ス テ ッ プは、
上下 の 密接 し て 形成さ れた 上部ゲ一 ト 電極形成用膜 と 下部ゲ一 ト 電極形成用膜 と を 下部ゲー ト 電極の形状に 同時 に エ ッ チ ン グす る ェ ツ チ ン グ小 ス テ ッ プ と 、
エ ッ チ ン グ さ れ た 上部の ゲー ト 電極形成用膜を 陽極酸化 す る 陽極 酸化小 ス テ ッ プ と を 有 して レ、 る こ と を特徴 と す る 請求項 1 3 記載の ト ッ プゲ一 ト 型の L D D 構造の 薄膜半導体素子の製造方法。
1 8 . 前記上部ゲー ト 電極形成ス テ ッ プは、
下部ゲー ト 電極 を 所定の物体 に晒 して 反応 さ せ 、 そ の ソ ー ス 電極 側、 ド レ イ ン 電極側 の 少 く も 一 方 に 、 反応 に よ り 生 じ た 密度の低い 化合物か ら な る 側部 を 形成す る 反応利用 L D D 部用 マ ス ク 形成ス テ ッ プで あ る こ と を 特徴 と す る 請求項 1 3 若 し く は 請求項 1 4 記載の ト ッ プゲ一 ト 型の L D D 構造の薄膜半導体素子の製造方法。
1 9 . 基板上 に ノ 夕 一 ン ィ匕 し て 配列 さ れ た ト ヅ プゲ一 ト 型 の L D D 構造 を 有 す る 薄膜半導体素子の製造方法で あ っ て 、
基板上のパ タ ー ン 化 さ れ た 半導体層の上部 に 形成 さ れた ゲー ト 絶 縁膜上 に 所定形状の 下部の ゲー ト 電極 を形成す る 下部ゲー ト 電極形 成ス テ ッ プ と 、
上記形成 さ れ た 下部ゲー ト 電極上 に、 少 く も フ ォ ッ ト ソ ン グ ラ フ ィ と エ ッ チ ン グ を 使用 す る こ と に よ り 、 下部ゲー ト 電極の ソ ース 電 極側 と ド レ イ ン 電極側 の 少 く も 一方 の端部が食み 出 る こ と と な る 上 部ゲ一 ト 電極 を 密接 して形成す る 上部ゲー ト 電極形成ス テ ッ プ と 、 前記両 ス テ ッ プ に よ り 上記ソ ース 電極側、 ド レ イ ン電極側の 少 く も 一方 の側 に 中 央部 に 比較 し て マ ス ク 能力 の 劣 る 側部 を 有 す る こ と と な る ゲ 一 ト 電極 を マ ス ク と して 使用 して 、 上記半導体層 に 不純物 を 打 ち 込む 不純物打 ち 込みス テ ッ プ と を 有 し て い る こ と を 特徴 と す る ト ッ プゲ一 ト 型 の L D D 構造の薄膜半導体素子の製造方法。
2 0 . 基板上 に ノ タ ー ン 化 し て 配列 さ れ た ト ッ プゲー ト 型 の L D D 構造 を 有 す る 薄膜半導体素子の製造方法で あ っ て 、
基板上の パ タ ー ン 化 さ れた 半導体層 の上部 に形成 さ れた ゲー ト 絶 緣膜上 に所定形状の下部の ゲ一 ト 電極 を形成す る 下部 ゲ一 ト 電極形 成ス テ ッ プ と 、
上記形成 さ れ た 下部ゲー ト 電極 を マ ス ク と し て 、 上記半導体層 に 不純物 を 軽 く 打 ち 込む不純物軽打ち 込みス テ ッ プ と 、
前記不純物軽打 ち 込みス テ ッ ブの終 了後、 上記下部ゲ一 ト 電極上 に 、 少 く も フ ォ ッ ト ソ ン グ ラ フ ィ と エ ッ チ ン グ を 使用 す る こ と に よ り 、 下部ゲー ト 電極の ソ ー ス 電極側及び ド レ イ ン 電極側の少 く も一 方 の端部が食み 出 る こ と と な る 上部ゲー ト 電極 を 密接 して 形成す る 上部ゲー ト 電極形成ス テ ッ プ と 、
前記下部ゲー ト 電極形成ス テ ッ プ と 上部 ゲー ト 電極形成ス テ ッ プ に て 形成 さ れ た 、 上下 2 段構造の ゲー ト 電極 を マ ス ク と して 使用 し て 、 上記半導体層 に 不純物 を 打 ち 込む不純物打 ち 込みス テ ッ プ と を 有 し て い る こ と を 特徴 と す る ト ッ プゲー ト 型の L D D 構造の 簿膜半 導体素子の製造方法。
2 1 . 前記上部ゲー ト 電極形成ス テ ッ プの終 了後、前記不純 物打 ち 込み ス テ ッ プに 先立 っ て 、 マ ス ク と して 使用 す る 2 段構造の ゲ一 ト 電極下部の ゲー ト 絶縁膜 を 一 旦除去す る ゲー ト 絶縁膜除去ス テ ツ プ と 、
前記不純物打 ち 込みス テ ッ プの後 に 、 上記ゲ一 ト 絶縁膜を 除去 し た 部分の 半導体層上部 に再度 ゲ一 ト 絶縁膜を形成す る ゲ一 ト 絶縁膜 再形成ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る 請求項 1 3 、 請求 項 1 4 、 請求項 1 9 若 し く は 請求項 2 0 記載の ト ッ プゲー ト 型の L D D 構造の薄膜半導体素子の製造方 法。
2 2 . 前記上部ゲ一 ト 電極形成ス テ ッ プの終 了後、前記不純 物打 ち 込み ス テ ッ プに 先立 っ て 、 マ ス ク と し て 使用 す る 2 段構造の ゲ ー ト 電極下部の ゲ ー ト 絶縁膜を 一旦除去す る ゲー ト 絶縁膜除去ス テ ツ プ と 、
前記不純物打 ち 込みス テ ッ プ の後 に、 上記ゲ一 ト 絶縁膜を 除去 し た 部分の 半導体層上部 に再度 ゲー ト 絶縁膜を形成す る ゲー ト 絶緣膜 再形成ス テ ッ プ と を 有 して い る こ と を 特徴 と す る 請求項 1 5 記載の ト ッ プゲー ト 型の L D D 構造の薄膜半導体素子の製造方法。
2 3 . 前記ゲー ト 絶縁膜除去 ス テ ッ プ後 に、半導体層上 に所 定の厚 さ の水素吸着性金属膜 を 形成す る 水素吸着性金属膜形成ス テ ッ プ と 、
前記不純物注入 ス テ ッ プ の後、 前記ゲー ト 絶縁膜再形成ス テ ッ プ に先立 っ て 、 前記半導体上 に形成 し た水素吸着性金属膜 を ソ ー ス 電 極部 と コ ン タ ク ト 電極部 を 残 し て 除去す る 水素吸着性金属膜除去ス テ ツ プ と 、
ソ ー ス 電極、 ド レ イ ン電極形成の た め、 上記再度形成さ れた ゲ一 ト 絶縁膜上両電極形成部 に コ ン タ ク ト ホ ール を形成す る 際 に 、 上記 残 し た 水素吸着性金属膜 を エ ッ チ ン グス ト ッ パ ー と し て 利用 す る 水 素吸着性金属膜利 用 コ ン タ ク ト ホ ー ル形成ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る 請求項 2 1 記載の ト ッ プゲー ト 型の L D D 構造の 薄膜半導体素子の製造方法。
2 4 . 前記不純物注入ス テ ッ プ終 了後 に 、前記 L D D 部用 マ ス ク 形成ス テ ツ プ若 し く は前記下部ゲ一 ト 電極形成ス テ ッ プ と 上部 電極形成ス テ ッ プに よ り 、 上部 ゲー ト 電極若 し く は下部ゲー ト 電極 の一 方 の側部が他方 の電極 に 対 して ソ ー ス 電極側、 ド レ イ ン電極側 に対 し て 食み 出 し た 部分 を 除去す る こ と と な る 電極不必要除去 ス テ ッ プ を 有 し て い る こ と を 特徴 と す る 請求項 1 3 、 請求項 1 4 、 請求 項 1 9 若 し く は請求項 2 0 記載の ト ッ プゲー ト 型の L D D 構造の 薄 膜半導体素子の製造方法。
2 5 . 前記不純物注入ス テ ッ プ終 了後 に 、前記 L D D 部用 マ ス ク 形成ス テ ッ プ若 し く は前記下部ゲー ト 電極形成ス テ ッ プ と 上部 電極形成ス テ ッ プに よ り 、 上部 ゲー ト 電極若 し く は下部ゲ一 ト 電極 の 一 方 の側部が他方 の電極に 対 し て ソ ース 電極側、 ド レ イ ン 電極側 に 対 し て 食み 出 し た 部分を 除去す る こ と と な る 電極不必要除去ス テ ッ プを 有 し て い る こ と を 特徴 と す る 請求項 1 5 記載の ト ッ プゲー ト 型の - L D D 構造の薄膜半導体素子の製造方法。
2 6 . 前記不純物注入ス テ ッ プ終 了後 に、前記 L D D 部用 マ ス ク 形成ス テ ッ プ若 し く は前記下部ゲー ト 電極形成ス テ ッ プ と 胸部 電極形成ス テ ッ プ に よ り 、 上部ゲー ト 電極若 し く は 下部ゲー ト 電極 の 一 方 の側部 が他方 の電極 に 対 し て ソ ー ス 電極側、 ド レ イ ン電極側 に対 し て 食み 出 し た 部分 を 除去す る こ と と な る 電極不必要除去ス テ ッ プを 有 し て い る こ と を 特徴 と す る 請求項 2 1 記載の ト ッ プゲ一 ト 型の L D D 構造の薄膜半導体素子の製造方法。
2 7 . 前記不純物注入ス テ ッ プ終 了後 に 、前記 L D D 部用 マ ス ク 形成ス テ ッ プ若 し く は 前記下部ゲー ト 電極形成ス テ ッ プ と 胸部 電極形成ス テ ッ プに よ り 、 上部ゲ一 ト 電極若 し く は 下部ゲ一 ト 電極 の 一 方 の側 部 が他方 の電極 に 対 し て ソ ー ス 電極側、 ド レ イ ン 電極側 に 対 し て 食み 出 し た 部分 を 除去す る こ と と な る 電極不必要除去ス テ ッ プを 有 し て い る こ と を 特徴 と す る 請求項 2 3 記載の ト ッ プゲー ト 型の L D D 構造の薄膜半導体素子の製造方法。
2 8 . 基板上 に ノ タ ー ン 化 し て 配列 さ れ た ポ ト ム ゲー ト 型 の L D D 構造 を 有す る 薄膜半導体素子の製造方法で あ っ て 、
基板上 に パ タ ー ン 化 さ れた所定の ゲ一 ト 電極 を 形成す る ゲ一 ト 電 極形成ス テ ッ プ と 、
上記形成 さ れた ゲ ー ト 電極上部 に、 順 に ゲ一 ト 絶縁膜、 パ タ ー ン 化 さ れ た 半導体層若 し く は こ れ ら に加 え て の層 間絶縁膜層 を形成す る 上部素子構成層形成ス テ ッ プ と 、
前記上部素子構成層形成ス テ ッ プに て 形成 さ れ た 最上部の層 の上 記 ゲー ト 電極の 直上部 に 主マ ス ク を 形成す る 主 マ ス ク 形成ス テ ッ プ と 、
上記形成 さ れ た 主 マ ス ク を 利 用 し て 、 そ の ソ ー ス 電極側 と ド レ イ ン 電極側 の 少 な く も 一 方 端 に 中 央 部 に 比較 し て 不 純物打 ち 込み時 に マ ス ク 能 力 の 劣 る 側 部 を 、 上 部形成 さ れ た 主 マ ス ク を 利 用 し て 密接 し て 形成 す る 上部 マ ス ク 形成ス テ ッ ブ と 、
上 記形成 さ れ た 主 マ ス ク と 上 部 マ ス ク を マ ス ク と し て 、 上部 よ り 上 記半 導体層 に 不純物 を 打 ち 込 む 不純物打 ち 込み ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る ボ ト ム ゲ ー ト 型 の L D D 構 造 の 薄膜半導体 素子 の 製造 方 法。
2 9 . 基板上 に ノ タ ー ン 化 し て 配 列 さ れ た ポ ト ム ゲ ー ト 型 の L D D 構造 を 有 す る 薄膜半導体素 子 の製造 方 法 で あ っ て 、
基板 上 に パ タ ー ン 化 さ れ た 所定 の ゲー ト 電極 を 形成 す る ゲー ト 電 極形成 ス テ ッ プ と 、
上 記形成 さ れ た ゲ ー ト 電極上 部 に 、 順 に ゲ ー ト 絶縁膜、 パ タ ー ン 化 さ れ た 半 導 体層 若 し く は こ れ ら に 加 え て の 層 間絶縁膜層 を 形成す る 上部素 子構成層形成 ス テ ッ プ と 、
前記 上 部 素 子構成層形成 ス テ ッ プ に て 形成 さ れ た 最 上部 の層 の 上 記 ゲ ー ト 電極 の 直 上 部 に 主 マ ス ク を 形成 す る 主 マ ス ク 形成ス テ ッ プ と 、
上記形成 さ れ た 主 マ ス ク を マ ス ク と し て 、 上 記半 導体層 に 不純物 を 軽 く 打 ち 込む 、 不純物軽打 ち 込み ス テ ッ プ と 、
前記不純物軽打 ち 込み ス テ ッ プ終 了 後上 記形成 さ れ た 主 マ ス ク を 利 用 し て 、 そ の ソ ー ス 電極側 と ド レ イ ン 電極側 の 少 な く も 一 方端 に 食 み 出 し た 部分 を 有 す る 上部 マ ス ク を 上 記 主 マ ス ク に 密接 し て 形成 す る 上 部 マ ス ク 形成 ス テ ッ プ と 、
上記 主 マ ス ク と 上 部 マ ス ク を マ ス ク と し て 使 用 し て 、 上 記半導体 層 に 不 純物 を 打 ち 込 む 不純物打 ち 込み ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る ボ ト ム ゲ ー ト 型 の L D D 構造 の 薄膜半 導体素 子 の 製造 方法。
3 0 . 前記主マ ス ク 形成ス テ ッ プは、
前記上部素子構成層形成ス テ ッ プに て 形成 さ れ た最上部の層 の 更 に上部に感光性樹脂層 を形成す る 感光性樹脂層形成小ス テ ッ プ と 、 上記感光性樹脂層 の形成 さ れた基板の基板側 よ り 上記ゲ一 ト 電極 を マ ス ク と し て短波長の電磁波 を 照射 し て 、 上記ゲ一 ト 電極 に 対応 し た部分の感光性樹脂のみ露光 さ せ な い ゲー ト 電極対応露光小 ス テ ッ プ と 、
前記ゲ一 ト 電極対応露光小 ス テ ッ プに て 、 露光 し な か っ た 部分の 上記感光性樹脂 を そ の ま ま 使用 す る か、 他の材料で形成す る か を 問 わ ず、 と も か く 露光 し な か っ た 部分の感光性樹脂 を 利用 し て 、 前記 主マ ス ク を形成す る 感光性樹脂非露光部利用 主マ ス ク 形成小 ス テ ツ プ と を有 し て い る こ と を特徴 と す る 請求項 2 8 若 し く は請求項 2 9 記載のボ ト ム ゲー ト 型の L D D 構造の薄膜半導体素子の製造方法。
3 1 . 前記主マ ス ク 形成ス テ ッ プは 主 マ ス ク と し て 金属 を 使用 す る も ので あ り 、 更 に、
前記上部マ ス ク 形成ス テ ッ プは、
主マ ス ク を 一 方 の電極 と し て 所定の金属 を メ ツ キ に よ り 付着 さ せ る メ ツ キ利用 上部マ ス ク 形成ス テ ッ プで あ る こ と を 特徴 と す る 請求 項 2 8 若 し く は請求項 2 9 記載の ボ ト ム ゲー ト 型の L D D 構造の薄 膜半導体素子の製造方法。
3 2 . 前記主 マ ス ク 形成ス テ ッ プは 主 マ ス ク と し て 金属 を 使用 す る も の で あ り 、 更 に、
前記上部マ ス ク 形成ス テ ッ ブは、
主マ ス ク を 一 方 の電極 と し て 所定の金属 を メ ツ キ に よ り 付着 さ せ る メ ツ キ利用 上部 マ ス ク 形成 ス テ ッ プで あ る こ と を 特徴 と す る 請求 項 3 ·0 記載 の ボ ト ム ゲ ー ト 型 の L D D 構造 の 薄膜半 導体素 子 の 製造 方 法。
3 3 . 前記上 部 マ ス ク 形成ス テ ッ プは 、
主 マ ス ク を 所 定 の 物体 に 晒 し て 反応 さ せ 、 そ の ソ ー ス 電極側 、 ド レ イ ン 電極側 の 少 く も 一 方 に 、 反応 に よ り 生 じ た 密度 の 低 い 化合物 か ら な る 側 部 を 形成 す る 反応利 用 上 部 マ ス ク 形成 ス テ ッ プで あ る こ と を 特徴 と す る 請 求項 2 8 若 し く は 請 求項 2 9 記載 の ボ ト ム ゲ ー ト 型 の L D D 構造の 薄膜半導体素子 の 製造 方 法。
3 4 . 前記主 マ ス ク 形成 ス テ ッ プは 、
前記 上 部 マ ス ク 形成 ス テ ッ プ は 主 マ ス ク を 所 定 の 物体 に 晒 し て 反 応 さ せ 、 そ の ソ ー ス 電極側 、 ド レ イ ン 電極側 の 少 く も 一 方 に 、 反応 に よ り 生 じ た 密度 の 低 い 化合物 か ら な る 側 部 を 形成 す る 反応利 用 上 部 マ ス ク 形成 ス テ ッ プで あ る こ と を 特徴 と す る 請 求項 3 0 記載 の ポ ト ム ゲー ト 型 の L D D 構造の 薄膜半導体素子 の 製造方 法。
3 5 . 基板上 に パ タ ー ン ィ匕 し て 配 列 さ れ た ポ ト ム ゲ ー ト 型 の L D D 構造 を 有 す る 薄膜半導体素 子 の 製造方 法で あ っ て 、
基板 上 に ノ タ ー ン 化 さ れ た 所 定 の ゲ 一 ト 電極 を 形 成 す る ゲ ー ト 電 極形成ス テ ッ プ と 、
上記形成 さ れ た ゲ ー ト 電極上 部 に 、 順 に ゲ ー ト 絶縁膜、 パ タ ー ン 化 さ れ た 半 導体層 若 し く は こ れ ら に 加 え て の 層 間絶緣膜層 を 形成 す る 上部素子構成層形成 ス テ ッ プ と 、
前 記上部 素 子構成層 形成 ス テ ッ プ に て 形成 さ れ た 最上部 の 層 の 上 記 ゲ ー ト 電極 の 直 上 部 に 主 マ ス ク を 形成 す る 主 マ ス ク 形成 ス テ ッ プ と 、
上記形成 さ れ た 主 マ ス ク を 利 用 し て 、 そ の ソ ー ス 電極側 と ド レ イ ン 電極側 の 少 な く も 一 方 端 に 中 央 部 に 比 較 し て 不 純物打 ち 込み時 に マ ス -ク 能 力 の 劣 る 側 部 を 有 す る 上 部 マ ス ク を 少 く も フ ォ ヅ ト ソ ン グ ラ フ ィ と エ ッ チ ン グ を 使用 す る 方 法 に て 形成 す る 上 部 マ ス ク 形成 ス テ ツ プ と 、
上記形成 さ れ た 主 マ ス ク と 上 部 マ ス ク を マ ス ク と し て 、 上 部 よ り 上記半 導体層 に 不 純物 を 打 ち 込 む 不純物打 ち 込み ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る ポ ト ム ゲ ー ト 型 の L D D 構造 の 薄膜半 導体 素子の 製造 方 法。
3 6 . 基板上 に ノ タ ー ン 化 し て 配 列 さ れ た ポ ト ム ゲ ー ト 型 の L D D 構造 を 有 す る 薄膜半導体素子 の製造方 法 で あ っ て 、
基板上 に パ タ ー ン 化 さ れ た 所 定 の ゲ ー ト 電極 を 形成 す る ゲ ー ト 電 極形成ス テ ッ プ と 、
上記形成 さ れ た ゲ ー ト 電極上 部 に 、 順 に ゲ ー ト 絶縁膜、 パ タ ー ン ィ匕 さ れ た 半 導体層 若 し く は こ れ ら に 加 え て の 層 間絶縁膜層 を 形成す る 上部素子構成層形成ス テ ッ ブ と 、
前記上 部 素 子構成層形成 ス テ ッ プ に て 形成 さ れ た 最 上部 の 層 の 上 記ゲ ー ト 電極 の 直 上 部 に 主 マ ス ク を 形成 す る 主 マ ス ク 形成ス テ ッ プ と 、
上記形成 さ れ た 主 マ ス ク を マ ス ク と し て 、 上記半 導体層 に 不純物 を 軽 く 打 ち 込む 不純物軽打 ち 込み ス テ ッ プ と 、
前記不純物軽打 ち 込 み ス テ ッ プ終 了 後、 上記形成 さ れ た 主 マ ス ク の 上 部 に 、 主 マ ス ク の ソ ー ス 電極側 と ド レ イ ン 電極側 の 少 な く も一 方 端 に 食 み 出 し た 部 分 を 有 す る 上部 マ ス ク を 少 く も フ ォ ッ ト ソ ン グ ラ フ ィ と エ ッ チ ン グ を 使 用 す る 方 法 に て 形成 す る 上 部 マ ス ク 形成 ス テ ツ プ と 、
上記 主 マ ス ク と 上 部 マ ス ク を マ ス ク と し て 使用 し て 、 上記半導体 層 に 不 純物 を 打 ち 込 む 不 純物打 ち 込み ス テ ッ プ と を 有 し て い る こ と を特徴 と す る ボ ト ム ゲー ト 型の L D D 構造の 薄膜半導体素子の製造 方法。
3 7 . 前記主マ ス ク 形成ス テ ッ プは 、
前記上部素子構成層形成ス テ ッ プに て 形成さ れ た 最上部の層 の 更 に上部に感光性樹脂層 を形成す る 感光性樹脂層形成小ス テ ッ プ と、 上記感光性樹脂層 の形成 さ れ た 基板の基板側 よ り 上記ゲ一 ト 電極 を マ ス ク と し て 可視光や よ り 短波長の電磁波 を 照射 し て 、 上記ゲ一 ト 電極 に 対応 し た部分の感光性樹脂の み露光 さ せ な い ゲ一 ト 電極対 応露光小ス テ ッ プ と 、
前記ゲー ト 電極対応露光 小 ス テ ッ プ に て 、 露光 し な か っ た部分の 上記感光性樹脂 を そ の ま ま 使用 す る か、 他の材料で形成す る か を 問 わ ず、 と も か く 露光 し な か っ た 部分の感光性樹脂 を 利 用 し て 、 前記 主マ ス ク を形成す る 感光性樹脂非露光部利用 主 マ ス ク 形成小 ス テ ツ プ と を 有 し て い る こ と を 特徴 と す る 請求項 3 5 若 し く は請求項 3 6 記載のボ ト ム ゲ一 ト 型の L D D 構造の薄膜半導体素子の製造方法。
3 8 . 前記不純物打 ち 込みス テ ッ プは、
上記半導体層 の上面 に層 間絶縁膜が存在 し な い状態で 不純物 を 打 ち込む裸半導体層不純物打ち 込みス テ ッ プで あ り 、
更 に、 該不純物打 ち 込みス テ ッ プ終 了後、 上記主マ ス ク 及び L D D 部用 マ ス ク を 除去後、 上記半導体層上部 に層 間絶縁膜を 形成す る 層間絶縁膜再形成ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る 請求項
2 8 、 請求項 2 9 、 請求項 3 0 、 請求項 3 1 、 請求項 3 2 、 請求項
3 3 、 請求項 3 4 、 請求項 3 5 若 し く は請求項 3 6 記載の ボ ト ム ゲ — ト 型の L D D 構造の 薄膜半導体素子の製造方法。
3 9 . 前記不純物打 ち 込みス テ ッ プは、
上記半導体層 の 上面 に 層 間絶縁膜が存在 し な い状態で 不純物 を 打 ち込む裸半導体層不純物打ち込みス テ ッ プで あ り 、
更 に 、 該不純物打 ち 込みス テ ッ プ終 了後、 上記主マ ス ク 及び L D D 部用 マ ス ク を 除去後、 上記半導体層上部 に層 間絶縁膜 を形成す る 層間絶縁膜再形成ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る 請求項 3 0 記載の ボ ト ム ゲー ト 型の L D D 構造の 薄膜半導体素子の製造方 法。
4 0 . 前記不純物打 ち 込み ス テ ッ プは、
上記半導体層の上面 に層間絶縁膜が存在 し な い状態で 不純物 を 打 ち込む裸半導体層不純物打ち込みス テ ッ プで あ り 、
更 に、 該不純物打ち 込みス テ ッ プ終 了後、 上 記主マ ス ク 及び L D D 部用 マ ス ク を 除去後、 上記半導体層 上部 に層 間絶縁膜 を 形成す る 層間絶縁膜再形成ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る 請求項 3 1 記載の ポ ト ム ゲー ト 型の L D D 構造の 薄膜半導体素子の製造方 法。
4 1 . 前記上部素子層形成 ス テ ッ プ後 前記不純物打 ち 込み ス テ ッ プ前 に、 半導体層上 に所定の厚 さ の 水素吸着性金属膜 を 形成 す る水素吸着性金属膜形成ス テ ッ ブ と 、
前記不純物打 ち 込みス テ ッ プの後、 前記層 間絶縁膜再形成ス テ ツ プに先立 っ て 、 前記半導体上 に 形成 し た水素吸着性金属膜を ソ ース 電極部 と コ ン タ ク ト 電極部 を残 し て 除去 す る 水素吸着性金属膜除去 ス テ ッ プ と、
ソ ー ス 電極、 ド レ イ ン 電極形成の た め、 上記再度形成 さ れた層間 絶縁膜上 両電極形成部 に コ ン タ ク ト ホ ー ル を 形成 す る 際 に 、 上記残 し た水素吸着性金属膜 を エ ッ チ ン グス ト ッ パ ー と し て 利用 す る 水素 吸着性金属膜利 用 コ ン タ ク ト ホ ール形成ス テ ッ プ と を 有 して い る こ と を 特徴 と す る 請求項 3 8 記載 の ボ ト ム ゲー ト 型 の L D D 構造の 薄 膜半導体素子の製造方法。
4 2 . 前記上部素 子層形成 ス テ ッ プ後 前記不純物打 ち 込み ス テ ッ プ前 に 、 半導体 に 所定の 厚 さ の 水素吸着性金属膜を形成す る 水素吸着性金属膜 形成ス テ ッ プ と 、
前記不純物打 ち 込み ス テ ッ プの後、 前記層間絶縁膜再形成ス テ ツ プに 先立 っ て 、 前記半導体上 に 形成 し た水素吸着性金属膜を ソ ース 電極部 と コ ン タ ク ト 電極部 を 残 して 除去す る 水素吸着性金属膜除去 ス テ ッ プ と 、
ソ ー ス 電極、 ド レ イ ン電極形成の た め、 上記再度形成さ れた層間 絶縁膜上 両電極形成部 に コ ン タ ク ト ホ ール を 形成す る 際に 、 上記残 し た水素吸着性金属膜 を エ ッ チ ン グス ト ッ パー と し て 利用 す る 水素 吸着性金属膜利用 コ ン タ ク ト ホ ール形成ス テ ッ プ と を 有 して い る こ と を 特徴 と す る 請求項 3 9 記載の ボ ト ム ゲー ト 型の L D D 構造の 簿 膜半導体素子の製造方法。
4 3 . 前記上部素子層形成 ス テ ッ プ後前記不純物打 ち 込み ス テ ッ プ前 に 、 半導体に所定の厚 さ の水素吸着性金属膜を形成す る 水素吸着性金属膜形成ス テ ッ プ と 、
前記不純物打 ち 込み ス テ ッ プの後、 前記層 間絶縁膜再形成ス テ ッ プに 先立 っ て 、 前記半導体上 に形成 し た水素吸着性金属膜を ソ ース 電極部 と コ ン タ ク ト 電極部 を 残 し て 除去す る 水素吸着性金属膜除去 ス テ ッ プ と 、
ソ ー ス 電極、 ド レ イ ン電極形成の た め、 上記再度形成さ れた層間 絶縁膜上両電極形成部 に コ ン タ ク ト ホ ール を 形成す る 際 に 、 上記残 し た水素吸着性金属膜 を エ ッ チ ン グス ト ッ ノ 一 と し て利用 す る 水素 吸着性金属膜利用 コ ン タ ク ト ホ ール形成ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る 請求項 4 0 記載の ポ ト ム ゲー ト 型の L D D 構造の 薄 膜半導体素子の製造方法。
4 4 . 基板上 に ノ タ ー ン ィ匕 し て 配列 さ れ た ト ッ プゲー ト 型 の L D D 構造の半導体素子で あ っ て 、
上部ゲ一 ト 電極 と 、
ソ ー ス 電極側、 ド レ イ ン 電極側の 少 く も 一方 の側部が前記上部ゲ ― ト 電極 よ り 食み 出 し 、 かつ 前記上部ゲー ト 電極に密接 して 形成 さ れた下部ゲー ト 電極 と 、
前記上部ゲ一 ト 電極 と 下部電極の 直下のチ ヤ ン ネ ル領域 と 前記下 部電極の食み 出 し 部の 直下 の L D D 領域 と 前記上部ゲー ト 電極及び 下部電極 に 覆わ れて い な い ソ ー ス 領域及び ド レ イ ン領域 を 有 す る 半 導体部 と を 有 し て い る こ と を 特徴 と す る ト ッ プゲー ト 型の L D D 構 造の半導体素子。
4 5 . 基板上 に ノ、' タ ー ン 化 し て 配列 さ れ た ト ッ プゲー ト 型 の L D D 構造の半導体素子で あ っ て 、
下部ゲー ト 電極 と 、
ソ ー ス 電極側、 ド レ イ ン 電極側 の少 く も 一方 の側部が前記下部ゲ ー ト 電極 よ り 食み 出 し、 かつ 前記上部ゲー ト 電極 に 密接 して 形成 さ れた上部ゲ一 ト 電極 と 、
前記上部ゲー ト 電極 と 下部電極の直下のチ ヤ ン ネ ル領域 と 前記上 部電極の食み 出 し部の 直下 の L D D 領域 と 前記上部ゲ一 ト 電極及び 下部電極 に 覆わ れて い な い ソ ー ス 領域及び ド レ イ ン領域 を 有 す る 半 導体部 と を 有 して い る こ と を 特徴 と す る ト ッ プゲー ト 型 の L D D 構 造の半導体素子。
4 6 . 前記上部ゲー ト 電極は、
前記下部ゲー ト 電極外表面 に 金属 を メ ツ キ す る こ と に よ り 形成さ れた メ ツ キ型上部ゲ ー ト 電極で あ る こ と を 特徴 と す る 請求項 4 5 記 載の ト ッ プゲ一 ト 型の L D D構造の半導体素子。
4 7 . ソ ー ス 電極及び ド レ イ ン電極は、
その半導体層 と の接触部に シ リ サイ ド 層 と 、
該 シ リ サイ ド 層上部の シ リ サイ ド 形成金属層 と を 有 し て い る こ と を 特徴 と す る 請求項 4 4 、 請求項 4 5 若 し く は請求項 4 6 記載の ト ヅ プゲ一 ト 型の L D D構造の半導体素子。
4 8 . ゲー ト 絶縁層は、
上記上部及び下部の ゲー ト 電極直下若 し く は こ れ に 加 え て の そ の 近傍 と そ の他の 部分 と で 異な っ た時期 に形成さ れた も の で あ る こ と を特徴 と す る 請求項 4 4 、 請求項 4 5 若 し く は 請求項 4 6 記載の ト ッ プゲ一 卜 型の L D D構造の半導体素子。
4 9 . ゲー ト 絶縁層は、
上記上部及び下部の ゲ一 ト 電極直下若 し く は こ れ に加 え て の そ の 近傍 と そ の他の部分 と で異な っ た時期 に形成 さ れ た も の で あ る こ と を特徴 と す る 請求項 4 8 記載の ト ッ ブゲ一 ト 型 の L D D 構造の半導 体素子。
5 0 . 前記上部 ゲー ト 電極若 し く は 下 部 ゲ ー ト 電極の 一 方 は、
例 え ば C u 、 A l 、 A g、 A u等の低抵抗金属材料 を使用 して い る等のた め電気比抵抗が 5 Ω · c m以下の低抵抗電極で あ り 、 前記他方の下部ゲー ト 電極若 し く は上記ゲ一 ト 電極は、
例 え ば W、 M o 、 C o 、 T a 、 A u、 N b 、 A g等 の 密度 8 以上 の高密度金属材料若 し く は Z r や T i や T i 系金属等 の水素吸着性 金属 を使用 し て い る た め、 不純物打 ち 込み時 に 打 ち 込 ま れ る 水素 ィ オ ン の マ ス ク 能力 の 高い高マ ス ク 電極で あ る こ と を 特徴 と す る 請求 項 4 4 、 請求項 4 5 若 し く は請求項 4 6 記載の ト ツ プゲー ト 型 の L D D構造の半導体素子。
5 1 . 前記上部 ゲ ー ト 電極 若 し く は 下部 ゲー ト 電極の 一 方 は、
例 え ば C u 、 A l 、 A g、 A u等 の低抵抗金属材料を 使用 し て い る 等の た め電気比抵抗が 5 Ω · c m以下の低抵抗電極で あ り 、 前記他方 の下部ゲー ト 電極若 し く は上記ゲ一 ト 電極は、
例 え ば W、 M o 、 C o 、 T a 、 A u 、 N b 、 A g等の密度 8 以上 の高密度金属材料若 し く は Z r や T i や T i 系金属等の水素吸着性 金属 を使用 し て い る た め、 不純物打 ち 込み時に 打 ち 込 ま れ る 水素 ィ オ ン の マ ス ク 能力 の高い高マ ス ク 電極で あ る こ と を 特徴 と す る 請求 項 4 7 記載の ト ッ プゲー ト 型 の L D D構造の半導体素子。
5 2 . 前記上部ゲ ー ト 電極 若 し く は 下部 ゲー ト 電極の 一 方 は、
例 え ば C u、 A l 、 A g、 A u等の低抵抗金属材料を使用 し て い る 等の た め電気比抵抗が 5 Ω · c m以下の低抵抗電極で あ り 、 前記他方 の下部ゲー ト 電極若 し く は上記ゲ一 ト 電極は、
例 え ば W、 M o 、 C o 、 T a 、 A u 、 N b 、 A g等の 密度 8 以上 の高密度金属材料若 し く は Z r や T i や T i 系金属等の水素吸着性 金属 を使用 し て い る た め、 不純物打 ち 込み時 に 打 ち 込 ま れる 水素 ィ オ ン の マ ス ク 能力 の高い高マ ス ク 電極で あ る こ と を 特徴 と す る 請求 項 4 8 記載の ト ッ プゲー ト 型の L D D構造の半導体素子。
5 3 . 前記上部 ゲー ト 電極若 し く は下 部 ゲー ト 電極の 一 方 は、
例 え ば C u、 A l 、 A g、 A u等 の低抵抗金属材料を 使用 して い る 等の ため電気比抵抗が 5 Ω · c m以下の低抵抗電極で あ り 、 前記他方の下部ゲー ト 電極若 し く は上記ゲ一 ト 電極は、 例-え ば W、 M o 、 C o 、 T a 、 A u、 N b 、 A g等の密度 8 以上 の高密度金属材料若 し く は Z r や T i や T i 系金属等 の水素吸着性 金属 を 使用 し て い る た め、 不純物打 ち 込み時 に打 ち 込 ま れ る 水素ィ オ ン の マ ス ク 能力 の高い高マ ス ク 電極で あ る こ と を 特徴 と す る 請求 項 4 9 記載の ト ッ プゲー ト 型の L D D構造の半導体素子。
5 4 . 上記基板は、
液晶表示装置の T F T ア レ イ 基板で あ り 、
前記下部ゲー 卜 電極若 し く は上部ゲ一 ト 電極の 一方は、
画素部の透明導電膜 と 同一工程で形成 さ れた た め透明導電膜製で あ る こ と を 特徴 と す る 請求項 4 4 、 請求項 4 5 若 し く は請求項 4 6 記載のポ ト ム ゲー 卜 型の L D D構造の薄膜半導体素子の製造方法。
5 5 . 上記基板は、
液晶表示装置の T F T ア レ イ 基板で あ り 、
前記下部ゲー ト 電極若 し く は上部ゲー ト 電極の 一方は、
画素部の透明導電膜 と 同一工程で形成 さ れた た め透明導電膜製で あ る こ と を 特徴 と す る 請求項 4 7 記載の ボ ト ム ゲー ト 型の L D D構 造の 簿膜半導体素子の製造方法。
5 6 . 上記基板は、
液晶表示装置の T F T ア レ イ 基板で あ り 、
前記下部ゲー ト 電極若 し く は上部ゲー ト 電極の 一方は、
画素部の透明導電膜 と 同 一工程で形成 さ れた た め透明導電膜製で あ る こ と を 特徴 と す る 請求項 4 8 記載の ボ 卜 ム ゲ一 ト 型の L D D構 造の薄膜半導体素子の製造方法。
5 7 . 上記基板は、
液晶表示装置の T F T ア レ イ 基板で あ り 、
前記下部ゲー ト 電極若 し く は上部ゲー ト 電極の一方は、 画素部の透明導電膜 と 同 一工程で形成 さ れた た め透明導電膜製で あ る こ と を 特徴 と す る 請求項 4 9 記載の ポ ト ム ゲー ト 型の L D D構 造の薄膜半導体素子の製造方法。
5 8 . 上記基板は、
反射型液晶表示装置の T F T ア レ イ 基板で あ り 、
前記下部ゲー ト 電極若 し く は上部ゲ一 ト 電極の一方は、
画素部の反射膜 と 同一工程で形成 さ れた た め良好反射性金属膜製 で あ る こ と を 特徴 と す る 請求項 4 4 、 請求項 4 5 若 し く は請求項 4 6 記載の ポ ト ム ゲー ト 型の L D D構造の薄膜半導体素子の製造方法 , 5 9 . 上記基板は、
反射型液晶表示装置の T F T ア レ イ 基板で あ り 、
前記下部ゲ一 ト 電極若 し く は上部ゲー ト 電極の 一方は、
画素部の 反射膜 と 同一工程で形成 さ れた た め 良好反射性金属膜製 で あ る こ と を 特徴 と す る 請求項 4 7 記載の ボ ト ム ゲ 一 ト 型の L D D 構造の 薄膜半導体素子の製造方法。
6 0 . 上記基板は、
反射型液晶表示装置の T F T ア レ イ 基板で あ り 、
前記下部ゲー ト 電極若 し く は上部ゲ一 ト 電極の一方は、
画素部の反射膜 と 同一工程で形成 さ れた た め良好反射性金属膜製 で あ る こ と を 特徴 と す る 請求項 5 0 記載の ポ ト ム ゲー ト 型の L D D 構造の 薄膜半導体素子の製造方法。
6 1 . 基板上 に パ タ ー ン化 し て 配列 さ れた 、そ し て ゲー ト 絶 縁膜上 に 上 下 に 密接 し て 形成 さ れた 上部ゲー ト 電極 と 下部ゲ一 ト 電 極か ら な る ゲー ト 電極 を 有 す る ト ッ プゲ一 ト 型 の 半導体素子で あ つ て 、
上記上部ゲー ト 電極若 し く は下部 ゲ一 ト 電極の 一方 は、 例 え ば C u 、 A l 、 A g 、 A u等 の低抵抗金属材料 を使用 し て い る 等の た め電気比抵抗が 5 Ω · c m以下の低抵抗電極であ り 、 前記他方の下部ゲ一 ト 電極若 し く は上記ゲ一 ト 電極は、
例 え ば W、 M o 、 C o 、 T a 、 A u 、 N b 、 A g等の 密度 8 以上 の高密度金属材料若 し く は Z r や T i や T i 系金属等の水素吸着性 金属 を 使用 し て い る た め、 不純物打ち 込み時に打 ち 込 ま れ る 水素ィ オ ン の マ ス ク 能力 の 高い高マ ス ク 電極で あ る こ と を特徴 と す る ト ッ プゲ一 ト 型の半導体素子。
6 2 . ソ ー ス電極及び ド レ イ ン電極は、
そ の半導体層 と の接触部 に シ リ サ イ ド 層 と 、
該 シ リ サ イ ド 層上部の シ リ サ イ ド 形成金属層 と を 有 し て い る こ と を特徴 と す る 請求項 6 1 記載の ト ッ プゲ一 ト 型の半導体素子。
6 3 . 上記ゲー ト 絶縁層は、
上記上部及び下部の ゲ一 ト 電極直下若 し く は こ れに加 え て の そ の 近傍 と そ の他の部分 と で異 な っ た 時期 に形成 さ れた も の で あ る こ と を特徴 と す る 請求項 6 1 若 し く は請求項 6 2 記載の ト ッ プゲー ト 型 の半導体素子。
6 4 . 基板上 に ノ タ ー ン 化 し て 配列 さ れた、そ して ゲー ト 絶 縁膜上 に 上下 に密接 して形成 さ れた 上部ゲー ト 電極 と 下部ゲ一 ト 電 極か ら な る ゲー ト 電極 を 有 す る ト ッ プゲー ト 型の L D D構造の半導 体素子で あ っ て 、
上記上部ゲ一 ト 電極若 し く は下部ゲー ト 電極の一方は、
例 え ば C u 、 A l 、 A g、 A u等 の低抵抗金属材料 を使用 して い る 等の た め電気比抵抗が 5 Ω · c m以下の低抵抗電極で あ り 、 前記他方の下部ゲー ト 電極若 し く は上記ゲー ト 電極は、
例 え ば W、 M o 、 C o 、 T a 、 A u 、 N b 、 A g等の密度 8 以上 の高密度金属材料若 し く は Z r や T i や T i 系金属等 の水素吸着性 金属 を使用 し て い る た め、 不純物打 ち 込み時 に 打 ち 込 ま れ る 水素 ィ オ ン の マ ス ク 能力 の高 い高マ ス ク 電極で あ る こ と を 特徴 と す る ト ッ ブゲー ト 型の L D D構造の半導体素子。
6 5 . ソ ース電極及び ド レ イ ン電極は、
その半導体層 と の接触部に シ リ サイ ド 層 と 、
該 シ リ サ イ ド 層上部の シ リ サイ ド 形成金属層 と を 有 し て い る こ と を特徴 と す る 請求項 6 4 記載の ト ッ プゲ一 ト 型 の L D D構造の半導 体素子。
6 6 . 上記ゲー ト 絶縁層は、
上記上部及び下部の ゲー ト 電極直下若 し く は こ れ に 加 え て の そ の 近傍 と そ の他の 部分 と で 異 な っ た 時期 に形成さ れ た も の で あ る こ と を特徴 と す る 請求項 6 4 若 し く は請求項 6 5 記載の ト ッ プゲー ト 型 の L D D構造の半導体素子。
6 7 . 画素部 と そ の周辺の 駆動 回路部 が一体 に 形成 さ れ た 基板の如 く 、 基板上 の位 置 に よ り L D D 型 T F T に 要求 さ れ る 特性 が異 な る た め 、 該要求 さ れ特性 に応 じ た L D D 型 T F T を 装備す る ため、
基板上の 一 部領域は、 上部ゲー ト 電極 と 、 ソ ー ス 電極側、 ド レ イ ン電極側の 少 く も 一 方 の側部が前記上部ゲー ト 電極 よ り 食み 出 し、 かつ前記上部 ゲ ー ト 電極 に 密接 し て 形成 さ れた 下部ゲー ト 電極 と か ら な る か、 逆 に 、 下部ゲー ト 電極 と 、 ソ ース 電極側、 ド レ イ ン 電極 側の 少 く も 一 方 の側部 が前記下 部 ゲー ト 電極 よ り 食み 出 し、 かつ前 記上部 ゲ一 ト 電極 に 密接 し て 形成 さ れた 上部ゲ ー ト 電極 と か ら な る 2 段構造ゲー ト 電極 と 、
前記上部 ゲ 一 ト 電極 と 下部電極 の 直下 の チ ヤ ン ネ ル領域 と 前記上 部電極若 し く は 下部電極の食み 出 し 部の 直下 の L D D 領域 と 前記上 部ゲー ト 電極及び下部電極 に 覆わ れて い な い ソ ー ス 領域及び ド レ イ ン領域を 有 す る 半導体部 と を有 し、
基板上の他の領域若 し く は他の 一部領域は、
上部の ゲ ー ト 電極 と 該上部 ゲー ト 電極 に 密接 し て 形成 さ れた 下部 ゲ一 ト 電極 と か ら な る 、 そ し て 上下 い ずれの ゲー ト 電極 も 食み出 し 部 を 有 さ な い 2 段の柱状の ゲ一 ト 電極か ら な る か、 単一の ゲ一 ト 電 極か ら な る 不純物注入時完全マ ス ク 兼用 ゲ一 ト 電極 と 、
前記不純物注入時完全マ ス ク 兼用 ゲー ト 電極直下のチ ャ ネ ル領域 と 、 該 チ ャ ネ ル領域の ソ ー ス 電極側 、 ド レ イ ン 電極側 の 少な く も一 方 の側 部の L D D領域 と 、 そ れ ら 両領域両端の ソ ース 領域及び ド レ ィ ン領域 を 有 す る 半導体部 を 有 して い る こ と を 特徴 と す る 基板。
6 8 . 前記基板は、
液晶表示装置用 の T F T ア レ イ 基板で あ り 、
上記画素部 に形成 さ れた L D D型 T F T は、
前記上部 ゲー ト 電極若 し く は下部 ゲー ト 電極の一方は、
例 え ば C u 、 A l 、 A g、 A u 等 の低抵抗金属材料を 使用 し て い る 等の た め電気比抵抗が 5 Ω · c m以下の低抵抗電極で あ り 、 前記他方 の下部ゲー ト 電極若 し く は上記ゲ一 ト 電極は、
例 え ば W、 M o 、 C o 、 T a 、 A u 、 N b 、 A g等の密度 8 以上 の 高密度金属材料若 し く は水素 と の 結合力 の強い Z r や T i や T i 系金属 を 使用 し て い る た め、 不純物注入時 に打 ち 込 ま れ る 水素ィ ォ ン の マ ス ク 能力 の 高い高マ ス ク 電極で あ る こ と を 特徴 と す る 請求項 6 7 記載の基板。
6 9 . シ リ サ イ ド 若 し く は シ リ サ イ ド 層 を 有 す る 多層構造 か ら な る ゲー ト 電極 を 有 す る ポ ト ム ゲー ト 型半導体。 - 7 0 . 基板上 に ノ タ ー ン 化 し て 配列 さ れ た ト ッ プゲー ト 型 の L D D 構造を有す る 薄膜半導体素子の製造方法で あ っ て、
基板上のパ タ ー ン 化 さ れた 半導体層 の 上部 に形成 さ れた ゲー ト 絶 縁膜上 に所定形状の ゲー ト 電極 を 形成す る ゲ一 ト 電極形成ス テ ッ プ と 、
上記形成 さ れた ゲー ト 電極 を 利用 し て 、 そ の ソ ー ス 電極側 と ド レ ィ ン電極側 の少 く も 一方端 に 上記ゲ一 ト 絶縁膜除去時 に エ ッ チ ン グ マ ス ク と な る 側部を ゲー ト 電極 に密接 し て 形成す る エ ッ チ ン グマ ス ク 形成ス テ ッ プ と 、
上記形成 さ れた ゲー ト 電極 と そ の側部エ ッ チ ン グマ ス ク を エ ッ チ ン グマ ス ク と して使用 し て そ れ ら の 直下部 を 除 く ゲー ト 絶縁膜を一 旦除去す る ゲー ト 絶縁膜除去ス テ ッ プ と 、
上記ゲ一 ト 電極 と そ の下方部 に 存在す る ゲ一 ト 絶縁膜若 し く は そ れ ら に加え て ゲ一 ト 電極の側部の エ ッ チ ン グマ ス ク を マ ス ク と し て 不純物を打ち 込む打ち 込みス テ ッ プ と 、
除去 し た部分の ゲ一 ト 絶縁膜 を再度形成す る ゲー ト 絶縁膜再生 ス テ ツ プ と を ゆ う して い る こ と を 特徴 と す る ト ッ プゲー ト 型 の L D D 構造の薄膜半導体素子の製造方法。
7 1 . 前記エ ッ チ ン グマ ス ク 形成ス テ ッ プは、
ゲ一 ト 電極を 一方 の電極 と し て 所定の金属 を メ ツ キ に よ り 付着 さ せ る メ ツ キ利用 エ ッ チ ン グ マ ス ク 形成ス テ ッ プで あ る こ と を 特徴 と す る 請求項 7 0 記載の ト ッ プゲ一 ト 型 の L D D 構造の 薄膜半導体素 子の製造方法。
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