JP4312420B2 - 半導体装置およびその作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。その代表例として、アクティブマトリクス型の液晶表示装置が知られている。特に、結晶質珪素膜を活性領域として用いるＴＦＴは電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００３】
例えば、アクティブマトリクス型の液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００４】
前記ＴＦＴは、少なくとも半導体膜と、酸化珪素膜や酸化窒化珪素膜等からなる絶縁膜と、各種金属材料等からなる配線と、画素電極とを有している。前記配線には、ソース配線やゲート配線（ゲート電極を含む）などがあり、ソース配線と、ソース領域に接続するソース電極は他の配線を介して接続する場合が多い。
【０００５】
また、アクティブマトリクス型の液晶表示装置のなかでも、小型の液晶パネルを用いる液晶プロジェクタの普及が急速に進んでおり、使用される場がますます広がっている。それに伴い、便利性が求められ、小型化、高輝度化、高精細化ならびに低価格化などを進めるための開発が続けられている。
【０００６】
液晶プロジェクタや電子装置の表示部に用いられるアクティブマトリクス型液晶表示装置の画素部は数百万個の画素により構成されている。各画素にはＴＦＴが形成されており、各画素のＴＦＴには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられ、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電位をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動して透過光量を制御して画像を表示する仕組みになっている。
【０００７】
このコンデンサはリーク電流により次第にその容量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっていた。そこで、従来では容量配線を設けて、液晶を誘電体とするコンデンサとは別のコンデンサ（保持容量）を並列に設けてあった。この保持容量は、液晶を誘電体とするコンデンサが損失する容量を補う働きをしている。
【０００８】
【発明が解決しようとする課題】
しかしながら、画素部に容量配線を用いた保持容量を形成して十分な容量を確保しようとすると、開口率を犠牲にしなければならない。特に、液晶プロジェクタに用いられるような小型の高精細な液晶表示装置において、小型化と同時に高精細化が求められる限り、画素サイズの縮小化が続くことは十分予想される。例えば、対角０．７インチ型の液晶表示装置で、ＸＧＡ（１０２４×７６８画素）という高精細な表示を実現するためには、画素のひとつひとつのサイズが、１４μｍ×１４μｍと言う極めて小さな面積となっている。また、コンタクトホールの面積を１μｍ角とする場合でも、コンタクトの一辺は、カバレッジの問題等を考慮すると、少なくともコンタクトホールの一辺を１μｍずつ延長して、３μｍ角の面積を確保しなければならない。１画素の一辺が１４μｍの場合、３μｍ角のコンタクトを１つ形成すると、開口率は少なくとも４．６％低下することになる。コンタクト数は、画素サイズが小型化し続ける中で非常に重要な問題となっている。
【０００９】
現在、高輝度化のためには開口率を上げ、また高精細化のためには画素数を増やして対応してきているが、画素サイズが小型化し続けるなかで、開口率の向上および画素数の向上を同時に満たし、かつ十分な容量を確保する画素構造の設計をすることは、極めて難しい問題である。このような画素構造を実現しようとすれば、当然工程数が増え、工程も複雑になるため、歩留まりが悪くなり、半導体装置の製造コストがあがってしまうという問題がある。
【００１０】
また、透過型液晶表示装置の基板のＴＦＴが形成されていない面（以下、基板裏面という）側からの光や、上面から入射した光が基板中を乱反射した光によって、光リーク電流が増えてしまいオフ電流（ＴＦＴがオフ状態にある時に流れるドレイン電流値）が高くなってしまう場合がある。リーク電流が高くなれば、補償するための保持容量を大きくしなければならず、画素部における開口率の低下が問題になる。
【００１１】
本発明はこのような課題を解決するための技術であり、ＴＦＴと保持容量の構成に関し、従来より工程数を削減し、開口率が高く、高精細な表示を行うことができ、さらに、信頼性の高いアクティブマトリクス型液晶表示装置を実現することを課題としている。また、十数μm角という非常に小さな画素サイズで設計された液晶表示装置および該液晶表示装置を表示部に用いた電子装置においても明るい高精細な画像表示を実現することを課題とする。
【００１２】
【課題を解決するための手段】
本発明は、ゲート電極、ソース配線およびドレイン配線を同一工程で形成し、ゲート電極、ソース配線およびドレイン配線を覆って第１の絶縁膜を形成し、前記第１の絶縁膜上に上部遮光膜を形成し、該上部遮光膜上に第２の絶縁膜を形成し、前記第１の絶縁膜および前記第２の絶縁膜を部分的にエッチングして前記ドレイン配線に達するコンタクトホールを形成して、前記第２の絶縁膜上に前記ドレイン配線に接続する画素電極を形成することを特徴としている。また、前記ドレイン配線、前記第１の絶縁膜および前記上部遮光膜、並びに前記上部遮光膜、前記第２の絶縁膜および前記画素電極により保持容量を形成していることを特徴としている。
【００１３】
また、ＴＦＴは、チャネル形成領域、ソース領域およびドレイン領域を含む半導体膜、ゲート絶縁膜およびゲート電極を有し、ゲート電極は半導体膜より下層（基板側）に形成された下部遮光膜をかねるゲート配線に接続されている。
【００１４】
このように、ゲート電極、ソース配線およびドレイン配線を同一の工程で形成しているため、工程数を削減することを可能としている。具体的には、ＴＦＴの作製に要するフォトマスクの枚数を削減している。フォトマスクはフォトリソグラフィの技術において、エッチング工程の際に、マスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【００１５】
また、ゲート電極、ソース配線およびドレイン配線を同一の工程で形成することにより、従来より積層の数を削減することが可能となる。そのため、半導体膜と遮光膜との物理的な距離が縮まり、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。
【００１６】
また、ソース配線とソース領域を直接接続することで、コンタクトの数を削減し、開口率を向上させることを可能としている。画素のサイズが小型化し続ける中で開口率を向上させるために、コンタクトの数を少しでも削減することは非常に有用である。
【００１７】
また、ドレイン配線、第１の絶縁膜および上部遮光膜、並びに上部遮光膜、第２の絶縁膜および画素電極により保持容量を形成することで、十分な保持容量の確保することを可能としている。また、前記第１の絶縁膜および前記第２の絶縁膜を誘電率の高い膜としたり、できるだけ薄く形成することで、保持容量をさらに十分なものとすることができる。
【００１８】
本明細書で開示する本発明の作製方法は、絶縁表面上に第１の遮光膜を形成し、該第１の遮光膜上に下地絶縁膜を形成し、該下地絶縁膜を介して前記第１の遮光膜上に半導体膜を形成し、該半導体膜に選択的に不純物元素を導入して、ソース領域およびドレイン領域を形成し、前記半導体膜上に第１の絶縁膜を形成し、該第１の絶縁膜を部分的にエッチングして前記第１の遮光膜、前記ソース領域およびドレイン領域の一部を露呈させ、前記第1の絶縁膜上に導電膜を形成し、該導電膜をエッチングして、ゲート電極、ソース配線およびドレイン配線を形成し、前記第１の絶縁膜、前記ゲート電極、前記ソース配線および前記ドレイン配線に接して第２の絶縁膜を形成し、該第２の絶縁膜上に前記第１の遮光膜と重なる第２の遮光膜を形成し、該第２の遮光膜を覆って第３の絶縁膜を形成し、該第３の絶縁膜を部分的にエッチングして前記ドレイン配線の一部を露呈させて画素電極を形成することを特徴としている。
【００１９】
上記作製方法において、導電膜を形成する材料としては、耐熱性導電性材料を用い、代表的にはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素を導入した結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、導電膜は単層ではなく、２層以上の積層構造としても良いし、耐熱性の低い導電性材料を耐熱性の高い導電性材料で挟む構造としてもよい。
【００２０】
また、上記作製方法において、前記不純物元素は、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素から選ばれた一種または複数種の元素とする。
【００２１】
また、上記作製方法により作製される半導体装置は、半導体膜上に第１の絶縁膜を介して形成されているゲート電極と、前記半導体膜に接続するソース配線およびドレイン配線は、同一導電材料により形成されており、前記ゲート電極、前記ソース配線および前記ドレイン配線上に第２の絶縁膜を介して形成された遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより保持容量が形成されていることを特徴とする半導体装置である。
【００２２】
また、上記作製方法により作製される他の半導体装置は、半導体膜上に第１の絶縁膜を介して形成されているゲート電極と、前記半導体膜に接続するソース配線およびドレイン配線は、同一導電材料により形成されており、前記ゲート電極、前記ソース配線および前記ドレイン配線上に第２の絶縁膜を介して形成された遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより第１の保持容量が形成され、前記ドレイン配線と、前記第２の絶縁膜と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置である。
【００２３】
上記各半導体装置において、導電膜を形成する材料としては、耐熱性導電性材料を用い、代表的にはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成されている。また、リン等の不純物元素を導入した結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、導電膜は単層ではなく、２層以上の積層構造としても良いし、耐熱性の低い導電性材料を耐熱性の高い導電性材料で挟む構造としてもよい。
【００２４】
このように、本発明は、ゲート電極、ソース配線およびドレイン配線を同一の工程で形成することにより、従来より工程数を削減することが可能となり、歩留まりが向上し、半導体装置の製造コストが低減される。また、積層の数を削減することが可能となるため、半導体膜と上部遮光膜との物理的な距離が縮まり、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線とソース領域を直接接続することで、コンタクトの数を削減し、開口率を向上させることを可能としている。また、ドレイン配線、層間絶縁膜および上部遮光膜、並びに上部遮光膜、第１の絶縁膜および画素電極により保持容量を形成することで、十分な保持容量を確保することを可能としている。
【００２５】
また、本発明の他の構成は、絶縁表面上に画素部と駆動回路とを有する半導体装置であって、
前記画素部のＴＦＴにおいて、第１の半導体膜上に第１の絶縁膜を介して形成されている第１のゲート電極と、前記半導体膜に接続する第１のソース配線および第１のドレイン配線は、同一導電材料により形成されており、
前記第１のゲート電極は、前記半導体膜の下方に形成されている導電材料からなる下部遮光膜に接続しており、
前記第１のゲート電極、前記第１のソース配線および前記第１のドレイン配線上に第２の絶縁膜を介して形成された上部遮光膜と、該上部遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより保持容量が形成され、
前記駆動回路のＴＦＴにおいて、第２の半導体膜上に第１の絶縁膜を介して形成されている第２のゲート電極と、前記半導体膜に接続する第２のソース配線および第２のドレイン配線は、同一導電材料により形成されており、前記下部遮光膜と同一材料からなる配線が前記第２のゲート電極と接続していることを特徴とする半導体装置である。
【００２６】
また、上記構成において、前記絶縁表面上に形成するＴＦＴは全てｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴとしてもよい。また、上記構成において、前記下部遮光膜は、画素ＴＦＴの第１の半導体膜の下方とし、駆動回路に設けられる前記下部遮光膜と同一材料からなる配線は、第２のソース配線や第２のドレイン配線と交差しないようにする引き回し配線（第２のゲート電極と接続するゲート配線）であることを特徴としている。
【００２７】
【発明の実施の形態】
図５の断面図を用いて、本発明の画素構造について説明する。
【００２８】
基板５０１上にゲート配線としても機能する下部遮光膜５０２、５０３が形成されている。ゲート配線５０３上には下地絶縁膜５０４、半導体層５１１、ゲート絶縁膜５２５の順に形成されている。前記ゲート絶縁膜５２５上のゲート電極５３８はゲート配線５０３と接続されている。ソース配線５３７およびドレイン配線５４０は半導体層５１１の不純物領域にそれぞれ接続されている。ゲート電極５３８、ソース配線５３７およびドレイン配線５４０上には第１層間絶縁膜５４１、第２層間絶縁膜５４２が積層されており、前記第２層間絶縁膜５４２上にＴＦＴ（特にチャネル形成領域）の上部遮光膜５４３が形成されている。前記上部遮光膜５４３上には第３の層間絶縁膜５４４が形成されている。前記第３層間絶縁膜５４４上には、画素電極５４６が形成される。
【００２９】
ゲート電極５３８、ソース配線５３７およびドレイン配線５４０は同一工程において形成されている点に特徴がある。これにより、工程数を削減することを実現している。また、ソース配線とソース領域とを直接接続することでコンタクトホールの数を減らし、液晶表示装置を作製したときの開口率を向上させることを可能としている。
【００３０】
本発明で開示する画素構造は、下部遮光膜（ゲート配線）５０２、５０３および上部遮光膜５４３を有し、また、積層構造を少なくすることで上部遮光膜５４３と半導体層との物理的な距離を縮め、半導体層にあたる可能性があった基板裏面側の光や、上面から入射した光が基板中を乱反射した光を遮ることを可能とする。
【００３１】
また、本発明で開示する画素構造における保持容量は、上部遮光膜５４３と画素電極５４６を電極とし、第３の層間絶縁膜５４４を誘電体とする容量５４７と、ドレイン配線５４０と上部遮光膜５４３を電極とし、第１の層間絶縁膜５４１を誘電体とする容量５４８とがあり、工程数を増やすことなく、十分な容量を確保することができる。
【００３２】
以上の構成でなる本発明について、以下に示す実施例によりさらに詳細な説明を行うこととする。
【００３３】
【実施例】
［実施例１］
本実施例ではアクティブマトリクス基板の作製方法について図１〜図８を用いて説明する。本明細書ではＣＭＯＳ回路、及び駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。
【００３４】
まず、本実施例ではコーニング社の７０５９ガラスや１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５０１を用いる。なお、基板５０１としては、石英基板や単結晶シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。本実施例では石英ガラス基板を用いる。
【００３５】
次いで、石英基板５０１上に下部遮光膜を形成する。まず、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜１５０ｎｍ（好ましくは５０〜１００ｎｍ）の下地膜を形成する。そして、本実施例の処理温度に耐え得るＴａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料およびその積層構造により３００nm程度の膜厚で下部遮光膜を形成する。前記下部遮光膜は画素部または駆動回路のゲート配線、または引き回し配線としての機能も有する。本実施例では膜厚７５ｎｍの結晶質珪素膜５０２を形成し、続いて膜厚１５０ｎｍのＷＳｉｘ（x＝２．０〜２．８）を成膜した後、不要な部分をエッチングして下部遮光膜５０３を形成する。なお、本実施例では、下部遮光膜として積層構造を用いるが、前記下部遮光膜として単層構造を用いても良い。また、図では画素部のみに下部遮光膜を示しているが、駆動回路においても下部遮光膜と同じ材料で配線を形成し、ゲート配線、または引き回し配線の一部として形成する。
【００３６】
そして基板５０１および下部遮光膜５０３上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の下地膜５０４を形成する。本実施例では下地膜５０４として単層構造を用いるが、前記絶縁膜を２層以上積層させた構造を用いても良い。本実施例では、下地膜５０４としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される膜厚５８０ｎｍの酸化窒化珪素膜５０４（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を３５０℃にて形成する。
【００３７】
次いで、下地膜５０４上に半導体膜５０５を形成する。（図１（Ａ））半導体膜５０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００３８】
そして、ニッケルなどの触媒を用いた熱結晶化法を行って、半導体膜を結晶化する。（図１（Ｂ））また、ニッケルなどの触媒を用いた熱結晶化法の他に、公知の結晶化処理（レーザ結晶化法、熱結晶化法等）を組み合わせて行ってもよい。本実施例では、酢酸ニッケル溶液（重量換算濃度１０ｐｐｍ、体積５ｍｌ）をスピンコートにより膜上全面に塗布して金属含有層５０６を形成し、温度６００度の窒素雰囲気中に１２時間曝す。
【００３９】
また、レーザ結晶化法も適用する場合には、パルス発振型または連続発振型のエキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm2(代表的には２００〜７００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜８００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行ってもよい。
【００４０】
続いて、活性領域となる半導体層から、結晶化を助長するために用いた金属元素を除去または低減するために、ゲッタリングを行う。ゲッタリングについては特開平１０−２７０３６３号公報に開示している方法を適用すればよい。或いは、半導体膜上にエッチングストッパーとなる極薄い酸化層を形成した後、該酸化層上にゲッタリングサイトとしてリンまたは希ガスを含むアモルファスシリコン膜を積層した後、熱処理を行ってゲッタリングを行い、活性領域となる半導体層から金属元素を除去または低減させた後、ゲッタリングサイトを除去すればよい。本実施例では、上記公報に記載の技術を用い、マスクとして、膜厚５０ｎｍの酸化珪素膜を形成し、パターニングを行って、所望の形状の酸化珪素膜５０７ａ〜５０７ｃを得る。そして、半導体膜に選択的に１５族に属する元素（代表的にはＰ（リン））を導入して不純物領域５０８ａ〜５０８ｅを形成する。なお、不純物元素の導入の方法は、プラズマドーピング法、イオン注入法、イオンシャワードーピング法から選ばれた一種または複数種の方法により導入すればよい。そして、第２の熱処理を行うことで、活性領域となる半導体層から不純物領域５０８ａ〜５０８ｅへ金属元素を移動させ、前記半導体層から前記金属元素を除去または半導体特性に影響しない程度にまで低減することができる。（図１（Ｃ））このようにして作製した活性領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００４１】
そして、酸化珪素膜５０７ａ〜５０７ｃをマスクとして結晶質半導体膜にエッチングを行った後、酸化珪素膜５０７ａ〜５０７ｃを除去して半導体層５０９〜５１１を形成する。（図２（Ａ））
【００４２】
ここで、絶縁膜を形成して半導体膜の結晶性を向上させるために熱処理を行って、半導体層の上部を熱酸化させるのが望ましい。例えば、減圧ＣＶＤ装置で２０ｎｍの酸化珪素膜を成膜した後、ファーネスアニール炉で熱処理を行う。この処理により、半導体層の上部は酸化される。そして、酸化珪素膜および半導体層の酸化した部分をエッチングすると、結晶性の向上した半導体層が得られる。
【００４３】
また、半導体層５０９〜５１１を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）を導入してもよい。
【００４４】
そして、レジストからなるマスク５１２ａ〜５１２ｃを形成し、第２の不純物元素の導入（第２のドーピング処理）を行って、半導体層にｎ型を付与する不純物元素を導入する。（図２（Ｂ））不純物元素を導入するときの条件は１×１０13〜５×１０14/cm2とし、加速電圧を５〜８０ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０13/cm2とし、加速電圧を１０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。このとき、マスク５１２ａ、５１２ｃが形成されているため、選択的に低濃度不純物領域５１３、５１４が形成される。低濃度不純物領域５１３、５１４には１×１０18〜１×１０20/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。ここで、ｐチャネル型ＴＦＴを形成する半導体層にはレジストによるマスク５１２ｂが形成されており、ｎ型を付与する不純物元素は導入されない。
【００４５】
次いで、レジストからなるマスクを除去し、新たにマスク５１５ａ〜５１５ｃを形成して、図２（Ｃ）に示すように、第３の不純物元素の導入（第３のドーピング処理）を行う。不純物元素を導入するときの条件はドーズ量を１×１０13〜１×１０15/cm2とし、加速電圧を５〜８０ｋｅＶとして行う。このとき、ｐチャネル型ＴＦＴを形成する半導体層にｎ型を付与する不純物元素を導入しないためにマスク５１５ｂを形成し、また、ｎチャネル型ＴＦＴを形成するための半導体層に選択的に高濃度不純物領域を形成するためにマスク５１５ａ、５１５ｃを形成する。本実施例ではドーズ量を２×１０15/ｃｍ2とし、加速電圧を３０ｋｅＶとして行う。こうして、高濃度不純物領域５１６、５１８と低濃度不純物領域５１７、５１９が形成される。なお、第２のドーピング処理と第３のドーピング処理の順序は特に限定されず、高濃度不純物領域を形成した後、低濃度不純物領域を形成してもよい。
【００４６】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク５２０ａ〜５２０ｃを形成して、図３（Ａ）に示すように、第４の不純物元素の導入（第４のドーピング処理）を行う。この第４の不純物元素の導入により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加される。このとき、マスク５２０ｂが形成されているため、選択的に低濃度不純物領域５２１が形成される。本実施例では、低濃度不純物領域５２１はジボラン（Ｂ2Ｈ6）を用いたイオンシャワードーピング法で形成する。イオンシャワードーピング法の条件はドーズ量を１×１０13〜１×１０14/cm2とし、加速電圧を５〜８０ｋｅＶとして行う。この第４の不純物元素の導入の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５２０ａ、５２０ｃで覆われているため、ｐ型を付与する不純物元素は導入されない。
【００４７】
次いで、レジストからなるマスクを除去し、新たにマスク５２２ａ〜５２２ｃを形成して、図３（Ｂ）に示すように、第５の不純物元素の導入（第５のドーピング処理）を行う。不純物元素を導入するときの条件はドーズ量を１×１０13〜１×１０15/cm2とし、加速電圧を５〜８０ｋｅＶとして行う。このとき、ｎチャネル型ＴＦＴを形成する半導体層にｐ型を付与する不純物元素を導入しないためにマスク５２２ａ、５２２ｃを形成し、また、ｐチャネル型ＴＦＴを形成するための半導体層に選択的に高濃度不純物領域を形成するためにマスク５２２ｂを形成する。本実施例ではドーズ量を１×１０15/ｃｍ2とし、加速電圧を２０ｋｅＶとして行う。こうして、高濃度不純物領域５２３と低濃度不純物領域５２４が形成される。なお、第４のドーピング処理と第５のドーピング処理の順序は特に限定されず、高濃度不純物領域を形成した後、低濃度不純物領域を形成してもよい。
【００４８】
また、本実施例では、ｐチャネル型ＴＦＴを形成するための半導体層に２度のｐ型を付与する不純物元素のドーピングを行い、低濃度不純物領域と高濃度不純物領域を形成した例を示したが、特に限定されず、高濃度不純物領域のみとしてもよい。また、第２乃至５のドーピング処理の順序は特に限定されない。
【００４９】
以上までの工程で、それぞれの半導体層に高濃度不純物領域および低濃度不純物領域が形成される。
【００５０】
次いで、半導体層５０９〜５１１を覆う絶縁膜５２５を形成する。絶縁膜５２５はプラズマＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により３５ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。もちろん、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を用いても良い。
【００５１】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５２】
なお、絶縁膜５２５を形成してから、第２乃至第５の不純物元素の導入を行って、高濃度不純物領域および低濃度不純物領域を形成してもよい。
【００５３】
そして、半導体層と接続するコンタクト５２６〜５２９および下部遮光膜５０３と接続するコンタクト５３０を形成した後、膜厚１００〜５００ｎｍの耐熱性を有する導電膜５３１を形成する。本実施例では、Ｗのターゲットを用いたスパッタ法で膜厚４００ｎｍのＷ膜を形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。
【００５４】
なお、本実施例では、導電膜５３１をＷとしているが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素を導入した結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、本実施例では単層構造としたが、導電膜を２層以上積層して形成してもよい。また、Ａｌ等の耐熱性の低い導電膜を耐熱性の高い導電膜で挟んだ３層構造としてもよい。
【００５５】
次に、フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成し、電極及び配線を形成するためのエッチング処理を行う。本実施例ではエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうしてゲート電極５３３、５３５、５３８、ソース配線５３２、５３７、ドレイン配線５３６、５４０、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを接続する配線５３４を形成する。
【００５６】
図６にここまで作製された状態の上面図を示す。なお、図１（Ａ）〜図４（Ａ）に対応する部分には同じ符号を用いている。図４（Ａ）中の鎖線Ａ−Ａ’は図６中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００５７】
次いで、電極および配線５３２〜５４０を覆って、第１の層間絶縁膜５４１を形成する。この第１の層間絶縁膜５４１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成する。もちろん、第１の層間絶縁膜５３８は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００５８】
次いで、熱処理を行って、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。この熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、ＹＡＧレーザ等を用いたレーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００５９】
また、第１の層間絶縁膜を形成する前に熱処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜を形成した後で熱処理を行うことが好ましい。
【００６０】
さらに、熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行って、水素化処理を行う。この工程は第１の層間絶縁膜５４１に含まれる水素により半導体層のダングリングボンドを終端する工程である。もちろん、第１の層間絶縁膜の存在に関係なく半導体層を水素化することもできる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１〜１２時間の熱処理を行っても良い。
【００６１】
次いで、第１の層間絶縁膜５４１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜５４２を形成する。保持容量の一方の電極と他方の電極との距離が場所により異なるよりも均一である方が、容量が大きくなる場合が多い。つまり、ドレイン配線と、後工程で形成される上部遮光膜とが平行に形成される方が望ましい。そのため、前記第２の層間絶縁膜５４２は表面が平坦化する膜を用いるのが望ましい。また、表面の平坦性を向上させる公知の技術、例えばＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程を用いてもよい。さらに、保持容量の一方の電極と他方の電極との距離が近い方が、容量を大きくすることができる。そのため、平坦性を有する絶縁膜を形成した後、さらにエッチバックや研磨工程等を行って、前記第２の絶縁膜の表面と、前記ドレイン配線との距離とをできるだけ近付けることが望ましい。このとき、ドレイン配線上に形成されている第１の層間絶縁膜５４１を露呈させるのが望ましい。また、容量は誘電体の誘電率にも比例して大きくなる。そのため、第１の層間絶縁膜が第２の層間絶縁膜より高い誘電率を有する膜により形成されていれば、ドレイン配線、層間絶縁膜および上部遮光膜により形成される保持容量をさらに大きくすることが可能である。本実施例では、第２の層間絶縁膜５４２として膜厚１μｍのアクリル樹脂膜を形成し、エッチングを行って、ゲート電極、ソース配線およびドレイン配線上に形成されている前記第１の層間絶縁膜５４１の一部を露呈させ、前記第１の層間絶縁膜および前記第２の層間絶縁膜とにより表面が平坦化している。（図４（Ｂ））
【００６２】
なお、本実施例では、第１の層間絶縁膜および第２の層間絶縁膜を形成しているが、もちろん、単層構造としてもよい。この場合においても、表面が平坦化する膜を用いるのが望ましい。
【００６３】
そして、第２の層間絶縁膜５４１上にＡｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にパターニングして上部遮光膜５４３を形成する。この遮光膜５４３は画素の開口部以外を遮光するように網目状に配置する。
【００６４】
図７にここまで作製された状態の上面図を示す。なお、図１〜図４（Ｂ）に対応する部分には同じ符号を用いている。図４（Ｂ）中の鎖線Ａ−Ａ’は図７中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００６５】
さらに、この上部遮光膜５４３を覆うように第３の層間絶縁膜５４４を無機絶縁材料や有機絶縁材料により形成する。上部遮光膜と、第３の層間絶縁膜と、後工程で形成される画素電極とにより構成される保持容量を十分なものとするため、前記第３の層間絶縁膜５４４は表面が平坦化する膜を用いるのが望ましい。また、絶縁膜を形成した後エッチバックや研磨工程を行って表面を平坦化させて第３の層間絶縁膜５４４を形成してもよい。さらに、容量を大きくするため、誘電率の高い膜を用いたり、できるだけ薄く形成するのが望ましい。
【００６６】
そして、ドレイン配線５４０に通じるコンタクトホール５４５を形成し、ＩＴＯ等の透明導電膜を１００nm厚形成し、所望の形状にパターニングすることで画素電極５４６を形成する。
【００６７】
なお、保持容量は、上部遮光膜５４３と画素電極５４６を電極とし、第３の層間絶縁膜５４４を誘電体とする容量５４７と、ドレイン配線５４０と画素電極５４６を電極とし、第１の層間絶縁膜５４１を誘電体とする容量５４８とがあり、工程数を増やすことなく、十分な容量を確保することができる。
【００６８】
図８にここまで作製された状態の上面図を示す。なお、図１〜図４に対応する部分には同じ符号を用いている。図５中の鎖線Ａ−Ａ’は図８中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００６９】
また、図９で示すように、ドレイン配線に通じるコンタクトホール７４５をドレイン領域とドレイン配線を接続するコンタクトホール上に作製すれば、さらに開口率を向上させることが可能となる。なお、図９（Ａ）中の鎖線Ｂ−Ｂ’は図９（Ｂ）中の鎖線Ｂ−Ｂ’で切断した断面図に対応している。このとき、保持容量は上部遮光膜５４３と画素電極７４６を電極とし、第３の層間絶縁膜７４４を誘電体とする容量７４７となる。
【００７０】
以上の様にして、ｎチャネル型ＴＦＴ５５１とｐチャネル型ＴＦＴ５５２を有する駆動回路５５５と、画素ＴＦＴ５５３、保持容量５４６、５４７とを有する画素部５５６が同一基板上に形成されたアクティブマトリクス基板が完成する。
【００７１】
このようにして形成されたアクティブマトリクス基板はゲート電極、ソース配線およびドレイン配線が同一工程で形成されているため、従来よりも工程数を削減することを可能としている。そのため、歩留まりが向上し、コストの低減も実現できる。また、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留め、液晶表示装置を作製したときの開口率を向上させることが可能となる。
【００７２】
［実施例２］
本実施例では、画素部における保持容量を実施例１とは異なる方法で作製する方法について説明する。なお、実施例１の図４（Ｂ）で示す第２の層間絶縁膜の形成までは同一であるので、説明は省略する。
【００７３】
前記第２の層間絶縁膜上に上部遮光膜を形成する。本実施例では上部遮光膜としてチタンを主成分とする膜６４３ａとアルミニウムを主成分とする膜６４３ｂとを積層して用いる。そして、上部遮光膜の表面に陽極酸化法またはプラズマ酸化法を行うと、アルミニウムを主成分とする膜６４３ｂとがチタンを主成分とする膜６４３ａの一部が陽極酸化され、酸化絶縁膜６４４ｂとして酸化アルミニウム膜（アルミナ膜）が形成される。この酸化絶縁膜６４４ｂを保持容量の誘電体として用いる。なお、タンタル（Ｔａ）またはチタン（Ｔｉ）を陽極酸化して得られる酸化絶縁膜も誘電率が高いため、保持容量の誘電体として好適に用いることができる。また、酸化絶縁膜は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さであるのが望ましい。（図１０（Ａ））
【００７４】
この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮光膜１２２が形成されている基板を溶液に浸し、遮光膜１２２を陽極として、一定（数ｍＡ〜数十ｍＡ）の直流電流を流す。本実施例では１枚の基板に200ｍＡの電流を流す。
【００７５】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま一定の昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達したところで陽極酸化処理を終了させる。このようにして上部遮光膜の表面には厚さ約５０ｎｍの酸化絶縁膜６４５を形成することができる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【００７６】
また、ここでは陽極酸化法を用いて遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成する膜や、ＤＬＣ（Diamond Like Carbon）膜、酸化タンタル膜、有機絶縁膜から選ばれた一種または複数種の膜とを組み合わせた積層膜を用いても良い。
【００７７】
次いで、第３層間絶縁膜６４６を形成する。第３層間絶縁膜６４６は、向き絶縁材料や有機絶縁膜を用いて形成する。本実施例ではポリイミドを膜厚１．５μmで形成する。続いて、保持容量となる領域の層間絶縁膜はエッチングして除去し、酸化絶縁膜６４４ｂを露出させる。
【００７８】
続いて、実施例１に従って画素電極６４８を作製すれば、図１０（Ｃ）で示すアクティブマトリクス型基板が完成する。
【００７９】
なお、保持容量は、上部遮光膜６４３と画素電極５４６を電極とし、酸化絶縁膜６４５を誘電体とする容量６４９と、ドレイン配線５４０と上部遮光膜６４３を電極とし、第１及び第２の層間絶縁膜５４１、５４２を誘電体とする容量６５０とがあり、工程数を増やすことなく、十分な容量を確保することができる。
【００８０】
このようにして形成されるアクティブマトリクス基板はゲート電極、ソース配線およびドレイン配線が同一工程で形成されているため、従来よりも工程数を削減することを可能としている。そのため、歩留まりが向上し、コストの低減も実現できる。また、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留め、液晶表示装置を作製したときの開口率を向上させることが可能となる。
【００８１】
［実施例３］
本実施例では、本発明を用いて形成されたＧＯＬＤ構造のＴＦＴを有するアクティブマトリクス基板の作製方法について、説明する。なお、実施例１の図３（Ｃ）で示す導電膜の形成までは同一であるので、説明は省略する。
【００８２】
ここで、フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成し、電極及び配線を形成するためのエッチング処理を行う。このとき、低濃度不純物領域の一部がゲート電極と重なるようにして、エッチング処理を行う。こうしてゲート電極６３３、６３５、６３８、ソース配線６３２、６３７、ドレイン配線６３６、６４０、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを接続する配線６３４を形成する。（図１１（Ａ））
【００８３】
そして、実施例１に従って画素電極５４６まで形成すれば、アクティブマトリクス型基板が完成する。（図１１（Ｂ））
【００８４】
このようにして形成されたアクティブマトリクス基板はゲート電極、ソース配線およびドレイン配線が同一工程で形成されているため、従来よりも工程数を削減することを可能としている。そのため、歩留まりが向上し、コストの低減も実現できる。また、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留め、液晶表示装置を作製したときの開口率を向上させることが可能となる。また、ＴＦＴをＧＯＬＤ構造としたことで、オフ電流を低減することが可能となり、ＴＦＴの信頼性を向上させることが出来る。
【００８５】
また、本実施例では、画素部のＴＦＴと駆動回路のＴＦＴの両方をＧＯＬＤ構造とした例を示したが、特に限定されず、駆動回路のＴＦＴ（ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴ）のみをＧＯＬＤ構造としてもよいし、駆動回路の一部のｎチャネル型ＴＦＴのみをＧＯＬＤ構造としてもよい。
【００８６】
［実施例４］
本実施例では、実施例１で作製したアクティブマトリクス基板から、透過型液晶表示装置を作製する工程を以下に説明する。説明には図１２を用いる。
【００８７】
まず、実施例１に従い、図５の状態のアクティブマトリクス基板を得た後、前記アクティブマトリクス基板上、少なくとも画素電極５４７上に配向膜５６７を形成しラビング処理を行う。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示せず）を所望の位置に形成する。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８８】
次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、平坦化膜５７３を形成する。
【００８９】
次いで、平坦化膜５７３上に透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７４を形成し、ラビング処理を施す。
【００９０】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図１２に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００９１】
以上のようにして作製される液晶表示装置は、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留めてあるので、開口率が向上することを可能とする。また、ドレイン配線、層間絶縁膜および遮光膜、並びに遮光膜、第３の絶縁膜および画素電極により保持容量を形成することで、十分な保持容量の確保することを可能とする。このように、液晶表示装置の信頼性を向上させ、高精細な表示を実現することが可能となる。そして、このような液晶表示装置は各種電子機器の表示部として用いることができる。
【００９２】
なお、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることが可能である。
【００９３】
［実施例５］
本発明を適用して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＣ表示装置）に用いることが出来る。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施出来る。
【００９４】
その様な電子機器としては、プロジェクタなどが挙げられる。例として、図１３に示す。
【００９５】
図１３（Ａ）はフロント型プロジェクタであり、投射装置３６０１、スクリーン３６０２等を含む。本発明は投射装置３６０１の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【００９６】
図１３（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【００９７】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９８】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９９】
［実施例６］
本実施例では希ガスを含む非晶質半導体膜を用いてゲッタリングする例を図１４に示す。
【０１００】
まず、実施例１に従って、図１（Ｂ）と同じ工程で半導体膜を結晶化する。（図１４（Ａ））なお、図１４（Ａ）は、図１（Ｂ）と同一であるのでここでは詳細な説明は省略する。
【０１０１】
次いで、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。本実施例ではオゾン水を用いてバリア層１４０１を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。
【０１０２】
本明細書中、バリア層とは、ゲッタリング工程において金属元素が通過可能な膜質または膜厚を有し、且つ、ゲッタリングサイトとなる層の除去工程においてエッチングストッパーとなる層を指している。
【０１０３】
次いで、上記バリア層１４０１上にプラズマＣＶＤ法またはスパッタ法でゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜１４０２を５０ｎｍ〜４００ｎｍ、ここでは膜厚１５０ｎｍで形成する。（図１４（Ｂ））本実施例では、スパッタ法でシリコンターゲットを用い、アルゴン雰囲気下、圧力０．３Ｐａで成膜する。本実施例では安価なガスであるアルゴンを用いたが、特に限定されず、希ガス元素を含む非晶質シリコン膜をゲッタリングサイトとしてもよい。
【０１０４】
その後、６５０℃に加熱された炉に入れて３分の熱処理を行いゲッタリングして、結晶構造を有する半導体膜５０５中のニッケル濃度を低減する。炉に代えてランプアニール装置を用いてもよい。
【０１０５】
次いで、バリア層１４０１をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜１４０２を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【０１０６】
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層５０９、５１０、５１１を形成する。半導体層を形成した後、レジストからなるマスクを除去する。
【０１０７】
ここまでの状態が図２（Ａ）とほぼ同一となる。以降の工程は、実施例１に従えばよい。
【０１０８】
本実施例に示したゲッタリング方法は、結晶構造を有するシリコン膜とゲッタリングサイトとなる領域との距離が１〜１０ｎｍ程度と短いため、実施例１に示したゲッタリング方法よりも効率よく半導体膜中の金属元素を除去または低減することができる。
【０１０９】
また、本実施例は、実施例１乃至５のいずれか一と自由に組み合わせることができる。
【０１１０】
［実施例７］
本実施例ではｎチャネル型ＴＦＴのみで駆動回路を形成する例を図１５に示す。また、実施例１とはドーピング順序を変えて自己整合的に低濃度不純物領域を形成する例を示す。なお、図１５において、実施例１と同じ部分には同一の符号を用いる。
【０１１１】
まず、実施例１に従って、図２（Ａ）と同じ状態を得る。図２（Ａ）と同じ状態を得るためには、下部遮光膜を形成する第１マスク、酸化膜を形成する第２マスクを用いる。
【０１１２】
次いで、実施例１での第２のドーピング処理を行わず、本実施例の第２のドーピング処理として、実施例１の第３のドーピング処理と同じマスクを行い、高濃度不純物領域を形成する。ここで第２のドーピング処理として第３マスクを用いる。
【０１１３】
次いで、半導体層を覆う絶縁膜を形成する。この絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。
【０１１４】
そして、第４マスクを用い、絶縁膜を選択的にエッチングして半導体層または下部遮光膜に達する開口（コンタクトホール）を形成した後、膜厚１００〜５００ｎｍの耐熱性を有する導電膜を形成する。本実施例では、Ｗのターゲットを用いたスパッタ法で膜厚４００ｎｍのＷ膜を形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。
【０１１５】
次いで、第５マスクを用い、電極及び配線を形成するためのエッチング処理を行う。こうして電極１５００と接続するゲート電極５３３、下部遮光膜５０３と接続するゲート電極５３８、ソース配線５３２、５３７、ドレイン配線１５３４、５４０を形成する。また、本実施例において、駆動回路にはｎチャネルＴＦＴのみで構成し、駆動回路におけるゲート電極と接続する配線１５００を図示している。駆動回路において、この配線１５００を用いてゲート配線とソース配線とドレイン配線とが互いに交差しないようにする。
【０１１６】
次いで、第３のドーピング処理を行う。この第３のドーピング処理は、マスクを用いず、自己整合的に低濃度不純物領域を形成する。（図１５（Ａ））ここでのドーピング条件は、実施例１での第２のドーピング処理と同じ条件とすればよい。自己整合的に低濃度不純物領域を形成することは、マスクの合わせ精度によらないため、さらなる微細化にも対応することができる。
【０１１７】
次いで、実施例１と同様に、電極および配線を覆って、第１の層間絶縁膜５４１を形成する。
【０１１８】
以降の工程は、実施例１に従って、図１５（Ｂ）に示すｎチャネル型ＴＦＴ１５５１を有する駆動回路１５５５、画素ＴＦＴ１５５３が形成されたアクティブマトリクス基板を形成すればよい。図５（Ｂ）と同じ状態を得るためには、黒色樹脂等の高い遮光性を持つ膜からなる上部遮光膜を形成する第６マスク、ドレイン配線に達するコンタクトホールを形成する第７マスク、透明導電膜からなる画素電極５４６を形成する第８マスクを用いる。
【０１１９】
本実施例は、ｎチャネル型ＴＦＴのみとし、低濃度不純物領域を自己整合的に形成することによってトータルのマスクを８枚とすることができる。
【０１２０】
また、本実施例は、実施例１乃至６のいずれか一と自由に組み合わせることができる。
【０１２１】
【発明の効果】
本発明の構成を採用することにより、以下に示すような基本的有意性を得ることが出来る。
【０１２２】
（ａ）従来より工程数を削減することを可能とする。
【０１２３】
（ｂ）工程数を削減することにより、階層の数が従来より削減されて上部遮光膜と半導体膜との物理的な距離が縮まり、前記半導体膜に対する遮光性が向上する。
【０１２４】
（ｃ）ソース配線とソース領域とを直接接続するため、コンタクトホールの数を削減することが可能となり、開口率が向上する。
【０１２５】
（ｄ）上部遮光膜、該上部遮光膜上に形成された絶縁膜および該絶縁膜上に形成された画素電極により保持容量を形成することで十分な容量が確保できる。さらに、ドレイン配線、該ドレイン配線上に形成された絶縁膜および上部遮光膜により保持容量を形成することもできる。さらに、絶縁膜を薄く形成したり、誘電率の高い膜により形成すれば、容量をさらに十分なものとすることができる。
【０１２６】
（ｅ）ゲート電極とソース配線とドレイン配線とを同一材料、且つ、同一マスクで形成することによって、これらの電極および配線のアライメントマージンが少なくてすむため、微細化に適している。
【０１２７】
上記（ａ）〜（ｅ）の利点を満たした上で、アクティブマトリクス型の液晶表示装置に代表される半導体装置において、半導体装置の動作特性および信頼性を向上させ、歩留まりの向上を実現することができる。さらに、半導体装置の製造コストを低減することを実現することができる。
【図面の簡単な説明】
【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】 画素ＴＦＴの構成を示す上面図。
【図７】 画素ＴＦＴの構成を示す上面図。
【図８】 画素ＴＦＴの構成を示す上面図。
【図９】 画素ＴＦＴの作製工程を示す断面図および上面図。
【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１２】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１３】 半導体装置の例を示す図。
【図１４】 実施例６を示す図。
【図１５】 実施例７を示す図。
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。その代表例として、アクティブマトリクス型の液晶表示装置が知られている。特に、結晶質珪素膜を活性領域として用いるＴＦＴは電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００３】
例えば、アクティブマトリクス型の液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００４】
前記ＴＦＴは、少なくとも半導体膜と、酸化珪素膜や酸化窒化珪素膜等からなる絶縁膜と、各種金属材料等からなる配線と、画素電極とを有している。前記配線には、ソース配線やゲート配線（ゲート電極を含む）などがあり、ソース配線と、ソース領域に接続するソース電極は他の配線を介して接続する場合が多い。
【０００５】
また、アクティブマトリクス型の液晶表示装置のなかでも、小型の液晶パネルを用いる液晶プロジェクタの普及が急速に進んでおり、使用される場がますます広がっている。それに伴い、便利性が求められ、小型化、高輝度化、高精細化ならびに低価格化などを進めるための開発が続けられている。
【０００６】
液晶プロジェクタや電子装置の表示部に用いられるアクティブマトリクス型液晶表示装置の画素部は数百万個の画素により構成されている。各画素にはＴＦＴが形成されており、各画素のＴＦＴには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられ、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電位をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動して透過光量を制御して画像を表示する仕組みになっている。
【０００７】
このコンデンサはリーク電流により次第にその容量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっていた。そこで、従来では容量配線を設けて、液晶を誘電体とするコンデンサとは別のコンデンサ（保持容量）を並列に設けてあった。この保持容量は、液晶を誘電体とするコンデンサが損失する容量を補う働きをしている。
【０００８】
【発明が解決しようとする課題】
しかしながら、画素部に容量配線を用いた保持容量を形成して十分な容量を確保しようとすると、開口率を犠牲にしなければならない。特に、液晶プロジェクタに用いられるような小型の高精細な液晶表示装置において、小型化と同時に高精細化が求められる限り、画素サイズの縮小化が続くことは十分予想される。例えば、対角０．７インチ型の液晶表示装置で、ＸＧＡ（１０２４×７６８画素）という高精細な表示を実現するためには、画素のひとつひとつのサイズが、１４μｍ×１４μｍと言う極めて小さな面積となっている。また、コンタクトホールの面積を１μｍ角とする場合でも、コンタクトの一辺は、カバレッジの問題等を考慮すると、少なくともコンタクトホールの一辺を１μｍずつ延長して、３μｍ角の面積を確保しなければならない。１画素の一辺が１４μｍの場合、３μｍ角のコンタクトを１つ形成すると、開口率は少なくとも４．６％低下することになる。コンタクト数は、画素サイズが小型化し続ける中で非常に重要な問題となっている。
【０００９】
現在、高輝度化のためには開口率を上げ、また高精細化のためには画素数を増やして対応してきているが、画素サイズが小型化し続けるなかで、開口率の向上および画素数の向上を同時に満たし、かつ十分な容量を確保する画素構造の設計をすることは、極めて難しい問題である。このような画素構造を実現しようとすれば、当然工程数が増え、工程も複雑になるため、歩留まりが悪くなり、半導体装置の製造コストがあがってしまうという問題がある。
【００１０】
また、透過型液晶表示装置の基板のＴＦＴが形成されていない面（以下、基板裏面という）側からの光や、上面から入射した光が基板中を乱反射した光によって、光リーク電流が増えてしまいオフ電流（ＴＦＴがオフ状態にある時に流れるドレイン電流値）が高くなってしまう場合がある。リーク電流が高くなれば、補償するための保持容量を大きくしなければならず、画素部における開口率の低下が問題になる。
【００１１】
本発明はこのような課題を解決するための技術であり、ＴＦＴと保持容量の構成に関し、従来より工程数を削減し、開口率が高く、高精細な表示を行うことができ、さらに、信頼性の高いアクティブマトリクス型液晶表示装置を実現することを課題としている。また、十数μm角という非常に小さな画素サイズで設計された液晶表示装置および該液晶表示装置を表示部に用いた電子装置においても明るい高精細な画像表示を実現することを課題とする。
【００１２】
【課題を解決するための手段】
本発明は、ゲート電極、ソース配線およびドレイン配線を同一工程で形成し、ゲート電極、ソース配線およびドレイン配線を覆って第１の絶縁膜を形成し、前記第１の絶縁膜上に上部遮光膜を形成し、該上部遮光膜上に第２の絶縁膜を形成し、前記第１の絶縁膜および前記第２の絶縁膜を部分的にエッチングして前記ドレイン配線に達するコンタクトホールを形成して、前記第２の絶縁膜上に前記ドレイン配線に接続する画素電極を形成することを特徴としている。また、前記ドレイン配線、前記第１の絶縁膜および前記上部遮光膜、並びに前記上部遮光膜、前記第２の絶縁膜および前記画素電極により保持容量を形成していることを特徴としている。
【００１３】
また、ＴＦＴは、チャネル形成領域、ソース領域およびドレイン領域を含む半導体膜、ゲート絶縁膜およびゲート電極を有し、ゲート電極は半導体膜より下層（基板側）に形成された下部遮光膜をかねるゲート配線に接続されている。
【００１４】
このように、ゲート電極、ソース配線およびドレイン配線を同一の工程で形成しているため、工程数を削減することを可能としている。具体的には、ＴＦＴの作製に要するフォトマスクの枚数を削減している。フォトマスクはフォトリソグラフィの技術において、エッチング工程の際に、マスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【００１５】
また、ゲート電極、ソース配線およびドレイン配線を同一の工程で形成することにより、従来より積層の数を削減することが可能となる。そのため、半導体膜と遮光膜との物理的な距離が縮まり、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。
【００１６】
また、ソース配線とソース領域を直接接続することで、コンタクトの数を削減し、開口率を向上させることを可能としている。画素のサイズが小型化し続ける中で開口率を向上させるために、コンタクトの数を少しでも削減することは非常に有用である。
【００１７】
また、ドレイン配線、第１の絶縁膜および上部遮光膜、並びに上部遮光膜、第２の絶縁膜および画素電極により保持容量を形成することで、十分な保持容量の確保することを可能としている。また、前記第１の絶縁膜および前記第２の絶縁膜を誘電率の高い膜としたり、できるだけ薄く形成することで、保持容量をさらに十分なものとすることができる。
【００１８】
本明細書で開示する本発明の作製方法は、絶縁表面上に第１の遮光膜を形成し、該第１の遮光膜上に下地絶縁膜を形成し、該下地絶縁膜を介して前記第１の遮光膜上に半導体膜を形成し、該半導体膜に選択的に不純物元素を導入して、ソース領域およびドレイン領域を形成し、前記半導体膜上に第１の絶縁膜を形成し、該第１の絶縁膜を部分的にエッチングして前記第１の遮光膜、前記ソース領域およびドレイン領域の一部を露呈させ、前記第1の絶縁膜上に導電膜を形成し、該導電膜をエッチングして、ゲート電極、ソース配線およびドレイン配線を形成し、前記第１の絶縁膜、前記ゲート電極、前記ソース配線および前記ドレイン配線に接して第２の絶縁膜を形成し、該第２の絶縁膜上に前記第１の遮光膜と重なる第２の遮光膜を形成し、該第２の遮光膜を覆って第３の絶縁膜を形成し、該第３の絶縁膜を部分的にエッチングして前記ドレイン配線の一部を露呈させて画素電極を形成することを特徴としている。
【００１９】
上記作製方法において、導電膜を形成する材料としては、耐熱性導電性材料を用い、代表的にはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素を導入した結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、導電膜は単層ではなく、２層以上の積層構造としても良いし、耐熱性の低い導電性材料を耐熱性の高い導電性材料で挟む構造としてもよい。
【００２０】
また、上記作製方法において、前記不純物元素は、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素から選ばれた一種または複数種の元素とする。
【００２１】
また、上記作製方法により作製される半導体装置は、半導体膜上に第１の絶縁膜を介して形成されているゲート電極と、前記半導体膜に接続するソース配線およびドレイン配線は、同一導電材料により形成されており、前記ゲート電極、前記ソース配線および前記ドレイン配線上に第２の絶縁膜を介して形成された遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより保持容量が形成されていることを特徴とする半導体装置である。
【００２２】
また、上記作製方法により作製される他の半導体装置は、半導体膜上に第１の絶縁膜を介して形成されているゲート電極と、前記半導体膜に接続するソース配線およびドレイン配線は、同一導電材料により形成されており、前記ゲート電極、前記ソース配線および前記ドレイン配線上に第２の絶縁膜を介して形成された遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより第１の保持容量が形成され、前記ドレイン配線と、前記第２の絶縁膜と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置である。
【００２３】
上記各半導体装置において、導電膜を形成する材料としては、耐熱性導電性材料を用い、代表的にはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成されている。また、リン等の不純物元素を導入した結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、導電膜は単層ではなく、２層以上の積層構造としても良いし、耐熱性の低い導電性材料を耐熱性の高い導電性材料で挟む構造としてもよい。
【００２４】
このように、本発明は、ゲート電極、ソース配線およびドレイン配線を同一の工程で形成することにより、従来より工程数を削減することが可能となり、歩留まりが向上し、半導体装置の製造コストが低減される。また、積層の数を削減することが可能となるため、半導体膜と上部遮光膜との物理的な距離が縮まり、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線とソース領域を直接接続することで、コンタクトの数を削減し、開口率を向上させることを可能としている。また、ドレイン配線、層間絶縁膜および上部遮光膜、並びに上部遮光膜、第１の絶縁膜および画素電極により保持容量を形成することで、十分な保持容量を確保することを可能としている。
【００２５】
また、本発明の他の構成は、絶縁表面上に画素部と駆動回路とを有する半導体装置であって、
前記画素部のＴＦＴにおいて、第１の半導体膜上に第１の絶縁膜を介して形成されている第１のゲート電極と、前記半導体膜に接続する第１のソース配線および第１のドレイン配線は、同一導電材料により形成されており、
前記第１のゲート電極は、前記半導体膜の下方に形成されている導電材料からなる下部遮光膜に接続しており、
前記第１のゲート電極、前記第１のソース配線および前記第１のドレイン配線上に第２の絶縁膜を介して形成された上部遮光膜と、該上部遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより保持容量が形成され、
前記駆動回路のＴＦＴにおいて、第２の半導体膜上に第１の絶縁膜を介して形成されている第２のゲート電極と、前記半導体膜に接続する第２のソース配線および第２のドレイン配線は、同一導電材料により形成されており、前記下部遮光膜と同一材料からなる配線が前記第２のゲート電極と接続していることを特徴とする半導体装置である。
【００２６】
また、上記構成において、前記絶縁表面上に形成するＴＦＴは全てｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴとしてもよい。また、上記構成において、前記下部遮光膜は、画素ＴＦＴの第１の半導体膜の下方とし、駆動回路に設けられる前記下部遮光膜と同一材料からなる配線は、第２のソース配線や第２のドレイン配線と交差しないようにする引き回し配線（第２のゲート電極と接続するゲート配線）であることを特徴としている。
【００２７】
【発明の実施の形態】
図５の断面図を用いて、本発明の画素構造について説明する。
【００２８】
基板５０１上にゲート配線としても機能する下部遮光膜５０２、５０３が形成されている。ゲート配線５０３上には下地絶縁膜５０４、半導体層５１１、ゲート絶縁膜５２５の順に形成されている。前記ゲート絶縁膜５２５上のゲート電極５３８はゲート配線５０３と接続されている。ソース配線５３７およびドレイン配線５４０は半導体層５１１の不純物領域にそれぞれ接続されている。ゲート電極５３８、ソース配線５３７およびドレイン配線５４０上には第１層間絶縁膜５４１、第２層間絶縁膜５４２が積層されており、前記第２層間絶縁膜５４２上にＴＦＴ（特にチャネル形成領域）の上部遮光膜５４３が形成されている。前記上部遮光膜５４３上には第３の層間絶縁膜５４４が形成されている。前記第３層間絶縁膜５４４上には、画素電極５４６が形成される。
【００２９】
ゲート電極５３８、ソース配線５３７およびドレイン配線５４０は同一工程において形成されている点に特徴がある。これにより、工程数を削減することを実現している。また、ソース配線とソース領域とを直接接続することでコンタクトホールの数を減らし、液晶表示装置を作製したときの開口率を向上させることを可能としている。
【００３０】
本発明で開示する画素構造は、下部遮光膜（ゲート配線）５０２、５０３および上部遮光膜５４３を有し、また、積層構造を少なくすることで上部遮光膜５４３と半導体層との物理的な距離を縮め、半導体層にあたる可能性があった基板裏面側の光や、上面から入射した光が基板中を乱反射した光を遮ることを可能とする。
【００３１】
また、本発明で開示する画素構造における保持容量は、上部遮光膜５４３と画素電極５４６を電極とし、第３の層間絶縁膜５４４を誘電体とする容量５４７と、ドレイン配線５４０と上部遮光膜５４３を電極とし、第１の層間絶縁膜５４１を誘電体とする容量５４８とがあり、工程数を増やすことなく、十分な容量を確保することができる。
【００３２】
以上の構成でなる本発明について、以下に示す実施例によりさらに詳細な説明を行うこととする。
【００３３】
【実施例】
［実施例１］
本実施例ではアクティブマトリクス基板の作製方法について図１〜図８を用いて説明する。本明細書ではＣＭＯＳ回路、及び駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。
【００３４】
まず、本実施例ではコーニング社の７０５９ガラスや１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５０１を用いる。なお、基板５０１としては、石英基板や単結晶シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。本実施例では石英ガラス基板を用いる。
【００３５】
次いで、石英基板５０１上に下部遮光膜を形成する。まず、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜１５０ｎｍ（好ましくは５０〜１００ｎｍ）の下地膜を形成する。そして、本実施例の処理温度に耐え得るＴａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料およびその積層構造により３００nm程度の膜厚で下部遮光膜を形成する。前記下部遮光膜は画素部または駆動回路のゲート配線、または引き回し配線としての機能も有する。本実施例では膜厚７５ｎｍの結晶質珪素膜５０２を形成し、続いて膜厚１５０ｎｍのＷＳｉｘ（x＝２．０〜２．８）を成膜した後、不要な部分をエッチングして下部遮光膜５０３を形成する。なお、本実施例では、下部遮光膜として積層構造を用いるが、前記下部遮光膜として単層構造を用いても良い。また、図では画素部のみに下部遮光膜を示しているが、駆動回路においても下部遮光膜と同じ材料で配線を形成し、ゲート配線、または引き回し配線の一部として形成する。
【００３６】
そして基板５０１および下部遮光膜５０３上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の下地膜５０４を形成する。本実施例では下地膜５０４として単層構造を用いるが、前記絶縁膜を２層以上積層させた構造を用いても良い。本実施例では、下地膜５０４としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される膜厚５８０ｎｍの酸化窒化珪素膜５０４（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を３５０℃にて形成する。
【００３７】
次いで、下地膜５０４上に半導体膜５０５を形成する。（図１（Ａ））半導体膜５０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００３８】
そして、ニッケルなどの触媒を用いた熱結晶化法を行って、半導体膜を結晶化する。（図１（Ｂ））また、ニッケルなどの触媒を用いた熱結晶化法の他に、公知の結晶化処理（レーザ結晶化法、熱結晶化法等）を組み合わせて行ってもよい。本実施例では、酢酸ニッケル溶液（重量換算濃度１０ｐｐｍ、体積５ｍｌ）をスピンコートにより膜上全面に塗布して金属含有層５０６を形成し、温度６００度の窒素雰囲気中に１２時間曝す。
【００３９】
また、レーザ結晶化法も適用する場合には、パルス発振型または連続発振型のエキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm2(代表的には２００〜７００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜８００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行ってもよい。
【００４０】
続いて、活性領域となる半導体層から、結晶化を助長するために用いた金属元素を除去または低減するために、ゲッタリングを行う。ゲッタリングについては特開平１０−２７０３６３号公報に開示している方法を適用すればよい。或いは、半導体膜上にエッチングストッパーとなる極薄い酸化層を形成した後、該酸化層上にゲッタリングサイトとしてリンまたは希ガスを含むアモルファスシリコン膜を積層した後、熱処理を行ってゲッタリングを行い、活性領域となる半導体層から金属元素を除去または低減させた後、ゲッタリングサイトを除去すればよい。本実施例では、上記公報に記載の技術を用い、マスクとして、膜厚５０ｎｍの酸化珪素膜を形成し、パターニングを行って、所望の形状の酸化珪素膜５０７ａ〜５０７ｃを得る。そして、半導体膜に選択的に１５族に属する元素（代表的にはＰ（リン））を導入して不純物領域５０８ａ〜５０８ｅを形成する。なお、不純物元素の導入の方法は、プラズマドーピング法、イオン注入法、イオンシャワードーピング法から選ばれた一種または複数種の方法により導入すればよい。そして、第２の熱処理を行うことで、活性領域となる半導体層から不純物領域５０８ａ〜５０８ｅへ金属元素を移動させ、前記半導体層から前記金属元素を除去または半導体特性に影響しない程度にまで低減することができる。（図１（Ｃ））このようにして作製した活性領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００４１】
そして、酸化珪素膜５０７ａ〜５０７ｃをマスクとして結晶質半導体膜にエッチングを行った後、酸化珪素膜５０７ａ〜５０７ｃを除去して半導体層５０９〜５１１を形成する。（図２（Ａ））
【００４２】
ここで、絶縁膜を形成して半導体膜の結晶性を向上させるために熱処理を行って、半導体層の上部を熱酸化させるのが望ましい。例えば、減圧ＣＶＤ装置で２０ｎｍの酸化珪素膜を成膜した後、ファーネスアニール炉で熱処理を行う。この処理により、半導体層の上部は酸化される。そして、酸化珪素膜および半導体層の酸化した部分をエッチングすると、結晶性の向上した半導体層が得られる。
【００４３】
また、半導体層５０９〜５１１を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）を導入してもよい。
【００４４】
そして、レジストからなるマスク５１２ａ〜５１２ｃを形成し、第２の不純物元素の導入（第２のドーピング処理）を行って、半導体層にｎ型を付与する不純物元素を導入する。（図２（Ｂ））不純物元素を導入するときの条件は１×１０13〜５×１０14/cm2とし、加速電圧を５〜８０ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０13/cm2とし、加速電圧を１０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。このとき、マスク５１２ａ、５１２ｃが形成されているため、選択的に低濃度不純物領域５１３、５１４が形成される。低濃度不純物領域５１３、５１４には１×１０18〜１×１０20/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。ここで、ｐチャネル型ＴＦＴを形成する半導体層にはレジストによるマスク５１２ｂが形成されており、ｎ型を付与する不純物元素は導入されない。
【００４５】
次いで、レジストからなるマスクを除去し、新たにマスク５１５ａ〜５１５ｃを形成して、図２（Ｃ）に示すように、第３の不純物元素の導入（第３のドーピング処理）を行う。不純物元素を導入するときの条件はドーズ量を１×１０13〜１×１０15/cm2とし、加速電圧を５〜８０ｋｅＶとして行う。このとき、ｐチャネル型ＴＦＴを形成する半導体層にｎ型を付与する不純物元素を導入しないためにマスク５１５ｂを形成し、また、ｎチャネル型ＴＦＴを形成するための半導体層に選択的に高濃度不純物領域を形成するためにマスク５１５ａ、５１５ｃを形成する。本実施例ではドーズ量を２×１０15/ｃｍ2とし、加速電圧を３０ｋｅＶとして行う。こうして、高濃度不純物領域５１６、５１８と低濃度不純物領域５１７、５１９が形成される。なお、第２のドーピング処理と第３のドーピング処理の順序は特に限定されず、高濃度不純物領域を形成した後、低濃度不純物領域を形成してもよい。
【００４６】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク５２０ａ〜５２０ｃを形成して、図３（Ａ）に示すように、第４の不純物元素の導入（第４のドーピング処理）を行う。この第４の不純物元素の導入により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加される。このとき、マスク５２０ｂが形成されているため、選択的に低濃度不純物領域５２１が形成される。本実施例では、低濃度不純物領域５２１はジボラン（Ｂ2Ｈ6）を用いたイオンシャワードーピング法で形成する。イオンシャワードーピング法の条件はドーズ量を１×１０13〜１×１０14/cm2とし、加速電圧を５〜８０ｋｅＶとして行う。この第４の不純物元素の導入の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５２０ａ、５２０ｃで覆われているため、ｐ型を付与する不純物元素は導入されない。
【００４７】
次いで、レジストからなるマスクを除去し、新たにマスク５２２ａ〜５２２ｃを形成して、図３（Ｂ）に示すように、第５の不純物元素の導入（第５のドーピング処理）を行う。不純物元素を導入するときの条件はドーズ量を１×１０13〜１×１０15/cm2とし、加速電圧を５〜８０ｋｅＶとして行う。このとき、ｎチャネル型ＴＦＴを形成する半導体層にｐ型を付与する不純物元素を導入しないためにマスク５２２ａ、５２２ｃを形成し、また、ｐチャネル型ＴＦＴを形成するための半導体層に選択的に高濃度不純物領域を形成するためにマスク５２２ｂを形成する。本実施例ではドーズ量を１×１０15/ｃｍ2とし、加速電圧を２０ｋｅＶとして行う。こうして、高濃度不純物領域５２３と低濃度不純物領域５２４が形成される。なお、第４のドーピング処理と第５のドーピング処理の順序は特に限定されず、高濃度不純物領域を形成した後、低濃度不純物領域を形成してもよい。
【００４８】
また、本実施例では、ｐチャネル型ＴＦＴを形成するための半導体層に２度のｐ型を付与する不純物元素のドーピングを行い、低濃度不純物領域と高濃度不純物領域を形成した例を示したが、特に限定されず、高濃度不純物領域のみとしてもよい。また、第２乃至５のドーピング処理の順序は特に限定されない。
【００４９】
以上までの工程で、それぞれの半導体層に高濃度不純物領域および低濃度不純物領域が形成される。
【００５０】
次いで、半導体層５０９〜５１１を覆う絶縁膜５２５を形成する。絶縁膜５２５はプラズマＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により３５ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。もちろん、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を用いても良い。
【００５１】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５２】
なお、絶縁膜５２５を形成してから、第２乃至第５の不純物元素の導入を行って、高濃度不純物領域および低濃度不純物領域を形成してもよい。
【００５３】
そして、半導体層と接続するコンタクト５２６〜５２９および下部遮光膜５０３と接続するコンタクト５３０を形成した後、膜厚１００〜５００ｎｍの耐熱性を有する導電膜５３１を形成する。本実施例では、Ｗのターゲットを用いたスパッタ法で膜厚４００ｎｍのＷ膜を形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。
【００５４】
なお、本実施例では、導電膜５３１をＷとしているが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素を導入した結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、本実施例では単層構造としたが、導電膜を２層以上積層して形成してもよい。また、Ａｌ等の耐熱性の低い導電膜を耐熱性の高い導電膜で挟んだ３層構造としてもよい。
【００５５】
次に、フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成し、電極及び配線を形成するためのエッチング処理を行う。本実施例ではエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうしてゲート電極５３３、５３５、５３８、ソース配線５３２、５３７、ドレイン配線５３６、５４０、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを接続する配線５３４を形成する。
【００５６】
図６にここまで作製された状態の上面図を示す。なお、図１（Ａ）〜図４（Ａ）に対応する部分には同じ符号を用いている。図４（Ａ）中の鎖線Ａ−Ａ’は図６中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００５７】
次いで、電極および配線５３２〜５４０を覆って、第１の層間絶縁膜５４１を形成する。この第１の層間絶縁膜５４１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成する。もちろん、第１の層間絶縁膜５３８は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００５８】
次いで、熱処理を行って、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。この熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、ＹＡＧレーザ等を用いたレーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００５９】
また、第１の層間絶縁膜を形成する前に熱処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜を形成した後で熱処理を行うことが好ましい。
【００６０】
さらに、熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行って、水素化処理を行う。この工程は第１の層間絶縁膜５４１に含まれる水素により半導体層のダングリングボンドを終端する工程である。もちろん、第１の層間絶縁膜の存在に関係なく半導体層を水素化することもできる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１〜１２時間の熱処理を行っても良い。
【００６１】
次いで、第１の層間絶縁膜５４１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜５４２を形成する。保持容量の一方の電極と他方の電極との距離が場所により異なるよりも均一である方が、容量が大きくなる場合が多い。つまり、ドレイン配線と、後工程で形成される上部遮光膜とが平行に形成される方が望ましい。そのため、前記第２の層間絶縁膜５４２は表面が平坦化する膜を用いるのが望ましい。また、表面の平坦性を向上させる公知の技術、例えばＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程を用いてもよい。さらに、保持容量の一方の電極と他方の電極との距離が近い方が、容量を大きくすることができる。そのため、平坦性を有する絶縁膜を形成した後、さらにエッチバックや研磨工程等を行って、前記第２の絶縁膜の表面と、前記ドレイン配線との距離とをできるだけ近付けることが望ましい。このとき、ドレイン配線上に形成されている第１の層間絶縁膜５４１を露呈させるのが望ましい。また、容量は誘電体の誘電率にも比例して大きくなる。そのため、第１の層間絶縁膜が第２の層間絶縁膜より高い誘電率を有する膜により形成されていれば、ドレイン配線、層間絶縁膜および上部遮光膜により形成される保持容量をさらに大きくすることが可能である。本実施例では、第２の層間絶縁膜５４２として膜厚１μｍのアクリル樹脂膜を形成し、エッチングを行って、ゲート電極、ソース配線およびドレイン配線上に形成されている前記第１の層間絶縁膜５４１の一部を露呈させ、前記第１の層間絶縁膜および前記第２の層間絶縁膜とにより表面が平坦化している。（図４（Ｂ））
【００６２】
なお、本実施例では、第１の層間絶縁膜および第２の層間絶縁膜を形成しているが、もちろん、単層構造としてもよい。この場合においても、表面が平坦化する膜を用いるのが望ましい。
【００６３】
そして、第２の層間絶縁膜５４１上にＡｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にパターニングして上部遮光膜５４３を形成する。この遮光膜５４３は画素の開口部以外を遮光するように網目状に配置する。
【００６４】
図７にここまで作製された状態の上面図を示す。なお、図１〜図４（Ｂ）に対応する部分には同じ符号を用いている。図４（Ｂ）中の鎖線Ａ−Ａ’は図７中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００６５】
さらに、この上部遮光膜５４３を覆うように第３の層間絶縁膜５４４を無機絶縁材料や有機絶縁材料により形成する。上部遮光膜と、第３の層間絶縁膜と、後工程で形成される画素電極とにより構成される保持容量を十分なものとするため、前記第３の層間絶縁膜５４４は表面が平坦化する膜を用いるのが望ましい。また、絶縁膜を形成した後エッチバックや研磨工程を行って表面を平坦化させて第３の層間絶縁膜５４４を形成してもよい。さらに、容量を大きくするため、誘電率の高い膜を用いたり、できるだけ薄く形成するのが望ましい。
【００６６】
そして、ドレイン配線５４０に通じるコンタクトホール５４５を形成し、ＩＴＯ等の透明導電膜を１００nm厚形成し、所望の形状にパターニングすることで画素電極５４６を形成する。
【００６７】
なお、保持容量は、上部遮光膜５４３と画素電極５４６を電極とし、第３の層間絶縁膜５４４を誘電体とする容量５４７と、ドレイン配線５４０と画素電極５４６を電極とし、第１の層間絶縁膜５４１を誘電体とする容量５４８とがあり、工程数を増やすことなく、十分な容量を確保することができる。
【００６８】
図８にここまで作製された状態の上面図を示す。なお、図１〜図４に対応する部分には同じ符号を用いている。図５中の鎖線Ａ−Ａ’は図８中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００６９】
また、図９で示すように、ドレイン配線に通じるコンタクトホール７４５をドレイン領域とドレイン配線を接続するコンタクトホール上に作製すれば、さらに開口率を向上させることが可能となる。なお、図９（Ａ）中の鎖線Ｂ−Ｂ’は図９（Ｂ）中の鎖線Ｂ−Ｂ’で切断した断面図に対応している。このとき、保持容量は上部遮光膜５４３と画素電極７４６を電極とし、第３の層間絶縁膜７４４を誘電体とする容量７４７となる。
【００７０】
以上の様にして、ｎチャネル型ＴＦＴ５５１とｐチャネル型ＴＦＴ５５２を有する駆動回路５５５と、画素ＴＦＴ５５３、保持容量５４６、５４７とを有する画素部５５６が同一基板上に形成されたアクティブマトリクス基板が完成する。
【００７１】
このようにして形成されたアクティブマトリクス基板はゲート電極、ソース配線およびドレイン配線が同一工程で形成されているため、従来よりも工程数を削減することを可能としている。そのため、歩留まりが向上し、コストの低減も実現できる。また、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留め、液晶表示装置を作製したときの開口率を向上させることが可能となる。
【００７２】
［実施例２］
本実施例では、画素部における保持容量を実施例１とは異なる方法で作製する方法について説明する。なお、実施例１の図４（Ｂ）で示す第２の層間絶縁膜の形成までは同一であるので、説明は省略する。
【００７３】
前記第２の層間絶縁膜上に上部遮光膜を形成する。本実施例では上部遮光膜としてチタンを主成分とする膜６４３ａとアルミニウムを主成分とする膜６４３ｂとを積層して用いる。そして、上部遮光膜の表面に陽極酸化法またはプラズマ酸化法を行うと、アルミニウムを主成分とする膜６４３ｂとがチタンを主成分とする膜６４３ａの一部が陽極酸化され、酸化絶縁膜６４４ｂとして酸化アルミニウム膜（アルミナ膜）が形成される。この酸化絶縁膜６４４ｂを保持容量の誘電体として用いる。なお、タンタル（Ｔａ）またはチタン（Ｔｉ）を陽極酸化して得られる酸化絶縁膜も誘電率が高いため、保持容量の誘電体として好適に用いることができる。また、酸化絶縁膜は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さであるのが望ましい。（図１０（Ａ））
【００７４】
この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮光膜１２２が形成されている基板を溶液に浸し、遮光膜１２２を陽極として、一定（数ｍＡ〜数十ｍＡ）の直流電流を流す。本実施例では１枚の基板に200ｍＡの電流を流す。
【００７５】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま一定の昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達したところで陽極酸化処理を終了させる。このようにして上部遮光膜の表面には厚さ約５０ｎｍの酸化絶縁膜６４５を形成することができる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【００７６】
また、ここでは陽極酸化法を用いて遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成する膜や、ＤＬＣ（Diamond Like Carbon）膜、酸化タンタル膜、有機絶縁膜から選ばれた一種または複数種の膜とを組み合わせた積層膜を用いても良い。
【００７７】
次いで、第３層間絶縁膜６４６を形成する。第３層間絶縁膜６４６は、向き絶縁材料や有機絶縁膜を用いて形成する。本実施例ではポリイミドを膜厚１．５μmで形成する。続いて、保持容量となる領域の層間絶縁膜はエッチングして除去し、酸化絶縁膜６４４ｂを露出させる。
【００７８】
続いて、実施例１に従って画素電極６４８を作製すれば、図１０（Ｃ）で示すアクティブマトリクス型基板が完成する。
【００７９】
なお、保持容量は、上部遮光膜６４３と画素電極５４６を電極とし、酸化絶縁膜６４５を誘電体とする容量６４９と、ドレイン配線５４０と上部遮光膜６４３を電極とし、第１及び第２の層間絶縁膜５４１、５４２を誘電体とする容量６５０とがあり、工程数を増やすことなく、十分な容量を確保することができる。
【００８０】
このようにして形成されるアクティブマトリクス基板はゲート電極、ソース配線およびドレイン配線が同一工程で形成されているため、従来よりも工程数を削減することを可能としている。そのため、歩留まりが向上し、コストの低減も実現できる。また、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留め、液晶表示装置を作製したときの開口率を向上させることが可能となる。
【００８１】
［実施例３］
本実施例では、本発明を用いて形成されたＧＯＬＤ構造のＴＦＴを有するアクティブマトリクス基板の作製方法について、説明する。なお、実施例１の図３（Ｃ）で示す導電膜の形成までは同一であるので、説明は省略する。
【００８２】
ここで、フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成し、電極及び配線を形成するためのエッチング処理を行う。このとき、低濃度不純物領域の一部がゲート電極と重なるようにして、エッチング処理を行う。こうしてゲート電極６３３、６３５、６３８、ソース配線６３２、６３７、ドレイン配線６３６、６４０、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを接続する配線６３４を形成する。（図１１（Ａ））
【００８３】
そして、実施例１に従って画素電極５４６まで形成すれば、アクティブマトリクス型基板が完成する。（図１１（Ｂ））
【００８４】
このようにして形成されたアクティブマトリクス基板はゲート電極、ソース配線およびドレイン配線が同一工程で形成されているため、従来よりも工程数を削減することを可能としている。そのため、歩留まりが向上し、コストの低減も実現できる。また、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留め、液晶表示装置を作製したときの開口率を向上させることが可能となる。また、ＴＦＴをＧＯＬＤ構造としたことで、オフ電流を低減することが可能となり、ＴＦＴの信頼性を向上させることが出来る。
【００８５】
また、本実施例では、画素部のＴＦＴと駆動回路のＴＦＴの両方をＧＯＬＤ構造とした例を示したが、特に限定されず、駆動回路のＴＦＴ（ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴ）のみをＧＯＬＤ構造としてもよいし、駆動回路の一部のｎチャネル型ＴＦＴのみをＧＯＬＤ構造としてもよい。
【００８６】
［実施例４］
本実施例では、実施例１で作製したアクティブマトリクス基板から、透過型液晶表示装置を作製する工程を以下に説明する。説明には図１２を用いる。
【００８７】
まず、実施例１に従い、図５の状態のアクティブマトリクス基板を得た後、前記アクティブマトリクス基板上、少なくとも画素電極５４７上に配向膜５６７を形成しラビング処理を行う。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示せず）を所望の位置に形成する。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８８】
次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、平坦化膜５７３を形成する。
【００８９】
次いで、平坦化膜５７３上に透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７４を形成し、ラビング処理を施す。
【００９０】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図１２に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００９１】
以上のようにして作製される液晶表示装置は、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留めてあるので、開口率が向上することを可能とする。また、ドレイン配線、層間絶縁膜および遮光膜、並びに遮光膜、第３の絶縁膜および画素電極により保持容量を形成することで、十分な保持容量の確保することを可能とする。このように、液晶表示装置の信頼性を向上させ、高精細な表示を実現することが可能となる。そして、このような液晶表示装置は各種電子機器の表示部として用いることができる。
【００９２】
なお、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることが可能である。
【００９３】
［実施例５］
本発明を適用して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＣ表示装置）に用いることが出来る。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施出来る。
【００９４】
その様な電子機器としては、プロジェクタなどが挙げられる。例として、図１３に示す。
【００９５】
図１３（Ａ）はフロント型プロジェクタであり、投射装置３６０１、スクリーン３６０２等を含む。本発明は投射装置３６０１の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【００９６】
図１３（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【００９７】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９８】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９９】
［実施例６］
本実施例では希ガスを含む非晶質半導体膜を用いてゲッタリングする例を図１４に示す。
【０１００】
まず、実施例１に従って、図１（Ｂ）と同じ工程で半導体膜を結晶化する。（図１４（Ａ））なお、図１４（Ａ）は、図１（Ｂ）と同一であるのでここでは詳細な説明は省略する。
【０１０１】
次いで、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。本実施例ではオゾン水を用いてバリア層１４０１を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。
【０１０２】
本明細書中、バリア層とは、ゲッタリング工程において金属元素が通過可能な膜質または膜厚を有し、且つ、ゲッタリングサイトとなる層の除去工程においてエッチングストッパーとなる層を指している。
【０１０３】
次いで、上記バリア層１４０１上にプラズマＣＶＤ法またはスパッタ法でゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜１４０２を５０ｎｍ〜４００ｎｍ、ここでは膜厚１５０ｎｍで形成する。（図１４（Ｂ））本実施例では、スパッタ法でシリコンターゲットを用い、アルゴン雰囲気下、圧力０．３Ｐａで成膜する。本実施例では安価なガスであるアルゴンを用いたが、特に限定されず、希ガス元素を含む非晶質シリコン膜をゲッタリングサイトとしてもよい。
【０１０４】
その後、６５０℃に加熱された炉に入れて３分の熱処理を行いゲッタリングして、結晶構造を有する半導体膜５０５中のニッケル濃度を低減する。炉に代えてランプアニール装置を用いてもよい。
【０１０５】
次いで、バリア層１４０１をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜１４０２を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【０１０６】
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層５０９、５１０、５１１を形成する。半導体層を形成した後、レジストからなるマスクを除去する。
【０１０７】
ここまでの状態が図２（Ａ）とほぼ同一となる。以降の工程は、実施例１に従えばよい。
【０１０８】
本実施例に示したゲッタリング方法は、結晶構造を有するシリコン膜とゲッタリングサイトとなる領域との距離が１〜１０ｎｍ程度と短いため、実施例１に示したゲッタリング方法よりも効率よく半導体膜中の金属元素を除去または低減することができる。
【０１０９】
また、本実施例は、実施例１乃至５のいずれか一と自由に組み合わせることができる。
【０１１０】
［実施例７］
本実施例ではｎチャネル型ＴＦＴのみで駆動回路を形成する例を図１５に示す。また、実施例１とはドーピング順序を変えて自己整合的に低濃度不純物領域を形成する例を示す。なお、図１５において、実施例１と同じ部分には同一の符号を用いる。
【０１１１】
まず、実施例１に従って、図２（Ａ）と同じ状態を得る。図２（Ａ）と同じ状態を得るためには、下部遮光膜を形成する第１マスク、酸化膜を形成する第２マスクを用いる。
【０１１２】
次いで、実施例１での第２のドーピング処理を行わず、本実施例の第２のドーピング処理として、実施例１の第３のドーピング処理と同じマスクを行い、高濃度不純物領域を形成する。ここで第２のドーピング処理として第３マスクを用いる。
【０１１３】
次いで、半導体層を覆う絶縁膜を形成する。この絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。
【０１１４】
そして、第４マスクを用い、絶縁膜を選択的にエッチングして半導体層または下部遮光膜に達する開口（コンタクトホール）を形成した後、膜厚１００〜５００ｎｍの耐熱性を有する導電膜を形成する。本実施例では、Ｗのターゲットを用いたスパッタ法で膜厚４００ｎｍのＷ膜を形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。
【０１１５】
次いで、第５マスクを用い、電極及び配線を形成するためのエッチング処理を行う。こうして電極１５００と接続するゲート電極５３３、下部遮光膜５０３と接続するゲート電極５３８、ソース配線５３２、５３７、ドレイン配線１５３４、５４０を形成する。また、本実施例において、駆動回路にはｎチャネルＴＦＴのみで構成し、駆動回路におけるゲート電極と接続する配線１５００を図示している。駆動回路において、この配線１５００を用いてゲート配線とソース配線とドレイン配線とが互いに交差しないようにする。
【０１１６】
次いで、第３のドーピング処理を行う。この第３のドーピング処理は、マスクを用いず、自己整合的に低濃度不純物領域を形成する。（図１５（Ａ））ここでのドーピング条件は、実施例１での第２のドーピング処理と同じ条件とすればよい。自己整合的に低濃度不純物領域を形成することは、マスクの合わせ精度によらないため、さらなる微細化にも対応することができる。
【０１１７】
次いで、実施例１と同様に、電極および配線を覆って、第１の層間絶縁膜５４１を形成する。
【０１１８】
以降の工程は、実施例１に従って、図１５（Ｂ）に示すｎチャネル型ＴＦＴ１５５１を有する駆動回路１５５５、画素ＴＦＴ１５５３が形成されたアクティブマトリクス基板を形成すればよい。図５（Ｂ）と同じ状態を得るためには、黒色樹脂等の高い遮光性を持つ膜からなる上部遮光膜を形成する第６マスク、ドレイン配線に達するコンタクトホールを形成する第７マスク、透明導電膜からなる画素電極５４６を形成する第８マスクを用いる。
【０１１９】
本実施例は、ｎチャネル型ＴＦＴのみとし、低濃度不純物領域を自己整合的に形成することによってトータルのマスクを８枚とすることができる。
【０１２０】
また、本実施例は、実施例１乃至６のいずれか一と自由に組み合わせることができる。
【０１２１】
【発明の効果】
本発明の構成を採用することにより、以下に示すような基本的有意性を得ることが出来る。
【０１２２】
（ａ）従来より工程数を削減することを可能とする。
【０１２３】
（ｂ）工程数を削減することにより、階層の数が従来より削減されて上部遮光膜と半導体膜との物理的な距離が縮まり、前記半導体膜に対する遮光性が向上する。
【０１２４】
（ｃ）ソース配線とソース領域とを直接接続するため、コンタクトホールの数を削減することが可能となり、開口率が向上する。
【０１２５】
（ｄ）上部遮光膜、該上部遮光膜上に形成された絶縁膜および該絶縁膜上に形成された画素電極により保持容量を形成することで十分な容量が確保できる。さらに、ドレイン配線、該ドレイン配線上に形成された絶縁膜および上部遮光膜により保持容量を形成することもできる。さらに、絶縁膜を薄く形成したり、誘電率の高い膜により形成すれば、容量をさらに十分なものとすることができる。
【０１２６】
（ｅ）ゲート電極とソース配線とドレイン配線とを同一材料、且つ、同一マスクで形成することによって、これらの電極および配線のアライメントマージンが少なくてすむため、微細化に適している。
【０１２７】
上記（ａ）〜（ｅ）の利点を満たした上で、アクティブマトリクス型の液晶表示装置に代表される半導体装置において、半導体装置の動作特性および信頼性を向上させ、歩留まりの向上を実現することができる。さらに、半導体装置の製造コストを低減することを実現することができる。
【図面の簡単な説明】
【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】 画素ＴＦＴの構成を示す上面図。
【図７】 画素ＴＦＴの構成を示す上面図。
【図８】 画素ＴＦＴの構成を示す上面図。
【図９】 画素ＴＦＴの作製工程を示す断面図および上面図。
【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１２】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１３】 半導体装置の例を示す図。
【図１４】 実施例６を示す図。
【図１５】 実施例７を示す図。
Claims (22)
- 絶縁表面上に半導体膜を形成する工程と、
前記半導体膜に選択的に不純物元素を導入して、ソース領域およびドレイン領域を形成する工程と、
前記半導体膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を部分的にエッチングして前記ソース領域およびドレイン領域の一部を露呈させる工程と、
前記露呈されたソース領域およびドレイン領域に接しかつ前記第１の絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、ゲート電極、ソース配線およびドレイン配線を形成する工程と、
前記第１の絶縁膜、前記ゲート電極、前記ソース配線および前記ドレイン配線を覆って第２の絶縁膜を形成する工程と、
前記半導体膜を覆いかつ前記第２の絶縁膜を介して前記ドレイン配線と重なる遮光膜を形成する工程と、
前記第２の絶縁膜および前記遮光膜を覆って第３の絶縁膜を形成する工程と、
前記第２の絶縁膜および前記第３の絶縁膜を部分的にエッチングして、前記ドレイン配線の一部を露呈させる工程と、
前記露呈されたドレイン配線に接しかつ前記第３の絶縁膜上に画素電極を形成する工程とを有し、
前記遮光膜と、前記第３の絶縁膜と、前記画素電極とにより第１の保持容量が形成され、前記ドレイン配線と、前記第２の絶縁膜と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置の作製方法。 - 絶縁表面上に半導体膜を形成する工程と、
前記半導体膜に選択的に不純物元素を導入して、ソース領域およびドレイン領域を形成する工程と、
前記半導体膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を部分的にエッチングして前記ソース領域およびドレイン領域の一部を露呈させる工程と、
前記露呈されたソース領域およびドレイン領域に接しかつ前記第１の絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、ゲート電極、ソース配線およびドレイン配線を形成する工程と、
前記第１の絶縁膜、前記ゲート電極、前記ソース配線および前記ドレイン配線を覆って第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を覆って、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を部分的にエッチングして、前記ドレイン配線上に形成されている前記第２の絶縁膜の一部を露呈させる工程と、
前記半導体膜を覆いかつ前記第２の絶縁膜および前記第３の絶縁膜上に遮光膜を形成する工程と、
前記第２の絶縁膜、前記第３の絶縁膜および前記遮光膜を覆って第４の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜を部分的にエッチングして、前記ドレイン配線の一部を露呈させる工程と、
前記露呈されたドレインは配線に接しかつ前記第４の絶縁膜上に画素電極を形成する工程とを有し、
前記遮光膜と、前記第４の絶縁膜と、前記画素電極とにより第１の保持容量が形成され、前記ドレイン配線と、前記第２の絶縁膜と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置の作製方法。 - 絶縁表面上に半導体膜を形成する工程と、
前記半導体膜に選択的に不純物元素を導入して、ソース領域およびドレイン領域を形成する工程と、
前記半導体膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を部分的にエッチングして前記ソース領域およびドレイン領域の一部を露呈させる工程と、
前記露呈されたソース領域およびドレイン領域に接しかつ前記第１の絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、ゲート電極、ソース配線およびドレイン配線を形成する工程と、
前記第１の絶縁膜、前記ゲート電極、前記ソース配線および前記ドレイン配線を覆って第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を覆って、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を部分的にエッチングして、前記ゲート電極、前記ソース配線および前記ドレイン配線上に形成されている前記第２の絶縁膜の一部を露呈させ、前記第２の絶縁膜および前記第３の絶縁膜による表面を平坦化させる工程と、
前記半導体膜を覆いかつ前記第２の絶縁膜を介して前記ドレイン配線と重なる遮光膜を形成する工程と、
前記第２の絶縁膜、前記第３の絶縁膜および前記遮光膜を覆って第４の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜を部分的にエッチングして、前記ドレイン配線の一部を露呈させる工程と、
前記露呈されたドレイン配線に接しかつ前記第４の絶縁膜上に画素電極を形成する工程とを有し、
前記遮光膜と、前記第４の絶縁膜と、前記画素電極とにより第１の保持容量が形成され、前記ドレイン配線と、前記第２の絶縁膜と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置の作製方法。 - 絶縁表面上に半導体膜を形成する工程と、
前記半導体膜に選択的に不純物元素を導入して、ソース領域およびドレイン領域を形成する工程と、
前記半導体膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を部分的にエッチングして前記ソース領域およびドレイン領域の一部を露呈させる工程と、
前記露呈されたソース領域およびドレイン領域に接しかつ前記第１の絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、ゲート電極、ソース配線およびドレイン配線を形成する工程と、
前記第１の絶縁膜、前記ゲート電極、前記ソース配線および前記ドレイン配線を覆って第２の絶縁膜を形成する工程と、
前記半導体膜を覆いかつ前記第２の絶縁膜を介して前記ドレイン配線と重なる遮光膜を形成する工程と、
前記遮光膜の一部を酸化し酸化絶縁膜を形成する工程と、
前記第２の絶縁膜および前記遮光膜を覆って第３の絶縁膜を形成する工程と、
前記第２の絶縁膜および前記第３の絶縁膜を部分的にエッチングして、前記ドレイン配線の一部と、前記酸化絶縁膜の一部とを露呈させる工程と、
前記露呈されたドレイン配線と前記露呈された酸化絶縁膜に接しかつ前記第３の絶縁膜上に画素電極を形成する工程とを有し、
前記遮光膜と、前記酸化絶縁膜と、前記画素電極とにより第１の保持容量が形成され、
前記ドレイン配線と、前記第２の絶縁膜と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置の作製方法。 - 絶縁表面上に半導体膜を形成する工程と、
前記半導体膜に選択的に不純物元素を導入して、ソース領域およびドレイン領域を形成する工程と、
前記半導体膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を部分的にエッチングして前記ソース領域およびドレイン領域の一部を露呈させる工程と、
前記露呈されたソース領域およびドレイン領域に接しかつ前記第１の絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、ゲート電極、ソース配線およびドレイン配線を形成する工程と、
前記第１の絶縁膜、前記ゲート電極、前記ソース配線および前記ドレイン配線を覆って第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を覆って、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を部分的にエッチングして、前記ドレイン配線上に形成されている前記第２の絶縁膜の一部を露呈させる工程と、
前記半導体膜を覆い前記第２の絶縁膜および前記第３の絶縁膜上に遮光膜を形成する工程と、
前記遮光膜の一部を酸化し酸化絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第３の絶縁膜および前記遮光膜を覆って第４の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜を部分的にエッチングして、前記ドレイン配線の一部と、前記酸化絶縁膜の一部とを露呈させる工程と、
前記露呈されたドレイン配線と前記露呈された酸化絶縁膜に接しかつ前記第４の絶縁膜上に画素電極を形成する工程とを有し、
前記遮光膜と、前記酸化絶縁膜と、前記画素電極とにより第１の保持容量が形成され、
前記ドレイン配線と、前記第２の絶縁膜の露呈された部分と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置の作製方法。 - 絶縁表面上に半導体膜を形成する工程と、
前記半導体膜に選択的に不純物元素を導入して、ソース領域およびドレイン領域を形成する工程と、
前記半導体膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を部分的にエッチングして前記ソース領域およびドレイン領域の一部を露呈させる工程と、
前記露呈されたソース領域およびドレイン領域に接しかつ前記第１の絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、ゲート電極、ソース配線およびドレイン配線を形成する工程と、
前記第１の絶縁膜、前記ゲート電極、前記ソース配線および前記ドレイン配線を覆って第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を覆って、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を部分的にエッチングして、前記ゲート電極、前記ソース配線および前記ドレイン配線上に形成されている前記第２の絶縁膜の一部を露呈させ、前記第２の絶縁膜および前記第３の絶縁膜による表面を平坦化させる工程と、
前記半導体膜を覆いかつ前記第２の絶縁膜を介して前記ドレイン配線と重なる遮光膜を形成する工程と、
前記遮光膜の一部を酸化し酸化絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第３の絶縁膜および前記遮光膜を覆って第４の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜を部分的にエッチングして、前記ドレイン配線の一部と、前記酸化絶縁膜の一部とを露呈させる工程と、
前記露呈されたドレイン配線と前記露呈された酸化絶縁膜に接しかつ前記第４の絶縁膜上に画素電極を形成する工程とを有し、
前記遮光膜と、前記酸化絶縁膜と、前記画素電極とにより第１の保持容量が形成され、
前記ドレイン配線と、前記第２の絶縁膜の平坦化された部分と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置の作製方法。 - 請求項１乃至６のいずれか一項において、
前記導電膜は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄ、Ａｌから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料により形成されることを特徴とする半導体装置の作製方法。 - 請求項１乃至６のいずれか一項において、
前記導電膜は、不純物元素を導入した半導体膜により形成されることを特徴とする半導体装置の作製方法。 - 請求項１乃至８のいずれか一項において、
前記導電膜は積層構造とすることを特徴とする半導体装置の作製方法。 - 請求項１乃至６および請求項８のいずれか一項において、
前記不純物元素は、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素から選ばれた一種または複数種の元素であることを特徴とする半導体装置の作製方法。 - ソース領域およびドレイン領域を含む半導体膜上に第１の絶縁膜を介して形成されたゲート電極と、前記第１の絶縁膜に形成されたコンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ電気的に接続されたソース配線およびドレイン配線とは、同一導電材料により形成されており、
前記ゲート電極、前記ソース配線および前記ドレイン配線上に第２の絶縁膜を介して形成された遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより第１の保持容量が形成され、
前記ドレイン配線と、前記第２の絶縁膜と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置。 - ソース領域およびドレイン領域を含む半導体膜上に第１の絶縁膜を介して形成されたゲート電極と、前記第１の絶縁膜に形成されたコンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ電気的に接続されたソース配線およびドレイン配線とは、同一導電材料により形成されており、
前記ゲート電極は、前記半導体膜の下方に形成されているゲート配線に接続しており、
前記ゲート電極、前記ソース配線および前記ドレイン配線上に第２の絶縁膜を介して形成された遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより第１の保持容量が形成され、
前記ドレイン配線と、前記第２の絶縁膜と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置。 - ソース領域およびドレイン領域を含む半導体膜上に第１の絶縁膜を介して形成されているゲート電極と、前記第１の絶縁膜に形成されたコンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ電気的に接続されたソース配線およびドレイン配線とは、同一導電材料により形成されており、
前記ゲート電極、前記ソース配線および前記ドレイン配線上に第２の絶縁膜および第３の絶縁膜に接する遮光膜と、該遮光膜上に形成された第４の絶縁膜と、該第４の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより第１の保持容量が形成され、
前記ドレイン配線と、前記第２の絶縁膜の前記遮光膜に接する部分と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置。 - ソース領域およびドレイン領域を含む半導体膜上に第１の絶縁膜を介して形成されているゲート電極と、前記第１の絶縁膜に形成されたコンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ電気的に接続するソース配線およびドレイン配線とは、同一導電材料により形成されており、
前記ゲート電極は、前記半導体膜の下方に形成されているゲート配線に接続しており、
前記ゲート電極、前記ソース配線および前記ドレイン配線上に第２の絶縁膜および第３の絶縁膜に接する遮光膜と、該遮光膜上に形成された第４の絶縁膜と、該第４の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより第１の保持容量が形成され、
前記ドレイン配線と、前記第２の絶縁膜の前記遮光膜に接する部分と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置。 - 請求項１１乃至１４のいずれか一項において、
前記ゲート電極、前記ソース配線および前記ドレイン配線は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄ、Ａｌから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料により形成されていることを特徴とする半導体装置。 - 請求項１１乃至１４のいずれか一項において、
前記ゲート電極、前記ソース配線および前記ドレイン配線は、不純物元素を導入した半導体膜により形成されることを特徴とする半導体装置。 - 請求項１６において、
前記不純物元素は、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素から選ばれた一種または複数種の元素であることを特徴とする半導体装置。 - 請求項１１乃至１６のいずれか一項において、
前記ゲート電極、前記ソース配線および前記ドレイン配線は、積層構造であることを特徴とする半導体装置。 - 請求項１１または１２において、
前記第３の絶縁膜は、前記遮光膜の酸化物であることを特徴とする半導体装置。 - 請求項１３または１４において、
前記第４の絶縁膜は、前記遮光膜の酸化物であることを特徴とする半導体装置。 - 絶縁表面上に画素部と駆動回路とを有する半導体装置であって、
前記画素部のＴＦＴにおいて、第１のソース領域および第１のドレイン領域を含む第１の半導体膜上に第１の絶縁膜を介して形成されている第１のゲート電極と、前記第１の絶縁膜に形成された第１のコンタクトホールを介して前記第１のソース領域および第２のドレイン領域にそれぞれ電気的に接続された第１のソース配線および第１のドレイン配線とは、同一導電材料により形成されており、
前記第１のゲート電極、前記第１のソース配線および前記第１のドレイン配線上に第２の絶縁膜を介して形成された遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより第１の保持容量が形成され、
前記第１のドレイン配線と、前記第２の絶縁膜と、前記遮光膜とにより第２の保持容量が形成され、
前記駆動回路のＴＦＴにおいて、第２のソース領域および第２のドレイン領域を含む第２の半導体膜上に前記第１の絶縁膜を介して形成されている第２のゲート電極と、前記第１の絶縁膜に形成された第２のコンタクトホールを介して前記第２のソース領域および前記第２のドレイン領域にそれぞれ電気的に接続された第２のソース配線および第２のドレイン配線とは、同一導電材料により形成されていることを特徴とする半導体装置。 - 請求項１１乃至２１のいずれか一項において、
前記半導体装置は、液晶表示装置であることを特徴とする半導体装置。
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