KR20010043359A - 박막 트랜지스터와 패널 및 그들의 제조 방법 - Google Patents

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KR20010043359A
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타케하시신이쯔
이쿠타시게오
카와키타테쯔오
이노우에마유미
쿠라마스케이자부로
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모리시타 요이찌
마쯔시다덴기산교 가부시키가이샤
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Abstract

특히 액정 표시 장치용으로, 성능이 뛰어난 특히 LDD형의 TFT를 제공한다.
그를 위해, 탑 게이트형의 LDD-TFT의 게이트 전극을 화학 반응, 도금 등을 이용하여 2단 구조로 하고, 또한 상부 또는 하부가 다른 부에 대하여 소스 전극측, 드레인 전극측으로 조금 돌출된 형상으로 한다. 그리고, 이 구조, 형상의 전극을 마스크로 하여, 불순물을 주입한다.
불순물 주입 전, 게이트 절연막을 제거하거나, 희석용 수소의 침입 방지를 위해 Ti막을 형성하거나 한다.
보텀 게이트형 LDD-TFT에 있어서도, 거의 같다.

Description

박막 트랜지스터와 패널 및 그들의 제조 방법{THIN-FILM TRANSISTOR, PANEL, AND METHODS FOR PRODUCING THEM}
근래, 화소 전극마다 박막 트랜지스터(「TFT」, Thin Film Transistor의 약칭, 라고도 쓴다)를 구비한 액티브 매트릭스(active matrix)형 표시 기판을 이용한 액정 표시 장치나 EL 디스플레이 등이, 단순 매트릭스형 표시 장치와 비교하여 높은 화질이 얻어지기 때문에, 활발하게 연구되고 있다. 더욱이, 폴리 실리콘(「p-Si」라고도 쓴다) TFT의 전자 이동도가, 비정질 실리콘(「a-Si」라고도 쓴다) TFT와 비교하여 1자리(桁)에서 2자리 이상 높은 것에 착안하여, 화소 스위칭 소자로서의 TFT와 구동 회로를 동일 글래스 기판상에 형성한, 소위 구동 회로 내장형의 액정 표시 장치가 제안, 연구되고 있다.
그런데, 이 경우, 구동 회로에 사용되는 반도체 소자 그것으로서의 TFT의 성질이나 성능과, 액정 표시 장치 등에 사용한다고 하는 용도의 면에서의 TFT의 성질이나 성능에는, 몇가지의 기술적 과제가 있다.
우선, 어느 쪽이든 말하자면, 전자(前者)의 면에서의 과제인데, 반도체 소자의 성능이라는 면에서는, p-Si TFT는 a-Si TFT나 MOS형 전해 효과 트랜지스터와 비교하여 오프 전류가 크기 때문에, 이것을 저감하기 위해, TFT의 소스(source) 영역 또는 드레인(drain) 영역 중 적어도 일방(一方)에 인접하여, 저농도 불순물 영역(이하「LDD」, Lightly Doped Drain의 약칭, 라고도 쓴다)을 설치한 구조의 박막 트랜지스터가, 일본 특개평 5-136417호 공보에 개시, 제안되어 있다.
그렇지만, 단순히, LDD 구조로 한 TFT에서는, 오프 전류를 저감하는 것은 가능하지만, TFT의 게이트(gate) 전극하의 채널이 반전하는 온 상태시에 있어서, 비교적 고저항층인 저농도 불순물 영역이 채널 영역에 직렬로 삽입되는 것에 의해 온 전류가 저하한다.
그래서, 온 전류의 저하를 억제한 여러가지 LDD 구조의 TFT가 제안되어 있다.〔SID96 DIGEST pp25 : Samsung 전자(이하, 제 1의 종래예라고 칭한다), Euro Display'96 pp555, ASIA Display'95 pp335 : Philips(이하, 제 2의 종래예라고 칭한다)〕
제 1의 종래예의 구성을 도 1에 나타낸다. 본 도에 있어서, 10은 글래스 기판이다. 150은 p-Si로 된 반도체층의 소스 영역(n+층)이다. 160은 마찬가지의 드레인 영역(n+층)이다. 170은 마찬가지의 채널 영역이다.
본 도에 있어서, 게이트 전극(4)을 덮도록 서브게이트(sub-gate) 전극(41)을 설치하고, 그 하방의 소스측과 드레인측의 반도체층에 LDD 영역(저농도 불순물 영역 : n-층)(151, 161)을 형성한 구조로 되어 있다. 이와 같은 구조로 하는 것에 의해, 오프시에는 서브게이트 전극(41)하의 LDD 영역의 반도체층(151, 161)이 캐리어가 고갈된 고저항층으로 되기 때문에, 오프 전류는 낮게 억제되는 반면, 온시에는, LDD 영역(151, 161)은 캐리어로 되는 전자가 축적하여 저저항 영역으로 되기 때문에, 온 전류의 감소는 발생하지 않는다.
또, 실제에는 기판상에는 각 화소나 화소부 주변의 구동 회로에 상응하는 위치에, 화소의 규격 등에 대응하여, 종횡 방향으로, 몇몇 행, 몇몇 열에 걸쳐서 이 TFT가 형성되어 있다. 또, 이로 인해, 게이트 전극, 소스 전극 및 드레인 전극은 층간에 절연막이 통하는 다층 배선 구조로 되어 있다. 단, 이들은 자명한 사항이어서, 그 상태를 특별히 도시하는 것은 생략하고, 또 이하의 실시형태의 설명이나 도면에서 개개의 취지의 기재도 필요 최소한으로 한다.
다음으로, 제 2의 종래예를 도 2에 나타낸다. 본 도에 있어서, 10은 글래스 기판이다. 150은 p-Si로 된 반도체층의 소스 영역(n+층), 160은 마찬가지의 드레인 영역(n+층), 170은 마찬가지의 채널 영역이다. 본 도는 소위 GOLD(gate-drain overlapped lightly-doped drain, 게이트 오버랩) 구조의 TFT이고, 구조적으로는 게이트 전극(4)이, 채널 영역(170) 양측의, 즉 소스측과 드레인측의 LDD 영역(n-층)(152, 162)을 덮는 구조로 되어 있다. 이 구조에서도, 제 1의 종래예와 같이, 오프시에는, 게이트 전극(4)하의 저농도 불순물 영역(152, 162)이 캐리어가 고갈된 고저항층으로 되기 때문에, 오프 전류는 낮게 억제된다. 한편, 온시에는, 저농도 불순물 영역(152, 162)은, 게이트 전극 하에 있는 것도 있어, 캐리어로 되는 전자가 축적하여 저저항 영역으로 되기 때문에, 온 전류의 감소는 발생하지 않는다.
그렇지만, 이와 같은 TFT 구조를 실현하는 프로세스 과정에 있어서, 온 전류의 감소를 억제하기 위해, 다결정 실리콘 반도체층 영역에 형성하는 LDD 영역은 이온 도핑법을 사용하여 특정의 불순물을 주입하여 형성되고, 이 때, 특정의 불순물(다른 기술분야의 「불순물」과 다르고, 반도체 소자의 기능 발휘를 위해 다결정 실리콘중에 적극적으로 집어넣은 물질. 소위 「오염물질」은 아니다.)을 집어 넣을(「도핑(하다)」,「주입」이라고도 말한다) 때에 필요한 불순물 이외의 물질, 예컨대 수소 원자 등도 동시에 도핑된다. 그래서, 특히 게이트 전극 바로 아래의 다결정 실리콘의 채널부에 수소가 도핑되면, 상호 결합하고 있는 다결정 실리콘 원자간에 수소가 개재하게 되어, 전자가 트랩(trap)됨으로써 TFT의 문턱치 전압(threshold voltage)을 높이고, 나아가 신뢰성을 현저하게 저하시킨다.
이로 인해, p-Si형 TFT에서는 전기적 특성 과제를 해결하기 위해, TFT의 소스 영역 또는 드레인 영역 중 적어도 일방(一方)의 영역에 인접하여, 미소한 영역의 LDD 영역(Lightly Doped Drain)을 설치하는 것이 필요 불가결하다. 그러나, 반면, 그들 저농도 불순물 영역을 형성하기 위해서는, 이하의 곤란함이 발생한다.
1) 액정 표시 장치 등의 고정세화(高精細化)를 실현하기 위해서는 화소 트랜지스터를 미세하게 하여 표시 밀도를 높일 필요가 있다. 그렇지만, 통상, 액정 표시 장치의 제조에 사용되는 노광기는 등배노광(等倍露光)방식이 주류이어서, 화소 트랜지스터의 미세화에는 자연적으로 한계가 발생한다. 따라서 화소 트랜지스터의 채널폭(대략 1∼수㎛)과 동등 또는 그 이하(대략 0.1∼2, 3㎛)의 미소한 영역의 저농도 불순물 영역은, 그 형성이 극히 곤란하다.
2) 서브게이트 전극과 저농도 불순물 영역과의 중첩은 마스크 맞춤에 의해 행해지고 있기 때문에, 그들의 중첩을 자기 정합적으로(불순물의 주입 방향에서 보아, 필연적으로 정밀도 좋게 겹쳐지도록) 형성할 수 없고, 마스크 맞춤 정밀도의 차이로 그 저농도 불순물 영역의 치수가 변동한다. 나아가서는, 단시간에 제조하는 등의 공정 관리를 위해, 마스크 맞춤에는 여유(margine)가 필요하기 때문에, 화소 TFT의 미세화에 한계가 생긴다. 결과적으로, 여유를 확보하는 정도만큼 화소 TFT의 점유 면적이 커지게 된다.
3) 화소 TFT의 점유 면적이 커지게 되고, 그것에 따른 소스 영역, 드레인 영역 사이의 기생(寄生) 용량이 증대하여, 그 결과, 동작 파형의 지연이 생기고, 이로 인해 액정 표시 장치의 표시 특성이 저하한다.
4) 서브게이트 전극 형성시에는, 게이트 전극과는 달리 전극인 금속막의 형성 공정, 포토리소그래피(photolithography) 공정, 에칭(etching) 공정 등이 필요할 뿐 아니라, 나아가 포토리소그래피를 행하기 위한 포토 마스크가 필요하게 된다. 즉, 이 GOLD 구조에서는 단지 이온 주입이 2회 필요할 뿐만 아니라, 경사 회전 이온 주입 등의 복잡한 제조 공정을 필요로 한다. 따라서, TFT 제조 프로세스는 많은 갈래로 나누어지게 되어, 프로세스의 장기화, 제조 코스트의 상승, 수율의 저하에 의해 액정 표시 장치의 코스트가 현저하게 고가로 된다.
다음으로, 어느 쪽이든 말하자면, 액정 표시 장치에 사용한다고 하는 용도의 면에서의 과제는, 앞의 과제와 다소 중복하는 면도 있지만, 이하와 같다.
액정 표시 장치에 사용되는 TFT에 있어서는, 게이트 선의 저항이 높으면, 15인치, 20인치의 대화면으로 됨에 따라, 첫째, 게이트 선의 전기 저항이 문제로 된다.
즉, 게이트 신호의 지연이 무시될 수 없게 되어, 화소의 응답 지연이 두드러지게 된다. 또, 플리커(flicker)나 화면 표시의 고르지 않음 등도 생긴다.
둘째, TFT 특성이 문제로 된다.
TFT 특성에서는, 이동도의 향상과 온 전류의 향상, 문턱치 전압의 저하와 안정화가 중요하다. 그래서, 이들 특성을 향상시키기 위해서는, 계면의 제어가 가장 중요하다. 특히, 반도체층과 게이트 절연막의 계면이 크게 영향을 미친다. 따라서, 이 계면을 양호하게 하면, 특성이 향상되는 것으로 된다.
그런데, 이 계면을 양호하게 하는 수단의 하나로 열처리가 있다. 이 열처리를 행하는 것에 의해 계면 결함이 저감하고, 각 층중에 축적된 전하가 제거되어, 이로써 계면이 향상된다. 그런데, 이 열처리의 온도인데, 이것은 반도체층을 형성하는 실리콘이 재결정화하는 800∼900℃에 가까운 것이 바람직하다.
그렇지만, 표시 장치에 경제성의 면에서 글래스 기판을 채용하고 있기 때문에, 이 점에서 제한을 받는다. 즉, 열수축 등으로 정해지는 글래스의 내열성으로 인해, 최고로도 600℃ 정도까지밖에 승온(昇溫)할 수 없다.
더욱 사정이 나쁜 것으로, 게이트 전극을 상기 제 1 문제점의 해결을 위해, 저저항화한 수단으로서 Al나 Al 합금계의 저저항 금속을 사용하면, 이 600℃라고 하는, 이를테면, 본의가 아닌 온도에서도 힐록(hillock)이나 단선, 쇼트(short) 등이 생기기 쉽다. 그렇다고 하여, W, Mo, Ta 등의 고융점 금속을 사용하면, 이들 고융점 금속은 저항이 높기 때문에, 상술한 문제는 증대한다.
세째, 누설 전류가 문제로 된다.
즉, 박막 트랜지스터에 있어서는, 오프 영역에서의 누설 전류가 커지면, 화소의 보지(保持) 특성이 나빠진다. 이로 인해, 고정세(高精細)로 우수한 화소를 얻기 위해서는, 오프의 누설 전류를 저감시키는 것이 매우 중요하다. 그런데, 종래의 박막 트랜지스터에 있어서는, 드레인 영역 근방에서의 전계 강도에 의해 오프의 누설 전류가 생긴다. 이로 인해, 게이트 전압을 오프측으로 크게 하면, 전계 강도가 크게 되고, 나아가서는 오프 누설 전류도 크게 된다. 그 대책으로서, 종래부터 LDD(Lightly Doped Drain) 구조나 오프셋 구조가 채용되고 있다. 그렇지만, 치수의 면에서 꼭 적당한 LDD 영역을 형성하는 것이 곤란하다.
네째, 한 장의 기판상에 화소부와 그 구동 회로부 등 역할이 상위(相違)한 부분을 형성하지만, 이들 각 부에 요구되는 TFT의 특성이 상위하다. 그런데, 이 경우, 소자의 형성, 채널 영역이나 드레인 영역이나 소스 영역의 치수 등은 포토리소그래피에서의 마스크의 설계로 대응하는 등으로 이루어내기는 하였으나, 미세한 LDD부는 곤란하다.
다섯째, 한 장의 기판상에 화소, 화소용 TFT, 구동 회로용 TFT 그 외 반사판 등 역할이 상위한 부분을 형성하면, 어떻게 하여도 공정이 증가하는데, 이들의 형성을 최대한 공통화하지 않으면 코스트가 상승하기 쉽다.
이로 인해, 전기 저항이 작은데다가 내열성이 우수한 게이트 전극의 재료를 사용하고, 그 결과 TFT 특성이 우수하고 누설 전류도 적은, 또한 LDD 구조를 구비함에도 불구하고, 제조가 용이하면서 코스트가 높지 않은 반도체 소자의 실용화가 요망되고 있었다.
또, LDD 구조를 미세하게 함과 동시에 고정밀도로 형성하고, 더구나, 기생 용량이 적은 박막 트랜지스터와 그의 극히 간단, 용이한 제조의 개발이 요망되고 있었다.
또, 탑 게이트(top gate)형, 보텀 게이트(bottom gate)형을 묻지 않고, 관련된 요망을 충족하는 LDD형 TFT의 개발이 요망되고 있었다.
또, 한 장의 기판상의 각 부에, 해당 부에 요구되는 특성을 구비한 LDD형 TFT가 형성된 기판의 개발, 그 결과 액정 표시 장치라면, 화소의 응답성이 신속하여 플리커(flicker) 등이 없는 대화면의 액정 표시 장치의 개발이 요망되고 있었다.
또, LDD형이 아니어도, p-Si의 TFT에 있어서는, 불순물 삽입시에 희석(稀釋)을 위해 사용되는 수소가 게이트 전극 하부의 채널 영역에 칩입하여, 실리콘 결정을 상하게 하고, 이것이 p-Si의 TFT 특성을 크게 손상시키기 때문에, 그 해결도 요망되고 있었다.
또, 한 장의 기판상의 각 부에 다른 특성을 가지는 LDD형 TFT를 형성하고, 이 때, TFT나 기판상의 화소나 반사판 등의 다른 요소의 형성 공정을 최대한 삭감하는 기술의 개발, 또는 그 요구에 덧붙인 LDD형 TFT의 개발이 요망되고 있었다.
본 발명은, 박막 트랜지스터에 관한 것으로, 특히 액정 표시 장치의 화소 스위칭 소자나 그 구동 회로 등에 사용되는 LDD형 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
도 1은, 종래 기술의 LDD 구조의 박막 트랜지스터의 단면을 나타내는 도면이다.
도 2는, 종래 기술의 GOLD형 LDD구조의 박막 트랜지스터의 단면을 나타내는 도면이다.
도 3은, 본 발명의 제 1-1의 실시형태의 반도체 소자의 단면도이다.
도 4는, 상기 실시형태의 반도체 소자의 형성 공정에 따른 단면의 변화를 나타내는 도면의 전반(前半)이다.
도 5는, 상기 도 4의 뒤에 계속되는 형성 공정에 따른 단면의 변화를 나타내는 도면이다.
도 6은, 본 발명의 제 1-2의 실시형태의 반도체 소자의 형성 공정에 따른 단면의 변화를 나타내는 도면이다.
도 7은, 본 발명의 제 1-3의 실시형태의 반도체 소자의 단면도이다.
도 8은, 본 발명의 제 1-4의 실시형태의 반도체 소자의 단면과 그 원리를 나타내는 도면이다.
도 9는, 본 발명의 제 1-5의 실시형태의 반도체 소자의 단면도이다.
도 10은, 본 발명의 제 1-6의 실시형태의 반도체 소자의 원리와 단면을 나타내는 도면이다.
도 11은, 본 발명의 제 2-1의 실시형태의 박막 트랜지스터의 단면도이다.
도 12는, 상기 실시형태의 박막 트랜지스터의 제조 공정의 전반(前半)을 나타내는 도면이다.
도 13은, 상기 실시형태의 박막 트랜지스터의 제조 공정의 후반(後半)을 나타내는 도면이다.
도 14는, 본 발명의 제 2-2의 실시형태의 박막 트랜지스터의 제조 공정의 요부를 나타내는 도면이다.
도 15는, 본 발명의 제 2-3의 실시형태의 박막 트랜지스터의 제조 공정의 요부를 나타내는 도면이다.
도 16은, 본 발명의 박막 트랜지스터를 사용한 액정 패널의 화소 TFT의 평면과 단면을 나타낸 도면이다.
도 17은, 본 발명의 박막 트랜지스터를 사용한 액정 패널 이외의 화소 TFT를 나타낸 평면과 단면의 도면이다.
도 18은, 본 발명의 제 2-5의 실시형태의 TFT의 단면을 모식적으로 나타낸 도면이다.
도 19는, 상기 실시형태의 TFT 제조 방법을 모식적으로 나타낸 도면이다.
도 20은, 상기 실시형태의 TFT의 전압/전류 특성을 나타내는 도면이다.
도 21은, 상기 실시형태의 TFT 어레이를 이용한 화소 전극을 모식적으로 나타낸 도면이다.
도 22는, 상기 실시형태의 TFT 어레이를 이용한 화소 전극의 제조 방법의 요부를 모식적으로 나타낸 도면이다.
도 23은, 본 발명의 제 2-7의 실시형태의 TFT의 제조 방법을 모식적으로 나타낸 도면이다.
도 24는, 본 발명의 제 2-8의 실시형태의 TFT의 제조 방법을 나타낸 도면이다.
도 25는, 상기 실시형태의 TFT 전압/전류 특성을 나타내는 도면이다.
도 26은, 본 발명의 제 2-9의 실시형태의 TFT 어레이를 모식적으로 나타낸 도면이다.
도 27은, 상기 실시형태의 TFT 어레이의 제조 방법을 모식적으로 나타낸 도면이다.
도 28은, 본 발명의 제 2-10의 실시형태의 TFT 어레이의 제조 방법을 모식적으로 나타낸 도면이다.
도 29는, 본 발명의 제 2-11의 실시형태의 TFT 어레이의 제조 방법을 모식적으로 나타낸 도면이다.
도 30은, 본 발명의 제 3-1의 실시형태의 TFT 어레이의 제조 방법을 모식적으로 나타낸 도면이다.
도 31은, 본 발명의 제 3-2의 실시형태의 TFT 어레이의 제조 방법을 모식적으로 나타낸 도면이다.
도 32는, 본 발명의 제 4-1의 실시형태의 TFT 어레이의 제조 방법을 모식적으로 나타낸 도면이다.
도 33은, 본 발명의 제 5-1의 실시형태의 TFT 어레이의 제조 방법을 모식적으로 나타낸 도면이다.
도 34는, 본 발명의 제 5-2의 실시형태의 TFT 어레이의 제조 방법을 모식적으로 나타낸 도면이다.
도 35는, 본 발명의 제 7-1의 실시형태의 TFT 어레이의 제조 방법을 모식적으로 나타낸 도면이다.
도 36은, 본 발명의 제 7-2의 실시형태의 TFT 어레이의 제조 방법을 모식적으로 나타낸 도면이다.
＜도면 부호의 간단한 설명＞
1 p-Si 반도체(층)
100 a-Si 반도체(층)
150 a-Si 반도체(소스 영역)
151,152 a-Si 반도체(소스측 LDD부)
156 a-Si 반도체(다단 LDD부)
1562 a-Si 반도체(LDD부)
160 a-Si 반도체(드레인 영역)
161, 162 a-Si 반도체(드레인측 LDD부)
170 a-Si 반도체(채널 영역)
175 a-Si 반도체(소스 전극측)
176 a-Si 반도체(드레인 전극측)
2 게이트 절연막
25 게이트 절연막(소스 전극측)
26 게이트 절연막(드레인 전극측)
3 층간 절연막
4 게이트 전극
41 서브게이트 전극, 상부 게이트 전극
413 하부 실리사이드 게이트 전극
4130 아모퍼스 실리콘 게이트 전극
414 상부 금속 게이트 전극
4141 상부 금속 게이트 전극의 돌출부
415 실리사이드 게이트 전극
416 하부 금속 게이트 전극
417 중부 금속 게이트 전극 재료
42 하부 게이트 전극
421 제 1의 하부 게이트 전극
422 제 2의 하부 게이트 전극
43 상부 게이트 전극
431 제 1의 상부 게이트 전극
432 제 2의 상부 게이트 전극
435 상부 게이트 전극 소스측 돌출부
436 서브게이트 전극 드레인측 돌출부
47 하부 주입 마스크
48 상부 주입 마스크
49 감광성 수지
5 소스 전극
51 소스 전극 상부
52 소스 전극 하부(실리사이드)
6 드레인 전극
61 드레인 전극 상부
62 드레인 전극 하부(실리사이드)
9 콘택트홀(contact hole)
95 콘택트홀(소스 전극측)
96 콘택트홀(드레인 전극측)
10 글래스 기판
11 화소 전극
12 언더코트(undercoat)막
13 레지스트막
14 배향막
18 티탄막
19 노광용 마스크
본 발명은, 이상의 과제를 해결하는 것을 목적으로 하여 된 것으로, 이를 위해 특히 전기 저항, 불순물의 주입 등 여러가지 면에서 게이트 전극의 재료나 구조에 역점을 두는 것으로 하고 있다. 그 외에, 소스 전극이나 드레인 전극의 제작이나 구조에도 역점을 두고 있다. 또, 패널의 제작에도 역점을 두고 있다.
구체적으로는 이하의 착상을 이루고 있다.
{제 1의 발명군}
본 발명군은, 게`이트 전극의 개량 및 LDD 영역 형성을 위해서 소스 전극측, 드레인 전극측의 단부(端部)에 불순물 주입시에 중앙부에 비교하여 마스크 능력이 약하고 더구나 채널 방향 길이가 짧고, 미소한 부분을 형성하는 데에 실리사이드를 이용하는 것이다.
본 발명군의 하나의 발명에 있어서는, 기판상에 형성된 소스 영역, 드레인 영역, 게이트 영역을 구비하는 반도체 층과, 게이트 절연막과, 게이트 절연막 상에 형성된 소스 전극과 드레인 전극과 게이트 전극을 구비하는(그 외, 트랜지스터(소자)로서의 기능 발휘에 필요한 층간 절연막 등의 다른 부분도 물론 가진다) 반도체 소자에 있어서, 게이트 전극은 실리사이드 박막과 금속 박막으로 되는 상하의 2층으로 되고, 또한 상방의 층은 하방의 층에 주입되는 불순물 이온이 비래(飛來) 방향에서 보아 완전히 덮도록 형성되어 이루어지고, 반도체 층은, 이 다층 구조의 게이트 전극을 주입 마스크로 하여 불순물 이온을 주입하는 것에 의해 형성된 LDD 영역을 구비하고 있다.
상기 구성에 의해, 이하의 작용이 이루어진다.
반도체 소자의 게이트 전극은, 1층이 실리사이드 박막이고(미반응 등의 어떤 이유로 원료 실리콘 등 다른 물질을 다소 함유하고 있을 수도 있다), 다른 층은 금속 박막인 상하의 2층으로 되고, 또한 상방의 층은 하방(게이트 절연막측)의 층을 불순물의 비래 방향(원칙적으로 기판상면)에서 본 경우에 완전히 덮도록, 그래서 대부분의 경우 드레인 전극측 또는 소스 전극측 중 적어도 일방(一方)에 LDD 구조 형성에 적절한 1∼4㎛ 정도(소자의 크기 등에 의해 각 경우에 따라 정한다) 돌출하여 형성되어 있다.
반도체층은, 이 상층이 돌출하든지, 전체의 단면(斷面)이 아래가 긴 사다리꼴 등의 구조의 게이트 전극을 주입 마스크로 하여 상방에서 불순물 이온을 주입하는 것에 의해, 저절로 드레인 전극측 또는 소스 전극측 중 적어도 일방에 주입 불순물 양이 채널 영역보다 적은 LDD 영역을 구비한다.
또, 이로 인해, 소스 영역, 드레인 영역 및 협소한 LDD 영역이, 실리사이드 박막 및 금속 박막의 반도체층에 차지하는 위치와 불순물 이온의 주입 방향으로 정해지는 영역에 자연스럽게 형성되어 있다.
또한, 만일을 위해 기술하자면, 그 후의 열처리로 인해 불순물이 확산되어, 경계가 다소 불명료하게 되는 경우도 있다. 또, 불순물 이온의 주입 방향도 다소 기울어지는 경우도 있다. 그러나, 이들도 이 발명에 포함된다.
그리고, 이 상부측의 제 2 층에 돌출된 부분의 이온 비래 방향 하류측에 LDD 영역이 형성되게 된다. 또한, 이 경우, 일방향측으로만 돌출하게 되면, 부유(浮遊) 용량이 적게 된다.
다른 발명에 있어서는, 실리사이드 박막과 금속 박막으로 이루어지는 상하의 2층에 대신하여, 동일 두께인지 아닌지는 별개로 하고, 실리콘 박막과 금속 박막이 화학 반응하는 등으로, 어쨋든 실리사이드 박막과 실리사이드 박막으로 되는(다소의 미반응층부의 존재를 포함한다) 상하의 2층을 구비하고 있다.
상기 구성에 의해, LDD 영역 형성에 대해 먼저의 발명과 같은 작용이 되어진다. (또한, 만일을 위해 기재한다면, 레이저 아닐(anneal)로 형성된 다결정 실리콘은, 입자 치수가 아주 크고, 즉 완전한 결정 실리콘과 다르고, 글래스 기판이 견디는 정도의 온도에서도 단시간에 실리사이드를 형성한다.)
다른 발명에 있어서는, 게이트 전극은, 적어도 실리사이드 박막과 금속 박막과 반응하기 쉬운 무정형(amorphous)상태 등의 실리콘 박막을 구비한 다층으로 되고, 또한, 불순물 주입시의 마스크로서의 중앙부가 가장 두껍고, 양단부가 가장 얇으며, 그 중간부는 중간 두께 또는 양측에서 중앙측으로 향하여 점차적으로 두껍게 되는 다단 LDD 형성 마스크 겸용 게이트 전극이다.
상기 구성에 의해, 다단 LDD 영역을 구비하게 된다.
다른 발명에 있어서는, 게이트 전극은, 몰리브덴, 텅스텐, 탄탈, 니오브, TZM, TZC 등의 고융점 금속(합금을 포함한다) 박막으로 된 층과, 실리사이드 박막으로 된 층과, 고융점 금속 박막층과 실리사이드 박막층에 둘러싸인 알루미늄 박막으로 된 층을 구비하고 있는 함(含) 중간 알루미늄층 게이트 전극이고, 반도체층은, 함(含) 중간 알루미늄층 게이트 전극을 주입 마스크로 하여 상방에서 불순물 이온을 주입하는 것에 의해 형성된 단단(單段) 혹은 다단(多段) LDD 영역을 구비하는 LDD 반도체 소자이다.
상기 구성에 의해, 이하의 작용이 이루어진다.
게이트 전극은, 함(含) 중간 알루미늄층 게이트 전극이고, 이로 인해, 기판의 열처리 온도로서는 알루미늄과 사실상 반응하기 어렵고, 변형 등을 하지 않는 고융점 금속 박막으로 된 층과, 같은 성질을 가진 실리사이드 박막으로 된 층과, 고융점 금속 박막층과 실리사이드 박막 층에 둘러싸인, 그래서 기판의 열처리시에는 양층으로 보호되는 전기 저항이 낮은 알루미늄 박막으로 된 층을 구비하고 있는 것으로 되어, 전기 저항이 낮고 내열성도 양호하게 된다.
다른 발명에 있어서, 실리사이드층은, 티탄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 질코늄 실리사이드, 몰리브덴 실리사이드, 팔라듐 실리사이드, 백금 실리사이드의 군에서 선택된 특정 재료 실리사이드층이다.
상기 구성에 의해, 실리사이드층은, 전기 저항이 낮은 티탄 실리사이드(TiSi2, TiSi, Ti5Si3), 코발트 실리사이드(CoSi2, Co2Si, CoSi, CoSi3), 니켈 실리사이드(Ni2Si, NiSi, NiSi2), 질코늄 실리사이드(ZrSi2, ZrSi, Zr2Si), 몰리브덴 실리사이드(MoSi2, Mo3Si, Mo5Si3), 팔라듐(Pd2Si, PdSi), 백금 실리사이드(Pt2Si, PtSi)의 군에서 선택된다.
또, 각 금속 실리사이드의 분자식은, 예시 열거이다.
다른 발명에 있어서는, 적어도 하나의 금속 박막은, 구성하는 금속 원소가 실리사이드를 구성하는 금속 원소와 동일한 동일 재료 금속 박막이다.
상기 구성에 의해, 제 1 층의 실리사이드가 팔라듐 실리사이드이면 팔라듐 박막인 제 1 층과 동일 금속 원소가 재료로서 사용되는 것으로 되어, 실리사이드 층 형성이나 재료의 수배(手配)가 편리하게 된다.
다른 발명에 있어서는, 이상의 LDD형 TFT의 제조 방법이다.
{제 2의 발명군}
본 발명군은, LDD형 TFT제조를 위해, 불순물 주입시의 마스크를 겸하기 위해 그 두께가 복수 단(段)으로 변화하는 게이트 전극을 형성하는 데에, 게이트 절연막상에 이미 형성된 게이트 전극 구성재층을 기초로 한 도금, 산화, 양극 산화 등의 처리, 기타 포토리소그래피와 에칭 등을 사용하는 것이다.
본 발명군의 하나의 발명에 있어서는, 제 1의 발명군의 제 1의 발명과 같이, 게이트 전극을 불순물 주입시의 마스크로 겸용하여 LDD 구조로 하기 위해, 하부 전극을 이용하여 그 상부에 상부 전극을 형성하든지 하는데, 이 때, 소스 전극측 또는 드레인 전극측 중 적어도 일방은, 상부 전극이나 하부 전극의 일방이 타방보다 다소 돌출되고, 또한 해당 돌출부의 마스크 능력은 완전하지 않도록 하고 있다.
상기 구성에 의해, 이하의 작용이 이루어진다.
반도체층은, 게이트 전극의 중앙부의 바로 아래에 채널 영역이, 그 적어도 일방의 측의 돌출부 바로 아래에는 LDD 영역이, 또한 그들 이외의 영역에는, 각각 소스 영역과 드레인 영역이 형성된다.
다른 발명에 있어서는, 상부 게이트 전극은 이미 형성된 원칙적으로 밀도가 큰 재료로 이루어지는 하부 게이트 전극에 원칙적으로 밀도가 작은 재료로 이루어지는 금속 박막을 도금하여 형성된다(물론, 하부 게이트 전극막 두께 또는 차폐(遮蔽), 마스크 능력과 도금 두께 그 외 재료의 조건에 따라서는, 밀도가 항상 그렇게는 한정되지 않는다).
상기 구성에 의해, 이하의 작용이 이루어진다.
도금이기 때문에, 대단히 얇고, 두께의 정밀도도 좋고, 또한 하부 게이트 전극에 대한 위치도 정확하게 상부 게이트 전극이 형성된다.
다른 발명에 있어서는, 도금은 전계 도금 또는 무전계 도금이다.
이것에 의해, 재료 선택 등의 폭이 넓어지고, 폐기물 처리 등이 편리하다.
또, 도금으로 상부 게이트 전극을 형성하는 경우에는, 사전에 어떠한 처리를 행하지 않는 한, 하부 전극 측부에의 돌출부는 소스 전극측과 드레인 전극측의 양방에 형성되고, 또한 하부 전극의 표면에도 도금이 되어질 수 있는 것은 물론이다.
다른 발명에 있어서는, 상부 게이트 전극 재료를 양극 산화시켜 LDD 형성용 마스크가 형성된다.
다른 발명에 있어서는, Mo, Fe 등의 하부 게이트 전극을 소정의 물체, 예컨대 산소 등의 기체와 반응시켜, 산화물을 그 상면, 측면에 형성하는 등의 화학 반응을 이용하여 상부의 LDD 형성용 마스크가 형성된다.
상기 구성에 의해, 이하의 작용이 이루어진다.
이 경우도, 반응 개시시의 온도, 유체압 등을 제어하여, 위치 결정, 두께 등도 정확한 상부 게이트 전극이 형성된다.
또, 이 경우, 하부 게이트 전극 재료와 반응 물체의 조합 여하에 따라서는, 전기 저항이 높아서, 사실상 상부 게이트 전극으로서는 작용하지 않고, 단지 마스크의 기능을 갖기만 하는 것도 있다. 이 경우에는, 불순물 주입 후, 반응 결과물로서의 상부 게이트 전극은 에칭 등으로 제거되거나, 절연막의 역할을 하거나 하는 것이 원칙이다.
다른 발명에 있어서는, 우선 견고하게 한 마스크 기능이 있는 하부 게이트 전극을 형성하여, 최초 가볍게 불순물을 주입하고, 이 다음, 하부 게이트 전극 상부에 그 소스 전극측, 드레인 전극측 중 적어도 일방으로 돌출된 그래서 견고하게 한 마스크 기능이 있는 상부 게이트 전극을 도금 등으로 형성하고, 또한 이 상태로 불순물을 본격적으로 주입한다.
상기 구성에 의해, 이하의 작용이 이루어진다.
이것에 의해, 2회의 불순물 주입이 필요하지만, 돌출된 상부 게이트 전극의 하부에 LDD 영역을 갖는 TFT가 제조된다.
다른 발명에 있어서는, 상부 게이트 전극의 하부 게이트 전극측 단부(端部)의 돌출은 적어도 포토리소그래피와 에칭을 사용하여 형성된다.
상기 구성에 의해, 이하의 작용이 이루어진다.
하부 게이트 전극과 상부 게이트 전극의 위치의 어긋남이 적은 LDD 구조를 형성하기 위한 마스크를 겸한 게이트 전극이 형성된다.
또한, 경우에 따라 이들에 더불어 양극 산화 등 다른 수단도 채용된다. 나아가, 레지스트가 마스크의 일부를 구성하는 경우도 있을 수 있다.
다른 발명에 있어서는, 상하 2단 또한 상부가 하부에 비해 돌출된 구조의 마스크 겸 게이트 전극의 돌출부를 불순물 주입 후 제거하는 것으로 하고 있다.
상기 구성에 의해, 이하의 작용이 이루어진다.
한 장의 기판상에, 서로 별개의 특성을 갖는 LDD-TFT를 형성 가능해진다. 특히, 동일 기판상에서 소자가 맡는 역할, 요구되는 성능에 대응하여 일부 영역에만 이 LDD형 TFT를 형성하는 것에 의해, 각종 용도에 알맞은 기판으로 된다. 이상의 것 외에, 제 1의 발명군, 제 2의 발명군 모두 그 몇몇의 발명은 상하의 게이트 전극 재료로서, 밀도가 8 이상, 바람직하게는 10 이상, 더욱 바람직하게는 13 이상, 구체적으로는 Ta, W 등의 밀도가 큰 또는 특히 Ti나 그것을 주성분으로 하는 합금 등의 수소의 흡착력이 큰 금속 등(기타, 실리사이드) 또는 이들의 합금이나 혼합물(예컨대, W와 Ti)로 이루어지기 때문에, 불순물을 주입할 때 수소가 투과하기 어려운 재료와 전기 저항이 낮은 재료를 사용하고 있다.
{제 3의 발명군}
본 발명군은, 먼저의 제 1의 발명군 및 제 2의 발명군에 더하여 그 위에 불순물 주입시에는 그것에 앞서 마스크 겸 게이트 전극 직하부 이외의 영역의 게이트 절연막을 일단 제거하여 놓고, 해당 영역의 게이트 절연막을 불순물 주입 후에 재차 형성하는 것이다.
상기 구성에 의해, 이하의 작용이 이루어진다.
게이트 절연막이 존재하지 않기 때문에, 불순물 주입시의 가속 전압이 그 만큼 적게 해결되고, 나아가서는 채널 영역, 소스 영역, 드레인 영역, LDD 영역을 막론하고, 불순물의 희석에 사용되는 수소가 고속으로 주입되는 것에 의한 다결정 반도체의 손상이 그 만큼 적어진다.
또한, 게이트 절연막 제거에 수반하는 다결정 반도체의 손상의 극한(極限), 회복을 위한 열처리 등이 필요에 따라 가능한 것은 물론이다.
{제 4의 발명군}
본 발명군은, 특히 먼저의 제 3의 발명군에 더하여 그 위에 불순물 주입시에 불순물 희석용 수소가 다결정 반도체 내에 침입하는 것을 최대한 방지하기 위해서, 일단 게이트 절연막을 제거한 다결정 반도체상 표면에 수소 흡수 능력이 우수한 Ti나 Zi의 막을 형성하여 놓는 것이다.
상기 구성에 의해, 이하의 작용이 이루어진다.
Ti 등, 나아가서는 Ti 등에 흡수된 수소가 불순물과 더불어 주입되어 오는 수소를 물리적, 화학적으로 흡착하고, 감속하여, 수소가 고속으로 다결정 반도체 내로 침입하는 것을 방지한다. 또, 이들 금속은, 특히 Ti는, 밀도가 작기 때문에 불순물의 주입에 대하여는, 그렇게 장해가 되지 않는 것은 물론이다.
이로 인해, LDD-TFT의 성능이 한층 향상된다.
다른 발명에 있어서는, 불순물 주입시의 수소 스토퍼의 Ti 등을, 소스 전극과 드레인 전극 형성부에는 남겨 놓고, 후의 열처리로 다결정 실리콘과 반응시켜 실리사이드막을 형성한다.
상기 구성에 의해, 이하의 작용이 이루어진다.
소스 전극, 드레인 전극과 다결정 실리콘과의 전기적 접촉이 실리사이드층을 통해 크게 개선된다.
더욱이, 소스 전극, 드레인 전극 형성을 위해 콘택트홀(contact hole)을 뚫을 때, 실리사이드막 또는 그 표면에 남은 미반응의 Ti 등의 층이 에칭 스토퍼의 역할을 맡는다.
{제 5의 발명군}
본 발명군은, 이상의 제 1 내지 제 4의 발명군이 탑 게이트형인데 대하여, 보텀 게이트형인 점이 다르고, 그 외에는 대략 동일하다.
다만, 게이트 전극에 정확히 대응한 위치에 마스크를 형성하기 위해서, 기판측에서 빛이나 X선을 조사하여 수지를 노광하는 등 특유의 구성도 있다.
{제 6의 발명군}
본 발명군은, 이상의 제 1 내지 제 4의 발명군이 LDD형인데 대하여, 비(非)LDD형인 것이 다르다. 본 발명의 목적은, 채널 영역 하부에의 수소의 침입 방지를 도모하면서 저항이 낮은 게이트 전극을 얻는 것에 있다.
이로 인해, 하나의 발명으로서는, 게이트 전극을 2층으로 하여, 일층은 전기 저항이 작은 재료로 형성하고, 다층은 고밀도 금속이나 수소 흡착성 금속 등으로 하고 있다. 또한, 다른 발명으로서는, 불순물 주입시에 게이트 절연막을 일단 제거한다.
또한, 다른 발명으로서는, 수소 침입 방지를 위해, 게이트 절연막을 일단 제거한 후에 Ti막을 형성한다. 또, 이 막은 불순물 주입후에 원칙적으로 제거된다.
{제 7의 발명군}
본 발명군은, 이상의 발명군이 특히 LDD형 TFT를 대상으로 하고 있는데 대하여, 그들을 사용한 기판에 관한 것이다.
하나의 발명에 있어서는, 한 장의 기판상 각 부에 해당 부의 역할에 대응하는 특성의 LDD형 TFT가 형성되어 있다.
다른 발명에 있어서는, 한 장의 기판상 각 부에 해당 부의 역할에 대응하는 여러가지의 부품, 막, 층이 형성되어 있는데, 그들의 형성과 상기 각 발명군의 LDD 형 TFT의 형성이 가능한 한 공통화되어 있다.
이하, 본 발명을 그 바람직한 실시형태에 의거하여 설명한다.
{제 l의 발명군}
(제 1-1의 실시형태, 구조면)(주: 제 1-1의 실시형태란, 특히 제 1의 발명군의 제 1의 실시형태라는 의미이다. 또한 이를 위해, 다른 발명군의 구성이 들어가 있는 경우도 있다.)
본 실시형태는, 실리사이드(silicide)를 이용하는 것이다.
도 3은, 본 제 1의 발명군의 제 1의 실시형태로서의 TFT의 단면도이다. 본 도에 나타낸 바와 같이, 이 TFT는 절연성 기판(10)상에 반도체층(1)이 형성되고, 게이트 절연막(2)상에 게이트 전극(4)이 형성되며, 또한 이 게이트 전극을 주입 마스크로 하여 반도체층에 불순물 이온을 주입하는 것에 의해, 도면에서 그 하부의 좌우 양측의 부분의 반도체층에 소스 영역(150)과 드레인 영역(160)이 형성되어 있다. 또한, 층간 절연막(3)이 형성되고, 소스 영역과 드레인 영역의 상부의 층간 절연막에 형성된 콘택트홀(contact hole)내의 접속부를 이용하여 소스 전극(5)과 드레인 전극(6)이 형성되어 있다. 이로 인해, 기본적인 구성은, 도 1에 나타낸 종래의 것과 같다.
다만, 게이트 전극은, 게이트 절연막상에 형성된 실리사이드층을 포함하는 하부의 실리콘층(413)과 그 층을 상부에서 덮도록 형성된 금속층(414)으로 이루어지는 다층(多層)(약 2층) 구조이고, 또한, 그 소스 전극 및 드레인 전극측의 단부(端部)(4141)의 구조에 연구를 집중하는 동시에, 도면에서 그 하부의 채널 영역의 반도체층이 LDD 구조로 되어 있는 것이 상위(相違)하다. 이하, 이들의 상위점을 중심으로 설명한다.
우선, 게이트 전극부 실리콘층의 실리사이드는, 티탄(Ti) 실리사이드, 코발트(Co) 실리사이드, 니켈(Ni) 실리사이드, 질코늄(Zr) 실리사이드, 팔라듐(Pd) 실리사이드, 백금 실리사이드 등을 사용하여 형성되어 있다. 그리고, 이들의 실리사이드층을 이용하는 것에 의해 게이트 전극의 저항을 저하시키는 것이 가능해지고 있다.
예컨대, 티탄 실리사이드를 사용한 경우에는, 전극의 시트(sheet) 저항은 13×10-6Ω/?, 코발트 실리사이드이면 20×10-6Ω/?, 니켈 실리사이드는 40×10-6Ω/?, 질코늄 실리사이드는 35×10-6Ω/?, 팔라듐 실리사이드는 35×10-6Ω/?, 백금 실리사이드는 30×10-6Ω/?로 되어, 종래의 고융점 금속을 사용하는 경우보다 저항을 작게 하는 것이 가능하다.
다음으로, 금속층(414)이 이 실리콘층을 완전히 덮어 씌워서 형성되고, 또한 게이트 절연막(2)상에서는 실리사이드층보다 금속층(414)쪽이 소스 전극측, 드레인 전극측으로 한 쪽에서 수 ㎛ 정도 돌출한 구조(4141)로 되어 있다.
또, 이 금속층은 전기 저항이 작다고 하는 면에서는 알루미늄이나 그 합금이 바람직하고, 열처리시의 내열성에서는 텅스텐, 몰리브덴 등의 고융점 금속이 바람직하다. 다만, 반드시 이들의 금속에 한정되는 것은 아니고, 마스크를 겸한 게이트 전극으로서의 작용을 적절하게 하고, 높이 등 기타 요구도 충족시킨다면, 기본적으로는 어떠한 금속이라도 좋다.
그리고, 그 두께는 금속의 종류, 특히 불순물 이온 주입시의 차폐(遮蔽)효과에 영향을 주는 밀도와 원자량에 따라 다르지만 대략 수 백ㆍ∼수 천ㆍ 정도이다. 예컨대 Ti(티탄)을 사용한 경우에는, 그 두께는 가속 전압, 주입 이온의 종류에 따라서도 다르지만 약 500∼1000ㆍ 정도가 적당하다.
그리고, 이러한 구조를 가진 게이트 전극을 주입 마스크(遮敵)로 하여 그 상방에서 P, B 등의 불순물 이온을 주입하는 것이 가능해진다.
따라서, 전극 하부의 반도체층이 자연스럽게 LDD 구조로 되도록 하고 있는 것도 종래의 것과 다른 것이 된다. 이하, 이것에 관해서 조금 상세히 설명한다.
이 경우의 이온의 주입 조건인데, 가속 전압은 50∼70KeV가, 주입량은 1.0E15(10의 15승)∼8.0E15/㎠가 적당하다. 이 때, 게이트 절연막(2)의 두께는 800 ∼ 1200ㆍ정도이다.
이 주입의 결과, 예컨대 n채널의 트랜지스터의 경우에는 P이온이 주입된다. 그리고, 불순물 이온이 비래(飛來)하는 방향(원칙, 상방)에 게이트 전극이 없는 영역에는 P이온이 충분히 주입되어 n+층이 형성되어, 소스 영역(150)과 드레인 영역(160)을 형성한다.
한편, 실리사이드층과 금속층이 적층(積層)되어 있는 부분은, 이들의 층이 P이온의 차폐막으로 되어 전혀 P이온은 주입되지 않는다. 따라서, 이 영역이 본래의 채널 영역(170)으로 된다.
게이트 절연막(2)상에 실리콘층을 돌출하여 금속층만이 형성되어 있는 부분(4141)의 이온 비래(飛來) 방향 직하부의 영역에서는, 금속층의 두께로는 완전하게는 주입 이온을 차폐할 수 없기 때문에, 불순물 이온이 적게 주입된다. 예컨대 상술한 Ti막을 금속층에 이용하여, 상술한 이온 주입 조건으로 주입을 하면, 1.0E14∼5.0E14/㎠ 정도의 이온이 주입된다.
이상의 결과, 이 부분은 n-층(151, 152)을 형성하게 된다. 이 결과, 전체적으로 정밀도가 높은 LDD 구조를 1회의 주입으로 용이하게 형성하는 것이 가능해진다.
또, 본 실시형태의 변형예로서, 상부의 금속 박막에 대신하여, 재차 실리사이드 박막을, 하방의 실리사이드 박막의 채널 방향으로 다소 돌출하도록 하여 형성하여도 좋은 것은 물론 이다.
(제 1-1의 실시형태, 제조 방법면)
다음으로, 도 4 및 도 5를 참조하면서 도 3에 나타내는 구조의 LDD형 TFT의 제조 방법에 관해서 설명한다.
우선, 도 4를 이용하여 설명한다. 또, 도 4와 도 5는, 본래 하나의 도면(도번)으로 합해진 것이지만, 용지의 기재 공간의 사정으로 두 장(도면)으로 한 것이다.
(a) 무알카리 글래스 기판(10)상에 언더코트(undercoat)막(12)으로서 SiO2막을 형성한다.
(b) SiO2막 전체면에 아모퍼스 실리콘(a-Si)(100)을 형성하고, 또한 이 아모퍼스 실리콘을 엑시머 레이저의 조사(照射)에 의한 아닐(anneal)(용융, 재결정화)에 의하여 다결정(poly) 실리콘(단일이나 큰 입자로 이루어지는 실리콘)화한다. 그런 다음, 기판상의 화소부나 그 주변의 구동 회로부의 배치로부터 정해되는 트랜지스터(소자)를 형성하는 영역에만 이 폴리 실리콘막(100)을 남기고, 다른 부분은 제거한다. 즉, 소위 고립화, 패터닝(patterning)를 한다. 또, 상술한 이유에 의해, 본 도 4, 도 5에서는, 이 고립화된 폴리 실리콘막을, 나아가서는 한 개의 반도체 소자에 대한 각 부 등을 나타내고 있다.
(c) 전면(全面)에 게이트 절연막(2)을 형성한다. 이 경우의 게이트 절연막의 두께는 막질(膜質), 트랜지스터의 크기에 의존하지만, 여기서는 APCVD법 또는 TEOS 플라즈마 CVD법에 의해 형성한 800 ∼ 1200ㆍ정도의 SiO2를 사용했다.
(d) 패터닝한 각 게이트 절연막상 전면(全面)에 게이트 전극 형성용 실리사이드막을 형성하고, 게이트 전극에 대응한 위치에만 이 형성한 실리사이드막을 남기며(413), 다른 부분의 실리사이드막은 제거한다. 또, 본 실시형태에서는 티탄 실리사이드막을 이용했지만, 다른 실리사이드를 이용하여도 좋은 것은 물론이다. 또한, 형성 방법은 스퍼터(sputter)법을 이용하였다.
(e) 다음의 도 4에 나타내는 형상의 게이트 전극을 형성하기 위해, 패터닝한 실리사이드막상 전면(全面)에 금속막(414)을 형성하고, 또한 소스 전극측 및 드레인 전극측의 단부(端部)가 실리사이드막보다 약 1∼4㎛ 정도 돌출되도록 한다. 즉, 패터닝한다.
그 결과, 하방의 실리사이드층은 상방의 금속층으로 완전히 덮여지는 구조로 된다. 이 경우의 금속막으로는 Ti막을 사용하였다. 그리고, 두께는 약 500∼1000ㆍ정도로 하였다.
다음으로, 도 5로 넘어간다.
(f) 이 상태에서, n채널의 박막 트랜지스터를 형성하기 위해, P이온을 기판상면에서 주입한다. 주입 조건은, 가속 전압이 60∼70KeV, 주입량은 1.0E15∼5.0E15/㎠이다. 이 때 2층 구조의 게이트 전극이 형성되어 있지 않은 영역의 다결정 실리콘은, 상기 양의 p가 주입되어 n+층이 형성되어, 소스 영역(150) 및 드레인 영역(160)이 형성된다.
한편, 게이트 전극하에서 금속층만이 게이트 절연막상에 형성되어 있는 영역, 즉 금속층의 드레인 전극측 및 소스 전극측의 단부(4141)에서는, 주입된 P이온이 일부 이 금속층의 단부에서 차폐되지만, 남은 일부는 하층의 폴리 실리콘층에 주입된다. 이로 인해, 이 영역에는 n-층(152, 162)이 형성된다. 이로 인해, 1회의 이온 주입으로 자연스럽게 정밀도가 높은 LDD 구조가 용이하게 형성되게 된다.
(g) 다음으로, 기판 전면(全面)에 층간 절연막(3)을 형성한다. 이 막은, 예컨대 APCVD나 TEOS 플라즈마 CVD에 의한 SiO2막을 이용하고, 두께는 약 6000∼9000ㆍ정도로 하였다.
(h) 마지막으로, 소스 영역과 드레인 영역에 상당하는 부분에 콘택트홀을 형성하고, 또한 금속막을 형성하여 금속을 주입하고, 불필요한 부분을 제거하여 소스 전극(5)과 드레인 전극(6)을, 나아가서는 필요한 접속 배선(도시하지 않음) 등을 형성했다. 이로 인해 박막 트랜지스터가 완성되었다.
(제 1-2의 실시형태)
다음으로, 본 발명군의 제 2의 실시형태(제조 방법)를 도 6을 이용하여 설명한다.
본 실시형태의 박막 트랜지스터는, 게이트 절연막 형성은 제 1 실시예와 (도 4의 (c))까지는, 먼저의 제 1의 실시형태와 같다. 그리고 게이트 전극의 형성에서 상위(相違)하다. 이로 인해, 이 부분에서 도 6을 이용하여 설명한다.
(a) 우선, 게이트 전극 형성에 사용하기 위해, 아모퍼스 실리콘(amorphous silicon)의 층을 기판(10) 전면(全面)에 형성하고, 나아가 불필요한 부분을 제거하는 것에 의해, 본래의 게이트 전극의 위치에 중심을 일치시킨 패턴화된 아모퍼스 실리콘층(4130)을 형성한다.
(b) 아모퍼스 실리콘층이 형성된 기판 전면(全面)에 금속막(414)을 형성하고, 그 후 패턴화된 아모퍼스 실리콘층 상면 및 이 층의 소스 전극측, 드레인 전극측의 단부에서 약 1∼4㎛ 정도 돌출한 부분(4141)(그 외, 엄밀하게는 패턴화된 폴리 실리콘 상부 외의 반도체 소자의 전기적 접속에 필요한 부분)만 남도록 하여, 다른 부분은 제거한다. 즉, 소위 패터닝을 한다.
그 결과, 아모퍼스 실리콘층(4130)상에 완전하게 금속층(414)이 적층되는 구조로 된다. 또 이 경우, 예컨대 아모퍼스 실리콘층은 플라즈마 CVD법 또 스퍼터(sputter)법으로 형성되고, 두께는 약 500∼2000ㆍ으로 한다. 금속막으로는 Ti막을 이용한다. 그리고, 그 두께는 약 2000∼5000ㆍ정도로 한다.
(c) 그리고, 이 상태에서, 아모퍼스 실리콘층과 금속막인 Ti를 반응시키어 중간에 실리사이드막(415)을 형성하기 위한 열처리를 행한다. 이 열처리인데, 550∼650℃에서 약 30분 정도 행한다.
또, 이 금속 실리사이드의 형성은, 다른 금속을 이용하여도 좋은 것은 물론이다.
또한, 도면에서는 금속의 미반응부가 존재하고 있지만, 전부 반응하고 있어도 좋은 것은 물론이다.
게다가 또, 아모퍼스 실리콘과 금속이, 상층이 하층의 소스 전극측, 드레인 전극측의 단부(端部)보다 약 1∼4㎛ 정도 돌출한다고 하는 형상을 유지하면서 전부 반응하여도 좋다는 것은 물론이다.
이하, 트랜지스터 소자를 형성하는 공정이 이어지는데, 여기부터는 또 먼저의 제 1의 실시형태의(도 5의 (f)이하에 나타낸) 것과 같은 처리가 이루어진다.
이상과 같이 하여, 제 1의 실시형태와 같은 고정밀도의 LDD 구조를 구비한 박막 트랜지스터를 형성하였다.
(제 1-3의 실시형태)
도 7에, 본 발명군의 제 3의 실시형태를 나타낸다.
본 실시형태는 도 3에 나타내는 제 l의 실시형태의 변형예이고, 부유(浮遊) 용량의 감소를 위해, 드레인 전극측만 LDD 구조로 한 것이다.
(제 1-4의 실시형태)
도 8에, 본 발명군의 제 4의 실시형태를 나타낸다.
본 실시형태는, 도 6을 참조하면서 설명한 제 1-2의 실시형태의 발전예이다.
본 실시형태에 있어서는, 도 8의 (c)에 나타낸 바와 같이, 금속막과 실리사이드막과 아모퍼스 실리콘막을, 아래로부터 이 순서대로 게이트 절연막상에 형성하여 3층으로 하고, 또한 이 상부에서 불순물을 주입하는 것에 의해 2단 구조의 LDD로 하고 있다.
이하, 이 반도체 소자의 제조 방법에 관해서, 본 도를 참조하면서 설명한다.
(a) 기판(10)의 게이트 절연막(2)상에 패턴화한 금속 박막(416)을 형성한다.
(b) 이 금속 박막을 완전히 덮도록 하여 아모퍼스 실리콘막(4130)을 패턴화하여 형성한다. 또 이 경우, 이 아모퍼스 실리콘막은 금속 박막의 소스 전극측 및 드레인 전극측으로 다소 돌출하여 형성한다. 따라서, 여기까지는, 상하의 막층의 재질이 반대인 것을 제외하고, 제 1-2의 실시형태와 동일하다.
(c) 제 1-2의 실시형태와 같이 가열에 의해 이 금속 박막과 아모퍼스 실리콘을 반응시키어 양층의 중간에 실리사이드층(415)을 형성한다. 그런데, 이 때, 가열 온도와 시간을 조정하여 금속 박막이 채널 영역 방향으로 소정의 길이, 그리고 물론일정한 두께만 남도록 한다.
또한, 마찬가지로 아모퍼스 실리콘의 적어도 돌출한 부분도 미반응의 상태가 되도록 한다.
이것에 의해, 채널 영역 상부의 게이트 전극은, 게이트 전극 양단의 아모퍼스 실리콘만으로 이루어지는 박육부(薄肉部)(41301)와, 게이트 전극 중앙부의 상하층의 미반응의 금속 박막(416)과 그 상층의 실리사이드층(415) 또는 나아가 이들에 더하여 그 상층의 미반응의 아모퍼스 실리콘층(4130)으로 이루어지는 육후부(肉厚部)와의 중간에, 실리사이드층 또는 나아가 이것에 더하여 그 상층의 미반응의 아모르퍼스 실리콘층으로 이루어지는 중간부가 형성되게 된다.
그런데, 일반적으로 실리사이드의 밀도는 그것을 구성하는 금속과 실리콘의 밀도의 중간의 값(단, 중앙의 값이라고는 한정하지 않는다)으로 된다. 이로 인해, 이 중간부에서는 채널 영역 중앙의 육후부와 두께 그 자체는 같더라도(물론, 같지 않을 때도 있다), 불순물 이온 주입시의 마스크(차단)로서의 능력은 뒤떨어지게 된다.
따라서, 이 상태로 기판 상방에서 불순물을 주입하면, 본 도 (c)의 161, 162로 나타낸 바와 같이, 자연스럽게 2단 구조의 LDD가 형성되게 된다.
그런데, 평판(기판)상에의 막후(膜厚) 형성시에 그 두께나 평면치수는 용이하게 제어할 수 있다. 또한, 금속과 실리콘의 화학반응의 속도도 온도와 시간만 주의하면 좋기 때문에, 이 또한 용이하다. 나아가서는, 기판상에 다수 배열된 작은 반도체 소자의 2단 구조의 LDD라고 하는 본래 지극히 세밀한 치수제어가 필요한 처리가 지극히 용이하게 할 수 있게 된다.
(제 1-5의 실시형태)
본 실시형태도 도 6에 나타내는 제 1-2의 실시형태의 발전예이다.
본 실시형태에 있어서는, 도 9의 (c)에 나타낸 바와 같이, 게이트 전극을 3층 구조로 하고, 나아가 이것을 마스크로 하여 불순물을 주입하는 것에 의해 2단 구조의 LDD로 하는 것이다.
이하, 도 9를 참조하면서 본 실시형태를 설명한다.
(a) 기판(10)의 게이트 절연막(2)상에 패턴화된 실리사이드층(413)을 형성한다.
(b) 그 소스 전극, 드레인 전극측으로 다소 밀려 나온 형상으로 실리사이드층(413)을 완전히 덮는, 그리고 패턴화된 알루미늄 박막층(417)을 형성한다.
(c) 이 알루미늄 박막층(417)을 완전히 덮고, 또한 소스 전극, 드레인전극측으로 다소 돌출된 형상으로 패턴화된 텅스텐 또는 몰리브덴의 박막(414)을 형성한다.
이상을 기초로, 상부에서 불순물을 주입한다. 이로 인해, 본 도의 (c)에 나타낸 바와 같이, 2단 구조(161, 162)의 LDD가 형성된다.
그런데, 다음으로 p-Si의 열처리를 행하게 되는데, 중앙의 알루미늄막(417)은 그 상부의 고융점 금속인 텅스텐 등으로 이루어지는 막(414)과 그 하부의 고온에서 안정적인 화합물인 실리사이드(413)로 둘러싸여 있기 때문에, 그 융점에 가까운 온도까지 온도를 올리더라도 변형, 힐록(hillock)의 발생 등의 문제가 발생하지 않는다. 또한, 가령 발생한다고 하더라도, 해당 부의 상하에 도전체층이 존재하여, 해당 문제 발생부의 길이 자체가 짧기 때문에, 이 부분이 전체의 전기저항에 미치는 악영향도 적다.
따라서, 이 반도체 소자는 실리사이드 뿐만 아니라 전기저항이 낮은 알루미늄때문에 게이트 전극의 전기저항이 대폭 저하하게 된다.
(제 1-6의 실시형태)
본 실시형태는, 먼저의 제 1-4의 실시형태를 더욱 발전시킨 것이다.
도 10의 (a)에 나타낸 바와 같이, 본 실시형태에서는, 게이트 절연막상에 하방에서 순차로 패턴화된 하부의 금속막(416), 아모퍼스 실리콘막(4130), 상부의 금속막(414)을 형성하고, 또한 이 때, 상부의 막은 하부의 막을 완전히 덮을 뿐만 아니라 소스 전극 방향 및 드레인 전극 방향으로 다소 돌출되도록 형성되어 있다. 이를 기초로, 기판마다 550℃∼660℃의 온도에서 10∼20분 쪼인다. 그리고 이것에 의해 게이트 전극은 도 22의 (b)에 나타낸 바와 같이, 하방에서 미반응의 제 1의 금속층(4160), 제 1의 금속의 실리사이드층, 미반응의 아모퍼스 실리콘층(4130), 제 2의 금속의 실리사이드층, 미반응의 제 2의 금속층(4140)의 5층으로 된다. 나아가서는, 이 게이트 전극을 마스크로 하여 불순물을 주입한 경우에는, 기하학적인 두께와 밀도의 변화가 서로 잘 어울려서, LDD 구조의 불순물 농도가 소위 다단(多段)(156)으로 되어, 우수한 성능이 발휘되는 것으로 된다.
{제 2의 발명군}
(제 2-1의 실시형태)
본 실시형태는, 마스크 겸 2단 구조의 게이트 전극으로서, 도금 등을 사용하는 것이다.
도 11에, 본 실시형태의 박막 트랜지스터의 단면을 나타낸다.
본 도에 있어서, 10은 글래스 기판이다. 150, 152, 170, 162, 160은 LDD 구조를 갖는 다결정 실리콘층이다. 2는 게이트 절연막이다. 42는 하부의 게이트 전극이다. 43은 상부의 게이트 전극이다. 3은 층간 절연막이다. 5는 소스 전극이다. 6은 드레인 전극이다.
TFT의 기판인 글래스 기판(10)상에는, 막두께가 500에서 1000Å의 다결정 실리콘층(1)이 형성되고, 그 위에는 막두께가 수백에서 1000Å의 SiO2(이산화규소)로 이루어지는 게이트 절연막(2)이 형성되며, 그 위에 알루미늄 등의 금속재료로 이루어지는 2단 구조의 게이트 전극(42, 43) 및 SiO2로 이루어지는 층간 절연막(3)이, 순차적으로 적층(積層) 구성되어 있다.
그리고, 이 게이트 전극은, 하부의 게이트 전극(42)과, 상기 게이트 전극의 표면을 덮어 형성된 상부의 게이트 전극(43)으로 이루어진다. 또한, 상부의 게이트 전극(43)은, 그 소스 전극측 및 드레인 전극측의 단부가 하부의 게이트 전극(42)보다 다소 돌출되어 있다.
다음으로, 이 2단의 게이트 전극의 재료인데, 상부의 게이트 전극(42)이 하부의 게이트 전극(43)보다 밀도가 높은 재료인 것이 게이트 전극의 높이(너무 높으면, 게이트 절연막의 필요 두께가 커지는 등의 문제가 발생한다.)나 마스크 효과의 면에서 바람직하다. 구체적으로는, 예컨대, 하부의 게이트 전극(42)은 Al, Al/Ti, Al/Zr/Ti 등이고, 상부의 게이트 전극(43)으로서는 Ta, Cr, Mo 등이다.
이 게이트 전극을 마스크로 하여 불순물을 주입하는 것에 의해, 다결정 실리콘층은, 본 도에 나타낸 바와 같이, 하부의 게이트 전극(42)의 바로 아래에 위치하는 채널 영역(170)과, 그 소스 전극측과 드레인 전극측 및 상부의 게이트 전극이 하부의 게이트 전극으로부터 돌출된 부분(435, 436)의 바로 아래의 불순물 농도가 낮은 LDD 영역(152, 162) 및 나아가 그들의 소스 전극측과 드레인 전극측 및 상부에 게이트 전극이 존재하지 않는 부분의 불순물 농도가 높은 영역(150, 160)이 형성되어 있다.
또한, 소스 전극측의 LDD 영역과 소스 영역(150)과의 접합면은, 상부의 게이트 전극(43)의 단면(端面)과 대략 일치하고 있고, LDD 영역(152)과 채널 영역(170)과의 접합면은, 하부의 게이트 전극(42)의 단면(端面)과 대략 일치하고 있다. 또한, 드레인 전극측의 LDD 영역(162)과 드레인 영역(160)과의 접합면은 상부의 게이트 전극(43)의 단면(端面)과 대략 일치하고 있고, LDD 영역(162)과 채널 영역(170)과의 접합면은, 하부의 게이트 전극(42)의 단면(端面)과 대략 일치하고 있다.(주: 실제로는, 불순물 주입시의 게이트 절연막에 의한 산란, 열처리시의 확산으로 인해, 다소의 불일치가 발생할 수 있다.)
이상의 것 외, TFT에는, 예컨대 상부가 알루미늄, 하부가 티탄으로 이루어지는 소스 전극(51, 52) 및 드레인 전극(61, 62)이 설치되어 있다. 그리고, 이 소스 전극(5)은, 게이트 절연층(2) 및 층간 절연층(3)에 형성되어 있는 콘택트홀(95)을 통해, 반도체의 소스 영역(150)에 접속되고, 마찬가지로 드레인 전극(6)은 콘택트홀(96)을 통해 드레인 영역(160)에 접속되어 있다.
다음으로, 이 TFT의 제조 방법을, 도 12와 도 13을 사용하여 설명한다. 또, 양 도면은 본래 하나의 도면으로 되어야 하지만, 공간의 사정으로 두개의 도면으로 한 것이다.
우선, 도 12에 의거하여 설명한다.
(a) 글래스 기판(10)상에 플라즈마 CVD법 또는 감압 CVD법에 의해 500에서 1000Å의 막두께의 a-Si층(1)을 퇴적(堆積)시키고, 후의 레이저 조사에 의한 다결정화의 때에 내부의 수소의 이탈에 의해서 a-Si막(100)에 마모(abrasion)가 발생하는 것을 방지하기 위해서, 400℃에서 탈수소 처리를 행한다.
(b) 파장 308nm의 엑시머(excimer) 레이저를 이용한 레이저 아닐에 의해 a-Si층(1)을 일단 용융시키고, 그대로 결정화(p-Si화)를 행하여, 다결정 실리콘층(1)을 형성한다.
(c) 소위 포토리소그래피(photolithography)에 의해, 다결정 실리콘층을 기판상의 반도체 소자의 배열에 따른 형상으로 한다. 소위 고립화, 패터닝(patterning)이다.
(d) 패터닝된 다결정 실리콘(1)을 완전히 덮도록, 글래스 기판상에, 두께가 1000Å의 SiO2(이산화규소)층(2)을 형성한다. 또, 이 층이 반도체 소자의 게이트 절연층으로 된다.
(e) 기판상 전면(全面)에 알루미늄층(420)을 제막(製膜)한다. 또, 이 층이 반도체 소자의 하부의 게이트 전극으로 된다.
(f) 알루미늄층(420)을 포토리소그래피에 의해 소정 형상으로 패터닝하여 하부의 게이트 전극(42)을 형성한다.
(g) 이 게이트 전극(42)을 마스크로 하여, 상부에서 H2가스로 희석한 제 1의 불순물 이온을 전압으로 가속하여 주입한다. 즉, 소위 도핑(doping)을 행한다. 또 이 때, 불순물로서 인(P)을 이용하고, 주입하는 농도는 저농도로 한다. 이로 인해, 하부의 게이트 전극(42)의 바로 아래에 위치하는 채널 영역(170)은, 불순물이 전혀 도핑되지 않은 영역으로 되고, 그 영역을 제외한 좌우의 영역(175, 176)은, 불순물이 가볍게 도핑된 n-층으로 된다.
(h) 하부의 게이트 전극(42)을 완전히 덮도록, Mo층(430)을 제막(製膜)한다. 또, 이 층이 반도체 소자의 상부 게이트 전극으로 된다.
이 때, 전술한 바와 같이, 상부의 게이트 전극으로서 이용하는 재료는 하부의 게이트 전극으로서 이용하는 재료보다 밀도가 높은 것을 이용한다. 이것은 재차의 도핑시에 완전한 마스크 능력의 필요성을 고려한 것이다.
다음으로, 도 13을 이용하여 설명한다.
(i) 상부의 금속층을 패터닝하여 상부의 게이트 전극(43)을 형성한다.
(j) 주로 상부의 게이트 전극(43)을 마스크로 하여, 재차의 불순물의 주입을 행한다. 이 때, 불순물로서 인 이온을 이용하였다. 또, 이 경우의 도핑량은, 첫 번째보다도 훨씬 많은 것은 물론이다.
이로 인해, 다결정 실리콘층 중, 상부의 게이트 전극(43)의 바로 아래에 위치하는 영역을 제외한 영역에 이온이 고농도로 도핑된다. 나아가서는, 먼저의 도핑에 의해 불순물이 가볍게 도핑되어 있는 영역(175, 176) 중, 상부의 게이트 전극(43)으로 덮여져 있지 않은 부분은, 한층 불순물이 도핑되는 것이 되어, 불순물 고농도 영역(n+층) 즉 소스 영역(150), 드레인 영역(160)으로 된다.
한편, 이들의 영역(175, 176) 중, 상부의 게이트 전극(43)으로 덮여져 있는 영역에서는, 이 재차의 이온 도핑에 의해서는, 불순물이 도핑되지 않고, 저농도로 불순물이 주입된 채로, 결과적으로 LDD 영역(n-층)으로 된다.
이렇게 하여, 소스 영역(150)(n+층)과 채널 영역(170)의 사이에, LDD 영역(152)(n-층)을 형성하고, 또, 드레인 영역(160)(n+층)과 채널 영역(170)의 사이에 LDD 영역(n-층)이 형성된다. 더구나 이 때, 하부의 게이트 전극(42)을 마스크로 하여 첫 번째의 이온 도핑을 행하지 않고, 또한, 그 상부에 형성된 제 2의 게이트 전극(43)을 마스크로 하여 재차의 이온 도핑을 행하는 것으로, 소스 영역, 드레인 영역 및 두 개의 저농도 불순물 영역을 자기 정합적으로(필연적으로 위치의 정밀도를 양호하게) 형성할 수 있다. 게다가, 상부의 게이트 전극(43)과 소스 영역(150)의 겹치는 부분 및 상부의 게이트 전극(43)과 드레인 영역(160)의 겹치는 부분은, 작게 할 수 있다. 이로 인해, 기생 용량을 작게 억제하여, 오프 전류를 낮게 함와 동시에, 온 전류의 저하를 가급적으로 억제하게 된다.
(k) 층간 절연층(SiOx)(3)을 제막(製膜)한다.
(l) 층간 절연층(3) 및 게이트 절연층(2)의 소스 전극, 드레인 전극이 형성되는 위치에 콘택트홀(95, 96)을 개공(開孔)한다.
(e) Al 등의 금속층을 스퍼터(sputter)법으로써 형성하고, 형성한 금속층의 상부를 소정 형상으로 패터닝하여 소스 전극(5) 및 드레인 전극(6)을 형성한다. 또한, 최종적으로는 SiN 등의 보호막(도시하지 않음)을 형성하여 TFT가 제작된다.
이상은, n채널 TFT의 경우이지만, p채널 TFT에 대해서도 같은 프로세스에 의해 제조가능한 것은 물론이다.
(제 2-2의 실시형태)
이하, 본 발명군의 제 2의 실시형태에 대해서 설명한다.
본 실시형태는, 하부의 게이트 전극에 도금 처리를 하여 상부의 게이트 전극을 형성하는 것이다.
도 14에, 본 실시형태의 박막 트랜지스터의 제조 방법을 나타낸다.
이하, 본 도를 참조하면서, 이 제조 방법을 설명한다.
(a)에서 (e)까지의 순서, 처리는 도 12의 (a)에서 (g)까지와 같다. 그러므로, 구체적인 내용의 기재는 생략한다.
(h) 글래스 기판 전체를 Au 도금액(도시하지 않음)에 침지(侵漬)하고, 하부의 게이트 전극(42)이 부극(負極)으로 되도록 전계를 인가하여 상부의 게이트 전극으로 되는 Au층(43)을 도금에 의해 형성한다. 이것에 의해, 당연히 하부의 게이트 전극(42)의 측면에도 도금 조건에 따라 Au막(43)이 형성된다. 또 이 때, 도금용으로 전압을 가하는 전선으로서는, 게이트 전극선(도시하지 않음)을 유용한다.
그런데, 이 Au막 두께는, 가하는 전압이나 전류, 도금 시간, 도금액의 농도 등을 제어하는 것에 의해, 정확한 두께로 형성할 수 있다. 더구나, 전압이나 전류, 도금 시간, 도금액의 농도 등의 제어는, 이 또한 용이하다. 이로 인해, 이 Au막후(膜厚)는, 형성 위치도 두께도 대단히 정확하다. 이 도금시의 모양을 (h')에 나타낸다.
(j) 하부의 게이트 전극(42)과 이 게이트 전극에 도금된 Au막을 마스크로 하여, 재차의 불순물의 주입을 행한다. 또 이 때, 도핑하는 불순물은 인 이온이고, 또한, 도핑 농도는 먼저의 첫 번째보다 고농도이다. 이것에 의해, 먼저의 실시형태와 같이, 다결정 실리콘층은, 하부의 게이트 전극(42) 바로 아래의 채널 영역(170)과, 하부의 게이트 전극 측면에 도금된 Au막의 바로 아래에 위치하는 불순물 저농도 영역(152, 162)과, 그들 두 개의 영역을 제외한 영역에 고농도로 불순물이 도핑된 소스 영역(150)과 드레인 영역(160)이 형성된다.
이 후는, 도 13의 (k)∼(m)의 처리가 이루어지게 된다.
본 실시형태에 있어서, 상부의 게이트 전극의 도금 재료로서는, 어떤 것도 Au 도금에 한정하는 것이 아닌 것은 물론이다. 즉, 정밀도가 좋은 전계 도금이 가능하고 또한 불순물의 도핑에 대하여 이온 차폐 효과가 있는 것이면 좋다. 또한, 도금은 어떤 것도 전계 도금법에 한정되는 것은 아니며, 도금액, 도금 재료를 선택하여 무전해 도금법을 이용하여도 좋은 것은 물론이다.
(제 2-3의 실시형태)
본 실시형태는, 먼저의 제 2의 실시형태의 GOLD(gate-drain overlapped lightly-doped drain) 구조의 박막 트랜지스터의 하부 게이트 전극에 도금된 금속막을 제거한 것이다.
이하, 본 실시형태의 LDD(Lightly Doped Drain) 구조의 박막 트랜지스터의 제조 방법을 도 15를 참조하면서 설명한다.
본 도의 (j)는, 도 14의 (j)와 같다. 다만, 하부의 게이트 전극은 Au이고, 상부는 W이다.
(j') 불순물의 주입 후, 하부의 게이트 전극(42)의 상부와 측면에 도금된 W(43)를 제거한다.
그 후, 도 13의 (k)에서 (m)에 나타낸 공정이 행해져서, LDD(Lightly Doped Drain)를 구비한 박막 트랜지스터를 제작한다.
이 박막 트랜지스터에 있어서는, 남은 하부 전극(42)만이 게이트 전극으로 되고, 그 바로 아래의 다결정 실리콘층은, 채널 영역(170)뿐이고, 그 양측에는 저농도 불순물 영역(n-층)(151, 161)이 형성되며, 또한 그 양측에 각각 소스 영역(150)과 드레인 영역(160)이 형성된다.
(제 2-4의 실시형태)
본 실시형태는, 먼저의 세개의 실시형태의 박막 트랜지스터를 이용한 화소 전극에 관한 것이다.
도 16에, 본 실시형태의 액정 표시 장치의 화소를 나타낸다. 본 도의 (a)는 평면도이고, (b)는 (a)의 A-A단면이다. 양 도에 있어서, 10은 글래스 기판이다. 2는 게이트 절연막이다. 421은 제 1의 하부 게이트 전극이다. 422는 제 2의 하부 게이트 전극이다. 3은 층간 절연막이다. 5는 소스 전극이다. 6은 드레인 전극이다. 11은 화소 전극이다.
하부의 게이트 전극은, 다결정 실리콘층상 복수 영역에 걸쳐 형성되고, 이 하부의 게이트 전극(421, 422)의 상면 전부는 상부의 게이트 전극(43)으로 덮여져 있다.
이 게이트 전극 구조에 의해, 다결정 실리콘층은, 도면상 2개의 하부의 게이트 전극(421, 422)의 바로 아래에 위치하는 2개의 채널 영역(170)과, 불순물 농도가 높은 소스 영역(n+층)(150) 및 드레인 영역(n+ 층)(160)이 구성되고, 또한 2개의 하부의 게이트 전극의 측부 그리고 상부의 게이트 전극(43)이 돌출한 부분(435)의 바로 아래에는 불순물 농도가 낮은 영역(LDD 영역: n-층)(152, 162, 1562)이 형성되어 있다.
이상의 구조에 의해, 화소 TFT(11)의 기생 용량을 작게 억제하여, 오프 전류를 낮게 함와 동시에, 온 전류의 저하를 가급적으로 억제하고 있다.
도 17에, 또 별도의 구조의 화소 TFT를 나타낸다.
본 도에 있어서도 (a)는 화소 TFT의 평면도이고, (b)는 그 A-A 단면도이다.
이 화소 TFT에서는, 상부의 게이트 전극(431, 432)은 다결정 실리콘층을 복수 영역 횡단하는 하부의 2개의 게이트 전극(42) 각각에 대하여 개별로 표면을 덮는 모양으로 형성되어 있다.
이와 같은 구조에서도 마찬가지로 화소 TFT의 기생용량을 작게 억제하여, 오프 전류를 낮게 함과 동시에, 온 전류의 저하를 가급적으로 억제하는 것이 가능한 것이다.
(제 2-5의 실시형태)
본 실시형태는, 상부 게이트 전극보다 하부 게이트 전극이 채널 방향 길이가 큰 것이다.
도 18에, 본 실시형태의 박막 트랜지스터의 평면(a)과 그 단면(b)을 모식적으로 나타낸다. 또, (b)는 (a)의 A-A선 단면이다.
이 TFT에 있어서도, 기본적인 구조는 도 13 등에 나타낸 먼저의 제 2-1의 실시형태의 TFT와 같다. 다만, 게이트 전극(4)은 하부(42)의 것의 채널 방향 길이가 상부의 것의 그것보다도 긴 것이 다르다. 이로 인해, 하부의 게이트 전극(42)은, 상부의 게이트 전극(41)의 양단 소스 전극(5)측 및 드레인 전극(6)측에 돌출부(425, 426)를 구비하고 있다. 그리고, 이 게이트 전극을 마스크로 하여, 기판 상면에서 불순물이 주입되기 때문에, 그 하부에 LDD 구조를 갖은 p-Si막이 형성되어 있다.
본 도에서, 170은 상하의 전극의 하방에 위치하기 때문에 불순물이 전혀 주입되어 있지 않은 채널 영역이다. 152와 162는 하부의 게이트 전극의 돌출부(425, 426)만이 마스크로 되기 때문에, 불순물이 조금 주입된 LDD 영역이다. 150과 160은 마스크가 없기 때문에 불순물이 많이 주입된 소스 영역 및 드레인 영역이다.
이하, 이 박막 트랜지스터의 제조 방법에 관해서, 도 19를 참조하면서 설명한다.
(a) 글래스 기판(10)상에, a-Si의 아닐(anneal)시 등에 글래스 기판중의 물질이 반도체층에 확산하여 오는 것을 방지하기 위한 언더코트(undercoat) SiO2막(12)을 4000Å정도의 두께로 퇴적(堆積)시켰다. 그 위에 플라즈마 CVD법 또는 감압 CVD법에 의해, 막두께가 500Å인 비정질(非晶質) 실리콘막(1)을 퇴적(堆積)시켰다.
다음으로, 파장 308nm의 엑시머 레이저를 이용한 레이저 아닐에 의해, a-Si막의 용융 재결정화(다결정화)를 하지 않고, 폴리 실리콘막으로 만들었다.
그 후, TFT를 형성시키도록 p-Si막의 소정 영역을 섬모양으로 가공하였다. 소위 패터닝이다.
기판상 전면(全面)에 패턴화한 p-Si막을 덮도록 게이트 절연막(2)을 형성하였다. 구체적으로는, TEOS를 원료 가스로 한 플라즈마 CVD법에 의해서, SiO2막을 약 1000Å의 두께로 퇴적시킨 것을 사용하였다. 따라서, 여기까지는 지금까지의 실시형태와 같다.
(b) SiO2막의 위에 상부 게이트 전극막(420)을 퇴적하였다. 본 실시형태에서는, 스퍼터링(sputtering)법으로 성막(成膜)한 ITO막을 사용하고, 그 막 두께를 약 500Å로 하였지만, 그 외, 알루미늄, 탄탈, 티탄, 몰리브덴, 텅스텐, 질코늄 등의 각종 메탈막이나 그들의 합금계막, ITO 등의 전도성 산화막을 사용하여도 좋다. 다만, 이들의 경우에는, 후공정에 있어서, 이 하부 전극을 마스크로 하여 LDD 영역의 도핑을 행하기 때문에, 최적의 막 두께는 이것을 고려하여 개별적으로 결정하게 된다. 또, 막 재료에 따라 도핑되는 이온의 조지능(阻止能)(가속된 이온의 통과를 방해하는 능력)이 다르기 때문에, 당연히 막의 재료 조성에 따라서도 그 최적의 막 두께는 다르다.
(c) 하부 게이트 전극막(420)의 상부에, 상부 전극막(410)으로서, 두께 2000Å의 탄탈막을 스퍼터링법으로 성막(成膜)하였다.
또 이 상부 전극막의 재료인데, 후공정에서 하부 전극막과의 선택 에칭이 가능한 것을 고려하여 선정할 필요가 있다.
(d) 상부 게이트 전극의 탄탈막(410)을 소정의 형상으로 패터닝하고, 상부 게이트 전극(41)을 형성하였다. 또, 패터닝은 감광성 수지를 사용하여, 탄탈막을 남겨 놓은 부분상에만 레지스트(13)가 존재하도록 하여, 불필요한 부분의 탄탈막을 드라이 에칭으로 제거하였다.
(e) 하부 게이트 전극(42)을 형성하기 위해, ITO막을 소정의 형상으로 패터닝하여, 하부 게이트 전극(42)을 형성하였다.
(f) 상하에 단이 있는 게이트 전극(4)을 마스크로 하여, 그 상부에서 불순물로서 인 이온을 도핑하였다. 이것에 의해, 도 18에 나타낸 것과 같은 구조의 LDD-TFT를 얻었다.
또, 이 후의 공정은, 제 2-1의 실시형태 등과 같아서, 별도의 기재는 생략한다.
또, 상기 예에서는, n채널형 TFT이었지만, p채널형 TFT에 대해서도 마찬가지로 제조가능하다.
도 20에, 이상의 방법으로 제조한 TFT의 전압/전류 특성을 나타낸다. 본 도에 있어서, 라인 L1은 종래 구조(LDD 구조 아님)의 TFT의 특성이고, 라인 L2는 종래의 LDD 구조의 특성을 나타낸다. 라인 L3는 본 실시형태로 제조된 TFT의 전압/전류 특성을 나타내고 있다. 라인 L1, L2에서 명확해지듯이, 종래 구조의 TFT에서는, LDD 구조로 하는 것에 의해, 오프 전류를 저감시키는 것이 가능하다. 그렇지만, LDD 구조로 하는 것에 의해, 온 전류가 저하해 버린다. 한편, 본 실시형태에서는, 오프 전류를 저감하는 것이 가능하고, 게다가 온 전류를 저하시키지 않는 것이 밝혀진다. 즉, 본 실시형태의 TFT에 있어서는, 고저항인 LDD 영역이 게이트 전극하에 위치하기 때문에, 포화 영역 및 불포화 영역에 있어서, LDD 영역과 채널 영역 모두에, 캐리어인 전자가 축적되기 때문에, 온 전류가 저하되지 않는다.
(제 2-6의 실시형태)
(TFT 어레이(array)의 구성)
도 21에, 본 실시형태의 TFT 어레이를 액정 표시 장치의 화소 스위칭용 TFT로서 사용한 화소 전극 에어리어(area)의 단면을 모식적으로 나타낸다. 실제로는, 이들이 글래스 기판상에 종횡 몇 열(列), 몇 단(段)에도, 소위 메트릭스 모양으로 배열되어 있다. 본 도는, 스위칭용 TFT를 n채널형으로 제작하고 있다.
이 스위칭용 TFT는, 기본적 구성은, 도 16, 도 17에 나타낸 것과 같고, 글래스 기판(10)상에, 폴리 실리콘으로 이루어진 다결정 반도체막(1), SiO2로 이루어진 게이트 절연막(2), 게이트 전극(4) 및 SiO2로 이루어진 층간 절연막(3)이 순서대로 적층(積層)되어 있다.
여기서, 게이트 전극(4)은, 투명 도전막으로 된 하부 전극(42)과, 그것보다 좁은 폭으로 이 전극(42) 상면에 고착된 메탈로 된 상부 전극(41)으로 이루어진다. 또, 층간 절연막(2)을 매개로 그 하부에 있는 다결정 반도체막(1)은, 상부 게이트 전극(41) 바로 아래에 위치하는 채널 영역(170)과, 그 양측 하부에 게이트 전극의 돌출부(425, 426) 바로 아래의 불순물 농도가 낮은 LDD 영역(n-층)(152, 162)과, 불순물 농도가 높은 소스 영역(n+층)(150) 및 드레인 영역(n+층)(160)으로 이루어진다.
또한, 화소 에어리어에는, 소정의 형상으로 패터닝된 투명 도전막으로 이루어진 화소 전극(11)이 설치되어 있고, 이것은 콘택트홀을 매개로 드레인 전극(6)에 접속되어 있다.
그런데, 하부의 전극(42)과 화소 전극(11)은 같은 투명 도전막으로 이루어진다. 즉, 같은 층의 투명 도전막을 패터닝하여, 그 일부를 하부의 게이트 전극으로 하고, 일부를 화소 전극(11)으로 하여 사용하고 있다. 이로 인해, 양 막을 개별로 성막하는 것과 비교하여, 공정이 일회 적어진다.
이하, 이 박막 트랜지스터의 제조 방법을, 도 22를 참조하면서 설명한다.
본 도는, 이 TFT 어레이의 제조 공정을 모식적으로 나타낸 도면이고, 기본적으로는, 도 11과 같다. 또, 우측은 화소부이다.
이하, 도 19와 다른 부분에 대하여 설명한다.
(c') 하부 전극막 및 화소 전극막을 동시에 형성한다.
게이트 절연막(2)의 상부에 하부 게이트 전극 및 화소 전극막 형성용의 투명 도전막(420)을 퇴적(堆積)하였다. 이것을 스퍼터링법으로 성막하였다. ITO막은, 그 두께는 약 500Å이다. 또, 이 투명 도전막으로서는, ITO 이외의 도전성 산화물막을 사용하여도 좋다. 또한, 그 상부에 상부 게이트 전극막(410)을 형성하였다.
(d') 패터닝으로, 상부 게이트 전극(41)을 형성하였다.
(e') 하부 게이트 전극(42) 및 화소 전극(11)을 패터닝으로 형성하였다.
이하, 다른 실시형태와 같은 공정으로 LDD형 TFT를 제조하였다.
또, 본 실시형태에서는, 화소 스위칭용 TFT를 글래스 기판상에 제조하였지만, 같은 모양의 TFT로 구성되는 C-MOS 인버터 회로 등을 제조하여 액정 패널 구동 회로를 글래스 기판상에 제조하는 것도 가능하다. 그 경우에는, p채널형 TFT를 제조하기 위해, 예컨대 붕소 이온을 불순물로서 주입하면 좋다.
(제 2-7의 실시형태)
본 실시형태의 박막 트렌지스터 그것은, 기본적으로는 도 18의 (a) 및 (b)에 나타낸 것과 같다.
도 23에, 본 실시형태의 박막 트랜지스터의 제조 방법을 모식적으로 나타낸다. 이하, 본 도를 참조로 하면서, 본 실시형태의 TFT의 제조 방법을 설명한다.
(a) 최초에, 글래스 기판(10)상에 글래스로부터의 불순물 용출(溶出)을 막는 언더코트(undercoat) SiO2막(12)을 3000∼7000Å 정도의 두께로 퇴적시켰다. 그 위에 비정질(非晶質) 실리콘막을 형성하고, 박막 트랜지스터를 형성시키도록 섬 모양으로 가공하였다.
또한, 엑시머 레이저 조사(照射)에 의한 아닐(anneal)처리로써, 비정질 실리콘막을 다결정화하여 폴리 실리콘막(1)을 얻었다. 또한, 원료 가스로서 TEOS를 이용한 플라즈마 CVD법에 의해서, 게이트 절연막(2)으로서, SiO2막을 약 1000Å의 두께로 성막하였다. 본 도의 (a)는 이 상태이다. 따라서, 여기까지는 종래의 실시형태와 같다.
(b) 하부의 게이트 전극 형성용 막(420)으로서 탄탈을 200nm 성막한 후, 상부의 게이트 전극 형성용 막(410)으로서 알루미늄 합금을 150nm 성막하였다.
(c) 상부의 게이트 전극 형성을 위한 광경화성(光硬化性) 수지의 레지스트막(13)을 알루미늄 합금막(410)상에 형성하여, 마스크(19)를 통해 자외선(UV)을 조사하였다.
(d) 상부 게이트 전극(41)의 표면에만 레지스트막(13)을 남긴 상태로 하였다.
(e) 상부 게이트 전극막이 불필요한 부분을 에칭하여 상부의 게이트 전극(41)을 형성하였다. 또, 이 에칭은, 습식에 비하여 정밀도가 뛰어난 염소계의 가스를 사용하는 드라이 에칭에 의해 행하였다.
(f) 상부 게이트 전극(41)의 표면에 레지스트(13)를 남긴채로 상부 게이트 전극막의 알루미늄 합금의 측면만을 양극 산화하여, 측면에 양극 산화막(4105, 4106)을 형성하였다. 양극 산화액으로서는 0.1M 수산(蓚酸)수용액 등이 사용되었다. 산화 전압으로서는 15V 30분 정도로 폭 약 500nm의 산화막이 게이트 양단에서 형성된다. 또한 하층 게이트 전극막 표면에도 30∼50nm의 산화막이 형성되었다.
(g) 레지스트를 제거한 후, 양극 산화막을 마스크로, 자기정합적으로 하부의 게이트 전극막의 불필요 부분과 그 위 표면의 양극 산화막을 케미컬 드라이 에칭에 의해 에칭 제거하였다. 계속하여 상층의 게이트 전극 측면을 덮은 양극 산화막을 에틸렌 글리콜를 포함하는 불초산액으로써 양극 산화막만을 제거하였다. 이것에 의해, 하부가 소스 전극과 드레인 전극측에 조금 돌출된 2단 구조의 게이트 전극이 형성되었다.
(h) 상부의 게이트 전극(41) 및 하부의 게이트 전극(42)을 마스크로 하여, 그 상부에서 이온 도핑법에 의해, 불순물로서 인 이온을 주입하였다. 이것에 의해, 하부의 게이트 전극(42)으로 덮여진 영역(152, 162)에서는, 하부의 게이트 전극에 인 이온의 대부분이 포획되기 때문에, 인 이온은 저농도밖에 주입되지 않아서, 이로 인해 LDD 영역(n-층)으로 된다. 하부의 게이트 전극(42)으로 덮여지고 있지 않은 영역(150, 160)은 인 이온이 고농도로 주입된 n+층으로 된다. 또한, 상부의 게이트 전극(41)과 하부의 게이트 전극으로 덮여진 영역(170)은, 인 이온이 전혀 주입되지 않아서, 채널 영역으로 된다. 그 결과, 자연스럽게 LDD형의 TFT가 형성되었다.
이하, 막두께 400nm의 SiO2막(3)을 층간 절연막으로서 퇴적하였다. 계속하여, 층간 절연막과 게이트 절연막에 콘택트홀을 개구하였다. 계속하여, 스퍼터링법에 의해 Al막을 콘택트홀 영역을 커버하도록 충분히 퇴적한 후, 소정의 형상으로 패터닝하여 소스 전극과 드레인 전극을 형성하였다. 다만, 이들은 먼저의 실시형태와 같아서 도시(圖示) 등은 생략한다.
(제 2-8의 실시형태)
본 실시형태는, 먼저의 실시형태의 게이트 전극의 형성 방법을 보다 간략화한 것이다.
이하, 도 24를 참조하면서, 본 실시형태를 설명한다.
(d') 기판상에의 반도체층 게이트 절연막, 상하의 게이트 전극막(410, 120)의 퇴적과, 그 상부에의 레지스트(13)의 도포, 나아가 이 레지스트의 노광에 의한 패턴화까지는, 먼저의 실시형태와 같다. 또, 하부의 게이트 전극 형성용 막(420)은 200nm의 탄탈이고, 상부의 게이트 전극 형성용 막은 150nm의 알루미늄 합금이다.
(e') 상하의 게이트 전극막을 불소계의 가스를 사용한 에칭에 의해 상부의 게이트 전극(41)과 하부의 게이트 전극(42)을 형성하였다. 또, 이 상태에서는, 상하의 게이트 전극 사이에 돌출부는 없다.
(f) 레지스트(13)를 남긴 상태로, 상부의 게이트 전극과 하부의 게이트 전극의 측면만을 양극 산화하여, 양극 산화막(4105, 4106)을 형성하였다. 양극 산화액으로서는, 0.1M 초산 수용액 등을 사용하였다. 전압은 15V이고, 1시간 정도로 하부의 게이트 전극 측면에는 30nm의 산화막이 형성되고, 상부의 게이트 전극 측면에는 114nm정도의 산화막이 형성되었다.
(g) 상부의 게이트 전극 측면 만을 0.1M 주석산 에틸렌 글리콜액 등으로 산화 전압 15V로 5분 정도 산화하여 게이트 전극 폭을 다듬었다.
이 후, 먼저의 실시형태와 같은 방법으로 LDD-TFT를 형성하였다.
도 25에 이상의 방법으로 제작한 TFT의 전압/전류 특성을 나타낸다. 본 도에 있어서, 라인 L1은 종래 구조의 LDD의 TFT의 특성이고, 라인 L2는 종래 구조(non LDD 구조)의 특성이다. 라인 L3은 본 실시형태의 TFT의 전압/전류 특성이다. 라인 L1과 L2로부터 분명해지듯이, 종래 구조의 TFT에서는, LDD 구조로 하는 것에 의해 오프 전류를 저감하는 것이 가능하다. 그렇지만, LDD 구조로 하는 것으로 온 전류가 저하해 버리고 있다.
한편, 본 실시예의 경우에는 오프 전류를 저감하는 것이 가능함과 동시에 온전류를 저하시키는 것은 없다. 즉, 본 실시형태의 TFT에서는 고저항의 LDD 영역이 게이트 전극 바로 아래에 있기 때문에, 포화 영역 및 불포화 영역에 있어서, LDD 영역과 채널 영역 모두 캐리어인 전자가 축적되기 때문에, 온 전류가 저하하지 않는다.
(제 2-9의 실시 형태)
도 26에, 본 실시형태의 TFT를 사용한 액정 표시 장치를 나타낸다. 화소 스위칭용 TFT와 화소 전극 에어리어의 부분의 단면, 본 실시 형태의 스위칭용 TFT 및 화소는 기본적으로는, 도 21에 나타낸 것과 같다.
다만, 소스 전극과 드레인 전극의 하부(52, 62)는 실리콘과 실리사이드를 형성하기 위해서 계면의 전기 저항이 감소하는 Ti이고, 상부(51, 61)는 전기 저항이 작은 알루미늄이며, 또한 반사형의 표시 장치이기 때문에, 화소 전극(11)은 알루미늄제인 것이 상위(相違)하다.
또한, 실제의 사용 상태에서는, 소스 전극(5), 드레인 전극(6) 및 화소 전극(11)의 절연과 액정의 배향을 겸한 배향막이 그들의 상부에 형성된다.
도 27을 참조하면서, 이 액정 표시 장치의 제조 방법을 설명한다. 또, 기본적으로는 도 23 등에 나타낸 것과 같기 때문에, 요부만 설명한다.
하부 게이트 전극막(420)과 상부 게이트 전극막(410)을 형성하는 (c)까지는, 같다.
(d-1) 상부 게이트 전극(41)을, 레지스트(13)를 사용하는 패터닝으로 형성한다.
(d-2) 상부 게이트 전극(41)의 측부를, 레지스트(13)를 사용하여 양극 산화한다.
(d-3) 양극 산화부(4105, 4106)를 갖는 상부 게이트 전극(41)과 레지스트(13)를 에칭 스토퍼(etching stopper)로 사용하여, 돌출부를 갖는 하부 게이트 전극(42)을 형성한다.
(e) 상하의 게이트 전극을 주입 마스크로 하여, 불순물을 주입한다.
본 실시형태에 있어서도, 같은 TFT로 구성되는 C-MOS 인버터 회로 등을 제조하여 액정 패널 구동 회로를 글래스 기판상에 제작하여도 좋다. 그 때, p채널형 TFT를 제작할 필요가 있지만, 상기 제조 방법과 같은 공정에서 붕소 이온을 주입하는 등으로 p채널형 TFT를 제조하는 것이 가능하다.
(제 2-10의 실시형태)
본 실시형태는, 소스 영역측 또는 드레인 영역측 중 일방만 LDD 구조로 한 것이다.
그런데, 액정 표시 장치의 화소부의 반도체 소자로서는, 어떤 것은 양측 모두 LDD 구조가 아니어도 좋은 경우가 있다. 또한, 일방만 LDD로 하면, 반도체 소자의 부유 용량이 감소하기 때문에, 용도에 있어서는, 그 쪽이 바람직한 경우도 있다. 그래서, 본 실시형태에서는, 도 28의 (a)에 나타낸 바와 같이, 포토리소그래피로 하부(42)의 게이트 전극의 소스 전극측에만 1∼2㎛ 정도 상부의 게이트 전극(43)이 돌출된 구조로 이루어진다. 그리고, 도 28의 (b)에 나타낸 바와 같이, 이 후에 불순물 이온을 기판 표면에서 주입한다. 이것에 의해, 일방만 LDD인 반도체 소자가 얻어진다.
(제 2-11의 실시형태)
본 실시형태는, 게이트 전극 금속의 산화를 이용하는 것이다.
그런데, 경우에 따라 폭발적으로 연소하는 마그네슘이나 부동태로 되는 금속을 제외하고, 철 등 대부분의 금속은, 통상은 온도, 압력 등 일정한 조건하에서는 일정한 속도로 산화한다(예컨대, 1회용 회로 등은, 이 현상 또는 법칙을 이용한 것이다). 또한, 일반적으로 금속은 산화하면 밀도가 낮아지고, 또한 그 만큼, 체적은 증가한다.
이로 인해, 게이트 전극이 금속 산화로 채널 방향으로 팽장(膨張)한 부분은, 주입되는 불순물 이온에 대한 마스크로서의 효과가 저하한다. 본 실시형태는, 이 것를 이용한 것이다.
이하, 도 29를 참조하면서 본 실시형태를 설명한다.
(a) 철 등을 재료로 하여 게이트 전극(4)을 형성한다.
(b) 기판 전체를 진공하에서 일정 온도로 승온(昇溫)한다.
(c) 게이트 전극으로서 사용하고 있는 철의 산화량으로부터 정해지는 산소를 함유한 저압의 공기를 공급한다. 여기에서 저압으로 한 것은 국부적인 산화를 방지하기 위해서이며, 아르곤 등으로 희석한 산소라도 좋다.
(d) 게이트 전극의 표면, 측면이 일정량 산화되어, 0.5㎛ 두께 정도의 산화 금속막이 상부 게이트 전극(43)으로서(정확하게는, 상부 주입용 마스크만으로서) 형성된다. 이 산화 금속막의 형성에 수반하여, 게이트 전극의 소스 전극측 및 드레인 전극측으로 산화 금속막이 돌출한다.
(e) 이 상태로 기판 표면에서 불순물을 주입한다.
(f) 필요에 따라 산화막의 제거, 기타 수소의 추출이나 댕글링 본드(dangling bond)의 결합 등을 겸하는 열처리로 산화 금속 입자의 부전 등에 의거한 LDD 영역의 불순물 주입의 부전을 보상한다.
이하, 먼저의 실시형태와 같은 순서로 LDD형 TFT가 제조된다.
본 실시형태에서는, 게이트 금속 재료는 철로 하였지만, 이것은 알루미늄이나 크롬 또는 그들의 합금이어도 좋다. 이들의 경우에는 부동태를 형성하는 경우가 많지만, 이 경우에는 산화막 두께는 저절로 일정하게 된다. 또, 경우에 따라서는 산화물의 제거도 불필요한 경우가 많을 것이다.
또한, 철을 사용한 경우, 불순물 주입 후, 나아가 그 표면에 알루미늄층을 설치하는 등 하여도 좋다.
게다가 또, 게이트 전극은 상부가 W 등의 고밀도 금속, 하부가 알루미늄 등의 저저항 금속으로 형성되어, 양자(兩者)를 액이나 전기로 동시 또는 별개로 산화시키더라도 좋다. 이 경우에는, 상부의 W 등의 고밀도 금속이 수소의 투과를 저지하고, 하부의 알루미늄 등의 저저항 금속에 의해 저저항이 얻어진다. 또 이 경우, 산화막을 불순물 주입 후에 제거하면, GOLD 구조가 아닌 LDD형 TFT가 얻어진다.
{제 3의 발명군}
(제 3-1의 실시형태)
본 실시형태는, 먼저의 제 1의 발명군 및 제 2의 발명군의 LDD형 TFT 형성을 위한 불순물 주입에 앞서, 게이트 전극 하부를 제외한 게이트 절연막을 일단 제거하는 것이다.
즉, 게이트 절연막이 존재하면, 그 만큼 불순물 주입시의 가속 전압을 올리지 않으면 안되는데, 이것에 의해, 불순물 희석용의 수소가 과도하게 가속되어, 마스크로서 중후(重厚)한 게이트 전극까지 투과하여, 그 하부의 채널 영역의 반도체에까지 악영향을 미친다.
또한, 게이트 절연막내에서 불순물이 가로 방향으로 산란되어, 이로 인해 특히, 채널 영역과 LDD 영역의 경계가 불명료해진다. 나아가서는, 채널 영역이 1㎛, LDD 영역이 0.2㎛ 정도인 작은 반도체 소자로서는, 용도에 따라서는 문제가 발생하지 않을 수 없다.
또, 게이트 절연막을 완전히 균일한 두께로 하는 것은 곤란한데, 이것도 고농도 영역, LDD 영역을 막론하고, 불순물의 균일한 주입의 방해가 된다.
그래서, 본 실시형태에서는, 불순물 주입시에 게이트 전극 직하부를 제외한 게이트 절연막을 미리 제거하여 놓는 것이다. 이하, 도 30을 참조하면서, 본 실시형태를 설명한다.
(a) 상부의 전극이 하부 전극의 소스 전극측과 드레인 전극측으로 약간 돌출하든지, 반대로 도면에 나타낸 것 같이 하부 전극(42)이 상부 전극(43)의 양측보다 약간 돌출하든지 한 게이트 전극을 형성한다.
(b) 게이트 전극 직하부를 제외하고 게이트 절연막(25, 26)을 제거한다. 나아가, 필요에 따라서, 에칭으로 손상된 p-Si막 표면을 회복시키기 위해 열처리나, 표면에 극히 엷은 절연막의 형성을 행한다.
(c) 상부에서 불순물을 주입한다.
(d) 제거한 부분의 게이트 절연막을 재차 형성한다.
이하, 다른 실시형태와 같은 순서로 LDD형 TFT가 제조된다.
이것에 의해, 할 수 있는 수단을 다한 대단히 우수한 LDD형 TFT가 얻어졌다.
(제3-2의 실시형태)
본 실시형태는, 먼저의 제 3-1의 실시형태와 유사하지만, LDD 영역의 형성에 게이트 절연막을 이용하는 것이다.
이하, 도 31을 참조하면서 본 실시형태를 설명한다.
(a) 게이트 절연막(2)상에 게이트 전극(4)을 형성한다.
(b) 게이트 전극의 소스 전극측 및 드레인 전극측에, 소자의 치수에도 의하지만, 0.3∼1㎛ 정도 돌출한 부분을 제외하고 게이트 절연막(254, 264)을 제거한다. 또한, 필요에 따라서, 노출된 p-Si막의 열처리 등을 한다.
또 이 때, 0.3∼1㎛ 정도 돌출한 부분을 제외하고 게이트 절연막을 제거하는데, 이것은 게이트 전극(4)을 산화시키기도 하고, 금속 도금하기도 하여 예컨대 도 29의 (d)나 도 23의 (f)에 나타낸 상태로 하고, 이 상태의 게이트 전극을 에칭 마스크로 하여 절연막을 에칭 제거하고, 나아가 게이트 전극에 부착되어 있는 산화물이나 도금막을 제거하는 것에 의해 얻어진다.
(c) 상부에서 불순물을 주입한다.
(d) 게이트 절연막(2)을 재차 형성한다.
이하, 다른 실시형태와 같은 순서로 LDD형 TFT가 제조된다.
이것에 의해, 할 수 있는 수단을 다한 대단히 우수한 LDD형 TFT이 얻어졌다.
{제 4의 발명군}
(제 4-1의 실시형태)
본 실시형태는, 먼저의 제 3-1의 실시형태에 있어서의 불순물의 주입에 앞서, 수소의 침입 방지를 위해 아무것도 입히지 않은 p-Si막상에 미리 Ti막을 형성하여 놓은 것이다.
즉, 불순물의 주입에 있어서는, 그 희석을 위해 H2가 사용된다. 이로 인해, 질량이 작기 때문에 고도로 가속된 수소 이온이, 그 지름이 작은 것도 있어서 반도체층에 고속으로 깊게 주입 되게 되어, 이것이 반도체의 성능에 악영향을 미친다. 그 대책으로서, 게이트 절연막을 제거한 상태로, 반도체 상면에, 수소를 흡장(吸藏)하는 성질이 우수하고, 더구나 밀도가 작기 때문에 불순물의 주입에 장해가 되지 않는 Ti층을 형성하여, 수소의 반도체층으로의 침입을 최대한 방지하고, 더불어 소스 전극 및 드레인 전극 형성시에 함께 반도체층과 같은 실리콘계 재료이기 때문에 정확한 깊이로 에칭하는 것이 대단히 곤란한 게이트 절연막과 층간 절연막의 천공(穿孔)시에 에칭 스토퍼의 역할을 맡고, 나아가 소스 전극, 드레인 전극과 반도체층이 양호한 전기적 접촉을 확보하는데 기여시키는 것이다.
이하, 도 32를 참조하면서 본 실시형태를 설명한다.
(a) 상부 또는 하부 중 일방의 게이트 전극의 소스 전극측 및 드레인 전극측의 단부(端部)가, 타부(他部)의 게이트 전극의 단부(端部)보다 돌출된 게이트 전극(42, 43)을 형성한다.
(b) 게이트 전극 하부를 제외하고 게이트 절연막(25, 26)을 일단 제거한다.
(c) 전면(全面)에, Ti막(18)을 형성한다.
(d) 불순물 이온을 상부에서 주입 한다.
(e) 소스 전극 및 드레인 전극의 하부(다소의 주변부를 포함한다)로 되는 부분(52, 62)을 제외하고, Ti막을 제거한다.
(f) 게이트 절연막(2)을 다시 한번 형성하고, 또한, 층간 절연막(3)을 형성한다.
(g) 소스 전극, 드레인 전극을 형성하는 위치에 콘택트홀(9)을 형성한다. 이 때, (e)에서 남은 Ti막이든지 Ti가 주입된 후의 열처리로 실리콘과 반응하여 형성된 p-Si 표면부의 티탄 실리사이드막이든지 그 상부의 미반응의 Ti가 에칭 스토퍼로 된다.
(h) 콘택트홀에 Al을 채워서, 소스 전극(5)과 드레인 전극(6)을 형성한다.
본 실시형태에 있어서는, 소스 전극과 드레인 전극은 그 하단에 p-Si와의 반응에 의해 Ti 실리사이드가 형성되어, 실리콘층과 Ti 실리사이드층의 계면의 전기 접촉이 양호해진다. 또한, Ti 실리사이드와 Ti도 계면의 전기 접촉이 양호하고, Ti층 상부와 알루미늄과의 계면도 같은 금속끼리이기 때문에, 전기적 접촉이 양호하다. 또한, 게이트 절연막이 없는만큼 가속 전압이 낮고, 한편으로는 Ti층이 수소를 흡수하기 때문에, 고속의 수소 이온에 의한 p-Si층의 손상, p-Si층으로의 수소의 침입도 적다.
그 위에, Ti나 그 실리사이드는 실리콘계 물질과 화학적 성질이 다르기 때문에, 절연막에 에칭으로 콘택트홀을 뚫을 때 특히 주의를 하지 않더라도 거기서 천공이 멈추기 때문에 정확한 깊이로 된다. 나아가서는, p-Si층의 두께에 에칭 깊이에 대한 여유가 불필요하게 되어, 소스 전극 등과의 p-Si층의 접촉도 격차가 없어진다. 이로 인해, 대단히 우수한 LDD형 TFT로 되었다.
{제 5의 발명군}
(제 5-1의 실시형태)
본 실시형태는, 보텀(bottom) 게이트형의 LDD 구조의 반도체 소자에 관한 것이다.
보텀 게이트형의 LDD 구조의 반도체 소자에 대해서도, 탑(top) 게이트형과의 구조의 상위에 의한 제약은 있지만, 전술한 각 발명군의 사상을 적용할 수 있다.
이하, 도 33을 참조하면서, 본 실시형태를 설명한다.
(a) 기판상(10)에 게이트 전극(4), 게이트 절연막(2), p-Si층(1)을 형성한다.
(b) p-Si층에 직접 또는 층간 절연막을 형성한 후, 또한 그들의 상부 및 게이트 전극 직상(直上)에, 밀도가 큰 금속으로 이루어지는 패턴화한 하부 금속 마스크(47)를 형성한다.
(c) 하부 금속 마스크(47)의 위에, 소스 전극측, 드레인 전극측으로 단부(端部)가 다소 돌출된 상부 금속 마스크(48)를 도금이나 산화로 형성한다.
(d) 기판 표면에서 불순물을 주입 한다.
(e) 상부와 하부의 금속 마스크를 제거한다.
이하, 필요에 따라 층간 절연막의 형성 후, 콘택트홀의 형성, 소스 전극과 드레인 전극의 형성을 행한다.
또, 본 실시형태에 있어서도, 층간 절연막을 형성하지 않고서 상부와 하부의 마스크를 형성한 상태에서 그 위에 Ti막을 형성하고, 불순물 주입 후에 소스 전극과 드레인 전극의 하단부는 Ti막을 제거하지 않고, 이것을 콘택트홀 형성시의 에칭 스토퍼로서 사용하여도 좋다. 이것에 의해, 먼저의 제 4-1의 실시형태와 같이 양 전극부에서의 양호한 전기적 접촉의 확보도 가능해진다.
(제 5-2실시형태)
본 실시형태는, 먼저의 제 5-1의 실시형태에 있어서, 마스크를 정밀도 좋게 형성하기 위해서, 유리기판에 미리 형성되어 있는 게이트 전극을 이용하는 것이다.
이하, 도 34를 참조하면서 본 실시형태를 설명한다.
(a) 기판상에, Ta나 Ag 등의 고밀도 금속으로 이루어진 게이트 전극(4), 게이트 절연막(2), p-Si층을 순차로 형성한다.
(b) 기판상에, 감광성 수지층(49)을 형성한다.
(c) 기판의 배면에서 게이트 전극을 마스크로 하여 빛이나 자외선 또는 X선을 조사하여, 감광성 수지를 노광(露光)시킨다.
또 이 때, p-Si이기 때문에 빛이나 자외선은 산란되는 일 없이 그대로 투과하기 쉽다. 또 X선의 조사의 경우에는, 현 시점에서는, 렌즈의 제작 등이 곤란하므로, 자외선에 비하여 기판으로부터 다소 거리를 두고 조사하는(X선원을 설치한다) 것이 바람직하다. 또한, 각 전자파의 강도나 파장은, 흡수에 의해 감쇠에 크게 영향을 주는 기판의 재질이나 두께, 수지의 감광성 등을 고려하는 것은 물론이다.
그런데, 이 상태의 기판은, 48cm각(角) 정도, 그 두께는 되도록 1mm이다. 이로 인해, 기판상의 게이트 전극의 위치에 관계없이, 기판상 게이트 전극 직상에 있는 부분의 수지만 노광된다.
(d) 가열에 의한 현상 등의 후, 노광한 부분의 수지(491)를 제거하여, 기판 표면에 하부 마스크 금속막(470)을 형성한다.
(e) 노광하지 않은 부분의 수지막(49)을 그 상부의 하부 마스크 금속막(470)과 함께 제거한다. 이것에 의해, 노광한 부분의 수지가 있는 부분만, 하부 마스크 금속막(47)이 남는 것으로 된다.
(f) 전기 도금에 의해, 노광한 부분의 수지 뒤의 하부 마스크 금속막(47)의 측면과 상면에 소정의 재료와 두께의 상부 마스크 금속막(48)을 형성한다.
(g) 불순물을 기판 표면에서 주입 한다.
(h) 상부와 하부의 금속 마스크를 제거한다. 이 후, 층간 절연막의 형성, 콘택트홀의 형성, 소스 전극과 드레인 전극의 형성이 이루어진다.
또, 본 실시형태의 변형예로서, 도전성 감광성 수지(현시점에서는, 양 수지의 혼합물)를 사용하여, 게이트 전극 상부의 감광하지 않은 부분의 수지만 주입 하여 마스크로서 남기고, 나아가 그 측부에 다소 시간은 걸리겠지만 금속을 도금하여 LDD 형성용의 마스크로 하여도 좋다.
(제 5-3의 실시형태)
본 실시형태는, 게이트 전극을 실리사이드나 적어도 한 층의 실리사이드층을 구비하는 다층으로 형성하는 것이다.
다만, 제조 방법 자체는 이미 설명한 것과 기본적으로는 다르지 않기 때문에, 그 설명은 생략한다. 또한 구조도 특히 복잡하지 않아서, 전용의 도면은 생략하고, 다른 실시형태의 도면을 유용하여 나타낸다. 도 33의 (a)는 실리사이드의 게이트 전극의 경우이고, 동(同) (e)는 상부에 금속 전극(414)과 하부의 실리사이드 전극(413)의 경우이다. 또, 이 변형예로서, 힐록(hillock) 발생 방지를 위해, 아래로 오목한 상부 실리사이드 전극과 글래스 기판으로 하부 알루미늄 전극을 둘러 싸도록 하여도 좋을 것이다.
{제 6의 발명군}
본 발명군은, LDD가 아니고, 따라서 상하의 게이트 전극 중 일방이 타방에 대하여 돌출부를 갖지 않는 것을 제외하면, 제 1 내지 제 4의 발명군과 같다. 이로 인해, 일부러 전용의 도면을 사용한 설명은 생략한다.
(제 6-1의 실시형태)
도 30의 (a)∼(e)에서의 상부의 게이트 금속(43)과 하부의 게이트 금속(42)이, 본 도와 달리 채널 방향 길이가 같고, 나아가서는 돌출부가 없는 모양으로, 정확히 도 23의 (b)에서의 13과 41의 모양으로, 드라이 에칭으로 한번에 형성된다. 이 때, 상부의 게이트 금속(43)과 하부의 게이트 금속(42) 중 일방은 전기 저항이 작은 알루미늄 합금이고, 타방은 수소에 대한 마스크 효과가 큰 텅스텐이다.
본 실시형태에서는, 게이트 절연막이 없기 때문에 주입 전압이 그 만큼 낮게 되어, 우수한 TFT로 되었다.
{제 7의 발명군}
(제 7-1의 실시형태)
본 실시형태는, 기판상에 특성이 다른 복수의 종류의 LDD형 TFT를 형성하는 것이다.
액정 표시 장치의 구동 회로부와 화소 등에서는, LDD형 TFT에 요구되는 특성이 상위하는 등으로 인해, 용도에 따라서는 기판상의 특정한 위치에 특정한 성질을 갖는 LDD형 TFT의 형성이 필요하게 된다. 이 경우, 반도체 소자의 치수, 채널 영역의 길이 등은, 포토리소그래피에 있어서의 마스크의 구멍의 치수를 위치에 맞게 하면 좋다,
다음으로, LDD부인데, 본 실시형태에서는, 하부의 게이트 전극에 도금에 의해 상부의 게이트 전극을 형성하는 경우, 도금의 시간이나 전압, 도금하는 금속의 종류를 기판상의 위치에 맞게 변화시키는 것이다.
본 실시형태에서는, 제어의 용이성하에, 상부의 게이트 전극 형성의 두께가 큰 경우, 도금 시간을 길게 하는 것에 의해 소망의 LDD 영역 길이의 TFT를 얻었다.
이들 모양의 일부를 개념적으로 도 35에 나타낸다. 본 도의 (a)는 위치에 따라 전압을 변화하는 경우이고, (b)는 타이머 스위치를 사용하여 위치에 따라 시간을 변화하는 경우이다.
또, 본 실시형태의 변형예로서, 다소 번거럽지만, 위치마다에 도금액의 농도나 금속의 종류를 변화하여 행하여도 좋다. 이 경우, LDD부의 길이는 다르지만, 불순물 주입시의 마스크로서의 능력은 거의 같게 하는 것도 가능하다.
(제 7-2의 실시형태)
본 실시형태는, 기판상의 형성 위치에 맞는 특성의 LDD형 TFT를 형성하는 것은 먼저의 실시형태와 같지만, 그 수단으로서 불순물 주입 후에 LDD부 직상(直上)의 부분의 게이트 전극을 제거하는 것이다.
이하, 도 36을 참조하면서 본 실시형태를 설명한다.
(a) 우선, 기판(10)상에 LDD 반도체 TFT가 형성된다.
(b) 불순물 주입 후, 돌출부를 제거하지 않은 부분에만 레지스트층(1310)을 형성한다.
(c) 돌출부를 형성하는 금속을 산소, 불소 등을 사용하는 드라이 에칭으로 제거한다. 따라서, 이 부분에서는 하부의 게이트 전극이 돌출하고 있으면, 상부의 게이트 전극이 그 하부의 게이트 전극을 에칭 가스로부터 보호한다.
또한, 상부의 게이트 전극이 하부의 게이트 전극에 대하여 돌출하고 있으면, 상부의 게이트 전극은 모두 제거되는 것으로 된다. 본 도에서는, 액정 표시 장치의 화소부만이, 게이트 전극의 일부가 제거되는 것으로 된다.
이하 층간 절연막의 형성, 콘택트홀의 형성, 소스 전극과 드레인 전극의 형성이 이루어진다.
(제 7-3의 실시형태)
본 실시형태는, 상부 또는 하부의 게이트 전극의 소정량의 돌출량을 위치에 맞게 변화시키기 위해서 상부 또는 하부의 전극을, 타방의 전극에 대하여 돌출하여 형성하는데 사용하는 포토리소그래피용의 마스크의 구멍의 치수를 위치에 따라 바꾸고 있는 것이다.
이로 인해, 포토리소그래피의 마스크의 구멍은 처음부터 기판상의 장소에 맞는 LDD형 TFT의 형성에 맞춘 것으로 된다. 다만, 그와 같은 마스크나 그와 같은 마스크를 사용한 소자의 제조 방법 자체는 이미 설명한 것과 기본적으로는 다르지 않은 것이므로, 그 설명은 생략한다. 또한 구조도 특히 복잡하지 않으므로, 도시는 생략한다.
이상, 본 발명을 몇 개의 그 실시형태에 의하여 설명하여 왔지만, 본 발명은 어떤 것도 이들에 한정되지 않는 것은 물론이다. 즉, 예컨대 아래와 같이 하더라도 좋다.
1) 용도는, 액정형 텔레비젼 수상기, 워드프로세서 등의 액정 표시 장치 이 외, 예컨대 EL 디스플레이이다.
2) 반도체 재료로서, Si 이외에, Si-Ge, Si-Ge-C 등을 사용하고 있다.
3) 제 1-3의 실시형태에 있어서, (b)의 패턴화된 아모퍼스 실리콘층의 상부에 금속 박막을 채널 영역 방향의 길이가 길도록 형성한 단계에서, 불순물 이온을 주입하고, 그런 뒤 아모퍼스 실리콘과 금속 박막과의 화학 반응에 의한 실리사이드층의 형성과 폴리 실리콘의 열처리를 겸하여 기판마다 550℃∼650℃에서 약 20분 정도의 가열을 행하도록 하고 있다.
4) 제 1-3의 실시형태에 있어서 (a)의 아모퍼스 실리콘 대신에 실리사이드막을 형성하고, 나아가 (b)와 같이 패턴화하여, 이 위에 금속막을 실리사이드를 완전히 덮도록 다소 돌출하여 형성한다. 그런 뒤, (c)의 공정을 거치는 일없이 불순물의 주입을 행하도록 하고 있다.
5) 도 3이나 도 4에 나타내는 게이트 전극의 채널 방향 단면은, 아래가 긴 사다리꼴이 아니고, 직사각형으로 되어 있다.
6) 패널의 형성에 있어서, 어느 것이든지의 게이트 전극용 막의 형성은, 반사판, 화소 전극 등의 형성도 겸하고 있다.
7) 보텀 게이트의 경우, 기판측에서의 수지의 노광시에, 반도체층은 최대한 얇게 하고, 또한 절연막을 투광성 수지로 하며, 이들에 더불어 너무 단파장의 전자파를 사용하지 않도록 하고 있다.
8) LDD형의 TFT는, 그 특성을 변화하는 등으로 인해, 상하의 전극은 채널 방향으로 같은 길이로 하고 있고, 또한 이로 인해 GOLD 구조가 아니게 되어 있다.
이상의 설명으로 알 수 있는 바와 같이, 본 발명에 의하면, LDD 구조를 구비하고, 동시에 소스 영역, 저농도 불순물 영역, 채널 영역, 드레인 영역을 자기정합적으로 형성하는 것이 가능한 박막 트랜지스터를 실현할 수 있다. 이로써, 오프 전류의 저감을 도모하고, 또한 온 전류의 저하를 억제하는 것이 가능하다. 또, 자기정합적 구조이기 때문에, 기생 용량을 작게 하는 것이 가능하고, 그로 인해 미세화가 가능하게 된다.
또, 보텀 게이트형의 반도체 소자에도 적용할 수 있다.
또, LDD 구조를 구비하지 않아도, 뛰어난 반도체 소자를 얻을 수 있게 된다.
또, 한 장의 기판의 각부에 위치에 맞는 특성을 구비하는 LDD형 TFT를 형성가능하게 된다.

Claims (71)

  1. 기판상에 형성된 소스 영역, 드레인 영역, 게이트 영역을 구비하는 반도체층과, 게이트 절연막과, 소스 전극과, 드레인 전극과, 게이트 절연막상에 형성된 게이트 전극을 구비하는 반도체 소자에 있어서,
    상기 게이트 전극은,
    실리사이드 박막과 금속 박막으로 이루어지는 상하의 2층으로 이루어지고, 또한, 일방의 박막은 타방의 박막의 소스 전극측, 드레인 전극측 중 적어도 일방으로 조금 돌출되어 형성된 LDD 형성 마스크 겸용 게이트 전극이고,
    상기 반도체층은,
    상기 LDD 형성 마스크 겸용 게이트 전극을 주입 마스크로 하여 불순물 이온을 주입함으로써, 상기 실리사이드 박막 및 상기 금속 박막의 위치와 불순물 이온의 주입 방향으로부터 정해지는 게이트 전극의 위치 대응 영역에 형성된 LDD 영역을 구비하고 있는 것을 특징으로 하는 반도체 소자.
  2. 기판상에 형성된 소스 영역, 드레인 영역, 게이트 영역을 구비하는 반도체층과, 게이트 절연막과, 소스 전극과, 드레인 전극과, 게이트 절연막상에 형성된 게이트 전극을 구비하는 반도체 소자에 있어서,
    상기 게이트 전극은,
    상하의 실리사이드 박막으로 이루어지고, 또한 일방의 박막은 타방의 박막의 소스 전극측, 드레인 전극측 중 적어도 일방으로 조금 돌출하여 형성된 LDD 형성 마스크 겸용 게이트 전극이고,
    상기 반도체층은,
    상기 LDD 형성 마스크 겸용 게이트 전극을 주입 마스크로 하여 불순물 이온을 주입함으로써, 상기 실리사이드 박막 및 상기 금속 박막의 위치와 불순물 이온의 주입 방향으로부터 정해지는 게이트 전극 위치 대응 영역에 형성된 LDD 영역을 구비하고 있는 것을 특징으로 하는 반도체 소자.
  3. 기판상에 형성된 소스 영역, 드레인 영역, 게이트 영역을 구비하는 반도체층과, 게이트 절연막과, 소스 전극과, 드레인 전극과, 게이트 절연막상에 형성된 게이트 전극을 구비하는 반도체 소자에 있어서,
    상기 게이트 전극은,
    적어도 실리사이드 박막과 금속 박막과 실리콘 박막을 구비하는 다층으로 이루어지고, 또한 불순물 주입시의 마스크로서는 중앙부가 가장 두껍고, 양단부가 가장 얇고, 그 중간부는 중간의 두께 또는 양측에서 중앙측으로 향하여 점차적으로 두껍게 되는 다단 LDD 형성 마스크 겸용 게이트 전극이고,
    상기 반도체층은,
    상기 다단 LDD 형성 마스크 겸용 게이트 전극을 주입 마스크로 하여 상방에서 불순물 이온을 주입함으로써, 상기 마스크 두께와 불순물 이온의 주입 방향으로부터 정해지는 위치에 형성된 다단의 LDD 영역을 구비하는 것을 특징으로 하는 반도체 소자.
  4. 기판상에 형성된 소스 영역, 드레인 영역, 게이트 영역을 구비하는 반도체층과, 게이트 절연막과, 소스 전극과, 드레인 전극과, 게이트 절연막상에 형성된 게이트 전극을 구비하는 반도체 소자에 있어서,
    상기 게이트 전극은,
    고융점 금속 박막으로 이루어지는 층과,
    실리사이드 박막으로 이루어지는 층과,
    상기 고융점 금속 박막층과 상기 실리사이드 박막층에 둘러싸인 알루미늄 박막으로 이루어지는 층을 구비하고, 또한 마스크 두께로서는, 중앙부가 가장 두껍고, 양단부가 가장 얇게 되는 LDD 마스크 겸용 함(含) 중간 알루미늄층 게이트 전극이고,
    상기 반도체층은,
    상기 LDD 마스크 겸용 함(含) 중간 알루미늄층 게이트 전극을 주입 마스크로 하여 상방에서 불순물 이온을 주입함으로써, 상기 마스크 두께와 불순물 주입 방향으로부터 정해지는 위치에 형성된 단단(單段) 또는 다단의 LDD 영역을 구비하는 LDD 반도체 소자인 것을 특징으로 하는 반도체 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 실리사이드 박막은,
    티탄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 질코늄 실리사이드, 몰리브덴 실리사이드, 팔라듐 실리사이드, 백금 실리사이드의 군에서 선택된 특정 재료 실리사이드 박막인 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 금속 박막 또는 고융점 금속 박막은,
    구성하는 금속 원소가, 상기 실리사이드를 구성하는 금속 원소와 동일한 동일 재료 금속 박막인 것을 특징으로 하는 반도체 소자.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 소자는,
    상기 소스 전극과 상기 소스 영역의 접촉부 및 상기 드레인 전극과 상기 드레인 영역의 접촉부에, 상기 게이트 전극의 실리사이드 박막과 같은 재질의 실리사이드 박막층을 구비하고 있는 것을 특징으로 하는 반도체 소자.
  8. 제 5 항에 있어서,
    상기 반도체 소자는,
    상기 소스 전극과 상기 소스 영역의 접촉부 및 상기 드레인 전극과 상기 드레인 영역의 접촉부에, 상기 게이트 전극의 실리사이드 박막과 같은 재질의 실리사이드 박막층을 구비하고 있는 것을 특징으로 하는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 반도체 소자는,
    상기 소스 전극과 상기 소스 영역의 접촉부 및 상기 드레인 전극과 상기 드레인 영역의 접촉부에, 상기 게이트 전극의 실리사이드 박막과 같은 재질의 실리사이드 박막층을 구비하고 있는 것을 특징으로 하는 반도체 소자.
  10. 기판상 소정 위치에 반도체층을 형성하고 또한 형성된 이 반도체층상에 게이트 절연막을 형성하는 기본 형성 단계와,
    상기 형성된 게이트 절연막상에 적어도 실리사이드 박막층을 일층 포함하는 복수층을 구비하고, 또한 적어도 하나의 층은 다른 층의 소스 전극, 드레인 전극 중 적어도 하나의 방향으로 돌출함으로써, 불순물 주입시의 마스크로서 중앙부가 가장 두껍고, 소스 전극, 드레인 전극 중 적어도 하나의 방향으로는 돌출한 방향의 순으로 얇게 되는 구조의 불순물 주입시의 마스크를 겸한 게이트 전극을 형성하는 게이트 전극 형성 단계와,
    상기 형성된 게이트 전극을 주입 마스크로 하여 상기 반도체층에 불순물 이온의 주입을 행하고, 마스크가 전혀 존재하지 않기 때문에 불순물 이온의 주입량이 많은 소스 영역 및 드레인 영역, 돌출부만이 마스크로 되기 때문에 불순물 이온의 주입이 적은 LDD 영역 및 전(全) 박막층이 마스크로 되기 때문에 불순물 이온의 주입이 되지 않는 채널 영역으로 이루어지는 LDD 구조를 구비하는 반도체층을 형성하는 주입 단계를 구비하고 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 기판상 소정 위치에 반도체층을 형성하고, 또한 형성된 이 반도체층상에 게이트 절연막을 형성하는 기본 형성 단계와,
    상기 형성된 게이트 절연막 상부에 다층 구조의 게이트 전극의 하부층으로서의 실리콘 박막 또는 금속 박막을 형성하는 하부 박막 형성 단계와.
    상기 형성된 하부 박막을 완전히 덮을 뿐만 아니라 채널 영역 방향으로 돌출부를 구비하도록 상부층으로서의 금속 박막 또는 실리콘 박막을 형성하여, 상하층에서 재료가 다른 게이트 전극을 일단 형성하는 게이트 전극 형성 단계와,
    상기 게이트 전극이 형성된 기판을 소정의 온도로 쏘이고, 상기 실리콘 박막과 상기 금속 박막을 반응시키는 것에 의해, 양층의 계면부에 실리사이드층을 형성하는 실리사이드층 형성 단계와,
    상기 게이트 전극 형성 단계에서 일단 형성된 게이트 전극 또는 상기 실리사이드층 형성 단계에서 형성된 실리사이드층을 포함하는 게이트 전극을 마스크로 하여 불순물 이온의 주입을 행하고, 마스크가 전혀 존재하지 않기 때문에 불순물 이온의 주입량이 많은 소스 영역 및 드레인 영역, 상기 돌출부만이 마스크로 되기 때문에 불순물 이온의 주입량이 적은 LDD 영역 및 상기 상하의 2층이 겹치기 때문에 불순물 이온의 주입이 되지 않는 채널 영역으로 이루어지는 LDD 구조의 반도체층을 형성하는 주입 단계를 구비하고 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 주입 단계에 앞서서,
    상기 게이트 전극 하부에 위치하는 부분을 제외한 상기 게이트 절연막을 일단 제거하는 게이트 절연막 일부 제거 단계와;
    상기 주입 단계 종료 후에 일단 게이트 절연막을 제거한 부분에 게이트 절연막을 재차 형성하는 게이트 절연막 재형성 단계를 구비하고 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 기판상에 패턴화하여 배열된 탑 게이트형의 LDD 구조를 구비하는 박막 반도체 소자의 제조 방법에 있어서,
    기판상의 패턴화된 반도체층의 상부에 형성된 게이트 절연막상에 소정 형상의 하부의 게이트 전극을 형성하는 하부 게이트 전극 형성 단계와,
    상기 형성된 하부 게이트 전극을 이용하여, 게이트 전극이 그 소스 전극측과 드레인 전극측 중 적어도 일방의 단(端)에 중앙과 비교하여 불순물 주입시에 마스크 능력이 떨어지는 측부(側部)를 구비하는 것으로 되는 형상으로 되도록 상부의 게이트 전극을 하부의 게이트 전극에 밀접하게 형성하는 상부 게이트 전극 형성 단계와,
    상기 양 단계에 의해 상기 소스 전극측, 드레인 전극측 중 적어도 일방의 측에 중앙부에 비교하여 마스크 능력이 떨어지는 측부를 구비하는 것으로 되는 게이트 전극을 마스크로서 사용하고, 상기 반도체층에 불순물을 주입하는 불순물 주입 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  14. 기판상에 패턴화하여 배열된 탑 게이트형의 LDD 구조를 구비하는 박막 반도체 소자의 제조 방법에 있어서,
    기판상의 패턴화된 반도체층의 상부에 형성된 게이트 절연막상에 소정 형상의 하부의 게이트 전극을 형성하는 하부 게이트 전극 형성 단계와,
    상기 형성된 하부 게이트 전극을 마스크로 하여, 상기 반도체층에 불순물을 가볍게 주입하는 불순물 경주입 단계와,
    상기 불순물 경주입 단계의 종료 후, 상기 하부 게이트 전극을 이용하여 그 상부에, 그 소스 전극측 및 드레인 전극측 중 적어도 일방의 측에 돌출한 부분을 구비하는 상부 게이트 전극을 밀접하게 형성하는 상부 게이트 전극 형성 단계와,
    상기 하부 게이트 전극 형성 단계와 상부 게이트 전극 형성 단계에서 형성된, 상하 2단 구조의 게이트 전극을 마스크로서 사용하여, 상기 반도체층에 불순물을 주입하는 불순물 주입 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 상부 게이트 전극 형성 단계는,
    하부 게이트 전극을 일방의 전극으로 하여 소정의 금속을 도금에 의해 부착시키는 도금 이용 LDD부용 마스크 형성 단계인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 도금 이용 LDD부용 마스크 형성 단계는,
    도금으로서, 전계 도금 또는 무전계 도금으로 행하는 소정의 도금 이용 LDD부용 마스크 형성 단계인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  17. 제 13 항에 있어서,
    상기 상부 게이트 전극 형성 단계는,
    상하의 밀접하게 형성된 상부 게이트 전극 형성용 막과 하부 게이트 전극 형성용 막을 하부 게이트 전극의 형성과 동시에 에칭하는 에칭 소(小)단계와,
    에칭된 상부의 게이트 전극 형성용 막을 양극 산화하는 양극 산화 소(小)단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  18. 제 13 항 또는 제 14 항에 있어서,
    상기 상부 게이트 전극 형성 단계는,
    하부 게이트 전극을 소정의 물체에 쏘여 반응시키고, 그 소스 전극측, 드레인 전극측 중 적어도 일방에, 반응에 의해 생겨난 밀도가 낮은 화합물로 이루어지는 측부를 형성하는 반응 이용 LDD부용 마스크 형성 단계인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  19. 기판상에 패턴화하여 배열된 탑 게이트형의 LDD 구조를 구비하는 박막 반도체 소자의 제조 방법에 있어서,
    기판상의 패턴화된 반도체층의 상부에 형성된 게이트 절연막상에 소정 형상의 하부의 게이트 전극을 형성하는 하부 게이트 전극 형성 단계와,
    상기 형성된 하부 게이트 전극상에, 적어도 포토리소그래피와 에칭을 사용하는 것에 의해, 하부 게이트 전극의 소스 전극측과 드레인 전극측 중 적어도 일방의 단부(端部)가 돌출하는 것으로 되는 상부 게이트 전극을 밀접하게 형성하는 상부 게이트 전극 형성 단계와,
    상기 양 단계에 의해 상기 소스 전극측, 드레인 전극측 중 적어도 일방의 측에 중앙부에 비교하여 마스크 능력이 떨어지는 측부를 구비하는 것으로 되는 게이트 전극을 마스크로서 사용하여, 상기 반도체층에 불순물을 주입하는 불순물 주입 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  20. 기판상에 패턴화하여 배열된 탑 게이트형의 LDD 구조를 구비하는 박막 반도체 소자의 제조 방법에 있어서,
    기판상의 패턴화된 반도체층의 상부에 형성된 게이트 절연막상에 소정 형상의 하부의 게이트 전극을 형성하는 하부 게이트 전극 형성 단계와,
    상기 형성된 하부 게이트 전극을 마스크로 하여, 상기 반도체층에 불순물을 가볍게 주입하는 불순물 경주입 단계와,
    상기 불순물 경주입 단계의 종료 후, 상기 하부 게이트 전극상에, 적어도 포토리소그래피와 에칭을 사용하는 것에 의해, 하부 게이트 전극의 소스 전극측 및 드레인 전극측 중 적어도 일방의 단부가 돌출하는 것으로 되는 상부 게이트 전극을 밀접하게 형성하는 상부 게이트 전극 형성 단계와,
    상기 하부 게이트 전극 형성 단계와 상부 게이트 전극 형성 단계에서 형성된, 상하 2단 구조의 게이트 전극을 마스크로서 사용하여, 상기 반도체층에 불순물을 주입하는 불순물 주입 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  21. 제 13 항, 제 14 항, 제 19 항, 또는 제 20 항 중 어느 한 항에 있어서,
    상기 상부 게이트 전극 형성 단계의 종료 후, 상기 불순물 주입 단계에 앞서서, 마스크로서 사용하는 2단 구조의 게이트 전극 하부의 게이트 절연막을 일단 제거하는 게이트 절연막 제거 단계와,
    상기 불순물 주입 단계의 후에, 상기 게이트 절연막을 제거한 부분의 반도체층 상부에 재차 게이트 절연막을 형성하는 게이트 절연막 재형성 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  22. 제 15 항에 있어서,
    상기 상부 게이트 전극 형성 단계의 종료 후, 상기 불순물 주입 단계에 앞서서, 마스크로서 사용하는 2단 구조의 게이트 전극 하부의 게이트 절연막을 일단 제거하는 게이트 절연막 제거 단계와,
    상기 불순물 주입 단계의 후에, 상기 게이트 절연막을 제거한 부분의 반도체층 상부에 재차 게이트 절연막을 형성하는 게이트 절연막 재형성 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  23. 제 21 항에 있어서,
    상기 게이트 절연막 제거 단계 후에, 반도체층상에 소정의 두께의 수소 흡착성 금속막을 형성하는 수소 흡착성 금속막 형성 단계와,
    상기 불순물 주입 단계 후, 상기 게이트 절연막 재형성 단계에 앞서서, 상기 반도체상에 형성한 수소 흡착성 금속막을 소스 전극부와 콘택트 전극부를 남기고 제거하는 수소 흡착성 금속막 제거 단계와,
    소스 전극, 드레인 전극 형성을 위해, 상기 재차 형성된 게이트 절연막상 양 전극 형성부에 콘택트홀을 형성할 때에, 상기 남은 수소 흡착성 금속막을 에칭 스토퍼로서 이용하는 수소 흡착성 금속막 이용 콘택트홀 형성 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  24. 제 13 항, 제 14 항, 제 19 항, 또는 제 20 항 중 어느 한 항에 있어서,
    상기 불순물 주입 단계 종료 후에, 상기 LDD부용 마스크 형성 단계 또는 상기 하부 게이트 전극 형성 단계와 상부 전극 형성 단계에 의해, 상부 게이트 전극 또는 하부 게이트 전극 중 일방의 측부가 타방의 전극에 대하여 소스 전극측, 드레인 전극측에 대하여 돌출한 부분을 제거하는 것으로 되는 전극 불필요 제거 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  25. 제 15 항에 있어서,
    상기 불순물 주입 단계 종료 후에, 상기 LDD부용 마스크 형성 단계 또는 상기 하부 게이트 전극 형성 단계와 상부 전극 형성 단계의 의해, 상부 게이트 전극 또는 하부 게이트 전극 중 일방의 측부가 타방의 전극에 대하여 소스 전극측, 드레인 전극측에 대하여 돌출한 부분을 제거하는 것으로 되는 전극 불필요 제거 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  26. 제 21 항에 있어서,
    상기 불순물 주입 단계 종료 후에, 상기 LDD부용 마스크 형성 단계 또는 상기 하부 게이트 전극 형성 단계와 흉부 전극 형성 단계의 의해, 상부 게이트 전극 또는 하부 게이트 전극 중 일방의 측부가 타방의 전극에 대하여 소스 전극측, 드레인 전극측에 대하여 돌출한 부분을 제거하는 것으로 되는 전극 불필요 제거 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  27. 제 23 항에 있어서,
    상기 불순물 주입 단계 종료 후에, 상기 LDD부용 마스크 형성 단계 또는 상기 하부 게이트 전극 형성 단계와 흉부(胸部) 전극 형성 단계에 의해, 상부 게이트 전극 또는 하부 게이트 전극 중 일방의 측부가 타방의 전극에 대하여 소스 전극측, 드레인 전극측에 대하여 돌출한 부분을 제거하는 것으로 되는 전극 불필요 제거 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  28. 기판상에 패턴화하여 배열된 보텀 게이트형의 LDD 구조를 구비하는 박막 반도체 소자의 제조 방법에 있어서,기판상에 패턴화된 소정의 게이트 전극을 형성하는 게이트 전극 형성 단계와,
    상기 형성된 게이트 전극 상부에, 순서대로 게이트 절연막, 패턴화된 반도체층 또는 이들에 부가된 층간 절연막층을 형성하는 상부 소자 구성층 형성 단계와,
    상기 상부 소자 구성층 형성 단계에서 형성된 최상부의 층의 상기 게이트 전극의 직상부(直上部)에 주(主) 마스크를 형성하는 주 마스크 형성 단계와,
    상기 형성된 주 마스크를 이용하여, 그 소스 전극측과 드레인 전극측 중 적어도 일방의 단에 중앙부와 비교하여 불순물 주입시에 마스크 능력이 떨어지는 측부를, 상기 형성된 주 마스크를 이용하여 밀접하게 형성하는 상부 마스크 형성 단계와,
    상기 형성된 주 마스크와 상부 마스크를 마스크로 하여, 상부에서 상기 반도체층에 불순물을 주입하는 불순물 주입 단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  29. 기판상에 패턴화하여 배열된 보텀 게이트형의 LDD 구조를 구비하는 박막 반도체 소자의 제조 방법에 있어서,기판상에 패턴화된 소정의 게이트 전극을 형성하는 게이트 전극 형성 단계와,
    상기 형성된 게이트 전극 상부에, 순서대로 게이트 절연막, 패턴화된 반도체층 또는 이들에 부가된 층간 절연막층을 형성하는 상부 소자 구성층 형성 단계와,
    상기 상부 소자 구성층 형성 단계에서 형성된 최상부의 층의 상기 게이트 전극의 직상부에 주 마스크를 형성하는 주 마스크 형성 단계와,
    상기 형성된 주 마스크를 마스크로 하여, 상기 반도체층에 불순물을 가볍게 주입하는 불순물 경주입 단계와,
    상기 불순물 경주입 단계 종료 후 상기 형성된 주 마스크를 이용하여, 그 소스 전극측과 드레인 전극측 중 적어도 일방의 단에 돌출된 부분을 구비하는 상부 마스크를 상기 주 마스크에 밀접하게 형성하는 상부 마스크 형성 단계와,
    상기 주 마스크와 상부 마스크를 마스크로서 사용하여, 상기 반도체층에 불순물을 주입하는 불순물 주입 단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  30. 제 28 항 또는 제 29 항에 있어서,
    상기 주 마스크 형성 단계는,
    상기 상부 소자 구성층 형성 단계에서 형성된 최상부의 층의 상부에 감광성 수지층을 더 형성하는 감광성 수지층 형성 소(小)단계와,
    상기 감광성 수지층이 형성된 기판의 기판측에서 상기 게이트 전극을 마스크로 하여 단파장의 전자파를 조사하여, 상기 게이트 전극에 대응한 부분의 감광성 수지만 노광시키지 않는 게이트 전극 대응 노광 소(小)단계와,
    상기 게이트 전극 대응 노광 소(小)단계에서, 노광하지 않은 부분의 상기 감광성 수지를 그대로 사용할지, 다른 재료로 형성할지를 묻지 않고, 어쨋든 노광하지 않은 부분의 감광성 수지를 이용하여, 상기 주 마스크를 형성하는 감광성 수지 비노광부 이용 주 마스크 형성 소(小)단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  31. 제 28 항 또는 제 29 항에 있어서,
    상기 주 마스크 형성 단계는 주 마스크로서 금속을 사용하는 것이고, 또한,
    상기 상부 마스크 형성 단계는,
    주 마스크를 일방의 전극으로 하여 소정의 금속을 도금에 의해 부착시킨 도금 이용 상부 마스크 형성 단계인 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  32. 제 30 항에 있어서,
    상기 주 마스크 형성 단계는 주 마스크로서 금속을 사용하는 것이고, 또한,
    상기 상부 마스크 형성 단계는,
    주 마스크를 일방의 전극으로 하여 소정의 금속을 도금에 의해 부착시킨 도금 이용 상부 마스크 형성 단계인 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  33. 제 28 항 또는 제 29 항에 있어서,
    상기 상부 마스크 형성 단계는,
    주 마스크를 소정의 물체에 쏘여 반응시키고, 그 소스 전극측, 드레인 전극측 중 적어도 일방에, 반응에 의해 생긴 밀도가 낮은 화합물로 이루어지는 측부를 형성하는 반응 이용 상부 마스크 형성 단계인 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  34. 제 30 항에 있어서,
    상기 주 마스크 형성 단계는,
    상기 상부 마스크 형성 단계는 주 마스크를 소정의 물체에 쏘여 반응시키고, 그 소스 전극측, 드레인 전극측 중 적어도 일방에, 반응에 의해 생긴 밀도가 낮은 화합물로 이루어지는 측부를 형성하는 반응 이용 상부 마스크 형성 단계인 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  35. 기판상에 패턴화하여 배열된 보텀 게이트형의 LDD 구조를 구비하는 박막 반도체 소자의 제조 방법에 있어서,
    기판상에 패턴화된 소정의 게이트 전극을 형성하는 게이트 전극 형성 단계와,
    상기 형성된 게이트 전극 상부에, 순서대로 게이트 절연막, 패턴화된 반도체층 또는 이들에 부가된 층간 절연막층을 형성하는 상부 소자 구성층 형성 단계와,
    상기 상부 소자 구성층 형성 단계에서 형성된 최상부의 층의 상기 게이트 전극의 직상부에 주 마스크를 형성하는 주 마스크 형성 단계와,
    상기 형성된 주 마스크를 이용하여, 그 소스 전극측과 드레인 전극측 중 적어도 일방의 단에 중앙부에 비교하여 불순물 주입시에 마스크 능력이 떨어지는 측부를 구비하는 상부 마스크를 적어도 포토리소그래피와 에칭을 사용하는 방법으로 형성하는 상부 마스크 형성 단계와,
    상기 형성된 주 마스크와 상부 마스크를 마스크로 하여, 상부에서 상기 반도체층에 불순물을 주입하는 불순물 주입 단계를 구비하는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  36. 기판상에 패턴화하여 배열된 보텀 게이트형의 LDD 구조를 구비하는 박막 반도체 소자의 제조 방법에 있어서,
    기판상에 패턴화된 소정의 게이트 전극을 형성하는 게이트 전극 형성 단계와,
    상기 형성된 게이트 전극 상부에, 순서대로 게이트 절연막, 패턴화된 반도체층 또는 이들에 부가된 층간 절연막층을 형성하는 상부 소자 구성층 형성 단계와,
    상기 상부 소자 구성층 형성 단계에서 형성된 최상부의 층의 상기 게이트 전극의 직상부에 주 마스크를 형성하는 주 마스크 형성 단계와,
    상기 형성된 주 마스크를 마스크로 하여, 상기 반도체층에 불순물을 가볍게 주입하는 불순물 경주입 단계와,
    상기 불순물 경주입 단계 종료 후, 상기 형성된 주 마스크의 상부에, 주 마스크의 소스 전극측과 드레인 전극측 중 적어도 일방의 단에 돌출한 부분을 구비하는 상부 마스크를 적어도 포토리소그래피와 에칭을 사용하는 방법으로 형성하는 상부 마스크 형성 단계와,
    상기 주 마스크와 상부 마스크를 마스크로서 사용하여, 상기 반도체층에 불순물을 주입하는 불순물 주입 단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  37. 제 35 항 또는 제 36 항에 있어서,
    상기 주 마스크 형성 단계는,
    상기 상부 소자 구성층 형성 단계에서 형성된 최상부의 층의 상부에 감광성 수지층을 더 형성하는 감광성 수지층 형성 소(小)단계와,
    상기 감광성 수지층이 형성된 기판의 기판측에서 상기 게이트 전극을 마스크로 하여 가시광이나 보다 단파장의 전자파를 조사하여, 상기 게이트 전극에 대응한 부분의 감광성 수지만 노광시키지 않는 게이트 전극 대응 노광 소(小)단계와,
    상기 게이트 전극 대응 노광 소(小)단계에서, 노광하지 않은 부분의 상기 감광성 수지를 그대로 사용할지, 다른 재료로 형성할지는 묻지 않고, 어쨋든 노광하지 않은 부분의 감광성 수지를 이용하여, 상기 주 마스크를 형성하는 감광성 수지 비노광부 이용 주 마스크 형성 소(小)단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  38. 제 28 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 불순물 주입 단계는,
    상기 반도체층의 상면에 층간 절연막이 존재하지 않는 상태로 불순물을 주입하는 나(裸)반도체층 불순물 주입 단계이고,
    또한, 상기 불순물 주입 단계 종료 후, 상기 주 마스크 및 LDD부용 마스크를 제거 후, 상기 반도체층 상부에 층간 절연막을 형성하는 층간 절연막 재형성 단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  39. 제 30 항에 있어서,
    상기 불순물 주입 단계는,
    상기 반도체층의 상면에 층간 절연막이 존재하지 않는 상태로 불순물을 주입하는 나(裸)반도체층 불순물 주입 단계이고,
    또한, 상기 불순물 주입 단계 종료 후, 상기 주 마스크 및 LDD부용 마스크를 제거 후, 상기 반도체층 상부에 층간 절연막을 형성하는 층간 절연막 재형성 단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  40. 제 31 항에 있어서,
    상기 불순물 주입 단계는,
    상기 반도체층의 상면에 층간 절연막이 존재하지 않는 상태로 불순물을 주입하는 나(裸)반도체층 불순물 주입 단계이고,
    또한, 상기 불순물 주입 단계 종료 후, 상기 주 마스크 및 LDD부용 마스크를 제거 후, 상기 반도체층 상부에 층간 절연막을 형성하는 층간 절연막 재형성 단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  41. 제 38 항에 있어서,
    상기 상부 소자층 형성 단계 후 상기 불순물 주입 단계 전에, 반도체층상에 소정의 두께의 수소 흡착성 금속막을 형성하는 수소 흡착성 금속막 형성 단계와,
    상기 불순물 주입 단계 후, 상기 층간 절연막 재형성 단계에 앞서서, 상기 반도체상에 형성한 수소 흡착성 금속막을 소스 전극부와 콘택트 전극부를 남기고 제거하는 수소 흡착성 금속막 제거 단계와,
    소스 전극, 드레인 전극 형성을 위해, 상기 재차 형성된 층간 절연막상 양 전극 형성부에 콘택트홀을 형성할 때에, 상기 남은 수소 흡착성 금속막을 에칭 스토퍼로서 이용하는 수소 흡착성 금속막 이용 콘택트홀 형성 단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  42. 제 39 항에 있어서,
    상기 상부 소자층 형성 단계 후 상기 불순물 주입 단계 전에, 반도체에 소정의 두께의 수소 흡착성 금속막을 형성하는 수소 흡착성 금속막 형성 단계와,
    상기 불순물 주입 단계 후, 상기 층간 절연막 재형성 단계에 앞서서, 상기 반도체상에 형성한 수소 흡착성 금속막을 소스 전극부와 콘택트 전극부를 남기고 제거하는 수소 흡착성 금속막 제거 단계와,
    소스 전극, 드레인 전극 형성을 위해, 상기 재차 형성된 층간 절연막상 양 전극 형성부에 콘택트홀을 형성할 때에, 상기 남은 수소 흡착성 금속막을 에칭 스토퍼로서 이용하는 수소 흡착성 금속막 이용 콘택트홀 형성 단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  43. 제 40 항에 있어서,
    상기 상부 소자층 형성 단계 후 상기 불순물 주입 단계 전에, 반도체에 소정의 두께의 수소 흡착성 금속막을 형성하는 수소 흡착성 금속막 형성 단계와,
    상기 불순물 주입 단계 후, 상기 층간 절연막 재형성 단계에 앞서서, 상기 반도체상에 형성한 수소 흡착성 금속막을 소스 전극부와 콘택트 전극부를 남기고 제거하는 수소 흡착성 금속막 제거 단계와,
    소스 전극, 드레인 전극 형성을 위해, 상기 재차 형성된 층간 절연막상 양 전극 형성부에 콘택트홀을 형성할 때에, 상기 남은 수소 흡착성 금속막을 에칭 스토퍼로서 이용하는 수소 흡착성 금속막 이용 콘택트홀 형성 단계를 구비하고 있는 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  44. 기판상에 패턴화하여 배열된 탑 게이트형의 LDD 구조의 반도체 소자에 있어서,
    상부 게이트 전극과,
    소스 전극측, 드레인 전극측 중 적어도 일방의 측부가 상기 상부 게이트 전극보다 돌출되고, 또한 상기 상부 게이트 전극에 밀접하게 형성된 하부 게이트 전극과,
    상기 상부 게이트 전극과 하부 전극의 바로 아래의 채널 영역과 상기 하부 전극의 돌출부의 바로 아래의 LDD 영역과 상기 상부 게이트 전극 및 하부 전극으로 덮여져 있지 않는 소스 영역 및 드레인 영역을 구비하는 반도체부를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  45. 기판상에 패턴화하여 배열된 탑 게이트형의 LDD 구조의 반도체 소자에 있어서,
    하부 게이트 전극과,
    소스 전극측, 드레인 전극측 중 적어도 일방의 측부가 상기 하부 게이트 전극보다 돌출되고, 또한 상기 상부 게이트 전극에 밀접하게 형성된 상부 게이트 전극과,
    상기 상부 게이트 전극과 하부 전극의 바로 아래의 채널 영역과 상기 상부 전극의 돌출부의 바로 아래의 LDD 영역과 상기 상부 게이트 전극 및 하부 전극으로 덮여져 있지 않는 소스 영역 및 드레인 영역을 구비하는 반도체부를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  46. 제 45 항에 있어서,
    상기 상부 게이트 전극은,
    상기 하부 게이트 전극 외표면에 금속을 도금하는 것에 의해 형성된 도금형 상부 게이트 전극인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  47. 제 44 항 내지 제 46 항 중 어느 한 항에 있어서,
    소스 전극 및 드레인 전극은,
    그 반도체층과의 접촉부에 실리사이드층과,
    상기 실리사이드층 상부의 실리사이드 형성 금속층을 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  48. 제 44 항 내지 제 46 항 중 어느 한 항에 있어서,
    게이트 절연층은,
    상기 상부 및 하부의 게이트 전극 바로 아래 또는 이것에 부가된 그 근방과 그 외의 부분에서 다른 시기에 형성된 것인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  49. 제 48 항에 있어서,
    게이트 절연층은,
    상기 상부 및 하부의 게이트 전극 바로 아래 또는 이것에 부가하여 그 근방과 그 외의 부분에서 다른 시기에 형성된 것인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  50. 제 44 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 상부 게이트 전극 또는 하부 게이트 전극 중 일방은,
    예컨대 Cu, Al, Ag, Au 등의 저저항 금속 재료를 사용함으로써, 전기 비저항이 5Ωㆍ㎝ 이하의 저저항 전극이고,
    상기 타방의 하부 게이트 전극 또는 상기 게이트 전극은,
    예컨대 W, Mo, Co, Ta, Au, Nb, Ag 등의 밀도 8 이상의 고밀도 금속 재료 또는 Zr이나 Ti나 Ti계 금속 등의 수소 흡착성 금속을 사용함으로써, 불순물 주입시에 주입되는 수소 이온의 마스크 능력이 뛰어난 고(高) 마스크 전극인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  51. 제 47 항에 있어서,
    상기 상부 게이트 전극 또는 하부 게이트 전극 중 일방은,
    예컨대 Cu, Al, Ag, Au 등의 저저항 금속 재료를 사용함으로써, 전기 비저항이 5Ωㆍ㎝ 이하의 저저항 전극이고,
    상기 타방의 하부 게이트 전극 또는 상부 게이트 전극은,
    예컨대 W, Mo, Co, Ta, Au, Nb, Ag 등의 밀도 8 이상의 고밀도 금속 재료 또는 Zr이나 Ti나 Ti계 금속 등의 수소 흡착성 금속을 사용함으로써, 불순물 주입시에 주입되는 수소 이온의 마스크 능력이 뛰어난 고(高) 마스크 전극인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  52. 제 48 항에 있어서,
    상기 상부 게이트 전극 또는 하부 게이트 전극 중 일방은,
    예컨대 Cu, Al, Ag, Au 등의 저저항 금속 재료를 사용함으로써, 전기 비저항이 5Ωㆍ㎝ 이하의 저저항 전극이고,
    상기 타방의 하부 게이트 전극 또는 상기 게이트 전극은,
    예컨대 W, Mo, Co, Ta, Au, Nb, Ag 등의 밀도 8 이상의 고밀도 금속 재료 또는 Zr이나 Ti나 Ti계 금속 등의 수소 흡착성 금속을 사용함으로써, 불순물 주입시에 주입되는 수소 이온의 마스크 능력이 뛰어난 고(高) 마스크 전극인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  53. 제 49 항에 있어서,
    상기 상부 게이트 전극 또는 하부 게이트 전극 중 일방은,
    예컨대 Cu, Al, Ag, Au 등의 저저항 금속 재료를 사용함으로써, 전기 비저항이 5Ωㆍ㎝ 이하의 저저항 전극이고,
    상기 타방의 하부 게이트 전극 또는 상기 게이트 전극은,
    예컨대 W, Mo, Co, Ta, Au, Nb, Ag 등의 밀도 8 이상의 고밀도 금속 재료 또는 Zr이나 Ti나 Ti계 금속 등의 수소 흡착성 금속을 사용함으로써, 불순물 주입시에 주입되는 수소 이온의 마스크 능력이 뛰어난 고(高) 마스크 전극인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  54. 제 44 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 기판은,
    액정 표시 장치의 TFT 어레이 기판이고,
    상기 하부 게이트 전극 또는 상부 게이트 전극 중 일방은,
    화소부의 투명 도전막과 동일 공정으로 형성되기 위해 투명 도전막제인 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  55. 제 47 항에 있어서,
    상기 기판은,
    액정 표시 장치의 TFT 어레이 기판이고,
    상기 하부 게이트 전극 또는 상부 게이트 전극 중 일방은,
    화소부의 투명 도전막과 동일 공정으로 형성되기 위해 투명 도전막제인 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  56. 제 48 항에 있어서,
    상기 기판은,
    액정 표시 장치의 TFT 어레이 기판이고,
    상기 하부 게이트 전극 또는 상부 게이트 전극 중 일방은,
    화소부의 투명 도전막과 동일 공정으로 형성되기 위해 투명 도전막제인 것을 특징으로 하는 기재의 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  57. 제 49 항에 있어서,
    상기 기판은,
    액정 표시 장치의 TFT 어레이 기판이고,
    상기 하부 게이트 전극 또는 상부 게이트 전극 중 일방은,
    화소부의 투명 도전막과 동일 공정으로 형성되기 위해 투명 도전막제인 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  58. 제 44 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 기판은,
    반사형 액정 표시 장치의 TFT 어레이 기판이고,
    상기 하부 게이트 전극 또는 상부 게이트 전극 중 일방은,
    화소부의 반사막과 동일 공정으로 형성되기 위해 양호 반사성 금속막제인 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  59. 제 47 항에 있어서,
    상기 기판은,
    반사형 액정 표시 장치의 TFT 어레이 기판이고,
    상기 하부 게이트 전극 또는 상부 게이트 전극 중 일방은,
    화소부의 반사막과 동일 공정으로 형성되기 위해 양호한 반사성 금속막제인 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  60. 제 50 항에 있어서,
    상기 기판은,
    반사형 액정 표시 장치의 TFT 어레이 기판이고,
    상기 하부 게이트 전극 또는 상부 게이트 전극 중 일방은,
    화소부의 반사막과 동일 공정으로 형성되기 위해 양호한 반사성 금속막제인 것을 특징으로 하는 보텀 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  61. 기판상에 패턴화하여 배열된, 그리고 게이트 절연막상에 상하로 밀접하게 형성된 상부 게이트 전극과 하부 게이트 전극으로 이루어지는 게이트 전극을 구비하는 탑 게이트형의 반도체 소자에 있어서,
    상기 상부 게이트 전극 또는 하부 게이트 전극 중 일방은,
    예컨대 Cu, Al, Ag, Au 등의 저저항 금속 재료를 사용함으로써, 전기 비저항이 5Ωㆍ㎝ 이하의 저저항 전극이고,
    상기 타방의 하부 게이트 전극 또는 상기 게이트 전극은,
    예컨대 W, Mo, Co, Ta, Au, Nb, Ag 등의 밀도 8 이상의 고밀도 금속 재료 또는 Zr이나 Ti나 Ti계 금속 등의 수소 흡착성 금속을 사용함으로써, 불순물 주입시에 주입되는 수소 이온의 마스크 능력이 뛰어난 고(高) 마스크 전극인 것을 특징으로 하는 탑 게이트형의 반도체 소자.
  62. 제 61 항에 있어서,
    소스 전극 및 드레인 전극은,
    그 반도체층과의 접촉부에 실리사이드층과,
    상기 실리사이드층 상부의 실리사이드 형성 금속층을 구비하고 있는 것을 특징으로 하는 탑 게이트형의 반도체소자.
  63. 제 61 항 또는 제 62 항에 있어서,
    상기 게이트 절연층은,
    상기 상부 및 하부의 게이트 전극 바로 아래 또는 이것에 부가된 그 근방과 그 다른 부분에서 다른 시기에 형성된 것인 것을 특징으로 하는 탑 게이트형의 반도체 소자.
  64. 기판상에 패턴화하여 배열된, 그리고 게이트 절연막상에 상하에 밀접하게 형성된 상부 게이트 전극과 하부 게이트 전극으로 이루어지는 게이트 전극을 구비하는 탑 게이트형의 LDD 구조의 반도체 소자에 있어서,
    상기 상부 게이트 전극 또는 하부 게이트 전극 중 일방은,
    예컨대 Cu, Al, Ag, Au 등의 저저항 금속 재료를 사용함으로써 전기 비저항이 5Ωㆍ㎝ 이하의 저저항 전극이고,
    상기 타방의 하부 게이트 전극 또는 상기 게이트 전극은,
    예컨대 W, Mo, Co, Ta, Au, Nb, Ag 등의 밀도 8 이상의 고밀도 금속 재료 또는 Zr이나 Ti나 Ti계 금속 등의 수소 흡착성 금속을 사용함으로써, 불순물 주입시에 주입되는 수소 이온의 마스크 능력이 뛰어난 고(高) 마스크 전극인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  65. 제 64 항에 있어서,
    소스 전극 및 드레인 전극은,
    그 반도체층과의 접촉부에 실리사이드층과,
    상기 실리사이드층 상부의 실리사이드 형성 금속층을 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  66. 제 64 항 또는 제 65 항에 있어서,
    상기 게이트 절연층은,
    상기 상부 및 하부의 게이트 전극 바로 아래 또는 이것에 부가된 그 근방과 그 외의 부분에서 다른 시기에 형성된 것인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 반도체 소자.
  67. 화소부와 그 주변의 구동 회로부가 일체로 형성된 기판과 같이, 기판상의 위치에 의해 LDD형 TFT에 요구되는 특성이 다르기 때문에, 상기 요구된 특성에 따른 LDD형 TFT를 장비(裝備)하기 위해,
    기판상의 일부 영역은, 상부 게이트 전극과, 소스 전극측, 드레인 전극측 중 적어도 일방의 측부가 상기 상부 게이트 전극보다 돌출되고, 또한 상기 상부 게이트 전극에 밀접하게 형성된 하부 게이트 전극으로 이루어지든지, 반대로, 하부 게이트 전극과, 소스 전극측, 드레인 전극측 중 적어도 일방의 측부가 상기 하부 게이트 전극보다 돌출되고, 또한 상기 상부 게이트 전극에 밀접하게 형성된 상부 게이트 전극으로 이루어지는 2단 구조 게이트 전극과,
    상기 상부 게이트 전극과 하부 전극의 바로 아래의 채널 영역과 상기 상부 전극 또는 하부 전극의 돌출부의 바로 아래의 LDD 영역과 상기 상부 게이트 전극 및 하부 전극으로 덮여져 있지 않은 소스 영역 및 드레인 영역을 구비하는 반도체부를 구비하고,
    기판상의 다른 영역 또는 다른 일부 영역은,
    상부의 게이트 전극과 상기 상부 게이트 전극에 밀접하게 형성된 하부 게이트 전극으로 이루어지는, 그리고 상하 어떤 게이트 전극도 돌출부를 구비하지 않는 2단의 주상(柱狀)의 게이트 전극으로 이루어지든지, 단일의 게이트 전극으로 이루어지는 불순물 주입시 완전 마스크 겸용 게이트 전극과,
    상기 불순물 주입시 완전 마스크 겸용 게이트 전극 바로 아래의 채널 영역과, 상기 채널 영역의 소스 전극측, 드레인 전극측 중 적어도 일방의 측부의 LDD 영역과, 그들 양 영역 양단의 소스 영역 및 드레인 영역을 구비하는 반도체부를 구비하고 있는 것을 특징으로 하는 기판.
  68. 제 67 항에 있어서,
    상기 기판은,
    액정 표시 장치용의 TFT 어레이 기판이고,
    상기 화소부에 형성된 LDD형 TFT는,
    상기 상부 게이트 전극 또는 하부 게이트 전극 중 일방은,
    예컨대 Cu, Al, Ag, Au 등의 저저항 금속 재료를 사용함으로써, 전기 비저항이 5Ωㆍ㎝ 이하의 저저항 전극이고,
    상기 타방의 하부 게이트 전극 또는 상기 게이트 전극은,
    예컨대 W, Mo, Co, Ta, Au, Nb, Ag 등의 밀도 8 이상의 고밀도 금속 재료 또는 수소와의 결합력이 강한 Zr이나 Ti나 Ti계 금속을 사용함으로써, 불순물 주입시에 주입되는 수소 이온의 마스크 능력이 뛰어난 고(高) 마스크 전극인 것을 특징으로 하는 기판.
  69. 실리사이드 또는 실리사이드층을 구비하는 다층 구조로 이루어지는 게이트 전극을 구비하는 보텀 게이트형 반도체.
  70. 기판상에 패턴화하여 배열된 탑 게이트형의 LDD 구조를 구비하는 박막 반도체 소자의 제조 방법에 있어서,
    기판상의 패턴화된 반도체층의 상부에 형성된 게이트 절연막상에 소정 형상의 게이트 전극을 형성하는 게이트 전극 형성 단계와,
    상기 형성된 게이트 전극을 이용하여, 그 소스 전극측과 드레인 전극측 중 적어도 일방의 단에 상기 게이트 절연막 제거시에 에칭 마스크로 되는 측부를 게이트 전극에 밀접하게 형성하는 에칭 마스크 형성 단계와,
    상기 형성된 게이트 전극과 그 측부 에칭 마스크를 에칭 마스크로서 사용하여 그들의 직하부를 제외한 게이트 절연막을 일단 제거하는 게이트 절연막 제거 단계와,
    상기 게이트 전극과 그 하방부에 존재하는 게이트 절연막 또는 그들에 부가하여 게이트 전극의 측부의 에칭 마스크를 마스크로 하여 불순물을 주입하는 주입 단계와,
    제거한 부분의 게이트 절연막을 재차 형성하는 게이트 절연막 재생 단계를 구비하고 있는 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
  71. 제 70 항에 있어서,
    상기 에칭 마스크 형성 단계는,
    게이트 전극을 일방의 전극으로 하여 소정의 금속을 도금에 의해 부착시키는 도금 이용 에칭 마스크 형성 단계인 것을 특징으로 하는 탑 게이트형의 LDD 구조의 박막 반도체 소자의 제조 방법.
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