WO1995025346A1 - Elektrische verbindungen in hochdichter rasteranordnung - Google Patents

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Klaus Buschick
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Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
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Definitions

  • the invention relates to electrical connections between two interfaces, the electrical connections being arranged in a connecting element in high density.
  • Such connections function, in particular when a connection element is embedded in substrate materials of microelectronics, as vertical vias in large numbers and densities.
  • the proven thin-film techniques from IC production have been adapted for the production of high-density, multi-layer wiring systems for multi-chip modules.
  • Three-dimensional packaging techniques have been developed in recent years to reduce the line paths between the IC components for the fastest signal processing with reduced power consumption.
  • a real vertical integration requires electrical connections or plated-through holes of generally large numbers and high density through the IC components or the carrier substrates. Such vias are provided by the invention.
  • stacking technology for multi-chip modules or IC components as well as three-dimensional system integration (vertical integration), the construction of massively parallel computer systems, the construction of an artificial retina and the construction of a to call electronic eye.
  • the prior art includes the galvanization or chemical metallization of substrate bores for producing electrical connections or plated-through holes through substrate materials of microelectronics.
  • through-plating is primarily produced by electroplating substrate bores using previously customary methods from printed circuit board production.
  • the wall of the borehole is conditioned in a catalytic step with germs containing metal or noble metal, so that subsequently an electroless metallization in a copper electrolyte is possible.
  • Drill holes larger than 100 ⁇ m in diameter cause rough deviations in a high-density wiring grid, which is characterized by small conductor track widths (typically approx. 20 ⁇ m - 30 ⁇ m) and center distances (typically approx. 50 ⁇ m - 75 ⁇ m)
  • a large number of plated-through holes of about 500 ⁇ m take up a much too large substrate area, which is not available in the case of maximum integration.
  • the boreholes are always only provided with a metal sleeve, so that the remaining openings in the substrates also support further thin-film processing make the application of liquid resists considerably more difficult.
  • the plated-through holes presented in DE 37 42 669 are electrically conductive connections between two wiring layers of a thin-film structure above an IC component.
  • Contact metallizations are applied to a layer of a semiconductor chip at the locations provided for the formation of plated-through holes.
  • these contact metallizations are provided with electrically conductive metal columns that taper upwards.
  • the result is so-called filled vias, the can bridge a few ⁇ m height difference within the thin-film wiring and be manufactured in order to achieve planar wiring.
  • the special shape of the metal columns ensures that no gaps form between the metal columns and the dielectric. A planar surface is created in which the narrow ends of the metal columns lie.
  • small aluminum bumps are generated by structuring an applied aluminum layer in accordance with a field of plated-through holes to be created on the surface of a horizontally mounted n-conducting silicon wafer. Then the substrate with the aluminum bumps is heated so strongly that the aluminum bumps melt due to a vertical temperature gradient and migrate through the silicon wafer on its underside (so-called aluminum thermomigration). This results in electrically conductive p-type through-contact channels through the silicon wafer, which are electrically insulated from one another. The process is favored by heavily thinned wafer material, which, however, causes considerable handling effort. This process technology is therefore limited to a few IC manufacturers.
  • the invention is based on the object of providing electrical connections or plated-through holes at precisely predeterminable mutual distances and angular positions, in large numbers and with high spatial density, in particular as vertical plated-through holes through substrate materials of microelectronics are designed in such a way that their signal transmission quality reaches the standard of conventional horizontal conductor tracks. It is a further object of the invention to provide a method for producing such electrical connections.
  • An inventive solution to this problem consists in electrically conductive connecting wires of a connecting element according to the characterizing features of claim 1 and a method for producing a connecting element according to claim 14. Preferred further developments are listed in the subclaims.
  • the electrical connections or plated-through holes are combined in a connection or plated-through element according to the invention. They are electrically insulated from one another and connect a first surface to a second surface of a connecting element.
  • the electrical connecting wires are preferably firstly low-resistance and secondly have high aspect ratios, ie the ratio of connecting wire length to connecting wire width assumes high values.
  • the spacing between adjacent wires can be made so small (down to the ⁇ m range) that with external dimensions of a via element in the mm range, this provides a large number of electrical connecting wires.
  • the cross-sections of the wires or conductor tracks and their respective spacing and angular positions, the conductor track patterns, are formed on the surfaces of a connecting element in such a way that adaptation to the subsequent wiring pattern is possible seamlessly.
  • Proven methods and processes from thin-film technology are preferably used to produce connections according to the invention in a connecting element.
  • connection or through-contact elements are inserted into recesses or openings in substrate materials (e.g. ceramic, silicon, glass, plastic) using planar joining technology with the optical adjustment of a placement device.
  • substrate materials e.g. ceramic, silicon, glass, plastic
  • this adjusted insertion which can be carried out with various modified wafer testers with comparatively little effort, can be carried out with a device-specific accuracy of approximately 2 ⁇ m. This is necessary an undos the Le 'rterbahn- pattern of fürheft istsettis seamlessly to later be able to adjust the horizontal wiring pattern.
  • This compatibility of the wiring grid on the horizontal and vertical level is also a prerequisite for high-density 3D integration in microelectronic system structures.
  • a through-contact element After successful insertion and alignment of a through-contact element according to the invention, its position relative to the substrate material is fixed in a permanently stable manner. This is advantageously carried out by a method in which, in addition to fixing a via element, also the gaps between the substrate material and the via element are filled.
  • the subsequent, double-sided processing of the substrate in conventional thin-film technology is in no way impaired by the planar joining technique for embedding one or more through-contact elements in the substrate.
  • a polymeric dielectric layer is preferably first applied to the front and / or back of the substrate, on which the further wiring is only then carried out.
  • the desired large number of vertical electrical connections can be made available by installing prefabricated, miniaturized through-contact elements in substrate materials using planar joining technology.
  • the separation of the manufacture and the use in one area of application frees one from the difficult and restricted manufacture of conventional vertical plated-through holes and, in particular, the mature thin-film technology can be used in horizontal process control for the manufacture of the vertical feed-through conductor tracks.
  • the conductor tracks in a through-contacting element according to the invention which are the later vertical connections in a three-dimensional structure, can be produced with the same process steps and accuracy requirements as for conventional horizontal conductor tracks.
  • suitable geometric dimensions e.g.
  • the vertical conductor tracks and / or the use of certain materials, for.
  • the electrical properties of the vertical conductors z. B. capacity ( ⁇ ag), inductance (sbelag), resistivity, Wellenwi ⁇ resistor) ent ⁇ r .öchend selectively adjust the requirements. For example, very low-resistance connections can be made. The same applies, for example, to mastering the problem of crosstalk of electrical lines or conductor tracks.
  • Au conductor tracks in a connecting element meet the wiring requirements due to their high current carrying capacity and high conductivity, even with long cable routes.
  • the vertical connecting conductor tracks of a plated-through element can bridge entire substrate thicknesses in the mm range, and this while maintaining a high signal quality.
  • the large lengths that can be achieved are expressed in the interconnects according to the invention of a via element even in very high aspect ratios (ratio of height to width of an interconnect) that cannot be achieved with conventionally produced plated-through holes.
  • materials and / or production technologies can also be used which, for. B. are different from the substrate material and the technology for producing an integrated circuit.
  • Through-contact elements according to the invention as independent components also enable quasi-equal front and back processing on the substrate with embedded via elements and other IC components.
  • the surfaces of the through-contacting elements which coincide with the front side of the substrate and the back side of the substrate, are automatically flat due to the manufacture (for example sawing the wafer) or for the process (for example grinding and polishing processes).
  • very narrow conductor tracks can also be laid in a horizontal plane on the substrate front and the substrate back, a necessary prerequisite for high-density 3D integration.
  • the vertical integration according to the invention is a pure packaging technology.
  • the comparatively low technological effort enables system implementation at a large number of packaging companies.
  • the system yield can be increased considerably, and adaptation to different applications can be carried out without great effort.
  • Via elements according to the invention can be used advantageously not only at the substrate level, but also at the chip level. If, for example, in the production of integrated circuits (ICs, ASICs), there is enough space in the layout for the subsequent embedding of through-contacting elements according to the invention, it is possible to provide chips with a large number of electrical through-contacts without any intervention in the IC production technology. This enables vertical direct stacking of IC components. For example, very compact memory units can be produced on the board surface with the smallest space requirement, which despite the vertical direct stacking also have no deterioration in access times, since short signal transit times can be realized in the vertical conductor tracks of the through-contacting elements according to the invention.
  • Figure 1.a Silicon wafer with thin-film metallization on both sides
  • Figure 1.b embodiment of a plated-through element
  • FIG. 2 scanning electron microscope images of a via element
  • Figure 3.a Inserting a via element in a
  • Figure 4.a Cross section through a ceramic substrate with an embedded through-contact element with hardened epoxy potting compound
  • FIG. 4.b Measured height profile of an embedded, protruding via element with casting compound redundancy after the casting compound has hardened
  • Figure 5.a Through contact element embedded in Al2 ⁇ 3 ceramic substrate Figure 5.b: Enlargement of the embedded via element from Figure 5.a.
  • Figures 6.a, 6.b, 6.c Embedding technology for 3D integration with front
  • FIGS. 7.a, 7.b Embedding technology for 3D integration with backside processing
  • Figure 8.a Enlarged section of the back of the substrate with an embedded through-contact element after carried out backside planarization with grinding and polishing processes
  • Figure 8.b Measured height profile of the polymer layer applied to the back of the substrate along the local axis: via element-via opening-joining area (sealing compound) -substrate
  • a via element is preferably produced on the basis of silicon wafers (1) which are coated on both sides with an insulating polymer dielectric (2) (see FIG. 1 a and 1 b).
  • Straight, parallel conductor strips (3) are applied as connecting wires by thin film processing on both sides of a silicon wafer and provided with a passivation layer (4).
  • a silicon wafer is cut into strips orthogonally to this metallization (FIG. 1 a), standard wafer saws permitting high-precision cuts along the respective sawing tracks (5).
  • individual through-contact element strips can be broken down into smaller through-contact elements parallel to the conductor tracks (saw marks (6) in FIG. 1.a).
  • FIG. 1b shows the silicon carrier material (7), the polymer dielectric (2) applied to the silicon carrier material on both sides, the almost rectangular cross sections of the conductor strip (3) and the passivation layers (4) applied on both sides.
  • the height (H) of a through-contact element is given by the distance between two adjacent saw marks (5), which run orthogonally to the lertering strips. The distance between adjacent saw marks, which lie parallel to the conductor track strips (6), determines the length (L) of a via element.
  • the remaining third dimension perpendicular to the height and length of a through-contact element which is cuboid in this embodiment is referred to as the width (B) of a via element. This width corresponds essentially to the thickness of the silicon carrier material.
  • 1.c, 1.d and 1.e show the dimensions of a further exemplary embodiment of a lead-through element with silicon as the carrier material.
  • FIG. 1.c shows the dimensions of a further exemplary embodiment of a lead-through element with silicon as the carrier material.
  • FIG. 1.c shows several thin-film conductor tracks (3) with a width of approx. 20 ⁇ m, the mutual (grid) spacing of which is approx. 50 ⁇ m and their respective lengths of 635 ⁇ m correspond to the height of the via element .
  • the aspect ratio of a conductor track is 635 ⁇ m / 20 ⁇ m 30.
  • the cross section of the via element (FIG.
  • FIG. 1 shows the 500 ⁇ m thick silicon carrier material (7) and that on both sides of the silicon carrier material in a polymer -Dielectric embedded thin-film conductor tracks in a 50 ⁇ m grid.
  • the layer sequence of silicon carrier material (thickness 500 ⁇ m) (7), polymer insulation layer (thickness approx. 20 ⁇ m) (2), conductor strip (thickness or height approx. 20 ⁇ m) ) (3). and polymer passivation layer (thickness approx. 10 ⁇ m) (4) is clearly shown.
  • a suitable material for the insulation or passivation layer is, for example, polyimide.
  • FIG. 3.a shows the slide (9) together with a spacer (10) and the alignment optics (11) of a modified wafer tester.
  • the reference plane for the surface-flush insertion of a via element or generally an IC component in the ceramic substrate is specified or fixed by means of a transparent adhesive film (14) with a thickness of approx. 65 ⁇ m.
  • a transparent adhesive film (14) with a thickness of approx. 65 ⁇ m.
  • Such a through-contacting element (15) which is inserted, aligned and fixed with the adhesive film is shown in FIG. 3.a.
  • a temperature-resistant, preferably ceramic-filled epoxy casting compound (16) is used to fill the remaining gaps (FIG. 3.b) from a micro-dispenser System (17) is used.
  • the through-contacting element (15) is permanently fixed in its position in a planar manner with respect to the substrate front surface.
  • the embedded via element (15) shows a slight protrusion (18) of approx. 10 ⁇ m - 50 ⁇ m compared to the surface of the back of the substrate (schematic: FIG. 4.a, measured: FIG. 4.b).
  • the potting compound (16) is metered redundantly, so that not only is the adhesive joint completely filled, but also adjacent areas of the via element or the substrate (8) are covered by it. In one or more grinding and polishing steps, applied to the back of the substrate, the potting compound redundancy (19) and the excess (18) of the via element are removed.
  • the large substrate surface or the hardness of the ceramic substrate serves as an automatic polishing stop, so that no additional end point detection is necessary.
  • FIG. 4.b shows the height profile measurement of the surface of an embedded via element with a projection (18) and casting compound redundancy (19).
  • the protrusion of the via element is approximately 45 ⁇ m, while the redundant casting compound exceeds the substrate back surface (20) by less than 80 ⁇ m.
  • Figure 4.c the height profile after the grinding and polishing process is shown in Figure 4.c.
  • the deviations of the through-contact element (18) and the casting compound redundancy (19) with respect to the substrate surface (20) could be reduced to less than 3.7 ⁇ m.
  • Figure 4.c also shows that the hardened casting compound has been removed so much that its surface is even below the substrate surface. This results from the lower hardness of the hardened casting compound compared to the silicon carrier material and the ceramic substrate.
  • powdered ceramic material can be added to the potting compound, for example.
  • FIG. 5.a shows a through-contacting element embedded in Al 2 O 3 ceramic (8) with a length of approx. 1 cm and a width of approx. 0.6 mm.
  • the laser-cut opening had dimensions from approximately 1 mm to 12 mm.
  • the remaining gaps between the via element and the Al2O3 ceramic are filled with hardened epoxy potting compound (16).
  • the through-contacting element contains a total of 400 strip conductors with a length of 1 cm.
  • the cross-section (approx. 20 ⁇ m x 20 ⁇ m) of the vertical conductor tracks (3) is clearly visible in the enlargement in FIG. 5.b.
  • FIG. 6.a shows a silicon IC component (21) embedded in a ceramic substrate (8) and an embedded silicon via element (7), the adhesive joints (16) filled with epoxy potting compound, the polymer insulation (2, 4) and the conductor strip (3) of the silicon via element are specially marked.
  • FIG. 6.b shows structured via openings (23) in the polymer dielectric layer (22).
  • a polymer layer causes a slight planarization of the underlying topography. With sufficiently small unevenness (lateral ⁇ 20 ⁇ m), a degree of planarization of up to 50% can be achieved depending on the polymer. Long-wave bumps (lateral> 100 ⁇ m) are traced by the polymer layer (consequence: constant layer thickness in the coating process) and remain as deviations from the substrate level.
  • the polymer layer serves to produce a uniform liability basis for the wiring.
  • the wiring is decoupled from the critical joining area, which would otherwise exert additional stress on the narrow conductor tracks under thermal stress.
  • the homogeneous polymeric basis with a uniform coefficient of thermal expansion is a prerequisite for the reliability of the thin-film wiring.
  • the polymer layers give the possibility of creating a material environment for the conductor tracks which is characterized by a uniform, homogeneous dielectric constant.
  • the conductor tracks are surrounded by a uniform dielectric constant instead of experiencing material jumps in the embedding area.
  • the conductor tracks (24) electroplated onto the polymer layer (22) are illustrated in a first metallization layer and the vertical calender interconnects (3) of the via element marked from the front to the back of the ceramic substrate.
  • a polymeric dielectric layer can be dispensed with on the back of the substrate.
  • the metallic conductor tracks (25) are applied directly to the planarized substrate rear surface (FIG. 7.a). Steps in the topography of an embedding substrate (through-contact element or substrate edge in the joining area) are less critical for ductile, metallic conductor tracks than for a deposited polymer layer. If the layer thickness for a deposited polymer layer were smaller than the step height, cracks would occur in the polymer during the cure process, which would then no longer be able to follow the course of the step. Permissible step heights in this regard should be less than approximately 10 ⁇ m.
  • galvanized contact bumps (27) are formed on the back of the ceramic substrate in addition to the polymer dielectric (26) applied to the conductor tracks (25).
  • the cross-section of the vertically embedded conductor tracks (3) or connecting wires is therefore directly connected to the thin-film wiring at the horizontal module level.
  • identical contact fields are formed both on the front and on the rear of the module for the purpose of contacting the modules with one another in a stack arrangement.
  • the height of a via element is selected so that it corresponds exactly to the thickness of the substrate, in which the via element is used so that the planarity of the substrate is retained. Grinding and polishing steps to planarize the back of the substrate as a result of the embedded via element are no longer necessary in this embodiment.
  • a polymer layer is also applied (28) and structured on the back of the substrate after embedding one or more through-contact elements and possibly further IC components and, if appropriate, grinding and polishing steps.
  • FIG. 8.a shows an enlarged top view, the via openings (29) being approximately 30 ⁇ m ⁇ 30 ⁇ m and the Au conductor tracks being approximately 20 ⁇ m ⁇ 50 ⁇ m.
  • a relative height profile of the polymer layer surface (surface profilometer scan) recorded along the line A ⁇ B (see FIG. 8.a) is shown in FIG. 8.b.
  • the location coordinate (in ⁇ m) is plotted on the abscissa, while the ordinate (in ⁇ m) indicates the associated relative height of the polymer layer, the reference point being set at 0 ⁇ m on the polymer surface above the substrate area.
  • the polymer layer deviations in the joining area and in the area of the via element are less than 3 ⁇ m.

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Abstract

Die Erfindung beschreibt elektrische Verbindungen, die in einem Verbindungs- bzw. Durchkontaktierungselement zusammengefaßt sind und die in hoher Anzahl und hoher Dichte herstellbar sind, wozu vorzugsweise Verfahren aus der Dünnfilmtechnik eingesetzt werden. Die steigende 3D-Integration mikroelektronischer Aufbauten verlangt insbesondere für Durchkontaktierungen durch Substratmaterialien der Mikroelektronik nach vertikalen, elektrischen Verbindungen in großer Anzahl auf kleinstem Raum und mit guter Signalübertragungsqualität. Dies wird durch die Einbettung vorgefertigter, miniaturisierter, erfindungsgemäßer Durchkontaktierungselemente, welche die geforderte große Anzahl elektrischer Vertikalverbindungen zur Verfügung stellen, in verschiedenste Substratmaterialien erreicht. Mit der Erfindung erreichen die elektrischen Vertikalverbindungen die hohe Qualität üblicher, horizontaler Leiterbahnen. Die Einbettung erfindungsgemäßer Durchkontaktierungselemente mittels planarer Fügertechnik in Substratmaterialien ist eine einfache Packaging-Technik, die auch von kleineren Unternehmen durchgeführt werden kann.

Description

BESCHREIBUNG
ELEKTRISCHE VERBINDUNGEN IN HOCHDICHTER RASTERAN¬ ORDNUNG
Technisches Gebiet
Die Erfindung betrifft elektrische Verbindungen zweier Grenzflächen, wobei die elektrischen Verbindungen in einem Verbindungselement in hoher Dichte an¬ geordnet sind. Solche Verbindungen fungieren insbesondere bei Einbettung eines Verbindungselementes in Substratmaterialien der Mikroelektronik als verti¬ kale Durchkontaktierungen in hoher Anzahl und Dichte.
Die Aufbau- und Verbindungstechnik (Packaging) in der Mikroelektronik sucht nach Möglichkeiten zur Steigerung der Integrationsdichte mit minimalen Verbindungslängen bei gleichzeitiger Steigerung der Systemkomplexität. Die Herstellung komplexer elektronischer Systeme erfolgt bisher überwiegend auf PCB-Basis (Printed-Circuit-Board) durch SMT-Bestückung (Surface-Mounted- Technique) mit Bauteilen in Einzelgehäusen zur Lotmontage. Diese Standard- Aufbautechnik beinhaltet Bauteile für grobe Anschlußraster, beansprucht eine große Boardfläche und lange Signalwege. Neben der monolithischen Integration gewinnt zukünftig eine leistungsfähige, ökonomische Hybridintegration zuneh¬ mend an Bedeutung. Dafür müssen Hybridverfahren verfügbar sein, die es ge¬ statten, die Leistungsfähigkeit moderner IC(lntegrated -Circuit)-Komponenten voll auszuschöpfen. Für die Hybridintegration in Form von technisch hochwerti¬ gen Multi-Chip-Modulen (MCM) zumeist auf Keramiksubstraten werden wachsende Marktanteile in diversen Anwendungsbereichen prognostiziert. Zur Herstellung hochdichter, mehrlagiger Verdrahtungssysteme von Multi-Chip-Mo¬ dulen wurden die bewährten Dünnfilm-Techniken aus der IC-Herstellung adaptiert. Dreidimensionale Packaging Techniken sind in den letzten Jahren entwickelt worden zur Reduzierung der Leitungswege zwischen den IC-Komponenten für schnellste Signalverarbeitung mit reduzierter Leistungsaufnahme. Eine echte Vertikalintegration erfordert elektrische Verbindungen bzw. Durchkontaktierun¬ gen von im allgemeinen großer Anzahl und hoher Dichte durch die IC-Kompo¬ nenten oder die Trägersubstrate. Solche Durchkontaktierungen werden durch die Erfindung bereitgestellt.
Neben den Anwendungsgebieten der Aufbau- und Verbindungstechnik, der Stapeltechnik für Multi-Chip-Module bzw. IC-Komponenten sowie der dreidi¬ mensionalen Systemintegration (Vertikalintegration) sind vor allem noch der Aufbau massiv paralleler Rechnersysteme, der Aufbau einer künstlichen Retina und der Aufbau eines elektronischen Auges zu nennen.
Stand der Technik
Der Stand der Technik umfaßt die Galvanisierung oder chemische Metallisierung von Substratbohrungen zur Erzeugung von elektrischen Verbindungen bzw. Durchkontaktierungen durch Substratmaterialien der Mikroelektronik. Dabei werden nach bisher üblichen Verfahren aus der Leiterplattenfertigung in erster Linie Durchkontaktierungen durch Galvanisierung von Substratbohrungen her¬ gestellt. Die Wandung des Bohrlochs wird in einem Katalyseschritt mit metall- bzw. edelmetallhaltigen Keimen konditioniert, so daß anschließend eine außenstromlose Metallisierung in einem Kupferelektrolyt möglich ist.
Neben dieser konventionellen Durchkontaktierung sind Vorbehandlungen mit leitfähigen Polymeren bekannt, die eine direkte elektrolytische Metallab- scheidung auf der Bohrlochwandung ermöglichen (Hupe, J.; Kronenberg, W.: "Neue Verfahren zur Durchkontaktierung von Lβiterplatten-Direktmetallisierungs- technologie-" Blasberg-Mitteilungen Nr. 9, Nov. (1989) Ed.: Blasberg Oberflä¬ chentechnik GmbH, Postfach 130251, 5650 Solingen 11 ). Dabei wird ohne um¬ weltbelastende Komplexbildner und Reduktionsmittel gearbeitet und die Prozeßzeit verringert. Beiden Verfahren gemeinsam ist ein gewisser Mindestdurchmesser der Bohrlöcher, der auch durch Anwendung von Laserbohrungen nicht unter etwa 100 μm machbar ist (Schaefer, D. A.; Eden, R. C; Moravec, T. J.: The Role of diamond Substrates in 3-D MCMs"). Bohrlöcher größer als 100 μm Durchmesser verursachen grobe Abweichungen in einem hochdichten Verdrahtungsraster, das durch geringe Leiterbahnbreiten (typisch ca. 20 μm - 30 μm) und Mittenab¬ stände (typisch ca. 50 μm - 75 μm) charakterisiert ist. Bei Loch-Mittenabständen von ca. 500 μm beanspruchen Durchkontaktierungen in großer Anzahl eine viel zu große Substratfläche, die im Fall der Höchstintegration nicht zur Verfügung steht. Die Bohrlöcher sind stets nur mit einer Metallhülse versehen, so daß die verbleibenden Öffnungen in den Substraten die weitere Dünnfilm-Prozessierung mit dem Auftragen flüssiger Resiste erheblich erschweren.
Neben den zuvor genannten Nachteilen bekannter elektrischer Durchkontaktie¬ rungen stößt die ebene Integration beim Aufbau mikroelektronischer Systeme an systemspezifische Grenzen, denn die Vergrößerung der Boardfläche verlängert Leitungs- und Signalwege und führt so auch zu Ausbeute-Problemen. Eine wei¬ tere Steigerung der Integrationsdichte mit minimalen Verbindungslängen ist nur durch dreidimensionalen Systemaufbau möglich, wofür in vertikaler Integra¬ tionsrichtung eine ausreichende Verbindungs- bzw. Verdrahtungskapazität er¬ stellt werden muß. Herkömmliche Board-Technologie mit galvanisierten Durchkontaktierungslöchern ist, wie oben dargelegt, in der Dichte der Kontakte sehr beschränkt und kann deshalb eine hohe Anzahl vertikaler Verbindungen auf kleinstem Raum nicht zur Verfügung stellen. Dadurch ergeben sich zudem erhebliche Anpassungsprobleme zum Raster der Dünnfilm-Metallisierung auf horizontaler Ebene.
Die in der DE 37 42 669 vorgestellten Durchkontaktierungen sind elektrisch leit¬ fähige Verbindungen zwischen zwei Verdrahtungslagen eines Dünnfilm-Aufbaus über einem IC-Bauteil. Es werden auf einer Schicht eines Halbleiterchips Kontaktmetallisierungen an den für die Ausbildung von Durchkontaktierungen vorgesehenen Stellen aufgebracht. Diese Kontaktmetallisierungen werden in weiteren Schritten mit sich nach oben verjüngenden, elektrisch leitfähigen Metallsäulen versehen. Es entstehen im Ergebnis sogenannte gefüllte Vias, die innerhalb der Dünnfiimverdrahtung wenige μm Höhendifferenz überbrücken können und hergestellt werden, um eine planare Verdrahtung zu erreichen. Durch die spezielle Form der Metallsäulen wird erreicht, daß sich zwischen den Metallsäulen und dem Dielektrikum keine Spalte ausbilden. Es entsteht eine planare Fläche, in der die schmalen Enden der Metallsäulen liegen. Von Nachteil ist, daß sowohl die substraktiv hergestellten Metallsäulen als auch die CVD- abgeschiedene Dielektrikumsschicht in ihrer Schichtdicke auf wenige μm beschränkt sind. Die zwangsläufig unterschiedlichen Größen der Kontaktflächen der Metallsäulen auf der Halbleiterschicht und an ihrem schmalen Ende läßt eine höchstmögliche 3D-lntegration nicht zu.
Bei einem weiteren Verfahren zur Herstellung von Durchkontaktierungen durch ein Substratmaterial werden entsprechend einem anzulegenden Feld von Durchkontaktierungen auf der Oberfläche eines horizontal gelagerten n-leiten- den Silizium-Wafers kleine Aluminiumhöcker durch Strukturierung einer aufge¬ brachten Aluminiumschicht erzeugt. Dann wird das Substrat mit den Aluminium¬ höckern so stark erhitzt, daß zufolge eines vertikalen Temperaturgradienten die Aluminiumhöcker schmelzen und durch den Silizium-Wafer auf dessen Un¬ terseite hindurchwandern (sogenannte Aluminium-Thermomigration). Es entstehen so elektrisch leitfähige p-dotierte Durchkontaktierungskanäle durch den Silizium-Wafer, die elektrisch voneinander isoliert sind. Begünstigt wird das Verfahren durch stark gedünntes Wafermaterial, das allerdings erheblichen Handling-Aufwand verursacht. Deshalb ist diese Verfahrenstechnik auf die we¬ nigen IC-Hersteller beschränkt. Von großem Nachteil ist der Umstand, daß die Leitfähigkeit der p-dotierten Durchkontaktierungskanäle ca. sieben Zehnerpo¬ tenzen unter der Leitfähigkeit metallischer Durchkontaktierungen liegt. Über das mögliche Rastermaß der p-leitenden Kanäle werden keine Angaben gemacht. Nachteilig sind weiterhin die hohe anzuwendende Temperatur und die Unmöglichkeit das geometrische Profil der Durchkontaktierungskanäle, insbesondere auf der Unterseite des Substrates, im voraus genau festzulegen. Denn je nach den Prozeßbedingungen und dem Grad der Isotropie des Substrates suchen sich die Aluminiumhöcker auf der Substratoberfläche ihren eigenen Weg durch den Silizium-Wafer mit der zusätzlichen Folge lokal unterschiedlicher Eigenschaften der Durchkontaktierungskanäle. Die nicht ge- gebene Maßhaltigkeit der Durchkontaktierungskanäle auf der Substratunterseite erschwert eine weitere Prozessierung auf dieser Seite in erheblichem Maße, da zusätzliche Prozeßschritte zur Feststellung der genauen Lage und Größe der Durchkontaktierungsflächen auf der Substratunterseite notwendig sind. Verzichtet man darauf, so können die herstellungsbedingten geometrischen Toleranzen der Durchkontaktierungsflächen auf der Substratunterseite beispielsweise durch entsprechend größere Leiterbahnen kompensiert werden, jedoch mit der Folge, daß eine maximal hohe 3D-lntegration nicht mehr gegeben ist. Herstellungsbedingte Toleranzen in den elektrischen Eigenschaften der Durchkontaktierungskanäle können entweder gar nicht oder nur mit erhebli¬ chem, nicht vertretbarem Aufwand und dann auch nur in kleinerem Umfang aus¬ geglichen werden (Little, M. J.; Grinberg, J.: The 3-D Computer: An integrated Stack of WSI wafers" in "Wafer-Scale Integration" E. Swartzlander, Ed.: 1989, Kluwer Academic Publishers, Boston, p. 253-317 und Heuberger, A. (Hrsg.); Mi- kromechanik, 1989, Springer-Verlag, Berlin, Kapitel 3.4.2).
Darstellung der Erfindung
Ausgehend von dem oben dargelegten Stand der Technik, liegt der Erfindung die Aufgabe zugrunde, elektrische Verbindungen bzw. Durchkontaktierungen in genau vorausbestimmbaren gegenseitigen Abständen und Winkellagen, in gro¬ ßer Anzahl und mit hoher räumlicher Dichte bereitzustellen, die insbesondere als vertikale Durchkontaktierungen durch Substratmaterialien der Mikroelektronik derart ausgebildet sind, daß ihre Signalübertragungsqualität den Standard übli¬ cher, horizontaler Leiterbahnen erreicht. Weiter ist es Aufgabe der Erfindung, ein Verfahren zur Herstellung solcher elektrischer Verbindungen anzugeben.
Eine erfindungsgemäße Lösung dieser Aufgabe besteht in elektrisch leitfähigen Verbindungsadern eines Verbindungselementes gemäß den kennzeichnenden Merkmalen des Anspruchs 1 und einem Verfahren zur Herstellung eines Verbin¬ dungselementes nach Anspruch 14. Bevorzugte Weiterbildungen sind in den Unteransprüchen aufgeführt. Die elektrischen Verbindungen bzw. Durchkontaktierungen (bzw. Adern oder Pole) sind in einem erfindungsgemäßen Verbindungs- bzw. Durchkontaktie- rungselement zusammengefaßt. Sie sind gegeneinander elektrisch isoliert und verbinden eine erste Oberfläche mit einer zweiten Oberfläche eines Verbin¬ dungselementes. Die elektrischen Verbindungsadern sind vorzugsweise erstens niederohmig und weisen zweitens hohe Aspektverhältnisse auf, d. h. daß das Verhältnis von Verbindungsaderlänge zu Verbindungsaderbreite hohe Werte annimmt. Vorteilhafterweise können die Abstände benachbarter Adern so klein gemacht werden (bis in μm-Bereich), daß bei Außenabmessungen eines Durchkontaktierungselementes im mm-Bereich, dieses eine Vielzahl elektrischer Verbindungsadern zur Verfügung stellt. Die Querschnitte der Adern bzw. Leiterbahnen und ihre jeweiligen Abstände und Winkellagen, die Leiter¬ bahnmuster, sind auf den Oberflächen eines Verbindungselementes so ausgebildet, daß die Anpassung an das spätere Verdrahtungsmuster nahtlos möglich ist. Zur Herstellung erfindungsgemäßer Verbindungen in einem Verbindungselement werden vorzugsweise bewährte Methoden und Verfahren aus der Dünnfilm-Technik benutzt.
Das Einsetzen von vorgefertigten, miniaturisierten Verbindungs- bzw. Durchkon- taktierungselementen in Aussparungen oder Öffnungen von Substratmaterialien (z. B. Keramik, Silizium, Glas, Kunststoff) mittels planarer Fügetechnik erfolgt unter optischer Justage eines Bestückungsgerätes. Bei geometrischen Abmes¬ sungen eines Verbindungselementes im Millimeterbereich ist dieses justierte Einsetzen, das mit diversen modifizierten Wafer-Testern mit vergleichsweise wenig Aufwand vorgenommen werden kann, mit einer gerätespezifischen Ge¬ nauigkeit von ca. 2 μm durchführbar. Notwendig ist dies, um die Le'rterbahn- muster eines Durchkontaktierungselementes nahtlos an die später anzulegen¬ den horizontalen Verdrahtungsmuster anpassen zu können. Diese Kompatibilität der Verdrahtungsraster auf horizontaler und vertikaler Ebene ist ferner Voraussetzung für eine hochdichte 3D-lntegration in mikroelektronischen Sy¬ stemaufbauten. Nach erfolgtem Einsetzen und Ausrichten eines erfin¬ dungsgemäßen Durchkontaktierungselementes wird dieses in seiner Lage zum Substratmaterial dauerstabil fixiert. Dies erfolgt vorteilhaft durch ein Verfahren, bei dem neben der Fixierung eines Durchkontaktierungselementes auch noch die Spalte zwischen Substratmaterial und Durchkontaktierungselement gefüllt werden. Die nachfolgende, beidseitige Prozessierung des Substrats in üblicher Dünnfilm-Technik wird durch die planare Fügetechnik zur Einbettung eines oder mehrerer Durchkontaktierungselemente in das Substrat in keiner Weise beein¬ trächtigt. Vorzugsweise wird nach der Einbettung von Durchkontaktierungs- elementen und gegebenenfalls noch anderen IC-Bauteilen zuerst eine polymere Dielektrikumsschicht auf die Front- und/oder Rückseite des Substrates auf¬ gebracht, auf der dann erst der weitere Verdrahtungsaufbau erfolgt.
Die wesentlichen Vorteile und Verbesserungen, die mit der Erfindung erreicht werden, werden nachfolgend beschrieben. Für die 3D-lntegration mikroelektro¬ nischer Aufbauten kann durch den Einbau von vorgefertigten, miniaturisierten Durchkontaktierungselementen in Substratmaterialien per planarer Fügetechnik die angestrebte, große Anzahl elektrischer Vertikalverbindungen zur Verfügung gestellt werden. Durch die Trennung der Herstellung und des Einsatzes in einem Anwendungsbereich ist man von der schwierigen und eingeschränkten Her¬ stellung herkömmlicher Vertikaldurchkontaktierungen befreit und kann insbesondere die ausgereifte Dünnfilm-Technik in horizontaler Prozeßführung zur Herstellung der vertikalen Durchführungsleiterbahnen einsetzen. Das be¬ deutet auch, daß die Leiterbahnen in einem erfindungsgemäßen Durch¬ kontaktierungselement, welche die späteren vertikalen Verbindungen in einem dreidimensionalen Aufbau sind, mit den gleichen Prozeßschritten und Genauig¬ keitsanforderungen wie für übliche horizontale Leiterbahnen hergestellt werden können. Insbesondere ist es möglich, durch die Wahl geeigneter geometrischer Abmessungen (z. B. Schichtdicke und Schichtbreite) der vertikalen Leiterbahnen und/oder den Einsatz bestimmter Materialien z. B. für Substrat und Leiterbah¬ nen vorzugsweise die elektrischen Eigenschaften der vertikalen Leiterbahnen (z. B. Kapazität(ε ag), lnduktivität(sbelag), spezifischer Widerstand, Wellenwi¬ derstand) entεr.öchend den Anforderungen gezielt einzustellen. Beispielsweise können sehr niederohmige Verbindungen hergestellt werden. Analoges gilt zum Beispiel auch für die Beherrschung des Problems des Nebensprechens elektrischer Leitungen oder Leiterbahnen. Insbesondere erfüllen Au-Leiterbah- nen in einem Verbindungselement aufgrund ihrer hohen Stromtragfähigkeit und hohen Leitfähigkeit die Verdrahtungsansprüche auch bei langen Leitungswegen. Durch die horizontale Prozessierung der erfindungsgemäßen Durchführungs¬ leiterbahnen können diese zudem mit großen Längen, etwa im mm-Bereich, hergestellt werden. Im Gegensatz zu den Durchkontaktierungen in der IC- Technologie mittels gefüllter Vias, deren Höhe auf wenige μm beschränkt ist, können die vertikalen Verbindungsleiterbahnen eines Durchkontaktierungs¬ elementes ganze Substratdicken im mm-Bereich überbrücken, und dies bei Be¬ wahrung einer hohen Signalqualität. Die großen erreichbaren Längen drücken sich bei den erfindungsgemäßen Leiterbahnen eines Durchkontaktierungsele¬ mentes auch in sehr hohen Aspektverhältnissen (Verhältnis Höhe zu Breite einer Leiterbahn) aus, die mit herkömmlich hergestellten Durchkontaktierungen nicht erreicht werden.
Entsprechend den Anforderungen an vertikale Durchkontaktierungen in erfindungsgemäßen Durchkontaktierungselementen können auch Materialien und/oder Herstellungstechnologien verwendet werden, die z. B. vom Substrat¬ material und der Technologie zur Herstellung einer integrierten Schaltung verschieden sind. Erfindungsgemäße Durchkontaktierungselemente als selb¬ ständige Bauteile ermöglichen auch eine quasi gleichberechtigte Front- und Rückseitenprozessierung auf dem Substrat mit eingebetteten Durchkon¬ taktierungselementen und sonstigen IC-Bauteilen. Die Probleme feiner Spalte zwischen vertikalen Leiterbahnen von Durchkontaktierungselementen und um¬ gebendem Isolationsmaterial gibt es nicht; die Oberflächen der Durchkontak¬ tierungselemente, die mit der Substratfrontseite und der Substratrückseite zusammenfallen, sind herstellungsbedingt (z. B. Sägen des Wafers) oder verfah- rensbedingt (etwa Schleif- und Polierprozesse) automatisch eben. Dadurch kön¬ nen auch sehr schmale Leiterbahnen in horizontaler Ebene auf der Substrat¬ frontseite und der Substratrückseite verlegt werden, eine notwendige Voraus¬ setzung für eine hochdichte 3D-lntegration.
Mit dem Einbau erfindungsgemäßer elektrischer Durchführungen in hochdichter Rasteranordnung in ein Substrat-Material wird ein vertikales Stapeln von Multi¬ Chip-Modulen möglich. Bei der Vertikalintegration auf der Basis gestapelter Multi-Chip-Module können mit kurzen Verbindungsleitungen eine ungleich grö- ßere Zahl benachbarter ICs erreicht werden, als mit horizontaler Modultechnik möglich ist. Dabei ist gewährleistet, daß eine hohe Verdrahtungskapazität mit kleinen Laufzeiten und geringer Dämpfung sowohl auf horizontaler Submodule- bene als auch in den vertikalen Durchführungen bzw. Verbindungen erreicht wird. Im Gegensatz zu der bereits bekannten Stapelung identischer Speicher- ICs ist im MCM-Stapel mit der Erfindung eine wesentliche Steigerung der Systemkomplexität erreichbar. In der Modultechnik können ohne spezielle Prä¬ paration verschiedene, kommerzielle Chip-Technologien von unterschiedlichen Herstellern verarbeitet werden. Ohne Eingriff in die Chip-Technologie handelt es sich bei der erfindungsgemäßen Vertikalintegration um eine reine Packaging- Technik. Der vergleichsweise geringe technologische Aufwand ermöglicht die Systemrealisierung bei einer Vielzahl von Packaging Firmen. Durch den Aus¬ tausch von Modulen in einem Stapel kann die Systemausbeute erheblich ge¬ steigert werden und es kann ohne großen Aufwand eine Anpassung an ver¬ schiedene Anwendungen durchgeführt werden.
Nicht nur auf dem Substratlevel können erfindungsgemäße Durchkontaktierung¬ selemente vorteilhaft eingesetzt werden, sondern auch auf dem Chiplevel. Läßt man beispielsweise bei der Herstellung integrierter Schaltkreise (ICs, ASICs) im Layout genügend Platz für die nachträgliche Einbettung erfindungsgemäßer Durchkontaktierungselemente, so ist es ohne jeglichen Eingriff in die IC-Herstel¬ lungstechnologie möglich, Chips mit einer Vielzahl elektrischer Durchkontaktie¬ rungen zu versehen. Damit ist eine vertikale Direktstapelung von IC-Bausteinen realisierbar. Beispielsweise lassen sich so sehr kompakte Speichereinheiten mit geringstem Platzbedarf auf der Boardfläche herstellen, die trotz der vertikalen Di¬ rektstapelung zudem keine Verschlechterung hinsichtlich den Zugriffszeiten auf¬ weisen, da in den vertikalen Leiterbahnen der erfindungsgemäßen Durchkontak¬ tierungselemente kurze Signallaufzeiten realisierbar sind.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Be¬ zugnahme auf die Zeichnungen näher beschrieben. Es zeigen:
Figur 1.a: Silizium-Wafer mit beidseitiger Dünnfilm-Metallisierung Figur 1.b: Ausführungsbeispiel eines Durchkontaktierungsele¬ mentes
Figur 1.c: Aufsicht eines Durchkontaktierungselementes
Figur 1.d: Querschnitt eines Durchkontaktierungselementes
Figur 1.e: Seitenansicht eines Durchkontaktierungselementes
Figur 2: Raster-Elektronen-Mikroskop-Aufnahmen eines Durch¬ kontaktierungselementes
Figur 3.a: Einsetzen eines Durchkontaktierungselementes in ein
Substrat mittels planarer Einbettungstechnik
Figur 3.b: Fixierung eines Durchkontaktierungselementes mit aushärtender Epoxid-Vergußmasse
Figur 4.a: Querschnitt durch ein Keramiksubstrat mit einge¬ bettetem Durchkontaktierungselement mit ausgehär¬ teter Epoxid-Vergußmasse
Figur 4.b: Gemessenes Höhenprofil eines eingebetteten, überste¬ henden Durchkontaktierungselementes mit Vergu߬ massen-Redundanz nach dem Aushärten der Vergu߬ masse
Figur 4.c: Gemessenes Höhenprofil eines eingebetteten, überste¬ henden Durchkontaktierungselementes mit Vergu߬ massen-Redundanz nach den Schleif- und Polierschrit¬ ten
Figur 5.a: In Al2θ3-Keramik-Substrat eingebettetes Durchkon¬ taktierungselement Figur 5.b: Vergrößerung des eingebetteten Durchkontaktie¬ rungselementes aus Figur 5.a
Figuren 6.a, 6.b, 6.c: Einbettungstechnik für 3D-lntegration mit Frontseiten-
Prozessierung
Figuren 7.a, 7.b: Einbettungstechnik für 3D-lntegration mit Rückseiten- Prozessierung
Figur 8.a: Vergrößerter Ausschnitt der Substratrückseite mit eingebettetem Durchkontaktierungselement nach durchgeführter Rückseitenplanarisierung mit Schleif¬ und Polierverfahren
Figur 8.b: Gemessenes Höhenprofil der auf der Substratrückseite aufgebrachten Polymerschicht entlang der Ortsachse: Durchkontaktierungselement-Viaδffnung-Fügebe- reich(Vergußmasse)-Substrat
Die Herstellung eines Durchkontaktierungselementes erfolgt vorzugsweise auf der Basis von Silizium-Wafem (1), die beidseitig mit einem isolierenden Polymer- Dielektrikum (2) beschichtet sind (siehe Figur La bzw. Figur 1.b). Geradlinige, parallele Leiterbahnstreifen (3) werden als Verbindungsadern durch Dünnfilm- Prozessierung auf einem Silizium-Wafer beidseitig aufgebracht und mit einer Passivierungsschicht (4) versehen. Orthogonal zu dieser Metallisierung wird ein Silizium-Wafer in Streifen geschnitten (Figur La), wobei Standard-Wafer-Sägen hochpräzise Schnitte entlang den jeweiligen Sägespuren (5) ermöglichen. Je nach Anwendung können einzelne Durchkontaktierungselemente-Streifen parallel zu den Leiterbahnen (Sägespuren (6) in Figur 1.a) in kleinere Durchkon¬ taktierungselemente zerlegt werden.
Ein Ausführungsbeispiel eines Durchkontaktierungselementes mit insgesamt 8 Leiterbahnstreifen (je 4 auf jeder der beiden Seiten des Silizium-Trägermaterial (7)) ist in Figur 1.b gezeigt. Die Figur l.b zeigt das Silizium-Trägermaterial (7), das auf das Silizium-Trägermaterial beidseitig aufgebrachte Polymer-Dielektri¬ kum (2), die fast rechteckförmigen Querschnitte der Leiterbahnstreifen (3) sowie die beidseitig aufgebrachten Passivierungsschichten (4). Die Höhe (H) eines Durchkontaktierungselementes ist durch den Abstand zweier benachbarter Sä¬ gespuren (5), die orthogonal zu den Lerterbahnstreifen verlaufen, gegeben. Die Entfernung benachbarter Sägespuren, die parallel zu den Leiterbahnstreifen lie¬ gen (6), bestimmt die Länge (L) eines Durchkontaktierungselementes. Die verbleibende dritte Ausdehnung senkrecht zur Höhe und zur Länge eines in die¬ sem Ausführungseispiel quaderförmigen Durchkontaktierungselementes wird als Breite (B) eines Durchkontaktierungselementes bezeichnet. Diese Breite ent¬ spricht im wesentlichen der Dicke des Silizium-Trägermaterials.
Figur 1.c, Figur 1.d und Figur 1.e (Raster-Elektronen-Mikroskop-Aufnahmen) zeigen die Abmessungen eines weiteren Ausführungsbeispiels eines Durchfüh¬ rungselementes mit Silizium als Trägermaterial. In der Aufsicht (Figur 1.c) sind mehrere Dünnfilm-Leiterbahnen (3) mit einer Breite von ca. 20 μm erkennbar, deren gegenseitiger (Raster)Abstand ca. 50 μm beträgt und deren jeweilige Längen von 635 μm der Höhe des Durchkontaktierungselementes entsprechen. Das Aspektverhältnis einer Leiterbahn beträgt 635 μm/20 μm « 30. Der Quer¬ schnitt des Durchkontaktierungselementes (Figur 1.d) zeigt das 500 μm dicke Silizium-Trägermaterial (7) sowie die auf beiden Seiten des Silizium-Trägermate¬ rials in einem Polymer-Dielektrikum eingebetteten Dünnfilm-Leiterbahnen im 50-μ m-Raster. In der Seitenansicht des Durchkontaktierungselementes in Figur 1.e ist die Schichtenfolge von Silizium-Trägermaterial (Dicke 500 μm) (7), Polymer- Isolationsschicht (Dicke ca. 20 μm) (2), Leiterbahnstreifen (Dicke bzw. Höhe ca. 20 μm) (3). und Polymer-Passivierungsschicht (Dicke ca. 10 μm) (4) klar darge¬ stellt. Ein geeignetes Material für die Isolations- bzw. Passivierungsschicht ist beispielsweise Polyimid. In Figur 2 sind dreidimensionale Raster-Elektronen-Mi¬ kroskop-Aufnahmen des Durchkontaktierungselementes dargestellt, das beidseitig Leiterbahnen mit einem gegenseitigen Abstand von 50 μm (sogenannter Rasterabstand) trägt. Das Einsetzen eines Durchkontaktierungselementes in eine lasergeschnittene Substratöffnung eines Keramiksubstrates (8) erfolgt unter der optischen Justage eines modifizierten Wafer-Testers bzw. Bestückungsgerätes (Figur 3.a), so daß die Übereinstimmung mit der späteren Horizontalverdrahtung gewährleistet ist. Figur 3.a zeigt den Objektträger (9) zusammen mit einem Abstandshalter (10) sowie die Justieroptik (11) eines modifizierten Wafer-Testers. Die Lithographie¬ maske, eine Quartzmaske (12), trägt das Chrom-Verdrah- tungs(Verbindungs)muster (13). Mittels einer durchsichtigen Klebefolie (14) der Dicke von ca. 65 μm auf der Substratfrontseite wird die Referenzebene für das oberflächenbündige Einfügen eines Durchkontaktierungselementes oder all¬ gemein eines IC-Bauteils in das Keramiksubstrat vorgegeben bzw. festgelegt. Ein solches eingefügtes, ausgerichtetes und mit der Klebefolie fixiertes Durch¬ kontaktierungselement (15) ist in Figur 3.a eingezeichnet.
Bei der planaren Fügetechnik zur Fixierung eines eingefügten, erfindungsge¬ mäßen Durchkontaktierungselementes oder IC-Bauteils wird eine temperaturre- sistente, vorzugsweise Keramik-gefüllte Epoxid-Vergußmasse (16) zum Auffüllen der verbliebenen Spalte (Figur. 3.b) aus einem Mikro-Dispenser-System (17) verwendet. Nach dem Aushärten der Vergußmasse ist das Durchkontaktierung¬ selement (15) dauerstabil in seiner Lage planar zur Substratfrontoberfiäche fixiert. Das eingebettete Durchkontaktierungselement (15) zeigt einen geringen Überstand (18) von ca. 10 μm - 50 μm gegenüber der Oberfläche der Substratrückseite (schematisch: Figur 4.a, gemessen: Figur 4.b). Die Vergu߬ masse (16) wird redundant dosiert, so daß nicht nur die Klebefuge vollständig gefüllt wird, sondern auch angrenzende Bereiche des Durchkontaktierungsele¬ mentes oder des Substrates (8) davon bedeckt sind. In einem oder mehreren Schleif- und Polierschritten, angewandt auf die Substratrückseite, werden die Vergußmassen-Redundanz (19) und der Überstand (18) des Durchkontaktie¬ rungselementes entfernt. Dabei dient die große Substratoberfläche bzw. die Härte des Keramiksubstrates als automatischer Polierstop, so daß keine zusätzliche Endpunkt-Erkennung notwendig ist.
Auf diese Art werden mit einfachster Schlifftechnik Höhenabweichungen im Eiή- bettungsbereich des Durchkontaktierungselementes von weniger als ca. 5 μm gegenüber dem Substratniveau bzw. der Substratoberfläche erreicht. Im La¬ bormaßstab genügten dazu Rotationsgeschwindigkeiten von 2000 rpm und Schleifscheibenkörnungen von 800 bis 2000. Feinere Schleifpasten sind nicht erforderlich.
In Figur 4.b ist die Höhenprofilmessung der Oberfläche eines eingebetteten Durchkontaktierungselementes mit Überstand (18) und Vergußmassen- Redundanz (19) gezeigt. Der Überstand des Durchkontaktierungselementes beträgt ca. 45 μm, während die redundante Vergußmasse die Substratrück¬ seitenoberfläche (20) um weniger als 80 μm übersteigt. Entsprechend Figur 4.b ist in Figur 4.c das Höhenprofil nach dem Schleif- und Polierprozeß dargestellt. Die Abweichungen des Durchkontaktierungselementes (18) und der Vergu߬ massen-Redundanz (19) gegenüber der Substratoberfläche (20) konnten auf weniger als 3,7 μm reduziert werden. Figur 4.c zeigt auch, daß die ausgehärtete Vergußmasse so stark abgetragen wurde, daß ihre Oberfläche sogar unter der Substratoberfläche liegt. Dies resultiert aus der geringeren Härte der ausgehär¬ teten Vergußmasse gegenüber dem Silizium-Trägermaterial und dem Kera¬ miksubstrat. Um die Härte der Vergußmasse zu erhöhen und damit der Härte des Silizium-Trägermaterials anzugleichen, kann der Vergußmasse bei¬ spielsweise pulverförmiges Keramikmaterial zugesetzt werden.
Figur 5.a zeigt ein in Al2θ3-Keramik (8) eingebettetes Durchkontaktierungsele¬ ment der Länge von ca. 1 cm und der Breite von ca. 0,6 mm. Die laserge¬ schnittene Öffnung hatte Abmessungen von ca. 1 mm auf 12 mm. Die verbliebenen Spalte zwischen dem Durchkontaktierungselement und der AI2O3- Keramik sind mit ausgehärteter Epoxid-Vergußmasse (16) aufgefüllt. Bei einem Rasterabstand von 50 μm der vertikalen Leiterbahnstreifen enthält das Durch¬ kontaktierungselement bei einer Länge von 1 cm insgesamt 400 Leiterbahn¬ streifen. In der Vergrößerung in Figur 5.b ist der Querschnitt (ca. 20 μm x 20 μm) der vertikalen Leiterbahnen (3) deutlich sichtbar.
Figur 6.a zeigt ein in ein Keramiksubstrat (8) eingebettetes Silizium-IC-Bauteil (21) und ein eingebettetes Silizium-Durchkontaktierungselement (7), wobei die mit Epoxid-Vergußmasse ausgefüllten Klebefugen (16), die Polymer-Isolation (2, 4) und die Leiterbahnstreifen (3) des Silizium-Durchkontaktierungselementes extra gekennzeichnet sind.
Die Prozessierung der Substratfrontseite wird mit dem Aufbringen einer polymeren Dielektrikumsschicht (22) begonnen. In Figur 6.b sind strukturierte Via-Öffnungen (23) in der polymeren Dielektrikumsschicht (22) dargestellt.
Die Vorteile den Verdrahtungsaufbau auf Einbettungssubstraten mit einer polymeren Dielektrikumsschicht zu beginnen sind vielfältig.
Erstens bewirkt eine Polymerschicht eine geringfügige Planarisierung der zugrundliegenden Topographie. An hinreichend kleinen Unebenheiten (lateral < 20 μm) kann polymerspezifisch ein Planarisierungsgrad bis zu 50 % erreicht werden. Langwellige Unebenheiten (lateral > 100 μm) werden von der Polymerschicht nachgezeichnet (Folge: konstante Schichtdicke beim Be- lackungsverfahren) und bleiben als Abweichungen vom Substratniveau erhalten.
Zweitens dient die Polymerschicht der Herstellung einer einheitlichen Haftungs¬ grundlage für die Verdrahtung. Zudem ist die Verdrahtung von dem kritischen Fügebereich entkoppelt, der ansonsten unter thermischer Belastung zusätzli¬ chen Streß auf die schmalen Leiterbahnen ausüben würde. Die homogene po¬ lymere Grundlage mit einheitlichem thermischen Ausdehnungskoeffizienten ist Voraussetzung für die Zuverlässigkeit der Dünnfilmverdrahtung.
Drittens ist mit den Polymerschichten die Möglichkeit gegeben, für die Leiter¬ bahnen eine Materialumgebung zu schaffen, die durch eine einheitliche, homogene Dielektrizitätskonstante gekennzeichnet ist. Für eine Impedanz¬ kontrollierte Signalführung in der Dünnfilm-Verdrahtung ist es förderlich, daß die Leiterbahnen von einer einheitlichen Dielektrizitätskonstante umgeben sind, an¬ statt im Einbettungsbereich Materialsprünge zu erfahren.
In Figur 6.c sind die auf die Polymerschicht (22) galvanisch aufgebrachten Leiterbahnen (24) in einer ersten Metallisierungslage verdeutlicht sowie die verti- kalen Leiterbahnverbindungen (3) des Durchkontaktierungselementes von der Front- zur Rückseite des Keramiksubstrates markiert.
Auf der Substratrückseite kann auf eine polymere Dielektrikumsschicht verzich¬ tet werden. Die metallischen Leiterbahnen (25) werden direkt auf die planari- sierte Substratrückseitenoberfläche aufgebracht (Figur 7.a). Dabei sind Stufen in der Topographie eines Einbettungssubstrates (Durchkontaktierungselement oder Substrat-Kante im Fügebereich) für duktile, metallische Leiterbahnen we¬ niger kritisch als für eine abgeschiedene Polymerlage. Wäre für eine abgeschiedene Polymerlage ihre Schichtdicke kleiner als die Stufenhöhe, so würden beim Cure-Prozeß Risse im Polymer auftreten, das dann nicht mehr in der Lage wäre, dem Stufenverlauf zu folgen. In dieser Hinsicht zulässige Stu¬ fenhöhen sollten kleiner als ca. 10 μm sein. Bei einer langwelligen Unebenheit (lateral > 100 μm), wie sie eine Klebefuge mit geschrumpfter Vergußmasse darstellt, liegen die zulässigen Abweichungen über 10 μm auf 100 μm Horizontalstrecke. Im Gegensatz dazu können metallische Leiterbahnen problemlos über solche Stufen abgeschieden und galvanisch verstärkt werden. Man beachte, daß jedes Via in einer Dielektrikumsschicht einen Stufenverlauf darstellt.
Während im Ausführungsbeispiel auf der Substratfrontseite (siehe Figur 7.b) eine Dünnfilm-Mehrlagenverdrahtung realisiert ist, sind auf der Rückseite des Keramiksubstrates neben dem auf die Leiterbahnen (25) aufgebrachten Polymer-Dielektrikum (26) galvanisierte Kontakthöcker (27) ausgebildet.
Die vertikal eingebetteten Leiterbahnen (3) bzw. Verbindungsadern werden also über ihren Querschnitt direkt an die Dünnfilm-Verdrahtung auf horizontaler Modulebene angeschlossen. In oberster Metallisierungslage werden sowohl auf der Front- als auch auf der Modulrückseite identische Kontaktfelder (sogenannte Bump-Arrays) ausgebildet zum Zwecke der Kontaktierung der Module unterein¬ ander in einer Stapelanordnung.
In einem weiteren Ausführungsbeispiel wird die Höhe eines Durchkontaktie¬ rungselementes so gewählt, daß sie exakt der Dicke des Substrats entspricht, in welches das Durchkontaktierungselement eingesetzt wird, so daß die Planarität des Substrats erhalten bleibt. Schleif- und Polierschritte zur Planarisierung der Substratrückseite infolge des eingebetteten Durchkontaktierungselementes sind bei dieser Ausführung nicht mehr notwendig.
Bei einem anderen Ausführungsbeispiel wird auch auf der Substratrückseite nach der Einbettung eines oder mehrerer Durchkontaktierungselemente und eventuell weiterer IC-Bauteile sowie gegebenenfalls durchgeführter Schleif- und Polierschritte eine Polymerschicht aufgebracht (28) und strukturiert. Figur 8.a zeigt eine vergrößerte Aufsicht, wobei die Via-Öffnungen (29) etwa 30 μm x 30 μ m und die Au-Leiterbahnen ca. 20 μm x 50 μm groß sind. Ein entlang der Linie A →B (siehe Figur 8.a) aufgenommenes relatives Höhenprofil der Polymerschicht¬ oberfläche (Oberflächen-Profilometer-Scan) ist in Figur 8.b dargestellt. Auf der Abszisse ist die Ortskoordinate (in μm) aufgetragen, während die Ordinate (in μ m) die zugehörige relative Höhe der Polymerschicht angibt, wobei der Bezugs¬ punkt von 0 μm auf der Polymeroberfläche über dem Substratbereich festgelegt wurde. Bezüglich dem Bezugspunkt sind die Polymerschichtabweichungen im Fügebereich und im Bereich des Durchkontaktierungselementes kleiner als 3 μ m.

Claims

PATENTANSPRÜCHE
1. Elektrisch leitende Verbindung zwischen einer ersten und einer zweiten Grenzfläche eines Substrats (8) einer elektronischen Schaltung mit mehre¬ ren voneinander elektrisch isolierten Adern (3), dadurch gekennzeichnet, daß die Adern (3) in einem Verbindungselement mit einer ersten und einer zweiten Oberfläche derart angeordnet sind, daß sie die beiden Oberflächen verbinden und daß die erste Oberfläche zumindest teilweise mit der ersten Grenzfläche und die zweite Oberfläche zumindest teilweise mit der zweiten Grenzfläche zusammenfallen.
2. Elektrisch leitende Verbindung nach Anspruch 1 , dadurch gekennzeichnet, daß wenigstens für einen Teil der elektrisch leitfähigen Adern (3) die Quer¬ schnittsabmessungen und die Mittenabstände der Adern (3) eines Verbin¬ dungselementes zumindest auf den Oberflächen vorbestimmt genau aus¬ gebildet sind.
3. Elektrisch leitende Verbindung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß wenigstens für einen Teil der elektrisch leitfähigen Adern (3) die Quer¬ schnittsabmessungen und/oder die Mittenabstände benachbarter Adern (3) zumindest auf den Begrenzungsflächen Werte kleiner als ein Zehntel¬ millimeter haben.
4. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zwei Oberflächen parallel zueinander verlaufen und die Adern (3) je¬ weils orthogonal auf den Oberflächen enden.
5. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Adern (3) in einer oder mehreren parallelen Ebenen angeordnet sind.
6. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Adern (3) parallel zueinander ausgebildet sind.
7. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Abstände benachbarter Adern (3) gleich groß sind.
8. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Adern (3) aus schichtförmigen Leiterbahnen bestehen und/oder eine hohe elektrische Leitfähigkeit haben.
9. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Länge der Adern (3) deren Breite um ein Vielfaches übertrifft.
10. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß zwischen zwei parallelen Oberflächen, auf denen die Adern (3) enden, sich ein quaderförmiges Trägermaterial (7) erstreckt, wobei jede der bei¬ den parallelen Oberflächen je eine Begrenzungsfläche des quaderförmigen Trägermaterials (7) mit einschließt, und daß auf einer oder mehreren Be¬ grenzungsflächen des quaderförmigen Trägermaterials (7), die von den beiden Oberflächen verschieden sind, isolierende Dielektrikumsschichten (2) aufgebracht sind, auf denen ferner eine oder mehrere elektrisch leiten¬ de Adern (3) aufgebracht sind und die weiterhin ihrerseits mit einer Passi¬ vierungsschicht (4) versehen sind.
11. Elektrisch leitende Verbindung nach Anspruch 10, dadurch gekennzeichnet, daß eine isolierende Dielektrikumsschicht (2) und/oder eine Passivierungs¬ schicht (4) aus einem Polymer bestehen.
12. Elektrisch leitende Verbindung nach Anspruch 11 , dadurch gekennzeichnet, daß die polymere Dielektrikumsschicht (2) und die polymere Passivierungs¬ schicht (4) aus dem gleichen Polymermaterial bestehen.
13. Elektrisch leitende Verbindung nach einem der Ansprüche 11 bis 12, dadurch gekennzeichnet, daß das Trägermaterial (7) aus Silizium und/oder das Polymer (2, 4) aus dem Material Polyimid und/oder die elektrisch leitfähigen Adern (3) aus Gold oder Aluminium bestehen.
14. Verfahren zur Herstellung einer elektrisch leitenden Verbindung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß zunächst ein Verbindungselement hergestellt wird und daß das Verbindungselement in eine dafür vorgesehene Aussparung des Substra¬ tes (8) eingebettet wird.
15. Verfahren zur Herstellung einer elektrisch leitenden Verbindung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Herstellung eines Verbindungselementes durch folgende Verfah¬ rensschritte erfolgt,
- beidseitige Beschichtung eines Trägermaterial-Wafers (1) mit einer iso¬ lierenden Dielektrikumsschicht (2),
- Ausbilden paralleler, elektrisch leitfähiger Adern (3) durch Dünnfilm-Pro¬ zessierung auf einer oder beiden Dielektrikumsschichten (2),
- beidseitiges Aufbringen von Passivierungsschichten (4), - Zersägen des mit Dielektrikumsschichten (2), elektrisch leitfähigen Adern (3) und Passivierungsschichten (4) versehenen Trägermaterial- Wafers (1) in einzelne Verbindungsstreifen, wobei die Sägerichtung or¬ thogonal (5) zu den parallelen Adern (3) verläuft,
- Zersägen eines Verbindungsstreifens in einzelne Verbindungselemente, wobei die Sägerichtung parallel (6) zu den Adern (3) verläuft und die Verbindungselemente eine oder mehrere Adern (3) enthalten.
16. Verfahren zur Herstellung einer elektrisch leitenden Verbindung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß ein oder mehrere Verbindungselemente in Substrataussparungen ein¬ gesetzt und ausgerichtet werden, weiterhin diese Verbindungselemente planar zu der Front- und Rückseite des Substrats (8) in ihrer Lage dauer¬ stabil fixiert werden und/oder nach Bestückung des Substrats (8) mit wei¬ teren Bauteilen anschließend mit der Prozessierung auf der Front- oder Rückseite des Substrates (8) fortgefahren wird.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß Verbindungselemente verwendet werden, bei denen der Abstand der beiden Oberflächen mit der Dicke des Substrats (8) genau übereinstimmt.
18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß Verbindungselemente verwendet werden, bei denen der Abstand der beiden Oberflächen größer ist als die Dicke des Substrats (8).
19. Verfahren nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, daß zum planaren und frontseitenbündigen Einsetzen eines Verbin¬ dungselements in eine Substrataussparung auf der Substratfrontseite eine durchsichtige Folie (14) als Referenzebene angebracht wird, wobei die Folie (14) ihrerseits mit einer Lithographiemaske (12), die das spätere Ver- drahtungsmuster (13) für die Substratoberfläche trägt, verbunden wird und dann mit Hilfe einer optischen Justageeinrichtung (11) das auf einem Ob¬ jektträger (9) beweglich verschiebbare und durch die durchsichtige Folie (14) einsehbare Verbindungselement entsprechend dem späteren Ver¬ drahtungsmuster (13) in der Substrataussparung ausgerichtet und durch die Folie (14) in seiner Lage fixiert wird.
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß der Spalt zwischen dem Substrat (8) und einem in eine Substrataus¬ sparung eingesetzten, ausgerichteten und fixierten Verbindungselement mit einer Epoxid-Vergußmasse (16) aufgefüllt wird und nach dem Aushär¬ ten der Epoxid-Vergußmasse (16) die als Referenzebene fungierende Folie (14) von der Substratfrontseite entfernt wird.
21. Verfahren nach einem der Ansprüche 18 bis 19, dadurch gekennzeichnet, daß als Folie (14) eine Adhäsionsfolie oder eine Klebefolie verwendet wird.
22. Verfahren nach einem der Ansprüche 20 bis 21 , dadurch gekennzeichnet, daß ein geringer Überstand (18) eines eingebetteten Verbindungselemen¬ tes und ein Vergußmassenüberschuß (19) durch Schleif- und Polierpro¬ zesse nahezu beseitigt wird, wobei die große Oberfläche der Substratrückseite und/oder die Substrathärte als automatischer Polierstop genutzt wird.
23. Verfahren nach einem der Ansprüche 16 bis 22, dadurch gekennzeichnet, daß auf der Front- und/oder Rückseite des Substrats (8) eine polymere Dielektrikumsschicht (22, 28) aufgebracht wird, ferner diese Schicht mit Kontaktlöchern (23, 29) versehen wird und weiterhin darauf eine erste Me¬ tallisierungslage mit galvanisch aufgebrachten Leiterbahnen (24) herge¬ stellt wird.
24. Verfahren nach einem der Ansprüche 14 bis 23, dadurch gekennzeichnet, daß für das Trägermaterial (7) eines Verbindungselements und für das Substrat (8) unterschiedliche Materialstoffe benutzt werden.
25. Verfahren nach einem der Ansprüche 14 bis 24, dadurch gekennzeichnet, daß als Substratmaterial (8) ein keramisches Material oder Silizium verwen¬ det wird.
26. Verfahren nach einem der Ansprüche 14 bis 25, dadurch gekennzeichnet, daß der Epoxid-Vergußmasse (16) Keramikanteile beigefügt werden.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10249854B4 (de) * 2002-10-25 2005-06-16 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Leistungshalbleiter-Baugruppe
DE10332333B4 (de) * 2003-07-16 2006-08-03 Siemens Ag Detektormodul
DE102005047106B4 (de) 2005-09-30 2009-07-23 Infineon Technologies Ag Leistungshalbleitermodul und Verfahren zur Herstellung
FR2976720A1 (fr) * 2011-06-15 2012-12-21 St Microelectronics Sa Procede de connexion electrique entre des elements d'une structure integree tridimensionnelle, et dispositif correspondant

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3714706A (en) * 1970-08-21 1973-02-06 Perkin Elmer Corp Array of conductors fixed through dielectric plate
DE3709770A1 (de) * 1987-03-25 1988-10-13 Ant Nachrichtentech Leiterplatte, -folie, multilayerinnenlage oder leitersubstrat mit durchkontaktierungen und herstellungsverfahren
US5015207A (en) * 1989-12-28 1991-05-14 Isotronics, Inc. Multi-path feed-thru lead and method for formation thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3714706A (en) * 1970-08-21 1973-02-06 Perkin Elmer Corp Array of conductors fixed through dielectric plate
DE3709770A1 (de) * 1987-03-25 1988-10-13 Ant Nachrichtentech Leiterplatte, -folie, multilayerinnenlage oder leitersubstrat mit durchkontaktierungen und herstellungsverfahren
US5015207A (en) * 1989-12-28 1991-05-14 Isotronics, Inc. Multi-path feed-thru lead and method for formation thereof

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