DE10056281A1 - Elektronisches Bauteil mit einem Halbleiterchip - Google Patents
Elektronisches Bauteil mit einem HalbleiterchipInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 195
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 claims abstract description 4
- 239000011888 foil Substances 0.000 claims description 56
- 239000004020 conductor Substances 0.000 claims description 41
- 229910000679 solder Inorganic materials 0.000 claims description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 239000012777 electrically insulating material Substances 0.000 claims description 4
- 239000004033 plastic Substances 0.000 claims description 4
- 238000003631 wet chemical etching Methods 0.000 claims description 4
- 239000000919 ceramic Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 239000011241 protective layer Substances 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 239000004642 Polyimide Substances 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 150000002739 metals Chemical class 0.000 claims 1
- 108090000623 proteins and genes Proteins 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 8
- 235000012431 wafers Nutrition 0.000 description 16
- 239000010410 layer Substances 0.000 description 11
- 230000008901 benefit Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 101150107341 RERE gene Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002148 esters Chemical class 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000003716 rejuvenation Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract
Die Erfindung betrifft ein elektronisches Bauteil (1) mit mindestens einem Halbleiterchip (2), wobei der Halbleiterchips (2) mindestens eine makroskopische Durchgangsöffnung (6) aufweist, in der eine Mehrzahl voneinander beabstandeter Durchgangsverbindungsleitungen angeordnet sind, die sich von der Oberseite (3) zu der Rückseite (5) des Halbleiterchips (2) erstrecken. Ferner betrifft die Erfindung ein Verfahren zur Herstellung eines derartigen elektronischen Bauteils.
Description
Die Erfindung betrifft ein elektronisches Bauteil mit minde
stens einem Halbleiterchip und ein Verfahren zu seiner Her
stellung entsprechend den unabhängigen Ansprüchen.
Die Packungsdichte elektronischer Bauteile mit Halbleiter
chips wird ständig erhöht. Dabei nimmt der Platzbedarf für
Verbindungsleitungen und Kontaktflächen ständig zu, zumal die
Verbindungsleitungen peripher um die Halbleiterchips herum
angeordnet werden und somit der Flächenbedarf der Trägersy
steme ständig zunimmt.
Aufgabe der Erfindung ist es, den Flächenbedarf von elektro
nischen Bauteilen mit ihren Zu- und Ausgangsleitungen zu ver
mindern.
Diese Aufgabe wird durch den Gegenstand der unabhängigen An
sprüche gelöst. Weiterbildungen der Erfindung ergeben sich
aus den Unteransprüchen.
Erfindungsgemäß weist ein elektronisches Bauteil mit minde
stens einem Halbleiterchip eine aktive Oberseite mit inte
grierten Schaltungen und eine passive Rückseite ohne inte
grierte Schaltungen auf. Der Halbleiterchip des erfindungsge
mäßen elektronischen Bauteils weist mindestens eine makrosko
pische Durchgangsöffnung auf, das heißt, die Durchgangsöff
nung hat makroskopische, mit bloßem Auge erkennbare und meß
bare Abmessungen im Gegensatz zu mikroskopischen Durch
gangsöffnungen, die nur noch unter einem Lichtmikroskop meß
bar werden. In dieser makroskopischen Durchgangsöffnung eines
Halbleiterchips sind eine Mehrzahl voneinander beabstandeter
Durchgangsverbindungsleitungen angeordnet, die sich von der
Oberseite zu der Unterseite des Halbleiterchips erstrecken.
Ein derartiges elektronisches Bauteil hat den Vorteil, daß
sich auf engstem Raum Durchgangsverbindungsleitungen von der
Oberseite eines Halbleiterchips zu der Rückseite eines Halb
leiterchips konzentrieren. Die Rückseite des Halbleiterchips
steht für Anordnungen weiterer Halbleiterchips oder für das
Anordnen passiver Bauelemente auf der Rückseite des Halb
leiterchips zur Verfügung. Darüber hinaus wird die
Querschnittsfläche von Einkoppelschleifen durch Verbindungs
leitungen von der Oberseite eines Halbleiterchips zu der
Rückseite eines Halbleiterchips vermindert, da eine Mehrzahl
von Durchgangsverbindungsleitungen eng nebeneinander in der
makroskopischen Durchgangsöffnung angeordnet werden können.
In einer Ausführungsform der Erfindung weisen die Durchgangs
verbindungsleitungen Bonddrähte auf. Dabei können die Bond
drähte unmittelbar auf der Oberseite des Halbleiterchips mit
entsprechenden Kontaktflächen des Halbleiterchips verbunden
sein und sich durch die makroskopische Durchgangsöffnung zu
der Rückseite des Halbleiterchips erstrecken. Es können auch
die Kontaktflächen des Halbleiterchips über eine Umverdrah
tungsfolie zu der makroskopischen Durchgangsöffnung geführt
werden. Von dort aus sind Bonddrähte mit der Rückseite des
elektronischen Bauteils verbunden. Diese Bonddrähte können
aus den Materialien Gold, Kupfer, Aluminium und Legierung
derselben zusammengesetzt sein.
Die Bonddrähte aus Gold haben den Vorteil, daß sie mit
Aluminiumoberflächen, beispielsweise einer
Umverdrahtungsfolie, eine eutektische Schmelze bilden, so daß
die Bonddrähte mit einfachem Ultraschallbonden oder mit
Thermokompressionsbonden oder mit Thermosonicbonden im Be
reich der makroskopischen Durchgangsöffnung mit den Leiter
bahnen bzw. Kontaktanschlußflächen einer Umverdrahtungsfolie,
die auf der Oberseite des Halbleiterchips angeordnet ist,
verbunden werden können. Von dort aus kann auf kürzestem
Wege, nämlich durch die makroskopische Durchgangsöffnung,
über Bonddrähte eine Verbindung zu der Rückseite des Halblei
terchips hergestellt werden. Die passive Rückseite des Halb
leiterchips kann nun vorteilhaft genutzt werden, indem auf
ihr zunächst ein Leiterbahnmuster aufgebracht ist. Mit dem
Leiterbahnmuster werden weitere Bauelemente und
Halbleiterchips in Kontakt gebracht. Somit läßt sich mit
Hilfe der in der makroskopischen Durchgangsöffnung
konzentrierten Durchgangsverbindungsleitungen eine kurze
platzsparende und effektive Verbindungsleitungsführung
realisieren. Die Rückseite kann neben einem zu Leiterbahnen
strukturierten metallischen Muster auch eine
Umverdrahtungsfolie aufweisen, die ihrerseits in Verbindung
mit weiteren Bauteilen oder Chips stehen kann.
Eine weitere Ausführungsform der Erfindung sieht vor, daß die
Durchgangsverbindungsleitung in einem die Durchgangsverbin
dungsleitung elektrisch isolierenden Leitungsblock angeordnet
sind. Dieser Leitungsblock weist eine Oberseite und eine
Rückseite auf, wobei sich die Durchgangsverbindungsleitungen
von der Oberseite des Leitungsblockes zu der Rückseite des
Leitungsblockes erstrecken. Mit einem derartigen Leitungs
block kann ein hohes Maß an Durchgangsverbindungsleitungen in
einer makroskopischen Durchgangsleitung untergebracht werden.
Dazu werden in einer weiteren Ausführungform der Erfindung
Querschnittsdichten von Durchgangsverbindungsleitungen in dem
Leitungsblock von 15 Durchgangsverbindungsleitungen pro mm2
bis zu 150 Durchgangsverbindungsleitungen pro mm2 realisiert.
Dabei weisen die Durchgangsverbindungsleitungen in einer wei
teren Ausführungsform der Erfindung Durchmesser zwischen 20
und 50 µm auf.
Um die Enden der Durchgangsverbindungsleitungen mit einer
Leiterplatine oder mit einer Umverdrahtungsfolie zu verbin
den, weisen diese Enden auf mindestens einer Seite Lötbälle
oder Löthöcker auf. Auf der gegenüberliegenden anderen Seite
können in einer weiteren Ausführungsform der Erfindung Bond
drahtverbindungen zu jeweils den Enden der Durchgangsverbin
dungsleitungen angeordnet sein. Diese Ausführungsform hat den
Vorteil, daß eine breite Variation der Verbindungsmöglichkei
ten und der Kombination von Durchgangsverbindungsleitungen in
einem Leitungsblock und zwischen der Ober- und Rückseite
eines Halbleiterchips durchgeführt werden können.
In einer weiteren Ausführungsform der Erfindung weisen beide
Enden jeder Durchgangsverbindungsleitung Kontakthöcker oder
Lötbälle auf. Diese Kontakthöcker oder Lötbälle sind
entsprechend den Durchgangsverbindungsleitungen des
Leitungsblockes in einer dichten Matrix angeordnet. Mit Hilfe
von Umverdrahtungsfolien können diese dichtgepackten
Anschlüsse an den Enden der Durchgangsverbindungsleitungen
auf die Gesamtfläche eines Halbleiterchips verteilt werden,
so daß auf den Halbleiterchips entsprechend dimensionierte
Kontakthöcker als Außenkontakte angeordnet werden können.
In einer weiteren Ausführungsform der Erfindung ist eine Um
verdrahtungsfolie auf der Oberseite des Halbleiterchips ange
ordnet. Diese Umverdrahtungsfolie weist elektrische Leiter
bahnen zwischen Kontaktflächen auf der Oberseite des Halbleiterchips
und Kontaktanschlußflächen auf der Umverdrahtungsfo
lie auf, welche mit den Kontakthöckern verbunden sind. Derar
tige Umverdrahtungsfolien haben den Vorteil, daß sie äußerst
dünn mit Hilfe einer kupferkaschierten oder aluminiumbe
schichteten Polyimidfolie hergestellt werden können und das
elektronische Bauteil nicht wesentlich in seiner Dicke ver
größern.
Bei einem äußerst dicht bepackten Leitungsblock mit Durch
gangsverbindungsleitungen kann es Probleme bei Anwendung von
nur einlagigen Umverdrahtungsfolien geben, da flächig inner
halb der Umverdrahtungsfolie jede Durchgangsverbindungslei
tung mit einer Leiterbahn in der Umverdrahtungsfolie verbun
den werden muß. In einem derartigen Fall äußerst dicht ge
packter Durchgangsverbindungsleitungen können Umverdrahtungs
folien mit mehreren Umverdrahtungsebenen eingesetzt werden.
Somit kann in genügendem Isolationsabstand jede der
Durchgangsverbindungsleitungen mit einer Leitung in der
Umverdrahtungsfolie verbunden werden. Derartige
Umverdrahtungsfolien mit übereinander angeordneten
Umverdrahtungsebenen weisen Durchkontakte auf, die in ihren
Positionen und Anordnungen der Durchkontaktverbindungsleitung
des Leitungsblockes entsprechen. Somit ist im Bereich der
Lötbälle oder Löthöcker des Leitungsblockes genau
gegenüberliegend ein entsprechender Durchkontakt einer
Umverdrahtungsleitung angeordnet, so daß die Lötbälle oder
Löthöcker des Leitungsblockes lediglich in einem Reflow-
Prozeß mit den Durchkontakten der mehrlagigen
Umverdrahtungsfolie verbunden werden können.
In einer weiteren Ausführungsform der Erfindung ist auf der
Rückseite des Halbleiterchips mit makroskopischer Durch
gangsöffnung, Leitungsblock und Umverdrahtungsfolie ein weiterer
Halbleiterchip gestapelt. Bei diesem weiteren Halblei
terchips kann auf eine makroskopische Durchgangsöffnung ver
zichtet werden. Ferner hat dieser weitere Halbleiterchip nur
auf seiner aktiven Oberseite eine Umverdrahtungsfolie ange
ordnet, die die Kontaktflächen des Halbleiterchips über Lei
terbahnen der Umverdrahtungsfolie mit Löthöckern als Außen
kontakte verbindet. Mit diesen Außenkontakten ist der weitere
Halbleiterchip auf einer Umverdrahtungsfolie angeordnet, die
auf der Rückseite des Halbleiterchips mit Leitungsblock und
makroskopischer Öffnung angeordnet ist. Ein derartiger gesta
pelter Chipaufbau ist äußerst kompakt und zeigt kürzeste Ver
bindungen zwischen den Außenkontakten eines oberen Chips und
den Kontaktflächen der aktiven Oberseite eines darunter ange
ordneten Chips.
Eine weitere Ausführungsform der Erfindung sieht vor, daß das
elektronische Bauteil mehrere aufeinandergestapelte Halb
leiterchips aufweist. Diese mehreren gestapelten Halbleiter
chips sind elektrisch über Leitungsblöcke verbunden, die eine
entsprechende Anzahl von Durchgangsverbindungsleitungen in
einer makroskopischen Durchgangsöffnung der Halbleiterchips
aufweisen. Dazu können die Leitungsblöcke in der makroskopi
schen Durchgangsöffnung angeordnet sein. Die Enden der Durch
gangsverbindungsleitungen auf der Ober- und Rückseite der
Leitungsblöcke können entweder über Bonddrähte oder über Löt
höcker mit entsprechenden Umverdrahtungsfolien verbunden
sein.
Die Umverdrahtungsfolie auf einer aktiven Oberseite hat die
Aufgabe, die Signale der integrierten Schaltungen über
Kontaktflächen des Halbleiterchips und Leiterbahnen der
Umverdrahtungsfolie zu den Anschlußpunkten oder Löthöckern
des Leitungsblocks zu führen. Von dort wandern die Signale
innerhalb des Leitungsblockes über die Durchgangsverbindungs
leitungen zu der Rückseite des Halbleiterchips und werden auf
der Rückseite des Halbleiterchips auf die Außenkontakthöcker
des darüberliegenden Chips verteilt. Die Außenkontakthöcker
des darüberliegenden Chips sind wiederum über entsprechende
Leiterbahnen mit den Kontakthöckern des Leitungsblocks des
darüberliegenden Chips verbunden. Die Signale können über die
Durchkontaktverbindungsleitungen und mit Hilfe einer weiteren
Umverdrahtungsfolie auf der Rückseite des nächsten
Halbleiterchips in das nächst höhergelegene Halbleiterchip
gelangen. Somit wird mit der erfindungsgemäßen Anordnung
erreicht, daß Signale vom untersten bis zum obersten Chip
durchgegeben werden können und in jeder der Stufe Signale von
diesem durchgängigen Leitungsbaum aus Leitungsblöcken
abgezweigt werden können.
Eine weitere Ausführungsform der Erfindung sieht vor, daß ein
oberster Halbleiterchip des elektronischen Bauteils aus meh
reren gestapelten Halbleiterchips mit makroskopischen Durch
gangsöffnungen keine Durchgangsöffnung aufweist. Eine Durch
gangsöffnung für das oberste Halbleiterchip ist schon deshalb
nicht erforderlich, weil keine Signale auf die Rückseite die
ses obersten Halbleiterchips zu transportieren sind. Dieses
oberste Halbleiterchip kann mit seiner Rückseite bereits eine
äußere Fläche des Gehäuses des elektronischen Bauteils
darstellen. Dieses oberste Chip wirkt deshalb wie ein
schützendes und versiegelndes Dach auf den mit makroskopi
schen Durchgangsöffnungen versehenen übrigen gestapelten
Halbleiterchips.
In einer weiteren Ausführungsform der Erfindung ist das Halb
leiterchip ein Siliciumchip mit einer Kristallorientierung
<100<. Diese Kristallorientierung hat den Vorteil, daß bei
einem naßchemischen Ätzen makroskopische Durchgangsöffnungen
erzeugt werden können, die sich von der Seite des Ätzangriffs
aus zu der gegenüberliegenden Seite verjüngen und dabei einen
Neigungswinkel von 54,7 Grad aufweisen. Der Vorteil dieser
mit Hilfe der Kristallorientierung <100< erreichbaren makro
skopischen Öffnungen ist, daß aufgrund des Neigungswinkels
die Öffnung auf der Rückseite wesentlich größer ist als die
Öffnung auf der integrierte Schaltungen aufweisenden Ober
seite des Halbleiterchips. Somit wird, wenn von der Rückseite
des Halbleiterchips aus geätzt wird, eine verminderte
Oberfläche der aktiven Oberseite des Halbleiterchips für die
makroskopische Durchgangsöffnung verbraucht. Da jedoch eine
hohe Dichte an Durchgangsverbindungsleitungen in einem
Leitungsblock erreichbar ist, gleicht sich der minimale
Flächenverlust auf der aktiven Oberseite des Halbleiterchips
vollständig aus. Müssen hingegen die oberen Chips über
Signal- und Versorgungsleitungen entlang oder im Abstand von
den Außenkanten der unterschiedlichen Halbleiterchips
versorgt werden, so ergibt sich dabei ein wesentlich höherer
Flächenbedarf als bei der erfindungsgemäßen Lösung mit einer
makroskopischen Öffnung für die einzelnen Halbleiterchips.
In einer weiteren Ausführungsform der Erfindung weist der
Leitungsblock als elektrisch isolierendes Material zwischen
den Durchgangsverbindungsleitungen einen Kunststoff auf. Die
ser Kunststoff kann vorzugsweise Polyimid sein. Jedoch sind
auch andere Polymere und Copolymere sowie Ester einsetzbar,
soweit sie eine hohe Isolations- und Spannungsfestigkeit für
die Durchgangsverbindungsleitungen liefern. Reichen bei Hoch
frequenzanwendungen die Isolationseigenschaften von Kunst
stoffen nicht aus, so kann für den Leitungsblock auch auf Ke
ramik übergegangen werden, das als elektrisch isolierendes
Material in dem Leitungsblock einsetzbar ist.
Ein Verfahren zur Herstellung eines elektronischen Bauteils
mit mindestens einem Halbleiterchip, der eine makroskopische
Durchgangsöffnung für eine Mehrzahl von Durchgangsverbin
dungsleitungen aufweist, wird durch folgende Verfahrens
schritte hergestellt: zunächst wird ein Halbleiterwafer be
reitgestellt, der auf einer aktiven Oberseite integrierte
Schaltungen aufweist. Jedoch sind auf diesem Halbleiterwafer
Oberseitenbereiche von Schaltungselementen freigehalten, in
denen eine makroskopische Durchgangsöffnung für jeweils meh
rere Durchgangsverbindungsleitungen vorgesehen ist. Die der
art strukturierte Oberseite des Halbleiterwafers wird dann
mit einer Schutzschicht gegen ein Ätzmittel abgedeckt. Dieses
Ätzmittel soll von der Rückseite aus Ätzgruben in den Halb
leiterwafer einfügen. Dazu wird vor dem Ätzen selektiv die
Rückseite des Halbleiterwafers unter Freilassung von Berei
chen, in denen die Durchgangsöffnungen für jeweils mehrere
Durchgangsverbindungsleitungen vorgesehen sind, abgedeckt.
Nach dem selektiven Abdecken der Rückseite kann dann der
Halbleiterwafer in ein chemisches Ätzbad gelegt werden, und
naßchemisch von der Rückseite aus werden die Durchgangsöff
nungen gleichzeitig für alle Halbleiterchips auf dem Halblei
terwafer eingebracht. Nach dem Einbringen der Durchgangsöff
nungen wird der Wafer von den Schutzschichten befreit und ge
reinigt, und anschließend wird der Halbleiterwafer in ein
zelne Halbleiterchips getrennt.
Jeder Halbleiterchip weist mindestens eine makroskopische
Durchgangsöffnung auf, welche sich von der Rückseite des
Chips zu der Oberseite des Halbleiterchips erstreckt.
Dieses Verfahren hat den Vorteil, daß in rationeller Weise
preiswert die erforderlichen makroskopischen Durch
gangsöffnungen gleichzeitig für alle Chips auf einem Wafer
hergestellt werden können. Ferner lassen sich mit diesem Ver
fahren quadratische Durchgangsöffnungen herstellen, die auf
der passiven Rückseite des Chips größer sind als auf der ak
tiven Oberseite des Chips. Das selektive Abdecken der Rück
seite des Halbleiterwafers unter Freilassen der Bereiche für
die Durchgangsöffnungen kann mit Hilfe der Photolithographie
technik vorbereitet werden. Dazu wird eine entsprechende
Photolackmaske als Abdeckschicht auf die Rückseite des
Halbleiter-Wafers aufgebracht wird. Die Ätzlösung für die
naßchemische Ätzung umfaßt im wesentlichen eine Mischung aus
Salpetersäure und Flußsäure, wobei die Salpetersäure das
Silicium oxidiert und die Flußsäure dafür sorgt, daß das
Siliciumoxid seinerseits äufgelöst wird. Diese Lösung kann
durch Zugaben von Ammoniak gepuffert werden.
Das Trennen des Halbleiterwafers in einzelne Halbleiterchips
mit makroskopischer Durchgangsöffnung kann durch eine Säge
technik erreicht werden, bei der dünne diamantbestückte Säge
blattfolien durch eine hohe Drehgeschwindigkeit, die durch
Luftlagerung des Sägemotors erreicht wird, aufgrund der dabei
auftretenden Fliehkräfte zu einem formstabilen Sägeblatt mit
nur wenigen 10 µm Breite führen. Mit derart stabilisierten
Sägefolien können von der Oberseite des Halbleiterwafers aus
sehr präzise die Halbleiterwafer in einzelne Halbleiterchips
getrennt werden.
Nach dem Vorliegen einzelner Halbleiterchips mit
makroskopischer Durchgangsöffnung werden zunächst auf der
aktiven Oberseite des Halbleiterchips die dort befindlichen
Kontaktflächen mit Leiterbahnen einer Umverdrahtungsfolie
verbunden. Danach wird ein Leitungsblock mit Durchgangsver
bindungsleitungen und Löthöckern auf den Enden der Durch
gangsverbindungsleitungen in der makroskopischen Durch
gangsöffnung des Halbleiterchips angeordnet. Anschließend
wird ein Verbinden der Löthöcker des Leitungsblockes mit Kon
taktanschlußflächen der Umverdrahtungsfolie in Form eines Re
flow-Prozesses durchgeführt.
Nachdem die Umverdrahtungsfolie fixiert und positioniert und
auch der Leitungsblock elektrisch mit der Umverdrahtungsfolie
verbunden ist, kann nun auf der Rückseite des Halbleiterchips
eine weitere Umverdrahtungsfolie angeordnet werden. Diese
wird mit den auf der Rückseite herausragenden Enden der
Durchgangsverbindungsleitungen des Leitungsblockes über
entsprechende Löthöcker verbunden. Sowohl die
Umverdrahtungsfolie für die Oberseite des Halbleiterchips als
auch die Umverdrahtungsfolie auf der Rückseite des
Halbleiterchips kann mehrere Umverdrahtungslagen aufweisen,
um bei hoher Dichte der Durchgangsverbindungsleitungen in dem
Leitungsblock diese auf die Fläche der Halbleiterchips zu
verteilen.
Nach dem Verbinden der Löthöcker auf der Rückseite des Lei
tungsblockes mit Kontaktanschlußflächen der rückseitigen Um
verdrahtungsfolie und nach Befestigen der rückseitigen Umver
drahtungsfolie auf der Rückseite des Halbleiterchips ist ein
stapelbarer Chip entstanden, auf den gleichartig Chips in
fast beliebiger Anzahl gestapelt werden können, die über die
jeweiligen Leitungsblöcke miteinander gekoppelt sind.
Aufgrund der Verjüngung der makroskopischen Durchgangsöffnung
zur Oberseite hin entstehen in diesem Bereich relativ scharfe
Kanten. Diese scharfen Kanten können durch eine Phase geschützt
werden. Dazu wird gleichzeitig mit dem Einbringen von
Markierungen für die Trennfugen auf der Halbleiteroberseite
der Halbleiterwafer senkrecht zu der Oberseite angeätzt. Wenn
dann von der Rückseite aus der Abtrag des Halbleitermaterials
erfolgt, ergibt sich automatisch durch die von der Oberseite
eingebrachte Einätzung eine Phase, die dem Kantenschutz der
makroskopischen Öffnung auf der Oberseite des Halbleiterchips
dient.
Bei einer weiteren Durchführung des Verfahrens wird die ma
kroskopische Durchgangsöffnung in einem Rand- oder Eckbereich
des Halbleiterchips angeordnet. Diese Anordnung hat den Vor
teil, daß das Einbringen des Leitungsblockes nicht unmittel
bar nach Anbringen der ersten Umverdrahtungsfolie erfolgen
muß. Es kann vielmehr auch noch nach Aufbringen der auf der
Rückseite des Halbleiterchips anzuordnenden Umver
drahtungsfolie der Leitungsblock angeordnet, justiert und
durch einen Reflow-Prozeß mit den beiden Umverdrahtungsfolien
gleichzeitig verbunden werden.
Bei einem weiteren Durchführungsbeispiel des Verfahrens wird
die makroskopische Durchgangsöffnung in einem zentralen
Bereich des Halbleiterchips angeordnet. Mit dieser Anordnung
ist der Vorteil verbunden, daß zu den Rändern des
Halbleiterchips völlig gleichmäßige Abstände entstehen und
somit eine hohe Symmetrie erreichbar wird.
Für elektronische Bauteile mit gestapelten Halbleiterchips,
den sogenannten "stacked chip scale packages" ist Platzein
sparung ein wesentliches Ziel. Werden zwei CSP-Bausteine
(chip size packages) übereinandergesetzt, so sind dafür
Verbindungen von unten nach oben, d. h. von der Chipoberseite
zur Chiprückseite erforderlich. Diese sollten den
geringstmöglichen Platz beanspruchen. Dabei bedingen
Verdrahtungen um einen Chip herum lange Leiterbahnen und
entsprechend einen großen Platzbedarf. Wird jedoch in die
Chipfläche ein erfindungsgemäßes makroskopisches
Durchgangsloch eingebracht, durch welches sämtliche
Verbindungen von der Oberseite zur Rückseite des Chips
geführt werden können, so wird vorteilhaft der Platzbedarf
minimiert und die Leiterbahnlänge beträchtlich vermindert.
Dazu kann der erfindungsgemäße Leitungsblock bzw. "connector
insert" mit einem äußerst geringen "pitch"-Abstand, das
heißt, einer geringen Schrittweite von
Durchgangsverbindungsleitung zu Durchgangsverbindungsleitung
und kleinen Außenkontakten ausgestattet sein. So können in
einer bevorzugten Ausführungsform der Erfindung auf einem
Quadratmillimeter bei einem "pitch"-Abstand von 125 µm und
Kontaktdurchmessern von 50 µm 64
Durchgangsverbindungsleitungen untergebracht werden.
Wenn mit Hilfe der erfindungsgemäßen Lösung die Verdrahtung
der unterschiedlichen Ebenen von gestapelten Halbleiterchips
über makroskopische Durchgangsöffnungen durch die unteren
Chips hindurch erfolgt, so kann dies in komprimierter und da
mit platzsparender Form erfolgen. Der Platzbedarf der Durch
gangsöffnung ist wesentlich geringer als bei einer Leiter
bahnführung um jeden Chip herum. Darüber hinaus wird die Ver
drahtung bei der erfindungsgemäßen Lösung durch das angren
zende Chipvolumen geschützt.
Bei Silicium als Halbleitermaterial mit einer <100<-Orientie
rung läßt sich durch einen naßchemischen Ätzvorgang ein qua
dratischer Durchbruch mit einem Flankenwinkel von 54,7 Grad
darstellen. Zur Vermeidung einer undefinierten, scharfen
Kante an der Oberseite des Halbleiterchips im Bereich der
Durchgangsöffnung kann eine mehrere µm hohe Phase auf der
Oberseite bzw. Vorderseite des Chips dargestellt werden. Eine
derartige Phase läßt sich zum Beispiel während des "trench"-
Ätzvorgangs "in situ" von der Oberseite her ausführen. In
eine derart gestaltete makroskopische Durchgangsöffnung wer
den beim Montageprozeß in der Durchgangsöffnung Durchgangs
verbindungsleitungen angeordnet, die als "connector insert"
eingebracht sein können und über die Kontaktierungen auf der
Oberseite und der Rückseite dieses Leitungsblockes entweder
zu der nächsthöheren Ebene oder zu dem darüberliegenden Chip
geführt werden können.
Die Erfindung wird nun anhand von Ausführungsformen mit Bezug
auf die anliegenden Zeichnungen näher erläutert.
Fig. 1 ist ein schematischer Querschnitt durch eine erste
Ausführungsform der Erfindung.
Fig. 2 ist eine perspektivische Ansicht einer zweiten Aus
führungsform der Erfindung.
Fig. 3 ist ein schematischer Querschnitt durch eine dritte
Ausführungsform der Erfindung.
Fig. 4 ist ein schematischer Querschnitt durch eine vierte
Ausführungsform der Erfindung.
Fig. 5 ist ein schematischer Querschnitt durch eine fünfte
Ausführungsform der Erfindung.
Fig. 6 ist ein schematischer Querschnitt eines elektroni
schen Bauteils mit zwei gestapelten Halbleiterchips unter An
wendung der fünften Ausführungsform der Erfindung.
Fig. 7 ist ein schematischer Querschnitt eines elektroni
schen Bauteils mit mehreren gestapelten Halbleiterchips unter
Anwendung der fünften Ausführungsform der Erfindung.
Fig. 1 ist ein schematischer Querschnitt durch eine erste
Ausführungsform der Erfindung. In Fig. 1 bezeichnet die Be
zugsnummer 1 ein elektronisches Bauteil, die Bezugsnummer 2
einen Halbleiterchip, die Bezugsnummer 3 eine aktive Ober
seite des Halbleiterchips, die Bezugsnummer 4 den Bereich in
tegrierter Schaltungen im Halbleiterchip, die Bezugsnummer 5
eine passive Rückseite des Halbleiterchips, die Bezugsnummer
6 eine makroskopische Durchgangsöffnung durch den Halbleiter
chip von der Oberseite zur Rückseite des Halbleiterchips, die
Bezugsnummer 7 Durchgangsverbindungsleitungen, die Bezugsnum
mer 8 Bonddrähte, die Bezugsnummer 20 Kontaktflächen des
Halbleiterchips und die Bezugsnummer 23 eine Verjüngung der
makroskopischen Durchgangsöffnung 6 von der Rückseite 5 zur
Oberseite 3 des Halbleiterchips 2 unter einem Neigungswinkel
α.
In der Ausführungsform der Erfindung nach Fig. 1 weist das
elektronische Bauteil 1 mindestens einen Halbleiterchip 2
auf. Die aktive Oberseite 3 mit integrierten Schaltungen 4
weist Kontaktflächen 20 auf, die über Verbindungselemente 25
mit einer Leiterbahnstruktur 26 einer Leiterplatte 27 verbun
den sind. Anstelle einer Leiterplatte 27 kann das Bauelement
auch einen Systemträger 28 oder ein mehrlagiges Keramiksub
strat 29 aufweisen. Die Rückseite des Halbleiterchips trägt
entweder unmittelbar, wie es auf der rechten Seite der Fig.
1 zu sehen ist, eine mit Leiterbahnen strukturierte Metall
schicht 29, so daß auf der Rückseite des Halbleiterchips 2
weitere aktive und passive Bauelemente angeordnet werden kön
nen. Diese strukturierte Metallschicht ist in dieser Ausfüh
rungsform über einen Bonddraht 8, der von der Rückseite als
Durchgangsverbindungsleitung 7 durch die makroskopische
Durchgangsöffnung 6 hindurchragt, mit der Leiterbahnstruktur
26 der Leiterplatte verbunden. Somit ist die aktive Oberseite
3 des Halbleiterchips 2 mit der passiven Rückseite 5
gekoppelt und kann mit entsprechend angeordneten aktiven und
passiven Bauelementen auf der Rückseite des Halbleiterchips 2
korrespondieren.
Auf der linken Hälfte der Fig. 1 wird ein Bonddraht 8 von
der Leiterbahnstruktur 26 zur Rückseite des Halbleiterchips 2
geführt, wobei die Rückseite nicht unmittelbar eine struktu
rierte Metallschicht trägt, sondern eine Umverdrahtungsfolie
18, die einerseits isolierend wirkt und andererseits auf ih
rer Oberseite 30 eine strukturierte Metallschicht trägt, über
die entweder Außenkontaktanschlüsse oder weitere passive oder
aktive Bauteile angeschlossen sein können.
Diese Ausführungsform der Erfindung kann beispielsweise ge
wählt werden, wenn das Halbleiterchip 2 ein Speicherbaustein
ist und auf der Rückseite dieses Speicherbausteins weitere
Chips mit logischen integrierten Schaltungen angeordnet wer
den. In der Fig. 1 ist das Gehäuse, das im wesentlichen aus
einer Kunststoff-Füllmasse bestehen kann, zur Vereinfachung
der Darstellung weggelassen worden.
Fig. 2 ist eine perspektivische Ansicht einer zweiten Aus
führungsform der Erfindung. In Fig. 2 sind zur Vereinfachung
der Darstellung das Gehäuse, Außenkontaktflächen und Verbin
dungsleitungen weggelassen worden. In Fig. 2 sind Komponen
ten, welche die gleiche Funktion wie in Fig. 1 erfüllen, mit
gleichen Bezugsnummern gekennzeichnet, und ihre Funktion wird
nicht erneut erläutert. Von dem Halbleiterchip 2 ist in Fig.
2 lediglich ein Abschnitt perspektivisch dargestellt, der die
makroskopische Durchgangsöffnung 4 zeigt, in der in der Aus
führungsform der Fig. 2 ein Leitungsblock 9 angeordnet ist.
Der Leitungsblock 9 besteht im wesentlichen aus einem iso
lierenden Material und Durchgangsverbindungsleitungen 7, die
von der Oberseite 10 des Leitungsblockes 9 zur Rückseite 11
des Leitungsblockes reichen. In dieser Ausführungsform sind
in dem Leitungsblock 64 Durchgangsverbindungsleitungen ange
ordnet, die einen Durchmesser von 20 bis 50 µm aufweisen. Der
Leitungsblock hat eine Querschnittsfläche von 1 mm2. Auf den
Enden 14 und 15 der Durchgangsverbindungsleitungen 7 des Lei
tungsblocks 9 können Löthöcker oder Lötbälle angeordnet sein.
Um die 64 Anschlüsse auf einem mm2 zu der Oberseite 3 des
Halbleiterchips 2 und zur Rückseite 5 des Halbleiterchips 2
zu übertragen bzw. auf diesen Flächen des Halbleiterchips zu
verteilen, werden mehrlagige Umverdrahtungsfolien eingesetzt,
die für jedes Ende einer Durchgangsverbindungsleitung einen
Durchkontakt aufweisen, der eine der 128 Enden der Durch
gangsverbindungsleitungen 7 kontaktiert und ein Signal auf
der Durchgangsverbindungsleitung 7 in eine Leiterbahnebene
der Umverdrahtungsfolie lenkt.
Somit laufen die Strom-, Leitungs- und/oder Signalpfade von
den Halbleiterelektroden der Bauelemente der integrierten
Schaltung auf dem Halbleiterchip über Leitungen, die
unmittelbar auf dem Halbleiterchip angeordnet sind, zu
Kontaktflächen des Halbleiterchips 2. Von dort aus werden sie
über Durchkontakte einer Umverdrahtungsfolie in eine Ebene
der Umverdrahtungsfolie eingekoppelt und über entsprechende
Durchkontakte zu der Vorderseite 10 des Leitungsblocks 9
geführt, und mit einer der Durchgangsverbindungsleitungen 7
verbunden. Von der Rückseite 11 des Leitungsblockes gehen die
Signale über in Durchkontakte einer mehrlagigen
Umverdrahtungfolie auf der Rückseite des Halbleiterchips 2
und werden in einer der Leiterbahnlagen der mehrlagigen
Umverdrahtungsfolie auf der Rückseite des Halbleiters 2 zu
entsprechenden Durchkontakten geführt, die entweder mit der
nächsten Chipebene korrespondieren oder über die Umverdrah
tungsfolie zum nächsthöheren Leitungsblock geführt werden.
Somit kann das Prinzip der in Fig. 2 gezeigten Ausführungs
form mehrfach übereinandergelagert wiederholt werden, und ein
elektronisches Bauteil mit gestapelten Halbleiterchips reali
siert werden.
Fig. 3 zeigt einen schematischen Querschnitt durch eine
dritte Ausführungsform der Erfindung. In Fig. 3 werden Kom
ponenten, die gleiche Funktionen erfüllen wie in den Fig.
1 und 2 mit gleichen Bezugszeichen gekennzeichnet. Eine Er
läuterung dieser Komponenten wird weggelassen. Der in Fig. 3
gezeigte Leitungsblock 9 unterscheidet sich von dem in Fig.
2 gezeigten Leitungsblock durch einen Ansatz 33, welcher den
Leitungsblock 9 in der makroskopischen Durchgangsöffnung 6
hält. Der Halbleiterchip 2 ist mit seiner aktiven Oberseite 3
auf einem Träger 31 montiert, wobei teilweise die Kontaktflä
chen 20 des Halbleiterchips über Bonddrähte mit den Enden 14
der Durchgangsverbindungsleitungen 7 verbunden sind und teil
weise über Verbindungselemente 25 unmittelbar mit Leiterbah
nen auf dem Träger 31 gekoppelt sind. Die Rückseite 11 des
Leitungsblockes weist miniaturisierte Lötbälle mit einem
Durchmesser zwischen 20 und 50 µm auf, die mit Kontaktan
schlußflächen elektrischer Leiterbahnen 19 auf der Umverdrah
tungsfolie 18 korrespondieren. Die Umverdrahtungsfolie 18
deckt die makroskopische Durchgangsöffnung 6 auf der Unter
seite vollständig ab.
Die makroskopische Durchgangsöffnung 6 ist in dieser
Ausführungsform naßchemisch in ein Siliciumsubstrat von der
Rückseite 5 aus hineingeätzt, so daß ein Neigungswinkel α
von 54,7 Grad entsteht, da als Halbleitersubstanz eine
Siliciumscheibe mit einer Kristallorientierung <100< gewählt
wurde. Die Verbindungselemente 25 an der Oberseite 3 des
Halbleiterchips 2 sorgen gleichzeitig für einen ausreichenden
Abstand von dem Träger 31, so daß die Bondverbindungen 16 zu
dem Leitungsblock 9 in dem Zwischenraum zwischen
Halbleiterchip 2 und Träger 31 angeordnet werden können. Die
Verbindungselemente 25 können einerseits eine mechanische
Verbindungsfunktion und andererseits auch eine elektrische
Verbindungsfunktion wahrnehmen.
Fig. 4 ist ein schematischer Querschnitt durch eine vierte
Ausführungsform der Erfindung. In Fig. 4 sind Komponenten,
welche die gleiche Funktion erfüllen wie in den Fig. 1 bis
3 mit gleichen Bezugszeichen gekennzeichnet. Der Leitungs
block der Fig. 4 unterscheidet sich von dem Leitungsblock 9
der Fig. 3 dadurch, daß an seiner Oberseite miniaturisierte
Lötbälle 12 oder Löthöcker 13 angeordnet sind und an seiner
Rückseite 11 Kontaktanschlußflächen 34 geformt sind, die über
Bondverbindungen 16 mit einer Leiterbahnstruktur 26 unmittel
bar auf dem Halbleiterchip 2 oder mit Leiterbahnen 19 einer
Umverdrahtungsfolie 18 auf der Rückseite 5 des Halbleiter
chips 2 verbunden sind. In dieser Ausführungsform haben die
Verbindungselemente 25 auf der Oberseite 3 des Halbleiter
chips auch eine elektrische Koppelfunktion zwischen den Kon
taktflächen 20 des Halbleiterchips 2 und einer Leiterbahn
struktur 26 auf einem Träger 31.
Fig. 5 ist ein schematischer Querschnitt durch eine fünfte
Ausführungsform der Erfindung. In Fig. 5 sind Komponenten
mit gleicher Funktion wie in den Fig. 1 bis 4 mit gleichen
Bezugszeichen gekennzeichnet. Eine Erläuterung der Bezugszei
chen wird deshalb weggelassen.
Der Leitungsblock 9 der Fig. 5 weist zum Unterschied zu den
Leitungsblöcken der Fig. 3 und 4 sowohl auf seiner Ober
seite 10 als auch auf seiner Rückseite 11 miniaturisierte
Lötbälle 12 oder Löthöcker auf. Die Lötbälle 12 oder Löthöc
ker 13 sind elektrisch mit den Enden der Durchgangsverbin
dungsleitungen 7 des Leiterblocks 9 verbunden. Ferner sind
die Lötbälle 12 oder Löthöcker 13 mit einer Leiterbahnstruk
tur 26 eines Trägers 31 auf der Oberseite des Halbleiterchips
2 verbunden. Die Lötbälle 12 oder Löthöcker 13 auf der Rück
seite 11 des Leiterblocks 9 sind mit den elektrischen Leiter
bahnen 19 einer Umverdrahtungsfolie 18 verbunden, die auf der
Rückseite 5 des Halbleiterchips 2 angeordnet ist.
Die Kontaktflächen 20 des Halbleiterchips 2 sind auf der
Oberseite 3 angeordnet und sind über Verbindungselemente 25
mit der Leiterbahnstruktur 26 des Trägers verbunden. Der
Träger 31 kann eine Leiterplatte, ein Systemträger, ein
mehrlagiges Keramiksubstrat oder eine mehrlagige
Umverdrahtungsfolie sein. In Abhängigkeit von der Dichte der
Durchgangsverbindungsleitungen 7 in dem Leitungsblock 9 kann
die Umverdrahtungsfolie 18 einlagig oder mehrlagig
ausgebildet sein. Mit dieser Ausführungsform der Fig. 5
werden Signale des Halbleiterchips 2 über die Kontaktflächen
des Halbleiterchips 2, die Verbindungselemente 25 und die
Leiterbahnstruktur 26 des Trägers 31 zu dem Leitungsblock 9
geführt und in dem Leitungsblock 9 über die
Durchgangsverbindungsleitung 7 auf die rückseitige
Umverdrahtungsfolie 18 übertragen.
Die rückseitige Umverdrahtungsfolie 18 kann ihrerseits ein
weiteres Halbleiterchip oder mehrere Einzelchips aufnehmen
und mit der aktiven Seite 3 des Halbleiterchips 2 über den
Leitungsblock verbunden sein. Der Leitungsblock 9 wird vor
dem Aufbringen der Umverdrahtungsfolie 18 auf der Rückseite 5
des Halbleiterchips 2 in die makroskopische Durchgangsöffnung
6 eingebracht. Eine Lötverbindung der miniaturisierten
Lötbälle mit der Umverdrahtungsfolie 18 kann gleichzeitig in
einem Reflow-Prozeß mit der Verbindung zu der
Leiterbahnstruktur des Trägers 31 erfolgen.
Fig. 6 ist ein schematischer Querschnitt eines elektroni
schen Bauteils mit zwei gestapelten Halbleiterchips 2 und 22
unter Anwendung der fünften Ausführungsform der Erfindung.
Komponenten in Fig. 6, die gleiche Funktionen wie in den
Fig. 1 bis 5 erfüllen, werden mit gleichen Bezugszeichen ge
kennzeichnet und nicht näher erläutert. Der Stapel aus zwei
Halbleiterchips 2 und 22 wird von einem Träger 31 getragen,
wobei der untere Halbleiterchip 2 eine Ausführungsform auf
weist, wie sie bereits mit der Fig. 5 näher erläutert wurde.
Der obere Halbleiterchip 22 weist keine makroskopische Durch
gangsöffnung auf, wie der untere Halbleiterchip, da in dieser
Stapelfolge von lediglich zwei aufeinander angeordneten Halb
leiterchips 2 und 22 keine weiteren Halbleiterchips in dem
Stapel vorgesehen sind.
Die miniaturisierten Lötbälle 12 oder Löthöcker 13, wie sie
in Fig. 5 gezeigt werden, sind derart klein, daß sie in
dieser Darstellungsform nicht einzeln gezeigt werden können.
Sie sind jedoch auf der Vorderseite 10 und der Rückseite 11
des Leitungsblockes 9 angeordnet. Die Umverdrahtungsfolien 18
auf der Oberseite der Halbleiterchips 2 und 22 sind ähnlich
strukturiert wie die Leiterbahnstrukturen 26 auf der
Rückseite des Halbleiterchips bzw. auf dem Träger 31. In
dieser Ausführungsform der Erfindung können mehrere
Speicherbausteine mit gleicher Struktur übereinander
angeordnet werden.
Fig. 7 ist ein schematischer Querschnitt eines elektrischen
Bauteils mit mehreren gestapelten Halbleiterchips 2, 32 unter
Anwendung der fünften Ausführungsform der Erfindung. Jedes
der unteren Halbleiterchips weist in dieser Ausführungsform
Leitungsblöcke 9 auf, welche die Unterseite 3 eines
Halbleiterchips mit einer Leiterbahnstruktur 26 auf der
Rückseite 5 des Halbleiterchips 2 verbinden. Nur das oberste
Halbleiterchip 32 weist keinen Leitungsblock mehr auf, was
den Vorteil hat, daß die Rückseite 5 des obersten
Halbleiterchips 32 als Gehäuseaußenseite eingesetzt werden
kann. Die Außenumrisse des Gehäuses sind in Fig. 7
weggelassen, um die Klarheit der Darstellung zu verbessern.
1
elektronisches Bauteil
2
Halbleiterchip
3
aktive Oberseite des Halbleiterchips
4
integrierte Schaltung des Halbleiterchips
5
passive Rückseite des Halbleiterchips
6
makroskopische Durchgangsöffnung des Halbleiter
chips
7
Durchgangsverbindungsleitungen
8
Bonddrähte
9
Leitungsblock
10
Oberseite des Leitungsblockes
11
Rückseite des Leitungsblockes
12
Lötbälle
13
Löthöcker
14
,
15
Enden der Durchgangsverbindungsleitungen
16
Bonddrahtverbindungen am Leitungsblock
17
Kontaktanschlußflächen
18
Umverdrahtungsfolie
19
elektrische Leiterbahn
20
Kontaktflächen des Halbleiterchips
21
Leiterbahnmuster
22
weiterer Halbleiterchip
23
Verjüngung
24
Oberseitenbereiche
25
Verbindungselement
26
Leiterbahnstruktur
27
Leiterplatte
28
Systemträger
29
strukturierte Metallschicht
30
Oberseite der Umverdrahtungsfolie
31
Träger
32
Oberster Halbleiterchip
α Neigungswinkel
α Neigungswinkel
33
Ansatz
34
Kontaktanschlußflächen
Claims (30)
1. Elektronisches Bauteil mit mindestens einem Halbleiter
chip (2), der eine aktive Oberseite (3) mit integrierten
Schaltungen (4) und eine passive Rückseite (5) ohne in
tegrierte Schaltungen aufweist, wobei der Halbleiterchip
(2) mindestens eine makroskopische Durchgangsöffnung (6)
aufweist, in der eine Mehrzahl voneinander beabstandeter
Durchgangsverbindungsleitungen (7) angeordnet sind, die
sich von der Oberseite (3) zu der Rückseite (5) erstrec
ken.
2. Elektronisches Bauteil nach Anspruch 1, dadurch gekenn
zeichnet, daß die Durchgangsverbindungsleitungen (7)
Bonddrähte (8) aufweisen.
3. Elektronisches Bauteil nach Anspruch 1 oder Anspruch 2,
dadurch gekennzeichnet, daß die Durchgangsverbindungs
leitungen (7) in einem die Durchgangsverbindungsleitun
gen (7) elektrisch isolierenden Leitungsblock (9) ange
ordnet sind, der eine Oberseite (10) und einer Rückseite
(11) aufweist, wobei sich die Durchgangsverbindungslei
tungen (7) von der Oberseite (10) des Leitungsblockes
(9) zu der Rückseite (11) des Leitungsblockes (9) er
strecken.
4. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß auf mindestens ei
ner Seite (10, 11) des Leitungsblockes (9) Lötbälle (12)
oder Löthöcker (12) an mindestens jeweils einem Ende
(14, 15) der Durchgangsverbindungsleitungen (7) angeord
net sind.
5. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß auf mindestens ei
ner der Seiten (10, 11) des Leitungsblockes (9) Bond
drahtverbindungen (16) an mindestens jeweils einem Ende
(14, 15) der Durchgangsverbindungsleitungen (7) angeord
net sind.
6. Elektronisches Bauteil nach einem der Ansprüche 1, 3 oder
4, dadurch gekennzeichnet, daß die Durchgangsverbin
dungsleitungen (7) an ihren Enden (14, 15) mit Kontakt
anschlußflächen (17) von Umverdrahtungsfolien (18) über
Kontakthöcker (13) oder Bonddrähte (8) verbunden sind.
7. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß eine Umverdrah
tungsfolie (18) auf der Oberseite (3) des Halbleiter
chips (2) angeordnet ist, wobei die Umverdrahtungsfolie
(18) elektrische Leiterbahnen (19) zwischen Kontaktflä
chen (20) auf der Oberseite (3) des Halbleiterchips (2)
und Kontaktanschlußflächen (17) auf der Umverdrahtungs
folie (7), die mit Kontakthöckern (13) verbunden sind,
aufweist.
8. Elektronisches Bauteil nach Anspruch 6 oder Anspruch 7,
dadurch gekennzeichnet, daß die Umverdrahtungsfolie (18)
mehrere übereinander angeordnete Umverdrahtungsebenen
und zwischen den Umverdrahtungsebenen Durchkontakte auf
weist.
9. Elektronisches Bauteil nach Anspruch 8, dadurch gekenn
zeichnet, daß die Position und Anordnung der Durchkon
takte den Positionen und den Anordnungen der Durchgangsverbindungsleitungen
(7) des Leitungsblockes (9) ent
sprechen.
10. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß die passive Rück
seite (5) des Halbleiterchips (2) ein Leiterbahnmuster
(21) aufweist.
11. Elektronisches Bauteil nach einem der Ansprüche 3 bis
10, dadurch gekennzeichnet, daß auf der passiven Rück
seite (5) des Halbleiterchips (2) und auf der Oberseite
(3) des Halbleiterchips (2) jeweils eine Umverdrahtungs
folie (18) angeordnet ist, wobei die Leiterbahnen (19)
der Umverdrahtungsfolien (18) über die Durchgangsverbin
dungsleitungen (7) des Leitungsblockes (9) miteinander
verbunden sind.
12. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß auf der Rückseite
des Halbleiterchips (2) mit makroskopischer Durch
gangsöffnung (6), Leitungsblock (9) und Umverdrahtungs
folie (18) ein weiterer Halbleiterchip (22) gestapelt
ist, wobei mindestens einer der beiden Halbleiterchips
(2, 22) einen Leitungsblock (9) aufweist.
13. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß das elektronische
Bauteil (1) mehrere aufeinander gestapelte Halbleiter
chips (2) aufweist, die elektrisch über Leitungsblöcke
(9) mit Durchgangsverbindungsleitungen (7) untereinander
gekoppelt sind, wobei die Halbleiterchips (2) makrosko
pische Durchgangsöffnungen (6) aufweisen, in denen die
Leitungsblöcke (9) angeordnet sind.
14. elektronisches Bauteil nach Anspruch 12 oder Anspruch
13, dadurch gekennzeichnet, daß ein oberster Halbleiter
chip (32) des elektronischen Bauteils (1) aus gestapel
ten Halbleiterchips (2) mit makroskopischen Durch
gangsöffnungen (6) keine Durchgangsöffnung aufweist.
15. Elektronisches Bauteil nach einem der Ansprüche 12 bis
14, dadurch gekennzeichnet, daß die Halbleiterchips (2)
eines Stapels jeweils auf ihrer Oberseite (3) und auf
ihrer Rückseite (5) Umverdrahtungsfolien (18) aufweisen.
16. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß der Halbleiterchip
(2) ein Silicium-Chip mit einer Kristallorientierung
<100< ist.
17. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß die makroskopische
Durchgangsöffnung (6) eine Verjüngung (23) von der Rück
seite (5) zur Oberseite (3) des Halbleiterchips (2) hin
aufweist.
18. Elektronisches Bauteil nach Anspruch 14, dadurch gekenn
zeichnet, daß die Verjüngung (23) einen Neigungswinkel α
von 54,7 Grad aufweist.
19. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß die Durchgangsver
bindungsleitungen (7) eines der Metalle, Gold, Kupfer,
Aluminium oder Legierung derselben aufweisen.
20. Elektronisches Bauteil nach einem der Ansprüche 3 bis
15, dadurch gekennzeichnet, daß die Dichte der Durch
gangsverbindungsleitungen (7) im Querschnitt des Lei
tungsblockes (9) zwischen 15 und 150 Durchgangsverbin
dungsleitungen (7) pro mm2 ist.
21. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß der Durchmesser ei
ner Durchgangsverbindungsleitung (7) im Bereich zwischen
20 und 50 Mikrometer liegt.
22. Elektronisches Bauteil nach einem der Ansprüche 3 bis
17, dadurch gekennzeichnet, daß der Leitungsblock (9)
als elektrisch isolierendes Material zwischen den Durch
gangsverbindungsleitungen (7) einen Kunststoff, vorzugs
weise Polyimid aufweist.
23. Elektronisches Bauteil nach einem der Ansprüche 3 bis
18, dadurch gekennzeichnet, daß der Leitungsblock (9)
als elektrisch isolierendes Material Keramik aufweist.
24. Verfahren zur Herstellung eines elektronischen Bauteils
(1) mit mindestens einem Halbleiterchip (2), der eine
makroskopische Durchgangsöffnung (6) für eine Mehrzahl
von Durchgangsverbindungsleitungen (7) aufweist, wobei
das Verfahren durch folgende Verfahrensschritte gekenn
zeichnet ist:
- - Bereitstellen eines Halbleiter-Wafers, der auf ei ner aktiven Oberseite (3) integrierte Schaltungen (4) aufweist, wobei Oberseitenbereiche (24) von Schaltungselementen freigehalten werden, in denen makroskopische Durchgangsöffnungen (6) für jeweils mehrere Durchgangsverbindungsleitungen (7) vorgese hen sind,
- - Abdecken der Oberseite (3) des Halbleiter-Wafers mit einer Schutzschicht gegen ein Ätzmittel,
- - Selektives Abdecken der Rückseite des Halbleiter- Wafers unter Freilassung von Bereichen, in denen Durchgangsöffnungen (6) für jeweils mehrere Durch gangsverbindungsleitungen (7) vorgesehen sind,
- - Naßchemisches Ätzen des Halbleiter-Wafers von sei ner Rückseite (5) aus,
- - Trennen des Halbleiter-Wafers in einzelne Halblei terchips (2), die mindestens eine makroskopische Durchgangsöffnung (6) aufweisen, von der Oberseite (3) des Halbleiterchips (2) aus.
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß
der Halbleiterchip (2) mit einer Umverdrahtungsfolie
(18) auf seiner Oberseite (3) und einer weiteren Umver
drahtungsfolie (18) auf seiner Rückseite (5) versehen
wird.
26. Verfahren nach Anspruch 24 oder Anspruch 25, dadurch ge
kennzeichnet, daß mehrere Halbleiterchips (2), die auf
ihren Ober- und Rückseiten Umverdrahtungsfolien (18)
aufweisen, aufeinander gestapelt werden.
27. Verfahren nach einem der Ansprüche 24 bis 26, das wei
terhin folgende Verfahrensschritte aufweist:
- - Verbinden von Kontaktflächen auf der Oberseite (3) eines Halbleiterchips (2) mit Leiterbahnen (19) ei ner Umverdrahtungsfolie (18),
- - Anordnen eines Leitungsblocks (9) mit Durchgangs verbindungsleitungen (7) und Löthöckern auf ihren Enden (14, 15) in der makroskopischen Durchgangsöff nung (6) des Halbleiterchips (2),
- - Verbinden der Löthöcker (13) des Leitungsblocks (9) mit Kontaktanschlußflächen (17) der Umverdrahtungs folie (18),
- - Anordnen einer weiteren Umverdrahtungsfolie (18) auf der Rückseite (5) des Halbleiterchips (2) und auf der Rückseite (11) des Leitungsblocks (9),
- - Verbinden der Löthöcker (13) auf der Rückseite des Leitungsblockes (9) mit Kontaktanschlußflächen (17) der weiteren Umverdrahtungsfolie (18), und
- - Befestigen der weiteren Umverdrahtungsfolie auf der Rückseite (5) des Halbleiterchips (2).
28. Verfahren nach einem der Ansprüche 24 bis 27, dadurch
gekennzeichnet, daß bei einem Einbringen von Vertiefun
gen in die Oberseite (3) des Halbleiter-Wafers zur Mar
kierung von Trennfugen für die Halbleiterchips (2) des
Halbleiter-Wafers gleichzeitig eine senkrecht zu der
Oberseite (3) des Halbleiter-Wafers angeordnete Phase
zum Schutz von Kanten der makroskopischen Durchgangsöff
nungen (6) der Halbleiterchips (2) in die Oberseite (3)
des Halbleiter-Wafers eingebracht wird.
29. Verfahren nach einem der Ansprüche 24 bis 28, dadurch
gekennzeichnet, daß die makroskopische Durchgangsöffnung
(7) in einem Rand- oder Eckbereich des Halbleiterchips
(2) angeordnet wird.
30. Verfahren nach einem der Ansprüche 24 bis 28, dadurch
gekennzeichnet, daß die makroskopische Durchgangsöffnung
(7) in einem zentralen Bereich des Halbleiterchips (2)
angeordnet wird.
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---|---|
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