DE4325668C2 - Mehrebenen-Verdrahtungssubstrat und dieses verwendende Halbleiteranordnung - Google Patents

Mehrebenen-Verdrahtungssubstrat und dieses verwendende Halbleiteranordnung

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Description

Die Erfindung betrifft eine Anordnung mit Mehrebenen-Verdrahtungsstruktur für ein Mehrchipmodul.
In den letzten Jahren sind im Zuge des raschen Fort­ schritts auf dem Gebiet der Halbleitertechnik LSIs (großintegrierte Schaltkreise) hoher Integrationsdichte und hoher Arbeitsgeschwindigkeit entwickelt worden. Bei Konstruktion eines Rechners oder eines Nachrichtenüber­ tragungsgeräts aus diesen Hochleistungs-LSIs bewirkt die Montageverzögerung (mounting delay) von zwischen den LSIs übertragenen Signalen eine Begrenzung der Lei­ stung des die LSIs aufweisenden Systems.
Als Möglichkeit zur Lösung des obigen Problems ist ein Mehrchipmodul oder -baustein (MCM), bei dem Blankchip- LSIs mit hoher Dichte montiert sind, entwickelt worden. Je nach der Art der in ihnen verwendeten Substrate wer­ den die Mehrchipmodule oder MCMs in ein MCM-L, bei dem blanke Chips unmittelbar auf einer Leiterplatte montiert sind, ein MCM-C unter Verwendung eines Keramik­ substrats, das durch Stapeln und anschließendes Sintern von als "grüne" oder ungebrannte Schichten bezeichneten Keramik-Dünnschichten erhalten wurde, und ein MCM-D ein­ geteilt, das ein Dünnschicht- oder -film-Mehrebenen-Ver­ drahtungssubstrat verwendet. Von diesen Typen ist das MCM-D im Hinblick auf seine elektrischen Eigenschaften, seine Verdrahtungsdichte und dgl. besonders attraktiv, vergl. EP 0 176 245 A2.
Beim MCM-D ist ein als Basis dienendes Grund- oder Ba­ sissubstrat für die Ausbildung einer Dünnschicht-Mehr­ ebenenverdrahtungsschicht erforderlich. Als Basissub­ strat wird eine Siliziumscheibe, eine Metallplatte aus Aluminium o. dgl. oder aber ein Keramiksubstrat aus Alu­ miniumoxid, Aluminiumnitrid o. dgl. benutzt. Bei Verwen­ dung des Keramiksubstrats hierfür kann eine Verdrah­ tungsschicht innerhalb des Basissubstrats geformt wer­ den, und letzteres kann auch als Kapsel (package) be­ nutzt werden, wodurch eine Montage- oder Aufbaudichte erhöht wird.
Das das Keramiksubstrat verwendende Basissubstrat wird herkömmlicherweise auf einem sog. Highend-Gebiet, z. B. bei einem Super-Rechner benutzt, wo die hohen Kosten für das Basissubstrat in Kauf genommen werden. Wenn diese Technik jedoch auf eine Arbeitsstation oder einen sog. Personal-Rechner angewandt wird, müssen verschie­ dene Arten von Basissubstraten in kurzer Zeit herge­ stellt und die Kosten gesenkt werden.
Bei einem in einem herkömmlichen Mehrchipmodul bzw. MCM eingesetzten Basissubstrat müssen ein Verdrahtungs-Lei­ termuster, eine Isolierschicht sowie Durchgangslöcher für jede Schicht geformt werden. Da die be­ treffenden Vorgänge nacheinander erfolgen, dauert die Fertigstellung des Basissubstrats eine lange Zeit; eine Kostensenkung ist dabei schwierig zu realisieren.
Aus dem Stand der Technik sind die folgenden Anordnungen bekannt. In der US 4 954 877 ist ein Chipträger beschrieben, bei dem ein Basissubstratteil unter einem LSI-Chip in zwei Bereiche unterteilt ist. Versorgungs- und Masseanschlüsse sind dabei in einem Mittenbereich untergebracht, während die Signalverdrahtung im Randbereich verläuft.
Die JP 58-111 396 A beschreibt eine Anordnung, bei der im Substrat speziell angeordnete vertikale Leiterpfade für die Stromversorgung vorgesehen sind.
Weiterhin beschreibt die EP 0 285 064 A2 eine Mehrchip- Modulstruktur, bei der Teilungsplattenbereiche mit jeweils gleicher Größe einzelnen Halbleitervorrichtungen des gleichen Typs zugeordnet sind. Innerhalb der jeweiligen Teilungsplattenbereiche ist die Lagebeziehung zwischen einer Anordnung von Kontaktkissen auf der Oberseite und eine Anordnung von Kontaktkissen auf der Unterseite jeweils konstant.
Da jedoch die Befestigungspositionen der Halbleitervorrichtung auf den Mehrchip-Verdrahtungsschichten auf Blöcke eingeschränkt sind, ist es hier nicht möglich, Halbleitervorrichtungen von beliebiger Größe an beliebigen Stellen auf dem Substrat anzubringen.
In der EP 0 414 204 A2 ist schließlich ein Mehrschicht- Zwischenverbindungssubstrat und eine dieses verwendende integrierte Schaltungsvorrichtung beschrieben. Dieses bekannte Substrat hat standardisierte Strom- bzw. Spannungsversorgungs-Verdrahtungsschichten innerhalb eines Basissubstrates und Strom- bzw. Spannungsversorgungs- Anpassschichten in einem Chipträger. Dabei sind die Strom- bzw. Spannungsversorgungs-Anpassschichten abhängig von einzelnen Halbleitervorrichtungen gestaltet.
Aufgabe der Erfindung ist die Schaffung einer Anordnung mit Mehrebenen-Verdrahtungsstruktur, mit dem die Kosten gesenkt und die für seine Herstellung benötigte Zeit verkürzt werden können.
Bei dieser Anordnung soll ein Basissubstrat nach einem einfachen Verfahren herstellbar sein.
Im Zuge obiger Aufgabe bezweckt die Erfindung auch die Schaffung eines als halbkundenspezifisches Substrat dienenden Basissubstrats, bei dem Stromversorgungs- /Masseverdrahtungsschichten im voraus geformt sind.
Die Aufgabe wird durch die Anordnung mit den in Anspruch 1 angegebenen Merkmalen gelöst.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine Draufsicht auf ein Basissubstrat, das ein Mehrebenen-Verdrahtungssubstrat gemäß einer ersten Ausführungsform darstellt,
Fig. 2 eine Schnittansicht zur Darstellung einer Halbleiteranordnung unter Verwendung des Mehrebenen-Verdrahtungssubstrats nach Fig. 1,
Fig. 3 eine Draufsicht auf ein Flächenleitermuster, das auf einer das Basissubstrat nach Fig. 1 darstellenden Isolierschicht geformt ist,
Fig. 4 eine Schnittansicht eines ein Mehrebenen-Ver­ drahtungssubstrat gemäß einer zweiten Ausfüh­ rungsform bildenden Basissubstrats,
Fig. 5 eine Draufsicht auf ein ein Mehrebenen-Ver­ drahtungssubstrat gemäß einer dritten Ausfüh­ rungsform bildendes Basissubstrat,
Fig. 6 eine Schnittansicht zur Darstellung des Auf­ baus einer das Mehrebenen-Verdrahtungssub­ strat nach Fig. 4 verwendenden Halbleiteran­ ordnung,
Fig. 7 eine in vergrößertem Maßstab gehaltene Schnittdarstellung der Oberflächenseite des Basissubstrats und eines auf diesem geform­ ten Dünnschicht-Verdrahtungsabschnitts.
In den Figuren sind einander gleiche Teile mit jeweils gleichen Bezugsziffern bezeichnet.
Fig. 1 ist eine Draufsicht zur Darstellung des Musters des Aufbaus eines Basissubstrats gemäß einer ersten Aus­ führungsform der Erfindung; Fig. 2 zeigt in einem Schnitt den Aufbau einer unter Verwendung des Basissub­ strats nach Fig. 1 gebildeten Halbleiteranordnung.
Ein in Fig. 1 dargestelltes Basissubstrat 11 wird wie folgt hergestellt: Im Siebdruck wird z. B. eine Wolfram­ paste auf die Oberflächen mehrerer als "grüne" oder un­ gebrannte Keramiklagen bzw. -schichten bezeichneter Iso­ lierschichten oder -filme aus z. B. Aluminiumoxid (Al2O3), Aluminiumnitrid (AlN) o. dgl. zur Bildung von Mehrebenen- bzw. Flächen- Leitermustern aufgebracht; diese Isolierschich­ ten bzw. -filme werden sodann gestapelt (übereinander angeordnet) und nach an sich bekannter Sintertechnik gesintert.
Die auf den Oberflächen der mehreren Isolierschichten oder auf -filme erzeugten Flächenleitermuster umfassen zwei Arten von Mustern, nämlich ein an eine Stromversor­ gungsspannung anzuschließendes Flächenleitermuster 12 und ein mit einer Erd- oder Massespannung (Bezugsspan­ nung) zu verbindendes Flächenleitermuster 13. Zwei unge­ brannte Schichten, auf denen die Stromversorgungs-Flä­ chenleitermuster geformt sind, sowie zwei ungebrannte Schichten, auf denen die Masse-Flächenleitermuster ge­ formt sind, werden im voraus vorbereitet. Diese unge­ brannten Schichten werden einander abwechselnd in der Richtung der Dicke so gestapelt, daß zwischen den Flä­ chenleitermustern Kondensatoren geformt werden, worauf die gestapelten ungebrannten Schichten gesintert wer­ den.
Ein Zentralbereich 14a des Basissubstrats 11 ist ein Be­ reich, in welchem die Stromversorgungs- und Masse-Flä­ chenleitermuster 12 bzw. 13 ausgebildet sind. Im Zen­ tralbereich 14a sind mit dem Stromversorgungs-Flächen­ leitermuster 12 verbundene lotrechte oder Vertikallei­ terschichten 15 (offene Kreise in Fig. 1) und mit dem Masse-Flächenleitermuster 13 verbundene lotrechte oder Vertikalleiterschichten 16 (volle Kreise bzw. Punkte in Fig. 1) regelmäßig und einander abwechselnd angeordnet. Im Umfangs- bzw. Randbereich 14b des Basissubstrats 11 sind mehrere Leiterschichten 17 zum Herausführen von Si­ gnalverdrahtungsleitungen und von Stromversorgungs-/Masse­ verdrahtungsleitungen angeordnet.
Die lotrechten Leiterschichten 15, 16 und 17 sind je­ weils lotrecht angeordnet und elektrisch auf die im fol­ genden angegebene Weise verbunden oder angeschlossen: In der Isolierschicht jeder der Schichten ausgebildete Durchgangsöffnungen werden mit einer Wolf­ rampaste gefüllt, worauf die Isolierschichten oder -fil­ me gestapelt und gesintert werden. Danach werden die Stromversorgungs-Flächenleitermuster 12 auf den Isolier­ schichten mittels der lotrechten Leiterschichten 15 elektrisch miteinander verbunden, während auf ähnliche Weise die Masse-Flächenleitermuster 13 mittels der lot­ rechten Leiterschichten 16 elektrisch miteinander ver­ bunden werden. Die Flächenleitermuster 12 und 13 sind dabei so angeordnet, daß Induktivitätskomponenten, die in den Verdrahtungsbahnen der Flächenleitermuster 12 und 13 vorhanden sind, ausreichend herabgesetzt sind.
Beim Basissubstrat 11 gemäß Fig. 2 wird die erste Oberfläche oder -seite 18 als Hauptfläche benutzt, die als Dünn­ schichtverdrahtungs-Erzeugungsfläche dient; die Unter­ seite 19 wird als externe Anschlußherausführfläche be­ nutzt. Die End- oder Stirnflächen der lotrechten Strom­ versorgungs-Leiterschichten 15, der lotrechten Masse- Leiterschichten 16 und der Leiterschichten 17 liegen an der Oberseite 18 frei. Darüber hinaus ist oder wird die Oberfläche des Isolierfilms auf der Oberseite 18 po­ liert. Nicht dargestellte Anschlußelektroden zum An­ schließen oder Verbinden einer Mehrebenen-Dünnschicht­ verdrahtungsschicht 22 (noch zu beschreiben) sind oder werden auf den freiliegenden Abschnitten der Leiter­ schichten 15, 16 und 17 auf der Isolierfilmoberfläche an der Oberseite 18 ausgebildet.
Die Mehrebenen-Dünnschichtverdrahtungsschicht 22 ist oder wird auf der Oberseite 18 des Basissubstrats 11 ge­ formt. Diese Schicht 22 umfaßt eine Polyimid-Isolier­ schicht 20 und eine Dünnschicht-Verdrahtungsschicht 21 mit einer Kupferschicht und einem Barrieren- bzw. Sper­ renmetall. Letzteres besteht aus einer Titanschicht oder einer Chromschicht zur Verbesserung der Adhäsion zwischen der Polyimid-Isolierschicht 20 und der Kupfer­ schicht. Das Basissubstrat 11 und die Mehrebenen-Dünn­ schichtverdrahtungsschicht 22 bilden ein Mehrebenen-Ver­ drahtungssubstrat.
Auf der Mehrebenen-Dünnschichtverdrahtungsschicht 22 werden mehrere Halbleiter-Chips, z. B. LSI-Chips 23 mon­ tiert. Eine Stromversorgungsspannungselektrode, eine Massespannungselektrode und eine Signalelektrode (An­ schlußelektroden) (nicht dargestellt) sind oder werden auf der Oberseite jedes LSI-Chips 23 ausgebildet. Die Elektroden auf dem LSI-Chip 23 werden über Verbindungs- bzw. Bond-Drähte 24 sowie die Dünnschichtverdrahtungs­ schicht 21 in der Mehrebenen-Dünnschichtverdrahtungs­ schicht 22 elektrisch mit den lotrechten Leiterschich­ ten 15 und 16, welche dem betreffenden LSI-Chip 23 am nächsten liegen, verbunden, wobei die Elektroden eben­ falls mit den Durchgangsöffnungskontakten 17 verbunden werden.
Mit anderen Worten: einige der im Randbereich 14b des Basissubstrats 11 angeordneten Leiterschichten 17 sind bzw. werden unmittelbar innerhalb des Basissubstrats 11 mit den Stromversorgungs-Flächenleitermustern 12 bzw. dem Masse-Flächenleitermuster 13 verbunden. Eine Strom­ versorgungsspannung oder eine Massespannung wird von außen her an die Flächenleitermuster 12 und 13 über die Leiterschichten 17 und sodann über die lotrechten Lei­ terschichten 15 und 16, die Dünnschichtverdrahtungs­ schicht 21 und die Bondingdrähte 24 an jeden der LSI- Chips 23 angelegt. Ein Signalaustausch zwischen jedem LSI-Chip 23 und einer externen Schaltung erfolgt über einige der Leiterschichten 17, die Dünnschichtverdrah­ tungsschicht 21 und die Bond-Drähte 24.
Ferner werden Zuleitungsstifte durch Hartlöten ange­ bracht, oder mit einem Verbinder in Kontakt gebrachte Anschlußelektroden werden an der Unter­ seite 19 des Basissubstrats 11 geformt. Bei der vorlie­ genden Ausführungsform sind oder, werden Anschlußelektro­ den 25 an der Unterseite 19 angeordnet.
Fig. 3 veranschaulicht in Draufsicht die Form des Strom­ versorgungs-Flächenleitermusters 12, das auf dem das Ba­ sissubstrat 11 bildenden Isolierfilm geformt oder ausge­ bildet ist. In Fig. 3 steht der schraffierte Bereich für das Flächenleitermuster 12, das durch Aufdrucken und anschließendes Sintern einer Wolframpaste geformt ist. Das Leitermuster ist nicht um die lotrechten Mas­ se-Leiterschichten 16 herum ausgebildet, um ein Kurz­ schließen der Durchgangsöffnungskontakte 16 untereinander zu vermeiden. Das Masse-Flächenleitermuster 13 ist oder wird weiterhin auf die gleiche Weise wie die Stromver­ sorgungs-Flächenleitermuster 12 erzeugt.
Wenn bei dem Mehrebenen-Verdrahtungssubstrat mit dem oben beschriebenen Aufbau verschiedene Arten von MCMs entsprechend der willkürlichen Anordnung und den will­ kürlichen Größen der LSI-Chips für jeden Anwendungsfall ausgebildet werden sollen, können die Stromversorgungs- und Masseverdrahtungsleitungen der LSI-Chips mit den am nächsten gelegenen, im Basissubstrat 11 angeordneten lotrechten Leiterschichten verbunden werden, um den Ab­ stand zwischen Verdrahtungsleitungen in den Mehrebenen- Dünnschichtverdrahtungsschichten 22 zu verkürzen. Si­ gnalverdrahtungsleitungen dienen als Verdrahtungsleitun­ gen für die Verbindung der LSI-Chips jeweils miteinan­ der sowie (mit) Verdrahtungsleitungen für Verbindung der LSI-Chips mit einer externen Schaltung. Die Signal­ verdrahtungsleitungen in den Mehrebenen-Dünnschichtver­ drahtungsschichten können aus den Dünnschichtverdrah­ tungsschichten 21 einer zweilagigen Struktur geformt sein. Aus diesem Grund können verschiedene Arten von MCMs (Mehrchipmodule) mit niedrigen Rosten und in kürze­ rer Herstellungszeit als beim Stand der Technik bereit­ gestellt werden.
In Verbindung mit der dargestellten Ausführungsform ist ein Fall beschrieben worden, in welchem ein Stromversor­ gungssystem zwei Potentiale (ein Stromversorgungspoten­ tial und ein Massepotential) aufweist. Wenn ein zu ver­ wendendes Stromversorgungssystem zwei oder mehr Potenti­ ale aufweist, können lotrechte Leiterschichten für die­ se Potentiale abwechselnd angeordnet werden.
Fig. 4 veranschaulicht im Schnitt den Aufbau eines Basissubstrats gemäß einer zweiten Ausfüh­ rungsform der Erfindung. Wie für das Basissubstrat 11 gemäß der ersten Ausführungsform beschrieben, sind da­ bei die mit der Stromversorgungsspannung zu verbinden­ den beiden Flächenleitermuster 12 und die an die Masse­ spannung anzuschließenden beiden Flächenleitermuster 13 vorgesehen. Bei einem Basissubstrat 11 gemäß der zwei­ ten Ausführungsform sind ein an eine Stromversorgungs­ spannung anzuschließendes Flächenleitermuster 12 und ein an eine Massespannung anzuschließendes Flächenlei­ termuster 13 vorgesehen.
Das Mehrebenen-Verdrahtungssubstrat der Ausführungsform gemäß Fig. 4 ist für praktischen Einsatz geeignet. Wenn jedoch die Zahl der Schichten der Flächenleitermuster 12 und 13 vergrößert wird, entstehen Kondensatoren je­ weils einer größeren Kapazität, so daß Stromversorgungs­ störsignal oder -rauschen verringert und eine Gleich­ strom-Zuführfähigkeit in einem Normalbetrieb erhöht wer­ den.
Fig. 5 ist eine Draufsicht zur Darstellung des Musters der Ausgestaltung oder Struktur eines Basissubstrats gemäß einer dritten Ausführungsform. Fig. 6 veranschau­ licht im Schnitt den Aufbau einer unter Verwendung des Basissubstrats gemäß Fig. 5 gebildeten Halbleiteranord­ nung. Im Zusammenhang mit dieser Ausführungsform ist nachstehend nur ein vom Basissubstrat gemäß Fig. 1 ver­ schiedenes Basissubstrat 11 beschrieben. Bei dieser Aus­ führungsform sind insbesondere als externe Anschlüsse dienende Anschlußelektroden 25 im äußeren Umfangs- oder Randbereich auf der Oberseite 18 des Basissubstrats 11 angeordnet. An der Oberseite 18 des Basissubstrats 11 ist ein Abschirmmetallring 26 geformt, mit welchem ein Deckel 27 nach einer Nahtschweiß- oder Laserschweißme­ thode verschweißt ist, so daß eine luftdichte Abdich­ tung hergestellt ist.
Weiterhin sind aus Wolfram bestehende Umgehungsverdrah­ tungsleitungen 28 unter dem Metallring 26 und innerhalb des Basissubstrats 11 geformt; innerhalb des Basissub­ strats 11 sind Leiterschichten 29 zur Verbindung von Si­ gnalverdrahtungsleitungen mit den Anschlußelektroden 25 vorgesehen.
Obgleich nicht dargestellt, sind mehrere lotrechte Stromversorgungs- und Masse-Leiterschichten im Zentral­ bereich an der Oberseite 18 des Basissubstrats 11 vorge­ sehen, wobei Flächenleitermuster 12 und 13 unmittelbar an diese lotrechten Leiterschichten angeschlossen sind.
Da beim Basissubstrat 11 gemäß dieser Ausführungsform die Anschlußelektroden 25 an der Oberseite 18 geformt sind, kann unter Verwendung von Fett einer ho­ hen Wärmeleitfähigkeit ein Wärmesumpf oder Kühlkörper (nicht dargestellt) an einer Unterseite 19 des Basissub­ strats 11 angeordnet werden. Die Wärmeleitfähigkeit von Aluminiumnitrid (AlN) als Material der Isolierfolie je­ der Schicht im Basissubstrat beträgt nahezu das Zehn­ fache derjenigen von Aluminiumoxid (Al2O3). Genauer ge­ sagt: die Wärmeleitfähigkeit von Aluminiumnitrid be­ trägt etwa 170 (W/Km), während die Wärmeleitfähigkeit von Aluminiumoxid etwa 15 (W/Km) beträgt. Bei Anord­ nung des Wärmesumpfes oder Kühlkörpers kann somit die Kühlleistung erhöht werden. Zur Verringerung des thermi­ schen Widerstands einer Mehrebenen-Dünnschichtverdrah­ tungsschicht 22 können weiterhin sog. thermische oder Wärmedurchgangsöffnungen wirksamer in einer Polyimid- Isolierschicht 20 ausgebildet werden.
Fig. 7 ist eine in vergrößertem Maßstab gehaltene Schnittansicht der Oberseite 18 des Mehrebenen-Verdrah­ tungssubstrats bei jeder der obigen Ausführungsformen. Das das Mehrebenen-Verdrahtungssubstrat bildende Basis­ substrat umfaßt eine Anzahl von Flächenleitermustern 31, bestehend aus Wolfram entsprechend den vorher erwähnten Flächenleitermustern 12 und 13, zwischen den Flächenleitermustern 31 angeordnete Isolierschichten oder -filme 32 und einen auf der Oberseite 18 angeordne­ ten Isolierfilm 32a. Die Oberfläche des Isolierfilms 32a ist, wie oben erwähnt, poliert, wobei der Isolier­ film 32a dünner ausgebildet ist als jeder der anderen Isolierfilme 32. Eine erste Dünnschichtverdrahtungs­ schicht 21-1 und eine zweite Dünnschichtverdrahtungs­ schicht 21-2 aus Kupfer bzw. einem Barrieren- bzw. Sper­ renmetall sind in der Polyimid-Isolierschicht 20 der Mehrebenen-Dünnschichtverdrahtungsschichten 22 geformt.
Wenn dabei der eine geringe Filmdicke besitzende Iso­ lierfilm 32a auf der obersten Fläche des Basissubstrats angeordnet ist oder wird, kann der charakteristische Leitungswiderstand der Signalverdrahtungsleitungen im Dünnschichtverdrahtungsabschnitt 22 einfach gesteuert werden. Infolgedessen kann Übersprechen-Störsignal zwi­ schen den Verdrahtungsleitungen ohne weiteres reduziert werden. Mit anderen Worten: der charakteristische Lei­ tungswiderstand der Signalverdrahtungsleitungen in den Mehrebenen-Dünnschichtverdrahtungsschichten 22 wird da­ durch gesteuert, daß die Breite jeder Verdrahtungslei­ tung und die Dicke des Isolierfilms 32a, d. h. der Ab­ stand zwischen den Signalverdrahtungsleitungen und dem mit einer Massespannung beaufschlagten Flächenleiter­ muster 31 eingestellt wird.
Wie oben beschrieben, ist oder wird die Dicke des Iso­ lierfilms 32a durch Polieren seiner Oberfläche an der Seite der Hauptfläche verringert. Es kann jedoch auch die folgende Methode angewandt werden: Eine "grüne" bzw. ungebrannte Schicht für den Isolierfilm 32a wird im voraus mit einer Dicke ausgebildet, die kleiner ist als diejenige jeder der ungebrannten Schichten für die Isolierfilme 32, worauf diese ungebrannten Schichten übereinandergestapelt und einheitlich gesintert werden.
Die Erfindung ist keineswegs auf die oben beschriebenen Ausführungsformen beschränkt, sondern verschiedenen Ab­ wandlungen zugänglich. Beispielsweise ist bei jeder der obigen Ausführungsformen ein Mehrebenen-Verdrahtungssub­ strat beschrieben worden, das als Grund- oder Basissub­ strat ein Keramik-Basissubstrat benutzt, das durch Sta­ peln von ungebrannten Lagen geformt worden ist. Als Ba­ sissubstrat kann jedoch auch ein Harzsubstrat, z. B. ein Glasepoxy-Substrat benutzt werden.
Wie vorstehend beschrieben, umfaßt das Mehrebenen-Ver­ drahtungssubstrat zur Herstellung verschiedener Arten von Mehrchipmodulen bzw. -bausteinen ein im voraus als halbkundenspezifisches Substrat vorbereitetes Basissub­ strat sowie eine Mehrebenen-Dünnschichtverdrahtungs­ schichtanordnung, bei welcher Stromversorgungs-, Masse- und Signalverdrahtungsschichten auf dem Basissubstrat entsprechend den jeweiligen Anwendungsfällen ausgebil­ det sind. Das Mehrebenen-Verdrahtungssubstrat kann da­ her, wie ein bei einer ASIC-Einheit benutztes Gate- oder Gatterarray kostensparend und schnell bereitge­ stellt werden.

Claims (7)

1. Anordnung mit Mehrebenen-Verdrahtungsstruktur, die für ein Mehrchipmodul verwendet wird, mit:
  • 1. einem Basissubstrat (11), das einander gegenüber­ liegende erste und zweite Oberflächen (18, 19) hat und im Zentralbereich des Basissubstrats (11) ausgebildete erste Mehrebenen-Leitermuster (12, 13, 15, 16) sowie erste vertikale Leiterpfade (17, 29) für elektrische Verbindungen, die an der ersten und zweiten Oberfläche (18, 19) oder we­ nigstens an der ersten Oberfläche (18) freilie­ gen, umfaßt, wobei die ersten vertikalen Leiter­ pfade (17, 29) am Randbereich des Basissubstrates so gelegen sind, daß sie die ersten Mehrebenen- Leitermuster (12, 13, 15, 16) umgeben, und
  • 2. einer Dünnfilm-Verdrahtungsschicht (22) mit einer dritten Oberfläche zum Befestigen einer Vielzahl von Chips (23) mit jeweils beliebigen Größen und an jeweils beliebigen Stellen und mit einer auf der ersten Oberfläche (18) des Basissubstrats (11) ausgebildeten vierten Oberfläche, wobei die Dünnfilm-Verdrahtungsschicht (22) zweite Mehrebe­ nen-Leitermuster (21) aufweist, die an der drit­ ten und vierten Oberfläche freiliegende Teile für elektrische Verbindungen haben,
wobei
  • 1. die Teile für elektrische Verbindungen derart ge­ wählt sind, daß elektrische Signale und Versor­ gungsspannungen, die vom Basissubstrat (11) ein­ gespeist werden, an den Chips (23) über die Dünn­ film-Verdrahtungsschicht (22) anliegen, und
  • 2. die ersten Mehrebenen-Leitermuster (12, 13, 15, 16) voneinander isolierte Leiterschichten (12, 13) eines Stromversorgungs- und eines Masse(bzw. Bezugs)-Potentialpegels, eine Vielzahl von zwei­ ten vertikalen Leiterpfaden (15), die elektrisch mit den Leiterschichten (12) des Stromversor­ gungs-Potentialpegels verbunden sind, um an der ersten Oberfläche (18) des Basissubstrates (11) freiliegende erste Endteile zu bilden, und eine Vielzahl von dritten vertikalen Leiterpfaden (16), die elektrisch mit den Leiterschichten (13) des Masse(bzw. Bezugs)-Potentialpegels verbunden sind, um an der ersten Oberfläche (18) des Basis­ substrates (11) freiliegende zweite Endteile zu bilden, umfassen, wobei die ersten und zweiten Endteile abwechselnd in Zeilen- und Spaltenrich­ tungen angeordnet sind, um die engsten Verbindun­ gen mit den Chips (23) über die Dünnfilm-Verdrah­ tungsschicht (22) herzustellen.
2. Anordnung nach Anspruch 1, wobei die ersten Mehre­ benen Leitermuster (12, 13, 15, 16) in der Mitte des Basissubstrates (11) gelegen sind.
3. Anordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß die ersten vertikalen Leiter­ pfade (17, 29) Signale leiten.
4. Anordnung nach einem der Ansprüche 1 bis 3, wobei zweite Mehrebenen-Leitermuster (28), die in dem Randbereich gebildet und mit den vertikalen Leiter­ pfaden (29) verbunden sind, vorgesehen sind.
5. Anordnung nach einem der Ansprüche 1 bis 4, wobei im Basissubstrat (11) eine Isolierschicht (32, 32a) vorgesehen ist.
6. Anordnung nach Anspruch 5, wobei die Isolierschicht (32, 32a) aus Aluminiumoxid besteht.
7. Anordnung nach Anspruch 5, wobei die Isolierschicht (32, 32a) aus Aluminiumnitrid besteht.
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210503B2 (ja) * 1993-09-30 2001-09-17 株式会社東芝 マルチチップモジュールおよびその製造方法
JPH07109573A (ja) * 1993-10-12 1995-04-25 Semiconductor Energy Lab Co Ltd ガラス基板および加熱処理方法
US5583376A (en) * 1995-01-03 1996-12-10 Motorola, Inc. High performance semiconductor device with resin substrate and method for making the same
JPH09107048A (ja) * 1995-03-30 1997-04-22 Mitsubishi Electric Corp 半導体パッケージ
WO1996039716A1 (en) * 1995-06-06 1996-12-12 International Business Machines Corporation Multilayer module with thinfilm redistribution area
FR2735648B1 (fr) * 1995-06-13 1997-07-11 Bull Sa Procede de refroidissement d'un circuit integre monte dans un boitier
US5675183A (en) * 1995-07-12 1997-10-07 Dell Usa Lp Hybrid multichip module and methods of fabricating same
US5756395A (en) * 1995-08-18 1998-05-26 Lsi Logic Corporation Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures
US5751165A (en) * 1995-08-18 1998-05-12 Chip Express (Israel) Ltd. High speed customizable logic array device
US5623160A (en) * 1995-09-14 1997-04-22 Liberkowski; Janusz B. Signal-routing or interconnect substrate, structure and apparatus
US5789783A (en) * 1996-04-02 1998-08-04 Lsi Logic Corporation Multilevel metallization structure for integrated circuit I/O lines for increased current capacity and ESD protection
US6323549B1 (en) * 1996-08-29 2001-11-27 L. Pierre deRochemont Ceramic composite wiring structures for semiconductor devices and method of manufacture
US5886597A (en) * 1997-03-28 1999-03-23 Virginia Tech Intellectual Properties, Inc. Circuit structure including RF/wideband resonant vias
US6303879B1 (en) * 1997-04-01 2001-10-16 Applied Materials, Inc. Laminated ceramic with multilayer electrodes and method of fabrication
US5888445A (en) * 1997-06-02 1999-03-30 Eastman Kodak Company Method for making ceramic micro-electromechanical parts and tools
JP4190602B2 (ja) * 1997-08-28 2008-12-03 株式会社ルネサステクノロジ 半導体装置
US6317333B1 (en) 1997-08-28 2001-11-13 Mitsubishi Denki Kabushiki Kaisha Package construction of semiconductor device
JP3985016B2 (ja) * 1997-10-31 2007-10-03 沖電気工業株式会社 半導体装置
US5969421A (en) * 1997-11-18 1999-10-19 Lucent Technologies Inc. Integrated circuit conductors that avoid current crowding
US6828666B1 (en) * 1998-03-21 2004-12-07 Advanced Micro Devices, Inc. Low inductance power distribution system for an integrated circuit chip
US6218729B1 (en) * 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
TW409330B (en) * 1999-03-20 2000-10-21 United Microelectronics Corp Repairable multi-chip module package
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like
JP2000331835A (ja) * 1999-05-21 2000-11-30 Taiyo Yuden Co Ltd 積層電子部品及び回路モジュール
JP4441974B2 (ja) * 2000-03-24 2010-03-31 ソニー株式会社 半導体装置の製造方法
US7215022B2 (en) * 2001-06-21 2007-05-08 Ati Technologies Inc. Multi-die module
DE10217565A1 (de) * 2002-04-19 2003-11-13 Infineon Technologies Ag Halbleiterbauelement mit integrierter gitterförmiger Kapazitätsstruktur
JP3632684B2 (ja) * 2002-08-26 2005-03-23 株式会社日立製作所 半導体素子及び半導体パッケージ
DE10260786A1 (de) * 2002-12-23 2004-07-15 Daimlerchrysler Ag Flachkabelstrang
US7047628B2 (en) * 2003-01-31 2006-05-23 Brocade Communications Systems, Inc. Impedance matching of differential pair signal traces on printed wiring boards
US8129625B2 (en) 2003-04-07 2012-03-06 Ibiden Co., Ltd. Multilayer printed wiring board
US7061096B2 (en) * 2003-09-24 2006-06-13 Silicon Pipe, Inc. Multi-surface IC packaging structures and methods for their manufacture
US7732904B2 (en) * 2003-10-10 2010-06-08 Interconnect Portfolio Llc Multi-surface contact IC packaging structures and assemblies
WO2005050708A2 (en) * 2003-11-13 2005-06-02 Silicon Pipe, Inc. Stair step printed circuit board structures for high speed signal transmissions
US7652381B2 (en) 2003-11-13 2010-01-26 Interconnect Portfolio Llc Interconnect system without through-holes
US7278855B2 (en) * 2004-02-09 2007-10-09 Silicon Pipe, Inc High speed, direct path, stair-step, electronic connectors with improved signal integrity characteristics and methods for their manufacture
JP4844080B2 (ja) * 2005-10-18 2011-12-21 日本電気株式会社 印刷配線板及びその電源雑音抑制方法
JP2007207826A (ja) * 2006-01-31 2007-08-16 Orion Denki Kk プリント基板
US7629683B1 (en) * 2006-02-28 2009-12-08 Juniper Networks, Inc. Thermal management of electronic devices
US7510323B2 (en) * 2006-03-14 2009-03-31 International Business Machines Corporation Multi-layered thermal sensor for integrated circuits and other layered structures
US20070252283A1 (en) * 2006-04-28 2007-11-01 Keller Christopher L High speed, high density board to board interconnect
US7911059B2 (en) * 2007-06-08 2011-03-22 SeniLEDS Optoelectronics Co., Ltd High thermal conductivity substrate for a semiconductor device
US7906838B2 (en) * 2007-07-23 2011-03-15 Headway Technologies, Inc. Electronic component package and method of manufacturing same
JP4492695B2 (ja) * 2007-12-24 2010-06-30 株式会社デンソー 半導体モジュールの実装構造
US20110075392A1 (en) 2009-09-29 2011-03-31 Astec International Limited Assemblies and Methods for Directly Connecting Integrated Circuits to Electrically Conductive Sheets
JPWO2011074221A1 (ja) * 2009-12-14 2013-04-25 パナソニック株式会社 半導体装置
JP2015207677A (ja) * 2014-04-22 2015-11-19 京セラサーキットソリューションズ株式会社 配線基板
US10586012B2 (en) 2018-04-25 2020-03-10 International Business Machines Corporation Semiconductor process modeling to enable skip via in place and route flow

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58111396A (ja) * 1981-12-25 1983-07-02 株式会社日立製作所 多層配線基板
EP0131242A2 (de) * 1983-07-04 1985-01-16 Hitachi, Ltd. Mehrschichtiges keramisches Substrat und Verfahren zum Herstellen desselben
EP0176245A2 (de) * 1984-08-28 1986-04-02 Nec Corporation Mehrschichtleitersubstrat
EP0285064A2 (de) * 1987-04-01 1988-10-05 Hitachi, Ltd. Mehrchip-Modulstruktur
US4954877A (en) * 1988-09-07 1990-09-04 Hitachi, Ltd. Chip carrier
EP0414204A2 (de) * 1989-08-21 1991-02-27 Hitachi, Ltd. Mehrschicht-Verbindungssubstrat und integrierte Halbleiterschaltungsanordnung mit diesem Substrat

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AR228608A1 (es) * 1980-07-11 1983-03-30 Du Pont Procedimiento para formar una conexion esteril entre tubos,aparato,disposicion y recipiente para llevarlo a cabo
US4721831A (en) * 1987-01-28 1988-01-26 Unisys Corporation Module for packaging and electrically interconnecting integrated circuit chips on a porous substrate, and method of fabricating same
JPH01191461A (ja) * 1988-01-27 1989-08-01 Nec Corp Ｉｃパッケージ
JPH0353795A (ja) * 1989-07-21 1991-03-07 Nec Corp 誤動作検出方式
JP2574902B2 (ja) * 1989-09-20 1997-01-22 株式会社日立製作所 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58111396A (ja) * 1981-12-25 1983-07-02 株式会社日立製作所 多層配線基板
EP0131242A2 (de) * 1983-07-04 1985-01-16 Hitachi, Ltd. Mehrschichtiges keramisches Substrat und Verfahren zum Herstellen desselben
EP0176245A2 (de) * 1984-08-28 1986-04-02 Nec Corporation Mehrschichtleitersubstrat
EP0285064A2 (de) * 1987-04-01 1988-10-05 Hitachi, Ltd. Mehrchip-Modulstruktur
US4954877A (en) * 1988-09-07 1990-09-04 Hitachi, Ltd. Chip carrier
EP0414204A2 (de) * 1989-08-21 1991-02-27 Hitachi, Ltd. Mehrschicht-Verbindungssubstrat und integrierte Halbleiterschaltungsanordnung mit diesem Substrat

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
FOSTER, B.C. et.al.: Advanced Ceramic Substrates..In: IEEE Transactions on Components, Hybrids, and Manufacturing Techn., Vol. 14, No. 4, Dec. 1991, pp. 784-789 *
Metallized Ceramic Substrate with Low Inductance. In: IBM TDB, Vol. 28, No. 2, July 1985, p. 768 *
TUMMALA, R.R. (Ed.): Microelectronics Packaging Handbook, Van Nostrad Reinhold, New York 1989, pp. 209-220 and 419-424 *
TUMMALA, R.R. et.al.: Packaging Technology... In: IEEE Proceedings 41st Electronic Comp. and Techn. Conf., Atlanta 1991, pp. 682-688 *

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Publication number Publication date
US5475264A (en) 1995-12-12
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KR940003010A (ko) 1994-02-19
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