WO1992003246A1 - Method and apparatus for electrical discharge machining - Google Patents

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WO1992003246A1
WO1992003246A1 PCT/JP1991/000828 JP9100828W WO9203246A1 WO 1992003246 A1 WO1992003246 A1 WO 1992003246A1 JP 9100828 W JP9100828 W JP 9100828W WO 9203246 A1 WO9203246 A1 WO 9203246A1
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machining
polarity
electric discharge
gap
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PCT/JP1991/000828
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English (en)
French (fr)
Inventor
Yuji Kaneko
Original Assignee
Sodick Co., Ltd.
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Publication date
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Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23H—WORKING OF METAL BY THE ACTION OF A HIGH CONCENTRATION OF ELECTRIC CURRENT ON A WORKPIECE USING AN ELECTRODE WHICH TAKES THE PLACE OF A TOOL; SUCH WORKING COMBINED WITH OTHER FORMS OF WORKING OF METAL
    • B23H7/00—Processes or apparatus applicable to both electrical discharge machining and electrochemical machining
    • B23H7/02—Wire-cutting
    • B23H7/04—Apparatus for supplying current to working gap; Electric circuits specially adapted therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23H—WORKING OF METAL BY THE ACTION OF A HIGH CONCENTRATION OF ELECTRIC CURRENT ON A WORKPIECE USING AN ELECTRODE WHICH TAKES THE PLACE OF A TOOL; SUCH WORKING COMBINED WITH OTHER FORMS OF WORKING OF METAL
    • B23H1/00—Electrical discharge machining, i.e. removing metal with a series of rapidly recurring electrical discharges between an electrode and a workpiece in the presence of a fluid dielectric
    • B23H1/02—Electric circuits specially adapted therefor, e.g. power supply, control, preventing short circuits or other abnormal discharges
    • B23H1/022—Electric circuits specially adapted therefor, e.g. power supply, control, preventing short circuits or other abnormal discharges for shaping the discharge pulse train

Definitions

  • the present invention when a workpiece is machined by performing a pulse discharge between the machining electrode and the workpiece, the polarity of a machining pulse voltage applied to the machining gap for the pulse discharge is switched.
  • the present invention relates to an electric discharge machining method and apparatus.
  • Japanese Unexamined Patent Publication No. 59-152017 discloses that a power supply for supplying a positive pulse with a positive electrode on the workpiece side and a negative pulse with a negative electrode on the workpiece side to a conventional power supply for processing.
  • the power supply was used to supply the positive pulse and the negative pulse alternately or to set a ratio of 3: 2, the processing speed was reduced, There was a drawback that electrode consumption could not be controlled in a predetermined manner.
  • JP-A-59-152017 discloses a detector for detecting a discharge current flowing through a machining gap, and a detector for detecting a predetermined discharge current.
  • a discharge machining apparatus having a switching means for switching a machining power supply so as to supply a positive pulse to the gap while the predetermined discharge current is not detected and to supply a negative pulse to the gap while a predetermined discharge current is not detected. It is disclosed.
  • this configuration particularly in the non-consumable processing region, there is a problem that the positive polarity causes a large amount of consumption and the processing speed is low.
  • the normal processing voltage of the positive polarity is approximately 20 V and does not include a high-frequency component.
  • the normal processing voltage of reverse polarity is 25 to 30 V and contains a high frequency component.Therefore, it is necessary to determine whether the processing voltage level is lower than the normal processing voltage based on the processing voltage of reverse polarity. However, if abnormal discharge is detected, machining with positive polarity is always determined to be abnormal discharge, and even in normal operation, the adaptive control operates and the machining speed slows down.
  • the pulse voltage for machining has both positive and negative polarities, so that there is a problem that the level discrimination cannot be easily performed.
  • Another object of the present invention is to provide a novel electric discharge machining method and apparatus capable of preventing generation of an unnecessary tar component and reliably eliminating formation of a deteriorated layer in a workpiece.
  • Still another object of the present invention is to provide an electric discharge machining method and an electric discharge machining apparatus capable of suppressing the generation of unnecessary tar components without reducing the electric discharge machining speed and suppressing the consumption of the machining electrode as much as possible. .
  • Another object of the present invention is to provide an electric discharge machining apparatus provided with a polarity switching device capable of extremely appropriately switching the polarity of a machining pulse voltage for electric discharge machining supplied to an electric discharge machining gap.
  • a feature of the method and apparatus of the present invention is that a machining pulse voltage is repeatedly applied to an electric discharge machining gap formed by a workpiece and a machining electrode.
  • the applied polarity of the machining pulse voltage to the machining gap is switched alternately, where a continuous first machining period with one applied polarity and the other applied polarity.
  • the continuous second processing period at is determined by the number of processing pulses. That is, since the state of the machining gap changes each time a machining pulse voltage is applied, the machining pulse voltage applied to the machining gap is controlled in units of each machining pulse applied to the gap. The inventor paid attention to the necessity.
  • the number of pulses of the processing pulse voltage is counted, and when the counted value reaches a predetermined value, the polarity of the application of the processing voltage pulse can be reversed.
  • the optimal value of the number of pulses that determines the period during which the processing pulse voltage is applied to the gap with a positive polarity and the period during which the processing pulse voltage is applied with a negative polarity can be appropriately determined by experiment or the like for each processing condition. For this reason, it is possible to appropriately cope with the state of the electric discharge machining gap changing for each pulse discharge.
  • an electrical discharge machining parameter when a machining pulse voltage is applied to a machining gap with a positive polarity there is an electrical discharge machining parameter when a machining pulse voltage is applied to a machining gap with a positive polarity
  • an electrical discharge machining when a machining pulse voltage is applied with a negative polarity to a machining gap Parameters and parameters are set separately. Therefore, the electrical processing conditions are set so as to match the characteristics of the positive and negative polarities, and thereby the intended processing can be performed efficiently.
  • a polarity switching device for switching the polarity of a machining pulse voltage applied to the electric discharge machining gap in order to obtain information necessary for detecting a state between the electric discharge machining gaps.
  • the input side voltage is detected.
  • the abnormal discharge detection level when machining with a positive polarity and the abnormal discharge detection level when machining with a reverse polarity are separately set, whereby However, abnormal discharge during machining with each polarity can be detected accurately.
  • electric discharge machining is performed by applying a machining pulse voltage to the gap with the main polarity, and if the impedance of the electric discharge machining gap falls below a predetermined level, the polarity of the polarity following the machining pulse voltage is applied. It is also possible to adopt a configuration in which application is changed. In this case, the application period of the processing pulse voltage with the secondary polarity is set according to the number of generated pulses of the processing pulse voltage, whereby the application period of the secondary pulse voltage with the secondary polarity is pulse unit. Is managed by
  • FIG. 1 is a circuit diagram showing one embodiment of an electric discharge machine according to the present invention.
  • FIG. 2 is a circuit diagram showing a specific example of the polarity controller of FIG.
  • FIG. 3 is a time chart for explaining the operation of the circuit of FIG.
  • FIG. 4 is a circuit diagram showing a specific example of the ON / OFF controller of FIG.
  • Fig. 5 is a time chart showing the operation of the ON / OFF controller.
  • FIG. 6 is a circuit diagram showing a specific example of the IP controller in FIG.
  • Fig. 7 is a timing chart showing the operation of the IP controller in Fig. 6.
  • FIG. 8 is a circuit diagram showing a specific example of the detection circuit of FIG.
  • Fig. 9 is a timing chart showing the operation of the detection circuit in Fig. 8.
  • FIG. 10 is a circuit diagram showing another specific example of the polarity controller.
  • FIG. 11 is a time chart showing the operation of the polarity controller shown in FIG.
  • FIG. 12 is a circuit diagram showing another specific example of the detection circuit.
  • FIG. 13 is a time chart showing the operation of the detection circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a circuit diagram showing one embodiment of an electric discharge machine according to the present invention.
  • the switching transistors T1, ⁇ 2 are provided.
  • the collectors of the switching transistors T l and ⁇ 2 are connected to the positive terminal of the DC power supply 30 via the current limiting resistors 31 a and 31 b, respectively.
  • the current limiting resistors 3 la and 31 b limit the value of the electric discharge machining current supplied to the machining gap from the DC power supply 30 via the switching transistor when the corresponding switching transistor is turned on, as described later.
  • the values of the currents flowing through the switching transistors T 1 and T 2 are determined so that the required values can be weighted.
  • the number of switching transistors and current limiting resistors is not limited to two, and an appropriate number can be provided.
  • the weighting of the value of the current limiting resistor can be set to a binary set of 1, 2, 4, 8, 16, 16,. Therefore, by selectively operating the transistors Tl and T2, the maximum value of the electric discharge machining current flowing in the electric discharge machining gap can be appropriately set to a required value.
  • the current limiting resistors 31a and 31b may be replaced by constant current power supplies having small resistance values.
  • the polarity switching circuit 10 includes transistors TN 1 and TN 2 for applying a machining pulse voltage to the machining gap G with a positive polarity, and transistors TR 1 and TR 2 for applying a reverse polarity. They are connected as shown in the figure.
  • the processing electrode E and the workpiece W are connected to the connection point of the transistors TR 1 and TN 2 and the connection point Y of the transistors TN 1 and TR 2, respectively.
  • the diode D1 inserted into the collector circuit of the transistor TR1 and the diode D2 inserted into the collector circuit of the transistor TN1 both function as elements for preventing backflow.
  • the polarity controller 20 to be described later is used to set either one of the transistors TR 1 and TR 2 or the transistors TN 1 and TN 2. Range control is selectively turned on and off. When only the transistors TR 1 and TR 2 are in the 0 N state, the potential of the workpiece W becomes negative with respect to the machining electrode E, and the machining pulse voltage is applied to the electric discharge machining gap G with a negative polarity. Is done. On the other hand, when only the transistors TN I and TN 2 are in the 0 N state, the potential of the workpiece W becomes positive with respect to the processing electrode E, and the processing pulse voltage becomes positive. Is applied to the electric discharge machining gap G.
  • Switching control for applying the processing pulse voltage to the gap G with a positive polarity or a negative polarity to the polarity switching circuit 10 is performed in response to a signal from the polarity controller 20.
  • the polarity controller 20 receives the first clock CLK1 from the first clock generator 80 and the second clock CLK2 from the second clock generator 90, and from the setting device 70, Set value data R and N are received.
  • the set value data R indicates the number of pulses of the machining pulse voltage corresponding to the period during which the machining pulse voltage should be applied with a negative polarity to the electric discharge machining gap G
  • the set value data N indicates the electric discharge machining gap G It indicates the number of pulses of the machining pulse voltage corresponding to the period during which the machining pulse voltage should be applied with a positive polarity.
  • the polarity controller 20 controls the transistors TR 1 and TR 2 to turn on / off FF and the transistors TN 1 and TN 2 to turn on / off FF.
  • the transistors TR 1, TR 2, and TN 1, TN 2 are subjected to 0N / OFF control. 0 ⁇ 0
  • the FF controller 40 sets the pulse-on time of the base for applying the machining pulse voltage with a positive polarity to the electric discharge machining gap G from the setting device 70, that is, the on-time of the gate signal GATE.
  • the set value data R 0 FF indicating the set value data R 0 N and the pulse off time, that is, the off time of the gate signal GATE, is also supplied.
  • the set value data N ON indicating the pulse on time when the machining pulse voltage is applied to the electric discharge machining gap G with a negative polarity
  • the set value data N 0 FF force indicating the pulse off time
  • the 0 NZ0 FF controller 40 receives a third clock CLK 3 and a fourth clock CLK 4 from a detection circuit 50 described later, in addition to the first clock CLK 1.
  • the set value data R 0 N and N 0 N are data indicating the pulse 0 N time as the number of pulses of the third clock CLK 3, and each pulse ON time is the number of pulses determined by each set value data By counting the pulses of the third clock CLK3, the pulse 0 N time of the gate signal GATE is determined.
  • the set value data RO FF, NOFF is data indicating the pulse 0 FF time as the number of pulses of the fourth clock CLK4, and each pulse OFF time is determined by each set value data. By counting the pulses of the fourth clock CLK4 by the number of pulses, the pulse 0 FF time of the gate signal GATE is determined.
  • the polarity signal RN output from the polarity controller 20 is a signal indicating which of the positive and negative pulse application polarities is selected in the polarity controller 20, and the polarity signal RN is output in the ONZ OFF controller 40.
  • any one set of set value data of R ON, ROFF or N ON, NOFF is used for generation of the gate signal GATE.
  • the 0 N / 0 FF controller 40 also outputs the first end signal ONE ND at the end of the ON time of the gate signal GATE, and Signal GATE OFF time of completion Thailand Mi ring second end signal 0 FE ND first c has a configuration that outputs ⁇ and second end signal 0 NEND, 0 I 7 END is sent to a detection circuit 5 0 ing.
  • the IP controller 60 is used to control the peak value of the electric discharge machining current.From the setting device 70, the first peak value data indicating the peak value in the case of positive polarity machining NIP and the negative polarity A second peak value RIP indicating the peak value in the case of processing is supplied.
  • the polarity signal RN and the gate signal GATE are also supplied to the IP controller 60, and during the ON time of the gate signal GATE, the peak of the processing current at the processing polarity at that time is supplied. Switching signals T 1 and T 2 are selectively turned ON so that values can be obtained. Control signals IP 1 and IP 2 for FF control are output.
  • the emitters of the switching transistors T 1 and T 2 are connected to the diodes 0 1 and D 2 of the polarity switching circuit 10, and this connection point is connected to the transistors TN 2 and TN 2 of the polarity switching circuit 10. Between each emitter of TR 2 and the connection point between the negative electrode of the power supply 30 and the voltage dividing resistors 32a and 32b, are connected in series. From the connection point between the electric discharge machining gap G and the connection point 32b, a detection voltage VGS at a level corresponding to the voltage applied to the electric discharge machining gap G is taken out.
  • the detection voltage VGS is input to the detection circuit 50 to which the polarity signal RN, the first clock signal CLK1, the gate signal GATE, the first and second end signals ONEND and OFEND are input.
  • the third and fourth clocks CLK 3 and CLK 4 are output based on these signals.
  • FIG. 2 is a circuit diagram showing a specific example of the polarity controller 20 of FIG.
  • the polarity controller 20 responds to the set value data R and the set value data N, and responds to the polarity signal RN output from the T flip-flop 24.
  • the data selector 21 outputs one of the set values, and the counter 22 counts the number of pulses in response to the pulses constituting the gate signal GATE shown in FIG. ing.
  • the count value data output from the Q output of the counter 22 is applied to the B input of the comparator 23, and the set value data selected by the data selector 21 is applied to the A input. I have.
  • the coincidence pulse AB is supplied to the counter 22 reset terminal RES as a reset pulse, and is also supplied to the T input terminal of the T flip-flop 24 as a trigger pulse. Therefore, the level of the polarity signal RN output from the T flip-flop 24 is inverted each time the coincidence pulse AB is output (see FIG. 3).
  • the first clock CLK1 is applied to the gate circuit 26 which is controlled to be opened and closed by the gate signal GATE, and the first clock CLK1 is applied only when the level of the gate signal GATE becomes low.
  • Clock CLK1 is applied to clock terminal CK of D flip-flop 25.
  • the polarity signal RN is applied to the D input of the D flip-flop, and the D input at the rising edge of the first clock CLK1 applied to the clock terminal CK Level is locked, and a synchronization polarity signal M synchronized with the first clock CLK 1 is output from the output terminal.
  • the synchronization polarity signal M is supplied to a logic circuit 20A including D flip-flops 27 and 28 and gate circuits 29R and 29N, where the logic circuit processing is performed. And the control signals RS and NS are output.
  • This logic circuit 208 is the second clock! D-flip supplied with 2-Flops 27 and 28 are connected in the evening as shown, and the synchronization polarity signal M is D-flip 'Flop 27 Is applied to the D input terminal.
  • the Q output of the other D flip-flop 28 is used as a delayed output signal.
  • the gate circuits 29 R and 29 N are applied to one input of each of them, and the synchronization polarity signal M is applied to the other input of each of them.
  • FIG. 3 is a time chart showing the operation of the polarity controller 20 when the set value data R is “2” and the set value data N is “1”.
  • the gate signal GATE rises, a gap voltage VG is generated in the electric discharge machining gap G, and each time the gate signal GATE rises, the counter 22 is gated.
  • the coincidence pulse AB output at time t 0 causes the output of the T flip-flop 24 to go high, and the polarity signal RN to go high.
  • the counter 22 is reset.
  • the power counter 22 is incremented by one.
  • the coincidence pulse AB is also used as a reset signal for the counter 22, and the counter 22 is reset.
  • the gate circuit 26 When the level of the gate signal GATE becomes low at the time t1, the gate circuit 26 is opened, and the first clock CLK1 is connected to the D flip-flop 25 clock input terminal. Since the signal is supplied to CK, the level of the synchronization polarity signal M decreases at time t2.
  • the gate circuit 29N outputs the control signal NS which becomes high only when the levels of both signals M and B are both low.
  • FIG. 4 is a circuit diagram showing a specific example of the ON / OFF controller 40 of FIG.
  • O NZO FF controller 40 responds to the polarity signal RN and When the signal RN is in the high level state indicating the positive polarity, the set value data N 0 N is selected. On the other hand, when the polarity signal RN is in the low level state indicating the negative polarity, the set value data R 0 N is selected. In response to the data selector 41a and the polarity signal RN, the set value data N0FF is selected for a high-level base where the polarity signal RN indicates a positive polarity, while the polarity signal RN indicates a negative polarity. In the case of the low level state shown in the figure, there is a data selector 42b for selecting the set value data R0FF.
  • Each output of the data selector 41a, 41b is given to another data selector 41c, and the output of one of the data selector 41a or 41b is given by the data selector 41c. Or input to the A terminal of comparator 42.
  • the fourth clock CLK 4 is input to a three-state buffer 44 that operates at a high level, from which the on-clock ONCK is output.
  • the third clock CLK 3 is input to a three-state buffer 4 ′ that operates at a low level, from which the off-clock 0 FFC is output.
  • the ON clock ONCK and the OFF clock OFFCK are supplied to the clock terminal CK of the power supply 43, and the count data indicating the count result of these clocks is output from the Q output thereof, and the comparator E 42 Input to ⁇ terminal.
  • the comparator 42 outputs the coincidence pulse C 0 I when the data supplied to the ⁇ terminal and the data supplied to the B terminal match, and the coincidence pulse C 0 I is output to the counter 43.
  • the output of the flip-flop 46 is taken out as the gate signal GATE, supplied to the outside, and controlled by the three-state buffers 44 and 45.
  • the signal is provided as a control signal to the data selector 41 c while being provided as a signal. That is, the level of the gate signal GATE When the gate signal GATE is high, the output of the data selector 41a is selected. On the other hand, when the level of the gate signal GATE is low, the data selector 41c selects the output of the data selector 41b. It operates in response to the GATE signal.
  • D flip-flops 48a and 48b form a circuit that responds to the first clock CLK1 and delays the gate signal GATE by the pulse of the first clock CLK.
  • a second end signal indicating the end timing of the low level period of the gate signal GATE is obtained.
  • 0 F END is output.
  • the D flip-flops 48 c and 48 d are used to convert the level of the gate signal GATE by the inverter 49 into two pulses of the first clock CLK 1.
  • the D flip-flop 48 c and the output of 48 d are input to the gate circuit 47 b, so that the high-level period of the gate signal GATE is provided.
  • a first end signal ON END indicating the end timing of is output.
  • Fig. 5 shows the case where the set value data RON is set to “4”, the set value data NO N is set to “5”, the set value data R0FF is set to “2”, and the set value data NO FF is set to “4”.
  • a timing chart showing the operation of the N / 0 FF controller 40 is shown.
  • the data selector 41 a outputs “4” as the set value data RON.
  • the data selector 41b outputs "2" as the set value data ROFF.
  • the output of the T flip 'flop 46 is at a low level, and the data selector 41c outputs "2" as the output of the data selector 4lb, that is, the set value data ROFF. are doing.
  • the three-state buffer 45 is operating and the third clock CLK 3 Is input to counter 43 as OFF clock OFF CK.
  • the counter 43 counts the second off-clock 0 FFCK, and at this time, the output value of the data selector 41 c and the output value of the counter 43 are counted.
  • the coincidence pulse C0I is input to the T flip-flop 46, which is used to set the output of the T-flip 'flop 46 to a high level and reset the counter 43.
  • the coincidence pulse COI is applied to the reset terminal RES of the counter 43.
  • the level of gate signal GATE is inverted, and a pulse rising at time tb is output as second end signal 0FEND.
  • the data selector 41c supplies "4" to the A terminal of the comparator 42 as the set value data R0N and outputs the three-state buffer. 4 4 is activated, and ON clock 0N CK starts to be supplied to the clock terminal CK of counter 43.
  • a coincidence pulse C0I is output, whereby the count power 43 is reset and the T flip is performed.
  • the output level of the flip-flop 46 is inverted, and the gate signal GATE becomes low. Then, a pulse rising at time tc is output as first end signal 0NEND.
  • the data selector 41 c When the level of the gate signal G ATE becomes low at t c, the data selector 41 c repeatedly performs the above-described operation again as the set value data R 0 F F.
  • FIG. 6 is a circuit diagram showing a specific example of the IP controller 60 of FIG. '
  • the IP controller 60 responds to the polarity signal RN, and the processing polarity at the time indicated by the polarity signal RN out of the first peak value data NIP or the second peak value data RPI.
  • a selector 61 for selecting any one of the data according to the current, and the data indicating the peak value of the machining current selected by the selector 61 is supplied to an AND circuit 6 controlled to open and close by the gate signal GATE. 2a to 62n are given. Therefore, when the gate signal GATE becomes high level, one or more of the signals IP1 to IPn are output according to the data indicating the peak value of the machining current, and the corresponding switching is performed. Turn on the transistors (only two are shown in Figure 1).
  • FIG. 7 is a timing chart showing the operation of the IP controller 60 when the second peak value data RPI is "2" and the first peak value data NIP is "1".
  • the selector 61 selects the second peak value RIP, and the content is (10). For this reason, only one input of the end circuit 62b is set to 1, so that the signal IP is output only when the gate signal GATE becomes high level and the corresponding switching is performed. Turn on transistor T2. That is, the peak value of the machining current is equal to the second peak value E Evening value is determined by RIP.
  • the selector 61 selects the first peak value data NIP, but the content is (01). Therefore, only one input of the AND circuit 62a is at the high level, the signal IP1 is output only when the gate signal GATE is at the high level, and the corresponding switching transistor T1 is turned on. I do. That is, in the case of positive polarity processing, the peak value of the processing current is
  • the processing condition that is, the maximum current value for the processing is set separately for the positive polarity processing and the negative polarity processing according to the applied polarity of the processing pulse voltage.
  • FIG. 8 is a circuit diagram showing a specific example of the detection circuit 50 of FIG.
  • the detection circuit 50 compares the reference voltage V 1 with the detection voltage VGS, and, when the detection voltage VGS is equal to or lower than the reference voltage V 1, the output becomes a high level. It has a comparator 5 lb that compares V 2 (V 1) with the detection voltage VGS, and outputs a high level when the detection voltage VGS is equal to or lower than the reference voltage V 2.
  • the outputs of the comparators 51a and 51b are input to the A and B inputs of the selector 52 controlled in response to the detection signal RN, respectively, so that the level of the detection signal RN becomes high.
  • the output of the comparator 51a is selected in the case of the polarity processing, and the output of the comparator 51b is selected in the case of the positive polarity processing in which the level of the detection signal RN is low.
  • the output of the comparator 52 is applied to one input of an AND circuit 54, and the gate signal GATE and the first clock CLK 1 are input to the other input of the end circuit 5.
  • the output of the AND circuit 55 is applied.
  • Reference numeral 53 denotes an RS flip-flop circuit constituted by logic elements 53a and 53b, and an RS flip-flop circuit.
  • the second end signal 0 FEND is applied to the circuit 53 as a reset signal, and is applied as a set signal SET from the output of the end circuit 54.
  • the output of the flip-flop circuit 53 is taken out as a failure signal NG and supplied to the three-slot buffer 57, 58 as an operation control signal.
  • the first clock CLK 1 is input to the three-state buffer 57, and the other three-state buffer 58 is input from the rate multiplier 56 that operates in response to the first clock CLK 1.
  • the outputs of the three-state buffers 57 and 58 are output as the third clock CLK3.
  • the fourth clock CLK 4 is obtained by outputting the first clock CLK 1 as it is.
  • FIG. 9 is a timing chart showing the operation of the detection circuit 50.
  • the gap voltage VG applied to the electric discharge machining gap G has a positive / negative pulse waveform centering on zero voltage due to polarity switching, but the detection voltage VG is the input of the switching switch circuit 10.
  • the resistors 32a and 32b are connected in series as shown in the figure, and the partial pressure is generated at both ends of the resistor 32b, so that the polarity is switched as shown in Fig. 9. Even if it does, it can be regarded as a pulse voltage that always occurs in the positive direction.
  • period P1 is normal discharge during machining with reverse polarity
  • period P2 is normal discharge during machining with positive polarity
  • period P3 is abnormal discharge with reverse polarity
  • period Pn is machining with positive polarity Abnormal discharge.
  • the polarity signal RN is at the high level, and the input signal VGS, which is the input signal of the comparator 51a, is equal to or higher than V1, so that the output of the selector 52 is at the low level. Therefore, the set signal SET output from the AND circuit 54 is at a high level, and the RS flip-flop circuit 53 is not set. Therefore, the third clock CLK 3 has the same frequency as the first clock CLK 1.
  • the output signal of the evening 52 is the output signal of the comparator 51b.
  • the detection voltage VGS is V 2 or more such, the output of the selector 5 2 therefore Ru low der c, R _ S off Clip freundii-up circuit 5 3 are set Bok Orazu, fault signal Since the level of NG is low, the first clock CLK1 is output as the third clock CLK3 via the 3-state buffer 57.
  • the polarity signal RN is at a high level, and the selector 52 selects and outputs the output of the comparator 51a.
  • the output of the selector 52 is at a high level. Therefore, since the AND circuit 54 allows the first clock CLK1 to pass only when the gate signal GATE is at a high level, the failure signal which is the output signal of the RS flip-flop circuit 53 is provided. Signal NG goes high.
  • the frequency of the third clock CLK 3 at the time t j is a value obtained by dividing the first clock CLK 1 by 10 by the rate multiplier 56.
  • the clock divided by 10 is output as the third clock CLK3 until the time tj and the time tk at which the signal is reset by the OFEND signal.As a result, when EDM is abnormal, However, the application pause time of the processing pulse is increased by 10 times, and deionization in the gap G is promoted.
  • FIG. 3 schematically shows an example of the gap voltage VG generated in the electric discharge machining gap G and the waveform of the machining current IG flowing in the machining gap G at this time.
  • the polarity controller 20 controls the number of pulses of the gate signal GATE.
  • the control signal RS for applying the machining pulse voltage to the electric discharge machining gap G with the opposite polarity according to the set value data R set by the setting device 70, and the machining pulse A control signal NS for applying a positive voltage to the electric discharge machining gap G is output.
  • both control signals RS and NS control the polarity switching circuit I 0 with the delay time TD, all the transistors TR 1, TR 2, T 1 and TN It is possible to reliably prevent an accident in which the two are simultaneously brought into conduction.
  • the operation state of the polarity switching circuit 10 is switched after a predetermined delay time TD has elapsed.
  • a machining pulse voltage having a positive polarity is applied to the electric discharge machining gap G by the number of pulses determined by the set value data N.
  • the on-pulse width and off-pulse width of each section of S1, S2, and S4 of the gate signal GATE are determined by the set values R0N and R0FF of the 0N / 0FF controller 40, and the gate signal
  • the ON pulse width of section S3 of GATE is determined by the ON / OFF controller 40 setting values N ON and NOFF.
  • the maximum current value of the sections S I, S 2, and S 4 is determined by the set value R IP of the IP controller 60
  • the maximum current value of the section S 3 is determined by the set value N IP of the IP controller 60.
  • the electrical machining conditions for electric discharge machining are set separately when the machining pulse voltage is applied with a reverse polarity and when the machining pulse voltage is applied with a positive polarity. Tar can be removed very efficiently, and the desired processing can be performed at high speed with low electrode consumption.
  • reference levels for detecting abnormal discharge are provided separately for processing by positive polarity and application by reverse polarity. So it occurs in machining of each polarity Abnormal discharge can be accurately detected.
  • the resistors 32a and 32b for detecting the state of the machining gap are provided at the input of the polarity switching circuit 10, the circuit configuration of the detection circuit 50 is complicated. It is possible to detect the electric discharge machining state without performing the above.
  • FIG. 10 shows another embodiment of the polarity controller 20.
  • the polarity controller 200 shown in FIG. 10 is activated by the detection circuit 500 shown in FIG. 12 when the level of the no-load voltage of the machining pulse voltage falls below a predetermined value. Switching from machining with the main polarity to machining with the minor polarity on the table, machining pulses with the number indicated by the set value data TRN are applied to the machining gap G with the minor polarity, and machining with the major polarity is performed again.
  • the configuration is different from the polarity controller 20 shown in FIG.
  • FIG. 10 the same reference numerals are given to the respective portions corresponding to FIG. 2, and the description thereof will be omitted.
  • the polarity controller 200 receives, from the setting device 70, the set value data TRN indicating the processing time of the negative polarity, which is the secondary polarity, as the number of pulses of the gate signal GATE. Directly applied to the A terminal of comparator 23.
  • a failure pulse NGF that is output when the no-load pulse voltage level in the electric discharge machining gap becomes equal to or less than the set value is input.
  • the failure pulse NGP is output from the comparator 23.
  • the match pulse AB is applied to the other input of the OR circuit 201 that is given to one input.
  • the output of the flip-flop circuit 201 is applied to the T input terminal of the T flip-flop 24, and the output TFF 0 of the T flip-flop 24 is applied to the D flip-flop. It is applied to the D input terminal of the counter 25 and also to the reset terminal RES of the counter 22 via the inverter circuit 202.
  • FIG. 11 is a timing chart showing the operation of the polarity controller 200 when the set value data T RN is “2” and the reverse polarity is the main polarity.
  • T RN When machining with reverse polarity, output from the detection circuit 500 at time tn when the discharge is abnormal, that is, when the no-load voltage level of the gap G becomes a predetermined value, for example, 80 V or less.
  • Fault pulse When NGP is input, T flip 'flop 24 output? ? 0 is high and D flip flop 25 is ready. In this case, since the level of the gate signal GATE is at a high level, the output level of the gate circuit 26 is at a low level.
  • the gate circuit 26 outputs a clock G CLK having the same frequency as the first clock C L K1.
  • the output of the D flip-flop 25 latches the output T FFO of the T flip-flop 24 and outputs a signal M.
  • This signal M is processed by the logic circuit 20 A, and as shown in Fig. 11, the level of the control signal NS falls at the falling timing of the second clock CLK 2 immediately after t0.
  • the level of the control signal RS rises with a delay of 2 pulses (TD).
  • FIG. 12 shows a detection circuit 500 which is another example of the circuit configuration of the detection circuit 50.
  • the detection circuit 500 is combined with the polarity controller 200 shown in FIG. It is.
  • the detection circuit 500 has a voltage comparator 501 for comparing the detection voltage VGS with a predetermined voltage V3, and the voltage comparator 501 causes the discharge gap G to be unloaded. Level discrimination as to whether the voltage is greater than a predetermined value V3 (for example, 80 V) is performed.
  • V3 for example, 80 V
  • the output of the voltage comparator 501 is inverted by the inverter 50.2, and the inverted output voltage NGV obtained by this is applied to one input of the AND circuit 505.
  • the gate signal GATE is input to the D flip-flop 508 which operates in response to the first clock CLK1, and the first clock CLK1 is supplied to the inverter 503 by the inverter 503.
  • the output of the D flip * flop 508 is input to another D flip * flop 509 applied with the level inverted.
  • the gate circuit 507 responds to each output of the D flip * flops 508 and 509, and the output of the gate circuit 507 is applied after the detection signal RN has its level inverted by the inverter 504. Input to the input circuit 506. From the AND gate 506, therefore, a sampling gate pulse PC output immediately after the rise of the gate signal GATE is output (see FIG. 13), and the other input of the AND gate 505 is output. Applied to
  • the level of the inverted output voltage NGV when the sampling gate pulse PC is output is output from the AND circuit 505 as the obstacle field NGP.
  • the polarity controller 200 and the detection circuit 500 when the electric discharge machining is performed with the positive polarity of the main polarity, the no-load voltage of the machining gap becomes less than a predetermined value. Then, it is switched to the processing of the negative polarity, which is the secondary polarity. The processing of the negative polarity returns to the processing of the positive polarity after the gate signals G A TE of the number of pulses determined by the set value data T RN are applied to the processing gap G.
  • the electric discharge machining method and apparatus of the present invention can be applied not only to die-sculpting but also to wire-cut electric discharge machining.

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Description

曰月 糸田 »
放電加工方法及び装置
技術分野
本発明は、 加工用電極と被加工物との間にパルス放電を行って被加 ェ物を加工する場合に、 該パルス放電のための加工用パルス電圧の加 ェ間隙への印加極性を切り換えるようにした、 放電加工方法及び装置 に関する。
背景技術
一般に、 型彫又はワイヤカツ ト放電加工において、 放電加工間隙に 加工用パルス電圧を繰り返し印加し、 これにより被加工物を放電加工 しょうとする場合、 特に、 超硬材料を放電加工しょうとする場合、 被 加工物を正電位と し加工用電極を負電位とする所謂正極性で加工用パ ルス電圧を与えると、 加工の進行につれて加工間隙内の消ィォン化が されにく くなり、 特に、 形彫用電極の底面の中央部の如く、 加工チッ プの排除が充分に行われにく い部分において、 局部的に加工液の比抵 抗値が非常に低くなる。
この状態に陥ると、 比抵抗値の低い部分を介して被加工物と加工用 電極との間に電解電流が多量に流れ、 被加工物の表面が凸凹になる等 の不具合を生じる。 さらに、 電解電流によって例えばコバルト等の電 解しやすい物質が被加工物から溶け出し、 これにより被加工物の表面 に変質層が形成されてしまう。 若し金型においてこのような変質層が 生じると、 金型の寿命が短くなつてしまい、 出来上がった被加工物の 品質を著しく損なう結果となる。
また、 形彫放電加工機によって、 水をベースとした高分子を含む加 ェ液を使って放電加工する場合、 放電加工間隙にタールを生じる傾向 がある。 ところで、 このタールには導電性があるため、 放電加工間隙 のィ ンピ一ダンスが局部的に下がることがあり、 このイ ンピーダンス が低下した部分に電解電流又はアーク電流が流れ、 急激に酸化付着物 が生成されてしまう。 この付着物は絶縁性のため、 極度に加工速度が 低下するとともに加工表面が変質するという問題点を有している。 さらに、 タールが放電加工間隙内に生じる段階で、 仕上げ加工時に おいて、 加工速度が極めて小さくなり、 仕上げ加工を遂行することが できないという別の問題も発生する。
一方、 灯油系の加工液を使用した場合においても、 やはり、 放電加 ェ間隙内でタールが生成される。 この結果、 放電加工間隙内では消ィ オン化が行われにくい状態となり、 アーク放電が発生しやすい。 ァ一 ク放電が放電加工間隙内に生じると、 被加工物の表面にはクラック等 が発生することがあり、 このようなクラックは金型の寿命を極端に短 くする。
放電加工間隙内においてタールが生成された場合、 タールは負電位 側に付着することが知られているので、 加工用パルス電圧の印加極性 を変更することによりタールの付着を防止し、 タールを放電加工間隙 外に排除する構成が公知である。
例えば、 特開昭 5 9 - 1 5 2 0 1 7号公報には、 「従来加工用電源 に被加工体側を陽極とする正極性パルスと被加工体側を陰極とする負 極性パルスを供給する電源を用いることが試みられた。 しかしながら 正極性パルスと負極性パルスとはそれを交互に供給するとか、 3 ： 2 の比率に設定するとかにより供給する電源を用いたので、 加工速度が 低下し、 電極消耗を所定に制御できない欠点があった。 」 と述べられ ている。
この問題点を克服するため、 特開昭 5 9 - 1 5 2 0 1 7号公報には、 加工間隙に流れる放電電流を検出する検出器と、 この検出器により所 定の放電電流が検出されている間は正極性パルスを間隙に供給し、 所 定の放電電流が検出されていない間は負極性パルスをその間隙に供給 するよう加工用電源を切換える切換手段とを具えた放電加工装置が開 示されている。 しかし、 この構成によっても、 特に無消耗加工領域において、 正極 性では消耗が多く、 加工速度が遅いという問題点を有している。 また、 一般に、 例えば銅電極でスチールを加工する場合の如く、 加 ェ用電極と被加工物との材質が異なる場合、 正極性の正常加工電圧は 略 2 0 Vで高周波成分を含まないが、 逆極性の正常加工電圧は 2 5〜 3 0 Vで高周波成分を含んでおり、 したがって、 逆極性の加工電圧を 基準として、 加工電圧レベルが正常加工電圧より低いか否かの判別を 行なうことにより、 異常放電の検出を行うと、 正極性の加工は常に異 常放電と判断されてしまい、 正常でも適応制御が動作して加工速度が 遅くなるという不具合が生じることになる。
さらに、 極間電圧を直接検出すると加工用パルス電圧が正負両極性 となるため、 そのレベル弁別を簡単に行なうことができないという問 題がある。
本発明の目的は、 したがって、 従来技術における上述の欠点を克服 することができる、 改善された放電加工方法及び装置を提供すること にある。
本発明の他の目的は、 不要タール成分の生成を防止し、 被加工物に おける変質層の形成を確実に排除することができる、 新規な放電加工 方法及び装置を提供することにある。
本発明のさらに他の目的は、 放電加工速度を低下させることなしに 不要タール成分の発生を抑制し、 加工用電極消耗を極力抑えることが できる放電加工方法及び放電加工装置を提供することにある。
本発明の別の目的は、 放電加工間隙に供給される放電加工のための 加工用パルス電圧の極性を極めて適切に切り換えることができる極性 切換装置を備えた放電加工装置を提供することにある。
発明の開示
本発明の方法及び装置の特徴は、 被加工物と加工用電極とにより形 成される放電加工間隙に加工用パルス電圧を繰返し印加し、 これによ り被加工物を放電加工する際に、 加工用パルス電圧の加工間隙への印 加極性が交互に切り換えられ、 ここで、 一方の印加極性での連続した 第 1の加工期間と他方の印加極性での連続した第 2の加工期間とが、 加工パルスのパルス数によって夫々定められる。 すなわち、 加工間隙 の状態は、 加工パルス電圧が印加される毎に変化するので、 間隙に印 加される加工のための各パルスを単位として、 加工間隙に印加される 加工パルス電圧の制御を行う必要がある点に本発明者は着目した。 こ のため、 加工用パルス電圧のパルス数を計数し、 この計数値が予め定 めた値に達した場合に、 加工用電圧パルスの印加極性が反転せしめら れるように構成することができる。 加工用パルス電圧を間隙に正極性 で印加する期間と負極性で印加する期間とを定めるパルス数の最適値 は、 各加工条件に対して適宜に実験等で定めることができる。 このた め、 放電加工間隙の状態が 1パルス放電毎に変化するのに適確に対応 しうるものである。
本発明の別の特徴によれば、 加工用パルス電圧を正極性で加工間隙 に印加する場合の放電加工パラメ一夕と、 加工用パルス電圧を負極性 で加工間隙に允可する場合の放電加工パラメ一タとが別々に設定され る。 したがって、 正及び負の極性の特性に見合うように、 電気的加工 条件を設定し、 これにより目的とする加工を効率よく行うことができ る。
さらに、 本発明の別の特徵によれば、 放電加工間隙間の状態を検知 するために必要な情報を得るため、 放電加工間隙に印加される加工用 パルス電圧の極性を切換えるための極性切換装置の入力部側の電圧が 検出される。
本発明の他の特徴によれば、 正極性で加工している場合の異常放電 検出レベルと逆極性で加工している場合の異常放電検出レベルとは、 夫々別個に設定されており、 これにより、 各極性での加工時における 異常放電を適確に検出することができる。 加工用パルス電圧を主たる極性で間隙に印加して放電加工が行われ ている場合において、 放電加工間隙のィンピーダンスが所定レベル以 下に低下した場合に、 加工用パルス電圧を従たる極性での印加に変更 する構成とすることも可能である。 この場合、 従たる極性での加工用 パルス電圧の印加期間は、 加工用パルス電圧の発生パルス数に応じて 設定され、 これにより、 加工用パルス電圧の従たる極性での印加期間 は、 パルス単位で管理される。
図面の簡単な説明
第 1図は、 本発明による放電加工装置の一実施例を示す回路図。 第 2図は第 1図の極性コン トローラの具体例を示す回路図。
第 3図は第 1図の回路の動作を説明するためのタイムチヤ一卜。 第 4図は第 1図の O N / O F F コ ン ト ローラの具体例を示す回路図。 第 5図は O N / O F Fコン トローラの動作を示すタイムチヤ一ト。 第 6図は第 1図の I P コ ン トローラの具体例を示す回路図。
第 7図は第 6図の I Pコン トローラの動作を示すタイミ ングチヤ一 卜
第 8図は第 1図の検出回路の具体例を示す回路図。
第 9図は第 8図の検出回路の動作を示すタイ ミ ングチャー ト。
第 1 0図は極性コン トローラの他の具体例を示す回路図。
第 1 1図は第〗 0図に示す極性コントローラの動佐を示すタイムチ ヤー 卜。
第 1 2図は検出回路の他の具体例を示す回路図。
第 1 3図は第 1 2図に示す検出回路の動作を示すタイムチヤ一ト。 発明を実施するための最良の形態
第 1図は、 本発明による放電加工装置の一実施例を示す回路図であ る。
加工用電極 Eと被加工物 Wとの間に形成される放電加工間隙 Gに被 加工物 Wを放電加工するための加工用パルス電圧を供給するため、 ス イ ッチング トラ ンジスタ T 1， Τ 2が設けられている。 スイ ッチング トラ ンジスタ T l , Τ 2の各コ レクタは、 電流制限抵抗器 3 1 a , 3 1 bを介して直流電源 3 0の正極端子に接続されており、 それらの各 エミ ッタは、 極性切換回路 1 0と接続されている。 電流制限抵抗器 3 l a, 3 1 bは、 対応するスィツチングトランジスタがオンしたとき に直流電源 3 0からスイッチングトランジスタを介し、 後述するよう にして加工間隙に供給される放電加工電流の値を制限するためのもの であり、 スイッチングトランジスタ T 1 , T 2に流れる各電流の値に 所要の重み付けを行うことができるようにそれらの値が定められてい る。
スィツチングトランジスタと電流制限抵抗器は 2組に限らず、 適宜 の組数設けることができる。 電流制限抵抗器の値の重み付けは、 1 , 2, 4 , 8, 1 6， · · ·のバイナリ一式に設定することができる。 したがって、 トランジスタ T l , T 2を選択的に作動させることによ り、 放電加工間隙に流れる放電加工電流の最大値を適宜所要の値に定 めることができる。 なお、 電流制限抵抗器 3 l a, 3 1 bは抵抗値の 小さい定電流電源におきかえてもよい。
極性切換回路 1 0は、 加工用パルス電圧を正極性で加工間隙 Gに印 加するためのトラ ンジスタ TN 1 , TN 2と、 逆極性で印加するため のトランジスタ TR 1 , T R 2とが、 ブリ ツヂ形式で図示の如く接続 されている。 トランジスタ TR 1 , TN 2の接続点 と、 トランジス 夕 TN 1， TR 2の接続点 Yとに、 加工用電極 Eと被加工物 Wとが夫 々接続されている。 トランジスタ TR 1のコレクタ回路に揷入されて いるダイオード D 1 と トランジスタ T N 1のコレクタ回路に揷入され ているダイオード D 2とは、 いずれも逆流防止用の素子として働く も のである。
後述する極性コントローラ 2 0によって、 トランジスタ TR 1 , T R 2又はトランジスタ T N 1 , T N 2のうちのいずれか一方の組のト ラ ンジス夕が選択的に O N, O F F制御される。 トランジスタ T R 1 , T R 2のみが 0 N状態とされた場合、 被加工物 Wの電位は加工用電極 Eに対して負の電位となり、 加工用パルス電圧が負極性にて放電加工 間隙 Gに印加される。 これに対し、 トランジスタ TN I , T N 2のみ が 0 N状態とされた場合には、 被加工物 Wの電位は加工用電極 Eに対 して正の電位となり、 加工用パルス電圧が正極性にて放電加工間隙 G に印加される。
極性切換回路 1 0 に、 加工用パルス電圧を間隙 Gに正極性又は負極 性で印加するための切換制御は、 極性コン トローラ 2 0からの信号に 応答して行なわれる。
極性コントローラ 2 0は、 第 1 クロック発生器 8 0からの第 1 クロ ック C L K 1 と第 2 クロック発生器 9 0からの第 2 クロック C L K 2 とを受取っており、 設定器 7 0からは、 設定値データ R及び Nを受取 つている。
設定値データ Rは、 放電加工間隙 Gに加工用パルス電圧を負極性で 印加すべき期間に相応する加工用パルス電圧のパルス数を示すもので あり、 設定値データ Nは、 放電加工間隙 Gに加工用パルス電圧を正極 性で印加すべき期間に相応する加工用パルス電圧のパルス数を示すも のである。 これらの設定値データ R， Nは、 設定器 7 0において操作 者が任意のパルス数にセッ 卜することができるようになつている。 後述する O N/0 F Fコントローラ 4 0からは、 放電加工間隙 Gに 印加すべき放電加工用パルス電圧の 1パルスの時間幅を決めているゲ — 卜信号 G A T Eが入力されている。
極性コン トローラ 2 0は、 上述の入力に応答して、 トランジスタ T R 1 , T R 2を O N/0 F F制御するための制御信号 R Sと、 トラン ジス夕 TN 1， T N 2を O N/0 F F制御するための制御信号 N Sと を出力し、 これにより、 トランジスタ T R 1 , T R 2、 及び TN 1 , T N 2が 0 Nノ 0 F F制御される。 0 Ν 0 F Fコ ン トローラ 4 0 には、 設定器 7 0から、 加工用パル ス電圧を正極性で放電加工間隙 Gに印加する場台のパルスオン時間、 すなわちゲー 卜信号 G A T Eのオン時間、 を示す設定値デ一夕 R 0 N、 同じく パルスオフ時間、 すなわちゲ一 卜信号 G AT Eのオフ時間、 を 示す設定値データ R 0 F Fが供給されている。 さらに、 これとは別に、 加工用パルス電圧を負極性で放電加工間隙 Gに印加する場合のパルス オン時間を示す設定値データ N ON、 同じく パルスオフ時間を示す設 定値データ N 0 F F力；'、 設定器 7 0から ON/O F Fコン トローラ 4 0 に入力されている。 0 NZ0 F Fコン トローラ 4 0 は、 第 1 クロッ ク C L K 1 のほか、 後述する検出回路 5 0から、 第 3 クロ ッ ク C L K 3及び第 4 クロ ッ ク C L K 4を受け取つている。
設定値データ R 0 N, N 0 Nは、 パルス 0 N時間を第 3 クロッ ク C L K 3のパルス数と して示すデータであり、 各パルス O N時間は、 各 設定値データにより定められるパルス数だけ第 3 クロッ ク C L K 3の パルスをカウン トすることによって、 ゲー ト信号 G A T Eのパルス 0 N時間が定められる。 同様にして、 設定値データ RO F F， N O F F は、 パルス 0 F F時間を第 4 クロ ッ ク C L K 4のパルス数と して示す データであり、 各パルス O F F時間は、 各設定値データにより定めら れるパルス数だけ第 4 クロッ ク C L K 4のパルスをカウン 卜すること によって、 ゲー ト信号 GA T Eのパルス 0 F F時間が定められる。 なお、 極性コン トローラ 2 0から出力される極性信号 R Nは、 極性 コン トローラ 2 0 において正負どちらのパルス印加極性が選択されて いるかを示す信号であり、 ONZ O F Fコン ト.ローラ 4 0では、 極性 信号 RNに応答し、 R ON, R O F F、 又は N ON, N O F Fのうち のいずれか 1組の設定値データがゲ一 卜信号 GA T Eの発生のために 使用される。
0 N / 0 F Fコン トローラ 4 0 は、 また、 ゲ一 ト信号 G AT Eのォ ン時間の終了タイ ミ ングで第 1終了信号 O N E NDを出力し、 ゲー ト 信号 G A T Eのオフ時間の終了タイ ミ ングで第 2終了信号 0 F E ND を出力する構成となっている c 第 〗 及び第 2終了信号 0 N E N D , 0 I7 E N Dは、 検出回路 5 0に送られている。
I Pコン トローラ 6 0は、 放電加工電流のピーク値を制御するため のものであり、 設定器 7 0から、 正極性加工の場合のピーク値を示す 第 1 ピーク値デ一夕 N I Pと負極性の加工の場合のピーク値を示す第 2 ピーク値デ一夕 R I Pとが供給されている。 I Pコ ン ト ローラ 6 0 には、 さ らに、 極性信号 RNとゲー ト信号 GAT Eとが供給されてお り、 ゲー ト信号 G A T Eのオン時間の間、 その時の加工極性における 加工電流のピーク値が得られるように、 スイ ッチングトラ ンジスタ T 1， T 2を選択的に ON, ◦ F F制御するための制御信号 I P 1 , I P 2が出力される。
スイ ッチング トラ ンジスタ T 1 , T 2のエミ ッタは、 極性切換回路 1 0のダィォー ド0 1 , D 2と接続されており、 この接続点と極性切 換回路 1 0の トラ ンジスタ T N 2 , T R 2の各ェミ ッタと電源 3 0の 負極との接続点との間には、 分圧抵抗器 3 2 a, 3 2 bが直列に接続 されており、 分圧抵抗器 3 2 aと 3 2 bとの接続点より、 放電加工間 隙 Gにかかる電圧に応じたレベルの検出電圧 V G Sが取り出される構 成となっている。
検出電圧 VG Sは、 極性信号 RN、 第 1 クロッ ク C LK 1、 ゲー ト 信号 GA T E、 第 1及び第 2終了信号 ON E ND， O F E NDが入力 されている検出回路 5 0に入力されており、 これらの信号に基づいて、 第 3及び第 4 クロ ッ ク C L K 3 , C LK 4を出力する構成となってい る。
第 2図は、 第 1図の極性コ ン トローラ 2 0の具体例を示す回路図で ある。
極性コン 卜ローラ 2 0は、 設定値データ Rと設定値データ Nとに応 答し、 Tフ リ ップ · フロ ップ 2 4から出力される極性信号 R Nによつ ていずれか一方の設定値を出力するデータセレク夕 2 1 と、 第 3図に 示されるゲー 卜信号 G A T Eを構成するパルスに応答し、 そのパルス 数をカウ ン トするカウンタ 2 2 とを有している。 カウン夕 2 2の Q出 力から出力される計数値データは、 コンパレ一夕 2 3の B入力に印加 され、 デ一夕セレクタ 2 1 において選択された設定値データがその A 入力に印加されている。 コンパレータ 2 3 は、 A入力の値と B入力と の値とを常に比铰しており、 A = Bとなったときに A = B端子から一 致パルス A Bが出力される。
一致パルス A Bは、 カウンタ 2 2 リセッ ト端子 R E Sにリセッ 卜パ ルスと して与えられると共に、 Tフ リ ップ · フロップ 2 4の T入力端 子に ト リ ガパルスと して与えられている。 したがって、 Tフ リ ップ · フロップ 2 4から出力される極性信号 RNのレベルは一致パルス A B が出力される毎に反転する （第 3図参照） 。
ゲー ト信号 G A T Eによって開閉制御されるゲ— ト回路 2 6 には第 1 クロ ッ ク C L K 1が印加されており、 ゲ— ト信号 G A T Eのレベル が低レベルとなつた場合にのみ、 第 1 クロッ ク C L K 1が Dフ リ ップ • フロップ 2 5のク ロ ッ ク端子 C Kに印加される。 Dフ リ ップ ' フロ ップの D入力には、 極性信号 RNが印加されており、 そのクロッ ク端 子 C Kに印加される第 1 クロッ ク C L K 1 の立ち上がり夕ィ ミ ング時 の D入力のレベルがロッ クされ、 その出力端子より、 第 1 クロッ ク C L K 1 と同期している同期化極性信号 Mが出力される。
同期化極性信号 Mは、 Dフ リ ップ ' フロップ 2 7、 2 8及びゲー ト 回路 2 9 R、 2 9 Nから成る論理回路 2 0 Aに-与えられ、 ここで論理 回路処理が行なわれ、 制御信号 R S , N S, が出力される。 この論理 回路 2 0 八は、 第 2 ク ロ ッ クじ ！： 2が供給されている Dフ リ ップ - フロ ップ 2 7、 2 8が図示の如く 夕ンデム接続されており、 同期化極 性信号 Mが Dフ リ ップ ' フロ ップ 2 7の D入力端子に印加されている。 もう一方の Dフ リ ップ · フロップ 2 8の Q出力は、 遅延出力信号と し てゲ一 卜回路 2 9 R、 2 9 Nの各一方の入力に印加され、 同期化極性 信号 Mがそれらの各他方の入力に印加されている。
次に、 極性コ ン 卜ローラ 2 0の動作について第 3図を参照しながら 説明する。
第 3図は、 設定値データ Rを 「 2」 と し、 設定値デ一夕 Nを 「 1 」 と した場合の極性コンローラ 2 0の動作を示すタイムチヤ一卜である。 時刻 t 0 において、 ゲ— 卜信号 G A T Eが立ち上がり、 放電加工間 隙 Gには、 ギャ ップ電圧 V Gが発生し、 ゲー ト信号 G A T Eが立ち上 がるたびに.、 カウンタ 2 2がゲ一 卜信号 G A T Eのパルス数をカウン 卜する c
時刻 t 0 において出力される一致パルス A Bにより、 Tフ リ ップ - フロップ 2 4 の出力が高レベルとなり、 極性信号 R Nが高レベルとな る。 このときカウンタ 2 2がリセッ トされる。 この後、 ゲー ト信号 G A T Eのレベルが立ち上がる毎に力ゥンタ 2 2が 1 づっカゥン トアツ プされ、 B寺刻 t 1 でカウンタ 2 2のカウン 卜値が 2 となると、 コンパ レータ 2 3が A = Bであることを示す一致パルス A Bが Tフ リ ップ ' フロ ップ 2 4 に送られ、 極性信号 R Nのレベルが低く なる。 このとき、 上記一致パルス A Bがカウンタ 2 2のリセッ ト信号と しても使用され、 カウンタ 2 2力くリセッ トされる。 B寺刻 t 1 においてゲー ト信号 G A T Eのレベルが低レベルとなると、 ゲー ト回路 2 6が開かれ、 第 1 クロ ッ ク C L K 1 が Dフ リ ップ · フロップ 2 5のクロ ッ ク入力端子 C Kに 与えられるので、 時刻 t 2において同期化極性信号 Mのレベルが低く なる。
なお、 時刻 1 において一致パルス A Bが出力されることにより極 性信号 R Nが低レベルとなると、 セレクタ 2 1 において設定値データ N ( = 1 ) が選択され、 コ ンパレータ 2 3 に設定値データ Nが与えら れる。
従って、 時刻 t 3 において、 ゲー ト信号 G A T Eの次の立ち上がり でカウ ンタ 2 2がカウ ン トア ップし、 その計数値が 1 となると、 コ ン ノ、。レー夕 2 3がー致パルス A Bを出力し、 Tフ リ ップ ' フロ ップ 2 4 の出力が高レベルとなり、 カウンタ 2 2力 リセッ トされる。 そして、 次の第 1 クロ ッ ク C L K 1 の立ち上がり時刻 t 4 において、 同期化極 性信号 Mのレベルが高く なる。
B寺刻 t 3 において一致パルス A Bが出力されたことに応答して、 セ レクタ 2 1 は設定値デー夕 R (= 2 ) を選択する。 したがって、 この 後、 上述したのと同様の動作が繰り返し実行される。
次に論理回路 2 0 Aの動作について説明すると、 第 3図に示す第 2 クロッ ク C L K 2 に応答して作動する Dフ リ ップ ' フロップ 2 7、 2 8 は、 同期化極性信号 Mを第 2 ク ロ ッ ク C L K 2のパルス 2個分だけ 遅延させる働きをするものであり、 第 3図から判るように、 極性信号 Mを第 2 クロ ッ ク C L Kのパルス 2個分だけ遅延させて成る遅延出力 信号 Bが得られる。
ゲー ト回路 2 9 Rでは、 両信号 Mと Bとの論理積に従う制御信号 R
Sが出力される。 一方ゲ一 ト回路 2 9 Nでは、 両信号 Mと Bとのレべ ルが共に低レベルの場合にのみ高レベルとなる制御信号 N Sが出力さ れる。
第 3図から判るように、 制御信号 N Sによつて一組の トランジスタ T N I , TN 2がオフとされてから、 制御信号 R Sによってもう一組 の トラ ンジスタ TR 1 , T R 2がオンとされるまでの間、 すなわち、 正極性から、 逆極性へ切り換えられるまでの間には、 時間 T Dの遅れ を有しており、 これにより、 極性切換回路 1 0の各トラ ンジスタが同 時に O N状態となつるのを確実に防止し、 それの保護を充分に図るこ とができる。
第 4図は、 第 1 図の O Nノ O F Fコン トローラ 4 0の具体例を示す 回路図である。
O NZO F Fコン トローラ 4 0 は、 極性信号 R Nに応答し、 極性信 号 R Nが正極性を示す高レベル状態の場合には設定値デー夕 N 0 Nを 選択し、 一方極性信号 R Nが負極性を示す低レベル状態の場合には設 定値データ R 0 Nを選択するデ一タセレク タ 4 1 a と、 極性信号 R N に応答し、 極性信号 R Nが正極性を示す高レベル状態の場台には設定 値データ N 0 F Fを選択し、 一方極性信号 R Nが負極性を示す低レべ ル状態の場合には設定値データ R 0 F Fを選択するデータセレク夕 4 2 b とを有している。
デ一タセレクタ 4 1 a、 4 1 bの各出力は別のデータセレタ 4 1 c に与えられており、 このデータセレクタ 4 1 cによって、 データセレ ク タ 4 1 a、 又は 4 1 bいずれか一方の出力かコ ンパレー夕 4 2の A 端子に入力される。
第 4 クロ ッ ク C L K 4 は、 高レベルで動作するスリ一ステー トバッ ファ 4 4 に入力され、 ここから、 オンクロッ ク O N C Kが出力される。 一方、 第 3 ク ロ ッ ク C L K 3 は、 低レベルで動作するスリーステ一 ト バッファ 4 ' に入力され、 ここから、 オフクロッ ク 0 F F C Κが出力 される。 オンクロッ ク O N C K及びォッフクロッ ク O F F C Kは、 力 ゥン夕 4 3のク ロッ ク端子 C Kに与えられており、 これらのクロ ッ ク の計数結果を示す計数データは、 その Q出力から出力され、 コンパレ 一夕 4 2の Β端子に入力されている。
コンパレータ 4 2 は、 Α端子に与えられるデータと B端子に与えら れるデータとがー致した場合に一致パルス C 0 I を出力する構成とな つており、 一致パルス C 0 I はカウンタ 4 3にリセッ トパルスと して 与えられるほか、 Tフ リ ップ · フロップ 4 6 に .ト リガ信号と して与え られている C
T フ リ ップ . フ ロ ッ プ 4 6 の出力は、 ゲー ト信号 G A T Eと して取 り出され、 外部に供袷されると共に、 ス リ 一ステー トバッ フ ァ 4 4、 4 5 に制御信号と して与えられる一方、 データセレクタ 4 1 cに制御 信号と して与えられている。 すなわち、 ゲー ト信号 G A T Eのレベル が高い場合には、 データセレク タ 4 1 aの出力が選択され、 一方ゲー 卜信号 G A T Eのレベルが低い場合にはデータセレクタ 4 1 bの出力 が選択されるよう、 データセレクタ 4 1 cがゲー ト信号 G A T Eに応 答して作動する。
Dフ リ ップ · フロ ップ 4 8 a、 4 8 bは第 1 ク ロ ッ ク C L K 1 に応 答しゲ一 ド信号 G A T Eを第 1 クロッ ク C L Kのパルス分だけ遅延さ せる回路を構成しており、 Dフ リ ップ ， フロップ 4 8 bの出力をゲ一 卜回路 4 7 aに入力することにより、 ゲ一 ト信号 G A T Eの低レベル 期間の終了タィ ミ ングを示す第 2終了信号 0 F ENDが出力される。 一方、 Dフ リ ップ ' フロップ 4 8 c、 4 8 dは、 イ ンバ一タ 4 9に よってゲ一 ト信号 G AT Eをレベル反転した信号を、 第 1 クロッ ク C L K 1の 2パルス分だけ遅延させる回路を構成しており、 Dフリ ップ • フロップ 4 8 cの出力と 4 8 dの出力とをゲー ト回路 4 7 bに入力 することにより、 ゲー ト信号 GAT Eの高レベル期間の終了タイ ミ ン グを示す第 1終了信号 ON E NDが出力される。
次に ON/'O F Fコ ン ト ローラ 4 0の動作について第 5図を参照し ながら説明する。
第 5図には、 設定値データ RONを 「 4」 、 設定値データ NO Nを 「 5」 、 設定値データ R0 F Fを 「 2」 、 設定値データ NO F Fを 「 4」 と した場合の、 ◦ N/0 F Fコン トローラ 4 0の動作を示すタ ィムチヤ一 卜が示されている。
時刻 t aにおいて、 極性信号 RNは 「 1」 であるので、 データセレ クタ 4 1 aは設定値データ RONと して 「 4」 を出力している。 同様 にデ一夕セレクタ 4 1 bは、 設定値データ RO F Fと して 「 2」 を出 力している。 このとき Tフ リ ップ ' フロップ 4 6の出力は、 低レベル であり、 データセレクタ 4 1 cはデータセレクタ 4 l bの出力、 すな わち設定値データ RO F Fと して 「 2」 を出力している。 このとき、 スリーステー トバッファ 4 5が動作しており、 第 3 クロ ッ ク C L K 3 がオフ ク ロ ッ ク O F F CKと してカウ ンタ 4 3に入力される。
次に、 時刻 t bでは、 カウン夕 4 3力《 2つ目のオフク ロ ッ ク 0 F F C Kをカウ ン ト し、 このときデータセレク タ 4 1 cの出力値とカウ ン タ 4 3の出力値とがー致するので、 コンパレータ 4 2は A = Bの一致 を示す一致パルス C 0 Iを出力する。 一致パルス C 0 I は Tフ リ ップ • フロ ップ 4 6に入力され、 Tフ リ ップ ' フロップ 4 6の出力を高レ ベルにすると共に、 カウンタ 4 3をリセッ 卜するために、 一致パルス C O I はカウンタ 4 3のリセッ 卜端子 R E Sに印加される。
この結果、 ゲー ト信号 G A T Eのレベルが反転し、 時刻 t bにおい て立上がるパルスが第 2終了信号 0 F E NDと して出力される。 一方、 ゲ一 卜信号 G A T Eが高レベルとなることにより、 データセレクタ 4 1 cは設定値デ一夕 R 0 Nと して 「 4」 がコンパレータ 4 2の A端子 に与えられると共に、 スリ ーステー トバッファ 4 4が作動し、 オン口 ッ ク 0N CKがカウンタ 4 3のクロッ ク端子 CKに供給されはじめる。 第 3図から判るように、 時刻 t cにおいて力ゥンタ 4 3のカウン 卜 値が 4に達すると、 一致パルス C 0 Iが出力され、 これによりカウン 夕 4 3力《リセッ 卜され、 Tフ リ ップ · フロ ップ 4 6の出力レベルが反 転し、 ゲー ト信号 G A T Eが低レベルとなる。 そして、 時刻 t cにお いて立上がるパルスが第 1終了信号 0NE NDと して出力される。
t cにおいてゲー 卜信号 G A T Eのレベルが低レベルとなることに より、 データセレク タ 4 1 cは再び設定値デ一タ R 0 F Fと して上述 した動作を繰返し実行する。
このようにして、 時刻 t dに達すると、 極性信号 RNが低レベルと なり、 負極性による加工状態に入る。 このときゲー ト信号 GATEの レベルは低レベルであるから、 設定値データ N0 F Fが （= 4 ) がコ ンパレー夕 4 2の A端子に与えられる。 このため、 時刻 t dから数え てオフロ ッ ク 0 F F C Kの 4つの目のパルスが出力される時刻 t eに おいて、 一致パルス C 0 Iが出力され、 ゲー ト信号 GATEのレベル が高レベルとなる t この結果、 設定値デ一夕 NON (= 5 ) がコンパ レ一夕 4 2の A端子に与えられ、 オンク ロ ッ ク ONCKを 5つカウ ン 卜 した時点 t f において一致パルス C 0 Iが出力され、 ゲー ト信号 G AT Eが低レベルとなる。 以後、 同様にして正極性での加工が行なわ れる。
第 6図は、 第 1図の I Pコン トローラ 6 0の具体例を示す回路図で ある。 '
I Pコン トローラ 6 0は、 極性信号 RNに応答し、 第 1 ピ一ク値デ —タ N I P又は第 2 ピーク値デ一夕 RP Iのうち、 極性信号 RNによ つて示されるそのときの加工極性に応じたいずれか 1つのデータを選 択するセレクタ 6 1 を有し、 セレクタ 6 1 によって選択された加工電 流のピーク値を示すデータは、 ゲー ト信号 G A T Eにより開閉制御さ れるアン ド回路 6 2 a〜6 2 nに与えられている。 したがって、 ゲ一 ト信号 G A T Eが高レベルとなったとき、 加工電流のピーク値を示す データに応じて I P 1 ~ I P nのうちの 1つ又は複数の信号が出力さ れ、 対応するスイ ッチングトランジスタ （第 1図では、 2つのみ示さ れている） をォンにする。
次に I Pコ ン トローラ 6 0の動作について第 7図を参照しながら説 明する。
第 7図は、 第 2 ピーク値データ RP Iを 「 2」 、 第 1 ピーク値デー 夕 N I Pを 「 1」 と した場合の I Pコン トローラ 6 0の動作を示す夕 ィ ミ ングチヤ一 卜である。
時刻 t gでは、 極性信号 RNが高レベルであるので、 セレクタ 6 1 は第 2 ピーク値デ一夕 R I Pを選択し、 その内容は （ 1 0 ) である。 このため、 了ン ド回路 6 2 bの 1つの入力のみが 1になるので、 ゲ一 卜信号 G AT Eが高レベルとなった場合にのみ、 信号 I P が出力さ れ、 対応するスィ ツチングトランジスタ T 2をオンとする。 すなわち 逆極性の加工の場台には、 加工電流のピーク値が、 第 2 ピーク値デ一 夕 R I Pによって定められる値とされる。
一方、 時刻 t hにおいて極性信号 R Nが低レベルとなると、 セレク 夕 6 1 は第 1 ピ一ク値デー夕 N I Pを選択するが、 その内容は （ 0 1 ) である。 したがって、 アン ド回路 6 2 aの 1 つの入力のみが高レ ベルとなり、 ゲー ト信号 G A T Eが高レベルとなった場合にのみ信号 I P 1 が出力され、 対応するスイ ッチングトランジスタ T 1 をオンと する。 すなわち、 正極性の加工の場合には、 加工電流のピーク値が第
1 ピーク値デ一夕 N I Pによって定められる値とされる。
このように、 加工用パルス電圧の印加極性に応じて加工条件、 すな わち加工のための最大電流値が、 正極性加工と負極性加工とで別個に 設定される構成である。
第 8図は第 1 図の検出回路 5 0の具体例を示す回路図である。
検出回路 5 0は、 基準電圧 V 1 と検出電圧 V G Sとを比較し検出電 圧 V G Sが基準電圧 V 1以下のとき出力が高レベルとなるコンパレ一 タ 5 1 a と、 同様にして、 基準電圧 V 2 (く V 1 ) と検出電圧 V G S とを比較し、 検出電圧 V G Sが基準電圧 V 2以下の時出力が高レベル となるコンパレータ 5 l b とを有している。
コンパレータ 5 1 a , 5 1 bの各出力は、 検出信号 R Nに応答して 制御されるセレクタ 5 2の A入力及び B入力に夫々入力されており、 検出信号 R Nのレベルが高レベルとなる逆極性の加工の場合にコ ンパ レー夕 5 1 aの出力が選択され、 検出信号 R Nのレベルが低レベルと なる正極性の加工の場合にコ ンパレータ 5 1 bの出力が選択される。 コンパレータ 5 2の出力は、 アン ド回路 5 4の一方の入力に印加さ れており、 了ン ド回路 5 の他方の入力には、 ゲー ト信号 G A T Eと 第 1 クロッ ク C L K 1 とが入力されているアン ド回路 5 5の出力が印 加されている。
符号 5 3で示されるのは、 論理素子 5 3 a , 5 3 bにより構成され る R— S フ リ ップ ' フロ ップ回路であり、 R— S フ リ ップ ' フロ ップ 回路 5 3には、 第 2終了信号 0 F E N Dがリセッ ト信号として印加さ れると共に、 ァン ド回路 5 4の出力からセッ 卜信号 S E Tとして印加 される。 R— S フリ ップ . フロ ップ回路 5 3 の出力は、 障害信号 N G として取り出され、 ス リ 一ス亍一 卜バッ フ ァ 5 7 , 5 8に作動制御信 号と して与えられている。 ス リ 一ステー ト ッ フ ァ 5 7には、 第 1 ク ロック C L K 1が入力され、 他方のスリ一ステートバッファ 5 8には、 第 1 クロック C L K 1 に応答して作動するレー トマルチプラィャ 5 6 からの出力が入力されており、 両スリーステ一トバッファ 5 7 , 5 8 の出力が、 第 3 クロック C L K 3として出力されている。 なお、 第 4 クロック C L K 4は、 第 1 クロック C L K 1をそのまま出力すること により得ている。
第 9図は検出回路 5 0の動作を示すタイ ミ ングチヤ一卜である。 第 9図において、 放電加工間隙 Gにかかる間隙電圧 V Gは、 極性切 換のために零ボル卜を中心として正負のパルス波形となっているが、 検出電圧 V Gは、 切換スィッチ回路 1 0の入力側に抵抗器 3 2 a , 3 2 bを図示の如く直列に接続し、 抵抗器 3 2 bの両端に生じる分圧電 圧であるから、 第 9図に示されるように、 極性切換が行なわれたとし ても、 常に正の方向に生じるパルス電圧として捉えることができる。 電圧 V Gの波形において、 期間 P 1 は逆極性加工での正常放電、 期 間 P 2は正極性加工の時の正常放電、 期間 P 3は逆極性での異常放電、 期間 P nは正極性加工の異常放電である。
期間 P 1では極性信号 R Nが高レベルであり、 コンパレー夕 5 1 a の入力信号である入力信号 V G Sが V 1以上なので、 セレクタ 5 2の 出力は低レベルである。 従って、 アン ド回路 5 4が出力されるセッ ト 信号 S E Tは高レベルであり、 R— S フリ ップ · フロ ップ回路 5 3は セッ トされない。 従って、 第 3 クロック C L K 3は第 1 クロック C L K 1 の周波数と同じである。
期間 P 2においては、 極性信号 R Nが低レベルであるので、 セレク 夕 5 2の出力信号はコンパレータ 5 1 bの出力信号である。 ここで検 出電圧 V G Sは V 2以上なので、 セレクタ 5 2の出力は低レベルであ る c したがって、 R _ Sフ リ ップ · フロ ップ回路 5 3 はセッ 卜されて おらず、 障害信号 N Gのレベルは低レベルであるから、 第 1 ク ロッ ク C L K 1 がス リ ーステー トバッファ 5 7を介して第 3 クロ ッ ク C L K 3 と して出力される。
期間 P 3では、 極性信号 R Nは高レベルであり、 セレクタ 5 2 はコ ンパレ一夕 5 1 aの出力を選択して出力する。 ここで検出電圧 V G S の電圧が V I以下なのでセレクタ 5 2の出力は高レベルである。 従つ て、 アン ド回路 5 4 はゲー ト信号 G A T Eが高レベルのときのみ第 1 クロ ッ ク C L K 1 を通過させるので、 R— Sフ リ ップ ' フロップ回路 5 3の出力信号である障害信号 N Gは高レベルとなる。
そこで、 時刻 t j での第 3 クロ ッ ク C L K 3の周波数は、 レー トマ ルチプライア 5 6 によって第 1 クロッ ク C L K 1 を 1 0分周した値と なる。 また、 時刻 t j 力、ら信号 O F E NDでリセッ 卜する時刻 t kま で、 1 0分周されたクロックを第 3 クロッ ク C L K 3 と して出力する ので、 結果と して、 放電加工の異常時には、 加工用パルスの印加休止 時間が 1 0倍となり、 間隙 Gにおける消イオン化が促進される。
次に、 第 1 図に示す回路の動作について、 第 3図を参照しながら説 明する。
ゲ一 ト信号 G A T Eのレベルが高レベル状態にある期間 S 1， S 2 , S 3 , S 4 , · · · において、 トランジスタ T 1及び又は T 2が信号 I P 1， I P 2 により 0 Nとなり、 放電加工間隙 Gに加工用パルス電 圧が印加される。 この結果、 放電加工間隙 Gに放電が生じる。
第 3図には、 このときの放電加工間隙 Gに生じる間隙電圧 V G及び このとき加工間隙 Gに流れる加工電流 I Gの波形の一例が模式的に示 されている。
一方、 極性コン トローラ 2 0 は、 ゲー ト信号 G A T Eのパルス数を カウン 卜 しており、 設定器 7 0 によつて設定された設定値デ一タ R, に従って、 加工用パルス電圧を逆極性で放電加工間隙 Gに加えるた めの制御信号 R Sと、 加工用パルス電圧を正極性で放電加工間隙 Gに 加えるための制御信号 N Sとが出力される。 第 2図を参照して詳細に 説明したように、 両制御信号 R S, N Sは、 遅れ時間 T Dをもって極 性切換回路 I 0を制御するので、 全ての トランジスタ TR 1 , T R 2 , T 1 , TN 2が同時に導通状態となる事故を確実に防止することが できる。
この結果、 設定値データ Rで定められるパルス数だけ加工用パルス 電圧が逆極性で放電加工間隙 Gに印加されると、 所定の遅れ時間 TD 経過後に極性切換回路 1 0の作動伏態が切換えられ、 設定値データ N で定められるパルス数だけ加工用パルス電圧が正極性で放電加工間隙 Gに印加される。
またゲート信号 GA T Eの S 1 , S 2 , S 4の各区間のオンパルス 幅及びオフパルス幅は 0 N/0 F Fコン トローラ 4 0の設定値 R 0 N， R 0 F Fで決まり、 ゲ一 卜信号 GAT Eの区間 S 3のオンパルス幅は O N/O F Fコ ン トローラ 4 0の設定値 N ON, N O F Fで決まる。 さらに区間 S I , S 2， S 4の最大電流値は、 I Pコントローラ 6 0 の設定値 R I Pによって決まり、 区間 S 3の最大電流値は I Pコン ト ローラ 6 0の設定値 N I Pで決まる。
すなわち、 加工用パルス電圧が逆極性で印加される場合と正極性で 印加される場合とで、 放電加工のための電気的加工条件が別個に設定 される構成であり、 このため、 極間におけるタールの排除等を極めて 効率よく行なえ、 目的とする加工を高速で且つ低電極消耗の下に行な う ことができる。
また、 第 8図及び第 9図に基づいて詳しく説明したように、 異常放 電の検出のための基準レベルが、 正極性による加工と逆極性による加 ェのときとで別個に設けられているので、 各極性の加工において生じ る異常放電を適確に検出することができる。 この場合、 加工間隙の状 態を検出するための抵抗器 3 2 a , 3 2 b力く、 極性切換回路 1 0 との 入力部に設けられているので、 検出回路 5 0 の回路構成を複雑とする ことなしに、 放電加工状態を検出することができる。
第 1 0図には、 極性コン トローラ 2 0の他の実施例が示されている。 第 1 0図に示される極性コ ン トローラ 2 0 0 は、 第 1 2図に示され る検出回路 5 0 0 によって、 加工用パルス電圧の無負荷電圧のレベル . が所定値以下になつた場台に主たる極性の加工から従たる極性の加工 へ切り換え、 設定値データ T R Nによって示される数の加工用パルス が従たる極性で加工間隙 Gに印加された後、 再び主たる極性での加工 が行われるように構成されている点で、 第 2図に示した極性コ ン トロ —ラ 2 0 と異なつている。
したがって、 第 1 0図中、 第 2図に対応する各部には同一の符号を 符し、 その説明を省略する。
極性コ ン ト ローラ 2 0 0 は、 従たる極性である負極性の加工時間を、 ゲ— ト信号 G A T Eのパルス数で示す設定値データ T R Nが設定器 7 0から入力され、 設定値データ T R Nはコンパレータ 2 3の A端子に 直接印加されている。
後述する検出回路 5 0 0から、 放電加工間隙の無負荷パルス電圧レ ベルが設定値以下になったときに出力される障害パルス N G Fが入力 されており、 障害パルス N G Pは、 コ ンパレータ 2 3からの一致パル ス A Bが一方の入力に与えられているオア回路 2 0 1 の他方の入力に 印加されている。 ォァ回路 2 0 1 の出力は Tフ リ ップ · フロップ 2 4 の T入力端子に印加され、 Tフ リ ップ ' フロップ 2 4 の出力 T F F 0 は、 Dフ リ ップ · フロ ップ 2 5の D入力端子に印加されると共に、 ィ ンバ一夕 2 0 2を介してカウンタ 2 2のリセッ 卜端子 R E Sにも印加 されている
次に極性コン ト ローラ 2 0 0の動作について第 1 1 図を参照しな力《 ら説明する。 .
第 1 1図は設定値データ T R Nが 「 2」 で逆極性を主極性とした場 合の極性コン トローラ 2 0 0の動作を示す夕ィムチヤ一トである。 逆極性で加工しているとき、 時刻 t nにおいて放電の異常、 すなわ た間隙 Gの無負荷電圧レベルが所定値、 例えば 8 0 V、 以下になった 場合に検出回路 5 0 0から出力される障害パルス N G Pが入力される と、 Tフリ ップ ' フロップ 2 4の出カ丁？？ 0は高レべルとなり、 D フリ ップ · フロップ 2 5は準備状態となる。 この場合、 ゲー ト信号 G A T Eのレ_ベルが高レベルであるから、 ゲート回路 2 6の出力レベル は低レベルとなっている。
次に時刻 t 0でゲート信号 G A T Eのレベルが立ち下がると、 ゲー 卜回路 2 6からは第 1 クロック C L K 1 と同じ周波数のクロック G C L Kが出力される。 そして、 Dフリ ップ ' フロップ 2 5の出力は Tフ リ ップ · フロップ 2 4の出力 T F F Oをラッチし、 信号 Mを出力する。 この信号 Mが、 論理回路 2 0 Aで処理され、 第 1 1図に示されるよ うに、 t 0の直後の第 2 クロック C L K 2の立下がりタイ ミ ングで制 御信号 N Sのレベルが立下がり、 2パルス （TD) 遅れて制御信号 R Sのレベルが立上がる。
これにより、 負極性の加工となり、 カウンタ 2 2はリセッ トを解除 されているので、 ゲート信号 G A T Eを再びカウントすることになる。 時刻 t qでカウンタ 2 2が 2つ目のゲート信号 GAT Eをカウン卜 すると、 コンパレータ 2 3 は一致パルス A Bを出力するので、 Tフ リ ップ ' フロップ 2 4の出力 T F F 0は低レベルとなり、 この低レベル 状態が、 Dフ リ ップ - フロップ 2 5によってクロッ ク G C L Kに応答 してラッチされる。
この結果、 t Qにおいて信号 R Sのレベルが立下がり、 遅延時間 T D後、 信号 N Sのレベルが立上がる。 これにより、 放電加工間隙 Gに は、 加工用パルス電圧が正極性で印加され、 この状態は障害パルス N G Pが次に入力されるまで続く。
第 1 2図は、 検出回路 5 0の他の回路構成例である検出回路 5 0 0 を示し、 検出回路 5 0 0 は第 1 0図に示される極性コン トローラ 2 0 0 と組台う ものである。
検出回路 5 0 0 は、 検出電圧 V G Sを所定の電圧 V 3 と比較するた めの電圧比較器 5 0 1 を有しており、 電圧比較器 5 0 1 によって、 放 電加工間隙 Gの無負荷電圧が所定値 V 3 (例えば 8 0 V ) より大きい か否かのレベル弁別が行なわれる。 電圧比較器 5 0 1 の出力は、 イ ン バー夕 5 0 .2によってレベル反転され、 これにより得られた反転出力 電圧 N G Vがアン ド回路 5 0 5の一方の入力に印加されている。
ゲー ト信号 G A T Eは、 第 1 クロ ッ ク C L K 1 に応答して作動する Dフ リ ップ · フロ ップ 5 0 8 に入力され、 第 1 クロッ ク C L K 1 がィ ンバ一タ 5 0 3 により レベル反転されて印加されている別の Dフ リ ッ プ * フロ ップ 5 0 9 に、 Dフ リ ップ * フロップ 5 0 8の出力が入力さ れている。 ゲー ト回路 5 0 7 は、 Dフ リ ップ * フロップ 5 0 8， 5 0 9の各出力に応答し、 その出力は、 検出信号 R Nがイ ンバー夕 5 0 4 により レベル反転されて印加されているァン ド回路 5 0 6に入力され ている。 アン ドゲー ト 5 0 6からは、 したがって、 ゲー ト信号 G A T Eの立上がり直後に出力されるサンプリ ングゲ一 トパルス P Cが出力 され （第 1 3図参照） 、 ァン ドゲ一 卜 5 0 5の他方の入力に印加され る。
したがって、 サンプリ ングゲ一卜パルス P Cが出力されたときの反 転出力電圧 N G Vのレベルが、 障害場 N G Pと してアン ド回路 5 0 5 から出力される。
この構成によると、 第 1 3図に示されるように、 検出電圧 V G Sの 無負荷電圧レベルが V 3より大きい場合、 すなわち電解電流が所定レ ベル以下の場合には、 反転出力電圧 N G Vのレベルが低レベルであり、 したがって、 障害パルス N G Pは出力されないが、 サンプリ ングゲー トパルス P Cの出力時に検出電圧 V G Sのレベルが V 3より小さいと、 障害パルス N G Pが出力されることになる。 障害パルス N G Pが出力 されると、 負極性の加工に切り換えられるため、 極性信号 R Nが高レ ベルとなり、 したがって、 ァンドゲ一ト 5 0 6が閉じられるので、 負 極性加工時にはサンプリ ングゲ一 トパルス P Cは出力されることがな レ
このように、 極性コン トローラ 2 0 0及び検出回路 5 0 0を用いた 場合には、 主たる極性の正極性で放電加工を行なっている場合におい て、 加工間隙の無負荷電圧が所定値以下になると、 従たる極性である 負極性の加工に切り換えられる。 この負極性の加工は、 設定値データ T R Nにより定められるパルス数だけのゲ一ト信号 G A T Eが加工間 隙 Gに印加されたのち、 正極性の加工に戻る。
以後、 この動作を繰り返し、 正極性の加工と正極性の加工とが繰り 返し実行され、 加工間隙のタールの除去を良好に行いつつ、 低消耗で、 被加工物 Wを放電加工することができる。
産業上の利用可能性
以上の如く、 本発明の放電加工方法及び装置は、 形彫のみならず、 ワイヤカツ ト放電加工についても適用することができる。

Claims

請求の範囲
1 . 加工用電極と被加工用電極との間に形成される加工間隙に加工 液を介して加工用パルス電圧を繰り返し印加して前記被加工物を放電 加工する放電加工装置において、
加工用電気エネルギーを供給するための電源と、
ゲー ト信号を出力する手段と、
該ゲー ト信号に応答し、 前記電源からパルス電圧を取り出すための スイ ッチング装置と、
該パルス.電圧を前記加工間隙に正負いずれかの極性で加工用パルス 電圧として印加するための極性切換回路手段と、
加工用パルス電圧を正極性で前記加工間隙に印加する期間及び加工 用パルス電圧を負極性で前記加工間隙に印加する期間をそれぞれ前記 パルス電圧: 'パルス数に関連して示す設定値データを供給する供給手 段と、
該設定値データに従って前記加工パルス電圧の前記加工間隙への印 加極性が交互に切り換えられるよう前記極性切換回路手段を制御する ための極性制御手段と
を備えたことを特徴をする放電加工装置。
2 . 前記スイ ッチング装置が、 半導体スイ ッチング素子と該半導体 スィ ッチング素子と直列に接続された抵抗素子とから成る直列回路を 少なく とも 1つ備えて成る請求の範¾第 1項記載の放電加工装置。
3 . 前記スイ ッチング装置が、 前記直列回路を複数含み、 これらの 直列回路が並列接続されており、 前記各直列回路に設けられた前記半 導体スイツチング素子を選択的にオン、 オフするための最大値制御手 段を有している請求の範囲第 2項記載の放電加工装置。
4 . 前記直列回路に含まれる抵抗 干の値が、 適宜に重み付けされ ている請求の範囲第 3項記載の放電加工装置。
5 . 前記最大値制御手段によって選択された半導体スィッチング素 子が所要のパターンでオン/オフされ、 これにより、 前記加工間隙に 流れる最大加工電流が所要の値に制限される請求の範囲第 4項記載の 放電加工装置。
6 . 前記最大値制御手段が、 外部から与えられる最大値データに応 答し、 該最大値データに応じてオン Zオフ制御すべき半導体スィ ッチ ング素子にオン Zオフ制御のための制御信号を選択供給する回路手段 である請求の範囲第 5項記載の放電加工装置。
7 . 前記最大値データが、 正極性用の正極性最大値データと負極性 用の負極性最大値データとを含み、 前記極性制御手段に応答し、 その 時の極性に従って正極性最大値データ又は負極性最大値データの何れ か一方を最大値データとして選択するデータ選択手段を備えた請求の 範囲第 6項記載の放電加工装置。
8 . 前記極性制御手段が、 前記ゲート信号に応答し前記ゲート信号 のパルス数を計数する計数手段と、 前記設定値データと該計数手段の 計数結果とを比較する比較手段と、 該比較手段からの出力に応答し前 記極性切換回路手段を制御するための制御信号を出力する手段とを備 えている請求の範囲第 1項記載の放電加工装置。
9 . 前記加工間隙の放電加工電圧を検出するための電圧検出部と、 該電圧検出部により検出された電圧のレベルに基づいて放電加工が正 常に行なわれているか否かを判別する判別手段とをさらに備え、 該判 別手段に応答し放電加工が正常に行なわれていない場合には前記ゲー ト信号により制御されるオフ時間を長くするようにしたことを特徴と する請求の範囲第 1項記載の放電加工装置。
1 0 . 前記電圧検出部が、 前記極性切換回路手段の入力側に設けら れている請求の範囲第 9項記載の放電加工装置。
1 1 . 前記判別手段が、 正極性における判別のための第 1基準レべ ルと、 負極性における判別のための第 1基準レベルとは別の第 2基準 レベルとに応答し、 そのときの極性に応じたいずれかの基準レベルに よつて放電加工が正常に行なわれているか否かを判別する請求の範囲 第 1 0項記載の放電加工装置。
1 2 . 加工用電極と被加工用電極との間に形成される加工間隙に加 ェ液を介して加工用パルス電圧を所要の主たる極性で繰り返し印加し て前記被加工物を放電加工する放電加工装置において、
加工用電気エネルギーを供給するための電源と、
ゲー 卜信号を出力する手段と、
該電源に接続されており加工のためのパルス電圧を出力するための スィ ッチング装置と、
該パルス電圧を前記加工間隙に正負いずれかの極性で加工用パルス 電圧として印加するための極性切換回路手段と、
加工用パルス電圧を前記主たる極性とは逆の極性の従たる極性で前 記加工間隙に印加する期間を前記パルス電圧のパルス数に関連して示 す設定値データを供給する供給手段と、
前記加工間隙の電気的状態が所定の状態にあるか否かを判別する間 隙検出手段と、
該間隙検出手段に応答し、 前記加工間隙の電気的状態が所定の状態 にある場合には前記加工用パルス電圧が主たる極性で前記加工間隙に 印加され、 前記加工間隙の加工状態が所定の状態から外れた場合には 前記設定値データにより示される期間だけ前記加工用パルス電圧が従 たる極性で前記加工間隙に印加されるように前記極性切換回路手段を 制御する極性反転制御手段と
を備えたことを特徴とする放電加工装置。
1 3 . 前記スイ ッチング装置が、 半導体スイ ッチング素子と該半導 体スィッチング素子と直列に接続された抵抗素子とから成る直列回路 を少なく とも 1つ備えて成る請求の範囲第 1 2項記載の放電加工装置。
1 4 . 前記スイ ッチング装置が、 前記直列回路を複数含み、 これら の直列回路が並列接続されており、 前記各直列回路に設けられた前記 半導体スィ ッチング素子を選択的にオン、 オフするための最大値制御 手段を有している請求の範囲第 1 3項記載の放電加工装置。
1 5 . 前記直列回路に含まれる抵抗素子の値が、 適宜に重み付けさ れている請求の範囲第 1 4項記載の放電加工装置。
1 6 . 前記最大値制御手段によって選択された半導体スイ ッチング 素子が所要のパターンでオン Zオフされ、 これにより、 前記加工間隙 に流れる最大加工電流が所要の値に制限される請求の範囲第 1 5項記 載の放電加工装置。
1 7 . 前記最大値制御手段が、 外部から与えられる最大値データに ' 応答し、 該最大値データに応じてオン/オフ制御すべき半導体スイツ チング素子にオンノオフ制御のための制御信号を選択供給する回路手 段である請求の範囲第 1 6項記載の放電加工装置。
1 8 . 前記最大値データが、 正極性用の正極性最大値データと負極 性用の負極性最大値データとを含み、 前記極性制御手段に応答し、 そ の時の極性に従つて正極性最大値データ又は負極性最大値データの何 れか一方を最大値データとして選択するデータ選択手段を備えた請求 の範囲第 1 7項記載の放電加工装置。
1 9 . 前記極性反転制御手段が、 前記ゲート信号に応答し前記ゲー ト信号のパルス数を計数する計数手段と、 前記設定値データと該計数 手段の計数結果とを比較する比較手段と、 該比較手段からの出力に応 答し前記極性切換回路手段を制御するための信号を出力する手段とを 備えている請求の範囲第 1 2項記載の放電加工装置。
2 0 . 前記間隙検出手段が、 前記加工間隙のイ ンピーダンスが所定 値以下になつているか否かを検出するィンピーダンス検出手段である 請求の範囲第 1 2項記載の放電加工装置。
2 1 . 加工用電極と被加工物との間に形成される加工間隙に加工液 を介して加工用パルス電圧を繰り返し印加して前記被加工物を放電加 ェする方法において、 前記加工間隙に印加されるパルス電圧のパルス数を計数する計数ス テツプと、
該計数ステツプに応答し所定の第 1のパルス数に相応する期間だけ 前記加工用パルス電圧を一方の極性で前記加工間隙に印加する第 1 ス テツプと、
該計数ステツプに応答し前記第 1 ステツプの実行終了後所定の第 2 のパルス数に相応する期間だけ前記加工用パルス電圧を他方の極性で 前記加工間隙に印加する第 2ステップとを有し、
前記第 1及び第 2ステツプを繰り返し実行することを特徴とする放電 加工方法。
2 2 . 前記第 1 ステップにおける放電加工パラメータと、 前記第 2 ステツプにおける放電加工パラメ一タとが、 別々に設定されている請 求の範囲第 2 1項に記載の放電加工方法。
2 3 . 加工用電極と被加工物との間に形成される加工間隙に加工液 を介して加工用パルス電圧を一方の極性で繰り返し印加し前記被加工 物を放電加工する方法において、
前記加工間隙のィンピーダンスを検出する検出ステップと、 該検出ステツプにおいて前記加工間隙のィンピ一ダンスが所定値以 下になつたことが検出された場合前記加工用パルス電圧を予め定めら れたパルス数だけ他方の極性で前記加工間隙に印加するステツプと を有することを特徵とする放電加工方法。
2 4 . 前記一方の極性における放電加工のパラメータと、 前記他方 の極性における放電加工のパラメータと力、 別々に設定されている請 求の範囲第 2 3項に記載の放電加工方法。
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