TWI794622B - 半導體裝置及記憶體系統 - Google Patents

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Abstract

一個實施形態提供可以使差動放大電路之動作高速化的半導體裝置及記憶體系統。 依據一個實施形態，係提供具有第1差動放大電路的半導體裝置。第1差動放大電路，係具有第1電晶體與第2電晶體與第3電晶體與第4電晶體與第5電晶體與第6電晶體。第2電晶體之閘極及汲極側被連接於第1電晶體。第3電晶體係透過第1電晶體或不透過第1電晶體被二極體連接。第4電晶體係透過第2電晶體或不透過第2電晶體被二極體連接。第5電晶體係和第3電晶體構成第1電流鏡電路。第6電晶體係與第3電晶體被並聯連接於第1電晶體之汲極側。第6電晶體係和第5電晶體構成第2電流鏡電路。

Description

半導體裝置及記憶體系統
本實施形態關於半導體裝置及記憶體系統。 [關連申請] 本申請享受日本專利申請2019-27851號(申請日：2019年2月19日)之基礎申請的優先權。本申請藉由參照請該基礎申請而包含基礎申請之全部之內容。
在包含藉由構成差動對的一對電晶體分別接受輸入信號及參照信號的差動放大電路之半導體裝置中，使用電源電壓對輸入信號與參照信號之差值進行放大而生成輸出信號。此時，期待使差動放大電路之動作高速化。
一個實施形態提供可以使差動放大電路之動作高速化的半導體裝置及記憶體系統。 依據一個實施形態，提供具有第1差動放大電路的半導體裝置。第1差動放大電路，係具有第1電晶體與第2電晶體與第3電晶體與第4電晶體與第5電晶體與第6電晶體。第2電晶體之閘極及汲極側連接於第1電晶體。第3電晶體，係透過第1電晶體或不透過第1電晶體被二極體連接。第4電晶體，係透過第2電晶體或不透過第2電晶體被二極體連接。第5電晶體係和第3電晶體構成第1電流鏡電路。第6電晶體，相對於第1電晶體之汲極側係與第3電晶體被並聯連接。第6電晶體係和第5電晶體構成第2電流鏡電路。
以下參照圖面詳細說明實施形態的半導體裝置。又，該實施形態並非用來限定本發明者。 (第1實施形態) 第1實施形態的半導體裝置，係包含差動放大電路。差動放大電路，係藉由構成差動對的一對電晶體分別接受輸入信號及參照信號。差動放大電路，係使用電源電壓對輸入信號與參照信號之差值進行放大而生成輸出信號。包含差動放大電路之半導體裝置，有作為半導體記憶體之高速介面中的接收器被使用。此時，期待差動放大電路之動作之高速化。 例如差動放大電路中，在閘極及汲極被交叉耦合連接的2個電晶體分別連接有並聯式二極體連接之電晶體(二極體負載)的電路(交叉耦合電路)，藉由該電路(交叉耦合電路)可以抑制輸出側之2個節點之振幅。藉由該構成，即使高速動作時在輸出側之2個節點中可於週期內完成充放電，可以抑制ISI(Inter Symbol Interference)，可以縮小波形中的Valid Window之劣化。 又，差動放大電路中，在二極體連接之電晶體與以閘極接受輸入信號的電晶體被縱向積層的構成中，於各個構成中在輸入信號側與參照信號側分別設置連接有並聯式二極體連接之電晶體(二極體負載)的輔助電路。藉由彼等之輔助電路，與輸入信號對應而可以變化電流鏡之鏡比，可以使差動放大電路高速動作。亦即，藉由輔助電路之效益可以增大差動放大電路全體之增益，有助於差動放大電路之高速化。 交叉耦合電路與輔助電路都有助於抑制差動放大電路之內部節點之振幅於短時間結束內部節點之充放電。藉此，可以考慮藉由使用交叉耦合電路與輔助電路之雙方，來構成高速響應的差動放大電路。 但是，彼等之電路為連接有並聯式二極體連接之電晶體(二極體負載)者，因此內部節點之振幅會有過小問題。例如輸入信號成為H(高)位準時，對內部節點充電之力變強，因此內部節點之信號振幅(H位準與L(低)位準之差值)會有過小問題。亦即，內部節點之信號振幅過小時差動放大電路之增益降低，鏡目的地之電晶體之偏差亦被強化而有可能無法獲得高速動作必要的精度。因此，期待著為了實現差動放大電路之高速動作而將內部節點之信號振幅控制於適當之大小。 於此，於第1實施形態，在半導體裝置之差動放大電路中，藉由組合交叉耦合電路與輔助電路之同時將二極體連接之電晶體(二極體負載)除去，可以達成內部節點之信號振幅之適當化及基於該適當化的差動放大電路之高速化。 具體而言，半導體裝置1為如圖1所示構成。圖1係表示半導體裝置1之構成之圖。 半導體裝置1具有差動放大電路10。半導體裝置1將差動放大電路10作為單一輸入･單一輸出之差動放大電路使用亦可。於差動放大電路10被輸入作為單一輸入的輸入信號VIN。差動放大電路10係以構成差動對的一對電晶體Trin1、Trin2分別接受輸入信號VIN及參照信號VREF。差動放大電路10使用電源電壓VCCQ對輸入信號VIN與參照信號VREF之差值進行放大而生成輸出信號OUT、OUTB。輸出信號OUT與輸出信號OUTB具有邏輯相互反轉之位準。差動放大電路10以輸出信號OUT作為單一輸出進行輸出。 差動放大電路10具有差動電路11、負載電路12、轉送電路13、轉送電路14、輔助電路AS1、及輔助電路AS2。差動電路11配置於接地電位與負載電路12之間。負載電路12配置於差動電路11與電源電位VCCQ之間。負載電路12由2個電晶體之閘極與汲極被交叉耦合連接的電路(交叉耦合電路)構成。輔助電路AS1配置於負載電路12與轉送電路13之間。輔助電路AS2配置於負載電路12與轉送電路14之間。 轉送電路13具有電晶體Tr5。電晶體Tr5可以由PMOS電晶體構成。電晶體Tr5之閘極透過偏壓線INB連接於輔助電路AS1。電晶體Tr5之汲極連接於節點N20，源極連接於電源電位VCCQ。 轉送電路14具有電晶體Tr13。電晶體Tr13可以由PMOS電晶體構成。電晶體Tr13之閘極透過偏壓線REFB連接於輔助電路AS2。電晶體Tr13之汲極連接於節點N20b，源極連接於電源電位VCCQ。 差動電路11具有電晶體Trin1、電晶體Trin2、及電流源CS1。電晶體Trin1與電晶體Trin2構成差動對。電晶體Trin1與電晶體Trin2分別可以由NMOS電晶體構成。電晶體Trin1為，以閘極接受輸入信號VIN，汲極電連接於節點N1，源極電連接於電流源CS1之一端。電晶體Trin2為，以閘極接受參照信號VREF，汲極電連接於節點N2，源極電連接於電流源CS1之一端。電流源CS1之另一端係電連接於接地電位。 負載電路12具有電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr4。電晶體Tr1與電晶體Tr2之閘極與汲極相互交叉耦合連接。電晶體Tr3，係與電晶體Tr1串聯連接，並透過電晶體Tr1被二極體連接。電晶體Tr4，係與電晶體Tr2串聯連接，並透過電晶體Tr2被二極體連接。電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr4分別可以由PMOS電晶體構成。 電晶體Tr1，其之閘極連接於電晶體Tr4之閘極及電晶體Tr2之汲極連接，源極連接於電晶體Tr3之汲極，汲極連接於節點N1。 電晶體Tr2，其之閘極與電晶體Tr3之閘極及電晶體Tr1之汲極連接，源極與電晶體Tr4之汲極連接，汲極與節點N2連接連接。 電晶體Tr3，其之閘極與電晶體Tr2之閘極及電晶體Tr1之汲極連接，源極連接於電源電位VCCQ，汲極與電晶體Tr1之源極連接。電晶體Tr3，其之閘極透過電晶體Tr1與電晶體Tr3之汲極連接，並且透過節點N1與偏壓線INB連接，係和電晶體Tr5形成電流鏡電路。 電晶體Tr4，其之閘極與電晶體Tr1之閘極及電晶體Tr2之汲極連接，源極連接於電源電位VCCQ，汲極與電晶體Tr2之源極連接。電晶體Tr4，其之閘極透過電晶體Tr2與電晶體Tr4之汲極連接，並且透過節點N2與偏壓線REFB連接，係和電晶體Tr13形成電流鏡電路。 輔助電路AS1具有電晶體Tr6及電晶體Tr7。電晶體Tr6及電晶體Tr7串聯於節點N1與電源電位VCCQ之間而且與電晶體Tr1、Tr3並聯連接。電晶體Tr6為二極體連接，係和電晶體Tr5形成電流鏡電路。電晶體Tr6，其之閘極與偏壓線INB連接，汲極連接於節點N1及電晶體Tr6之閘極，源極與電晶體Tr7之汲極連接。電晶體Tr7，係以閘極接受輸入信號VIN，汲極連接於電晶體Tr6之源極，源極連接於電源電位VCCQ。 亦即，電晶體Tr3，除了本身為二極體連接以外，亦透過電晶體Tr6被二極體連接。藉此，電晶體Tr5之汲極電流相對於電晶體Tr3之汲極電流(從負載電路12側流入節點N1的電流)之鏡比，可以對應於電晶體Tr7之閘極接受到的輸入信號VIN之位準而變化。 輔助電路AS2具有電晶體Tr8及電晶體Tr9。電晶體Tr8及電晶體Tr9，係串聯於節點N2與電源電位VCCQ之間而且與電晶體Tr2、Tr4並聯連接。電晶體Tr8為二極體連接，且和電晶體Tr13形成電流鏡電路。電晶體Tr8，其之閘極與偏壓線REFB連接，汲極連接於節點N2與電晶體Tr8之閘極，源極連接於電晶體Tr9之汲極。電晶體Tr9，係以閘極接受參照信號VREF，汲極連接於電晶體Tr8之源極，源極連接於電源電位VCCQ。 亦即，電晶體Tr4，除了本身為二極體連接以外，亦透過電晶體Tr8被二極體連接。藉此，電晶體Tr13之汲極電流相對於電晶體Tr4之汲極電流(從負載電路12側流入節點N2的電流)之鏡比，可以對應於電晶體Tr9以閘極接受到的參照信號VREF之位準而變化。 於此，假設考慮，圖1所示構成中，在節點N1與電源電位VCCQ之間，相對於電晶體Tr1、T3之直接連接與電晶體Tr6、T7之直接連接以並聯方式連接有二極體連接之電晶體(二極體負載)之構成。於該構成中，相對於圖2所示輸入信號VIN，內部節點N1之電位亦即偏壓線INB之信號位準VINB，可以如圖2之波浪線所示變化。亦即，基於二極體連接之電晶體(二極體負載)之作用，對節點N1充電之力變強，因此節點N1之信號振幅(H位準與L位準之差值)會有過小之傾向。藉此，偏壓線INB之信號振幅(內部節點N1之信號振幅)ΔVINB1相比於輸入信號振幅ΔVIN有可能變為較小，與其對應地，輸出信號振幅ΔOUT1有可能變為較小。藉此，差動放大電路10之增益有可能降低。 相對於此，第1實施形態中，圖1所示構成中，對節點N1與電源電位VCCQ之間，相對於電晶體Tr1、T3之直接連接與電晶體Tr6、T7之直接連接並未以並聯方式連接有二極體連接之電晶體(二極體負載)。藉此，可以避開節點N1被過度充電，而且可以維持基於交叉耦合電路(負載電路12)與輔助電路AS1、AS2的高速化之效果。藉此，如圖2所示，偏壓線INB之信號振幅(內部節點N1之信號振幅)ΔVINB2相比於信號振幅VINB1可以增大，與其對應地，輸出信號振幅ΔOUT2相比於輸出信號振幅ΔOUT1可以增大。藉此，差動放大電路10之增益可以增加。又，圖2係表示半導體裝置1之動作之波形圖。 如以上，第1實施形態中，將半導體裝置1中的差動放大電路10構成為，藉由組合交叉耦合電路與輔助電路之同時將二極體連接之電晶體(二極體負載)除去。藉此，可以使內部節點N1之信號振幅適當化，可以增加差動放大電路10之增益，可以使差動放大電路10之動作高速化。 又，半導體裝置1s中，作為負載電路12(圖1)之取代，而具有圖3所示負載電路12s亦可。圖3係表示第1實施形態之變形例的半導體裝置1s之構成之電路圖。負載電路12s具有電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr4。電晶體Tr4及電晶體Tr3為閘極與汲極側相互交叉耦合連接。電晶體Tr3係與電晶體Tr1串聯連接，電晶體Tr4之閘極透過電晶體Tr1與電晶體Tr3之汲極連接。電晶體Tr4係與電晶體Tr2串聯連接，電晶體Tr3之閘極透過電晶體Tr2連接於電晶體Tr4之汲極。電晶體Tr1不透過電晶體Tr3而被二極體連接。電晶體Tr2不透過電晶體Tr4而被二極體連接。電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr4分別可以由PMOS電晶體構成。藉由這樣的構成亦可以實現和第1實施形態同樣之效果。 (第2實施形態) 接著，說明第2實施形態的半導體裝置。以下，以和第1實施形態不同的部分為中心進行說明。 第1實施形態的半導體裝置1中，係藉由增大確保內部節點N1之信號振幅來改善差動放大電路10之增益，但是因此信號波形之資料部分之時間寬度變窄，時序餘裕度受到限制。因此，為了實現差動放大電路之更進一步高速動作，期待著以可以擴大時序餘裕度的方式，使內部節點之信號振幅更適當化。 於此，第2實施形態中，在半導體裝置之差動放大電路中，藉由追加對輔助電路內之中間節點之電位進行調整的電位調整電路，來實現基於輔助電路的內部節點之信號振幅之調整之更進一步適當化及基於該適當化的差動放大電路之更進一步高速化。 具體而言，半導體裝置1i可以是圖4所示構成。圖4係表示第2實施形態的半導體裝置1i之構成之電路圖。 於半導體裝置1i，作為差動放大電路10(圖1)之取代，具有差動放大電路10i。差動放大電路10i進一步具有電位調整電路VA1及電位調整電路VA2。 電位調整電路VA1構成為，連接於節點N3，可以調整節點N3之電位。於電位調整電路VA1，控制節點連接於偏壓線INB，輸入節點連接於電源電位VCCQ，輸出節點連接於節點N3。藉此，電位調整電路VA1可以對應於偏壓線INB之信號位準而調整節點N3之電位。節點N3，係輔助電路AS1中的中間節點，連接於電晶體Tr7之汲極及電晶體Tr6之源極。 電位調整電路VA1具有電晶體Tr10。電晶體Tr10相對於電晶體Tr6之源極係與電晶體Tr7並聯連接。電晶體Tr10透過電晶體Tr6被二極體連接。電晶體Tr10之閘極連接於偏壓線INB，源極連接於電源電位VCCQ，汲極連接於節點N3。 亦即，電晶體Tr10係透過偏壓線INB及電晶體Tr6被二極體連接。藉此，偏壓線INB之信號振幅之抑制係透過輔助電路AS1之中間節點N3之電位調整間接進行。因此，和將二極體連接之電晶體(二極體負載)直接與偏壓線INB連接之情況(圖2之波浪線所示之情況)比較，偏壓線INB之信號振幅可以較緩和被抑制。 電位調整電路VA2構成為，連接於節點N4，可以對節點N4之電位進行調整。於電位調整電路VA2，控制節點連接於偏壓線REFB，輸入節點連接於電源電位VCCQ，輸出節點連接於節點N4。藉此，電位調整電路VA2可以對應於偏壓線REFB之信號位準，對節點N4之電位進行調整。節點N4為輔助電路AS2中的中間節點，連接於電晶體Tr9之汲極及電晶體Tr8之源極。 電位調整電路VA2具有電晶體Tr11。電晶體Tr11相對於電晶體Tr8之源極係與電晶體Tr9並聯連接。電晶體Tr11係透過電晶體Tr8被二極體連接。電晶體Tr11之閘極連接於偏壓線REFB，源極連接於電源電位VCCQ，汲極連接於節點N4。 亦即，電晶體Tr11係透過偏壓線REFB及透過電晶體Tr8被二極體連接。藉此，偏壓線REFB之信號振幅之抑制係透過輔助電路AS2之中間節點N4之電位調整間接進行。因此，和將二極體連接之電晶體(二極體負載)直接連接於偏壓線REFB之情況比較，偏壓線REFB之信號振幅之抑制可以較緩和。 於此，假設考慮於圖4所示構成中，在節點N3未連接電位調整電路VA1之構成。該構成中，如圖5所示，在輸入信號VIN依據L→H→L變化之情況下，內部節點N1之電位亦即偏壓線INB之信號位準VINB，可以如圖5之波浪線所示變化。信號位準VINB之信號振幅ΔVINB2被確保較大，伴隨此，節點N3之充電時間CT2容易變長，信號位準VINB按H→L→H變化時的L位準之時序餘裕度ΔTM2有變為比較窄之傾向。依此，輸入信號VIN之高速化(高頻化)有可能受到限制。 相對於此，第2實施形態中，在圖4所示構成中，係在節點N3連接有電位調整電路VA1。藉此，透過節點N3之電位調整可以緩慢地抑制偏壓線INB之信號振幅。藉此，如圖5所示，信號位準VINB之信號振幅ΔVINB3相比於信號振幅ΔVINB2可以緩慢地抑制，節點N3之充電時間CT3相比於充電時間CT2可以縮短，信號位準VINB按H→L→H變化時的L位準之時序餘裕度ΔTM3相比於時序餘裕度ΔTM2可以確保較寬。藉此，輸入信號VIN容易實現高速化(高頻化)。 如以上，第2實施形態中，於半導體裝置1i之差動放大電路10i中，追加對輔助電路AS1內之中間節點N3之電位進行調整的電位調整電路。藉此，透過中間節點N3之電位調整可以緩慢地抑制內部節點N1之信號振幅，可以使內部節點N1之信號振幅更適當化。該結果，可以確保差動放大電路10i之動作之時序餘裕度，因此差動放大電路10i之動作可以進一步高速化。 (第3實施形態) 接著，說明第3實施形態的半導體裝置。以下，以和第1實施形態及第2實施形態不同的部分為中心進行說明。 差動放大電路中，基於複數個元件之間之製造過程偏差等，信號之工作比會有脫離適當之範圍。藉此，DCD (Duty Cycle Distortion)增大，變為不滿足信號之設定時間及/或保持時間所要求的規格等，有可能導致信號無法在輸出端之內部電路中適當地使用。 於此，第3實施形態中，藉由極性互為反轉的2個差動放大電路構成半導體裝置，可以實現信號之工作比之改善。 具體而言，半導體裝置201可以如圖6所示構成。圖6係表示半導體裝置201之構成之電路圖。 半導體裝置201係藉由使用極性互為反轉的2個差動放大電路，來實現單一輸入･單一輸出之電路。半導體裝置201接受單一輸入的輸入信號VIN，將輸入信號VIN轉換為2個差值信號並放大，由放大後之2個差值信號所合成的信號生成輸出信號OUT作為單一輸出進行輸出。 半導體裝置201具有差動放大電路210、差動放大電路220、位準移位器(level shifter)250、及輸出電路230。差動放大電路210及差動放大電路220係在位準移位器250之輸入側相互並聯被配置。位準移位器250配設於差動放大電路210及差動放大電路220與輸出電路230之間。 差動放大電路210以構成差動對的一對電晶體Trin1、Trin2分別接受輸入信號IN及參照信號VREF，使用電源電壓VCCQ對輸入信號IN與參照信號VREF之差值進行放大而生成差值信號VO10。 差動放大電路220係以構成差動對的一對電晶體Trin3、Trin4分別接受輸入信號IN與參照信號VREF，使用電源電壓VCCQ對輸入信號IN與參照信號VREF之差值進行放大而生成差值信號VO20。 位準移位器250係由差動放大電路210接受差值信號VO10，由差動放大電路220接受差值信號VO20。位準移位器250係使用電源電壓VCCQ及電源電壓VDDC使差值信號VO10與差值信號VO20合成的信號之位準移位並轉送至輸出電路230。電源電壓VDDC之位準，係與電源電壓VCCQ之位準不同，例如設定成為較電源電壓VCCQ之位準低。電源電壓VDDC例如為半導體裝置201之後段之動作所使用的電源電壓。輸出電路230係使用電源電壓VDDC生成與轉送的信號對應的輸出信號OUT並輸出。 差動放大電路210係由差動放大電路10(參照圖1)省略轉送電路14而構成。 差動放大電路220相對於差動放大電路210為對稱式(亦即，包含的元件之極性被反轉)構成。 亦即，差動放大電路220具有差動電路21、負載電路22、轉送電路23、輔助電路AS21、及輔助電路AS22。差動電路21配設於電源電位VCCQ與負載電路22之間。負載電路22配設於差動電路21與接地電位之間。負載電路22係由2個電晶體之閘極與汲極被交叉耦合連接的電路(交叉耦合電路)構成。輔助電路AS21係配設於負載電路22與轉送電路23之間。輔助電路AS22相對於負載電路22係配設於輔助電路AS21之相反側。 轉送電路23具有電晶體Tr25。電晶體Tr25可以由NMOS電晶體構成。電晶體Tr25之閘極透過偏壓線NP連接於輔助電路AS21。電晶體Tr25，其汲極連接於節點N232，源極連接於接地電位。 差動電路21具有電晶體Trin3、電晶體Trin4、及電流源CS2。電晶體Trin3與電晶體Trin4構成差動對。電晶體Trin3與電晶體Trin4分別可以由PMOS電晶體構成。電晶體Trin3係以閘極接受輸入信號VIN，汲極電連接於節點N21，源極電連接於電流源CS2之一端。電晶體Trin4，係以閘極接受參照信號VREF，汲極電連接於節點N22，源極電連接於電流源CS2之一端。電流源CS2之另一端電連接於電源電位VCCQ。 負載電路22具有電晶體Tr21、電晶體Tr22、電晶體Tr23、電晶體Tr24。電晶體Tr21及電晶體Tr22之閘極與汲極被相互交叉耦合連接。電晶體Tr23係串聯連接於電晶體Tr21，並透過電晶體Tr21被二極體連接。電晶體Tr24係串聯連接於電晶體Tr22，並透過電晶體Tr22被二極體連接。電晶體Tr21、電晶體Tr22、電晶體Tr23、電晶體Tr24分別可以由NMOS電晶體構成。 電晶體Tr21之閘極連接於電晶體Tr24之閘極及電晶體Tr22之汲極，源極連接於電晶體Tr23之汲極，汲極連接於節點N21。 電晶體Tr22之閘極連接於電晶體Tr23之閘極及電晶體Tr21之汲極，源極連接於電晶體Tr24之汲極，汲極連接於節點N22。 電晶體Tr23之閘極連接於電晶體Tr22之閘極及電晶體Tr21之汲極，源極連接於接地電位，汲極連接於電晶體Tr21之源極。電晶體Tr23之閘極透過電晶體Tr21連接於電晶體Tr23之汲極，而且透過節點N21連接於偏壓線NP，與電晶體Tr25形成電流鏡電路。 電晶體Tr24之閘極連接於電晶體Tr21之閘極及電晶體Tr22之汲極，源極連接於接地電位，汲極連接於電晶體Tr22之源極。電晶體Tr24之閘極透過電晶體Tr22連接於電晶體Tr24之汲極而且連接於節點N22。 輔助電路AS21具有電晶體Tr26及電晶體Tr27。電晶體Tr26及電晶體Tr27係串聯連接於節點N21與接地電位之間而且與電晶體Tr21、Tr23並聯連接。電晶體Tr26，係被二極體，和電晶體Tr25形成電流鏡電路。電晶體Tr26之閘極連接於偏壓線NP，汲極連接於節點N21與電晶體Tr26之閘極，源極連接於電晶體Tr27之汲極。電晶體Tr27係以閘極接受輸入信號VIN，汲極連接於電晶體Tr26之源極，源極連接於接地電位。 亦即，電晶體Tr23，除了本身為二極體連接以外，亦透過電晶體Tr26被二極體連接。藉此，電晶體Tr25之汲極電流相對於電晶體Tr23之汲極電流(從負載電路22側流入節點N21的電流)的鏡比，可以對應於電晶體Tr27以閘極接受到的輸入信號VIN之位準而變化。 輔助電路AS22具有電晶體Tr28及電晶體Tr29。電晶體Tr28及電晶體Tr29，係串聯連接於節點N22與接地電位之間而且與電晶體Tr22、Tr24並聯連接。電晶體Tr28係被二極體連接，和電晶體Tr23形成電流鏡電路。電晶體Tr28之閘極連接於偏壓線REFB，汲極連接於節點N22與電晶體Tr28之閘極，源極連接於電晶體Tr29之汲極。電晶體Tr29，係以閘極接受參照信號VREF，汲極連接於電晶體Tr28之源極，源極連接於接地電位。 又，位準移位器250具有複數個反相器IV5、IV6、IV7、IV8。反相器IV5之輸入節點連接於節點N231，輸出節點連接於反相器IV6。反相器IV6之輸入節點連接於反相器IV5，輸出節點連接於輸出電路230。反相器IV7之輸入節點連接於節點N232，輸出節點連接於反相器IV8。反相器IV8之輸入節點連接於反相器IV7，輸出節點連接於輸出電路230。反相器IV5係使用電源電壓VCCQ動作，反相器IV6~IV8係使用電源電壓VDDC動作。藉由該構成，使差值信號VO10與差值信號VO20之位準分別移位並轉送至輸出電路30。 又，輸出電路230具有複數個反相器IV1、IV2。反相器IV1之輸入節點連接於位準移位器250，輸出節點連接於反相器IV2。反相器IV2之輸入節點連接於反相器IV1，輸出節點連接於半導體裝置201之輸出節點Nout。藉由該構成，輸出電路230可以對應於差值信號VO10與差值信號VO20而生成輸出信號OUT並輸出。 如以上，第3實施形態中，藉由極性互為反轉的2個差動放大電路210、220來構成半導體裝置201。藉此，可以抑制製造偏差等之影響，可以使輸出信號之工作比收斂於適當之範圍(例如工作比50%附近之範圍)，可以改善輸出信號之工作比改善。 (第4實施形態) 接著，說明第4實施形態的半導體裝置。以下，以和第1實施形態~第3實施形態不同的部分為中心進行說明。 圖6所示參照信號側之輔助電路AS2、AS22中，相對於電晶體Tr8、Tr28，電晶體Tr9、Tr29係作為與參照信號VREF對應的負載而進行輔助性動作。輔助電路AS2、AS22即使省略電晶體Tr9、Tr29亦能夠動作。 基於這樣的考量，第4實施形態的半導體裝置201i可以是如圖7所示構成。圖7係表示第4實施形態的半導體裝置201i之構成之電路圖。於半導體裝置201i，作為差動放大電路210及差動放大電路220(參照圖6)之取代，係具有差動放大電路210i及差動放大電路220i。 於差動放大電路210i中作為參照信號側之輔助電路而具有輔助電路AS2i。輔助電路AS2i係從輔助電路AS2(參照圖6)，省略電晶體Tr9而構成。藉此，構成輔助電路AS2i的電晶體之合計之尺寸(=W×L，W：閘極寬度，L：閘極長度)可以縮小，因此可以緩和輔助電路AS2i引起的內部節點N2之電位振幅之抑制效果。又，輔助電路AS2i之構成可以簡化，因此可以縮小電路面積(例如可以將電路面積設為輔助電路AS2之1/20)。 於差動放大電路220i中作為參照信號側之輔助電路而具有輔助電路AS22i。輔助電路AS22i係從輔助電路AS22(參照圖6)省略電晶體Tr29而構成。藉此，可以縮小輔助電路AS22i的電晶體之合計之尺寸，因此可以緩和輔助電路AS22i引起的內部節點N2之電位振幅之抑制效果。又，輔助電路AS22i之構成可以簡化，因此可以縮小電路面積(例如可以將電路面積設為輔助電路AS22之1/20)。 如以上，第4實施形態中，可以簡化半導體裝置201i之差動放大電路210i、220i中的參照信號側之輔助電路AS12i、AS22i之構成，可以縮小電路面積，因此半導體裝置201i容易達成低成本化。 (第5實施形態) 接著，說明第5實施形態的半導體裝置。以下，以和第1實施形態~第4實施形態不同的部分為中心進行說明。 於圖7所示差動電路11、21中，對應於輸入信號VIN之極性而應流通於電流源CS1、CS2的電流量會有變化。例如輸入信號VIN為H位準時，電晶體Trin1導通(ON)，電晶體Trin3斷電(OFF)，因此相比於電流源CS1，電流源CS2流通之電流較少。輸入信號VIN為L位準時，電晶體Trin3導通，電晶體Trin1斷電，因此相比於電流源CS2，電流源CS1流通之電流較少。亦即，對應於輸入信號VIN之極性，可以限制在各電流源CS1、CS2中應流通的電流量。 基於這樣的考量，第5實施形態的半導體裝置201j可以是如圖8所示構成。圖8係表示第5實施形態的半導體裝置201j之構成之電路圖。於半導體裝置201j中，作為差動放大電路210i及差動放大電路220i(圖7)之取代係具有差動放大電路210j及差動放大電路220j，還具有控制電路240j。 差動放大電路210j具有差動電路11j。差動電路11j具有可變電流電路CC1。可變電流電路CC1之輸入節點連接於電晶體Trin1之源極與電晶體Trin2之源極，輸出節點連接於接地電位，控制節點連接於控制電路240j。可變電流電路CC1，係對應於從控制電路240j接受到的控制信號之位準，而切換為從輸入節點至輸出節點流入第1電流量的狀態與流入較第1電流量多的第2電流量的狀態。控制信號之位準係對應於輸入信號VIN之極性而變化。 可變電流電路CC1具有電流源CS11、電流源CS12、及電晶體Tr31。電流源CS11與電流源CS12及電晶體Tr31之串聯連接，係相互並聯連接在接地電位與電晶體Trin1、Trin2之間。電流源CS11及電流源CS12，等效上可以由電流源CS1(圖7)分割而構成。電流源CS11及電流源CS12可以是滿足以下之公式1的方式而構成。 I11+I12≒I1･･･公式1 於公式1中，I11、I12、I1分別表示電流源CS11流通之電流量、電流源CS12流通之電流量、及電流源CS1(參照圖7)流通之電流量。 電流源CS11為，一端連接於電晶體Trin1之源極與電晶體Trin2之源極，另一端連接於接地電位。電晶體Tr31可以由NMOS電晶體構成。電晶體Tr31之閘極連接於控制電路240j，源極連接於電流源CS12之一端，汲極連接於電晶體Trin1之源極與電晶體Trin2之源極。電流源CS12之另一端係連接於接地電位。 藉由該構成，可變電流電路CC1可以對應於控制信號之位準而在從輸入節點至輸出節點流入電流量I11的狀態與流入電流量I11+I12(＞I11)的狀態之間進行切換。 差動放大電路220j具有差動電路21j。差動電路21j具有可變電流電路CC2。可變電流電路CC2之輸入節點連接於電晶體Trin3之源極與電晶體Trin4之源極，輸出節點連接於接地電位，控制節點連接於控制電路240j。可變電流電路CC2，可以對應於從控制電路240j接受到的控制信號之位準而在從輸入節點至輸出節點流入第3電流量的狀態與流入較第3電流量多的第4電流量的狀態之間進行切換。控制信號之位準係對應於輸入信號VIN之極性而變化。 可變電流電路CC2具有電流源CS21、電流源CS22、及電晶體Tr32。電流源CS21與電流源CS22及電晶體Tr32之串聯連接，係在接地電位與電晶體Trin3、Trin4之間被相互並聯連接。電流源CS21及電流源CS22，在等效上可以由電流源CS2(參照圖7)分割而構成。電流源CS21及電流源CS22可以以滿足以下之公式2的方式而構成。 I21+I22≒I2･･･公式2 於公式1中，I21、I22、I2分別表示電流源CS21流通之電流量、電流源CS22流通之電流量、及電流源CS2(參照圖7)流通之電流量。 電流源CS21之一端連接於電晶體Trin3之源極與電晶體Trin4之源極，另一端連接於接地電位。電晶體Tr32可以由NMOS電晶體構成。電晶體Tr32之閘極連接於控制電路240j，源極連接於電流源CS22之一端，汲極連接於電晶體Trin3之源極與電晶體Trin4之源極。電流源CS22之另一端係連接於接地電位。 藉由該構成，可變電流電路CC2，可以對應於控制信號之位準而在從輸入節點至輸出節點流入電流量I21的狀態與流入電流量I21+I22(＞I21)的狀態之間進行切換。 控制電路240j之輸入節點連接於節點N231及節點N232，輸出節點連接於可變電流電路CC1之控制節點與可變電流電路CC2之控制節點。控制電路240j，係由差動放大電路210j接受差值信號VO10，由差動放大電路220j接受差值信號VO20。控制電路240j，係對應於差值信號VO10與差值信號VO20合成的信號而生成控制信號並供給至可變電流電路CC1及可變電流電路CC2。信號之位準係與輸入信號VIN之位準對應而變化。控制信號之位準係與信號之位準對應而變化。因此，控制信號之位準係與輸入信號VIN之位準對應而變化。 亦即，控制電路240j係與輸入信號VIN之位準對應而分別控制可變電流電路CC1及可變電流電路CC2之電流量。當輸入信號VIN為第1位準時，控制電路240j設定成為可變電流電路CC1流通第1電流量之狀態，可變電流電路CC2流通第4電流量之狀態。當輸入信號VIN為第2位準時，控制電路240j設定成為可變電流電路CC1流通第2電流量之狀態，可變電流電路CC2流通第3電流量之狀態。 控制電路240j具有反相器IN10。反相器IN10之輸入節點連接於節點N231及節點N232，輸出節點連接於可變電流電路CC1之控制節點與可變電流電路CC2之控制節點。反相器IN10，係接受信號，將信號之位準邏輯反轉而生成控制信號分別供給至可變電流電路CC1及可變電流電路CC2。 例如輸入信號VIN變化為H位準時，信號變化為H位準，與其對應地，控制電路240j使控制信號變化為L位準。藉此，電晶體Tr31導通，可變電流電路CC1以電流量I11+I12流通電流，電晶體Tr32斷電時可變電流電路CC2以電流量I21流通電流。 或者，輸入信號VIN變化為L位準時，信號變化為L位準時，與其對應地，控制電路240j使控制信號變化為H位準。藉此，電晶體Tr32導通，可變電流電路CC2以電流量I21+I22流通電流，電晶體Tr31斷電，可變電流電路CC1以電流量I11流通電流。 如以上，第5實施形態中，於半導體裝置201j，於差動電路11j、21j內設置可變電流電路CC1、CC2，對應於輸入信號VIN之極性分別限制應流通的電流量。藉此，可以減低半導體裝置201j之消費電流。 (第6實施形態) 接著，說明第6實施形態的半導體裝置。以下，以和第1實施形態~第5實施形態不同的部分為中心進行說明。 圖7所示半導體裝置201i中，藉由增大確保內部節點N1、N21之信號振幅可以改善差動放大電路210i、220i之增益，但是，因此信號波形之資料部分之時間寬度變窄，時序餘裕度會受到限制。欲擴大時序餘裕度時，可以考慮透過輔助電路內之中間節點之電位調整以間接方式對內部節點N1、N21之電位進行調整為有效者。 基於這樣的考量，第6實施形態的半導體裝置201k，可以如圖9所示構成。圖9係表示第6實施形態的半導體裝置201k之構成之電路圖。於半導體裝置201k，作為差動放大電路210i及差動放大電路220i(圖7)之取代，而具有差動放大電路210k及差動放大電路220k。 差動放大電路210k還具有電位調整電路VA1。電位調整電路VA1構成為，連接於節點N3，可以調整節點N3之電位。電位調整電路VA1，其控制節點連接於偏壓線NN，輸入節點連接於電源電位VCCQ，輸出節點連接於節點N3。藉此，電位調整電路VA1可以對應於偏壓線NN之信號位準而調整節點N3之電位。節點N3為輔助電路AS1中的中間節點，連接於電晶體Tr7之汲極及電晶體Tr6之源極。 電位調整電路VA1具有電晶體Tr10。電晶體Tr10相對於電晶體Tr6之源極係與電晶體Tr7被並聯連接。電晶體Tr10係透過電晶體Tr6被二極體連接。電晶體Tr10之閘極連接於偏壓線NN，源極連接於電源電位VCCQ，汲極連接於節點N3。 亦即，電晶體Tr10係透過偏壓線NN及電晶體Tr6被二極體連接。藉此，偏壓線NN之信號振幅之抑制，係透過輔助電路AS1之中間節點N3之電位調整間接進行。因此，和將二極體連接之電晶體(二極體負載)直接連接於偏壓線NN之情況比較，可以緩慢地抑制偏壓線NN之信號振幅。 差動放大電路220k還具有電位調整電路VA21。電位調整電路VA21構成為連接於節點N23，可以對節點N23之電位進行調整。電位調整電路VA21之控制節點連接於偏壓線NP，輸入節點連接於接地電位，輸出節點連接於節點N23。藉此，電位調整電路VA21可以對應於偏壓線NP之信號位準而對節點N23之電位進行調整。節點N23為輔助電路AS21中的中間節點，係連接於電晶體Tr27之汲極及電晶體Tr26之源極。 電位調整電路VA21具有電晶體Tr30。電晶體Tr30與電晶體Tr27相對於電晶體Tr26之源極係被並聯連接。電晶體Tr30係透過電晶體Tr26被二極體連接。電晶體Tr30之閘極連接於偏壓線NP，源極連接於接地電位，汲極連接於節點N23。 亦即，電晶體Tr30係透過偏壓線NP及電晶體Tr26被二極體連接。藉此，偏壓線NP之信號振幅之抑制係透過輔助電路AS21之中間節點N23之電位調整間接進行。因此，和將二極體連接之電晶體(二極體負載)直接連接於偏壓線NP之情況比較，可以緩慢地抑制偏壓線NP之信號振幅。 如以上，第6實施形態中，於半導體裝置之各差動放大電路210k、220k中，追加對輔助電路AS1、AS21內之中間節點N3、N23之電位進行調整的電位調整電路VA1、VA21。藉此，可以透過中間節點N3、N23之電位調整間接進行內部節點N1、N21之電位調整，因此可以使內部節點N1、N21之信號振幅更適當化。該結果，可以確保差動放大電路210k、220k之動作之時序餘裕度，因此可以使差動放大電路210k、220k之動作高速化。 (第7實施形態) 接著，說明第7實施形態的半導體裝置。以下，以和第1實施形態~第6實施形態不同的部分為中心進行說明。 圖9所示半導體裝置201k中，從輔助電路AS1、AS21至轉送電路13、23之信號轉送，係透過對偏壓線NN、NP的電荷之充放電而進行。因此，若加速對偏壓線NN、NP的電荷之充放電速度，可以期待從輔助電路AS1、AS21至轉送電路13、23之信號轉送之高速化。 基於這樣的考量，第7實施形態的半導體裝置201n，可以如圖10所示構成。圖10係表示第7實施形態的半導體裝置201n之構成之電路圖。半導體裝置201n還具有踢蓋電路(Kick cap circuit)260n。踢蓋電路260n係進行對差動放大電路210k及差動放大電路220k的回授控制。 踢蓋電路260n係配設於從轉送電路13返回偏壓線NN的路徑上，配設於從轉送電路23返回偏壓線NP的路徑上。踢蓋電路260n具有反相器IV20、耦合電容元件C1、及耦合電容元件C2。 包含轉送電路13→反相器IV20→耦合電容元件C1→偏壓線NN→轉送電路13之迴路，係構成對差動放大電路210k進行回授控制之第1回授迴路。第1回授迴路係藉由耦合電容元件C1進行DC阻隔亦即直流阻隔(DC cut)的迴路。因此，第1回授控制可以在從轉送電路13轉送的差值信號VO10之位準遷移(變化)之情況下選擇性進行。藉此，可以抑制對偏壓線NN之電位振幅的影響，而且可以使偏壓線NN之電位位準從H位準→L位準或從L位準→H位準進行高速變化。 包含轉送電路23→反相器IV20→耦合電容元件C2→偏壓線NP→轉送電路23之迴路，係構成對差動放大電路220k進行回授控制之第2回授迴路。第2回授迴路係藉由耦合電容元件C2進行DC阻隔亦即直流阻隔的迴路。因此，第2回授控制可以在從轉送電路23轉送的差值信號VO20之位準變化之情況下選擇性進行。藉此，可以抑制對偏壓線NP之電位振幅的影響，而且可以使偏壓線NP之電位位準從H位準→L位準或從L位準→H位準進行高速變化。 如以上，第7實施形態中，於半導體裝置201n中，係追加對差動放大電路210k及差動放大電路220k進行回授控制的踢蓋電路260n。藉此，可以加速偏壓線NN、NP之電位位準之變化，可以使差動放大電路210k、220k之動作進一步高速化。 (第8實施形態) 接著，說明第8實施形態的半導體裝置。以下，以和第1實施形態~第7實施形態不同的部分為中心進行說明。 在半導體記憶體之高速介面中，於接收器中接收差動信號。於半導體裝置中接收差動信號之情況下，將半導體裝置中的差動放大電路設為全差動化為有效者。 基於這樣的考量，第8實施形態的半導體裝置300，可以是圖11所示構成。圖11係表示第8實施形態的半導體裝置300之構成之電路圖。 半導體裝置300，係藉由使用極性互為反轉的2個差動放大電路，來實現差動輸入･差動輸出之電路。半導體裝置300接受輸入信號VIN及輸入信號VINB作為差動輸入，將輸入信號VIN及輸入信號VINB之分別放大，從放大後之信號分別生成輸出信號OUT及輸出信號OUTB作為差動輸出進行輸出。 半導體裝置300可以對圖10所示構成進行以下之變更而構成。使差動放大電路210k、220k分別對應於圖4所示差動放大電路10i而構成，並將其設為差動放大電路310、320。將與配設於輸出信號(非反轉輸出信號)OUT側的踢蓋電路260n、位準移位器250、輸出電路230對應而分別構成的踢蓋電路360、位準移位器350、輸出電路330追加於輸出信號(反轉輸出信號)OUTB側。 差動放大電路310具有差動電路11、負載電路12、轉送電路13、轉送電路14、輔助電路AS1、輔助電路AS2、電位調整電路VA1、及電位調整電路VA2。差動放大電路320具有差動電路21、負載電路22、轉送電路23、轉送電路24、輔助電路AS21、輔助電路AS22、電位調整電路VA21、及電位調整電路VA22。關於各差動放大電路310、320中的各內部電路之構成及功能，除了在差動電路11、21中電晶體Trin1、Trin3係以閘極接受輸入信號(非反轉輸入信號)VIN，電晶體Trin2、Trin4係以閘極接受輸入信號(反轉輸入信號)VINB以外，均和第1實施形態及第2實施形態同樣。 踢蓋電路260n，係配設於從轉送電路13返回非反轉側之偏壓線NN的路徑上，配設於從轉送電路23返回非反轉側之偏壓線NP的路徑上。踢蓋電路360，係配設於從轉送電路14返回反轉側之偏壓線NNB之路徑上，配設於從轉送電路24返回反轉側之偏壓線NPB之路徑上。藉此，可以加速非反轉側之偏壓線NN、NP與反轉側之偏壓線NNB、NPB各別之電位位準之變化，差動放大電路310、320之動作在非反轉側及反轉側都可以高速化。 如以上，第8實施形態中，將半導體裝置300中的各差動放大電路310、320設為全差動化，與其對應地，將與非反轉側之電路對應的電路追加於反轉側。藉此，在半導體裝置300中可以實現差動輸入･差動輸出之電路。 (第9實施形態) 接著，說明第9實施形態的半導體裝置。以下，以和第1實施形態~第8實施形態不同的部分為中心進行說明。 圖11所示半導體裝置300中，差動輸出分別會有受到雜訊成分(例如電源雜訊及/或共模(Common mode)雜訊)之影響。為了抑制雜訊成分之影響，針對各個差動輸出設置抑制雜訊成分之電路為有效。 基於這樣的考量，第9實施形態的半導體裝置300i，係如圖12所示，具有補正電路370i、380i。 補正電路370i係連接於差動放大電路310中的非反轉側之偏壓線NN與差動放大電路320中的反轉側之偏壓線NPB。補正電路370i具有電晶體Tr41及電晶體Tr42。電晶體Tr41可以由PMOS電晶體構成。電晶體Tr42可以由NMOS電晶體構成。電晶體Tr41之閘極連接於偏壓線NN，源極連接於電源電位VCCQ，汲極連接於偏壓線NPB。電晶體Tr42之閘極連接於偏壓線NPB，源極連接於接地電位，汲極連接於偏壓線NN。藉此，於補正電路370i，在非反轉側之偏壓線NN與反轉側之偏壓線NPB之間可以相互傳導雜訊成分。 補正電路380i係連接於差動放大電路310中的反轉側之偏壓線NNB與差動放大電路320中的非反轉側之偏壓線NP。補正電路380i具有電晶體Tr43及電晶體Tr44。電晶體Tr43可以由PMOS電晶體構成。電晶體Tr44可以由NMOS電晶體構成。電晶體Tr43之閘極連接於偏壓線NNB，源極連接於電源電位VCCQ，汲極連接於偏壓線NP。電晶體Tr44之閘極連接於偏壓線NP，源極連接於接地電位，汲極連接於偏壓線NNB。藉此，於補正電路380i，在反轉側之偏壓線NNB與非反轉側之偏壓線NP之間可以相互傳導雜訊成分。 藉由補正電路370i及補正電路380i之動作，從轉送電路13轉送至位準移位器250的差值信號VO10所包含的雜訊成分與從轉送電路23轉送至位準移位器250的差值信號VO20所包含的雜訊成分可以成為互為逆極性且接近之振幅。藉此，位準移位器250將差值信號VO10與差值信號VO20合成，而可以生成雜訊成分已被減少的信號。 同樣地，藉由補正電路370i及補正電路380i之動作，從轉送電路14轉送至位準移位器350的差值信號VO10B所包含的雜訊成分與從轉送電路24轉送至位準移位器350的差值信號VO20B所包含的雜訊成分可以成為互為逆極性且接近之振幅。藉此，位準移位器350將差值信號VO10B及差值信號VO20B合成，而可以生成雜訊成分已被減少的信號。 如以上，第9實施形態中，於半導體裝置300i中，在非反轉側之偏壓線NN與反轉側之偏壓線NPB之間設置補正電路370i，在反轉側之偏壓線NNB與非反轉側之偏壓線NP之間設置補正電路380i。藉此，可以抑制半導體裝置300i中的雜訊成分(例如電源雜訊及/或共模雜訊)之影響，可以提升半導體裝置300i之雜訊除去比(例如PSRR(Power Supply Rejection Ratio)及/或CMRR(Common Mode Rejection Ratio))。 (第10實施形態) 接著，說明第10實施形態的半導體裝置。以下，已和第1實施形態~第9實施形態不同的部分為中心進行說明。 圖12所示半導體裝置300i中，藉由將以雜訊成分成為逆極性被包含的方式進行了補正的2個信號合成來減低雜訊成分，但是藉由採用雜訊成分以同極性包含的方式進行了補正的2個信號之差值亦可以達成雜訊成分之減少。 基於這樣的考量，第10實施形態的半導體裝置300j，係如圖13所示，具有補正電路370j、380j、位準移位器250j、350j、及輸出電路230j、330j。圖13係表示第10實施形態的半導體裝置300j之構成之電路圖。 補正電路370j，係包含連接於位準移位器250j中的非反轉側之輸入節點與差動放大電路320中的反轉側之偏壓線NPB的傳輸線(line)。藉此，於補正電路370j，在位準移位器250j中的非反轉側之輸入節點與反轉側之偏壓線NPB之間可以相互傳導雜訊成分。 補正電路380j係包含連接於位準移位器350j中的反轉側之輸入節點與差動放大電路320中的非反轉側之偏壓線NP的傳輸線。藉此，於補正電路380j中，在位準移位器350j中的反轉側之輸入節點與非反轉側之偏壓線NP之間可以相互傳導雜訊成分。 位準移位器250j，係共有差動放大電路320與轉送電路23(電晶體Tr25)，藉由差動放大器構成。踢蓋電路260n係連接於差動放大器中的輸出節點與差動段･負載段之間。 位準移位器250j具有電晶體Tr25、電晶體Tr51、電晶體Tr52、及電晶體Tr53。電晶體Tr25及電晶體Tr51係構成差動段，電晶體Tr52及電晶體Tr53係形成電流鏡電路，構成負載段。電晶體Tr25、電晶體Tr51分別可以由NMOS電晶體構成。電晶體Tr52及電晶體Tr53分別可以由PMOS電晶體構成。電晶體Tr25之閘極，係作為差動段中的反轉側之輸入節點發揮功能，電晶體Tr51之閘極，係作為差動段中的非反轉側之輸入節點而發揮功能。電晶體Tr25之閘極連接於偏壓線NP，汲極連接於電晶體Tr52之汲極，源極連接於接地電位。電晶體Tr51之閘極係透過補正電路370j連接於偏壓線NPB，汲極連接於耦合電容元件C2之一端，源極連接於接地電位。電晶體Tr52之閘極連接於電晶體Tr52之汲極與電晶體Tr53之閘極與耦合電容元件C1之一端，源極連接於電源電位VDDC。電晶體Tr53之閘極連接於電晶體Tr52之汲極與電晶體Tr52之閘極與耦合電容元件C1之一端，源極連接於電源電位VDDC，汲極連接於位準移位器250j之輸出節點。位準移位器250j之輸出節點，係連接於踢蓋電路260n之輸入節點與輸出電路230j之輸入節點。輸出電路230j，係包含奇數個反相器IV1~IV3之串聯連接。 位準移位器350j，係共有差動放大電路320與轉送電路24，由差動放大器構成。踢蓋電路360係連接於差動放大器中的輸出節點與差動段･負載段之間。 藉由該構成，從非反轉側之偏壓線NP轉送至反轉側之輸入節點的信號所包含的雜訊成分與從反轉側之偏壓線NPB轉送至非反轉側之輸入節點的信號所包含的雜訊成分可以成為同極性且接近之振幅。藉此，位準移位器250j可以取得偏壓線NP之信號與偏壓線NPB之信號之差值，對已減少了雜訊成分的差值信號進行位準移位。亦即，位準移位器250j，在VCCQ區域中不將信號設為全擺幅，而是在位準移位至VDDC區域之後設為全擺幅，藉此雜訊除去比(例如PSRR及/或CMRR)可以進一步提升。 又，位準移位器250j藉由取得偏壓線NP之信號與偏壓線NPB之信號之差值，而可以使信號之工作比收斂於適當範圍(例如50%附近之範圍)。 位準移位器350j具有電晶體Tr23、電晶體Tr54、電晶體Tr55、及電晶體Tr56。電晶體Tr23及電晶體Tr54係構成差動段，電晶體Tr55及電晶體Tr56，係形成電流鏡電路，構成負載段。電晶體Tr23、電晶體Tr54分別可以由PMOS電晶體構成。電晶體Tr55及電晶體Tr56分別可以由NMOS電晶體構成。電晶體Tr23之閘極，係作為差動段中的非反轉側之輸入節點發揮功能，電晶體Tr54之閘極，係作為差動段中的反轉側之輸入節點而發揮功能。電晶體Tr23之閘極連接於偏壓線NPB，汲極連接於電晶體Tr55之汲極，源極連接於接地電位。電晶體Tr54之閘極透過補正電路380j連接於偏壓線NP，汲極連接於耦合電容元件C4之一端，源極連接於接地電位。電晶體Tr55之閘極係連接於電晶體Tr55之汲極與電晶體Tr56之閘極與耦合電容元件C3之一端，源極連接於電源電位VDDC。電晶體Tr56之閘極係連接於電晶體Tr55之汲極與電晶體Tr55之閘極與耦合電容元件C3之一端，源極連接於電源電位VDDC，汲極連接於位準移位器250j之輸出節點。位準移位器250j之輸出節點，係連接於踢蓋電路360之輸入節點與輸出電路230j之輸入節點。踢蓋電路360係包含反相器IV30及耦合電容元件C3、C4。輸出電路330j係包含奇數個反相器IV31~IV33之串聯連接。 藉由該構成，從反轉側之偏壓線NPB轉送至非反轉側之輸入節點的信號所包含的雜訊成分與從非反轉側之偏壓線NPB轉送至反轉側之輸入節點的信號所包含的雜訊成分可以成為同極性且接近之振幅。藉此，位準移位器350j取得偏壓線NPB之信號與偏壓線NP之信號之差值，可以對已減少了雜訊成分的差值信號進行位準移位。亦即，位準移位器350j，在VCCQ區域中不將信號設為全擺幅，而是在位準移位至VDDC區域之後設為全擺幅，藉此可以進一步提升雜訊除去比(例如PSRR及/或CMRR)。 又，位準移位器350j係藉由取得偏壓線NPB之信號與偏壓線NP之信號之差值，可以使信號之工作比收斂於適當範圍(例如50%附近之範圍)。 如以上，第10實施形態中，於半導體裝置300j中，位準移位器250j、350j係取得雜訊成分以同極性包含的方式補正了的2個信號之差值。藉此，半導體裝置300i中的雜訊成分之影響可以進一步被抑制，半導體裝置300i之雜訊除去比可以進一步提升。 (第11實施形態) 接著，說明第11實施形態的半導體裝置。以下，以和第1實施形態~第10實施形態不同的部分為中心進行說明。 圖13所示半導體裝置300j中，係藉由取得雜訊成分以同極性包含的方式已實施補正的2個信號之差值，藉此來減低雜訊成分，但亦可以針對互為逆極性之差動放大電路310、320取得2組雜訊成分以同極性包含的方式已實施補正的2個信號之差值，按各組將信號合成。 基於這樣的考量，第11實施形態的半導體裝置300k，係如圖14所示，具有補正電路371k、372k、381k、382k、連接電路391k、392k、及位準移位器250k、350k。圖14係表示第11實施形態的半導體裝置300k之構成之電路圖。 補正電路381k，係連接於差動放大電路310中的非反轉側之偏壓線NN與反轉側之偏壓線NNB，並且與差動放大電路310共有轉送電路13，係由差動放大器構成。補正電路381k中，從非反轉側之偏壓線NN轉送至反轉側之輸入節點的信號所包含的雜訊成分與從反轉側之偏壓線NNB轉送至非反轉側之輸入節點的信號所包含的雜訊成分可以成為同極性且接近之振幅。藉此，補正電路381k，係取得偏壓線NN之信號與偏壓線NNB之信號之差值，將已減少了雜訊成分的差值信號VO381k供給至連接電路391k中的節點391k1。 補正電路372k，係連接於差動放大電路320中的非反轉側之偏壓線NP與反轉側之偏壓線NPB，並且與差動放大電路320共有轉送電路23，係由差動放大器構成。於補正電路372k中，從非反轉側之偏壓線NP轉送至反轉側之輸入節點的信號所包含的雜訊成分與從反轉側之偏壓線NPB轉送至非反轉側之輸入節點的信號所包含的雜訊成分可以成為同極性且接近之振幅。藉此，補正電路372k取得偏壓線NP之信號與偏壓線NPB之信號之差值，將已減少了雜訊成分的差值信號VO372k供給至連接電路392k中的節點392k2。 連接電路391k，係包含將補正電路381k(差動放大器)之輸出節點與補正電路372k(差動放大器)之輸出節點與位準移位器250k之輸入節點相互連接的傳輸線。連接電路391k，係將透過節點391k1接受到的差值信號VO381k與透過節點391k2接受到的差值信號VO372k進行合成，並將合成的信號經由節點391k3供給至位準移位器250k。 位準移位器250k，係相對於位準移位器250(參照圖6)，在節點391k3與反相器IV5、IV7之間追加反相器IV41、IV42之串聯連接。位準移位器250k，係使從連接電路391k接受到的信號位準移位之後轉送至輸出電路230。 補正電路371k，係連接於差動放大電路310中的非反轉側之偏壓線NN與反轉側之偏壓線NNB，並且與差動放大電路310共有轉送電路14，係由差動放大器構成。於補正電路371k中，從非反轉側之偏壓線NN轉送至反轉側之輸入節點的信號所包含的雜訊成分與從反轉側之偏壓線NNB轉送至非反轉側之輸入節點的信號所包含的雜訊成分可以成為同極性且接近之振幅。藉此，補正電路371k，係取得偏壓線NN之信號與偏壓線NNB之信號之差值，並將已減少了雜訊成分的差值信號VO371k供給至連接電路392k中的節點392k1。 補正電路382k，係連接於差動放大電路320中的非反轉側之偏壓線NP與反轉側之偏壓線NPB，並且與差動放大電路320共有轉送電路23，係由差動放大器構成。補正電路382k中，從非反轉側之偏壓線NP轉送至反轉側之輸入節點的信號所包含的雜訊成分與從反轉側之偏壓線NPB轉送至非反轉側之輸入節點的信號所包含的雜訊成分可以成為同極性且接近之振幅。藉此，補正電路382k，係取得偏壓線NP之信號與偏壓線NPB之信號之差值，並將已減少了雜訊成分的差值信號VO382k供給至連接電路392k中的節點392k2。 連接電路392k，係包含將補正電路371k(差動放大器)之輸出節點與補正電路382k(差動放大器)之輸出節點與位準移位器350k之輸入節點相互連接的傳輸線。連接電路392k，係將透過節點392k1接受到的差值信號VO371k與透過節點392k2接受到的差值信號VO382k進行合成，使合成的信號經由節點392k3供給至位準移位器350k。 位準移位器350k具有和位準移位器250k同樣之構成。位準移位器350k，係使從連接電路392k接受到的信號位準移位之後轉送至輸出電路330。 如以上，於第11實施形態，於半導體裝置300k中，補正電路371k、372k、381k、382k，係針對互為逆極性之差動放大電路310、320取得2組之雜訊成分以同極性包含的方式已實施補正的2個信號之差值，生成2組之2個差值信號。連接電路391k、392k係按各組將2個差值信號合成。藉此，半導體裝置300i中的雜訊成分之影響可以進一步被抑制，半導體裝置300i之雜訊除去比可以提升。又，可以抑制製造偏差等之影響，可以使輸出信號之工作比收斂於適當之範圍(例如工作比50%附近之範圍)，可以改善輸出信號之工作比。 (第12實施形態) 接著，說明第12實施形態的半導體裝置。以下，以和第1實施形態~第11實施形態不同的部分為中心進行說明。 圖13所示半導體裝置300k為，取得雜訊成分以同極性包含而已實施補正的2個信號之差值，藉此來達成雜訊成分之減少的全差動化的構成，但該雜訊成分之減少亦可以適用於單端式(Single-ended)之構成。 基於這樣的考量，第12實施形態的半導體裝置400，係如圖15所示構成。圖15係表示第12實施形態的半導體裝置400之構成之電路圖。 半導體裝置400為，相對於圖10所示構成，追加圖14所示補正電路372k、381k及連接電路391k，並將位準移位器250替換為圖14所示位準移位器250k之構成。補正電路372k、381k、連接電路391k、及位準移位器250k之動作係和第11實施形態同樣。 又，半導體裝置400，和圖14所示構成比較時成為對稱性更高的構成，可以迴避反轉側及非反轉側間之延遲差之影響將信號輸出。 如以上，第12實施形態中，於半導體裝置400中，補正電路372k、381k、係針對互為逆極性之差動放大電路310、320取得雜訊成分以同極性包含的方式已實施補正的2個信號之差值，生成2個差值信號。連接電路391k係將2個差值信號合成。藉此，半導體裝置400中的雜訊成分之影響可以進一步被抑制，半導體裝置400之雜訊除去比可以提升。又，可以抑制製造偏差等之影響，輸出信號之工作比可以收斂於適當之範圍(例如工作比50%附近之範圍)，可以改善輸出信號之工作比。 接著，使用圖16說明適用第1實施形態~第12實施形態的半導體裝置之記憶體系統1000。圖16係表示適用第1實施形態~第12實施形態的半導體裝置之記憶體系統1000之構成之圖。 記憶體系統1000，係可以連接於主機2000，作為主機2000之外部記憶媒體而發揮功能。主機2000例如為個人電腦，記憶體系統1000例如為SSD。記憶體系統1000具有控制器1100、半導體記憶體1200、及電源電路1300。控制器1100係作為硬體之電路，具有主機介面電路(主機I/F)1110、信號處理電路1120、及記憶體介面電路(記憶體I/F)1130。電源電路1300係生成複數種類之電源電壓(例如電源電壓VCCQ、VDDC等)供給至記憶體系統1000中的各部。 例如半導體記憶體1200具有作為接收器的半導體裝置1b。記憶體I/F1130係從信號處理電路1120接受規定之信號並傳送至半導體裝置1b。半導體裝置1b係使用從電源電路1300接受到的電源電路1300(例如電源電壓VCCQ、VDDC等)而動作，接收從記憶體I/F1130轉送來的信號。半導體裝置1b係將接收到的信號供給至半導體記憶體1200。 這樣的信號例如可以是寫入資料、參照電位、晶片選擇信號(CE)、指令閂鎖器致能信號(CLE)、位址閂鎖器致能信號(ALE)、寫入致能信號(WE)、寫入保護信號(WP)等之單端式信號。該情況下，半導體裝置1b可以適用第1實施形態~第7實施形態及第12實施形態的半導體裝置之任一。 或者，這樣的信號例如可以是寫入時之資料選通信號(DQS/BDQS)、讀出致能信號(RE/BRE)等之差動信號。該情況下，半導體裝置1b可以適用第8實施形態~第11實施形態的半導體裝置之任一。 記憶體I/F1130具有作為接收器的半導體裝置1a。半導體記憶體1200係將規定之信號傳送至半導體裝置1a。半導體裝置1a係使用從電源電路1300接受到的電源電路1300(例如電源電壓VCCQ、VDDC等)進行動作，接收從半導體記憶體1200轉送來的信號。半導體裝置1a係將接收的信號供給至信號處理電路112。 這樣的信號例如為讀出資料、準備/忙碌信號(R/B)等之單端式信號亦可。該情況下，半導體裝置1a可以適用第1實施形態~第7實施形態及第12實施形態的半導體裝置之任一。 或者，這樣的信號例如為讀出時之資料選通信號(DQS/BDQS)等之差動信號亦可。該情況下，半導體裝置1a可以適用第8實施形態~第11實施形態的半導體裝置之任一。 以上，說明本發明之幾個實施形態，但彼等之實施形態僅為例示者，並非用來限定發明之範圍。彼等新穎的實施形態可以藉由其他各樣的形態實施，在不脫離本發明要旨之範圍內可以進行各種省略、替換、變更。彼等實施形態或其變形亦包含於發明之範圍或要旨，並且包含於申請專利範圍記載的發明和其均等之範圍內。
1、1i、201、201i、201j、201k、201n、300、300i、300j、300k、400:半導體裝置 10、10i、210、220、210i、220i、210j、220j、210k、220k、310、320:差動放大電路
圖1係表示第1實施形態的半導體裝置之構成之電路圖。 圖2係表示第1實施形態的半導體裝置之動作之波形圖。 圖3係表示第1實施形態之變形例的半導體裝置之構成之電路圖。 圖4係表示第2實施形態的半導體裝置之構成之電路圖。 圖5係表示第2實施形態的半導體裝置之動作之波形圖。 圖6係表示第3實施形態的半導體裝置之構成之電路圖。 圖7係表示第4實施形態的半導體裝置之構成之電路圖。 圖8係表示第5實施形態的半導體裝置之構成之電路圖。 圖9係表示第6實施形態的半導體裝置之構成之電路圖。 圖10係表示第7實施形態的半導體裝置之構成之電路圖。 圖11係表示第8實施形態的半導體裝置之構成之電路圖。 圖12係表示第9實施形態的半導體裝置之構成之電路圖。 圖13係表示第10實施形態的半導體裝置之構成之電路圖。 圖14係表示第11實施形態的半導體裝置之構成之電路圖。 圖15係表示第12實施形態的半導體裝置之構成之電路圖。 圖16係表示第1實施形態~第12實施形態及其變形例的半導體裝置可以適用的記憶體系統之構成之方塊圖。
1:半導體裝置
10:差動放大電路
11:差動電路
12:負載電路
13、14:轉送電路
AS1、AS2:輔助電路
CS1:電流源
INB:偏壓線
N1、N2、N20、N20b:節點
OUT、OUTB:輸出信號
REFB:偏壓線
Tr1~Tr9、Tr13:電晶體
Trin1、Trin2:電晶體
VCCQ:電源電壓
VIN:輸入信號
VINB:偏壓線INB之信號位準
VREF:參照信號

Claims (10)

  1. 一種半導體裝置，係具備：線，其接受某一電位的電壓；及第1差動放大電路，上述第1差動放大電路具有：第1電晶體；第2電晶體，其具有連接到上述第1電晶體之汲極的閘極、和連接到上述第1電晶體之閘極的汲極；第3電晶體，其具有電連接到上述線的源極、和彼此電連接的閘極與源極；第4電晶體，其具有電連接到上述線的源極、和彼此電連接的閘極與源極；第5電晶體，其和上述第3電晶體構成第1電流鏡電路，並且被電連接到用於輸出信號的節點；第6電晶體，其與上述第3電晶體被並聯連接到上述第1電晶體之汲極，並且和上述第5電晶體構成第2電流鏡電路；及第7電晶體，其串聯連接到上述第6電晶體，並且具有閘極，該閘極構成為接受第1輸入線號。
  2. 如請求項1之半導體裝置，其中，上述第1差動放大電路還具有：第8電晶體，其與上述第4電晶體被並聯連接到上述第2電晶體之汲極。
  3. 如請求項2之半導體裝置，其中， 上述第1差動放大電路還具有：第9電晶體，其和上述第7電晶體構成差動對，並且以源極側串聯連接到上述第8電晶體，並且具有構成為接受參照信號的閘極。
  4. 如請求項2之半導體裝置，其中，上述第1差動放大電路還具有：第9電晶體，其和上述第7電晶體構成差動對，並且以源極側串聯連接到上述第8電晶體，並且具有閘極，該閘極構成為接受相對於上述第1輸入信號被邏輯反轉的第2輸入信號。
  5. 如請求項3或4之半導體裝置，其中，還具有：電位調整電路，其連接到上述第6電晶體之源極。
  6. 如請求項5之半導體裝置，其中，上述電位調整電路具有：第10電晶體，其與上述第7電晶體被並聯連接到上述第6電晶體之源極，並且經由上述第6電晶體被二極體連接。
  7. 如請求項4之半導體裝置，其中，上述第1差動放大電路還具有：第11電晶體，其和上述第4電晶體構成第3電流鏡電路，並且和上述第8電晶體構成第4電流鏡電路；上述第1差動放大電路，係響應於經由上述第5電晶體被轉送的信號來生成第1輸出信號，響應於經由上述第11 電晶體被轉送的信號來生成相對於上述第1輸出信號被邏輯反轉的第2輸出信號。
  8. 如請求項1之半導體裝置，其中，上述第1差動放大電路還具有：第1輸入電晶體，其連接到上述第1電晶體之汲極，並且作為上述第7電晶體而發揮功能；第2輸入電晶體，其連接到上述第2電晶體之汲極，並且具有構成為接受參照信號的閘極；及可變電流電路，其連接到上述第1輸入電晶體之源極和上述第2輸入電晶體之源極，並且響應於上述第1輸入信號之極性而變化電流量。
  9. 如請求項1之半導體裝置，其中，該半導體裝置還具備：第2差動放大電路，其極性與上述第1差動放大電路之極性相反；上述第1差動放大電路具有：第1輸入電晶體，其連接到上述第1電晶體之汲極，並且作為上述第7電晶體而發揮功能；及第2輸入電晶體，其連接到上述第2電晶體之汲極，並且具有構成為接受參照信號的閘極；上述第2差動放大電路具有：第12電晶體；第13電晶體，其之閘極和汲極被交叉耦合連接到上述第12電晶體；第14電晶體，其經由上述第12電晶體被二極體連接； 第15電晶體，其經由上述第13電晶體被二極體連接；第16電晶體，其和上述第14電晶體構成第3電流鏡電路；第17電晶體，其與上述第14電晶體被並聯連接到上述第12電晶體之汲極，並且和上述第16電晶體構成第4電流鏡電路；第3輸入電晶體，其連接到上述第12電晶體之汲極，並且具有構成為接受上述第1輸入信號的閘極；及第4輸入電晶體，其連接到上述第13電晶體之汲極，並且具有構成為接受上述參照信號的閘極。
  10. 一種記憶體系統，係具備：接收器，其包含如請求項1至9之中任一項之半導體裝置；及半導體記憶體，其使用上述接收器進行動作。
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