TWI828971B - 半導體裝置及記憶體系統 - Google Patents

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安田陽平
櫛部秀文
八木利弘
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日商鎧俠股份有限公司
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Abstract

一個實施形態提供可以使差動放大電路之動作電壓範圍廣域化的半導體裝置及記憶體系統。  　　依據一個實施形態，於半導體裝置之第1差動放大電路中，第1電晶體係以閘極接受輸入信號。第2電晶體係和第1電晶體構成差動對。第2電晶體係以閘極接受參照信號。第3電晶體係串聯連接於第1電晶體。第4電晶體係串聯連接於第2電晶體。第5電晶體係配置於輸出側。第5電晶體係和第4電晶體形成第1電流鏡電路。第6電晶體，相對於第2電晶體之汲極係與第4電晶體並聯連接。第6電晶體係和第5電晶體形成第2電流鏡電路。第1放電電路係連接於第6電晶體之源極。

Description

半導體裝置及記憶體系統
本實施形態關於半導體裝置及記憶體系統。    [關連申請]  　　本申請享受日本專利申請2019-27849號(申請日：2019年2月19日)之基礎申請的優先權。本申請藉由參照請該基礎申請而包含基礎申請之全部之內容。
在包含藉由構成差動對的一對電晶體分別接受輸入信號及參照信號的差動放大電路之半導體裝置中，使用電源電壓對輸入信號與參照信號之差值進行放大而生成輸出信號。此時，期待使差動放大電路之動作電壓範圍廣域化。
依據一個實施形態，提供使差動放大電路之動作電壓範圍廣域化的半導體裝置及記憶體系統。  　　依據一個實施形態，提供具有第1差動放大電路的半導體裝置。第1差動放大電路，係具有第1電晶體與第2電晶體與第3電晶體與第4電晶體與第5電晶體與第6電晶體與第1放電電路。第1電晶體係以閘極接受輸入信號。第2電晶體係和第1電晶體構成差動對。第2電晶體係以閘極接受參照信號。第3電晶體係串聯連接於第1電晶體。第4電晶體係串聯連接於第2電晶體。第5電晶體係配置於輸出側。第5電晶體係和第4電晶體形成第1電流鏡電路。第6電晶體，相對於第2電晶體之汲極係與第4電晶體並聯連接。第6電晶體係和第5電晶體形成第2電流鏡電路。第1放電電路係連接於第6電晶體之源極。
以下參照圖式詳細說明實施形態的半導體裝置。又，該實施形態並非用來限定本發明。    (第1實施形態)  　　第1實施形態的半導體裝置係包含差動放大電路。差動放大電路，係藉由構成差動對的一對電晶體分別接受輸入信號及參照信號。差動放大電路中，係使用電源電壓對輸入信號與參照信號之差值進行放大而生成差值信號。包含差動放大電路之半導體裝置，會有使用於半導體記憶體之高速介面之接收器。此時，期待差動放大電路之動作之高速化。  　　例如差動放大電路中，會有將輸出側之電晶體與形成電流鏡的二極體連接之電晶體與以閘極接受信號的電晶體進行縱向積層為輔助電路，並將該輔助電路分別設置於輸入信號側與參照信號側。藉由彼等輔助電路，可以與輸入信號對應而變化電流鏡之鏡比，可以使差動放大電路高速動作。亦即，藉由輔助電路之效益可以增大差動放大電路全體之增益，有助於差動放大電路之高速化。  　　該差動放大電路中，電源電壓低時在參照信號側之輔助電路中的中間節點會有電荷滯留，基於此電晶體成為高電阻，在與輸入信號側之輔助電路之間出現平衡崩潰有可能導致輸出信號之工作比劣化(亦即，工作比脫離適當之範圍)。藉此，DCD(Duty Cycle Distortion)增大，信號之設定時間及/或保持時間變為無法滿足要求的規格等，由此，信號變為無法在輸出端之內部電路中適當地使用之可能性存在。亦即，期待著維持基於輔助電路的高速化之效果之同時，即使在低的電源電壓中亦可以動作的方式進行改良，而使差動放大電路可以適當動作的電源電壓之範圍廣域化。  　　於此，第1實施形態中，係於半導體裝置之差動放大電路中，在參照信號側之輔助電路內設置可以形成來自中間節點之放電路徑的電路，藉此，達成差動放大電路可以適當動作的電源電壓之範圍之廣域化。  　　具體而言，半導體裝置1可以是如圖1所示構成。圖1係表示半導體裝置1之構成之電路圖。  　　半導體裝置1，係藉由使用包含的元件之極性為相互反轉之2個差動放大電路，來實現單一輸入･單一輸出之電路。半導體裝置1，接受輸入信號IN作為單一輸入，將輸入信號IN轉換為差動信號進行放大處理，從處理後之差動信號生成輸出信號OUT作為單一輸出進行輸出。  　　半導體裝置1具有差動放大電路10、差動放大電路20、位準移位器40、及輸出電路30。差動放大電路10及差動放大電路20，係在位準移位器40之輸入側相互並列配置。位準移位器40配置於差動放大電路10及差動放大電路20與輸出電路30之間。  　　差動放大電路10，係以構成差動對的一對電晶體Tr1、Tr2分別接受輸入信號IN與參照信號VREF，使用電源電壓VCCQ對輸入信號IN與參照信號VREF之差值進行放大而生成差值信號VO10。參照信號VREF可以與電源電壓VCCQ之位準對應而事先設定。參照信號VREF例如可以具有電源電壓VCCQ之大致一半之位準。  　　差動放大電路20，係以構成差動對的一對電晶體Tr9、Tr10分別接受輸入信號IN與參照信號VREF，使用電源電壓VCCQ對輸入信號IN與參照信號VREF之差值進行放大而生成差值信號VO20。  　　位準移位器40，係從差動放大電路10接受差值信號VO10，從差動放大電路20接受差值信號VO20。位準移位器40使用電源電壓VDDC使差值信號VO10與差值信號VO20之位準分別移位並轉送至輸出電路30。電源電壓VDDC之位準，係和電源電壓VCCQ之位準不同，例如可以設定成為較電源電壓VCCQ之位準低。電源電壓VDDC，例如為半導體裝置1之後段之動作使用的電源電壓。輸出電路30係使用電源電壓VDDC將轉送來的差值信號VO10與差值信號VO20進行合成，生成與合成的信號對應的輸出信號OUT並輸出。  　　差動放大電路10具有差動電路DIFF1、負載電路LD1、輔助電路AS11、輔助電路AS12、轉送電路TR11、及轉送電路TR12。差動電路DIFF1配置於負載電路LD1與電源電位VCCQ之間。負載電路LD1配置於差動電路DIFF1與接地電位之間。輔助電路AS11配置於差動電路DIFF1及負載電路LD1與轉送電路TR11之間。輔助電路AS12配置於差動電路DIFF1及負載電路LD1與轉送電路TR12之間。  　　轉送電路TR11具有電晶體Tr18。電晶體Tr18可以由NMOS電晶體構成。電晶體Tr18之閘極透過偏壓線VREFBN連接於輔助電路AS11。電晶體Tr18之汲極連接於位準移位器40，源極連接於接地電位。  　　轉送電路TR12具有電晶體Tr5。電晶體Tr5可以由NMOS電晶體構成。電晶體Tr5之閘極透過偏壓線INBN連接於輔助電路AS12。電晶體Tr5之汲極連接於位準移位器40，源極連接於接地電位。  　　差動電路DIFF1具有電晶體Tr1、電晶體Tr2、及電流源CS1。電晶體Tr1與電晶體Tr2構成差動對。電晶體Tr1與電晶體Tr2分別可以由PMOS電晶體構成。電晶體Tr1係以閘極接受輸入信號IN，汲極電連接於節點N11，源極電連接於電流源CS1之一端。電晶體Tr2係以閘極接受參照信號VREF，且汲極電連接於節點N12，源極電連接於電流源CS1之一端。電流源CS1之另一端電連接於電源電位VCCQ。  　　負載電路LD1具有電晶體Tr21及電晶體Tr22。電晶體Tr21及電晶體Tr22分別可以由NMOS電晶體構成。電晶體Tr21係以閘極接受規定之偏壓VBN，且汲極電連接於節點N11，源極連接於接地電位。電晶體Tr22係以閘極接受規定之偏壓VBN，且汲極電連接於節點N12，源極連接於接地電位。  　　輔助電路AS11具有電晶體Tr3、電晶體Tr19、電晶體Tr20、及電流源CS3。電晶體Tr3、電晶體Tr19、及電晶體Tr20分別可以由NMOS電晶體構成。電晶體Tr3配置於電晶體Tr1與接地電位之間。電晶體Tr3串聯連接於電晶體Tr1。電晶體Tr3，係被二極體連接，係和電晶體Tr18形成電流鏡電路。電晶體Tr3之閘極連接於偏壓線VREFBN與電晶體Tr3之汲極。於偏壓線VREFBN連接有電流源CS3之一端。電流源CS3之另一端連接於電源電位VCCQ。藉此，相對於電晶體Tr3之汲極電流，與由電晶體Tr3之尺寸(=W/L，W：閘極寬度，L：閘極長度)與電晶體Tr1與8之尺寸之比所決定的鏡比對應的汲極電流會出現於電晶體Tr18之汲極側。  　　電晶體Tr19及電晶體Tr20，係在電晶體Tr3之汲極與接地電位之間相互串聯而且與電晶體Tr3並聯連接。電晶體Tr19，係被二極體連接，且和電晶體Tr18形成電流鏡電路。電晶體Tr19之閘極連接於偏壓線VREFBN，汲極連接於電晶體Tr3之閘極及汲極，源極透過節點N11連接於電晶體Tr20之汲極。電晶體Tr20係以閘極接受輸入信號IN，汲極透過節點N11連接於電晶體Tr19之源極，源極連接於接地電位。  　　亦即，電晶體Tr3，除了本身為二極體連接以外，亦透過電晶體Tr19被二極體連接。藉此，電晶體Tr18之汲極電流相對於電晶體Tr3之汲極電流的鏡比，可以對應於電晶體Tr20以閘極接受到的輸入信號IN之位準而變化。  　　輔助電路AS12係具有和輔助電路AS11大致對稱的構成，不同點在於包含放電電路DIS11及放電電路DIS12。放電電路DIS11，係對應於偏壓線INBN之電位，在輔助電路AS12中的中間節點亦即節點N12與接地電位之間形成放電路徑，使節點N12之電荷放電。放電電路DIS12，係對應於參照信號VREF，在輔助電路AS12中的中間節點亦即節點N12與接地電位之間形成放電路徑，使節點N12之電荷放電。  　　輔助電路AS12具有電晶體Tr4、電晶體Tr6、電晶體Tr7、電晶體Tr8、電晶體Tr17、及電流源CS2。電晶體Tr4、電晶體Tr6、電晶體Tr7、電晶體Tr8、及電晶體Tr17分別可以由NMOS電晶體構成。電晶體Tr4配置於電晶體Tr2與接地電位之間。電晶體Tr4係與電晶體Tr2串聯連接。電晶體Tr4，係被二極體連接，和電晶體Tr5形成電流鏡電路。電晶體Tr4之閘極連接於偏壓線INBN與電晶體Tr4之汲極。於偏壓線INBN連接有電流源CS2之一端。電流源CS2之另一端連接於電源電位VCCQ。藉此，相對於電晶體Tr4之汲極電流，與電晶體Tr4之尺寸與電晶體Tr5之尺寸之比所決定的鏡比對應的汲極電流出現於電晶體Tr5之汲極側。  　　電晶體Tr6及電晶體Tr7，係在電晶體Tr4之汲極與接地電位之間相互串聯而且與電晶體Tr4並聯連接。電晶體Tr6，係被二極體連接，和電晶體Tr5形成電流鏡電路。電晶體Tr6之閘極連接於偏壓線INBN，汲極連接於電晶體Tr4之閘極及汲極，源極透過節點N12連接於電晶體Tr7之汲極。電晶體Tr7之閘極連接於偏壓線INBN，汲極透過節點N12連接於電晶體Tr6之源極，源極連接於接地電位。  　　亦即，電晶體Tr4，除了本身為二極體連接以外，亦透過電晶體Tr6被二極體連接。藉此，電晶體Tr5之汲極電流相對於電晶體Tr4之汲極電流的鏡比，可以對應於電晶體Tr7以閘極接受到的偏壓線INBN之電位位準VINBN而變化。又，偏壓線INBN之電位位準VINBN，藉由電流源CS2之作用，可以調整為比參照信號VREF之位準高的位準(例如VREF＜VINBN＜VCCQ)。  　　又，放電電路DIS11包含閘極連接於偏壓線INBN的電晶體Tr7，對應於偏壓線INBN之電位，使輔助電路AS12中的中間節點亦即節點N12之電荷放電。藉此，即使在電源電壓VCCQ之位準小時，與其對應地輸入信號IN亦小振幅化之情況下，可以按照應使節點N12放電的時序將電晶體Tr7設為導通(on)。例如放電電路DIS11可以按照輸入信號IN從L位準變化為H位準之時序，將電晶體Tr7設為導通，可以在節點N12與接地電位之間形成放電路徑。藉此，節點N12之電荷可以適當地放電。  　　電晶體Tr8及電晶體Tr17，係在節點N12與接地電位之間相互串聯而且與電晶體Tr7並聯連接。電晶體Tr8係以閘極接受參照信號VREF，且汲極連接於節點N12，源極連接於電晶體Tr1與7之汲極。電晶體Tr17之閘極連接於電源電位VCCQ，汲極連接於電晶體Tr8之源極，源極連接於接地電位。  　　亦即，放電電路DIS12，係包含以閘極接受參照信號VREF的電晶體Tr8與閘極連接於電源電位VCCQ的電晶體Tr17之串聯連接，並對應於參照信號VREF進行輔助電路AS12中的中間節點亦即節點N12之電荷之放電。藉此，在電源電壓VCCQ之位準比較大時，以輔助放電電路DIS11之放電能力之不足部分的方式發揮輔助性作用，在節點N12與接地電位之間形成放電路徑，可以進行節點N12之電荷之放電。亦即可以與電源電壓VCCQ之位準對應而適當地進行節點N12之電荷之放電。  　　差動放大電路20具有差動電路DIFF2、負載電路LD2、輔助電路AS21、輔助電路AS22、轉送電路TR21、及轉送電路TR22。差動電路DIFF2配設於負載電路LD2與接地電位之間。負載電路LD2配設於差動電路DIFF2與電源電位VCCQ之間。輔助電路AS21配設於差動電路DIFF2及負載電路LD2與轉送電路TR21之間。輔助電路AS22配設於差動電路DIFF2及負載電路LD2與轉送電路TR22之間。  　　轉送電路TR21具有電晶體Tr24。電晶體Tr24可以由PMOS電晶體構成。電晶體Tr24之閘極透過偏壓線INB連接於輔助電路AS21。電晶體Tr24之汲極連接於位準移位器40，源極連接於電源電位VCCQ。  　　轉送電路TR22具有電晶體Tr13。電晶體Tr13可以由PMOS電晶體構成。電晶體Tr13之閘極透過偏壓線VREFB連接於輔助電路AS22。電晶體Tr13之汲極連接於位準移位器40，源極連接於電源電位VCCQ。  　　差動電路DIFF2具有電晶體Tr9、電晶體Tr10、及電流源CS4。電晶體Tr9及電晶體Tr10構成差動對。電晶體Tr9及電晶體Tr10分別可以由NMOS電晶體構成。電晶體Tr9係以閘極接受輸入信號IN，汲極電連接於節點N21，源極電連接於電流源CS4之一端。電晶體Tr10，係以閘極接受參照信號VREF，且汲極電連接於節點N22，源極電連接於電流源CS4之一端。電流源CS4之另一端係電連接於接地電位。  　　負載電路LD2具有電晶體Tr27及電晶體Tr28。電晶體Tr27及電晶體Tr28分別可以由PMOS電晶體構成。電晶體Tr27，係以閘極接受規定之偏壓VBP，汲極電連接於節點N21，源極電連接於電源電位VCCQ。電晶體Tr28，係以閘極接受規定之偏壓VBP，汲極電連接於節點N22，源極電連接於電源電位VCCQ。  　　輔助電路AS21具有電晶體Tr11、電晶體Tr25、電晶體Tr26、及電流源CS5。電晶體Tr11、電晶體Tr25、及電晶體Tr26分別可以由PMOS電晶體構成。電晶體Tr11配設於電晶體Tr9與電源電位VCCQ之間。電晶體Tr11係與電晶體Tr9串聯連接。電晶體Tr11，係被二極體連接，且和電晶體Tr24形成電流鏡電路。電晶體Tr11之閘極連接於偏壓線INB與電晶體Tr11之汲極。於偏壓線INB連接有電流源CS5之一端。電流源CS5之另一端係連接於接地電位。藉此，相對於電晶體Tr11之汲極電流，由電晶體Tr11之尺寸與電晶體Tr24之尺寸之比決定的鏡比所對應的汲極電流會出現於電晶體Tr24之汲極側。  　　電晶體Tr25及電晶體Tr26，係在電晶體Tr11之汲極與電源電位VCCQ之間相互串聯而且與電晶體Tr11並聯連接。電晶體Tr25，係被二極體連接，且和電晶體Tr24形成電流鏡電路。電晶體Tr25之閘極連接於偏壓線INB，汲極連接於電晶體Tr11之閘極及汲極，源極透過節點N21連接於電晶體Tr26之汲極。電晶體Tr26係以閘極接受輸入信號IN，汲極透過節點N21連接於電晶體Tr25之源極，源極連接於電源電位VCCQ。  　　亦即，電晶體Tr11，除了本身為二極體連接以外，亦透過電晶體Tr25被二極體連接。藉此，電晶體Tr24之汲極電流相對於電晶體Tr11之汲極電流的鏡比，可以對應於電晶體Tr26以閘極接受到的輸入信號IN之位準而變化。  　　輔助電路AS22，係具有和輔助電路AS21大致對稱的構成，不同點為包含放電電路DIS21及放電電路DIS22。放電電路DIS21，係對應於偏壓線VREFB之電位，在輔助電路AS22中的中間節點亦即節點N22與接地電位之間形成放電路徑，進行節點N22之電荷之放電。放電電路DIS22，係對應於參照信號VREF，在輔助電路AS22中的中間節點亦即節點N22與接地電位之間形成放電路徑，進行節點N22之電荷之放電。  　　輔助電路AS22具有電晶體Tr12、電晶體Tr14、電晶體Tr15、電晶體Tr16、電晶體Tr23、及電流源CS6。電晶體Tr12、電晶體Tr14、電晶體Tr15、電晶體Tr16、及電晶體Tr23分別可以由PMOS電晶體構成。電晶體Tr12配設於電晶體Tr10與電源電位VCCQ之間。電晶體Tr12係與電晶體Tr10串聯連接。電晶體Tr12，係被二極體連接，且和電晶體Tr13形成電流鏡電路。電晶體Tr12之閘極連接於偏壓線VREFB與電晶體Tr12之汲極。於偏壓線VREFB連接有電流源CS6之一端。電流源CS6之另一端係連接於接地電位。藉此，對應於電晶體Tr12之汲極電流，而在電晶體Tr13之汲極側出現電晶體Tr12之尺寸與電晶體Tr13之尺寸之比決定的鏡比所對應的汲極電流。  　　電晶體Tr14及電晶體Tr15，係在電晶體Tr12之汲極與電源電位VCCQ之間相互串聯而且與電晶體Tr12並聯連接。電晶體Tr14，係被二極體連接，且和電晶體Tr13形成電流鏡電路。電晶體Tr14之閘極連接於偏壓線VREFB，汲極連接於電晶體Tr12之閘極及汲極，源極透過節點N22連接於電晶體Tr15之汲極。電晶體Tr15之閘極連接於偏壓線VREFB，汲極透過節點N22連接於電晶體Tr14之源極，源極連接於電源電位VCCQ。  　　亦即，電晶體Tr12，除了本身為二極體連接以外，亦透過電晶體Tr14被二極體連接。藉此，可以使電晶體Tr13之汲極電流相對於電晶體Tr12之汲極電流的鏡比，對應於電晶體Tr15以閘極接受到的參照信號VREF之位準而變化。  　　又，放電電路DIS21，係包含閘極與偏壓線VREFB連接的電晶體Tr15，且對應於偏壓線VREFB之電位，進行輔助電路AS22中的中間節點亦即節點N22之電荷之放電。藉此，在電源電壓VCCQ之位準小時，與其對應地輸入信號IN成為小振幅化之情況下，亦可以按照應使節點N22放電之時序將電晶體Tr15設為導通，在節點N22與接地電位之間形成放電路徑。例如放電電路DIS21，可以按照輸入信號IN從L位準變化為H位準之時序將電晶體Tr15設為導通而在節點N22與接地電位之間形成放電路徑。藉此，可以適當地進行節點N22之電荷之放電。  　　電晶體Tr16及電晶體Tr23，係在節點N22與電源電位VCCQ之間相互串聯而且與電晶體Tr15並聯連接。電晶體Tr16，係以閘極接受參照信號VREF，且，汲極連接於節點N22，源極連接於電晶體Tr23之汲極。電晶體Tr23之閘極連接於接地電位，汲極連接於電晶體Tr1與6之源極，源極連接於電源電位VCCQ。  　　亦即，放電電路DIS22係包含以閘極接受參照信號VREF的電晶體Tr16與閘極連接於接地電位的電晶體Tr23之串聯連接，對應於參照信號VREF，進行輔助電路AS22中的中間節點亦即節點N22之電荷之放電。藉此，電源電壓VCCQ之位準比較大時，以輔助放電電路DIS21之放電能力之不足部分的方式發揮輔助性作用，可以在節點N22與接地電位之間形成放電路徑，進行節點N22之電荷之放電。亦即可以與電源電壓VCCQ之位準對應而適當地進行節點N22之電荷之放電。  　　位準移位器40具有電晶體Tr25、電晶體Tr26、電容元件C1、及電容元件C2。電晶體Tr25及電晶體Tr26，係透過偏壓線VREFB4使閘極被共通連接，形成電流鏡電路。電晶體Tr25及電晶體Tr26分別可以由PMOS電晶體構成。電晶體Tr25之汲極連接於電晶體Tr5之汲極。電晶體Tr26之汲極連接於電晶體Tr18之汲極。電容元件C1之一端連接於偏壓線INBN，另一端連接於電容元件C2之一端。電容元件C2之一端連接於電容元件C1之另一端，另一端連接於偏壓線VREFB4。  　　與從轉送電路TR12傳送至節點N31的信號(電流)以及從轉送電路TR11經由電晶體Tr25及電晶體Tr26之電流鏡電路傳送至節點N31的信號(電流)對應地，在節點N31出現來自差動放大電路10之差值信號(電壓)VO10。  　　同樣地，與從轉送電路TR22經由轉送電路TR11、電晶體Tr26、電容元件C2傳送至節點N32的信號(電流)以及從轉送電路TR21經由電容元件C1傳送至節點N32的信號(電流)對應地，在節點N32出現來自差動放大電路20之差值信號(電壓)VO20。  　　輸出電路30配設於位準移位器40與節點NOUT之間。輸出電路30，係連接於節點N31及節點N32與節點NOUT之間。節點N31及節點N32，係作為輸出電路30之輸入節點而發揮功能。節點NOUT，係作為輸出電路30之輸出節點而發揮功能，作為半導體裝置1之輸出節點而發揮功能。  　　輸出電路30具有複數個反相器IV1、IV2、IV3、IV4。反相器IV1之輸入節點連接於節點N31，輸出節點連接於反相器IV2。反相器IV2之輸入節點連接於反相器IV1，輸出節點連接於反相器IV3。反相器IV3之輸入節點連接於反相器IV2，輸出節點連接於節點NOUT。反相器IV4之輸入節點連接於節點N31，輸出節點連接於節點N32。藉由該構成，輸出電路30將差值信號VO10與差值信號VO20合成，並與合成的信號對應而生成輸出信號OUT並輸出。  　　如以上，第1實施形態中，係於半導體裝置1之差動放大電路10、20中，在參照信號側之輔助電路AS12、AS22設置有，可以形成來自中間節點N12、N22之放電路徑的電路DIS11、DIS12、DIS21、DIS22。藉此，半導體裝置1中，可以實現差動放大電路10、20能夠適當地動作的電源電壓VCCQ之範圍之廣域化。    (第2實施形態)  　　接著，說明第2實施形態的半導體裝置。以下，以和第1實施形態不同的部分為中心進行說明。  　　圖1所示放電電路DIS12、DIS22中，係將以閘極接受電源電壓VCCQ的電晶體Tr17、Tr23作為開關(switch)而發揮功能。亦即，在電源電壓VCCQ之位準小時，電晶體Tr17、Tr23設為非導通(off)，在電源電壓VCCQ之位準大時，將電晶體Tr17、Tr23設為導通(on)，藉此，在電源電壓VCCQ之位準大時放電電路DIS12、DIS22可以被選擇性活性化。  　　但是，放電電路DIS12、DIS22中，將以閘極接受參照信號VREF的電晶體Tr8、Tr16本身作為開關的功能亦可。例如參照信號VREF可以與電源電壓VCCQ之位準對應而事先設定(例如VREF≒VCCQ×1/2)之情況下，在電源電壓VCCQ之位準小時，可以將電晶體Tr8、Tr16設為非導通，在電源電壓VCCQ之位準大時，可以將電晶體Tr8、Tr16設為導通。  　　基於這樣的考量，第2實施形態的半導體裝置1i，可以是圖2所示構成。圖2係表示第2實施形態的半導體裝置1i之構成之電路圖。於半導體裝置1i，作為差動放大電路10及差動放大電路20(參照圖1)之取代，而具有差動放大電路10i及差動放大電路20i。  　　差動放大電路10i具有輔助電路AS12i。輔助電路AS12i具有放電電路DIS12i。放電電路DIS12i係將電晶體Tr17省略，此點和第1實施形態之放電電路DIS12(參照圖1)不同。藉此，放電電路DIS12i之構成可以簡化。  　　同樣地，差動放大電路20i具有輔助電路AS22i。輔助電路AS22i具有放電電路DIS22i。放電電路DIS22i係將電晶體Tr23省略，此點和第1實施形態之放電電路DIS22(參照圖1)不同。藉此，放電電路DIS22i之構成可以簡化。  　　如以上，第2實施形態中，可以簡化半導體裝置1i之差動放大電路10i、20i中的參照信號側之輔助電路AS12i、AS22i之構成，半導體裝置1i容易達成低成本化。    (第3實施形態)  　　接著，說明第3實施形態的半導體裝置。以下，以和第1實施形態及第2實施形態不同的部分為中心進行說明。  　　差動放大電路中，無設置輔助電路之情況下，存在電源電壓變低時不容易動作之問題。例如若在差動放大電路中的差動電路及負載電路之中間節點有電荷滯留時，基於電荷滯留有可能使輸出信號之工作比劣化。亦即，該情況下，期待著即使在低的電源電壓中亦以能夠動作的方式進行改良，實現差動放大電路可以適當動作的電源電壓之範圍之廣域化。  　　於此，第3實施形態中，係在半導體裝置之差動放大電路中，藉由設置可以形成來自差動電路及負載電路之中間節點之放電路徑的電路，而實現差動放大電路可以適當動作的電源電壓之範圍之廣域化。  　　具體而言，半導體裝置101可以是圖3所示構成。圖3係表示第3實施形態的半導體裝置101之構成之電路圖。  　　半導體裝置101，係藉由使用1個差動放大電路來實現單一輸入･單一輸出之電路。半導體裝置101接受輸入信號IN作為單一輸入，將輸入信號IN轉換為差動信號進行放大處理，從處理後之差動信號生成輸出信號OUT作為單一輸出進行輸出。  　　半導體裝置101具有差動放大電路120。差動放大電路120係以構成差動對的一對電晶體Tr9、Tr10分別接受輸入信號IN與參照信號VREF，使用電源電壓VCCQ對輸入信號IN與參照信號VREF之差值進行放大而生成差值信號。差動放大電路120中的差動電路DIFF2及負載電路LD102之中間節點N101，係透過輸出傳輸線Lout連接於半導體裝置101之輸出節點Nout。輸出傳輸線Lout具有作為寄生電容的電容成分C101。於半導體裝置101，藉由差動放大電路120中生成的差值信號使輸出側之中間節點N101之電位變動，藉此，電容成分C101進行充放電，與電容成分C101中保持的電位對應而從輸出節點Nout將輸出信號OUT輸出。  　　差動放大電路120具有差動電路DIFF2、負載電路LD102、放電電路DIS121。差動電路DIFF2，係在負載電路LD102與接地電位之間，與放電電路DIS121被並聯配置。放電電路DIS121，係在負載電路LD102與接地電位之間，與差動電路DIFF2被並聯配置。負載電路LD102配設於差動電路DIFF2與電源電位VCCQ之間。  　　差動電路DIFF2具有電晶體Tr9、電晶體Tr10、及電流源CS4。電晶體Tr9及電晶體Tr10構成差動對。電晶體Tr9及電晶體Tr10分別可以由NMOS電晶體構成。電晶體Tr9係以閘極接受輸入信號IN，且汲極電連接於節點N101，源極電連接於電流源CS4之一端。電晶體Tr10係以閘極接受參照信號VREF，且汲極電連接於節點N102，源極電連接於電流源CS4之一端。電流源CS4之另一端係電連接於接地電位。  　　負載電路LD102具有電晶體Tr27及電晶體Tr28。電晶體Tr28係被二極體連接，而且與電晶體Tr27為閘極共通連接，電晶體Tr27及電晶體Tr28構成電流鏡電路。電晶體Tr27及電晶體Tr28分別可以由PMOS電晶體構成。電晶體Tr27之閘極連接於電晶體Tr28之閘極及汲極，汲極電連接於節點N101，源極電連接於電源電位VCCQ。電晶體Tr28之閘極連接於汲極及電晶體Tr27之閘極，汲極電連接於節點N102，源極電連接於電源電位VCCQ。  　　放電電路DIS121具有電晶體Tr101、電晶體Tr102、及電流源CS4。電晶體Tr101及電晶體Tr102構成差動對。電晶體Tr101及電晶體Tr102分別可以由NMOS電晶體構成。電晶體Tr101，係以閘極接受放電用之參照信號VREF_H，且汲極電連接於節點N101，源極電連接於電流源CS4之一端。電晶體Tr102，係以閘極接受放電用之參照信號VREF_H，且汲極電連接於節點N102，源極電連接於電流源CS4之一端。電流源CS4，係由差動電路DIFF2及放電電路DIS121共有。  　　放電用之參照信號VREF_H之位準設定成為比參照信號VREF之位準高。例如VREF≒VCCQ×1/2之情況下，放電用之參照信號VREF_H之位準可以設定成為滿足以下之公式1、2。  　　VREF_H=VREF+ΔV1 ･･･公式1  　　0＜ΔV1＜VCCQ×1/2 ･･･公式2  　　亦即，放電電路DIS121，係包含以閘極接受比參照信號VREF高的參照信號VREF_H之電晶體Tr101，且對應於參照信號VREF_H之位準，而對差動放大電路120中的輸出側之中間節點N101之電荷進行放電。藉此，在電源電壓VCCQ之位準小時，與其對應地即使在輸入信號IN為小振幅化時，亦可以按照應使中間節點N101放電之時序將電晶體Tr101設為導通，在中間節點N101與接地電位之間(經由電流源CS4)形成放電路徑。例如放電電路DIS121可以按照輸入信號IN從L位準變化為H位準之時序將電晶體Tr101設為導通而在中間節點N101與接地電位之間形成放電路徑。藉此，可以使中間節點N101之電荷適當地放電。  　　如此般，第3實施形態中，在半導體裝置101之差動放大電路120中，係與差動電路DIFF2並聯設置有可以形成來自中間節點N101之放電路徑的電路DIS121。藉此，半導體裝置101中，可以使差動放大電路120能夠適當地動作的電源電壓VCCQ之範圍廣域化。  　　又，第3實施形態之考量方式為，作為適用與差動放大電路20(參照圖1)對應的差動放大電路(例如圖3所示差動放大電路120)之取代，而適用與差動放大電路10(參照圖1)對應的差動放大電路亦可。或者，第3實施形態之考量方式為，除了適用與差動放大電路20(參照圖1)對應的差動放大電路以外，亦可以適用與差動放大電路10(參照圖1)對應的差動放大電路。    (第4實施形態)  　　接著，說明第4實施形態的半導體裝置。以下，以和第1實施形態~第3實施形態不同的部分為中心進行說明。  　　差動放大電路中設置有2個電晶體之閘極與汲極被交叉耦合連接的電路(交叉耦合電路)。藉由交叉耦合電路可以抑制差動電路及負載電路之中間節點之電位變動之振幅。  　　但是，該構成中，若在差動放大電路中的差動電路及負載電路之中間節點發生電荷滯留時，該電荷滯留有可能造成輸出信號之工作比劣化。亦即，該情況下，期待著即使在低的電源電壓情況下亦能夠動作而加以改良，實現差動放大電路能夠適當動作的電源電壓之範圍之廣域化。  　　於此，第4實施形態中，在半導體裝置之差動放大電路中，藉由設置可以形成來自差動電路與負載電路之中間節點的放電路徑的電路，來實現差動放大電路能夠適當動作的電源電壓之範圍之廣域化。  　　具體而言，半導體裝置201可以是圖4所示構成。圖4係表示第4實施形態的半導體裝置201之構成之電路圖。  　　半導體裝置201具有差動放大電路210、差動放大電路220、位準移位器250、及輸出電路230。差動放大電路210及差動放大電路220係在位準移位器250之輸入側相互並列配置。位準移位器250配設於差動放大電路210及差動放大電路220與輸出電路230之間。  　　差動放大電路210，係以構成差動對的一對電晶體Tr1、Tr2分別接受輸入信號IN與參照信號VREF，使用電源電壓VCCQ對輸入信號IN與參照信號VREF之差值進行放大而生成差值信號。  　　差動放大電路220，係以構成差動對的一對電晶體Tr9、Tr10分別接受輸入信號IN與參照信號VREF，使用電源電壓VCCQ對輸入信號IN與參照信號VREF之差值進行放大而生成差值信號。  　　位準移位器250，係從差動放大電路210及差動放大電路220接受差值信號，使用電源電壓VCCQ及電源電壓VDDC使差值信號之位準移位並轉送至輸出電路230。電源電壓VDDC係和電源電壓VCCQ不同位準之電源電壓(例如比電源電壓VCCQ低位準的電源電壓)。輸出電路230，係使用電源電壓VDDC生成與轉送的差值信號對應的輸出信號OUT並輸出。  　　差動放大電路210具有差動電路DIFF1、負載電路LD201、放電電路DIS111、輔助電路AS211、輔助電路AS212、轉送電路TR11。差動電路DIFF1，係在負載電路LD201與電源電位VCCQ之間，與放電電路DIS111並列配置。放電電路DIS111，係在負載電路LD201與電源電位VCCQ之間，與差動電路DIFF1並列配置。負載電路LD201配設於差動電路DIFF1與接地電位之間。負載電路LD201係由2個電晶體之閘極與汲極被交叉耦合連接的電路(交叉耦合電路)構成。  　　轉送電路TR11具有電晶體Tr18。電晶體Tr18可以由NMOS電晶體構成。電晶體Tr18之閘極透過偏壓線NP連接於輔助電路AS211。電晶體Tr18之汲極連接於位準移位器250，源極連接於接地電位。  　　差動電路DIFF1具有電晶體Tr1、電晶體Tr2、及電流源CS1。電晶體Tr1與電晶體Tr2構成差動對。電晶體Tr1與電晶體Tr2分別可以由PMOS電晶體構成。電晶體Tr1係以閘極接受輸入信號IN，且汲極電連接於節點N103，源極電連接於電流源CS1之一端。電晶體Tr2係以閘極接受參照信號VREF，且汲極電連接於節點N104，源極電連接於電流源CS1之一端。電流源CS1之另一端電連接於電源電位VCCQ。  　　負載電路LD201具有電晶體Tr21及電晶體Tr22。電晶體Tr21及電晶體Tr22之閘極與汲極被交叉耦合連接。電晶體Tr21及電晶體Tr22分別可以由NMOS電晶體構成。電晶體Tr21之閘極連接於電晶體Tr22之閘極及汲極，且汲極電連接於節點N103，源極連接於接地電位。電晶體Tr22之閘極連接於汲極及電晶體Tr21之閘極，且汲極電連接於節點N104，源極連接於接地電位。  　　輔助電路AS211具有電晶體Tr3。電晶體Tr3可以由NMOS電晶體構成。電晶體Tr3配設於電晶體Tr1與接地電位之間。電晶體Tr3串聯連接於電晶體Tr1。電晶體Tr3，係被二極體連接，且和電晶體Tr18形成電流鏡電路。電晶體Tr3之閘極連接於偏壓線NP及電晶體Tr3之汲極。電晶體Tr3之汲極連接於節點N103。藉此，則相對於電晶體Tr3之汲極電流(亦即，於節點N103流通的電流)，在電晶體Tr18之汲極側出現和電晶體Tr3之尺寸與電晶體Tr18之尺寸之比決定的鏡比所對應的汲極電流。  　　輔助電路AS212具有電晶體Tr4。電晶體Tr4可以由NMOS電晶體構成。電晶體Tr4配設於電晶體Tr2與接地電位之間。電晶體Tr4係與電晶體Tr2串聯連接。電晶體Tr4之閘極連接於汲極。電晶體Tr3之汲極連接於節點N104。  　　放電電路DIS111具有電晶體Tr103、電晶體Tr104、及電流源CS1。電晶體Tr103及電晶體Tr104構成差動對。電晶體Tr103及電晶體Tr104分別可以由PMOS電晶體構成。電晶體Tr103，係以閘極接受放電用之參照信號VREF_L，且汲極電連接於節點N104，源極電連接於電流源CS1之一端。電晶體Tr104，係以閘極接受放電用之參照信號VREF_L，且汲極電連接於節點N103，源極電連接於電流源CS1之一端。電流源CS1之另一端電連接於電源電位VCCQ。電流源CS1係由差動電路DIFF1與放電電路DIS111共有。  　　放電用之參照信號VREF_L之位準可以設定成為比參照信號VREF之位準低。例如VREF≒VCCQ×1/2之情況下，放電用之參照信號VREF_L之位準可以設定成為滿足以下之公式3、4。  　　VREF_L=VREF-ΔV2 ･･･公式3  　　0＜ΔV2＜VCCQ×1/2 ･･･公式4  　　公式3、4中的ΔV2可以是和公式1、2中的ΔV1均等的值，亦可以是不同的值。  　　亦即，放電電路DIS111，係包含以閘極接受比參照信號VREF低的參照信號VREF_L之電晶體Tr103，與參照信號VREF_L之位準對應地，進行差動放大電路210中的輸出側之中間節點N103之電荷之放電。藉此，在電源電壓VCCQ之位準小時，與其對應地即使在輸入信號IN為小振幅化時，亦可以按照應使中間節點N103放電之時序將電晶體Tr103設為導通，而在中間節點N103與電源電位VCCQ之間(經由電流源CS1)可以形成放電路徑。例如放電電路DIS111，可以按照輸入信號IN從H位準變化為L位準之時序將電晶體Tr103設為導通而在中間節點N103與電源電位VCCQ之間形成放電路徑。藉此，可以使中間節點N103之電荷適當地放電。  　　差動放大電路220具有差動電路DIFF2、負載電路LD202、放電電路DIS121、輔助電路AS221、輔助電路AS222、轉送電路TR21。差動電路DIFF2，係在負載電路LD202與接地電位之間，與放電電路DIS121並列配置。放電電路DIS121，係在負載電路LD202與接地電位之間，與差動電路DIFF2並列配置。負載電路LD202配設於差動電路DIFF2與電源電位VCCQ之間。負載電路LD202，係由2個電晶體之閘極與汲極被交叉耦合連接的電路(負載電路LD202)構成。  　　轉送電路TR21具有電晶體Tr24。電晶體Tr24可以由PMOS電晶體構成。電晶體Tr24之閘極透過偏壓線NN連接於輔助電路AS221。電晶體Tr24之汲極連接於位準移位器250，源極連接於電源電位VCCQ。  　　差動電路DIFF2具有電晶體Tr9、電晶體Tr10、及電流源CS4。電晶體Tr9及電晶體Tr10構成差動對。電晶體Tr9及電晶體Tr10分別可以由NMOS電晶體構成。電晶體Tr9係以閘極接受輸入信號IN，且汲極電連接於節點N102，源極電連接於電流源CS4之一端。電晶體Tr10係以閘極接受參照信號VREF，且汲極電連接於節點N101，源極電連接於電流源CS4之一端。電流源CS4之另一端係電連接於接地電位。  　　負載電路LD202具有電晶體Tr21及電晶體Tr22。電晶體Tr21及電晶體Tr22為閘極與汲極被交叉耦合連接。電晶體Tr21及電晶體Tr22分別可以由PMOS電晶體構成。電晶體Tr21，其之閘極連接於電晶體Tr22之閘極及汲極，且汲極電連接於節點N102，源極電連接於電源電位VCCQ。電晶體Tr22，其之閘極連接於汲極及電晶體Tr21之閘極，且汲極電連接於節點N101，源極電連接於電源電位VCCQ。  　　輔助電路AS221具有電晶體Tr11。電晶體Tr11可以由PMOS電晶體構成。電晶體Tr11配設於電晶體Tr9與電源電位VCCQ之間。電晶體Tr11係與電晶體Tr9串聯連接。電晶體Tr11，係被二極體連接且和電晶體Tr24形成電流鏡電路。電晶體Tr11之閘極連接於偏壓線NN與電晶體Tr11之汲極。電晶體Tr11之汲極連接於節點N101。藉此，相對於電晶體Tr11之汲極電流(亦即，在節點N101流通的電流)，在電晶體Tr24之汲極側出現電晶體Tr11之尺寸與電晶體Tr24之尺寸之比決定的鏡比所對應的汲極電流。  　　輔助電路AS222具有電晶體Tr12。電晶體Tr12可以由PMOS電晶體構成。電晶體Tr12配設於電晶體Tr10與電源電位VCCQ之間。電晶體Tr12係與電晶體Tr10串聯連接。電晶體Tr12之閘極連接於汲極。電晶體Tr11之汲極連接於節點N101。  　　放電電路DIS121具有電晶體Tr101、電晶體Tr102、及電流源CS4。電晶體Tr101及電晶體Tr102構成差動對。電晶體Tr101及電晶體Tr102分別可以由NMOS電晶體構成。電晶體Tr101，係以閘極接受放電用之參照信號VREF_H，且汲極電連接於節點N101，源極電連接於電流源CS4之一端。電晶體Tr102，係以閘極接受放電用之參照信號VREF_H，且汲極電連接於節點N102，源極電連接於電流源CS4之一端。電流源CS4之另一端係電連接於接地電位。電流源CS4係由差動電路DIFF2及放電電路DIS121共有。  　　放電用之參照信號VREF_H之位準可以設定成為比參照信號VREF之位準高。例如VREF≒VCCQ×1/2之情況下，放電用之參照信號VREF_H之位準可以設定成為滿足公式1、2。  　　亦即，放電電路DIS121，係包含以閘極接受比參照信號VREF高的參照信號VREF_H之電晶體Tr101，與參照信號VREF_H之位準對應地進行差動放大電路220中的輸出側之中間節點N101之電荷之放電。藉此，在電源電壓VCCQ之位準小時，與其對應地即使在輸入信號IN為小振幅化時，亦可以按照應使中間節點N101放電之時序將電晶體Tr101設為導通，在中間節點N101與接地電位之間(經由電流源CS4)可以形成放電路徑。例如放電電路DIS121，可以按照輸入信號IN從H位準變化為L位準之時序將電晶體Tr101設為導通而在中間節點N101與接地電位之間形成放電路徑。藉此，可以使中間節點N101之電荷適當地放電。  　　又，位準移位器250具有複數個反相器IV5、IV6、IV7、IV8。反相器IV5之輸入節點連接於節點N231，輸出節點連接於反相器IV6。反相器IV6之輸入節點連接於反相器IV5，輸出節點連接於輸出電路230。反相器IV7之輸入節點連接於節點N232，輸出節點連接於反相器IV8。反相器IV8之輸入節點連接於反相器IV7，輸出節點連接於輸出電路230。反相器IV7係使用電源電壓VCCQ動作，反相器IV5、IV6，IV8係使用電源電壓VDDC動作。藉由該構成，使差值信號VO10與差值信號VO20之位準分別移位並轉送至輸出電路30。  　　又，輸出電路230，係由輸出電路30(參照圖1)省略反相器IV3、IV4而構成。藉由該構成，輸出電路230可以對應於差值信號VO10與差值信號VO20而生成輸出信號OUT並輸出。  　　如此般，第4實施形態中，在半導體裝置201之差動放大電路210、220中，係與差動電路DIFF1、DIFF2並列設置有可以形成來自中間節點N101、N103之放電路徑的電路DIS111、DIS121。藉此，半導體裝置201中，可以實現差動放大電路210、220能夠適當地動作的電源電壓VCCQ之範圍之廣域化。  　　又，放電用之參照信號VREF_L、VREF_H兼作為差值信號生成用之參照信號使用亦可。該情況下，半導體裝置201i可以是圖5所示構成。圖5係表示第4實施形態之變形例的半導體裝置201i之構成之電路圖。於半導體裝置201i，作為差動放大電路210、220(參照圖4)之取代而具有差動放大電路210i、220i。  　　差動放大電路210i具有差值電路DIFF1i。差值電路DIFF1i，係省略電晶體Tr2(參照圖4)，另具有電晶體Tr104。電晶體Tr104係由差動放大電路210i與放電電路DIS111共有。  　　亦即，差動放大電路210i，係以構成差動對的一對電晶體Tr1、Tr104分別接受輸入信號IN與參照信號VREF_L，使用電源電壓VCCQ對輸入信號IN與參照信號VREF_L之差值進行放大而生成差值信號。  　　差動放大電路220i具有差值電路DIFF2i。差值電路DIFF2i，係省略電晶體Tr10(參照圖4)，另具有電晶體Tr102。亦即，電晶體Tr102由差動放大電路220i與放電電路DIS121共有。  　　亦即，差動放大電路220i，係以構成差動對的一對電晶體Tr1、Tr102分別接受輸入信號IN與參照信號VREF_H，使用電源電壓VCCQ對輸入信號IN與參照信號VREF_H之差值進行放大而生成差值信號。  　　如此般，在差動放大電路210i、220i中的差值電路DIFF1i、DIFF2i與放電電路DIS111、DIS121共有電晶體Tr104、Tr102，藉此，可以簡化電路構成，可以低成本化。    (第5實施形態)  　　接著，說明第5實施形態的半導體裝置。以下，以和第1實施形態~第4實施形態不同的部分為中心進行說明。  　　圖4所示差動放大電路210、220中，基於交叉耦合電路(電晶體Tr21、22、27、28)之影響而使偏壓線NP、NN之電位之變化時序依賴於信號圖案而有可能發生不穩定之抖動。例如和信號圖案為L→L→L→H之情況下的L→H之變化時序比較，信號圖案為L→H→L→H之情況下的第2次之L→H之變化時序有延遲之之傾向。藉此，信號之有效時窗(Valid Window)會減少，信號在輸出端之內部電路中有可能無法適當地使用。亦即，期待著維持基於交叉耦合電路的高速化之效果，而且能夠抑制信號圖案依存性之延遲而實現高速化。  　　基於這樣的考量，第5實施形態的半導體裝置201j係如圖6所示構成。圖6係表示第5實施形態的半導體裝置201j之構成之電路圖。半導體裝置201j中作為差動放大電路210及差動放大電路220(參照圖4)之取代而具有差動放大電路210j及差動放大電路220j。  　　差動放大電路210j具有輔助電路AS211j、AS212j。輔助電路AS211j可以是和輔助電路AS11(參照圖1)同樣之構成。輔助電路AS212j，係由輔助電路AS12(參照圖1)省略電晶體Tr6、電晶體Tr7、電晶體Tr8、電晶體Tr17而構成。  　　輔助電路AS211j中，電晶體Tr3，除了本身為二極體連接以外，亦透過電晶體Tr19被二極體連接。藉此，電晶體Tr18之汲極電流相對於電晶體Tr3之汲極電流的鏡比，可以對應於電晶體Tr20以閘極接受到的輸入信號IN之位準而變化。結果，可以抑制基於偏壓線NP之電位之變化時序中的信號圖案而產生的延遲。  　　差動放大電路220j具有輔助電路AS221j、AS222j。輔助電路AS221j可以是和輔助電路AS21(參照圖1)同樣之構成。輔助電路AS222j係從輔助電路AS22(參照圖1)省略電晶體Tr14、電晶體Tr15、電晶體Tr16、電晶體Tr23而構成。  　　輔助電路AS221j中，電晶體Tr11，除了本身為二極體連接以外，亦透過電晶體Tr25被二極體連接。藉此，電晶體Tr24之汲極電流相對於電晶體Tr9之汲極電流的鏡比，可以對應於電晶體Tr26以閘極接受到的輸入信號IN之位準而變化。結果，可以抑制基於偏壓線NN之電位之變化時序中的信號圖案而產生的延遲。  　　如以上，第5實施形態中，於差動放大電路210j、220j設置有輔助電路AS211j、AS221j，藉由該輔助電路AS211j、AS221j可以與輸入信號對應來變化將差值信號轉送至輸出側時之鏡比。藉此，可以使差動放大電路210j、220j高速動作。  　　又，放電用之參照信號VREF_L、VREF_H兼作為差值信號生成用之參照信號使用亦可。該情況下，半導體裝置201k可以是圖7所示構成。圖7係表示第5實施形態之變形例的半導體裝置201k之構成之電路圖。於半導體裝置201k，作為差動放大電路210j、220j(參照圖6)之取代而具有差動放大電路210k、220k。  　　差動放大電路210k具有差值電路DIFF1k。差值電路DIFF1k，係省略電晶體Tr2(參照圖6)而另具有電晶體Tr104。電晶體Tr104由差動放大電路210k與放電電路DIS111共有。  　　亦即，差動放大電路210k，係以構成差動對的一對電晶體Tr1、Tr104分別接受輸入信號IN與參照信號VREF_L，使用電源電壓VCCQ對輸入信號IN與參照信號VREF_L之差值進行放大而生成差值信號。  　　差動放大電路220k具有差值電路DIFF2k。差值電路DIFF2k，係省略電晶體Tr10(參照圖6)而另具有電晶體Tr102。亦即，電晶體Tr102由差動放大電路220k與放電電路DIS121共有。  　　亦即，差動放大電路220k，係以構成差動對的一對電晶體Tr1、Tr102分別接受輸入信號IN與參照信號VREF_H，使用電源電壓VCCQ對輸入信號IN與參照信號VREF_H之差值進行放大而生成差值信號。  　　如此般，在差動放大電路210k、220k中的差值電路DIFF1k、DIFF2k與放電電路DIS111、DIS121共有電晶體Tr104、Tr102，因此可以簡化電路構成，可以低成本化。    (第6實施形態)  　　接著，說明第6實施形態的半導體裝置。以下，以和第1實施形態~第5實施形態不同的部分為中心進行說明。  　　差動放大電路中設置有輔助電路之情況下，在電源電壓變低時存在不容易動作之問題。例如在差動放大電路中的差動電路及負載電路之中間節點發生電荷滯留時，該電荷滯留有可能造成輸出信號之工作比劣化。亦即，該情況下，期待著即使在低的電源電壓中亦能夠動作而加以改良，實現差動放大電路能夠適當動作的電源電壓之範圍之廣域化。  　　於此，第6實施形態中，在半導體裝置之差動放大電路中，藉由設置可以形成來自差動電路與負載電路之中間節點的放電路徑的電路，來實現差動放大電路能夠適當動作的電源電壓之範圍之廣域化。  　　具體而言，半導體裝置301可以是圖8所示構成。圖8係表示第6實施形態的半導體裝置301之構成之電路圖。  　　半導體裝置301中，作為差動放大電路10及差動放大電路20(參照圖1)之取代，而具有差動放大電路310及差動放大電路320。  　　差動放大電路310係另具有放電電路DIS111。放電電路DIS111具有電晶體Tr103、電晶體Tr104、及電流源CS1。電晶體Tr103及電晶體Tr104構成差動對。電晶體Tr103及電晶體Tr104分別可以由PMOS電晶體構成。電晶體Tr103，係以閘極接受放電用之參照信號VREF_L，且汲極電連接於節點N104，源極電連接於電流源CS1之一端。電晶體Tr104，係以閘極接受放電用之參照信號VREF_L，且汲極電連接於節點N103，源極電連接於電流源CS1之一端。電流源CS1之另一端電連接於電源電位VCCQ。電流源CS1係由差動電路DIFF1與放電電路DIS111共有。  　　放電用之參照信號VREF_L之位準可以設定成為比參照信號VREF之位準低。例如VREF≒VCCQ×1/2之情況下，放電用之參照信號VREF_L之位準可以設定為滿足公式3、4。  　　亦即，放電電路DIS111，係包含以閘極接受比參照信號VREF低的參照信號VREF_L之電晶體Tr103，與參照信號VREF_L之位準對應地進行差動放大電路310中的輸出側之中間節點N103之電荷之放電。藉此，在電源電壓VCCQ之位準小時，與其對應地即使在輸入信號IN為小振幅化時，亦可以按照應使中間節點N103放電之時序將電晶體Tr103設為導通，在中間節點N103與電源電位VCCQ之間(經由電流源CS1)可以形成放電路徑。例如放電電路DIS111可以按照輸入信號IN從H位準變化為L位準之時序將電晶體Tr103設為導通而在中間節點N103與電源電位VCCQ之間形成放電路徑。藉此，可以使中間節點N103之電荷適當地放電。  　　差動放大電路320另具有放電電路DIS121。放電電路DIS121具有電晶體Tr101、電晶體Tr102、及電流源CS4。電晶體Tr101及電晶體Tr102構成差動對。電晶體Tr101及電晶體Tr102分別可以由NMOS電晶體構成。電晶體Tr101，係以閘極接受放電用之參照信號VREF_H，且汲極電連接於節點N101，源極電連接於電流源CS4之一端。電晶體Tr102，係以閘極接受放電用之參照信號VREF_H，且汲極電連接於節點N102，源極電連接於電流源CS4之一端。電流源CS4之另一端係電連接於接地電位。電流源CS4係由差動電路DIFF2及放電電路DIS121共有。  　　放電用之與參照信號VREF_H之位準可以設定成為比參照信號VREF之位準高。例如VREF≒VCCQ×1/2之情況下，放電用之參照信號VREF_H之位準可以設定成為滿足公式1、2。  　　亦即，放電電路DIS121，係包含以閘極接受比參照信號VREF高的參照信號VREF_H之電晶體Tr101，與參照信號VREF_H之位準對應地進行差動放大電路320中的輸出側之中間節點N101之電荷之放電。藉此，在電源電壓VCCQ之位準小時，與其對應地即使在輸入信號IN為小振幅化時，亦可以按照應使中間節點N101放電之時序將電晶體Tr101設為導通，在中間節點N101與接地電位之間(經由電流源CS4)可以形成放電路徑。例如放電電路DIS121，可以按照輸入信號IN從H位準變化為L位準之時序將電晶體Tr101設為導通而在中間節點N101與接地電位之間形成放電路徑。藉此，可以使中間節點N101之電荷適當地放電。  　　如此般，第6實施形態中，於半導體裝置301之差動放大電路310、320中，係與差動電路DIFF1、DIFF2並列地設置有可以形成來自中間節點N101、N103之放電路徑的電路DIS111、DIS121。藉此，半導體裝置301中，可以實現差動放大電路310、320能夠適當地動作的電源電壓VCCQ之範圍之廣域化。  　　接著，使用圖9說明第1實施形態~第6實施形態及彼等之變形例的半導體裝置適用的記憶體系統1000。圖9係表示第1實施形態~第6實施形態及彼等之變形例的半導體裝置適用的記憶體系統1000之構成之圖。  　　記憶體系統1000，係可以連接於主機2000，作為主機2000之外部記憶媒體而發揮功能。主機2000例如為個人電腦，記憶體系統1000例如為SSD。記憶體系統1000具有控制器1100、半導體記憶體1200、及電源電路1300。控制器1100係作為硬體之電路，具有主機介面電路(主機I/F)1110、信號處理電路1120、及記憶體介面電路(記憶體I/F)1130。電源電路1300係生成複數種類之電源電壓(例如電源電壓VCCQ、VDDC等)供給至記憶體系統1000中的各部。  　　例如半導體記憶體1200具有作為接收器的半導體裝置1b。半導體裝置1a可以適用第1實施形態~第6實施形態及彼等之變形例的半導體裝置之任一。記憶體I/F1130係從信號處理電路1120接受規定之信號並傳送至半導體裝置1b。半導體裝置1b係使用從電源電路1300接受到的電源電路1300(例如電源電壓VCCQ、VDDC等)而動作，接收從記憶體I/F1130轉送來的信號。半導體裝置1b係將接收到的信號供給至半導體記憶體1200。  　　這樣的信號例如可以是對半導體記憶體1200之寫入資料、參照電位、晶片選擇信號(CE)、指令閂鎖器致能信號(CLE)、位址閂鎖器致能信號(ALE)、寫入致能信號(WE)、寫入保護信號(WP)等  　　記憶體I/F1130具有作為接收器的半導體裝置1a。半導體裝置1a可以適用第1實施形態~第6實施形態及彼等之變形例的半導體裝置之任一。半導體記憶體1200係將規定之信號傳送至半導體裝置1a。半導體裝置1a係使用從電源電路1300接受到的電源電路1300(例如電源電壓VCCQ、VDDC等)進行動作，接收從半導體記憶體1200轉送來的信號。半導體裝置1a係將接收的信號供給至信號處理電路112。  　　這樣的信號例如可以是來自半導體記憶體1200之讀出資料、準備/忙碌信號(R/B)等。  　　以上，說明本發明之幾個實施形態，但彼等之實施形態僅為例示者，並非用來限定發明之範圍。彼等新穎的實施形態可以藉由其他各樣的形態實施，在不脫離本發明要旨之範圍內可以進行各種省略、替換、變更變更。彼等實施形態或其變形亦包含於發明之範圍或要旨，並且包含於申請專利範圍記載的發明和其均等之範圍內。
1,1i,101,201,201i,201j,201k,301:半導體裝置 10,20,10i,20i,120,210,220,210i,220i,210j,220j,210k,220k,310,320:差動放大電路 1000:記憶體系統
[圖1]係表示第1實施形態的半導體裝置之構成之電路圖。  　　[圖2]係表示第2實施形態的半導體裝置之構成之電路圖。  　　[圖3]係表示第3實施形態的半導體裝置之構成之電路圖。  　　[圖4]係表示第4實施形態的半導體裝置之構成之電路圖。  　　[圖5]係表示第4實施形態之變形例的半導體裝置之構成之電路圖。  　　[圖6]係表示第5實施形態的半導體裝置之構成之電路圖。  　　[圖7]係表示第5實施形態之變形例的半導體裝置之構成之電路圖。  　　[圖8]係表示第6實施形態的半導體裝置之構成之電路圖。  　　[圖9]係表示第1實施形態~第6實施形態及彼等變形例的半導體裝置可以適用的記憶體系統之構成之電路圖。
1:半導體裝置
10,20:差動放大電路
IN:輸入信號
OUT:輸出信號
30:輸出電路
40:位準移位器
Tr1~Tr28:電晶體
VREF:參照信號
VCCQ:電源電壓
CS1~CS6:電流源
DIFF1:差動電路
LD1,LD2:負載電路
AS11,AS12,AS21,AS22:輔助電路
TR11,TR12,TR21,TR22:轉送電路
VREFBN:偏壓線
INBN:偏壓線
N11,N12,N21,N22,N31,N32:節點
DIS11,DIS12,DIS21,DIS22:放電電路
VDDC:電源電壓
VBN:規定之偏壓
VBP:規定之偏壓
IV1,IV2,IV3,IV4:反相器
Nout:輸出節點
C1,C2:電容元件
VREFB4:偏壓線
VREFB:偏壓線
INB:偏壓線
DIFF2:差動電路

Claims (17)

  1. 一種半導體裝置，係包含：第1差動放大電路，包括：第1電晶體，係配置以上述第1電晶體之閘極接受第1輸入信號；第2電晶體，係並聯連接於上述第1電晶體之源極與汲極間，且配置以上述第2電晶體之閘極接受第1參照信號；及第3電晶體，係和上述第2電晶體形成差動對，配置以上述第3電晶體之閘極接受上述第1參照信號；第4電晶體，係並聯連接於上述第3電晶體之源極與汲極間，且配置以上述第4電晶體之閘極接受第2參照信號，上述第2參照信號低於上述第1參照信號；第5電晶體，係具有連接於電源電壓之源極和在第1節點連接於上述第1電晶體和上述第2電晶體之上述汲極之汲極；及第6電晶體，具有連接於上述電源電壓之源極和在第2節點連接於上述第3電晶體之上述汲極、上述第4電晶體之汲極和上述第5電晶體之閘極之汲極。
  2. 如請求項1之半導體裝置，另包含：第2差動放大電路，係和上述第1差動放大電路形成差動對，包括：第5電晶體，係配置以上述第5電晶體之閘極接受第2輸入信號； 第6電晶體，係並聯連接於上述第5電晶體之源極與汲極間，且配置以上述第6電晶體之閘極接受第3參照信號；及第7電晶體，係和上述第6電晶體形成差動對，且配置以上述第7電晶體之閘極接受上述第3參照信號。
  3. 如請求項2之半導體裝置，其中上述第2差動放大電路另包括：第8電晶體，係並聯連接於上述第7電晶體之源極與汲極間，且配置以上述第8電晶體之閘極接受上述第2參照信號。
  4. 如請求項2之半導體裝置，其中，上述第1差動放大電路另包括：第9電晶體，係與上述第2電晶體串聯連接；第10電晶體，係配設於上述第1差動放大電路之輸出側上，配置和上述第9電晶體成為第1電流鏡電路；第11電晶體，係與上述第9電晶體並聯連接，配置和上述第10電晶體成為第2電流鏡電路；第1放電電路，係連接於上述第11電晶體之源極；及上述第2差動放大電路另包括：第13電晶體，係與上述第6電晶體串聯連接；第14電晶體，係配設於上述第2差動放大電路之輸出側上，和上述第13電晶體形成第3電流鏡電路；第15電晶體，係與上述第13電晶體並聯連接，和上述第14電晶體形成第4電流鏡電路；及 第2放電電路，係連接於上述第15電晶體之源極。
  5. 如請求項1之半導體裝置，其中，上述半導體裝置係配置為半導體記憶體或被配置以接收信號之記憶體介面中的至少一個的接收器。
  6. 如請求項4之半導體裝置，其中，上述第1放電電路係配置在連接在上述第11電晶體和上述第1放電電路間的中間節點放電電荷。
  7. 如請求項4之半導體裝置，其中，上述第2放電電路係配置在連接在上述第15電晶體和上述第2放電電路間的中間節點放電電荷。
  8. 如請求項1之半導體裝置，其中，上述第2電晶體和上述第三電晶體至少形成放電電路的一部分，上述放電電路係配置藉由在上述第1輸入信號從第1位準轉換到第2位準的定時中導通上述第2電晶體來放電在上述第1節點上的電荷到地。
  9. 如請求項8之半導體裝置，其中，上述第1電晶體和上述第四電晶體至少形成與上述放電電路並聯的差動電路的一部分。
  10. 如請求項1之半導體裝置，其中，第1參照電壓、第2參照電壓和上述電源電壓滿足以下條件：上述第2參照電壓
    Figure 110106981-A0305-02-0045-1
    ½×上述電源電壓；及上述第1參照電壓=上述第2參照電壓+△V，其中，0<△V<½×上述電源電壓。
  11. 一種記憶體控制器，係包含：主機介面電路，係配置從主機接收命令；處理電路，係配置控制上述控制器；及記憶體介面電路，係配置為傳送上述命令到半導體記憶體且從上述半導體記憶體接收資料，其中上述記憶體介面包括：第1電晶體，係配置以上述第1電晶體之閘極接受第1輸入信號；第2電晶體，係並聯連接於上述第1電晶體之源極與汲極間，且配置以上述第2電晶體之閘極接受第1參照信號；第3電晶體，係和上述第2電晶體形成差動對，配置以上述第3電晶體之閘極接受上述第1參照信號；第4電晶體，係並聯連接於上述第3電晶體之源極與汲極間，且配置以上述第4電晶體之閘極接受第2參照信號，上述第2參照信號低於上述第1參照信號；第5電晶體，係具有連接於電源電壓之源極和在第1節點連接於上述第1電晶體和上述第2電晶體之上述汲極之汲極；及第6電晶體，具有連接於上述電源電壓之源極和在第2節點連接於上述第3電晶體之上述汲極、上述第4電晶體之汲極和上述第5電晶體之閘極之汲極。
  12. 如請求項11之記憶體控制器，其中，上述第2電晶體和上述第三電晶體至少形成放電電路的一部 分，上述放電電路係配置藉由在上述第1輸入信號從第1位準轉換到第2位準的定時中導通上述第2電晶體來放電在上述第1節點上的電荷到地。
  13. 如請求項12之記憶體控制器，其中，上述第1電晶體和上述第四電晶體至少形成與上述放電電路並聯的差動電路的一部分。
  14. 如請求項11之記憶體控制器，其中，第1參照電壓、第2參照電壓和上述電源電壓滿足以下條件：上述第2參照電壓
    Figure 110106981-A0305-02-0047-2
    ½×上述電源電壓；及上述第1參照電壓=上述第2參照電壓+△V，其中，0<△V<½×上述電源電壓。
  15. 一種記憶體系統，係包含：控制器；及連接到上述控制器之半導體記憶體，其中上述控制器包括：主機介面電路，係配置從主機接收命令；處理電路，係配置控制上述控制器；及記憶體介面電路，係配置為傳送上述命令到半導體記憶體且從上述半導體記憶體接收資料，其中上述記憶體介面包括：第1電晶體，係配置以上述第1電晶體之閘極接受第1輸入信號；第2電晶體，係並聯連接於上述第1電晶體之源極與汲極間，且配置以上述第2電晶體之閘極接受第1參 照信號；第3電晶體，係和上述第2電晶體形成差動對，配置以上述第3電晶體之閘極接受上述第1參照信號；第4電晶體，係並聯連接於上述第3電晶體之源極與汲極間，且配置以上述第4電晶體之閘極接受第2參照信號，上述第2參照信號低於上述第1參照信號；第5電晶體，係具有連接於電源電壓之源極和在第1節點連接於上述第1電晶體和上述第2電晶體之上述汲極之汲極；及第6電晶體，具有連接於上述電源電壓之源極和在第2節點連接於上述第3電晶體之上述汲極、上述第4電晶體之汲極和上述第5電晶體之閘極之汲極。
  16. 如請求項15之記憶體控制器，其中，上述第2電晶體和上述第三電晶體至少形成放電電路的一部分，上述放電電路係配置藉由在上述第1輸入信號從第1位準轉換到第2位準的定時中導通上述第2電晶體來放電在上述第1節點上的電荷到地。
  17. 如請求項16之記憶體控制器，其中，上述第1電晶體和上述第四電晶體至少形成與上述放電電路並聯的差動電路的一部分。
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