KR100365942B1 - 데이타출력버퍼 - Google Patents

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KR100365942B1
KR100365942B1 KR10-1998-0045569A KR19980045569A KR100365942B1 KR 100365942 B1 KR100365942 B1 KR 100365942B1 KR 19980045569 A KR19980045569 A KR 19980045569A KR 100365942 B1 KR100365942 B1 KR 100365942B1
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Abstract

본 발명은 데이타 출력버퍼에 관한 것으로, 특히 메모리소자 내부에서 처리된 데이타를 완충하여 상기 데이타가 외부의 주변회로를 구동하기에 충분한 전압레벨을 갖도록 하는 버퍼링수단과, 리드동작의 시작을 제어하는 인에이블신호에 따라 입력 데이타신호와 기준전위 신호를 비교하여 상기 버퍼링수단내 풀-다운 트랜지스터의 기판 바이어스전압의 가변여부를 제어하는 제어수단과, 상기 제어수단의 출력신호를 입력받아 그 신호값에 따라 일정전위차를 갖는 제1 및 제2 네거티브전압을 선택적으로 인가받아 상기 풀-다운 트랜지스터의 기판 바이어스전압으로 공급하는 기판 바이어스전압 공급수단을 구비하므로써, 출력단 신호의 링잉을 감소시켜 회로동작을 안정화시킨 데이타 출력버퍼에 관한 것이다.

Description

데이타 출력버퍼
본 발명은 데이타 출력버퍼에 관한 것으로, 보다 상세하게는 출력단 신호의 링잉을 줄여 회로동작을 안정화시킨 데이타 출력버퍼에 관한 것이다.
일반적으로, 데이타 출력버퍼는 반도체 집적회로에서 내부적으로 처리된 데이타를 완충 또는 증폭하여 상기 데이타가 외부의 주변회로를 구동하기에 충분한 전압레벨을 갖도록 하는 장치이다.
그래서, 데이타의 제1 논리가 전원전압(Vcc)을 갖도록 증폭하는 풀-업 (Pull-up) 드라이버단과, 데이타의 제2 논리가 접지전압(Vss)을 갖도록 증폭하는 풀-다운(Pull-down) 드라이버단을 구비하는 것을 특징으로 하며, 상기 풀-업 드라이버단은 NMOS 및 PMOS 트랜지스터로 구성하고, 풀-다운 드라이버단은 NMOS 트랜지스터로 구성하는 것이 일반적이다.
그런데, 상기 NMOS형 풀-업 드라이버단은 문턱전위(threshold voltage) 손실로 인해 출력라인상의 전압을 입력라인상의 전압보다 작게 제한하기 때문에, 입력라인에서 데이타의 제1 논리값을 전원전압(Vcc)보다 큰전압으로 승압시켜주는 별도의 회로를 요구하게 되는데, 상기 승압회로는 데이타 출력버퍼의 동작속도를 저하시킬뿐만 아니라, 대기모드시의 전류소모를 가중시키는 문제를 발생시킨다.
한편, 상기 PMOS형 풀-업 드라이버단은 별도의 승압회로를 필요로 하지 않기 때문에, 데이타 출력버퍼의 동작속도 저하 및 대기모드시의 전류소모를 방지할 수 있게된다.
이러한 이유로 인해, 풀-업 드라이버단은 PMOS트랜지스터를 사용하는 것이 일반적이다.
도 1 은 종래의 데이타 출력버퍼를 나타낸 회로 구성도로, 외부에서 인가되는 클럭신호의 제어를 받아 어드레스 변화에 따라 천이된 데이타신호(/data:동 도면의 경우, 실제 데이타신호(data)와 위상이 반대이기 때문에 그 보수신호로 나타냄)의 상보 전위값을 각각 1입력신호로 하며 DQ핀을 통해 입력되는 마스킹신호(dqm)가 인버터(I1)를 통해 반전된 신호를 각각 2입력신호로 하는 제1 및 제2 낸드 게이트(NAND1, NAND2)와, 상기 제1 낸드 게이트(NAND1)의 출력단에 직렬연결된 짝수개의 인버터(동 도면의 경우, 간단히 2개의 인버터(I2, I3)로 도시함)와, 상기 제2 낸드 게이트(NAND2)의 출력단에 연결된 홀수개의 인버터(동 도면의 경우, 간단히 1개의 인버터(I4)로 도시함)와, 전원전압(Vcc)인가단과 출력단(out) 사이에 인덕터(L1)를 매개로 연결되며 그 게이트단이 상기 인버터(I3)의 출력단에 연결된 PMOS 트랜지스터(MP1)와, 접지단(Vss)과 상기 출력단(out) 사이에 인덕터(L2)를 매개로 연결되며 그 게이트단이 상기 인버터(I4)의 출력단에 연결된 NMOS 트랜지스터(MN1)로 구성된다.
여기서, 상기 PMOS 트랜지스터(MP1)는 풀-업 기능을 수행하게 되며, 상기 NMOS 트랜지스터(MN1)는 풀-다운 기능을 수행하게 된다.
또한, 상기 인덕터(L1, L2)는 출력단에서 발생되는 링잉(ringing)현상에 의한 바운싱 노이즈(bouncing noise)를 시뮬레이션하기 위해 전원전압(Vcc) 인가단과 접지단(Vss)에 각각 접속된 것이다.
상기 구성에 의해, 종래의 데이타 출력버퍼는 상기 마스킹신호(dqm)가 '하이'레벨로 인가될 경우, 인버터(I1)을 거쳐 '로우'레벨로 반전된 신호가 상기 제1 및 제2 낸드 게이트(NAND1, NAND2)의 1입력신호로 입력되기 때문에 각각의 낸드 게이트(NAND1, NAND2)의 출력신호는 상기 데이타신호(data)의 전위레벨에 관계없이모두 '하이'레벨 신호가 된다.
그래서, 상기 '하이'레벨의 낸드 게이트(NAND1) 출력신호는 짝수개의 인버터(I2, I3)를 거쳐 소정의 시간 지연된 후 상기 PMOS트랜지스터(MP1)의 게이트단으로 전달된다.
그리고, 이와 동시에 하부의 낸드 게이트(NAND2)를 통해 출력되는 '하이'레벨의 신호는 홀수개(I4)의 인버터를 거쳐 '로우'레벨로 반전된 상태에서 상기 NMOS 트랜지스터(MN1)의 게이트단으로 전달된다.
이에 따라, 상기 PMOS 트랜지스터(MP1) 및 상기 NMOS 트랜지스터(MN1)는 모두 턴-오프되기 때문에 출력단(out)은 하이-임피던스(Hi-Z)상태가 된다.
또한, 상기 마스킹신호(dqm)가 '로우'레벨로 인가되는 상황에서는, 상기 두 낸드 게이트(NAND1, NAND2)의 출력신호가 상기 데이타신호(data)의 전위값에 따라 달라져, 결과적으로 상기 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)의 선택적인 풀-업 및 풀-다운동작에 의해 상기 데이타신호(data)의 반전신호를 출력단(out)에 출력하게 된다.
그런데, 상기 동작에 의해 3상태 신호(H, L, Hi-Z)를 출력하게 되는 종래의 데이타 출력버퍼는 도 6 의 시뮬레이션 결과도를 통해 알 수 있듯이, 입력이 직사각파에 가깝더라도 그 출력단 신호가 '하이'에서 '로우'레벨로 천이되는 시점에서 링잉(ringing)현상이 크게 발생하게 되어 (b)로 도시된 실선파형에서처럼 바운싱 노이즈(bouncing noise)가 커지는 문제점이 발생된다.
상기 바운싱 노이즈(bouncing noise)는 멀티-비트 디램에서 동시에 동작하는데이타 출력버퍼의 수가 증가할 경우 더욱 커지게 되며, 이에 따라 고속동작시 회로동작을 안정화시키지 못하게 되어 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 풀-다운 트랜지스터의 기판 바이어스전압을 가변시켜 공급해주므로써, 출력단에서 발생되는 링잉현상을 감소시켜 고속동작시 회로동작의 안정화를 실현한 데이타 출력버퍼를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 풀-업 및 풀-다운 트랜지스터를 구비한 데이타 출력버퍼에 있어서,
리드동작의 시작을 제어하는 인에이블신호에 따라 입력 데이타신호와 기준전위 신호를 비교하여 상기 풀-다운 트랜지스터의 기판 바이어스전압의 가변여부를 제어하는 제어신호를 발생시키는 제어수단과;
상기 제어신호에 응답하여 제1 네거티브전압과 상기 제1 네거티브전압보다 낮은 제2 네거티브전압을 선택적으로 인가받아 상기 풀-다운 트랜지스터의 기판 바이어스전압으로 공급하는 기판 바이어스전압 공급수단을 구비하게 된다.
도 1 은 종래의 데이타 출력버퍼를 나타낸 회로 구성도
도 2 는 본 발명에 따른 데이타 출력버퍼의 블럭 구성도
도 3 은 도 2 에 도시된 제어수단을 나타낸 회로도
도 4 는 도 2 에 도시된 기판 바이어스전압 공급수단을 나타낸 구성도
도 5 는 도 4 에 도시된 레벨 쉬프터의 상세 회로도
도 6 은 종래 및 본 발명에 따른 데이타 츨력버퍼의 동작특성을 나타낸 시뮬레이션 결과 비교도
<도면의 주요부분에 대한 부호의 설명>
1: 차동 증폭부 2: 반전부
10, 20: 레벨 쉬프터 100: 제어수단
200: 기판 바이어스전압 공급수단 300: 버퍼링수단
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명에 따른 데이타 출력버퍼의 블럭 구성도를 나타낸 것으로,메모리소자 내부에서 처리된 데이타를 완충하여 상기 데이타가 외부의 주변회로를 구동하기에 충분한 전압레벨을 갖도록 하기 위해, 풀-업 및 풀-다운 트랜지스터를 갖춘 버퍼링수단(300)과, 상기 버퍼링수단(300)의 동작시작을 제어하는 인에이블신호(pocnt: pipeline out count)에 따라 입력 데이타신호(Vin)와 기준전위 신호(Vref)를 비교하여 상기 풀-다운 트랜지스터(도시되지 않음)의 기판 바이어스전압(Vbb)의 가변여부를 제어하는 제어수단(100)과; 상기 제어수단(100)의 출력신호(ctrl)를 입력받아 그 신호값에 따라 제1 및 제2 네거티브전압(Vbb1, Vbb2)을 선택적으로 인가받아 상기 풀-다운 트랜지스터의 기판 바이어스전압(Vbb)으로 공급하는 기판 바이어스전압 공급수단(200)을 구비하여 구성된다.
상기 구성에 의해, 본 발명은 버퍼링 수단(300)내 풀-다운 트랜지스터의 기판 바이어스전압(Vbb)을 상황에 따라 가변시켜 인가해 줄 수 있게 된다.
즉, 데이타 출력버퍼를 사용하지 않을 경우에는 기판 바이어스전압(Vbb)으로 제1 네거티브전압(Vbb1)을 걸어주고, 데이타 출력버퍼를 사용할 경우에는 상기 제1 네거티브전압(Vbb1)보다 소정의 전위만큼 더 네거티브(-)한 제2 네거티브전압(Vbb2)으로 가변시켜 걸어주므로써, 결과적으로 상기 버퍼링수단(300)내 풀-다운 트랜지스터의 문턱전위를 증가시키게 되고, 이에 따라 풀-다운 능력을 절감시켜 출력단에서의 링잉(ringing)현상을 감소시키게 된다.
그결과, 출력단에서의 바운싱 노이즈(bouncing noise)는 감소되어 출력은 안정화되는 것이다.
이하, 본 발명을 이루는 상기 각 수단의 구성 및 동작에 대해 도면을 참조하며 자세히 살펴보기로 한다.
도 3 은 도 2 에 도시된 제어수단(100)을 나타낸 회로도로, 입력전압(Vin)과 기준전압(Vref≒Vdd/2)이 각각의 게이트단으로 인가되며 그 소오스단이 노드(N1)에 의해 공통연결된 NMOS 트랜지스터(MN1, MN2)와, 상기 노드(N1)와 접지(Vss)사이에 연결되며 리드동작의 시작을 제어하는 파이프라인 출력 카운터 제어신호(pocnt)가 게이트단으로 인가되는 NMOS 트랜지스터(MN3)와, 상기 NMOS 트랜지스터(MN1, MN2)의 드레인단이 접속된 노드(N2, N3)와 전원전압(Vcc) 인가단 사이에 각각 접속되며 그 게이트단이 상기 노드(N3)에 공통접속된 PMOS 트랜지스터(MP1, MP2)와, 상기 전원전압(Vcc) 인가단과 상기 노드(N2, N3) 사이에 각각 상기 PMOS 트랜지스터(MP1, MP2)와 병렬로 접속되며 각각의 게이트단으로는 상기 파이프라인 출력 카운터 제어신호(pocnt)가 인가되는 PMOS 트랜지스터(MP3, MP4)로 구성된다.
동 도면의 경우, 상기 노드(N2)를 통해 출력신호(ctrl)를 발생시킨다.
도 4 는 도 2 에 도시된 기판 바이어스전압 공급수단(200)을 나타낸 구성도로, 상기 제어수단(100)으로부터 발생된 출력신호(ctrl)의 전위레벨에 따라 출력전압의 논리레벨을 상호 반대로 조절하는 제1 및 제2 레벨 쉬프터(10, 20)와, 상기 제1 및 제2 레벨 쉬프터(10, 20)의 출력신호에 따라 선택적으로 스위칭되어 서로다른 네거티브전위값을 갖는 제1 및 제2 기판 바이어스전압(Vbb1, Vbb2)을 공급하는 제1 및 제2 스위칭소자를 구비한다.
동 도면의 경우, 상기 제1 및 제2 스위칭소자를 각각 NMOS트랜지스터(MN4, MN5)로 구현한다.
그리고, 도 5 는 도 4 에 도시된 레벨 쉬프터(10 과 20)의 상세 회로도를 나타낸 것으로, 상기 제어수단(100)으로부터 출력되는 신호(ctrl) 및 그 보수신호가 각각의 게이트단으로 인가되고 소오스단이 기판 바이어스전압(Vbb) 인가단에 공통연결된 NMOS 트랜지스터(MN6, MN7)와, 전원전압(Vcc) 인가단과 상기 NMOS 트랜지스터(MN6, MN7)의 드레인단(N4, N5) 사이에 연결되며 각각의 게이트단은 크로스 커플구조로 접속된 PMOS 트랜지스터(MP5, MP6)로 이루어진 전류-미러구조의 차동 증폭부(1)와; 상기 차동 증폭부(1)의 출력노드(N5) 전위가 각각의 게이트단에 인가되며 전원전압(Vcc)인가단과 기판 바이어스전압(Vbb) 인가단 사이에 직렬연결된 CMOS형 인버터(MP7과 MN8)로 이루어진 반전부(2)를 구비한다.
상기 구성은 제1 및 제2 레벨 쉬프터(10, 20)에 대하여 동일하게 적용되며, 단지 상기 기판 바이어스전압(Vbb) 인가단을 통해 인가되는 네거티브(-)전위레벨에서 Vbb1과 Vbb2로 차이가 있을 뿐이다.
이하, 상기 구성을 갖는 본 발명의 동작을 살펴보기로 한다.
우선, 리드동작의 시작을 제어하는 상기 파이프라인 출력 카운터 제어신호(pocnt)가 '로우'인 경우에는 데이타 출력버퍼가 사용되지 않는 경우를 나타내며, 이경우 게이트단으로 상기 '로우'레벨의 파이프라인 출력 카운터 제어신호(pocnt)가 인가되는 PMOS 트랜지스터(MP3, MP4)가 턴-온되어, 출력노드(N2)를 통해 출력되는 신호(ctrl)는 '하이'레벨 신호가 된다.
그러면, 상기 '하이'레벨의 신호(ctrl)는 도 5 에 도시된 구성을 갖는 제1 레벨 쉬프터(10)로는 정상입력되며, 동일 구성의 제2 레벨 쉬프터(20)로는 '로우'레벨로 반전되어 입력된다.
이 때, 상기 제1 레벨 쉬프터(10)는 일단 NMOS 트랜지스터(MN6)가 턴-온되면서 노드(N4)의 전위를 로우로 떨어뜨리고, 이에따라 PMOS 트랜지스터(MP6)를 턴-온시키면서 차동 증폭부(1)의 출력노드(N5)에 전원전압(Vcc)을 공급하게 된다. 그 결과, 상기 노드(N5)의 전위는 하이레벨이 되고, 이는 후단의 CMOS형 인버터(MP7과 MN8)로 이루어진 반전부(2)를 거쳐 출력단(out)으로 기판 바이어스전압(Vbb) 인가단을 통해 인가되는 소정의 네거티브(-)전압이 출력된다.
동 도면의 경우, 상기 네거티브(-)전압은 통상적으로 사용되는 -2V 내지 -3V의 기판 바이어스전압이 된다.
반대로, 상기 제어수단(100)의 '하이'레벨 출력신호(ctrl)가 인버터(I1)를 거쳐 '로우'레벨로 반전된 신호를 입력받는 제2 레벨 쉬프터(20)는 NMOS 트랜지스터(MN7)를 턴-온시켜 상기 차동 증폭부(1)의 출력노드(N5) 전위를 '로우'레벨로 떨어뜨리기 때문에, 후단의 반전부(2)를 거쳐 '하이'레벨 신호를 출력단(out)에 출력하게 된다.
그래서, 상기 제어수단(100)으로부터 출력되는 제어신호(ctrl)가 '하이'레벨 신호일 경우에는 상기 제1 레벨 쉬프터(10)에 연결된 스위칭소자(MN4)는 턴-오프되고 이와 동시에 상기 제2 레벨 쉬프터(20)에 연결된 스위칭소자(MN5)는 턴-온되어 버퍼링수단(300)내 풀-다운 트랜지스터의 기판 바이어스전압(Vbb)으로 상기 턴-온된 스위칭소자(MN5)를 거쳐 제1 네거티브전압(Vbb1)을 공급하게 된다.
다음으로, 상기 리드동작의 시작을 제어하는 파이프라인 출력 카운터 제어신호(pocnt)가 '하이'레벨 신호인 경우 즉, 데이타 출력버퍼가 사용되는 경우의 동작을 살펴보면, 도 3 에 도시된 제어수단(100)내 NMOS 트랜지스터(MN3)가 턴-온되면서 동작이 시작되며 상기 버퍼링수단(300)내 풀-다운 트랜지스터의 게이트전압이 되는 입력전압(Vin)의 전위레벨에 따라 최종 출력신호(ctrl)의 전위레벨이 달라진다.
예를들어, 상기 입력전압(Vin)이 기준전위(Vref)보다 낮은 전압일 경우에는 NMOS 트랜지스터(MN2)가 턴-온되면서 노드(N3)의 전위가 로우로 떨어지게 되어 PMOS트랜지스터(MP1)가 턴-온되어 출력신호(ctrl)는 상기 데이타 출력버퍼가 사용되지 않는 경우와 마찬가지로 '하이'레벨 신호가 출력된다.
그래서, 후단에 연결된 기판 바이어스전압 공급수단(200)은 상기 파이프라인 출력 카운터 제어신호(pocnt)가 '로우'인 경우와 마찬가지로 제2 레벨 쉬프터(20)에서 출력되는 '하이'레벨 신호에 의해 제2 스위칭소자인 NMOS 트렌지스터(MN5)가 턴-온되어 버퍼링수단(300)내 풀-다운 트랜지스터의 기판 바이어스전압(Vbb)로 제1 네거티브전압(Vbb1)을 공급하게 된다.
그런데, 상기 입력전압(Vin)이 기준전위(Vref)보다 높은 경우, 상기 입력전압(Vin)이 게이트단으로 인가되는 NMOS 트랜지스터(MN1)가 턴-온되어 제어수단(100)의 출력신호(ctrl)로는 '로우'레벨의 신호가 출력된다.
상기 '로우'레벨을 갖는 제어수단(100)의 출력신호(ctrl)는 도 4 에 도시된 기판 바이어스전압 공급수단(200)으로 입력되고, 도 5 에 도시된 구성을 갖는 제1 및 제2 레벨 쉬프터(10, 20)는 각각의 출력단으로 '하이'와 '로우'의 신호를 출력하게 된다.
그래서, 상기 '하이'레벨의 신호를 출력하는 제1 레벨 쉬프터(10)에 연결된 NMOS 트랜지스터(MN4)가 턴-온되어, 상기 제1 네거티브전압(Vbb1)보다 더 네거티브한 값을 갖는 제2 네거티브전압(Vbb2)을 공급받아 이를 버퍼링수단(300)내 풀-다운 트랜지스터의 기판 바이어스전압으로 공급해주게 되는 것이다.
상기 동작에 의해, 데이타 출력버퍼가 출력단으로 '로우'레벨 신호를 출력하는 경우에만 통상의 기판 바이어스전압(여기서는 -2V 내지 -3V의 전위값을 갖는 Vbb1을 의미함)보다 일정전위 더 네거티브한 값을 갖는 제2 네거티브전압(Vbb2)을 풀-다운 트랜지스터의 기판 바이어스전압으로 공급해주도록 제어하는 것이다.
그래서, 상기 풀-다운 트랜지스터의 문턱전위를 크게 만들어 풀-다운 기능을 절감시키므로써, 출력단에서의 링잉(ringing)현상을 줄일 수 있게 된다.
도 6 은 종래 및 본 발명에 따른 데이타 츨력버퍼의 동작특성을 나타낸 시뮬레이션 결과 비교도로, (a)에 도시된 실선은 데이타 출력버퍼로 입력되는 신호의 파형을 나타내며, (b)와 (c)에 도시된 두 점선은 각각 종래 및 본 발명에 따른 출력신호의 파형을 나타내며, (d)의 실선은 기판 바이어스전압을 Vbb1에서 더 네거티브한 Vbb2로 가변시켜 공급해주는 것을 나타낸다.
그래서, 출력신호가 '하이'에서 '로우'레벨로 천이될 경우 발생되는 링잉현상이 (d)에 도시된 바와 같이 기판 바이어스전압을 더 네거티브한 전위값(Vbb2)으로 가변시켜 공급해주므로써, (b)에 도시된 종래의 출력신호 파형에서보다 현저히 줄어들었음을 (c)에 도시된 신호파형을 통해 알 수 있다.
이상에서 설명한 바와같이 본 발명에 따른 데이타 출력버퍼에 의하면, 풀-다운 트랜지스터의 기판 바이어스전압을 가변적으로 공급해주어 그 문턱전위가 증가하도록 조절하므로써, 풀-다운 기능을 절감시켜 출력단에서의 링잉을 감소시킬 수 있는 매우 뛰어난 효과가 있다.
또한, 링잉현상을 억제시켜 출력단에서의 바운싱 노이즈를 줄일 수 있게 되어, 다중 데이타 출력버퍼를 사용하는 메모리의 고속동작시 안정된 동작을 구현할 수 있게 되는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 풀-업 및 풀-다운 트랜지스터를 구비한 데이타 출력버퍼에 있어서,
    리드동작의 시작을 제어하는 인에이블신호에 따라 입력 데이타신호와 기준전위 신호를 비교하여 상기 풀-다운 트랜지스터의 기판 바이어스전압의 가변여부를 제어하는 제어신호를 발생시키는 제어수단과;
    상기 제어신호에 응답하여 제1 네거티브전압과 상기 제1 네거티브전압보다 더 낮은 제2 네거티브전압을 선택적으로 인가받아 상기 데이터 출력버퍼 내의 상기 풀-다운 트랜지스터의 기판 바이어스전압으로 공급하는 기판 바이어스전압 공급수단을 구비하는 것을 특징으로 하는 데이타 출력버퍼.
  2. 제 1 항에 있어서,
    상기 제1 네거티브전압은 -2V 내지 -3V의 전압이며, 상기 제2 네거티브전압은 상기 제1 네거티브전압보다 일정전위 더 낮은 전압인 것을 특징으로 하는 데이타 출력버퍼.
  3. 제 1 항에 있어서,
    상기 제어수단은 입력전압과 기준전압이 각각의 게이트단으로 인가되며 그 소오스단이 공통연결된 제1 및 제2 NMOS 트랜지스터와, 상기 제1 및 제2 NMOS 트랜지스터의 공통 소오스단과 접지단 사이에 연결되며 리드동작의 시작을 제어하는 제어신호가 게이트단으로 인가되는 제3 NMOS 트랜지스터와, 상기 제1 및 제2 NMOS 트랜지스터의 드레인단과 전원전압 인가단 사이에 각각 접속되며 그 게이트단이 상기 제2 NMOS 트랜지스터의 드레인단에 공통접속된 제1 및 제2 PMOS 트랜지스터와, 상기 전원전압 인가단과 상기 제1 및 제2 NMOS 트랜지스터의 드레인단 사이에 각각 상기 제1 및 제2 PMOS 트랜지스터와 병렬로 접속되며 각각의 게이트단으로는 상기 제어신호가 인가되는 제3 및 제4 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 데이타 출력버퍼.
  4. 제 1 항에 있어서,
    상기 기판 바이어스전압 공급수단은, 상기 제어신호에 따라 자체 출력전압의 논리레벨을 상호 반대로 조절하는 제1 및 제2 레벨 쉬프터와, 상기 제1 및 제2 레벨 쉬프터의 출력신호에 따라 선택적으로 스위칭되어 상기 제1 및 제2 네거티브전압을 공급하는 제1 및 제2 스위칭소자를 구비하는 것을 특징으로 하는 데이타 출력버퍼.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 레벨 쉬프터는 각각 상기 제어수단의 출력신호 및 그 보수신호를 입력받아 두 신호를 차동증폭하는 전류-미러구조의 차동 증폭부와, 상기 차동 증폭부의 출력신호를 입력받아 이를 반전시키는 반전부를 구비하는 것을 특징으로 하는 데이타 출력버퍼.
  6. 제 4 항에 있어서,
    상기 제1 및 제2 스위칭소자는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 데이타 출력버퍼.
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