TWI791184B - 半導體積體電路 - Google Patents

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TWI791184B
TWI791184B TW110101970A TW110101970A TWI791184B TW I791184 B TWI791184 B TW I791184B TW 110101970 A TW110101970 A TW 110101970A TW 110101970 A TW110101970 A TW 110101970A TW I791184 B TWI791184 B TW I791184B
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Abstract

本發明之一實施形態提供一種可將資料信號自輸入電路恰當地傳送至後段電路之半導體積體電路及半導體記憶裝置。
根據一實施形態，提供一種具有輸入電路之半導體積體電路。輸入電路具有第1放大器及第2放大器。第2放大器電連接於第1放大器。第2放大器具有第1電晶體、第2電晶體、第3電晶體、第4電晶體及時間常數附加電路。第1電晶體之閘極電連接於第1放大器之第1節點。第2電晶體之閘極電連接於第1放大器之第2節點。第3電晶體配置於第1電晶體之汲極側。第4電晶體配置於第2電晶體之汲極側。時間常數附加電路電連接於第3電晶體之閘極及第3電晶體之汲極與第4電晶體之閘極之間。

Description

半導體積體電路
本實施形態係關於一種半導體積體電路及半導體記憶裝置。
包含輸入電路之半導體積體電路中，有時由輸入電路接收資料信號，並將所接收到之資料信號自輸入電路傳送至後段電路以用於特定動作。此時，期待將資料信號自輸入電路恰當地傳送至後段電路。
一實施形態提供一種可將資料信號自輸入電路恰當地傳送至後段電路之半導體積體電路及半導體記憶裝置。
根據一實施形態，提供一種具有輸入電路之半導體積體電路。輸入電路具有第1放大器及第2放大器。第2放大器電連接於第1放大器。第2放大器具有第1電晶體、第2電晶體、第3電晶體、第4電晶體及時間常數附加電路。第1電晶體之閘極電連接於第1放大器之第1節點。第2電晶體之閘極電連接於第1放大器之第2節點。第3電晶體配置於第1電晶體之汲極側。第4電晶體配置於第2電晶體之汲極側。時間常數附加電路電連接於第3電晶體之閘極與第3電晶體之汲極及第4電晶體之閘極之間。
10:第一放大器
10j:第一放大器
10k:第一放大器
11:差動電路
11j:差動電路
11k:差動電路
12:負載電路
20:第二放大器
20i:第二放大器
20j:第二放大器
21:差動電路
21j:差動電路
22:負載電路
22j:負載電路
23:負載電路
23j:負載電路
24:時間常數附加電路
24i:時間常數附加電路
24j:時間常數附加電路
100:記憶系統
110:控制器
111:處理器
112:內置記憶體
113:ECC電路
114:記憶體介面電路
115:緩衝記憶體
116:主機介面電路
120:半導體記憶裝置
121:記憶胞陣列
122:輸入輸出電路
123:邏輯控制電路
124:暫存器
125:定序器
126:電壓產生電路
127:驅動器組件
128:列解碼器
129:感測放大器模組
130:輸入輸出用接腳群
130<7：0>:接腳
130_dqs:接腳
131:邏輯控制用接腳群
132:半導體積體電路
221:輸入電路
221<7：0>:輸入電路
221i:輸入電路
221j:輸入電路
221k:輸入電路
222<7：0>:輸出電路
223:輸入電路
224:輸出電路
225:資料鎖存器
225<7：0>:資料鎖存器
225e:鎖存電路
225o:鎖存電路
BLK0、BLK1:物理塊
C1:電容元件
CL:寄生電容
COMP1:比較器
COMP1i:比較器
COMP1j:比較器
COMP1k:比較器
COMP2:比較器
CP:寄生電容
CPj:寄生電容
CS:電流源
CSj:電流源
IG1:反相器群
IG2:反相器群
IG3:反相器群
INV-1~INV-3:反相器
L:感應元件
LN1:線路
LN2:線路
M1:電晶體
M1j:電晶體
M2:電晶體
M2j:電晶體
M3:電晶體
M3j:電晶體
M4:電晶體
M4j:電晶體
M5:電晶體
M5j:電晶體
M6:電晶體
M6j:電晶體
M10:電晶體
M10j:電晶體
M21:電晶體
M22:電晶體
N1:節點
N2:節點
N3:節點
N4:節點
N5:節點
N11:節點
R:電阻元件
R1:電阻元件
SU0~SU3:串單元
Z1:元件
Z1j:元件
Z2:元件
Z2j:元件
Z3:元件
Z3j:元件
Z4:元件
Z4j:元件
Z5:元件
Z6:元件
Z11:元件
Z11j:元件
Z12:元件
Z12j:元件
圖1係表示包含半導體記憶裝置之記憶系統之構成之圖，上述半導體記憶裝置具有實施形態之半導體積體電路。
圖2係表示包含實施形態之半導體積體電路之半導體記憶裝置之構成的圖。
圖3係表示實施形態中之輸入輸出電路之構成之圖。
圖4係表示實施形態中之輸入電路及資料鎖存器之構成之圖。
圖5係表示實施形態中之輸入電路之構成之圖。
圖6(a)~(c)係表示實施形態中之輸入電路之動作之波形圖。
圖7(a)~(d)係表示實施形態中之輸入電路之一部分及其等效電路之構成的圖。
圖8係表示實施形態中之輸入電路之頻率特性之圖。
圖9(a)~(d)係表示實施形態中之輸入電路之動作之波形圖。
圖10係表示實施形態之第1變化例中之輸入電路之構成的圖。
圖11係表示實施形態之第2變化例中之輸入電路之構成的圖。
圖12係表示實施形態之第3變化例中之輸入電路之構成的圖。
以下，參照隨附圖式，對實施形態之半導體積體電路詳細地進行說明。再者，本發明並不受該實施形態限定。
(實施形態)
實施形態之半導體積體電路具有輸入電路。半導體積體電路中，有時由輸入電路接收資料信號，並將所接收到之資料信號以時脈同步之方式鎖存以用於特定動作。例如，半導體積體電路可用作具有記憶胞陣列之半導體記憶裝置120中之周邊電路。又，半導體記憶裝置120可應用於如圖1所示之記憶系統100。圖1係表示包含半導體記憶裝置120之記憶系統100 之構成之圖，上述半導體記憶裝置120具有半導體積體電路。
記憶系統100例如與外部之主機(未圖示)以可進行通信之方式連接，可作為面向主機之外部記憶裝置發揮功能。
如圖1所示，記憶系統100具有控制器110及半導體記憶裝置120。控制器110自主機接收命令，並基於所接收到之命令控制半導體記憶裝置120。具體而言，控制器110將主機指示寫入之資料寫入至半導體記憶裝置120中，將主機指示讀出之資料自半導體記憶裝置120中讀出並發送至主機。控制器110經由記憶匯流排連接於半導體記憶裝置120。半導體記憶裝置120例如為非揮發地記憶資料之非揮發性記憶體，具有排列複數個記憶胞而成之記憶胞陣列。
記憶匯流排針對依照記憶體介面之各種信號/CE、CLE、ALE、/WE、RE、/RE、/WP、/RB、DQS、/DQS、及DQ<7：0>，經由各自之信號線進行收發。信號/CE係用以啟動半導體記憶裝置120之信號。信號CLE係於信號CLE為"H(高(High))"位準期間，通知半導體記憶裝置120流至半導體記憶裝置120之信號DQ<7：0>為指令。信號ALE係於信號ALE為"H"位準期間，通知半導體記憶裝置120流至半導體記憶裝置120之信號DQ<7：0>為位址。信號/WE係於信號/WE為"L(低(Low))"位準期間，指示將流至半導體記憶裝置120之信號DQ<7：0>擷取至半導體記憶裝置120中。信號RE及/RE係互補信號，指示半導體記憶裝置120輸出信號DQ<7：0>。信號/WP係指示半導體記憶裝置120禁止資料寫入及抹除。信號/RB表示半導體記憶裝置120處於就緒狀態(受理來自外部之命令之狀態)抑或處於忙碌狀態(不受理來自外部之命令之狀態)。信號DQS及/DQS係互補信號，用作選通信號，選通信號用以控制信號DQ< 7：0>所涉及之半導體記憶裝置120之動作時點。信號DQ<7：0>例如為8位元之資料信號。資料信號DQ<7：0>係半導體記憶裝置120與控制器110之間收發之資料之實體，包含指令CMD、位址ADD及資料DAT。資料DAT包含寫入資料、及讀出資料。
控制器110具備處理器(CPU：Central Processing Unit，中央處理單元)111、內置記憶體(RAM：Random Access Memory，隨機存取記憶體)112、ECC(Error Check and Correction，錯誤檢查及校正)電路113、記憶體介面電路114、緩衝記憶體115及主機介面電路116。
處理器111對控制器110整體之動作進行控制。處理器111例如響應自主機接收到之資料之讀出命令，對半導體記憶裝置120發出基於記憶體介面之讀出命令。該動作於寫入及抹除之情形時亦相同。又，處理器111具有針對來自半導體記憶裝置120之讀出資料執行各種運算之功能。
內置記憶體112例如為DRAM(Dynamic RAM，動態隨機存取記憶體)等半導體記憶體，用作處理器111之作業區域。內置記憶體112保存用以管理半導體記憶裝置120之韌體及各種管理表等。
ECC電路113進行錯誤檢測及錯誤校正處理。更具體而言，當進行資料寫入時，基於自主機接收到之資料，對每個某數量之資料組產生ECC碼。又，當進行資料讀出時，基於ECC碼進行ECC解碼，檢測有無錯誤。而且，當檢測出錯誤時，特定出其位元位置，並對錯誤進行校正。
記憶體介面電路114經由記憶匯流排與半導體記憶裝置120連接，負責與半導體記憶裝置120間之通信。記憶體介面電路114根據處理器111之指示，將指令CMD、位址ADD及寫入資料發送至半導體記憶裝 置120中。又，記憶體介面電路114自半導體記憶裝置120接收讀出資料。
緩衝記憶體115暫時保存控制器110自半導體記憶裝置120及主機接收到之資料等。緩衝記憶體115例如亦用作暫時保存來自半導體記憶裝置120之讀出資料、及針對讀出資料之運算結果等之記憶區域。
主機介面電路116與主機連接，負責與主機間之通信。主機介面電路116例如將自主機接收到之命令及資料分別傳送至處理器111及緩衝記憶體115中。
半導體記憶裝置120可如圖2所示般構成。圖2係表示半導體記憶裝置120之構成之圖。
半導體記憶裝置120具有記憶胞陣列121、半導體積體電路132、輸入輸出用接腳群130及邏輯控制用接腳群131。半導體積體電路132記置於記憶胞陣列121之周邊。半導體積體電路132電連接於記憶胞陣列121與輸入輸出用接腳群130及邏輯控制用接腳群131之間。
半導體積體電路132具有輸入輸出電路122、邏輯控制電路123、暫存器124、定序器125、電壓產生電路126、驅動器組件127、列解碼器128及感測放大器模組129。
記憶胞陣列121包含與字元線及位元線建立關聯之複數個非揮發性記憶胞(未圖示)。複數個非揮發性記憶胞以所謂之頁為單位進行寫入處理及讀出處理，並以包含複數個頁之所謂之物理塊BLK(BLK0、BLK1、...)為單位進行抹除處理。各物理塊BLK具有複數個串單元SU0~SU3。各串單元SU0~SU3作為物理塊BLK中之驅動單元發揮功能。各串單元SU0~SU3包含複數個記憶體串。各記憶體串MST包含分別作為非揮發性記憶胞發揮功能之複數個記憶胞電晶體。
輸入輸出電路122與控制器110之間收發資料信號DQ<7：0>、以及選通信號DQS及/DQS。輸入輸出電路122基於選通信號DQS及/DQS，確定資料信號DQ<7：0>內之指令及位址，並將其等傳送至暫存器124中。輸入輸出電路122基於選通信號DQS及/DQS，確定寫入資料及讀出資料，並與感測放大器模組129之間收發該等資料。
邏輯控制電路123自控制器110接收信號/CE、CLE、ALE、/WE、RE、/RE及/WP。又，邏輯控制電路123將信號/RB傳送至控制器110中，從而向外部通知半導體記憶裝置120之狀態。
暫存器124保存指令及位址。暫存器124將位址傳送至列解碼器128及感測放大器模組129中，並且將指令傳送至定序器125中。
定序器125接收指令，根據基於所接收到之指令之序列，對半導體記憶裝置120整體進行控制。
電壓產生電路126基於來自定序器125之指示，產生資料之寫入、讀出及抹除等動作所需之電壓。電壓產生電路126將所產生之電壓供給至驅動器組件127中。
驅動器組件127包含複數個驅動器，基於來自暫存器124之位址，將來自電壓產生電路126之各種電壓供給至列解碼器128及感測放大器模組129中。驅動器組件127例如基於位址中之列位址，向列解碼器128供給各種電壓。
列解碼器128自暫存器124接收位址中之列位址，選擇基於該列位址之列之記憶胞。而且，向所選擇之列之記憶胞，經由列解碼器128傳送來自驅動器組件127之電壓。
感測放大器模組129於資料讀出時，感測自記憶胞讀出至位 元線之讀出資料，並將所感測到之讀出資料傳送至輸入輸出電路122中。感測放大器模組129於資料寫入時，將經由位元線寫入之寫入資料傳送至記憶胞中。又，感測放大器模組129自暫存器124接收位址中之行位址，並輸出基於該行位址之行之資料。
輸入輸出用接腳群130將自控制器110接收到之資料信號DQ<7：0>、以及選通信號DQS及/DQS傳送至輸入輸出電路122中。又，輸入輸出用接腳群130將自輸入輸出電路122發送來之資料信號DQ<7：0>傳送至半導體記憶裝置120之外部。
邏輯控制用接腳群131將自控制器110接收到之信號/CE、CLE、ALE、/WE、RE、/RE、及/WP傳送至邏輯控制電路123中。又，邏輯控制用接腳群131將自邏輯控制電路123發送來之信號/RB傳送至半導體記憶裝置120之外部。
半導體記憶裝置120中之輸入輸出電路122可如圖3所示般構成。圖3係用以對輸入輸出電路122之功能構成進行說明之方塊圖。
如圖3所示，輸入輸出電路122包含輸入電路221<7：0>、輸出電路222<7：0>、輸入電路223、輸出電路224及資料鎖存器225<7：0>。輸入電路221<k>係資料信號DQ<k>用之輸入電路。輸入電路223係選通信號DQS、/DQS用之輸入電路。
對1個輸入電路221<k>及輸出電路222<k>組，例如分配資料信號DQ<k>(0≦k≦7)。亦即，輸入電路221<k>及輸出電路222<k>組與外部之控制器110之間，可經由輸入輸出用接腳群130內之接腳130<k>進行資料信號DQ<k>之通信。輸入電路221<k>一接收到資料信號DQ<k>，便產生資料信號DQ2<k>，並將其送出至對應之資料 鎖存器225<k>中。
輸入電路223及輸出電路224之組，係與外部之控制器110之間，可經由輸入輸出用接腳群130內之接腳130_dqs進行選通信號DQS及/DQS之通信。輸入電路223接收到選通信號DQS及/DQS，便產生選通信號/DQS2及DQS2，並將該等信號送出至資料鎖存器225<7：0>中。
資料鎖存器225<7：0>一自對應之輸入電路221<7：0>分別接收到資料信號DQ2<7：0>，且自輸入電路223接收到選通信號/DQS2及DQS2，便基於該等信號將資料信號DQ<7：0>內所包含之資料鎖存。
再者，輸入電路221、223亦被稱為輸入緩衝器或輸入接收器。
輸入輸出電路122中之輸入電路221、223及資料鎖存器225可如圖4所示般構成。圖4係用於對輸入電路221、223及資料鎖存器225之構成進行說明之電路圖。
輸入電路221包含比較器COMP1及反相器群IG1。輸入電路223包含比較器COMP2、及反相器群IG2及IG3。
比較器COMP1包含被供給資料信號DQ之第1輸入端、被供給參照信號VREF之第2輸入端、及連接於反相器群IG1之輸入端之輸出端。參照信號VREF係具有用作資料信號DQ之邏輯判定閾值之、固定值之基準電壓。比較器COMP1將資料信號DQ與參照信號VREF進行比較，輸出對應於資料信號DQ將其振幅放大所得之資料信號DQ1。反相器群IG1包含串聯連接之複數個反相器INV-1~INV-3，最終段之反相器INV-3之輸出節點成為輸出資料信號DQ2之輸出端。反相器群IG1於例如包含奇 數個反相器之情形時，產生自比較器COMP1輸出之資料信號DQ1邏輯反轉所得之資料信號DQ2，並將其自輸出端輸出。
比較器COMP2包含被供給選通信號DQS之第1輸入端、被供給選通信號/DQS之第2輸入端、連接於反相器群IG2之輸入端之第1輸出端、及連接於反相器群IG3之輸入端之第2輸出端。比較器COMP2將選通信號DQS與選通信號/DQS進行比較，並自第1輸出端輸出對應於選通信號/DQS將其振幅放大所得之選通信號/DQS1，自第2輸出端輸出對應於選通信號DQS將其振幅放大所得之選通信號DQS1。反相器群IG2及IG3分別包含串聯連接之複數個反相器INV，最終段之反相器INV之輸出節點成為輸出選通信號/DQS2及DQS2之輸出端。反相器群IG2及IG3分別包含串聯連接之複數個反相器INV，最終段之反相器INV之輸出節點成為輸出選通信號/DQS2及DQS2之輸出端。反相器群IG2及IG3於分別例如包含偶數個反相器之情形時，分別產生與自比較器COMP2輸出之選通信號/DQS1、DQS1邏輯相同之選通信號/DQS2及DQS2。選通信號/DQS2及DQS2例如為邏輯彼此相反之信號。
資料鎖存器225包含鎖存電路225e及鎖存電路225o。鎖存電路225e及鎖存電路225o構成為以彼此相反之邏輯分別接收選通信號/DQS2及DQS2。藉此，鎖存電路225e及鎖存電路225o將資料信號DQ2內所包含之資料中彼此相鄰之資料交替地鎖存。亦即，於鎖存電路225e將資料信號DQ2內所包含之第偶數個資料鎖存之情形時，鎖存電路225o將資料信號DQ2內所包含之第奇數個資料鎖存。
半導體積體電路132中，對於輸入輸出電路122要求高速化及低耗電化。
若為了滿足高速化之要求，將高速之資料信號DQ輸入至輸入電路221，則有可能因自輸入電路221傳送至資料鎖存器225之資料信號DQ2之抖動，導致無法充分地確保資料鎖存過程中之設置時間及保持時間，從而鎖存錯誤之資料值。
對此，若增加供給至輸入電路221之電源電流，則能夠以高增益、寬頻帶將輸入資料信號DQ放大，從而可提高輸出資料信號VOUT之壓擺率，故而可抑制傳送至資料鎖存器225之資料信號DQ2之抖動。於此情形時，難以滿足對輸入輸出電路122之低耗電化要求。期待既抑制抖動又兼顧抑制消耗電力，從而將資料信號自輸入電路221恰當地傳送至作為後段電路之資料鎖存器225。
因此，本實施形態中，藉由在半導體積體電路132中，於輸入電路221之比較器COMP1內追加時間常數附加電路，提昇內部信號傳輸之特性，來實現既抑制抖動又兼顧抑制消耗電力。
具體而言，於輸入電路221之比較器COMP1內設置第一放大器及第二放大器，並於第二放大器內之負載電路與中間節點之間追加時間常數附加電路。時間常數附加電路將時間常數附加於負載電路與中間節點之間，以便提昇自負載電路至中間節點之信號傳輸之特性。例如，時間常數附加電路以信號波形之相位超前之方式，於負載電路與中間節點之間附加時間常數。藉此，可使第二放大器內之資料信號自負載電路至中間節點之波形轉換變得陡峭，從而提高壓擺率。亦即，能夠以高增益、寬頻帶將輸入資料信號DQ放大，而不增加供給至輸入電路221之電源電流，從而可提高輸出資料信號DQ1之壓擺率。其結果，可抑制輸送至資料鎖存器225之資料信號DQ2之抖動，故而既能抑制抖動又能兼顧抑制消耗電力。 亦即，可將資料信號自輸入電路221恰當地傳送至作為後段電路之資料鎖存器225。
更具體而言，輸入電路221例如可如圖5所示般構成。圖5係表示輸入電路221之構成例之圖。於輸入電路221中，比較器COMP1具有第一放大器10及第二放大器20。第二放大器20電連接於第一放大器10。
第一放大器10係單端輸入、差動輸出型放大器。第一放大器10具有差動電路11及負載電路12。差動電路11配置於電源電位與負載電路12之間。負載電路12配置於差動電路11與接地電位之間。差動電路11及負載電路12經由節點N1、N2彼此電連接。節點N1、N2分別對應於差動中之N側、P側。第一放大器10接收資料信號DQ及參照信號VREF，產生對應於資料信號DQ之差動信號IMN、IMP，並將該等信號經由節點N1、N2輸出至第二放大器20。
例如，如圖6(a)、圖6(b)所示，第一放大器10根據資料信號DQ低於參照信號VREF之情況，使P側之信號IMP高於參照信號VREF，使N側之信號IMN低於參照信號VREF。第一放大器10根據資料信號DQ高於參照信號VREF之情況，使P側之信號IMP低於參照信號VREF，使N側之信號IMN高於參照信號VREF。藉此，第一放大器10使作為單信號之資料信號DQ差動信號化為P側之信號IMP及N側之信號IMN。
圖5所示之差動電路11具有電晶體M5、電晶體M6及電流源CS。電晶體M5及電晶體M6構成差動對。電晶體M5及電晶體M6分別可由PMOS(P-channel Metal Oxide Semiconductor，P通道金氧半導體)電晶體所構成。電晶體M5利用閘極接收參照信號VREF，且汲極電連接於節點N1，源極電連接於電流源CS之一端。電晶體M6利用閘極接收資料信號 DQ，且汲極電連接於節點N2，源極電連接於電流源CS之一端。電晶體M6之閘極構成比較器COMP1中之資料信號DQ之輸入節點，電晶體M5之閘極構成比較器COMP1中之參照信號VREF之輸入節點。電流源CS之另一端電連接於電源電位。電流源CS可由PMOS電晶體等電晶體M10所構成。電晶體M10利用閘極接收特定偏壓信號，且汲極電連接於電晶體M5及電晶體M6，源極電連接於電源電位。
負載電路12具有元件Z11及元件Z12。元件Z11及元件Z12分別可由電阻元件所構成，亦可由閘極被供給特定偏壓之NMOS(N-channel Metal Oxide Semiconductor，N通道金氧半導體)電晶體所構成。元件Z11之一端電連接於節點N1，另一端電連接於接地電位。元件Z12之一端電連接於節點N2，另一端電連接於接地電位。
第二放大器20係差動輸入、單端輸出型放大器。第二放大器20具有差動電路21、負載電路22、負載電路23及時間常數附加電路24。差動電路21配置於電源電位與負載電路22、23之間。負載電路22係差動中之N側之負載電路，且係對應於N側之信號IMN之負載電路。負載電路23係差動中之P側之負載電路，且係對應於P側之信號IMP之負載電路。負載電路22及負載電路23分別配置於差動電路21與接地電位之間。差動電路21及負載電路22經由節點N4彼此電連接。差動電路21及負載電路23經由節點N3彼此電連接。節點N3構成比較器COMP1中之輸出節點。
時間常數附加電路24配置於負載電路22及節點N5之間，且電連接於負載電路22及節點N5之間。節點N5電連接於節點N4、時間常數附加電路24及負載電路23，構成第二放大器20中之中間節點。藉此，時間常數附加電路24將時間常數附加於負載電路22與節點N5之間，從而可 提昇自節點N4經由節點N5(中間節點)至節點N3(輸出節點)之信號傳輸之特性。
差動電路21具有電晶體M1、電晶體M2、元件Z1及元件Z3。電晶體M1及電晶體M2構成差動對。電晶體M1及電晶體M2分別可由PMOS電晶體所構成。電晶體M1利用閘極接收N側之信號IMN，且汲極電連接於節點N4，源極電連接於元件Z1之一端。元件Z1之一端電連接於電晶體M1，另一端電連接於電源電位。電晶體M2利用閘極接收P側之信號IMP，且汲極電連接於節點N3，源極電連接於元件Z3之一端。元件Z3之一端電連接於電晶體M2，另一端電連接於電源電位。
負載電路22具有電晶體M3及元件Z2。電晶體M3可由NMOS電晶體所構成。電晶體M3之閘極經由時間常數附加電路24電連接於節點N5，汲極電連接於節點N4，源極電連接於元件Z2之一端。元件Z2之一端電連接於電晶體M3，另一端電連接於接地電位。
負載電路23具有電晶體M4及元件Z4。電晶體M4可由NMOS電晶體所構成。電晶體M4之閘極電連接於節點N5，汲極電連接於節點N3，源極電連接於元件Z4之一端。元件Z4之一端電連接於電晶體M4，另一端電連接於接地電位。
電晶體M3及電晶體M4經由時間常數附加電路24構成電流鏡電路。相對於流過節點N4之電流，與特定鏡比相對應之電流流至節點N3。亦即，N側之信號IMN以電晶體M1→節點N4→負載電路22(電晶體M3)及時間常數附加電路24→節點N5→負載電路23(電晶體M4)→節點N3路徑傳輸至節點N3，P側之信號IMP以電晶體M2→節點N3路徑傳輸至節點N3。N側之信號與P側之信號之差量以輸出資料信號DQ1之形式，自節 點N3輸出至反相器INV-1。
再者，反相器INV-1具有反相連接之電晶體M21、M22及元件Z5、Z6。電晶體M21由PMOS電晶體所構成，且閘極電連接於節點N3，汲極電連接於節點N11，源極電連接於元件Z5之一端。元件Z5之一端電連接於電晶體M21，另一端電連接於電源電位。電晶體M22由NMOS電晶體所構成，且閘極電連接於節點N3，汲極電連接於節點N11，源極電連接於元件Z6之一端。元件Z6之一端電連接於電晶體M22，另一端電連接於接地電位。
例如，如圖6(b)、圖6(c)所示，第二放大器20根據N側之信號IMN低於P側之信號IMP之情況，使輸出資料信號DQ1大幅低於參照信號VREF'。第二放大器20根據N側之信號IMN高於P側之信號IMP之情況，使輸出資料信號DQ1大幅高於參照信號VREF'。藉此，第二放大器20使作為差動信號之P側之信號IMP及N側之信號IMN單信號化為輸出資料信號DQ1。
此時，圖5所示之時間常數附加電路24將時間常數附加於電晶體M3與節點N5之間。時間常數附加電路24與負載電路22構成為使自節點N4所觀測到之等效阻抗變得具有感應性。時間常數附加電路24具有電阻元件R1，等效地進而具有寄生電容Cp。電阻元件R1之一端電連接於電晶體M3之閘極，另一端電連接於節點N5。電阻元件R1具有kΩ級之電阻值，例如具有數kΩ左右之電阻值。寄生電容Cp係線路LN1及電晶體M3與接地電位之間寄生地形成之等效電容成分。線路LN1將電晶體M3之閘極與電阻元件R1之一端電連接。
例如，如圖7(a)所示，電晶體M3等效地作為互導gm(M3)而 發揮功能。關於在電晶體M3之閘極連接有電阻元件R1之一端及寄生電容Cp之一端之構成，如圖7(b)所示等效地作為將感應元件L及電阻元件R之串聯，與線路LN2並聯連接之構成而發揮功能。亦即，時間常數附加電路24與負載電路22係實質上作為感應元件L發揮功能。
此時，感應元件L之電感值以如下數式1表示，電阻元件R之電阻值以如下數式2表示。
L=(Cp．R1)/(gm(M3))...數式1
R=1/(gm(M3))...數式2
數式1中，Cp表示寄生電容Cp之電容值，R1表示電阻元件R1之電阻值。數式1及數式2中，gm(M3)表示電晶體M3之互導值。
圖7(c)中示出包含圖7(b)所示之構成在內且進而包含電晶體M1之構成。該構成中，電晶體M1等效地作為互導gm(M1)發揮功能。將線路LN2和接地電位之間寄生地產生之電容成分、與連接於Vout之元件之合成電容設為CL，將輸入至電晶體M1之閘極之信號設為Vin，將自節點N5輸出之信號設為Vout。關於在電晶體M1之汲極經由節點N4連接有感應元件L與電阻元件R之串聯連接、及線路LN2之構成，如圖7(d)所示，等效地作為如下構成發揮功能：於接地電位及節點N5間，並聯連接有電流值為gm(M1)．Vin之電流源、感應元件L與電阻元件R之串聯連接、及寄生電容CL。圖7(d)所示之構成中，輸入信號Vin及輸出信號Vout間之傳輸函數H(s)，以如下數式3表示。
H(s)=-gm(M1)．{(R+sL)/(s2LCL+sRCL+1)}...數式3
另一方面，自圖7(d)中省略感應元件L所得之構成中，輸入信號Vin及輸出信號Vout間之傳輸函數H(s)，以如下數式4表示。
H(s)=-gm(M1)．{R/(sRCL+1)}...數式4
根據數式4可知，自圖7(d)中省略感應元件L所得之構成之頻率特性，會成為如圖8中一點鏈線所示，存在1個極點，而不存在零點。圖8係表示數式3、4之頻率特性之圖，縱軸表示電路之增益，橫軸表示頻率之大小。圖8中一點鏈線所表示之頻率特性，呈現了在所需頻率fN處信號強度衰減之趨勢。
相對於此，根據數式3，圖7(d)所示之構成之頻率特性，會成為零點與極點各增加1個，如圖8中實線所示，於略低於頻率fN之低頻率側，增益之衰減獲得抑制，從而可於所需頻率fN處確保增益。例如，零點之頻率成為略低於頻率fN之低頻率，於零點之頻率附近呈現增益略微增加之趨勢，極點之頻率成為在頻率fN附近，於極點之頻率處轉換為增益減少之趨勢。根據圖8中實線所示之頻率特性，可知於所需頻率fN處可抑制信號強度之衰減。
將此從信號波形之角度來看，會成為如圖9所示之圖。圖9係表示實施形態中之輸入電路之動作之波形圖。圖9(a)係輸入至第一放大器10之資料信號DQ及參照信號VREF之波形。圖9(b)係電晶體M3之閘極電位之波形。圖9(c)係節點N5之電位之波形，亦可視為電晶體M4之閘極電位之波形。圖9(d)係輸出資料信號DQ1之波形，亦可視為節點N3之電位之波形。
於圖9(a)所示之時點t1~t4之期間內，比較器COMP1所接收到之資料信號DQ自L位準VL1向H位準VH1轉變。
暫且考慮自圖5中省略時間常數附加電路24之構成。該構成中，如圖9(b)中一點鏈線所示，於遲於時點t1~t4之時點t2~t6之期間 內，負載電路22之電晶體M3之閘極電位自H位準VH2向L位準VL2轉變。又，如圖9(c)中一點鏈線所示，於時點t2~t6之期間內，節點N5之電位自H位準VH3向L位準VL3轉變。與此相對應，如圖9(d)中一點鏈線所示，於遲於時點t2~t6之時點t3~t8之期間內，輸出資料信號DQ1自L位準VL4向H位準VH4轉變。
相對於此，於包含時間常數附加電路24之圖5之構成中，如圖9(b)中實線所示，電晶體M3之閘極電位之波形之斜率變得更加平緩，如圖9(c)中實線所示，可使節點N5之電位之波形下沖，從而可使其斜率變得更加陡峭。亦即，電晶體M3之閘極電位於更遲之時點t2~t8之期間內，自H位準VH2向L位準VL2轉變，節點N5之電位於更早之時點t2~t5之期間內，自H位準VH3向L位準VL3轉變。與此相對應，如圖9(d)中實線所示，於更早之時點t3~t7之期間內，輸出資料信號DQ1自L位準VL4向H位準VH4轉變。
亦即，能夠以高增益、寬頻帶將輸入資料信號DQ放大，而不增加供給至輸入電路221之電源電流，從而可提高輸出資料信號DQ1波形之上升之壓擺率。其結果，以較低之耗電便可抑制傳送至資料鎖存器225之資料信號DQ2之抖動。
又，於圖9(a)所示之時點t11~t14之期間內，由比較器COMP1所接收到之資料信號DQ自H位準VH1向L位準VL1轉變。
暫且考慮自圖5中省略時間常數附加電路24之構成。該構成中，如圖9(b)中一點鏈線所示，於遲於時點t11~t14之時點t12~t16之期間內，負載電路22之電晶體M3之閘極電位自L位準VL2向H位準VH2轉變。又，如圖9(c)中一點鏈線所示，於時點t12~t16之期間內，節點N5之電位 自L位準VL3向H位準VH3轉變。與此相對應，如圖9(d)中一點鏈線所示，於遲於時點t12~t16之時點t13~t18之期間內，輸出資料信號DQ1自H位準VH4向L位準VL4轉變。
相對於此，於包含時間常數附加電路24之圖5之構成中，如圖9(b)中實線所示，電晶體M3之閘極電位之波形之斜率變得更加平緩，如圖9(c)中實線所示，可使節點N5之電位之波形過沖，從而可使其斜率變得更加陡峭。亦即，電晶體M3之閘極電位於更遲之時點t12~t18之期間內，自L位準VL2向H位準VH2轉變，節點N5之電位於更早之時點t12~t15之期間內，自L位準VL3向H位準VH3轉變。與此相對應，如圖9(d)中實線所示，於更早之時點t13~t17之期間內，輸出資料信號DQ1自H位準VH4向L位準VL4轉變。
亦即，能夠以高增益、寬頻帶將輸入資料信號DQ放大，而不增加供給至輸入電路221之電源電流，從而可提高輸出資料信號DQ1波形之下降之壓擺率。其結果，以較低之耗電便可抑制傳送至資料鎖存器225之資料信號DQ2之抖動。
如上所述，實施形態中，於半導體積體電路132中，於輸入電路221之比較器COMP1之第二放大器20內之負載電路22與中間節點N5之間追加時間常數附加電路24。時間常數附加電路24將時間常數附加於負載電路22與中間節點N5之間，以便提昇自負載電路22至中間節點N5之信號傳輸之特性。藉此，能夠以高增益、寬頻帶將輸入資料信號DQ放大，而不增加供給至輸入電路221之電源電流，從而可提高輸出資料信號DQ1波形之壓擺率。其結果，以較低之耗電便可抑制傳送至資料鎖存器225之資料信號DQ2之抖動。亦即，於半導體積體電路132中，既能抑制 抖動又能兼顧抑制消耗電力。
再者，時間常數附加電路24中之電阻元件R1亦可為電阻值可根據特定控制信號改變之可變電阻元件。例如，藉由準備複數組電阻元件及開關之串聯連接，並將該複數組並聯連接構成電阻元件R1，可使電阻元件R1為可變電阻元件。
或者，亦可於輸入電路221i之比較器COMP1i之第二放大器20i中，如圖10所示，時間常數附加電路24i進而具有電容元件C1。圖10係表示實施形態之第1變化例中之輸入電路221i之構成的圖。電容元件C1之一端電連接於線路LN1，另一端電連接於接地電位。根據該構成，時間常數附加電路24i亦可將時間常數附加於負載電路22與中間節點N5之間，以便提昇自負載電路22至中間節點N5之信號傳輸之特性。
或者，亦可於輸入電路221j之比較器COMP1j之第一放大器10j及第二放大器20j中，如圖11所示，使各放大器之各電晶體之極性相對於圖5反轉。圖11係表示實施形態之第2變化例中之輸入電路221j之構成的圖。
第一放大器10j中，差動電路11j之電晶體M5j及電晶體M6j分別可由NMOS電晶體所構成。電流源CSj可由NMOS電晶體等電晶體M10j所構成。電晶體M10j之源極電連接於接地電位。負載電路12之元件Z11j及元件Z12j各自之另一端電連接於電源電位。
第二放大器20j中，差動電路21j之電晶體M1j及電晶體M2j分別可由NMOS電晶體所構成。元件Z1j及元件Z3j各自之另一端電連接於接地電位。負載電路22j之電晶體M3j可由PMOS電晶體所構成。元件Z2j之另一端電連接於電源電位。負載電路23j之電晶體M4j可由PMOS電晶體 所構成。元件Z4j之另一端電連接於電源電位。時間常數附加電路24j具有寄生電容Cpj代替寄生電容Cp(參照圖5)。寄生電容Cpj係線路LN1及電晶體M3j與GND電位之間寄生地形成之等效電容成分。
根據該構成，時間常數附加電路24j亦可將時間常數附加於負載電路22j與中間節點N5之間，以便提昇自負載電路22j至中間節點N5之信號傳輸之特性。
或者，輸入電路221之比較器COMP1亦可為圖5所示之第一放大器10與圖11所示之第二放大器20j組合而成之構成。根據該構成，時間常數附加電路24j亦可將時間常數附加於負載電路22j與中間節點N5之間，以便提昇自負載電路22j至中間節點N5之信號傳輸之特性。
或者，輸入電路221之比較器COMP1亦可為圖11所示之第一放大器10j與圖5所示之第二放大器20組合而成之構成。根據該構成，時間常數附加電路24亦可將時間常數附加於負載電路22與中間節點N5之間，以便提昇自負載電路22至中間節點N5之信號傳輸之特性。
或者，亦可於輸入電路221k之比較器COMP1k中，如圖12所示，第一放大器10k為差動輸入、差動輸出型放大器。第一放大器10k具有差動電路11k代替差動電路11(參照圖5)。差動電路11k利用電晶體M5之閘極接收資料信號/DQ代替參照信號VREF。資料信號/DQ係與利用電晶體M6之閘極所接收之資料信號DQ極性相反之信號。例如，第一放大器10k根據資料信號DQ低於資料信號/DQ之情況，使P側之信號IMP高於參照信號VREF，使N側之信號IMN低於參照信號VREF。第一放大器10k根據資料信號DQ高於資料信號/DQ之情況，使P側之信號IMP低於參照信號VREF，使N側之信號IMN高於參照信號VREF。藉此，第一放大器10k根 據差動信號DQ、/DQ產生差動信號IMP、IMN並將該等信號供給至第二放大器20。第二放大器20之動作與實施形態相同。亦即，根據該構成，時間常數附加電路24亦可將時間常數附加於負載電路22與中間節點N5之間，以便提昇自負載電路22至中間節點N5之信號傳輸之特性。
對本發明之若干實施形態進行了說明，但該等實施形態僅作為示例被提出，並不意欲限定發明範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨中，並且亦包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2020-79147號(申請日：2020年4月28日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10:第一放大器
11:差動電路
12:負載電路
20:第二放大器
21:差動電路
22:負載電路
23:負載電路
24:時間常數附加電路
COMP1:比較器
CP:寄生電容
CS:電流源
IG1:反相器群
INV-1:反相器
LN1:線路
LN2:線路
M1:電晶體
M2:電晶體
M3:電晶體
M4:電晶體
M5:電晶體
M6:電晶體
M10:電晶體
M21:電晶體
M22:電晶體
N1:節點
N2:節點
N3:節點
N4:節點
N5:節點
R1:電阻元件
Z1:元件
Z2:元件
Z3:元件
Z4:元件
Z5:元件
Z6:元件
Z11:元件
Z12:元件

Claims (5)

  1. 一種半導體積體電路，其包含：記憶胞陣列；及輸入輸出電路，其被輸入要寫入至上述記憶胞陣列之資料，或輸出自上述記憶胞陣列讀出之資料；且上述輸入輸出電路具有：第1放大器，其具有：被輸入資料信號之第1輸入端，被輸入參照電壓之第2輸入端，第1輸出端，及第2輸出端，其輸出與上述第1輸出端之電壓為相反邏輯位準之電壓；與上述第1放大器連接之第2放大器；與上述第2放大器相連接之反相器電路；及鎖存電路，其連接至上述反相器電路，可保持被輸入之上述資料或要輸出之上述資料；上述第2放大器包含：第1電阻元件，其具有：與被供給第1電源電壓之第1電源電壓端子連接之一端，及另一端；第2電阻元件，其具有：與上述第1電源電壓端子連接之一端，及 另一端；第1電晶體，其具有：閘極，其連接於上述第1放大器之上述第1輸出端，源極，其連接於上述第1電阻元件之上述另一端，及汲極；第2電晶體，其具有：閘極，其連接於上述第1放大器之上述第2輸出端，源極，其連接於上述第2電阻元件之上述另一端，及汲極；第3電阻元件，其具有：與上述第1電晶體之上述汲極連接之一端，及另一端；第3電晶體，其具有：閘極，其連接於上述第3電阻元件之上述另一端，源極，其連接於上述第1電晶體之上述汲極，及汲極；第4電晶體，其具有：閘極，其連接於上述第3電晶體之上述源極及上述第3電阻元件之上述另一端，源極，其連接於上述第2電晶體之上述汲極，及汲極；第4電阻元件，其具有：與上述第3電晶體之上述汲極連接之一端，及 與被供給較上述第1電源電壓低之第2電源電壓之第2電源電壓端子連接之另一端；及第5電阻元件，其具有：與上述第4電晶體之上述汲極連接之一端，及與上述第2電源電壓端子連接之另一端；且上述第3電阻元件之電阻值為可變。
  2. 如請求項1之半導體積體電路，其進而包含：控制部，其發送控制信號；上述第3電阻元件係根據上述控制信號而改變上述電阻值，且藉由改變上述第3電阻元件之上述電阻值，可改變上述第2放大器之頻率特性。
  3. 如請求項2之半導體積體電路，其中上述輸入輸出電路進而具有電容元件，且上述電容元件具有：連接於上述第3電晶體之上述閘極之一端，及連接於上述第2電源電壓端子之另一端。
  4. 如請求項1至3中任一項之半導體積體電路，其中上述第3電晶體及上述第4電晶體係經由上述第3電阻元件而構成電流鏡電路。
  5. 如請求項1至3中任一項之半導體積體電路，其中上述第1放大器包含：電流源；第5電晶體，其具有：連接於上述電流源之源極，連接於上述第1輸入端之閘極，及連接於上述第2輸出端之汲極；第6電晶體，其具有：連接於上述電流源之源極，連接於上述第2輸入端之閘極，及連接於上述第1輸出端之汲極；第6電阻元件，其具有：與上述第5電晶體之上述汲極連接之一端，及與上述第2電源電壓端子連接之另一端；及第7電阻元件，其具有：與上述第6電晶體之上述汲極連接之一端，及與上述第2電源電壓端子連接之另一端。
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