TWI530096B - Transmission and semiconductor devices - Google Patents
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Description
本發明是有關傳輸閘及半導體裝置。
說明有關以往的傳輸閘。圖8是表示以往的傳輸閘的電路圖。
傳輸閘是藉由PMOS電晶體91及NMOS電晶體92來構成。該等的電晶體是以互補性的訊號來控制閘極,藉此同時開啟(ON)‧關閉(OFF)。在PMOS電晶體91的閘極輸入低位準(low level),在NMOS電晶體92的閘極輸入高位準(high level),藉此傳輸閘形成導通。然後,傳輸閘會以輸入電壓Vin作為輸出電壓Vout輸出。
在此,將PMOS電晶體91的閘極‧源極間電容設為Cgsp,將NMOS電晶體92的閘極‧源極間電容設為Cgsn,將輸出端子寄生電容設為Ch,將PMOS電晶體91的臨界值電壓設為-Vtp,將NMOS電晶體92的臨界值電壓設為Vtn。並且,將施加至PMOS電晶體91的閘極之電壓振幅設為V5,將施加至NMOS電晶體92的閘極之電壓振幅設為V4。當傳輸閘是設定成其次的式(11)會成立時,時脈饋入(clock feed-through)的影響會減少,可實現高S/N特性(例如參照專利文獻1)。
(V5-Vout-Vtp)‧Cgsp/(Cgsp+Ch)
=(V4-Vout-Vtn)‧Cgsn/(Cgsn+Ch) …(11)
[先行技術文獻]
[專利文獻]
[專利文獻1]特開平07-169292號公報
但,在以往的技術中,用以滿足式11的前提是輸入電壓Vin為一定電壓(例如(VDD+VSS)/2),不會變化。亦即,一旦輸入電壓Vin變化,輸出電壓Vout變化,則式(11)不會成立。因此,在時脈饋入的影響下,S/N特性會變差。
本發明是有鑑於上述課題,提供一種可對應於各種的輸入電壓來實現高S/N特性之傳輸閘。
為了解決上述課題,本發明之傳輸閘的特徵係具備:PMOS電晶體,其係一旦從汲極輸入輸入電壓,將從前述輸入電壓減去所定電壓的第一電壓輸入至閘極,則開啟(ON),以前述輸入電壓作為輸出電壓來從源極輸出;及
NMOS電晶體,其係具有與前述PMOS電晶體相等的閘極長、閘極寬、閘極氧化膜厚及臨界值電壓的絕對值,一旦從汲極輸入前述輸入電壓,將在前述輸入電壓加上前述所定電壓的第二電壓輸入至閘極,則開啟(ON),以前述輸入電壓作為前述輸出電壓來從源極輸出。
由於本發明的傳輸閘是構成傳輸閘的MOS電晶體的閘極電壓是藉由根據輸入電壓的電壓來控制,因此可減少時脈饋入的影響,可對應於各種的輸入電壓來實現高S/N特性。
以下,參照圖面來說明本發明的實施形態。
首先,說明有關傳輸閘的構成。圖1是表示本實施形態的傳輸閘的電路圖。
傳輸閘10是具備:PMOS電晶體11、NMOS電晶體12、第一位準移位器13、第二位準移位器14、及閘極電壓選擇電路15。又,傳輸閘10具備輸入端子IN、輸出端子OUT、及控制端子CNT。
閘極電壓選擇電路15的輸入端子IN1是被連接至第一位準移位器13的輸出端子,第二輸入端子IN2是被連接至第二位準移位器14的輸出端子,控制端子CNT是被連接至傳輸閘10的控制端子CNT,第一輸出端子OUT1是被連接至PMOS電晶體11的閘極,第二輸出端子OUT2是被連接至NMOS電晶體12的閘極。PMOS電晶體11及NMOS電晶體12的源極是分別被連接至傳輸閘10的輸出端子OUT,汲極是分別被連接至傳輸閘10的輸入端子IN。第一位準移位器13及第二位準移位器14的輸入端子是分別被連接至傳輸閘10的輸入端子IN。
其次,說明有關第一位準移位器13的構成。圖2是表示第一位準移位器的電路圖。
第一位準移位器13是具備電流源21、及PMOS電晶體22。PMOS電晶體22的閘極是被連接至第一位準移位器13的輸入端子,源極是被連接至第一位準移位器13的輸出端子,汲極是被連接至接地端子。電流源21是設在電源端子與第一位準移位器13的輸出端子之間。
其次,說明有關第二位準移位器14的構成。圖3是表示第二位準移位器的電路圖。
第二位準移位器14是具備電流源31及NMOS電晶體32。NMOS電晶體32的閘極是被連接至第二位準移位器14的輸入端子,源極是被連接至第二位準移位器14的輸出端子,汲極是被連接至電源端子。電流源31是設在第二位準移位器14的輸出端子與接地端子之間。
其次,說明有關閘極電壓選擇電路15的構成。圖4是表示閘極電壓選擇電路的電路圖。
閘極電壓選擇電路15是具備開關41~44及反相器(Inverter)45。又,閘極電壓選擇電路15具備第一輸入端子IN1、第二輸入端子IN2、控制端子CNT、及、第一輸出端子OUT1、第二輸出端子OUT2。
開關41是設在閘極電壓選擇電路15的第一輸入端子IN1與第一輸出端子OUT1之間,藉由電壓/Vc來控制。開關42是設在閘極電壓選擇電路15的第二輸入端子IN2與第一輸出端子OUT1之間,藉由電壓Vc來控制。開關43是設在閘極電壓選擇電路15的第一輸入端子IN1與第二輸出端子OUT2之間,藉由電壓Vc來控制。開關44是設在閘極電壓選擇電路15的第二輸入端子IN2與第二輸出端子OUT2之間,藉由電壓/Vc來控制。反相器45的輸入端子是被連接至閘極電壓選擇電路15的控制端子CNT。反相器45是輸入電壓Vc,輸出電壓/Vc。開關41~44是例如圖6所示以MOS電晶體61~64來構成。
其次,說明有關傳輸閘10的動作。
輸入端子IN的輸入電壓Vin是被輸入至第一位準移位器13的輸入端子及第二位準移位器14的輸入端子。
由於第一位準移位器13是源極隨耦器,因此PMOS電晶體22的源極電壓是形成電壓(Vin+Vs1)。電壓Vs1是PMOS電晶體22的臨界值電壓(-Vtp)的絕對值與過驅電壓(overdrive voltage)Vo1的合計電壓。第一位準移位器13是從輸出端子輸出此電壓(Vin+Vs1)。
由於第二位準移位器14是源極隨耦器,因此NMOS電晶體32的源極電壓是形成電壓(Vin-Vs2)。電壓Vs2是NMOS電晶體32的臨界值電壓Vtn與過驅電壓Vo2的合計電壓。第二位準移位器14是從輸出端子輸出此電壓(Vin-Vs2)。
第一位準移位器13及第二位準移位器14是分別設成式(1)~(3)會成立。
Vtp=Vtn …(1)
Vo1=Vo2 …(2)
Vs1=Vtp+Vo1=Vs2=Vtn+Vo2 …(3)
在此,一旦高位準的電壓Vc被輸入至控制端子CNT,則電壓/Vc形成低位準。於是,開關42及43會開啟(ON),開關41及開關44會關閉(OFF)。因此,閘極電壓選擇電路15從第一輸出端子OUT1輸出第二輸入端子IN2的電壓(Vin-Vs2)亦即電壓(Vin-Vs1)。並且,閘極電壓選擇電路15從第二輸出端子OUT2輸出第一輸入端子IN1的電壓(Vin+Vs1)。
因此,PMOS電晶體11是閘極電壓會形成電壓(Vin-Vs1),PMOS電晶體11的閘極‧源極間電壓Vgsp是以其次的式(4)來表示。
Vgsp=-Vs1=-(Vtp+Vo1) …(4)
由於PMOS電晶體11的閘極‧源極間電壓Vgsp是比臨界值電壓(-Vtp)更低,所以PMOS電晶體11開啟(ON)。
又,NMOS電晶體12是閘極電壓會形成電壓(Vin+Vs1),NMOS電晶體12的閘極‧源極間電壓Vgsn是以其次的式(5)來表示。
Vgsn=Vs2=Vtn+Vo2=Vs1=Vtp+Vo1 …(5)
由於NMOS電晶體12的閘極‧源極間電壓Vgsn是比臨界值電壓Vtn更高,所以NMOS電晶體12開啟(ON)。
因此,傳輸閘10是形成導通狀態,將輸入電壓Vin作為輸出電壓Vout來輸出至輸出端子OUT。
其次,一旦低位準的電壓Vc被輸入至控制端子CNT,則電壓/Vc形成高位準。於是,開關42~43會關閉(OFF),開關41及開關44會開啟(ON)。因此,閘極電壓選擇電路15從第一輸出端子OUT1輸出第一輸入端子IN1的電壓(Vin+Vs1)。並且,閘極電壓選擇電路15從第二輸出端子OUT2輸出第二輸入端子IN2的電壓(Vin-Vs2)亦即電壓(Vin-Vs1)。
因此,PMOS電晶體11是閘極電壓會形成電壓(Vin+Vs1),PMOS電晶體11的閘極‧源極間電壓Vgsp是以其次的式(6)來表示。
Vgsp=Vs1=Vtp+Vo1 …(6)
由於PMOS電晶體11的閘極‧源極間電壓Vgsp是比臨界值電壓(-Vtp)更高,所以PMOS電晶體11關閉(OFF)。
又,NMOS電晶體12是閘極電壓會形成電壓(Vin-Vs1),NMOS電晶體12的閘極‧源極間電壓Vgsn是以其次的式(7)來表示。
Vgsn=-Vs2=-(Vtn+Vo2)=-Vs1=-(Vtp+Vo1) …(7)
由於NMOS電晶體12的閘極‧源極間電壓Vgsn是形成比臨界值電壓Vtn更低,所以NMOS電晶體12關閉(OFF)。
因此,傳輸閘10是形成非導通,不會將輸入電壓Vin作為輸出電壓Vout來輸出至輸出端子OUT。
在此,傳輸閘10是使PMOS電晶體11及NMOS電晶體12的閘極長與閘極寬和閘極氧化膜厚分別形成相等。於是,PMOS電晶體11的閘極‧源極間電容Cgsp與NMOS電晶體12的閘極‧源極間電容Cgsn是形成相等。並且,根據式(1),PMOS電晶體11的臨界值電壓Vtp與NMOS電晶體12的臨界值電壓Vtn是相等。又,當電壓Vc為高位準時,根據式(4)~(5),PMOS電晶體11的閘極‧源極間電壓Vgsp的絕對值與NMOS電晶體12的閘極‧源極間電壓Vgsn是相等。
上述那樣構成的傳輸閘10因為根據在以往的技術所示的式(11)之式(8)會成立,所以時脈饋入的影響會減少,高S/N特性會被實現。
(|Vgsp|-|Vtp|)‧Cgsp/(Cgsp+Ch)
=(Vgsn-Vtn)‧Cgsn/(Cgsn+Ch) …(8)
Cgsp是PMOS電晶體11的閘極‧源極間電容,Cgsn是NMOS電晶體12的閘極‧源極間電容,Ch是輸出端子寄生電容。
並且,根據式(2)、式(4)~(5)及式(8),其次的式(9)會成立。
Cgsp/(Cgsp+Ch)=Cgsn/(Cgsn+Ch) …(9)
此式(9)是不依存於輸入電壓Vin。亦即,傳輸閘10是無關於輸入電壓Vin的電壓值,時脈饋入的影響會減少,高S/N特性會被實現。
如此一來,構成傳輸閘10的MOS電晶體的閘極電壓是形成根據輸入電壓Vin的電壓,藉此即使輸入電壓Vin變動,還是可減少時脈饋入的影響,可實現高S/N特性。
另外,閘極電壓選擇電路15並非限於圖4的電路,例如亦可為圖5那樣構成的電路。
圖5的閘極電壓選擇電路是具備PMOS電晶體51及52、NMOS電晶體53及54。又,此電路具備第一輸入端子IN1、第二輸入端子IN2、控制端子CNT、及、第一輸出端子OUT1、第二輸出端子OUT2。
PMOS電晶體51及NMOS電晶體53是構成以電壓(Vin+Vs1)作為電源電壓,以電壓(Vin-Vs2)作為接地電壓的第一反相器。PMOS電晶體52及NMOS電晶體54是構成以電壓(Vin+Vs1)作為電源電壓,以電壓(Vin-Vs2)作為接地電壓的第二反相器,設在第一反相器的後段。第一反相器是將輸入端子連接至閘極電壓選擇電路15的控制端子CNT,將輸出端子連接至閘極電壓選擇電路15的第一輸出端子OUT1。第二反相器是將輸入端子連接至閘極電壓選擇電路15的第一輸出端子OUT1,將輸出端子連接至閘極電壓選擇電路15的第二輸出端子OUT2。
又,第一位準移位器13及第二位準移位器14是使用電流源21及電流源31,但雖未圖示,亦可使用電阻。
又,第一位準移位器13及第二位準移位器14是以圖2及圖3所示的電路作為一例,但只要是將輸入電壓Vin輸入,而將輸出電壓Vin±Vs1輸出的電路即可。例如圖7所示那樣以緩衝放大器來構成。
10...傳輸閘
11...PMOS電晶體
12...NMOS電晶體
13...第一位準移位器
14...第二位準移位器
15...閘極電壓選擇電路
71...放大器
圖1是表示本實施形態的傳輸閘的電路圖。
圖2是表示第一位準移位器的電路圖。
圖3是表示第二位準移位器的電路圖。
圖4是表示閘極電壓選擇電路之一例的電路圖。
圖5是表示閘極電壓選擇電路的其他例的電路圖。
圖6是表示閘極電壓選擇電路的其他例的電路圖。
圖7是表示位準移位器的其他例的電路圖。
圖8是表示以往的傳輸閘的電路圖。
10...傳輸閘
11...PMOS電晶體
12...NMOS電晶體
13...第一位準移位器
14...第二位準移位器
15...閘極電壓選擇電路
OUT...輸出端子
OUT1...第一輸出端子
OUT2...第二輸出端子
IN...輸入端子
IN1...第一輸入端子
IN2...第二輸入端子
CNT...控制端子
Vin+Vs1、Vin-Vs2...形成電壓
Claims (3)
- 一種傳輸閘,係從輸出端子輸出從輸入端子輸入的輸入電壓之傳輸閘,其特徵為具備:第一位準移位器,其係輸出預定電壓被加算於前述輸入電壓的第一電壓;第二位準移位器,其係輸出從前述輸入電壓減算前述預定電壓的第二電壓;閘極電壓選擇電路,其係具有:被輸入前述第一電壓及前述第二電壓,切換前述第一電壓及前述第二電壓,而互補性地輸出之第一輸出端子及第二輸出端子;PMOS電晶體,其係前述第一輸出端子被連接至閘極;及NMOS電晶體,其係前述第二輸出端子被連接至閘極,前述PMOS電晶體與前述NMOS電晶體,係閘極長、閘極寬、閘極氧化膜厚及臨界值電壓的絕對值相等。
- 申請專利範圍第1項之傳輸閘,其中,前述第一位準移位器係具有:前述輸入電壓被輸入至閘極的第二PMOS電晶體,前述第二位準移位器係具有:前述輸入電壓被輸入至閘極的第二NMOS電晶體,前述第二PMOS電晶體與前述第二NMOS電晶體,係臨界值電壓的絕對值及過驅電壓相等,前述預定電壓為該臨界值電壓的絕對值與該過驅電壓 的和。
- 一種半導體裝置,其特徵係具備如申請專利範圍第1或2項所記載的傳輸閘。
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