TWI779314B - 半導體記憶裝置及其製造方法 - Google Patents

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TWI779314B TW109123511A TW109123511A TWI779314B TW I779314 B TWI779314 B TW I779314B TW 109123511 A TW109123511 A TW 109123511A TW 109123511 A TW109123511 A TW 109123511A TW I779314 B TWI779314 B TW I779314B
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Abstract

實施形態是提供可謀求電性特性的提升之半導體記憶裝置及其製造方法。 實施形態的半導體記憶裝置是具有：基板、第1層疊部、複數的第1柱狀部、第2層疊部、複數的第2柱狀部及第3層疊部。在前述第1層疊部中，第1導電層及第1絕緣層會被交替地層疊於前述基板的厚度方向。前述複數的第1柱狀體的各者是在前述第1層疊部內延伸於前述基板的厚度方向。在前述第2層疊部中，第2導電層及第2絕緣層會被交替地層疊於前述基板的厚度方向。前述複數的第2柱狀體的各者是在前述第2層疊部內延伸於前述基板的厚度方向。前述第3層疊部是在前述第1方向被設於前述第1層疊部與前述第2層疊部之間。在前述第3層疊部中，第3絕緣層及含與前述第3絕緣層不同的材料的第4絕緣層會被交替地層疊於前述基板的厚度方向。

Description

半導體記憶裝置及其製造方法
本發明的實施形態是有關半導體記憶裝置及其製造方法。
[關聯出願]
本申請案是享受以日本專利申請案2019-170456號(申請日：2019年9月19日)作為基礎申請案的優先權。本申請案是藉由參照此基礎申請案而包含基礎申請案的全部的內容。
三維地層疊複數的記憶格之NAND型的半導體記憶裝置為人所知。
本發明的實施形態是提供可謀求電性特性的提升之半導體記憶裝置及其製造方法。
實施形態的半導體記憶裝置是具有：基板、第1層疊部、複數的第1柱狀部、第2層疊部、複數的第2柱狀部及第3層疊部。在前述第1層疊部中，第1導電層及第1絕緣層 會被交替地層疊於前述基板的厚度方向。在前述第1層疊部中，沿著前述基板的表面的第1方向的前述第1導電層的第1側的端越離開前述基板的前述第1導電層越在前述第1方向位於與前述第1側相反的第2側。前述複數的第1柱狀體的各者是在前述第1層疊部內延伸於前述基板的厚度方向。在前述第1柱狀體與前述第1導電層的交叉部是形成有記憶格電晶體。前述第2層疊部是相對於前述第1層疊部，被設在前述第2側。在前述第2層疊部中，第2導電層及第2絕緣層會被交替地層疊於前述基板的厚度方向。在前述第2層疊部中，前述第1方向的前述第2導電層的前述第2側的端越離開前述基板的前述第2導電層越位於前述第1側。前述複數的第2柱狀體的各者是在前述第2層疊部內延伸於前述基板的厚度方向。在前述第2柱狀體與前述第2導電層的交叉部是形成有記憶格電晶體。前述第3層疊部是在前述第1方向被設於前述第1層疊部與前述第2層疊部之間。在前述第3層疊部中，第3絕緣層及含與前述第3絕緣層不同的材料的第4絕緣層會被交替地層疊於前述基板的厚度方向。
1:半導體記憶裝置
11:基板
11a:基板的表面
111:第1層疊部
112:第1導電層
112e:第1導電層的第1側的端
112f:第1導電層的第2側的端
113:第1絕緣層
121:第1柱狀體
131:第2層疊部
132:第2導電層
132e:第2導電層的第1側的端
132f:第2導電層的第2側的端
133:第2絕緣層
141:第2柱狀體
171:第3層疊部
172:第3絕緣層
173:第4絕緣層
173e:第4絕緣層的第1側的端
173f:第4絕緣層的第2側的端
175:絕緣部(部分)
177,178:傾斜部
181:第1縫隙
181f:第1縫隙的第2側的端面
181s:第1縫隙的側面
182:第2縫隙
182e:第2縫隙的第1側的端面
182s:第2縫隙的側面
191:第1膜
192:第2膜
211,212,213:第3柱狀体
221:第4柱狀體
231:第5柱狀體
226,236,350:層間絕緣膜
311:MOSFET
312,313:半導體部
314,316:導電體部
315:絕緣膜
360:半導體層
400:中間層疊體
401:絕緣層(第1絕緣膜)
402:絕緣層(第2絕緣膜)
411:第1溝
412:第2溝
421,441:孔
451:絕緣膜(保護膜)
460:抗蝕膜(抗蝕層)
S1:第1間隔
S13:第3間隔
S14:第4間隔
SS1,SS2:空隙(空間)
MTr:記憶格電晶體
X:方向(第2方向)
Y:方向(第1方向)
Z:方向(第3方向)
[圖1]是第1實施形態的半導體記憶裝置的平面圖。
[圖2]是第1實施形態的半導體記憶裝置的主要部分的概略構成圖。
[圖3]是第1實施形態的半導體記憶裝置的記憶格的平 面圖。
[圖4]是第1實施形態的半導體記憶裝置的記憶格的剖面圖。
[圖5~11]是表示第1實施形態的半導體記憶裝置的記憶格的製造工程的一例的平面圖及剖面圖。
[圖12]是第2實施形態的半導體記憶裝置的記憶格的主要部分的平面圖。
以下，參照圖面說明實施形態的半導體記憶裝置及半導體記憶裝置的製造方法。在以下的說明中，對彼此具有相同或類似的機能的構成附上相同的符號。有關彼此具有相同或類似的機能的構成，有不重複說明的情況。又，本說明書中記載的「平行」、「正交」、「相同」、及「同等」是分別包含「大略平行」、「大略正交」、「大略相同」、及「大略同等」的情況。
在本說明書記載的所謂「連接」是不限於物理性連接的情況，還包含電性連接的情況。亦即，所謂「連接」是不限於2個構件直接連接的情況，還包含在2個構件之間介有別的構件的情況。在本說明書記載的所謂「接觸」是意思直接接觸的情形。在本說明書記載的所謂「重疊」、「面對」及「相鄰」是不限於2個構件彼此直接相向或接觸，還包含在2個構件之間存在與該等2個構件不同的構件的情況。
(第1實施形態)
以下，說明有關第1實施形態的半導體記憶裝置1的構成。圖1是半導體記憶裝置1的平面圖。如圖1所示般，半導體記憶裝置1是具備：矽基板(基板)11、第1層疊部111、複數的第1柱狀體121、第2層疊部131、複數的第2柱狀體141及第3層疊部171。半導體記憶裝置1是除了前述的構成零件以外，還具備：第1周邊電路5、複數的第2周邊電路6、7及複數的列解碼器8。
第1周邊電路5、複數的第2周邊電路6、7及複數的列解碼器8是分別被形成於矽基板(基板)11的表面11a。在以下的說明中，X方向(第2方向)是與矽基板11的表面11a平行的方向。矽基板11是從厚度方向看時，具有長方形狀。Y方向是沿著矽基板11的長邊的方向。Y方向(第1方向)是與矽基板11的表面11a平行的方向，與X方向交叉的方向。例如，Y方向是與X方向大略正交。X方向是沿著矽基板11的短邊的方向。Z方向是矽基板11的厚度方向，與X方向及Y方向交叉的方向。例如，Z方向是與X方向及Y方向大略正交。
第1周邊電路5是半導體記憶裝置1的周邊電路，在X方向被設在與矽基板11的長邊11p相鄰的區域12。第2周邊電路6是被設在區域13。區域13是在X方向與區域12的長邊12q相鄰，被設在Y方向的中心YC的第5側。第2周邊電路7是被設在區域14。區域14是在X方向與矽基板11的長邊11q 相鄰，被設在矽基板11的Y方向的中心YC的第5側。
在X方向，在第2周邊電路6、7之間是設有絕緣部18。絕緣部18是被連接至矽基板11的短邊11r、11s的各者，延伸於Y方向。絕緣部18是例如以氧化矽(SiO2)所形成。
在X方向，在第2周邊電路6與絕緣部18之間設有感測放大器部151、152。感測放大器部151、152是在Y方向藉由第3絕緣部101-1來分斷。在X方向，在第2周邊電路7與絕緣部18之間設有感測放大器部153、154。感測放大器部153、154是在Y方向藉由第3絕緣部101-2來分斷。
記憶格部161是在X方向，跨越與感測放大器部151相鄰的第2周邊電路6及感測放大器部151的上方而設。記憶格部162是在X方向，跨越與感測放大器部152相鄰的第2周邊電路6及感測放大器部152的上方而設。記憶格部163是在X方向，跨越與感測放大器部153相鄰的第2周邊電路7及感測放大器部153的上方而設。記憶格部164是在X方向，跨越與感測放大器部154相鄰的第2周邊電路7及感測放大器部154的上方而設。在圖1中，記憶格部161、162、163、164是以虛線所示。
在Y方向，在與感測放大器部151、152相鄰的區域17、18的各者是設有字元線電晶體WTr。字元線電晶體WTr是具備複數的列解碼器8。在從Y方向的中心YC起第6側的矽基板11的表面11a是與第5側的構成要素相同的構成要素會以中心YC作為基準設成線對稱。
圖1是表示半導體記憶裝置1的主要部分的佈局的一 例，半導體記憶裝置1的主要部分的佈局是亦可適當變更。又，從Z方向看，感測放大器部151、152、153、154與記憶格部161、162、163、164是亦可彼此不重疊。
圖2是表示半導體記憶裝置1的記憶格部161、162及字元線電晶體WTr以及第3絕緣部101-1的相對位置的關係的概略平面圖。如圖2所示般，在字元線電晶體WTr中，複數的列解碼器8會排列於X方向。記憶格部161、162是藉由第1縫隙181在X方向被分割成複數的區塊BLK。字元線電晶體WTr的列解碼器8是被連接至各BLK的記憶格部161B及各BLK的記憶格部162B。
圖3是半導體記憶裝置1的主要部分的平面圖。圖4是從包含半導體記憶裝置1的記憶格部161、162及第3絕緣部101-1的主要部分的X方向看的剖面圖。在圖1~圖4中，上部配線是被省略。
如圖3及圖4所示般，記憶格部161是具有：第1層疊部111、複數的第1柱狀體121、第2層疊部131、複數的第2柱狀體141、第3層疊部171、複數的第1縫隙181、及至少1個第3柱狀體211、212、213。
如圖4所示般，在矽基板11的表面11a是設有第2周邊電路6所具備的複數的MOSFET(metal-oxide-semiconductor field-effect transistor)311。在矽基板11上是設有層間絕緣膜350。層間絕緣膜350是例如以氧化矽所形成。在層間絕緣膜350的表面350a是在Z方向層疊有半導體層360。半導體層360是作為記憶格部161的位元線BL機能，例如以多 晶矽所形成。第1層疊部111、第2層疊部131及第3層疊部171是在Z方向被層疊於半導體層360的表面360a。
在第1層疊部111中，第1導電層112及第1絕緣層113會被交替地層疊於Z方向。第1導電層112是作為記憶格的字元線機能，例如以鎢(W)所形成。第1絕緣層113是例如以氧化矽所形成。如圖4所示般，在第1層疊部111中，沿著矽基板11的表面11a的Y方向的第1導電層112的第1側的端112e越從矽基板11離開至Z方向的第1導電層112越在Y方向位於與第1側相反的第2側。
如圖4所示般，複數的第1柱狀體121的各者是在第1層疊部111內延伸於Z方向。在複數的第1柱狀體121的各者與第1導電層112的交叉部分是形成有記憶格電晶體MTr。第1柱狀體121的Z方向的接近矽基板11的端部是在Z方向位於半導體層360的內部。第1柱狀體121是例如以多晶矽等的半導體所形成。如圖3所示般，複數的第1柱狀體121的各者是具有大略圓形狀。複數的第1柱狀體121是彼此在X方向及Y方向的各者隔開預定的間隔而配置。
如圖4所示般，第2層疊部131是相對於第1層疊部111，被設在Y方向的第2側。在第2層疊部131中，第2導電層132及第2絕緣層133會被交替地層疊於Z方向。第2導電層132是作為記憶格部161的字元線機能，例如以鎢(W)所形成。第2絕緣層133是例如以氧化矽所形成。在第2層疊部131中，Y方向的第2導電層132的第2側的端132f越從矽基板11離開至Z方向的第2導電層132越位於第1側。
複數的第2柱狀體141的各者是在第2層疊部131內延伸於Z方向。在第2柱狀體141與第2導電層132的交叉部是形成有記憶格電晶體MTr。第2柱狀體141的Z方向的接近矽基板11的端部是在Z方向位於半導體層360的內部。第2柱狀體141是例如以多晶矽等的半導體所形成。如圖3所示般，複數的第2柱狀體141的各者是具有大略圓形狀。複數的第2柱狀體141是彼此在X方向及Y方向的各者隔開預定的間隔而配置。
如圖4所示般，第3層疊部171是在Y方向被設於第1層疊部111與第2層疊部131之間。在第3層疊部中，第3絕緣層172及第4絕緣層173會被交替地層疊於Z方向。如圖3及圖4所示般，第3絕緣層172是被連接至第1絕緣層113及第2絕緣層133。第4絕緣層173是被形成與第1導電層112及第2導電層132同一平面狀。
第3絕緣層172是含與第1絕緣層113及第2絕緣層133的各者彼此相同的材料，例如以氧化矽所形成。第4絕緣層173是含與第3絕緣層172彼此相異的材料，例如以氮化矽所形成。
如圖3所示般，複數的第1縫隙181是在第1層疊部111內，在X方向隔開第1間隔S1而配置。複數的第1縫隙181的各者是對於矽基板11的表面11a豎立。複數的第2縫隙182是在第2層疊部131內，在X方向隔開第1間隔S1而配置。複數的第2縫隙182的各者是對於矽基板11的表面11a豎立。複數的第1縫隙181的各者是在X方向被設在與複數 的第2縫隙182的各者彼此相同的位置。如圖3及圖4所示般，第3層疊部171是包含在Y方向被設於複數的第1縫隙181與複數的第2縫隙182之間的絕緣部(部分)175。第1縫隙181及第2縫隙182的各者是含鎢等的導電材料。
在複數的第1縫隙181中所含的至少1個第1縫隙181是包含：比第1導電層112的Y方向的第2側的端112f更突出至第2側而位於第3層疊部171內的部分185。在至少1個第1縫隙181設有第1膜191。第1膜191是被設在至少1個第1縫隙181的各個的Y方向的第2側的端面181f、及連接至端面181f的側面181s的一部分區域。第1膜191的Y方向的第1側的部分(一部分)是比第4絕緣層173的第1側的端173e更突出至第1側，位於第1層疊部111內。
在複數的第2縫隙182中所含的至少1個第2縫隙182是包含：比第2導電層132的Y方向的第1側的端132e更突出至第1側而位於第3層疊部171內的部分186。在至少1個第2縫隙182設有第2膜192。第2膜192是被設在至少1個第2縫隙182的各個的Y方向的第1側的端面182e、及連接至端面182e的側面182s的一部分區域。第2膜192的Y方向的第2側的部分(一部分)是比第4絕緣層173的第2側的端173f更突出至第2側，位於第2層疊部內131內。
如圖3所示般，第3層疊部171的Y方向的最小寬度W1是比在複數的第1縫隙181中所含的1個第1縫隙181的X方向的最大寬度W2大，且比在複數的第2縫隙182中所含的1個第2縫隙182的X方向的最大寬度W3大。
在與矽基板11的表面11a平行的剖面，第4絕緣層173的第1側的端173e是包含傾斜部177。傾斜部177是含在複數的第1縫隙181中，隨著從在X方向彼此相鄰的2個第1縫隙181-1、181-2的任一個朝向2個第1縫隙181-1、181-2的X方向的中間位置XC而傾斜成位置至第1側。同樣，在與矽基板11的表面11a平行的剖面，第4絕緣層173的第2側的端173f是包含傾斜部178。傾斜部178是含在複數的第2縫隙182中，隨著從在X方向彼此相鄰的2個第2縫隙182-1、182-2的任一個朝向2個第2縫隙182-1、182-2的X方向的中間位置XC而傾斜成位置至第2側。傾斜部177、178是分別彎曲成有弧度。
第1膜191及第2膜192的各材料是對於可除去第4絕緣層173的至少1種的蝕刻劑，比第4絕緣層173更具有耐性。第1膜191及第2膜192的各者是例如亦可含氧化矽、多晶矽、非晶形矽、氮化硼的其中1個以上。
如圖3及圖4所示般，第3柱狀體211是在第3層疊部171內延伸於Z方向，與矽基板11電性連接。但，第3柱狀體211是亦可與矽基板11電性連接，或亦可例如被連接至記憶格電晶體MTr的閘極電極，亦可為電性浮動的狀態。
若詳細說明，則MOSFET311是具備半導體部312、313、導電體部314及絕緣膜315。矽基板11是以P型半導體所形成。因此，半導體部312、313皆是以N型半導體所形成，藉由在Y方向彼此隔開間隔的矽基板11的表面11a側的內部區域離子注入雜質而形成。導電體部314是在Y方向被 設於半導體部312、313之間的矽基板11的表面11a。導電體部314是例如以HKMG(High-K Metal Gate)材料所形成。絕緣膜315是在Z方向被設在矽基板11與導電體部314之間。絕緣膜315是例如以氧化矽所形成。半導體部312是連接導電體部316。導電體部316是在Z方向及Y方向朝向第3柱狀體211延伸。導電體部316及半導體部312是作為MOSFET311的源極機能。導電體部314是作為MOSFET311的閘極機能。未被連接至導電體部316的半導體313是作為MOSFET311的汲極機能。第3柱狀體211是經由導電體部314來連接至半導體部312。
記憶格部161是包含至少3個第3柱狀體211。如圖3所示般，3個第3柱狀體211是在Y方向彼此隔開第3間隔S13而排列。將在X方向彼此重疊且在Y方向彼此隔開間隔而排列的3個第3柱狀體211設為第1群的柱狀體215。記憶格部161是具備複數的第1群的柱狀體215。第1群的柱狀體215是被配置於在X方向相鄰的2個第1縫隙181的大略中間位置，也就是在X方向相鄰的2個第2縫隙182的大略中間位置。亦即，第1群的柱狀體215是在X方向彼此間隔第4間隔S14而排列。第4間隔S14是與第1間隔S1大略相等。相對於1個第1群的柱狀體215，在X方向相鄰的別的第1群的柱狀體215是錯開至Y方向的第1側或第2側。相對於1個第1群的柱狀體215，有在X方向相鄰於兩側的2個第1群的柱狀體215時，該等的2個第1群的柱狀體215是相對於1個第1群的柱狀體215，錯開至Y方向的第1側或第2側的彼此相同的 側。
如圖4所示般，第3柱狀體212是比複數的第1柱狀體121更在Y方向的第1側的第1層疊部111內延伸至Z方向，與矽基板11電性連接。第3柱狀體213是比複數的第2柱狀體141更在Y方向的第2側的第2層疊部131內延伸至Z方向。第3柱狀體211、212、213的各者是在Z方向貫通半導體層360。第3柱狀體211、212、213的各者的Z方向的接近矽基板11的端部是在Z方向位於半導體層360的內部。
第3柱狀體211、212、213的各者是與矽基板11電性連接。第3柱狀體212、213的各者是經由導電體部314來連接至MOSFET311的半導體部312。
第3柱狀體211的Y方向的寬度W211及第3柱狀體212、213的Y方向的各寬度是比第1柱狀體121的Y方向的寬度W121及第2柱狀體141的Y方向的寬度W141更大。換言之，第1柱狀體121的Y方向的寬度W121及第2柱狀體141的Y方向的寬度W141是比第3柱狀體211的Y方向的寬度W211更小。第3柱狀體211、212、213的各者是例如以鎢所形成。
半導體記憶裝置1是具備與第1導電層112同數的複數的第4柱狀體221。複數的第4柱狀體221是被連接至接近複數的第1導電層112的Y方向的第1側的端112e的部分。複數的第4柱狀體221之中在Y方向最位於第1側的第4柱狀體221是被連接至接近複數的第1導電層112之中在Z方向最接近矽基板11的第1導電層112的端112e且與在Z方向在和矽基 板11相反側相鄰的第1導電層112彼此不重疊於Y方向的部分。複數的第4柱狀體221之中在Y方向最位於第2側的第4柱狀體221是被連接至接近複數的第1導電層112之中在Z方向最離開矽基板11的第1導電層112的端112e的部分。第4柱狀體221的Y方向的寬度是比第3柱狀體211的Y方向的寬度W211更小。
半導體記憶裝置1是具備與第2導電層132同數的複數的第5柱狀體231。複數的第5柱狀體231是被連接至接近複數的第2導電層132的Y方向的第2側的端132f的部分。複數的第5柱狀體231之中在Y方向最位於第2側的第5柱狀體231是被連接至接近複數的第2導電層132之中在Z方向最接近矽基板11的第2導電層132的端132f且與在Z方向在和矽基板11相反側相鄰的第2導電層132彼此不重疊於Y方向的部分。複數的第5柱狀體231之中在Y方向最位於第1側的第5柱狀體231是被連接至接近複數的第2導電層132之中在Z方向最離開矽基板11的第2導電層132的端132f的部分。第5柱狀體231的Y方向的寬度是與第3柱狀體211的Y方向的寬度W211更小。第4柱狀體221及第5柱狀體231是例如以鎢所形成。
複數的第4柱狀體221的各者是在Y方向與層間絕緣膜226相鄰。複數的第5柱狀體231的各者是在Y方向與層間絕緣膜236相鄰。層間絕緣膜226、236的各者是例如以氧化矽所形成。
其次，簡單說明有關第1實施形態的半導體記憶裝置1 的主要部分的製造方法。半導體記憶裝置1的主要部分的製造方法是包括：藉由在基板的厚度方向交替地層疊絕緣層(第1絕緣膜)401及材料與絕緣層401不同的絕緣層(第2絕緣膜)402來形成層疊體(中間層疊體)400。層疊體400是包含：第1區域、第2區域、及位於第1區域與前述第2區域之間的第3區域。半導體記憶裝置1的主要部分的製造方法是包括：在層疊體400的第1區域形成複數的溝(第1溝)411，在層疊體400的第2區域形成複數的溝(第2溝)412。半導體記憶裝置1的主要部分的製造方法是包括，在複數的溝411的內面及複數的溝412的內面形成絕緣膜(保護膜)451。半導體記憶裝置1的主要部分的製造方法是包括：形成覆蓋層疊體400的第3區域、與第3區域相鄰的複數的溝411的各者一部分、及與第3區域相鄰的複數的溝412的各者一部分之抗蝕膜(resist film)460，除去位於未被抗蝕膜460覆蓋的區域的絕緣膜451的一部分。半導體記憶裝置1的主要部分的製造方法是包括：藉由對複數的溝411及複數的溝412供給蝕刻劑，通過被除去絕緣膜451的區域來部分地除去絕緣層401，對除去絕緣層401後的區域供給導電材料。
從圖5到圖11的各圖是表示主要部分的製造工程的一例的平面圖及剖面圖。從圖5到圖11的各圖的上段是沿著Z方向來看時的各製造工程的構成零件的平面圖。從圖4到圖15的各圖的下段是沿著X方向來看的各製造工程的構成零件的剖面圖，在各圖的上段所示的虛線的剖面圖。
雖未圖示，但實際在矽基板11的表面11a形成複數的 MOSFET311。在露出的表面11a及複數的MOSFET311層疊層間絕緣膜350。此時，一面在Z方向分成複數次層疊層間絕緣膜350，一面形成導電體部314。
如圖5所示般，在Z方向層疊層間絕緣膜350，在層間絕緣膜350的表面350a形成層疊體400。在圖5的下段是表示在層間絕緣膜350的Z方向與矽基板11相反側的構成零件。藉由在Z方向交替地層疊由彼此相異的材料所成的絕緣層401、402，形成層疊體400。絕緣層401的材料是與第3絕緣層172彼此相同，例如氧化矽。絕緣層402的材料是與第4絕緣層173彼此相同，例如氮化矽。
接著，在層疊體400形成複數的溝411、412。X方向及Y方向的複數的溝411的位置是與半導體記憶裝置1的複數的第1縫隙181的位置彼此相同。X方向及Y方向的複數的溝412的位置是與半導體記憶裝置1的複數的第2縫隙182的位置彼此相同。使複數的溝411、412在層疊體400內行進於與Z方向相反方向，使在Z方向位於半導體層360內。在於X方向與溝411相鄰的層疊體400形成複數的孔421。X方向及Y方向的複數的孔421的位置是與半導體記憶裝置1的複數的第1柱狀體121的位置彼此相同。在於X方向與溝412相鄰的層疊體400形成複數的孔441。X方向及Y方向的複數的孔441的位置是與半導體記憶裝置1的複數的第2柱狀體141的位置彼此相同。
如圖6所示般，在溝411、412的內壁及層疊體400的表面形成絕緣膜451。絕緣膜451是含第1膜191及第2膜192的 材料，含與絕緣層401相同的材料。絕緣膜451的材料是對於可除去絕緣層402的材料的至少1種的蝕刻劑，比絕緣層402更具有耐性。絕緣膜451是例如氧化矽、多晶矽、非晶形矽、氮化硼之中1個以上。
如圖7所示般，以能夠覆蓋絕緣膜451的方式塗佈抗蝕膜460。如圖8所示般，例如藉由圖案化等，在Y方向留下應形成第1膜191及第2膜192的區域的抗蝕膜460，除去其他的區域的抗蝕膜460。
如圖9所示般，以抗蝕膜460-1、460-2的各者作為遮罩，例如藉由蝕刻，除去未被抗蝕膜460-1、460-2的各者所覆蓋的絕緣膜451。然後，藉由除去抗蝕膜460-1、460-2，形成第1膜191及第2膜192。
接著，例如使用蝕刻或藥液等，在層疊體400中從絕緣層402的Y方向的第1側的端朝向Y方向的第2側亦即中央部來除去絕緣層402。與從第1側的絕緣層402的除去同時，或在從第1側的絕緣層402的除去後，從絕緣層402的Y方向的第2側的端朝向第1側亦即中央部來除去絕緣層402。以絕緣層402的Y方向的第1側的端會與從溝411的Y方向看的側面的第1膜191交叉，且絕緣層402的Y方向的第2側的端會與從溝412的Y方向見的側面的第2膜192交叉之方式，調整絕緣層402的蝕刻或藥液等的處理時間。在處理後，如圖10所示般，形成包含在Y方向位於複數的溝411與複數的溝412之間的部分的第3層疊部171。在第3層疊部171的Y方向的第1側是形成有在Z方向與複數的絕緣層401 相鄰的複數的空隙SS1。在第3層疊部171的Y方向的第2側是形成有在Z方向與複數的絕緣層401相鄰的複數的空隙SS2。
接著，藉由對複數的空隙SS1的各者供給鎢等的導電體，將絕緣層402的Y方向的第1側的部分替換成第1導電層112。同樣，藉由對複數的空隙SS2的各者供給鎢等的導電體，將絕緣層402的Y方向的第2側的部分替換成第2導電層132。藉由該等的替換，如圖11所示般，在第3層疊部171的Y方向的第1側形成第1層疊部111，在第3層疊部171的Y方向的第2側形成第2層疊部131。
接著，在孔421充填鎢等的導電體，形成第1柱狀體121。在孔441充填鎢等的導電體，形成第2柱狀體141。
接著，雖未圖示，但實際藉由圖案化及蝕刻等，在第3層疊部171形成複數的孔。使複數的孔的各者在第3層疊部171內行進於與Z方向相反方向，使貫通半導體層360，使與預定的導電體部314交叉。形成有複數的孔的各者的X方向及Y方向的位置是與半導體記憶裝置1的第3柱狀體211的各者的位置相同。在複數的孔的各者充填鎢等的導電體，形成半導體記憶裝置1的複數的第3柱狀體211。
接著，雖未圖示，但實際藉由圖案化及蝕刻等，在比複數的第1柱狀體121更Y方向的第1側的第1層疊部111形成至少1個孔。使至少1個孔在第1層疊部111內行進於與Z方向相反方向，使貫通半導體層360，使與預定的導電體部314交叉。形成有至少1個孔的X方向及Y方向的位置是與 半導體記憶裝置1的第3柱狀體212的位置相同。在至少1個孔的各者充填鎢等的導電體，形成半導體記憶裝置1的至少1個第3柱狀體212。在第3柱狀體212的製造工程中，藉由將比複數的第1柱狀體121更Y方向的第1側的第1層疊部111置換成比複數的第2柱狀體141更Y方向的第2側的第2層疊部131，形成半導體記憶裝置1的至少1個第3柱狀體213。
藉由進行上述的工程，可製造圖3及圖4所示的主要部分。藉由在上述的工程前進行周知的前處理，在上述的工程後進行周知的後處理，形成半導體記憶裝置1。但，半導體記憶裝置1的製造方法是不被限定於上述的方法。
其次，說明以上說明的第1實施形態的半導體記憶裝置1的作用效果。第1實施形態的半導體記憶裝置1是在Y方向，在第1層疊部111與第2層疊部131之間設有第3層疊部171。以往的半導體記憶裝置是未設第3層疊部171，具備第1層疊部111及第2層疊部131會在Y方向被連接的構成。如此在Y方向的第1側的端部及第2側的端部的各者被形成所謂正階梯狀的複數的字元線會在Y方向的大略中央部被電性分斷，藉此在第1實施形態的半導體記憶裝置1中，相較於以往的半導體記憶裝置，字元線的Y方向的長度會實質地大略減半。因此，若根據第1實施形態的半導體記憶裝置1，則相較於以往的半導體記憶裝置，可減低字元線的Y方向的長度，減低字元線的電阻，因此可謀求電性特性的提升。
又，若根據第1實施形態的半導體記憶裝置1，則即使不進行利用縱縫隙等的特別的加工，也可如在上述的主要部分的製造方法所說明般，藉由將絕緣層402的Y方向的第1側的端部及第2側的端部替換成第1導電層112及第2導電層132，在Y方向分斷複數的字元線。
又，若根據第1實施形態的半導體記憶裝置1，則可使用第3層疊部171作為形成至少1個以上的第3柱狀體211的部分。
(第2實施形態)
其次，說明有關第2實施形態的半導體記憶裝置的構成。雖未圖示，但實際第2實施形態的半導體記憶裝置是與第1實施形態的半導體記憶裝置1同樣為三維NAND型快閃記憶體。以下，有關第2實施形態的半導體記憶裝置的構成零件，只說明與半導體記憶裝置1的構成零件不同的內容，與半導體記憶裝置1的構成零件共通的內容的詳細說明是省略。
圖12是第2實施形態的半導體記憶裝置的主要部分的平面圖。如圖12所示般，第1群的柱狀體215是在X方向不具有與複數的第1縫隙181及複數的第2縫隙182的相對位置關係，排列於X方向。第4間隔S14是比第1間隔S1更短。複數的第1群的柱狀體215是在Y方向以彼此重疊的方式排列。亦即，在第2實施形態的半導體記憶裝置是形成有比第1實施形態的半導體記憶裝置1更多的第3柱狀體211。
第2實施形態的半導體記憶裝置的主要部分是可進行與第1實施形態的半導體記憶裝置1的主要部分的製造方法同樣的工程。但是，將用以形成複數的第3柱狀體211的複數的孔予以配合圖12所示的複數的第3柱狀體211的形成位置，在X方向及Y方向的各者彼此地重疊，且在X方向隔開比第1間隔S1更短的第4間隔S14，在Y方向隔開第3間隔S13而形成。
若根據第2實施形態的半導體記憶裝置，則由於具備與第1實施形態的半導體記憶裝置1同樣的構成，因此可謀求電性特性的提升。又，若根據第2實施形態的半導體記憶裝置，則可取得與第1實施形態的半導體記憶裝置1同樣的效果。
又，若根據第2實施形態的半導體記憶裝置，則可變更複數的第3柱狀體211的相對位置，相較於變更複數的第3柱狀體211的相對位置之前，可在第3層疊部171形成多數的第3柱狀體211。
以上，說明了本發明的實施形態，但該等的實施形態是作為例子提示者，不限定發明的範圍。上述的實施形態是在其他各種的形態實施取得。可在不脫離發明的主旨範圍進行上述的實施形態的各種的省略、置換、變更。實施形態或其變形是與含在發明的範圍或主旨同樣，為申請專利範圍記載的發明及其均等的範圍所包含。
例如，被形成於第3層疊部171的複數的第3柱狀體211的數量及配置是不被限定於在上述的第1實施形態及第2實 施形態所說明的複數的第3柱狀體211的數量及配置，可自由地變更。
例如，上述的各實施形態是在第3層疊部171形成複數的第3柱狀體211，更在第1層疊部111形成至少1個第3柱狀體212，且在第2層疊部131形成至少1個第3柱狀體213。然而，只要被形成於第3層疊部171的第3柱狀體211的數量充分被確保，第3柱狀體212、213是亦可不被形成。此情況，可比以往的半導體記憶裝置更縮小形成有複數的第1柱狀體121的第1層疊部111的部分與形成有複數的第4柱狀體221的第1層疊部111的部分之Y方向的間隔。同樣，可比以往的半導體記憶裝置更縮小形成有複數的第2柱狀體141的第2層疊部131的部分與形成有複數的第5柱狀體231的第2層疊部131的部分之Y方向的間隔。藉此，可謀求半導體記憶裝置的高密度集成化。
例如，上述的各實施形態中，在Z方向經由層間絕緣膜350來將半導體層360形成於矽基板11。然而，第1層疊部111、第2層疊部131及第3層疊部171亦可直接形成於層間絕緣膜350的表面350a。
在上述的各實施形態中，第1縫隙181及第2縫隙182的各者是以鎢等的導電材料所形成，但例如亦可以氧化矽等的絕緣材料所形成。
111:第1層疊部
121:第1柱狀體
131:第2層疊部
141:第2柱狀體
151:感測放大器部
171:第3層疊部
173:第4絕緣層
112f:第2側的端
132e,173e:第1側的端
173f:第2側的端
175:絕緣部
177,178:傾斜部
181:第1縫隙
181f:端面
181s:側面
181-1,181-2:第1縫隙
182:第2縫隙
182e:端面
182s:側面
185,186:部分
191:第1膜
192:第2膜
211:第3柱狀體
215:第1群的柱狀體
X:方向(第2方向)
Y:方向(第1方向)
Z:方向(第3方向)
S1:第1間隔
S13:第3間隔
S14:第4間隔
W1:最小寬度
W2,W3:最大寬度
W121,W211,W141:寬度
XC:中間位置

Claims (15)

  1. 一種半導體記憶裝置，其特徵係具備：基板；第1層疊部，其係第1導電層及第1絕緣層會被交替地層疊於前述基板的厚度方向，沿著前述基板的表面的第1方向的前述第1導電層的第1側的端越從前述基板離開至第3方向的前述第1導電層越在前述第1方向位於與前述第1側相反的第2側；複數的第1柱狀體，其係在前述第1層疊部內延伸於前述基板的厚度方向，在與前述第1導電層的交叉部分別形成有記憶格電晶體；第2層疊部，其係相對於前述第1層疊部，被設在前述第2側，第2導電層及第2絕緣層會被交替地層疊於前述基板的厚度方向，前述第1方向的前述第2導電層的前述第2側的端越從前述基板離開至第3方向的前述第2導電層越位於前述第1側；複數的第2柱狀體，其係在前述第2層疊部內延伸於前述基板的厚度方向，在與前述第2導電層的交叉部分別形成有記憶格電晶體；及第3層疊部，其係在前述第1方向被設於前述第1層疊部與前述第2層疊部之間，第3絕緣層及含與前述第3絕緣層不同的材料的第4絕緣層會被交替地層疊於前述基板的厚度方向。
  2. 如請求項1記載的半導體記憶裝置，其 中，前述第3絕緣層，係含與前述第1絕緣層及前述第2絕緣層相同的材料。
  3. 如請求項1記載的半導體記憶裝置，其中，前述第3絕緣層，係被連接至前述第1絕緣層及前述第2絕緣層，前述第4絕緣層，係被連接至前述第1導電層及前述第2導電層。
  4. 如請求項1記載的半導體記憶裝置，其中，更具備：複數的第1縫隙，其係在前述第1層疊部內沿著前述基板的表面，且在與前述第1方向交叉的第2方向隔開第1間隔而配置，分別對於前述基板的表面豎立而設；及複數的第2縫隙，其係在前述第2層疊部內，在前述第2方向隔開前述第1間隔而配置，分別對於前述基板的表面豎立而設，前述第3層疊部，係包含：在前述第1方向被設於前述複數的第1縫隙與前述複數的第2縫隙之間的部分。
  5. 如請求項4記載的半導體記憶裝置，其中，在前述複數的第1縫隙所含的至少1個第1縫隙，係包含：比前述第1導電層的前述第2側的端更突出至前述第2側而位於前述第3層疊部內的部分，在前述複數的第2縫隙所含的至少1個第2縫隙，係包 含：比前述第2導電層的前述第1側的端更突出至前述第1側而位於前述第3層疊部內的部分。
  6. 如請求項5記載的半導體記憶裝置，其中，更具備：第1膜，其係被設在前述複數的第1縫隙的各者的前述第2側的端面及連接至前述端面的側面的一部分區域，對於可除去前述第4絕緣層的至少1種的蝕刻劑，比前述第4絕緣層更具有耐性；及第2膜，其係被設在前述複數的第2縫隙的各者的前述第1側的端面及連接至前述端面的側面的一部分區域，對於可除去前述第4絕緣層的至少1種的蝕刻劑，比前述第4絕緣層更具有耐性。
  7. 如請求項6記載的半導體記憶裝置，其中，前述第1膜的一部分，係比前述第4絕緣層的第1側的端更突出至前述第1側，位於前述第1層疊部內，前述第2膜的一部分，係比前述第4絕緣層的第2側的端更突出至前述第2側，位於前述第2層疊部內。
  8. 如請求項5記載的半導體記憶裝置，其中，更具備：第1膜，其係被設在前述複數的第1縫隙的各者的前述第2側的端面及連接至前述端面的側面的一部分區域，含氧化矽、多晶矽、非晶形矽、氮化硼之中1個以上；及第2膜，其係被設在前述複數的第2縫隙的各者的前述 第1側的端面及連接至前述端面的側面的一部分區域，含氧化矽、多晶矽、非晶形矽、氮化硼之中1個以上。
  9. 如請求項4記載的半導體記憶裝置，其中，前述第3層疊部的前述第1方向的最小寬度，係比在前述複數的第1縫隙中所含的1個第1縫隙的前述第2方向的最大寬度大，且比在前述複數的第2縫隙中所含的1個前述第2縫隙的前述第2方向的最大寬度大。
  10. 如請求項1記載的半導體記憶裝置，其中，前述第3絕緣層，係含氧化矽，前述第4絕緣層，係含氮化矽。
  11. 如請求項4記載的半導體記憶裝置，其中，在與前述基板的表面平行的剖面，前述第4絕緣層的前述第1側的端，係包含：隨著從在前述複數的第1縫隙所含的2個第1縫隙的1個朝向與前述2個第1縫隙的前述第1方向交叉的第2方向的中間位置而傾斜成位置至前述第1側的傾斜部；在與前述基板的表面平行的剖面，前述第4絕緣層的前述第2側的端，係包含：隨著從在前述複數的第2縫隙所含的2個第2縫隙的1個朝向前述2個第2縫隙的前述第2方向的中間位置而傾斜成位置至前述第2側的傾斜部。
  12. 如請求項1記載的半導體記憶裝置，其中，更具備：在前述第3層疊部內延伸於前述基板的厚度 方向，與前述基板電性連接的至少1個第3柱狀體。
  13. 如請求項12記載的半導體記憶裝置，其中，前述至少1個第3柱狀體，係包含至少3個第3柱狀體，前述至少3個柱狀體，係在前述第1方向隔開第3間隔來排列。
  14. 如請求項12或13記載的半導體記憶裝置，其中，前述第2柱狀體的前述第1方向的寬度及前述第3柱狀體的前述第1方向的寬度，係比前述第1柱狀體的前述第1方向的寬度更小。
  15. 一種半導體記憶裝置的製造方法，其特徵為：藉由在基板的厚度方向交替地層疊第1絕緣膜及其材料與前述第1絕緣膜不同的第2絕緣膜來形成中間層疊體，前述中間層疊體係包含第1區域、第2區域及位於前述第1區域與前述第2區域之間的第3區域，在前述中間層疊體的第1區域形成複數的第1溝，在前述中間層疊體的第2區域形成複數的第2溝，在前述複數的第1溝的內面及前述複數的第2溝的內面形成保護膜，形成覆蓋前述中間層疊體的第3區域、與前述第3區域相鄰的前述複數的第1溝的各者一部分、及與前述第3區域相鄰的前述複數的第2溝的各個一部分之抗蝕膜，除去位於未被前述抗蝕膜覆蓋的區域的前述保護膜的一部分， 藉由對前述複數的第1溝及前述複數的第2溝供給蝕刻劑，通過前述第1溝及前述第2溝的前述保護膜的被除去的區域來部分地除去前述第1絕緣膜，通過前述第1溝及前述第2溝的前述保護膜被除去的區域，來供給導電材料至除去前述第1絕緣膜後的區域。
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