JP2014187189A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】実施形態は、電荷蓄積層の側面に設けられる制御電極に対するコンタクトを有する半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、複数の第１の電荷蓄積層が第１のゲート絶縁膜の上に設けられ第１の方向及び第２の方向に分離している。複数の第２の電荷蓄積層が絶縁膜の上に設けられ第１の方向及び第２の方向に分離している。中間絶縁膜が第１の電荷蓄積層の側面及び第２の電荷蓄積層の側面に設けられている。制御電極は、中間絶縁膜の側面に設けられ、第２の方向に延び、中間絶縁膜を介して第１の電荷蓄積層の側面及び第２の電荷蓄積層の側面に対向する側面部と、側面部の下部に一体に設けられ側面部の膜厚よりも大きな幅を有するパッド部とを有する。
【選択図】図１８

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
メモリデバイスのさらなる高集積化に向けて、２層の電荷蓄積層を絶縁膜を介して積層した構造が提案されている。この構造では、電荷蓄積層の積層体の側面に、ゲート間絶縁膜を介して制御ゲートが設けられる。このように側壁膜として設けられる制御ゲートに対してコンタクトを接続する必要がある。
特開２０１２−１７８４７３号公報
本発明の実施形態は、電荷蓄積層の側面に設けられる制御電極に対するコンタクトを有する半導体記憶装置及びその製造方法を提供する。
実施形態によれば、半導体記憶装置は、第１の半導体層と、第１のゲート絶縁膜と、複数の第１の電荷蓄積層と、絶縁膜と、複数の第２の電荷蓄積層と、第２のゲート絶縁膜と、第２の半導体層と、中間絶縁膜と、制御電極と、を備えている。前記第１の半導体層は、第１の方向に延びている。前記第１のゲート絶縁膜は、前記第１の半導体層の上に設けられている。前記複数の第１の電荷蓄積層は、前記第１のゲート絶縁膜の上に設けられ、前記第１の方向及び前記第１の方向に対して交差する第２の方向に分離している。前記絶縁膜は、前記第１の電荷蓄積層の上に設けられている。前記複数の第２の電荷蓄積層は、前記絶縁膜の上に設けられ、前記第１の方向及び前記第２の方向に分離している。前記第２のゲート絶縁膜は、前記第２の電荷蓄積層の上に設けられている。前記第２の半導体層は、前記第２のゲート絶縁膜の上に設けられ、前記第１の方向に延びている。前記中間絶縁膜は、前記第１の電荷蓄積層の側面及び前記第２の電荷蓄積層の側面に設けられている。前記制御電極は、前記中間絶縁膜の側面に設けられ、前記第２の方向に延び、前記中間絶縁膜を介して前記第１の電荷蓄積層の側面及び前記第２の電荷蓄積層の側面に対向する側面部と、前記側面部の下部に一体に設けられ、前記側面部の膜厚よりも大きな幅を有するパッド部と、を有する。
実施形態の半導体記憶装置のメモリセル領域の一例を示す模式斜視図。 実施形態の半導体記憶装置のコンタクト形成領域の一例を示す模式平面図。 図２におけるＢ−Ｂ’断面図の一例。 実施形態の半導体記憶装置の一例を示す模式断面図。 図４におけるＡ−Ａ’断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式断面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式平面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式平面図の一例。 実施形態の半導体記憶装置の製造方法を示す模式平面図の一例。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体記憶装置のメモリセル領域の一例を示す模式斜視図である。
図４は、実施形態の半導体記憶装置の一例を示す模式断面図である。図４は、図１におけるＡＡ方向（第１の方向）に沿った断面に対応する。
図５は、図４におけるＡ−Ａ’断面図の一例である。図５は、図１におけるＧＣ方向（第２の方向）に沿った断面に対応する。ＧＣ方向は、ＡＡ方向に対して交差、例えば直交している。
絶縁体のベース３０の上に、チャネル領域またはアクティブ領域を形成する第１の半導体層１１が設けられている。ＡＡ方向に延びる複数の第１の半導体層１１が、ＧＣ方向に並んで設けられている。
第１の半導体層１１上には、第１のゲート絶縁膜（または第１のトンネル絶縁膜）１２が設けられている。
第１のゲート絶縁膜１２上には、第１の電荷蓄積層１３が設けられている。第１の電荷蓄積層１３は、例えば多結晶シリコンを含む浮遊ゲート電極である。あるいは、第１の電荷蓄積層１３は、例えばシリコン窒化膜などのチャージトラップ膜である。あるいは、第１の電荷蓄積層１３は、浮遊ゲート電極とチャージトラップ膜との積層膜であってもよい。
第１の電荷蓄積層１３上には、絶縁膜３１が設けられている。
絶縁膜３１上には、第２の電荷蓄積層２３が設けられている。第２の電荷蓄積層２３は、例えば多結晶シリコンを含む浮遊ゲート電極である。あるいは、第２の電荷蓄積層２３は、例えばシリコン窒化膜などのチャージトラップ膜である。あるいは、第２の電荷蓄積層２３は、浮遊ゲート電極とチャージトラップ膜との積層膜であってもよい。
第２の電荷蓄積層２３上には、第２のゲート絶縁膜（または第２のトンネル絶縁膜）２２が設けられている。
第２のゲート絶縁膜２２上には、チャネル領域またはアクティブ領域を形成する第２の半導体層２１が設けられている。ＡＡ方向に延びる複数の第２の半導体層２１が、ＧＣ方向に並んで設けられている。
ベース３０、第１の半導体層１１、第１のゲート絶縁膜１２、および第１の電荷蓄積層１３は、図３に示すように、ＡＡ方向（図５において紙面を貫く方向）に延びる層間絶縁膜１５によって、ＧＣ方向に複数に分離されている。
第２の電荷蓄積層２３、第２のゲート絶縁膜２２、および第２の半導体層２１は、図５に示すように、ＡＡ方向（図５において紙面を貫く方向）に延びる層間絶縁膜２５によって、ＧＣ方向に複数に分離されている。層間絶縁膜２５は、絶縁膜３１上に設けられている。
第１の電荷蓄積層１３及び第２の電荷蓄積層２３を含む電荷蓄積層積層体は、図１及び図４に示すように、ＡＡ方向に複数に分離している。すなわち、柱状の複数の電荷蓄積層積層体が、マトリクス状に配置されている。
電荷蓄積層積層体のＡＡ方向の両側面には、中間絶縁膜３２を介して、制御電極３３が設けられている。制御電極３３は、ＧＣ方向に延びている。
制御電極３３は、ＡＡ方向で隣り合う電荷蓄積層積層体の間で、中間絶縁膜３２の内側に埋め込まれている。制御電極３３は、絶縁膜３１を介して積層された第１の電荷蓄積層１３及び第２の電荷蓄積層２３に共通に設けられている。
制御電極３３は、中間絶縁膜３２を介して、第１の電荷蓄積層１３の側面及び第２の電荷蓄積層２３の側面に対向し、第１の電荷蓄積層１３及び第２の電荷蓄積層２３に対して容量結合することができる。
制御電極３３と第２のゲート絶縁膜２２との間には、マスク材（絶縁膜）３３ｍが設けられている。制御電極３３と第１のゲート絶縁膜１２との間には、中間絶縁膜３２が設けられている。
実施形態の半導体記憶装置は、第１のメモリセルＭＣ１と、第１のメモリセルＭＣ１の上に積層された第２のメモリセルＭＣ２との積層構造を含む。
第１のメモリセルＭＣ１は、第１の半導体層１１、第１のゲート絶縁膜１２、第１の電荷蓄積層１３、第１の電荷蓄積層１３の側面に設けられた中間絶縁膜３２および制御電極３３を含む。
第２のメモリセルＭＣ２は、第２の半導体層２１、第２のゲート絶縁膜２２、第２の電荷蓄積層２３、第２の電荷蓄積層２３の側面に設けられた中間絶縁膜３２および制御電極３３を含む。
複数の電荷蓄積層積層体がＡＡ方向に配列された列の両端の制御電極３３の隣には、選択ゲートトランジスタＳ１１、Ｓ１２、Ｓ２１、Ｓ２２を形成する第１の選択ゲート１６及び第２の選択ゲート２６が設けられている。
第２の選択ゲート１６は、層間絶縁膜３１を介して、第１の選択ゲート１６上に設けられている。第１の選択ゲート１６は、第１のゲート絶縁膜１２を介して第１の半導体層１１に対向している。第２の選択ゲート２６は、第２のゲート絶縁膜２２を介して第２の半導体層２１に対向している。
第１の選択ゲート１６には、ＧＣ方向（図４において紙面を貫く方向）に延びる第１の選択ゲート線１７が埋め込まれている。第２の選択ゲート２６には、ＧＣ方向に延びる第２の選択ゲート線２７が埋め込まれている。第２の選択ゲート線２７と第２のゲート絶縁膜２２との間には、マスク材（絶縁膜）２７ｍが設けられている。
第１の選択ゲート線１７と第２の選択ゲート線２７との間には、層間絶縁膜３４が設けられ、第１の選択ゲート線１７と第２の選択ゲート線２７とは絶縁分離されている。
下側のメモリセルユニットは、下側のメモリセルＭＣ１と選択ゲートトランジスタＳ１１、Ｓ２１を含む。第１のメモリセルアレイ層１０は、ＧＣ方向に配列された複数の下側のメモリセルユニットを含む。
上側のメモリセルユニットは、上側のメモリセルＭＣ２と選択ゲートトランジスタＳ１２、Ｓ２２を含む。第２のメモリセルアレイ層２０は、ＧＣ方向に配列された複数の上側のメモリセルユニットを含む。
メモリセルユニットの一端の半導体層１１、２１には、半導体層１１、２１に共通の上下に延びたビット線コンタクト３５が設けられ、ビット線コンタクト３５は図示しないビット線に接続されている。
メモリセルユニットの他端の半導体層１１、２１には、半導体層１１、２１に共通の上下に延びたソース線コンタクト３６が設けられ、ソース線コンタクト３６は図示しないソース線に接続されている。
上下の電荷蓄積層１３、２３は、その側面に中間絶縁膜３２を介して設けられた共通の制御電極３３によって、同時に、その制御電極３３とカップリングされる。
これに対して、下側の選択ゲート１６と上側の選択ゲート２６とは独立して駆動可能である。したがって、選択トランジスタによって、下側の第１の半導体層１１と上側の第２の半導体層２１とを独立してアクティブにすることができる。
図２はメモリセル領域から制御電極３３が引き出されてコンタクト７１が配置されるコンタクト形成領域の一例を示す平面図である。
コンタクト形成領域はメモリセル領域のＧＣ方向に隣接して配置されている。コンタクト形成領域において、第１の電荷蓄積層１３と第２の電荷蓄積層２３を含む積層体を電荷蓄積層積層体６０と表す。第１の選択ゲート１６と第２の選択ゲート２６を含む積層体を選択ゲート積層体ＳＧと表す。
電荷蓄積層積層体６０は、メモリセル領域からＧＣ方向に延びる複数のライン部６１を有する。ライン部６１は、図１８（ａ）に示すライン間スペース８１を隔ててＡＡ方向に分離されている。ライン部６１は、ＧＣ方向に一定長さ延びた後、ＡＡ方向に折れ曲がっている。ここで、それぞれの電荷蓄積層積層体６０は、ＧＣ方向において、異なる位置で折れ曲がっている。その結果、それぞれの電荷蓄積層積層体６０間の間隔がライン部６１間の間隔よりも広くなる領域ＲＡが存在する。
また、電荷蓄積層積層体６０は、ライン部６１のＡＡ方向に折れ曲がった先に形成され、ＡＡ方向の幅よりも広い幅を有する幅広部６２を有する。幅広部６２のＡＡ方向の幅及びＧＣ方向の幅は、ライン部６１のＡＡ方向の幅よりも大きい。複数の幅広部６２が、互いに離間してＧＣ方向に並んでいる。
また、それぞれ異なるセル列に接続される２つの選択ゲート積層体ＳＧがＡＡ方向に隣り合って並んでいる。ここで、ＡＡ方向に折れ曲がったライン部６１と選択ゲート積層体ＳＧの間の間隔がライン部６１間の間隔よりも広くなる領域ＲＢが存在する。
また、２つの選択ゲート積層体ＳＧを挟んで線対称の位置関係にある一対のライン部６１が、ＧＣ方向の端部で向き合っている。言い換えれば、幅広部６２は２つの選択ゲート積層体ＳＧ間においてＡＡ方向においてミラー反転している。
電荷蓄積層積層体６０の側面に沿うように制御電極３３が形成されている。なお、図２では図示していないが、制御電極３３は中間絶縁膜を介して電荷蓄積層積層体６０の側面に設けられている。
制御電極３３は電荷蓄積層積層体６０の側面に設けられた側面部３３ａを有する。ＡＡ方向において、側面部３３ａの幅は、制御電極３３の幅Ｗ２とほぼ等しい。また、側面部３３ａは、領域ＲＡの部分でそれぞれの電荷蓄積層積層体６０の側面に沿うように２本の側面部３３ｃに分岐される。側面部３３ｃの幅ｗ１は、電荷蓄層積層体６０間の間隔ｗ２の１／２よりも大きい。また、側面部３３ｃの幅ｗ１は、選択ゲート積層体ＳＧと電荷蓄積層積層体６０の間の距離の１／２よりも小さい。さらには、側面部３３ｃの幅ｗ１は、側面部３３ａの幅ｗ２よりも小さいことが好ましい。
制御電極３３は、側面部３３ａまたは側面部３３ｃの先端部にパッド部３３ｂを有している。パッド部３３ｂにはコンタクト７１が配置されている。なお、コンタクト７１は１つのパッド部３３ｂに複数個配置されても良い。ここで、２本に分岐された側面部３３ｃはパッド部３３ｂで共通に接続されている。
側面部３３ｃの幅ｗ１は領域ＲＢのＧＣ方向の幅よりも小さい。その結果、電荷蓄積層積層体６０の側面に設けられた側面部３３ｃは、選択ゲート積層体ＳＧの側面に設けられた側面部３３ｃと接続されない。
次に、図３（ａ）は、図２におけるＢ−Ｂ’断面図の一例を示す。
電荷蓄積層積層体６０の幅広部６２が第１の半導体層１１上に第１のゲート絶縁膜１２を介して設けられている。電荷蓄積層積層体６０の幅広部６２の上部にはマスク材４３が設けられている。ここで、制御電極３３のパッド部３３ｂは、幅広部６２の上面から側面及び第１のゲート絶縁膜１２上に連続して設けられている。また、パッド部３３ｂは、幅広部６２のＧＣ方向の両側面に形成されており、幅広部６２の上部で分断されている。
ここで、パッド部３３ｂは、図３（ａ）に示すように、パッド上部３３ｅ、パッド側面部３３ｄ、パッド底部３３ｆの部分を有していると言える。パッド側面部３３ｄの幅は側面部３３ｃの幅ｗ１とほぼ等しい。これは、側面部３３ｃとパッド側面部３３ｄが電荷蓄積層積層体６０の側面に連続して形成されているからである。ＧＣ方向において、第１のゲート絶縁膜１２上の部分のパッド底部３３ｆの幅ｗ３は、パッド側面部３３ｄの幅ｗ１よりも広い。その結果、コンタクト７１を確実にパッド部３３ｂに接続することができる。
また、図３（ｂ）に示すようにコンタクト７１をパッド底部３３ｆだけでなくパッド側面部３３ｄにも接触させることもできる。その結果、コンタクト７１と制御電極３３との接触抵抗を小さくすることができる。
また、パッド部３３ｂは、パッド上部３３ｅとパッド側面部３３ｄで電荷蓄積層積層体６０の上面の角部を覆っている。その結果、例えば、コンタクト７１を形成するためのコンタクトホールが合わせずれにより電荷蓄積層積層体６０の上面の角部までずれたとしても、この角部にパッド部３３ｂが形成されているため、マスク材４３がエッチングにて削られることがない。その結果、コンタクト７１の下端が幅広部６２の第２の電荷蓄積層２３に接触することがなく、確実に制御電極３３のみに到達するコンタクト７１を形成することができる。
次に、実施形態の半導体記憶装置のメモリセルアレイ構造の形成方法について、図６（ａ）〜図１７を参照して説明する。
図６（ａ）〜図７（ｂ）は、ＧＣ方向に沿った断面を表す。
図８〜図１６は、ＡＡ方向に沿った断面を表す。
図１７は、図１６におけるＡ−Ａ’断面を表す。
図６（ａ）に示すように、基板１上に絶縁層３０を形成する。基板１は、例えばシリコン基板である。なお、基板１は、図６（ｂ）以降の図では図示を省略する。絶縁層３０は、例えばシリコン酸化層である。
絶縁層３０上には、第１の半導体層１１、第１のゲート絶縁膜１２および第１の電荷蓄積層１３が順次積層される。第１の半導体層１１及び第１の電荷蓄積層１３は、例えば多結晶シリコン層である。第１のゲート絶縁膜１２は、例えばシリコン酸化膜である。
実施形態では、ＳＯＩ（Silicon On Insulator）構造の第１の半導体層１１を形成しているが、第１の半導体層１１は基板１の表面であってもよい。
次に、第１の電荷蓄積層１３の上に、ＡＡ方向（図６（ａ）において紙面を貫く方向）に沿って延びるマスク材４１、４２を形成する。例えば、マスク材４１はシリコン窒化膜であり、マスク材４２はシリコン酸化膜である。
そのマスク材４１、４２を用いた例えばＲＩＥ（Reactive Ion Etching）法によって、基板１上の積層体をエッチングする。これにより、図６（ｂ）に示すように、絶縁層３０、第１の半導体層１１、第１のゲート絶縁膜１２及び第１の電荷蓄積層１３を含む積層体は、ＧＣ方向に複数に分離される。その積層体は、ＡＡ方向（図６（ｂ）において紙面を貫く方向）に延びている。
上記積層体のエッチングにより形成された積層体間の溝には、図７（ａ）に示すように、層間絶縁膜（例えばシリコン酸化膜）１５が埋め込まれる。さらに、第１の電荷蓄積層１３をストッパーとしてＣＭＰ（Chemical Mechanical Polishing）法による平坦化を行う。さらに、エッチバックによって層間絶縁膜１５の上面を後退させる。
次に、図７（ｂ）に示すように、層間絶縁膜１５及び第１の電荷蓄積層１３の上に層間絶縁膜３１を形成し、その層間絶縁膜３１の上に第２の電荷蓄積層２３を形成する。層間絶縁膜３１は、例えばシリコン酸化膜であり、第２の電荷蓄積層２３は、例えば多結晶シリコン層である。
次に、図８に示すように、第２の電荷蓄積層２３の上に、ＧＣ方向（図８において紙面を貫く方向）に沿って延びるマスク材４３、４４を形成する。例えば、マスク材４３はシリコン窒化膜であり、マスク材４４はシリコン酸化膜である。
そして、そのマスク材４３、４４を用いたＲＩＥ法によって、図９に示すように、第１のゲート絶縁膜１２上の積層体をエッチングする。第１の電荷蓄積層１３の材料層（例えば多結晶シリコン層）の一部は、ＡＡ方向の幅が第１の電荷蓄積層１３よりも大きな第１の選択ゲート１６となる。また、第２の電荷蓄積層２３の材料層（例えば多結晶シリコン層）の一部は、ＡＡ方向の幅が第２の電荷蓄積層２３よりも大きな第２の選択ゲート２６となる。
図６（ｂ）に示すエッチング及び図９に示すエッチングにより、第１の電荷蓄積層１３は、ＧＣ方向及びＡＡ方向に分断された柱状に加工される。また、第１の選択ゲート１６も、ＧＣ方向及びＡＡ方向に分断された柱状に加工される。
この段階では、第２の電荷蓄積層２３及び第２の選択ゲート２６はＧＣ方向（図９において紙面を貫く方向）に分断されず、ＧＣ方向に延びている。
次に、第１のゲート絶縁膜１２上、第１のゲート絶縁膜１２上で分離された複数の積層体の側面及び上面に沿ってコンフォーマルに図１０に示す中間絶縁膜３２を形成する。中間絶縁膜３２は、例えば、シリコンの酸化物、シリコンの窒化物、ハフニウムの酸化物などを含む。
中間絶縁膜３２は、第１の電荷蓄積層１３の側面及び第２の電荷蓄積層２３の側面に形成される。また、中間絶縁膜３２は、第１の選択ゲート１６の側面及び第２の選択ゲート２６の側面に形成される。
中間絶縁膜３２を形成した後、積層体間に制御電極３３を埋め込む。制御電極３３は、例えば、多結晶シリコン膜、またはタングステン膜などの金属膜である。
制御電極３３は、積層体間において中間絶縁膜３２の内側に埋め込まれ、中間絶縁膜３２を介して、第１の電荷蓄積層１３の側面及び第２の電荷蓄積層２３の側面に対向する。
次に、制御電極３３に対して例えばＲＩＥ法によりエッチバックを行い、図１１に示すように、積層体上に堆積した制御電極３３を除去する。
次に、積層体間の領域の制御電極３３上に、図１２に示すように、マスク材３３ｍと絶縁層３９を埋め込む。マスク材３３ｍと絶縁層３９は、例えばシリコン酸化膜である。
マスク材３３ｍと絶縁層３９を堆積させた後、例えばシリコン窒化膜であるマスク材４３をストッパーとしたＣＭＰ法により、基板上構造物全体の上面を平坦化する。
次に、図１３に示すように、例えばＲＩＥ法により、マスク材４３、第２の選択ゲート２６、層間絶縁膜３１及び第１の選択ゲート１６を含む積層体に溝１７Ａを形成する。
次に、溝１７Ａ内に、図１４に示すように、第１の選択ゲート線１７、層間絶縁膜３４及び第２の選択ゲート線２７を順次形成する。
選択ゲート線１７、２７は、制御電極３３と同様、例えば、多結晶シリコン膜、またはタングステン膜などの金属膜である。
また、第２の選択ゲート線２７の上には、キャップ絶縁膜３９Ａが埋め込まれ、その上面はマスク材４３をストッパーとするＣＭＰにより平坦化される。
次に、第２の電荷蓄積層２３または制御電極３３をストッパーとして、ＣＭＰ法による平坦化を行い、平坦化された面上に、図１５に示すように、第２のゲート絶縁膜２２及び第２の半導体層２１を順次形成する。
第２のゲート絶縁膜２２は、例えばシリコン酸化膜である。第２の半導体層２１は、例えば多結晶シリコン層である。
続いて、図１６および図１６におけるＡ−Ａ’断面図である図１７に示すように、第２の半導体層２１の上に、ＡＡ方向に延びるマスク材４５を形成し、例えばＲＩＥ法により、第２の半導体層２１、第２のゲート絶縁膜２２および第２の電荷蓄積層２３を加工する。マスク材４５は、例えばシリコン窒化膜である。
第２の電荷蓄積層２３は、ＡＡ方向及びＧＣ方向に分断された柱状に加工される。
次に、ＧＣ方向に分断された積層体間の溝に、図５に示すように、層間絶縁膜２５を埋め込む。
次に、制御電極３３をゲート配線（制御電極３３に電位を与える配線）と接続するためのコンタクト構造の形成方法について、図１８（ａ）〜図２０（ｂ）、及び図２を参照して説明する。
図１８（ａ）〜図２０（ｂ）、及び図２は、制御電極３３のコンタクト形成領域の一部の模式平面図の一例である。
図１８（ａ）は、図９に示す加工後のコンタクト形成領域の模式平面図に対応する。下地膜としての第１のゲート絶縁膜１２上で、積層体が複数に分離される。
第１の電荷蓄積層１３と第２の電荷蓄積層２３を含む積層体を、電荷蓄積層積層体６０と表す。第１の選択ゲート１６と第２の選択ゲート２６を含む積層体を選択ゲート積層体ＳＧと表す。
電荷蓄積層積層体６０は、ライン間スペース８１を隔ててＡＡ方向に分離され、ＧＣ方向に延びる複数のライン部６１を有する。ここで、ライン間スペース８１は、図９のライン部６１の間の間隔とほぼ等しい。ライン部６１は、ＧＣ方向に延びた後、ＡＡ方向に折れ曲がる。
それぞれ異なるセル列に接続される２つの選択ゲート積層体ＳＧがＡＡ方向に隣り合って並んでいる。
また、電荷蓄積層積層体６０は、一対のライン部６１をつなげている幅広部６２を有する。ここで、幅広部６２はライン部６１がＡＡ方向に曲がった先に配置されている。
２つの選択ゲート積層体ＳＧを挟んで線対称の位置関係にある一対のライン部６１が、ＧＣ方向の端部でループを形成するように、幅広部６２を介してつながっている。選択ゲート積層体ＳＧから数えて同じｎ（ｎは１以上の自然数）本目のライン部６１どうしが、幅広部６２を介してつながっている。
幅広部６２のＡＡ方向の幅及びＧＣ方向の幅は、ライン部６１のＡＡ方向の幅よりも大きくすることができる。複数の幅広部６２が、互いに離間してＧＣ方向に並んでいる。
ライン部６１と選択ゲート積層体ＳＧとの間のスペース８２は、ライン部６１のライン間スペース８１よりも広くすることができる。また、幅広部６２の間のスペース８３は、ライン間スペース８１よりも広い。選択ゲート積層体ＳＧ間スペースは、ライン間スペース８１よりも広い。
電荷蓄積層積層体６０および選択ゲート積層体ＳＧを形成した後、図１０に示すように、中間絶縁膜３２と制御電極３３が形成される。図１８（ａ）〜図２０（ｂ）、及び図２の模式平面図においては、中間絶縁膜３２の図示は省略している。
制御電極３３の材料膜として多結晶シリコン膜または金属膜が、図１８（ｂ）に示すように、電荷蓄積層積層体６０および選択ゲート積層体ＳＧを覆う。
また、制御電極３３の材料膜の膜厚は、ライン間スペース８１の幅の１／２以上に設定する。また、制御電極３３の材料膜の膜厚は、スペース８２の幅よりも小さくなるように設定する。さらには、製造工程の時間短縮のため、制御電極３３の材料膜の膜厚はライン間スペース８１よりも小さくすることが好ましい。したがって、隣り合うライン部６１のそれぞれの側面に形成された制御電極３３によって、ライン間スペース８１が埋まる。
ライン間スペース８１よりも広いスペースの領域ＲＡ、ＲＢなどにおいては、下地膜として底面に制御電極３３が形成されると共に、この下地膜の上面、積層体の側面及び上面にコンフォーマルに制御電極３３が形成される。
次に、制御電極３３上にレジスト膜を形成した後パターニングし、図１９（ａ）に示すように、ＧＣ方向に延び、ＧＣ方向において幅広部６２上で分断するようにレジスト膜９１を選択的に残す。また、レジスト膜９１はＡＡ方向の幅広部６２の端部を露出するように形成する。
その結果、レジスト膜９１は、幅広部６２におけるＧＣ方向の端部近傍、およびＧＣ方向で隣り合う幅広部６２の間の領域を覆う。この状態で、制御電極３３をエッチバックする。この制御電極３３のエッチバック工程は、図１１に示す工程に対応する。
図１９（ｂ）は、制御電極３３のエッチバック後の、レジスト膜９１を除去した後の模式平面図である。残った制御電極３３を模式的に斜線で表している。
選択ゲート積層体ＳＧ及び電荷蓄積層積層体６０の側面に形成された制御電極３３、及びレジスト膜９１で覆われた制御電極３３以外は除去される。すなわち、ライン間スペース８１よりも広いスペースにおける下地膜上の制御電極３３の材料膜は除去される。
その結果、制御電極３３の材料膜は、電荷蓄積層積層体６０のライン部６１の側面、幅広部６２の側面、選択ゲート積層体ＳＧの側面、およびライン間スペース８１に、制御電極３３の側面部３３ａとして残される。
また、制御電極３３の材料膜は、レジスト膜９１で覆われていた部分に、制御電極３３のパッド部３３ｂとして残される。すなわち、パッド部３３ｂは、幅広部６２のＧＣ方向の端部付近、およびＧＣ方向で隣り合う幅広部６２の間の領域に形成されている。ＧＣ方向で隣り合う幅広部６２間に連続してパッド部３３ｂが設けられている。
次に、図１９（ｂ）に示す構造体の全面に、図２０（ａ）に示すレジスト膜９２を形成した後、そのレジスト膜９２の一部に開口９２ａを形成する。
開口９２ａは、幅広部６２及び制御電極３３のパッド部３３ｂの上で、幅広部６２及びパッド部３３ｂをＡＡ方向に分断する位置でＧＣ方向に延びて形成される。幅広部６２のＡＡ方向における両端部、及びパッド部３３ｂのＡＡ方向における両端部が開口９２ａに露出し、他の部分はレジスト膜９２で覆われている。
そして、レジスト膜９２を用いた例えばＲＩＥ法により、開口９２ａの下の制御電極３３及び積層体をエッチングする。
図２０（ｂ）は、そのエッチング後の、レジスト膜９２を除去した後の状態を表す。
電荷蓄積層積層体６０の幅広部６２は、ＡＡ方向に分離される。したがって、幅広部６２を介してつながっていた一対のライン部６１が分離される。
また、制御電極３３のパッド部３３ｂも、ＡＡ方向に分離される。１つの側面部３３ａから分岐した側面部３３ｃが共通に接続され、かつ、ＧＣ方向に隣り合う幅広部６２間で、制御電極３３のパッド部３３ｂはつながって形成されている。
ライン間スペース８１に埋め込まれ、隣り合うライン部６１間で共通の制御電極３３の側面部３３ａは、ＧＣ方向の端部で２つに分岐している。分岐した一方の側面部３３ｃは、隣り合うライン部６１の一方の側面に沿ってパッド部３３ｂに続き、他方の側面部３３ｃは他方のライン部６１の側面に沿ってパッド部３３ｂに続いている。そして、分岐した２つの側面部３３ｃは、パッド部３３ｂで再び合流している。
すなわち、第１の電荷蓄積層１３の側面及び第２の電荷蓄積層２３の側面に対して、中間絶縁膜３２を介して容量結合する制御電極３３の側面部３３ａは、パッド部３３ｂとつながっている。隣り合うライン部６１間に設けられた制御電極３３の側面部３３ａは、途中、２つに分岐しつつ、１つのパッド部３３ｂにつながっている。
次に、図２および図２におけるＢ−Ｂ’断面図である図３（ａ）または図３（ｂ）に示すように、制御電極３３のパッド部３３ｂに、ワード線コンタクト７１を形成する。
パッド部３３ｂのＡＡ方向の幅及びＧＣ方向の幅は、側面部３３ａの幅（ＡＡ方向の幅）よりも大きい。したがって、コンタクト７１の下端が制御電極３３と他の要素にまたがって到達してしまうことがなく、確実に制御電極３３のみに到達するコンタクト７１を形成することができる。
コンタクト７１を通じた制御電極３３と第２の電荷蓄積層２３とのショートを防ぐことができ、信頼性の高い半導体記憶装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…第１の半導体層、１２…第１のゲート絶縁膜、１３…第１の電荷蓄積層、２１…第２の半導体層、２２…第２のゲート絶縁膜、２３…第２の電荷蓄積層、３３…制御電極、３３ａ…側面部、３３ｂ…パッド部、６０…電荷蓄積層積層体、６１…ライン部、６２…幅広部

Claims (5)

  1. 第１の方向に延びる第１の半導体層と、
    前記第１の半導体層の上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の上に設けられ、前記第１の方向及び前記第１の方向に対して交差する第２の方向に分離している複数の第１の電荷蓄積層と、
    前記第１の電荷蓄積層の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられ、前記第１の方向及び前記第２の方向に分離している複数の第２の電荷蓄積層と、
    前記第２の電荷蓄積層の上に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の上に設けられ、前記第１の方向に延びる第２の半導体層と、
    前記第１の電荷蓄積層の側面及び前記第２の電荷蓄積層の側面に設けられた中間絶縁膜と、
    前記中間絶縁膜の側面に設けられ、前記第２の方向に延び、前記中間絶縁膜を介して前記第１の電荷蓄積層の側面及び前記第２の電荷蓄積層の側面に対向する側面部と、前記側面部の下部に一体に設けられ、前記側面部の膜厚よりも大きな幅を有するパッド部と、を有する制御電極と、
    を備えた半導体記憶装置。
  2. 前記制御電極の前記パッド部の幅は、前記第１の方向で隣り合う前記第１の電荷蓄積層間の距離及び前記第２の電荷蓄積層間の距離よりも大きい請求項１記載の半導体記憶装置。
  3. 前記第１の方向で隣り合う前記第１の電荷蓄積層間及び前記第２の電荷蓄積層間に設けられた前記制御電極の前記側面部は前記第２の方向の端部で２つに分岐し、前記分岐した側面部は前記パッド部で合流している請求項１または２に記載の半導体記憶装置。
  4. 第１の電荷蓄積層と、前記第１の電荷蓄積層上に設けられた絶縁膜と、前記絶縁膜上に設けられた第２の電荷蓄積層とをそれぞれが含む複数の積層体であって、ライン間スペースを隔てて第１の方向に分離され、前記第１の方向に対して交差する第２の方向に延びる複数のライン部と、前記第２の方向の端部で一対の前記ライン部をつなげ、前記ライン部の幅よりも大きな幅を有する幅広部と、を有する複数の積層体を、下地膜上に形成する工程と、
    前記ライン間スペースを埋めるとともに、前記下地膜及び前記積層体を覆う制御電極材料膜を形成する工程と、
    隣り合う前記幅広部の間の領域をレジスト膜で覆った状態で、前記制御電極材料膜をエッチバックし、前記ライン部の側面、前記幅広部の側面、及び前記レジスト膜の下に前記制御電極材料膜を残しつつ、前記ライン間スペースよりも広いスペースにおける前記下地膜上の前記制御電極材料膜を除去する工程と、
    前記幅広部の一部、及び前記レジスト膜で覆われ前記エッチバックにより除去されなかった前記制御電極材料膜の一部を除去し、前記幅広部を介してつながっていた前記一対のライン部を分離する工程と、
    隣り合う前記幅広部の間の領域に残された前記制御電極材料膜にコンタクトを形成する工程と、
    を備えた半導体記憶装置の製造方法。
  5. 複数の前記幅広部が、前記第２の方向に並んで形成される請求項４記載の半導体記憶装置の製造方法。
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