KR20240051571A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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김승윤
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장세희
신민수
신승준
천상훈
한지훈
심재황
안종선
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Abstract

본 발명 개념의 일부 실시예들에 따른 반도체 장치는 서로 교대로 적층되는 제1 절연 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 적층 구조체; 상기 제1 게이트 적층 구조체를 관통하는 제1 메모리부를 포함하는 메모리 채널 구조체; 상기 제1 메모리부와 동일한 레벨에 배치되는 제1 관통부를 포함하는 관통 컨택; 상기 제1 메모리부 및 상기 제1 관통부와 동일한 레벨에 배치되는 제1 연결부를 포함하는 연결 컨택을 포함한다. 상기 제1 메모리부의 최소폭은 상기 제1 관통부의 최소폭 및 상기 제1 연결부의 최소폭보다 작다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명 개념의 실시예들은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 보다 상세하게는 관통 컨택을 포함하는 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근, 전자 기기의 고속화, 저 소비전력화에 따라, 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있고, 이를 충족시키기 위해서는 보다 고집적화된 반도체 소자가 필요하다. 다만, 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 전기적 특성 및 생산 수율이 감소할 수 있다. 이에 따라, 반도체 소자의 전기적 특성 및 생산 수율을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명 개념의 실시예들은 전기적 특성 및 신뢰도가 향상된 반도체 장치 및 이를 포함하는 전자 시스템을 제공하는 것을 목적으로 한다.
일부 실시예들에 따른 반도체 장치는 서로 교대로 적층되는 제1 절연 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 적층 구조체; 상기 제1 게이트 적층 구조체를 관통하는 제1 메모리부를 포함하는 메모리 채널 구조체; 상기 제1 메모리부와 동일한 레벨에 배치되는 제1 관통부를 포함하는 관통 컨택; 상기 제1 메모리부 및 상기 제1 관통부와 동일한 레벨에 배치되는 제1 연결부를 포함하는 연결 컨택을 포함하고, 상기 제1 메모리부의 최소폭은 상기 제1 관통부의 최소폭 및 상기 제1 연결부의 최소폭보다 작을 수 있다.
일부 실시예들에 따른 반도체 장치는 서로 교대로 적층되는 제1 절연 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 적층 구조체; 상기 제1 게이트 적층 구조체 아래에 배치되며, 서로 교대로 적층되는 제2 절연 패턴 및 제2 도전 패턴을 포함하는 제2 게이트 적층 구조체; 상기 제1 게이트 적층 구조체를 관통하는 제1 메모리부 및 상기 제2 게이트 적층 구조체를 관통하는 제2 메모리부를 포함하는 메모리 채널 구조체; 및 상기 제1 메모리부와 동일한 레벨에 배치되는 제1 관통부 및 상기 제2 메모리부와 동일한 레벨에 배치되는 제2 관통부를 포함하는 관통 컨택을 포함하고, 상기 제1 관통부는 상기 제2 관통부와 연결되는 제1 관통 굴곡면을 포함하고, 상기 제1 관통 굴곡면 사이의 거리는 레벨이 낮아질수록 증가할 수 있다.
일부 실시예들에 따른 전자 시스템은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는: 서로 교대로 적층되는 제1 절연 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 적층 구조체; 상기 제1 게이트 적층 구조체를 관통하는 제1 메모리부를 포함하는 메모리 채널 구조체; 상기 제1 메모리부와 동일한 레벨에 배치되는 제1 관통부를 포함하는 관통 컨택; 상기 제1 메모리부 및 상기 제1 관통부와 동일한 레벨에 배치되는 제1 연결부를 포함하는 연결 컨택; 및 상기 제1 메모리부, 상기 제1 관통부 및 상기 제1 연결부와 동일한 레벨에 배치되는 제1 지지부를 포함하는 지지 구조체를 포함하고, 상기 제1 메모리부의 최소폭은 상기 제1 관통부의 최소폭, 상기 제1 연결부의 최소폭 및 상기 제1 지지부의 최소폭보다 작고, 상기 메모리 채널 구조체의 최상부의 레벨은 상기 지지 구조체의 최상부의 레벨보다 낮고, 상기 지지 구조체의 상기 최상부의 레벨은 상기 관통 컨택의 최상부의 레벨 및 상기 연결 컨택의 최상부의 레벨보다 낮을 수 있다.
일부 실시예들에 따른 반도체 장치의 제조 방법은 서로 교대로 적층된 제1 절연막 및 제1 희생막을 포함하는 제1 적층 구조체를 형성하는 것; 상기 제1 절연막 및 상기 제1 희생막을 패터닝하여 상기 제1 적층 구조체의 제1 적층 계단 구조를 형성하는 것; 상기 제1 적층 구조체의 상기 제1 적층 계단 구조를 덮는 제1 계단 절연막을 형성하는 것; 상기 제1 적층 구조체를 관통하는 채널 홀, 상기 제1 적층 구조체를 관통하는 관통 홀 및 상기 제1 계단 절연막을 관통하는 연결 홀을 형성하는 것; 상기 채널 홀 내에 메모리 채널 구조체를 형성하는 것; 상기 관통 홀 및 상기 연결 홀을 확장시키는 것; 및 관통 컨택 및 연결 컨택을 형성하는 것을 포함할 수 있다.
본 발명 개념의 실시예들에 따른 반도체 장치 및 이를 포함하는 전자 시스템은 연결 컨택 및 관통 컨택이 상대적으로 큰 폭을 가짐에 따라, 연결 컨택 및 관통 컨택의 저항이 개선될 수 있다.
본 발명 개념의 실시예들에 따른 반도체 장치의 제조 방법은 관통 홀 및 연결 홀을 확장하는 공정을 포함함에 따라, 희생막들에 대한 풀백 공정의 시간이 상대적으로 감소될 수 있고, 풀백 공정에 따른 관통 컨택 및 연결 컨택의 이상 성장 현상이 방지될 수 있다.
도 1a는 일부 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1b는 일부 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1c 및 도 1d는 일부 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 2a는 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 2c는 도 2a의 B-B'선에 따른 단면도이다.
도 2d는 도 2b의 C영역의 확대도이다.
도 2e는 도 2b의 D영역의 확대도이다.
도 2f는 도 2b의 E영역의 확대도이다.
도 2g는 도 2c의 F영역의 확대도이다.
도 3a, 3b, 4a, 4b, 4c, 4d, 4e, 4f, 5a, 5b, 6a, 6b, 6c, 6d, 6e, 7a, 7b, 8a 및 8b는 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9는 일부 실시예들에 따른 반도체 장치의 관통 컨택 및 지지 구조체를 설명하기 위한 단면도이다.
도 10은 일부 실시예들에 따른 반도체 장치의 관통 컨택 및 지지 구조체를 설명하기 위한 단면도이다.
도 11은 일부 실시예들에 따른 반도체 장치의 관통 컨택 및 지지 구조체를 설명하기 위한 단면도이다.
이하에서, 도면들을 참조하여 본 발명 개념의 실시예들에 따른 반도체 장치 및 이의 제조 벙법에 대하여 상세히 설명한다.
도 1a는 일부 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1a를 참조하면, 일부 실시예들에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수개의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수개의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조체(1100F) 및 제1 구조체(1100F) 상의 제2 구조체(1100S)를 포함할 수 있다. 일부 실시예들에서, 제1 구조체(1100F)는 제2 구조체(1100S)의 옆에 배치될 수도 있다. 제1 구조체(1100F)는 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조체일 수 있다. 제2 구조체(1100S)는 비트 라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조체일 수 있다.
제2 구조체(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
일부 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조체(1100F) 내에서 제2 구조체(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조체(1100F) 내에서 제2 구조체(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조체(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수개의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조체(1100F) 내에서 제2 구조체(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에 따라, 전자 시스템(1000)은 복수개의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수개의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 1b는 일부 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1b를 참조하면, 일부 실시예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수개의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수개의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 일부 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 일부 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수개의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체(2400)를 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1a의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 메모리 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 후술하는 반도체 장치를 포함할 수 있다.
일부 실시예들에서, 연결 구조체(2400)는 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 일부 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조체에 의하여 서로 전기적으로 연결될 수도 있다.
일부 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 일부 실시예들에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 1c 및 도 1d는 일부 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 1c 및 도 1d는 각각 도 1b의 반도체 패키지(2003)의 일 실시예를 설명하며, 도 1b의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 1c를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 1b의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조체들(도 1b의 2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 1b와 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조체(3100) 및 제2 구조체(3200)를 포함할 수 있다. 제1 구조체(3100)는 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조체(3200)는 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조체(3210), 게이트 적층 구조체(3210)를 관통하는 메모리 채널 구조체들(3220), 메모리 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조체(3210)의 워드 라인들(도 1a의 WL)과 전기적으로 연결되는 게이트 컨택 플러그들(3235)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조체(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조체(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조체(3210)의 외측에 배치될 수 있다. 일부 실시예들에서, 관통 배선(3245)는 게이트 적층 구조체(3210)를 관통할 수도 있다. 반도체 칩들(2200) 각각은, 입출력 패드(도 1b의 2210)를 더 포함할 수 있다.
도 1d를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200b) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조체(4100), 및 제1 구조체(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조체(4100)와 접합된 제2 구조체(4200)를 포함할 수 있다.
제1 구조체(4100)는 주변 배선(4110) 및 제1 접합 구조체들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조체(4200)는 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조체(4100) 사이의 게이트 적층 구조체(4210), 게이트 적층 구조체(4210)를 관통하는 메모리 채널 구조체들(4220), 메모리 채널 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240), 게이트 적층 구조체(4210)의 워드라인들(도 1a의 WL)과 각각 전기적으로 연결되는 게이트 컨택 플러그들(4235), 및 제2 접합 구조체들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조체들(4250)은, 메모리 채널 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240)을 통하여, 각각 메모리 채널 구조체들(4220)과 전기적으로 연결될 수 있다. 제1 구조체(4100)의 제1 접합 구조체들(4150) 및 제2 구조체(4200)의 제2 접합 구조체들(4250)은 서로 접합될 수 있다. 제1 접합 구조체들(4150) 및 제2 접합 구조체들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다. 반도체 칩들(2200b) 각각은, 입출력 패드(도 1b의 2210)를 더 포함할 수 있다.
도 1c의 반도체 칩들(2200) 및 도 1d의 반도체 칩들(2200b)은 본딩 와이어 형태의 연결 구조체들(도 1b의 2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 일부 실시예들에서, 도 1c의 반도체 칩들(2200) 및 도 1d의 반도체 칩들(2200b)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조체에 의하여 서로 전기적으로 연결될 수도 있다.
도 2a는 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 2b는 도 2a의 A-A'선에 따른 단면도이다. 도 2c는 도 2a의 B-B'선에 따른 단면도이다. 도 2d는 도 2b의 C영역의 확대도이다. 도 2e는 도 2b의 D영역의 확대도이다. 도 2f는 도 2b의 E영역의 확대도이다. 도 2g는 도 2c의 F영역의 확대도이다.
도 2a, 2b 및 2c를 참조하면, 반도체 장치는 주변 회로 구조체(PST) 및 주변 회로 구조체(PST) 상의 메모리 셀 구조체(CST)를 포함할 수 있다.
주변 회로 구조체(PST)는 기판(100)을 포함할 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교하는 수평 방향들일 수 있다. 일부 실시예들에 있어서, 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, GaP 또는 GaAs을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수도 있다.
주변 회로 구조체(PST)는 기판(100) 상의 주변 회로 절연 구조체(110)를 포함할 수 있다. 주변 회로 절연 구조체(110)는 제1 주변 회로 절연막(111), 제1 주변 회로 절연막(111) 상의 제2 주변 회로 절연막(112) 및 제2 주변 회로 절연막(112) 상의 제3 주변 회로 절연막(113)을 포함할 수 있다. 제1 내지 제3 주변 회로 절연막들(111, 112, 113)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제3 주변 회로 절연막들(111, 113)은 산화물을 포함할 수 있고, 제2 주변 회로 절연막(112)은 질화물을 포함할 수 있다.
일부 실시예들에 있어서, 제1 내지 제3 주변 회로 절연막들(111, 112, 113) 각각은 다중 절연막일 수 있다.
주변 회로 구조체(PST)는 주변 트랜지스터(101)를 더 포함할 수 있다. 주변 트랜지스터(101)는 기판(100)과 주변 회로 절연 구조체(110) 사이에 제공될 수 있다. 일부 실시예들에 있어서, 주변 트랜지스터(101)는 소스/드레인 영역들, 게이트 전극 및 게이트 절연막을 포함할 수 있다. 기판(100) 내에 소자 분리막들(103)이 제공될 수 있다. 소자 분리막들(103) 사이에 주변 트랜지스터(101)가 배치될 수 있다. 소자 분리막(103)은 절연 물질을 포함할 수 있다.
주변 회로 구조체(PST)는 주변 컨택들(105) 및 주변 도전 라인들(107)을 더 포함할 수 있다. 주변 컨택(105)은 주변 트랜지스터(101) 또는 주변 도전 라인(107)에 연결될 수 있고, 주변 도전 라인(107)은 주변 컨택(105)에 연결될 수 있다. 주변 컨택(105) 및 주변 도전 라인(107)은 주변 회로 절연 구조체(110)의 제1 주변 회로 절연막(111) 내에 제공될 수 있다. 주변 컨택(105) 및 주변 도전 라인(107)은 도전 물질을 포함할 수 있다. 일 예로, 주변 컨택(105) 및 주변 도전 라인(107)은 금속을 포함할 수 있다.
주변 회로 구조체(PST)는 소스 연결 컨택(109)을 더 포함할 수 있다. 소스 연결 컨택(109)은 주변 도전 라인(107) 및 후술하는 제1 소스막(SL1)에 연결될 수 있다. 소스 연결 컨택(109)은 주변 회로 절연 구조체(110)의 제2 주변 회로 절연막(112) 및 제3 주변 회로 절연막(113)을 관통할 수 있다. 소스 연결 컨택(109)은 도전 물질을 포함할 수 있다. 일 예로, 소스 연결 컨택(109)은 폴리 실리콘을 포함할 수 있다.
메모리 셀 구조체(CST)는 소스 구조체(SST), 제1 게이트 적층 구조체(GST1), 제2 게이트 적층 구조체(GST2), 제3 게이트 적층 구조체(GST3), 메모리 채널 구조체들(CS), 지지 구조체들(SUS), 제1 계단 절연막(SI1), 제2 계단 절연막(SI2), 제3 계단 절연막(SI3), 제1 커버 절연막(120), 제2 커버 절연막(130), 제3 커버 절연막(140), 제4 커버 절연막(150), 분리 구조체들(DS), 제1 컨택들(161), 제2 컨택들(163), 비트 라인들(165), 도전 라인들(167), 관통 컨택들(TC) 및 연결 컨택들(CC)을 포함할 수 있다.
소스 구조체(SST)는 셀 영역(CR) 및 연장 영역(ER)을 포함할 수 있다. 셀 영역(CR) 및 연장 영역(ER)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 관점에서 구분되는 영역들일 수 있다.
소스 구조체(SST)는 주변 회로 구조체(PST) 상의 제1 소스막(SL1), 제1 소스막(SL1) 상의 제2 소스막(SL2), 제1 소스막(SL1) 상의 제1 더미막(DL1), 제2 더미막(DL2) 및 제3 더미막(DL3), 제2 소스막(SL2) 및 제1 내지 제3 더미막들(DL1, DL2, DL3) 상의 제3 소스막(SL3)을 포함할 수 있다.
제1 내지 제3 소스막들(SL1, SL2, SL3)은 도전 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 소스막들(SL1, SL2, SL3)은 폴리 실리콘을 포함할 수 있다. 제2 소스막(SL2)은 셀 영역(CR)에 배치될 수 있다. 제2 소스막(SL2)은 공통 소스 라인일 수 있다.
제1 더미막(DL1), 제2 더미막(DL2), 제3 더미막(DL3)은 제1 소스막(SL1) 상에 제3 방향(D3)을 따라 순차적으로 제공될 수 있다. 제1 내지 제3 더미막들(DL1, DL2, DL3)은 연장 영역(ER)에 배치될 수 있다. 제1 내지 제3 더미막들(DL1, DL2, DL3)은 제2 소스막(SL2)과 동일한 레벨에 배치될 수 있다. 제1 내지 제3 더미막들(DL1, DL2, DL3)은 절연 물질을 포함할 수 있다. 일부 실시예들에서, 제1 및 제3 더미막들(DL1, DL3)은 서로 동일한 절연 물질을 포함할 수 있고, 제2 더미막(DL2)은 제1 및 제3 더미막들(DL1, DL3)과 다른 절연 물질을 포함할 수 있다. 일 예로, 제2 더미막(DL2)은 질화물을 포함할 수 있고, 제1 및 제3 더미막들(DL1, DL3)은 산화물을 포함할 수 있다.
제3 소스막(SL3)은 제2 소스막(SL2) 및 제1 내지 제3 더미막들(DL1, DL2, DL3)을 덮을 수 있다. 제3 소스막(SL3)은 셀 영역(CR)에서 연장 영역(ER)으로 연장할 수 있다.
일부 실시예들에서, 소스 구조체(SST)는 제3 소스막(SL3) 상의 매립 절연막(BI)을 더 포함할 수 있다. 매립 절연막(BI)은 셀 영역(CR)과 연장 영역(ER) 사이에 제공될 수 있다. 매립 절연막(BI)은 제2 소스막(SL2) 및 제1 내지 제3 더미막들(DL1, DL2, DL3) 사이에 제공될 수 있다. 매립 절연막(BI) 및 매립 절연막(BI)을 둘러싸는 제3 소스막(SL3)의 일부를 사이에 두고 제2 소스막(SL2) 및 제1 내지 제3 더미막들(DL1, DL2, DL3)이 제2 방향(D2)으로 서로 이격될 수 있다. 매립 절연막(BI)은 절연 물질을 포함할 수 있다.
소스 구조체(SST)는 제1 소스 절연 패턴들(SP1) 및 제2 소스 절연 패턴들(SP2)을 더 포함할 수 있다. 제1 및 제2 소스 절연 패턴들(SP1, SP2)은 연장 영역(ER)에 배치될 수 있다. 제1 소스 절연 패턴(SP1)은 관통 컨택(TC)을 둘러쌀 수 있다. 제2 소스 절연 패턴(SP2)은 연결 컨택(CC)을 둘러쌀 수 있다.
제1 소스 절연 패턴(SP1)은 제3 소스막(SL3), 제1 내지 제3 더미막들(DL1, DL2, DL3) 및 제1 소스막(SL1)을 관통할 수 있다. 제1 소스 절연 패턴(SP1)은 제3 소스막(SL3), 제1 내지 제3 더미막들(DL1, DL2, DL3) 및 제1 소스막(SL1)에 의해 둘러싸일 수 있다. 제2 소스 절연 패턴(SP2)은 제1 소스막(SL1)을 관통할 수 있다. 제2 소스 절연 패턴(SP2)은 제1 소스막(SL1)에 의해 둘러싸일 수 있다. 제1 및 제2 소스 절연 패턴들(SP1, SP2)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 소스 절연 패턴들(SP1, SP2)은 산화물을 포함할 수 있다.
제3 게이트 적층 구조체(GST3)는 소스 구조체(SST) 상에 제공될 수 있다. 제2 게이트 적층 구조체(GST2)는 제3 게이트 적층 구조체(GST3) 상에 제공될 수 있다. 제1 게이트 적층 구조체(GST1)는 제2 게이트 적층 구조체(GST2) 상에 제공될 수 있다. 게이트 적층 구조체들(GST1, GST2, GST3)의 개수는 도시된 것에 제한되지 않을 수 있다. 일부 실시예들에 있어서, 게이트 적층 구조체들(GST1, GST2, GST3)의 개수는 2개 이하일 수도 있고, 4개 이상일 수도 있다.
제1 게이트 적층 구조체(GST1)는 제3 방향(D3)을 따라 서로 교대로 적층되는 제1 절연 패턴들(IP1) 및 제1 도전 패턴들(CP1)을 포함할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교하는 수직 방향일 수 있다. 제1 절연 패턴들(IP1)은 제1 절연 패턴들(IP1) 중 최하부에 배치되는 제1 연결 절연 패턴(OIP1)을 포함할 수 있다. 제1 게이트 적층 구조체(GST1)의 제1 절연 패턴들(IP1) 및 제1 도전 패턴들(CP1)에 의해 제1 게이트 적층 구조체(GST1)의 제1 계단 구조(STE1)가 정의될 수 있다.
제2 게이트 적층 구조체(GST2)는 제3 방향(D3)을 따라 서로 교대로 적층되는 제2 절연 패턴들(IP2) 및 제2 도전 패턴들(CP2)을 포함할 수 있다. 제2 절연 패턴들(IP2)은 제2 절연 패턴들(IP2) 중 최상부에 배치되는 제2 연결 절연 패턴(OIP2)을 포함할 수 있다. 제2 연결 절연 패턴(OIP2)은 제1 연결 절연 패턴(OIP1)에 접할 수 있다. 제2 절연 패턴들(IP2)은 제2 절연 패턴들(IP2) 중 최하부에 배치되는 제3 연결 절연 패턴(OIP3)을 포함할 수 있다. 제2 게이트 적층 구조체(GST2)의 제2 절연 패턴들(IP2) 및 제2 도전 패턴들(CP2)에 의해 제2 게이트 적층 구조체(GST2)의 제2 계단 구조(미도시)가 정의될 수 있다.
제3 게이트 적층 구조체(GST3)는 제3 방향(D3)을 따라 서로 교대로 적층되는 제3 절연 패턴들(IP3) 및 제3 도전 패턴들(CP3)을 포함할 수 있다. 제3 절연 패턴들(IP3)은 제3 절연 패턴들(IP3) 중 최상부에 배치되는 제4 연결 절연 패턴(OIP4)을 포함할 수 있다. 제4 연결 절연 패턴(OIP4)은 제3 연결 절연 패턴(OIP3)에 접할 수 있다. 제3 게이트 적층 구조체(GST3)의 제3 절연 패턴들(IP3) 및 제3 도전 패턴들(CP3)에 의해 제3 게이트 적층 구조체(GST3)의 제3 계단 구조(STE3)가 정의될 수 있다.
제1 내지 제3 절연 패턴들(IP1, IP2, IP3)은 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 절연 패턴들(IP1, IP2, IP3)은 산화물을 포함할 수 있다. 제1 내지 제3 도전 패턴들(CP1, CP2, CP3)은 도전 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 도전 패턴들(CP1, CP2, CP3)은 텅스텐을 포함할 수 있다.
제1 내지 제3 게이트 적층 구조체들(GST1, GST2, GST3) 각각은 컨택 절연 패턴들(CIP)을 더 포함할 수 있다. 컨택 절연 패턴(CIP)은 제1 도전 패턴(CP1), 제2 도전 패턴(CP2) 또는 제3 도전 패턴(CP3)과 동일한 레벨에 배치될 수 있다. 컨택 절연 패턴(CIP)은 관통 컨택(TC)을 둘러쌀 수 있다. 컨택 절연 패턴(CIP)은 관통 컨택(TC)과 제1 도전 패턴(CP1) 사이, 관통 컨택(TC)과 제2 도전 패턴(CP2) 사이 또는 관통 컨택(TC)과 제3 도전 패턴(CP3) 사이에 배치될 수 있다. 컨택 절연 패턴(CIP)은 절연 물질을 포함할 수 있다. 일 예로, 컨택 절연 패턴(CIP)은 산화물을 포함할 수 있다.
제1 내지 제3 게이트 적층 구조체들(GST1, GST2, GST3) 각각은 지지 절연 패턴들(SIP)을 더 포함할 수 있다. 지지 절연 패턴(SIP)은 제1 도전 패턴(CP1), 제2 도전 패턴(CP2) 또는 제3 도전 패턴(CP3)과 동일한 레벨에 배치될 수 있다. 지지 절연 패턴(SIP)은 지지 구조체(SUS)를 둘러쌀 수 있다. 지지 절연 패턴(SIP)은 지지 구조체(SUS)와 제1 도전 패턴(CP1) 사이, 관통 컨택(TC)과 제2 도전 패턴(CP2) 사이 또는 관통 컨택(TC)과 제3 도전 패턴(CP3) 사이에 배치될 수 있다. 지지 절연 패턴(SIP)은 절연 물질을 포함할 수 있다. 일 예로, 지지 절연 패턴(SIP)은 산화물을 포함할 수 있다.
제1 계단 절연막(SI1)은 제1 게이트 적층 구조체(GST1)의 제1 계단 구조(STE1)를 덮을 수 있다. 제1 계단 절연막(SI1)은 제1 게이트 적층 구조체(GST1)와 동일한 레벨에 배치될 수 있다. 제1 게이트 적층 구조체(GST1)의 상면의 레벨과 제1 계단 절연막(SU1)의 상면의 레벨은 동일할 수 있다. 제1 게이트 적층 구조체(GST1)의 제1 연결 절연 패턴(OIP1)의 하면의 레벨과 제1 계단 절연막(SI1)의 하면의 레벨은 동일할 수 있다. 일부 실시예들에 있어서, 제1 계단 절연막(SI1)은 제1 게이트 적층 구조체(GST1)를 둘러쌀 수 있다.
제2 계단 절연막(SI2) 상에 제1 계단 절연막(SI1)이 제공될 수 있다. 제2 계단 절연막(SI2)은 제2 게이트 적층 구조체(GST2)의 제2 계단 구조를 덮을 수 있다. 제2 계단 절연막(SI2)은 제2 게이트 적층 구조체(GST2)와 동일한 레벨에 배치될 수 있다. 제2 게이트 적층 구조체(GST2)의 제2 연결 절연 패턴(OIP2)의 상면의 레벨과 제2 계단 절연막(SI2)의 상면의 레벨은 동일할 수 있다. 제2 게이트 적층 구조체(GST2)의 제3 연결 절연 패턴(OIP3)의 하면의 레벨과 제2 계단 절연막(SI2)의 하면의 레벨은 동일할 수 있다. 일부 실시예들에 있어서, 제2 계단 절연막(SI2)은 제2 게이트 적층 구조체(GST2)를 둘러쌀 수 있다.
제3 계단 절연막(SI3) 상에 제2 계단 절연막(SI2)이 제공될 수 있다. 제3 계단 절연막(SI3)은 제3 게이트 적층 구조체(GST3)의 제3 계단 구조(STE3)를 덮을 수 있다. 제3 계단 절연막(SI3)은 제3 게이트 적층 구조체(GST3)와 동일한 레벨에 배치될 수 있다. 제3 게이트 적층 구조체(GST3)의 제4 연결 절연 패턴(OIP4)의 상면의 레벨과 제3 계단 절연막(SI3)의 상면의 레벨은 동일할 수 있다. 일부 실시예들에 있어서, 제2 계단 절연막(SI2)은 제2 게이트 적층 구조체(GST2)를 둘러쌀 수 있다.
제1 내지 제3 계단 절연막들(SI1, SI2, SI3)은 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 계단 절연막들(SI1, SI2, SI3)은 산화물을 포함할 수 있다.
메모리 채널 구조체들(CS)은 제3 방향(D3)으로 연장하여 제1 게이트 적층 구조체(GST1), 제2 게이트 적층 구조체(GST2), 제3 게이트 적층 구조체(GST3), 제3 소스막(SL3) 및 제2 소스막(SL2)을 관통할 수 있다. 메모리 채널 구조체(CS)는 제1 게이트 적층 구조체(GST1)를 관통하는 제1 메모리부(CS1), 제2 게이트 적층 구조체(GST2)를 관통하는 제2 메모리부(CS2) 및 제3 게이트 적층 구조체(GST3)를 관통하는 제3 메모리부(CS3)를 포함할 수 있다. 제3 메모리부(CS3) 상에 제2 메모리부(CS2)가 제공될 수 있고, 제2 메모리부(CS2) 상에 제1 메모리부(CS1)가 제공될 수 있다. 제1 메모리부(CS1)는 제1 게이트 적층 구조체(GST1) 내에 배치될 수 있고, 제2 메모리부(CS2)는 제2 게이트 적층 구조체(GST2) 내에 배치될 수 있고, 제3 메모리부(CS3)는 제3 게이트 적층 구조체(GST3) 내에 배치될 수 있다.
제1 메모리부(CS1)의 폭은 레벨이 낮아질수록 작아질 수 있다. 제2 메모리부(CS2)의 폭은 레벨이 낮아질수록 작아질 수 있다. 제3 메모리부(CS3)의 폭은 레벨이 낮아질수록 작아질 수 있다.
각각의 메모리 채널 구조체들(CS)은 절연 캐핑막(189), 절연 캐핑막(189)을 둘러싸는 채널막(187) 및 채널막(187)을 둘러싸는 메모리막(183)을 포함할 수 있다.
절연 캐핑막(189)은 절연 물질을 포함할 수 있다. 일 예로, 절연 캐핑막(189)은 산화물을 포함할 수 있다. 채널막(187)은 도전 물질을 포함할 수 있다. 일 예로, 채널막(187)은 폴리 실리콘을 포함할 수 있다. 채널막(187)은 제2 소스막(SL2)과 전기적으로 연결될 수 있다. 제2 소스막(SL2)은 메모리막(183)을 관통하여 채널막(187)에 연결될 수 있다.
메모리막(183)은 데이터를 저장할 수 있다. 일부 실시예들에 있어서, 메모리막(183)은 채널막(187)을 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 데이터 저장막 및 데이터 저장막을 둘러싸는 블로킹막을 포함할 수 있다.
각각의 메모리 채널 구조체들(CS)은 채널막(187) 상에 제공되는 비트 라인 패드(185)를 더 포함할 수 있다. 비트 라인 패드(185)는 도전 물질을 포함할 수 있다. 일 예로, 비트 라인 패드(185)는 폴리 실리콘 또는 금속을 포함할 수 있다.
제1 게이트 적층 구조체(GST1), 제1 계단 절연막(SI1) 및 메모리 채널 구조체들(CS) 상에 제1 커버 절연막(120)이 제공될 수 있다. 제1 커버 절연막(120)은 절연 물질을 포함할 수 있다.
지지 구조체들(SUS)은 제3 방향(D3)으로 연장할 수 있다. 지지 구조체(SUS)는 제1 커버 절연막(120), 제1 계단 절연막(SI1) 및 제1 게이트 적층 구조체(GST1) 중 적어도 하나, 제2 계단 절연막(SI2) 및 제2 게이트 적층 구조체(GST2) 중 적어도 하나, 제3 계단 절연막(SI3) 및 제3 게이트 적층 구조체(GST3) 중 적어도 하나, 제3 소스막(SL3), 제3 더미막(DL3), 제2 더미막(DL2) 및 제1 더미막(DL1)을 관통할 수 있다.
지지 구조체(SUS)는 제1 메모리부(CS1)와 동일한 레벨에 배치되는 제1 지지부(SUS1), 제2 메모리부(CS2)와 동일한 레벨에 배치되는 제2 지지부(SUS2) 및 제3 메모리부(CS3)와 동일한 레벨에 배치되는 제3 지지부(SUS3)를 포함할 수 있다. 제3 지지부(SUS3) 상에 제2 지지부(SUS2)가 제공될 수 있고, 제2 지지부(SUS2) 상에 제1 지지부(SUS1)가 제공될 수 있다. 제1 지지부(SUS1)는 제1 계단 절연막(SI1) 및 제1 게이트 적층 구조체(GST1) 중 적어도 하나를 관통할 수 있다. 제2 지지부(SUS2)는 제2 계단 절연막(SI2) 및 제2 게이트 적층 구조체(GST2) 중 적어도 하나를 관통할 수 있다. 제3 지지부(SUS3)는 제3 계단 절연막(SI3) 및 제3 게이트 적층 구조체(GST3) 중 적어도 하나를 관통할 수 있다.
지지 구조체(SUS)는 절연 물질을 포함할 수 있다. 일 예로, 지지 구조체(SUS)는 산화물을 포함할 수 있다.
제1 커버 절연막(120) 및 지지 구조체들(SUS) 상에 제2 커버 절연막(130)이 제공될 수 있다. 제2 커버 절연막(130)은 절연 물질을 포함할 수 있다.
관통 컨택들(TC)은 제3 방향(D3)으로 연장할 수 있다. 관통 컨택(TC)은 제2 커버 절연막(130), 제1 커버 절연막(120), 제1 계단 절연막(SI1) 및 제1 게이트 적층 구조체(GST1) 중 적어도 하나, 제2 계단 절연막(SI2) 및 제2 게이트 적층 구조체(GST2) 중 적어도 하나, 제3 계단 절연막(SI3) 및 제3 게이트 적층 구조체(GST3) 중 적어도 하나, 제3 소스막(SL3), 제3 더미막(DL3), 제2 더미막(DL2), 제1 더미막(DL1), 제1 소스막(SL1), 제1 소스 절연 패턴(SP1), 제3 주변 회로 절연막(113) 및 제2 주변 회로 절연막(112)을 관통할 수 있다. 관통 컨택(TC)은 주변 도전 라인(107)에 연결될 수 있다.
관통 컨택(TC)은 제1 메모리부(CS1) 및 제1 지지부(SUS1)와 동일한 레벨에 배치되는 제1 관통부(TC1), 제2 메모리부(CS2) 및 제2 지지부(SUS2)와 동일한 레벨에 배치되는 제2 관통부(TC2), 제3 메모리부(CS3) 및 제3 지지부(SUS3)와 동일한 레벨에 배치되는 제3 관통부(TC3)를 포함할 수 있다.
제3 관통부(TC3) 상에 제2 관통부(TC2)가 제공될 수 있고, 제2 관통부(TC2) 상에 제1 관통부(TC1)가 제공될 수 있다. 제1 관통부(TC1)는 제1 계단 절연막(SI1) 및 제1 게이트 적층 구조체(GST1) 중 적어도 하나를 관통할 수 있다. 제2 관통부(TC2)는 제2 계단 절연막(SI2) 및 제2 게이트 적층 구조체(GST2) 중 적어도 하나를 관통할 수 있다. 제3 관통부(TC3)는 제3 계단 절연막(SI3) 및 제3 게이트 적층 구조체(GST3) 중 적어도 하나를 관통할 수 있다.
관통 컨택(TC)은 제1 도전 패턴(CP1), 제2 도전 패턴(CP2) 또는 제3 도전 패턴(CP3)과 연결되는 컨택 연결부(CCP)를 포함할 수 있다. 관통 컨택(TC)은 도전 물질을 포함할 수 있다.
연결 컨택들(CC)은 제3 방향(D3)으로 연장할 수 있다. 연결 컨택(CC)은 제2 커버 절연막(130), 제1 커버 절연막(120), 제1 계단 절연막(SI1), 제2 계단 절연막(SI2), 제3 계단 절연막(SI3), 제1 소스막(SL1), 제2 소스 절연 패턴(SP2), 제3 주변 회로 절연막(113) 및 제2 주변 회로 절연막(112)을 관통할 수 있다. 연결 컨택(CC)은 주변 도전 라인(107)에 연결될 수 있다.
연결 컨택(CC)은 제1 메모리부(CS1), 제1 지지부(SUS1) 및 제1 관통부(TC1)와 동일한 레벨에 배치되는 제1 연결부(CC1), 제2 메모리부(CS2), 제2 지지부(SUS2) 및 제2 관통부(TC2)와 동일한 레벨에 배치되는 제2 연결부(CC2) 및 제3 메모리부(CS3), 제3 지지부(SUS3) 및 제3 관통부(TC3)와 동일한 레벨에 배치되는 제3 연결부(CC3)를 포함할 수 있다.
제3 연결부(CC3) 상에 제2 연결부(CC2)가 제공될 수 있고, 제2 연결부(CC2) 상에 제1 연결부(CC1)가 제공될 수 있다. 제1 연결부(CC1)는 제1 계단 절연막(SI1)을 관통할 수 있다. 제2 연결부(CC2)는 제2 계단 절연막(SI2)을 관통할 수 있다. 제3 연결부(CC3)는 제3 계단 절연막(SI3)을 관통할 수 있다.
제1 게이트 적층 구조체(GST1)의 제1 연결 절연 패턴(OIP1)과 제2 게이트 적층 구조체(GST2)의 제2 연결 절연 패턴(OIP2)의 경계의 레벨은 제1 게이트 적층 구조체(GST1)의 제1 연결 절연 패턴(OIP1)의 하면 및 제2 게이트 적층 구조체(GST2)의 제2 연결 절연 패턴(OIP2)의 상면에 의해 정의될 수 있다.
제1 계단 절연막(SI1)과 제2 계단 절연막(SI2)의 경계의 레벨은 제1 계단 절연막(SI1)의 하면 및 제2 계단 절연막(SI2)의 상면에 의해 정의될 수 있다.
제2 게이트 적층 구조체(GST2)의 제3 연결 절연 패턴(OIP3)과 제3 게이트 적층 구조체(GST3)의 제4 연결 절연 패턴(OIP4)의 경계의 레벨은 제2 게이트 적층 구조체(GST2)의 제3 연결 절연 패턴(OIP3)의 하면 및 제3 게이트 적층 구조체(GST3)의 제4 연결 절연 패턴(OIP4)의 상면에 의해 정의될 수 있다.
제2 계단 절연막(SI2)과 제3 계단 절연막(SI3)의 경계의 레벨은 제2 계단 절연막(SI2)의 하면 및 제3 계단 절연막(SI3)의 상면에 의해 정의될 수 있다.
제1 메모리부(CS1)와 제2 메모리부(CS2)를 구분하는 경계의 레벨, 제1 관통부(TC1)와 제2 관통부(TC2) 를 구분하는 경계의 레벨, 제1 연결부(CC1)와 제2 연결부(CC2)를 구분하는 경계의 레벨 및 제1 지지부(SUS1)와 제2 지지부(SUS2)를 구분하는 경계의 레벨은 제1 게이트 적층 구조체(GST1)의 제1 연결 절연 패턴(OIP1)과 제2 게이트 적층 구조체(GST2)의 제2 연결 절연 패턴(OIP2)의 경계의 레벨 및 제1 계단 절연막(SI1)과 제2 계단 절연막(SI2)의 경계의 레벨과 동일할 수 있다.
제1 메모리부(CS1), 제1 관통부(TC1), 제1 연결부(CC1) 및 제1 지지부(SUS1)는 제2 게이트 적층 구조체(GST2)보다 높은 레벨에 배치될 수 있다. 제2 메모리부(CS2), 제2 관통부(TC2), 제2 연결부(CC2) 및 제2 지지부(SUS2)는 제1 게이트 적층 구조체(GST1)보다 낮은 레벨에 배치될 수 있다.
제2 메모리부(CS2)와 제3 메모리부(CS3)를 구분하는 경계의 레벨, 제2 관통부(TC2)와 제3 관통부(TC3) 를 구분하는 경계의 레벨, 제2 연결부(CC2)와 제3 연결부(CC3)를 구분하는 경계의 레벨 및 제2 지지부(SUS2)와 제3 지지부(SUS3)를 구분하는 경계의 레벨은 제2 게이트 적층 구조체(GST2)의 제3 연결 절연 패턴(OIP3)과 제3 게이트 적층 구조체(GST3)의 제4 연결 절연 패턴(OIP4)의 경계의 레벨 및 제2 계단 절연막(SI2)과 제3 계단 절연막(SI3)의 경계의 레벨과 동일할 수 있다.
제2 메모리부(CS2), 제2 관통부(TC2), 제2 연결부(CC2) 및 제2 지지부(SUS2)는 제3 게이트 적층 구조체(GST3)보다 높은 레벨에 배치될 수 있다. 제3 메모리부(CS3), 제3 관통부(TC3), 제3 연결부(CC3) 및 제3 지지부(SUS3)는 제2 게이트 적층 구조체(GST2)보다 낮은 레벨에 배치될 수 있다.
제2 커버 절연막(130), 관통 컨택들(TC) 및 연결 컨택들(CC) 상에 제3 커버 절연막(140)이 제공될 수 있다. 제3 커버 절연막(140) 상에 제4 커버 절연막(150)이 제공될 수 있다. 제3 및 제4 커버 절연막들(140, 150)은 절연 물질을 포함할 수 있다.
메모리 채널 구조체(CS)의 최상부의 레벨은 지지 구조체(SUS)의 최상부의 레벨, 연결 컨택(CC)의 최상부의 레벨, 관통 컨택(TC)의 최상부의 레벨보다 낮을 수 있다. 지지 구조체(SUS)의 최상부의 레벨은 연결 컨택(CC)의 최상부의 레벨, 관통 컨택(TC)의 최상부의 레벨보다 낮을 수 있다. 연결 컨택(CC)의 최상부의 레벨 및 관통 컨택(TC)의 최상부의 레벨은 동일할 수 있다.
분리 구조체들(DS)은 제1 내지 제3 게이트 적층 구조체들(GST1, GST2, GST3)을 관통할 수 있다. 분리 구조체들(DS)은 제2 방향(D2)으로 연장할 수 있다. 분리 구조체(DS)는 절연 물질을 포함할 수 있다. 일부 실시예들에 있어서, 분리 구조체(DS)는 도전 물질을 더 포함할 수 있다.
제1 컨택(161)은 메모리 채널 구조체(CS)에 연결될 수 있다. 제1 컨택(161)은 제1 내지 제3 커버 절연막들(120, 130, 140)을 관통할 수 있다. 제2 컨택(163)은 관통 컨택(TC) 또는 연결 컨택(CC)에 연결될 수 있다. 제2 컨택(163)은 제3 커버 절연막(140)을 관통할 수 있다. 비트 라인(165)은 제1 컨택(161)에 연결될 수 있다. 비트 라인(165)은 제4 커버 절연막(150) 내에 배치될 수 있다. 비트 라인(165)은 제1 방향(D1)으로 연장할 수 있다. 도전 라인(167)은 제2 컨택(163)에 연결될 수 있다. 도전 라인(167)은 제4 커버 절연막(150) 내에 배치될 수 있다. 제1 컨택(161), 제2 컨택(163), 비트 라인(165) 및 도전 라인(167)은 도전 물질을 포함할 수 있다.
도 2a, 2b, 2c, 2d, 2e, 2f 및 2g를 참조하면, 동일한 레벨에서 제1 메모리부(CS1)의 폭은 제1 관통부(TC1)의 폭, 제1 연결부(CC1)의 폭 및 제1 지지부(SUS1)의 폭보다 작을 수 있다. 예를 들어, 동일한 레벨에서 제1 메모리부(CS1)의 제2 방향(D2)으로의 폭(W1)은 제1 관통부(TC1)의 제2 방향(D2)으로의 폭(W2), 제1 연결부(CC1)의 제2 방향(D2)으로의 폭(W3), 및 제1 지지부(SUS1)의 제2 방향(D2)으로의 폭(W4)보다 작을 수 있다. 동일한 레벨에서 제1 메모리부(CS1)의 폭과 제1 관통부(TC1)의 폭, 제1 연결부(CC1)의 폭 또는 제1 지지부(SUS1)의 폭의 차이는 예를 들어 80nm 이상일 수 있다.
제1 메모리부(CS1)의 최소폭은 제1 관통부(TC1)의 최소폭, 제1 연결부(CC1)의 최소폭 및 제1 지지부(SUS1)의 최소폭보다 작을 수 있다. 예를 들어, 제1 메모리부(CS1)의 제2 방향(D2)으로의 최소폭은 제1 관통부(TC1)의 제2 방향(D2)으로의 최소폭, 제1 연결부(CC1)의 제2 방향(D2)으로의 최소폭 및 제1 지지부(SUS1)의 제2 방향(D2)으로의 최소폭보다 작을 수 있다. 제1 메모리부(CS1)의 최소폭과 제1 관통부(TC1)의 최소폭, 제1 연결부(CC1)의 최소폭 또는 제1 지지부(SUS1)의 최소폭의 차이는 예를 들어 80nm 이상일 수 있다.
동일한 레벨에서 제2 메모리부(CS2)의 폭은 제2 관통부(TC2)의 폭, 제2 연결부(CC2)의 폭 및 제2 지지부(SUS2)의 폭보다 작을 수 있다. 동일한 레벨에서 제2 메모리부(CS2)의 폭과 제2 관통부(TC2)의 폭, 제2 연결부(CC2)의 폭 또는 제2 지지부(SUS2)의 폭의 차이는 예를 들어 80nm 이상일 수 있다.
제2 메모리부(CS2)의 최소폭은 제2 관통부(TC2)의 최소폭, 제2 연결부(CC2)의 최소폭 및 제2 지지부(SUS2)의 최소폭보다 작을 수 있다. 제2 메모리부(CS2)의 최소폭과 제2 관통부(TC2)의 최소폭, 제2 연결부(CC2)의 최소폭 또는 제2 지지부(SUS2)의 최소폭의 차이는 예를 들어 80nm 이상일 수 있다.
제2 메모리부(CS2)의 최대폭은 제2 관통부(TC2)의 최대폭, 제2 연결부(CC2)의 최대폭 및 제2 지지부(SUS2)의 최대폭보다 작을 수 있다. 제2 메모리부(CS2)의 최대폭과 제2 관통부(TC2)의 최대폭, 제2 연결부(CC2)의 최대폭 또는 제2 지지부(SUS2)의 최대폭의 차이는 예를 들어 80nm 이상일 수 있다.
동일한 레벨에서 제3 메모리부(CS3)의 폭은 제3 관통부(TC3)의 폭, 제3 연결부(CC3)의 폭 및 제3 지지부(SUS3)의 폭보다 작을 수 있다. 동일한 레벨에서 제3 메모리부(CS3)의 폭과 제3 관통부(TC3)의 폭, 제3 연결부(CC3)의 폭 또는 제3 지지부(SUS3)의 폭의 차이는 예를 들어 80nm 이상일 수 있다.
제3 메모리부(CS3)의 최대폭은 제3 관통부(TC3)의 최대폭, 제3 연결부(CC3)의 최대폭 및 제3 지지부(SUS3)의 최대폭보다 작을 수 있다. 제3 메모리부(CS3)의 최대폭과 제3 관통부(TC3)의 최대폭, 제3 연결부(CC3)의 최대폭 또는 제3 지지부(SUS3)의 최대폭의 차이는 예를 들어 80nm 이상일 수 있다.
제1 메모리부(CS1)는 제1 연결 절연 패턴(OIP1)의 측벽에 접하는 제1 메모리 평탄면(MF1)을 포함할 수 있다. 제1 메모리 평탄면(MF1)은 도 2d에 따른 단면적 관점에서 평평할 수 있다. 제1 메모리 평탄면(MF1) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 일 예로, 제1 메모리 평탄면(MF1) 사이의 제2 방향(D2)으로의 거리(L1)는 레벨이 낮아질수록 감소할 수 있다.
제2 메모리부(CS2)는 제2 연결 절연 패턴(OIP2)의 측벽에 접하는 제2 메모리 평탄면(MF2)을 포함할 수 있다. 제2 메모리 평탄면(MF2)은 도 2d에 따른 단면적 관점에서 평평할 수 있다. 제2 메모리 평탄면(MF2) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다.
제2 메모리부(CS2)는 제1 연결 절연 패턴(OIP1)의 하면에 접하는 상면(CS2_T)을 포함할 수 있다.
제1 관통부(TC1)는 제1 연결 절연 패턴(OIP1)에 접하는 제1 관통 평탄면(TF1) 및 제1 관통 굴곡면(TO1)을 포함할 수 있다. 제1 관통 굴곡면(TO1)은 제1 관통 평탄면(TF1)보다 낮은 레벨에 배치될 수 있다. 제1 관통 굴곡면(TO1)은 제2 관통부(TC2)에 연결될 수 있다.
제1 관통 평탄면(TF1)은 도 2e에 따른 단면적 관점에서 평평할 수 있다. 제1 관통 굴곡면(TO1)은 도 2e에 따른 단면적 관점에서 굴곡질 수 있다. 제1 관통 굴곡면(TO1)은 도 2e에 따른 단면적 관점에서 관통 컨택(TC)을 향해 오목할 수 있다. 제1 관통 평탄면(TF1) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 일 예로, 제1 관통 평탄면(TF1) 사이의 제2 방향(D2)으로의 거리(L2)는 레벨이 낮아질수록 감소할 수 있다. 제1 관통 굴곡면(TO1) 사이의 거리는 레벨이 낮아질수록 증가할 수 있다. 일 예로, 제1 관통 굴곡면(TO1) 사이의 제2 방향(D2)으로의 거리(L3)는 레벨이 낮아질수록 증가할 수 있다.
제2 관통부(TC2)는 제2 연결 절연 패턴(OIP2)에 접하는 제2 관통 평탄면(TF2) 및 제2 관통 굴곡면(TO2)을 포함할 수 있다. 제2 관통 굴곡면(TO2)은 제2 관통 평탄면(TF2)보다 높은 레벨에 배치될 수 있다. 제2 관통 굴곡면(TO2)은 제1 관통부(TC1)의 제1 관통 굴곡면(TO1)에 연결될 수 있다.
제2 관통 평탄면(TF2)은 도 2e에 따른 단면적 관점에서 평평할 수 있다. 제2 관통 굴곡면(TO2)은 도 2e에 따른 단면적 관점에서 굴곡질 수 있다. 제2 관통 굴곡면(TO2)은 도 2e에 따른 단면적 관점에서 제2 연결 절연 패턴(OIP2)을 향해 볼록할 수 있다. 제2 관통 평탄면(TF2) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 제2 관통 굴곡면(TO2) 사이의 거리는 레벨이 낮아질수록 증가할 수 있다.
제1 연결 절연 패턴(OIP1)은 제1 관통부(TC1)의 제1 관통 굴곡면(TO1)에 접하는 제1 연결 절연 굴곡면(OC1)을 포함할 수 있다. 제1 연결 절연 굴곡면(OC1)은 도 2e에 따른 단면적 관점에서 굴곡질 수 있다. 제1 연결 절연 굴곡면(OC1)은 도 2e에 따른 단면적 관점에서 관통 컨택(TC)을 향해 볼록할 수 있다. 제2 연결 절연 패턴(OIP2)은 제2 관통부(TC2)의 제2 관통 굴곡면(TO2)에 접하는 제2 연결 절연 굴곡면(OC2)을 포함할 수 있다. 제2 연결 절연 굴곡면(OC2)은 도 2e에 따른 단면적 관점에서 굴곡질 수 있다. 제2 연결 절연 굴곡면(OC2)은 도 2e에 따른 단면적 관점에서 제2 연결 절연 패턴(OIP2)을 향해 오목할 수 있다.
제1 연결부(CC1)는 제1 연결 굴곡면(CO1) 및 제1 연결 평탄면(CF1)을 포함할 수 있다. 제1 연결 굴곡면(CO1)은 제1 연결 평탄면(CF1)보다 낮은 레벨에 배치될 수 있다. 제1 연결 굴곡면(CO1)은 제2 연결부(CC2)에 연결될 수 있다.
제1 연결 평탄면(CF1)은 도 2f에 따른 단면적 관점에서 평평할 수 있다. 제1 연결 굴곡면(CO1)은 도 2f에 따른 단면적 관점에서 굴곡질 수 있다. 제1 연결 굴곡면(CO1)은 도 2f에 따른 단면적 관점에서 연결 컨택(CC)을 향해 오목할 수 있다. 제1 연결 평탄면(CF1) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 제1 연결 굴곡면(CO1) 사이의 거리는 레벨이 낮아질수록 증가할 수 있다.
제2 연결부(CC2)는 제2 연결 굴곡면(CO2) 및 제2 연결 평탄면(CF2)을 포함할 수 있다. 제2 연결 굴곡면(CO2)은 제2 연결 평탄면(CF2)보다 높은 레벨에 배치될 수 있다. 제2 연결 굴곡면(CO2)은 제1 연결부(CC1)의 제1 연결 굴곡면(CO1)에 연결될 수 있다.
제2 연결 평탄면(CF2)은 도 2f에 따른 단면적 관점에서 평평할 수 있다. 제2 연결 굴곡면(CO2)은 도 2f에 따른 단면적 관점에서 굴곡질 수 있다. 제2 연결 굴곡면(CO2)은 도 2f에 따른 단면적 관점에서 제2 계단 절연막(SI2)을 향해 볼록할 수 있다. 제2 연결 평탄면(CF2) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 제2 관통 굴곡면(TO2) 사이의 거리는 레벨이 낮아질수록 증가할 수 있다.
제1 계단 절연막(SI1)은 제1 연결부(CC1)의 제1 연결 굴곡면(CO1)에 접하는 제1 계단 절연 굴곡면(SC1)을 포함할 수 있다. 제1 계단 절연 굴곡면(SC1)은 도 2f에 따른 단면적 관점에서 굴곡질 수 있다. 제1 계단 절연 굴곡면(SC1)은 도 2f에 따른 단면적 관점에서 연결 컨택(CC)을 향해 볼록할 수 있다. 제2 계단 절연막(SI2)은 제2 연결부(CC2)의 제2 연결 굴곡면(CO2)에 접하는 제2 계단 절연 굴곡면(SC2)을 포함할 수 있다. 제2 계단 절연 굴곡면(SC2)은 도 2e에 따른 단면적 관점에서 굴곡질 수 있다. 제2 계단 절연 굴곡면(SC2)은 도 2e에 따른 단면적 관점에서 제2 계단 절연막(SI2)을 향해 오목할 수 있다.
제1 지지부(SUS1)는 제1 연결 절연 패턴(OIP1)에 접하는 제1 지지 평탄면(SF1) 및 제1 지지 굴곡면(SO1)을 포함할 수 있다. 제1 지지 굴곡면(SO1)은 제1 지지 평탄면(SF1)보다 낮은 레벨에 배치될 수 있다. 제1 지지 굴곡면(SO1)은 제2 지지부(SUS2)에 연결될 수 있다.
제1 지지 평탄면(SF1)은 도 2g에 따른 단면적 관점에서 평평할 수 있다. 제1 지지 굴곡면(SO1)은 도 2g에 따른 단면적 관점에서 굴곡질 수 있다. 제1 지지 굴곡면(SO1)은 도 2g에 따른 단면적 관점에서 지지 구조체(SUS)를 향해 오목할 수 있다. 제1 지지 평탄면(SF1) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 제1 지지 굴곡면(SO1) 사이의 거리는 레벨이 낮아질수록 증가할 수 있다.
제2 지지부(SUS2)는 제2 연결 절연 패턴(OIP2)에 접하는 제2 지지 평탄면(SF2) 및 제2 지지 굴곡면(SO2)을 포함할 수 있다. 제2 지지 굴곡면(SO2)은 제2 지지 평탄면(SF2)보다 높은 레벨에 배치될 수 있다. 제2 지지 굴곡면(SO2)은 제1 지지부(SUS1)의 제1 지지 굴곡면(SO1)에 연결될 수 있다.
제2 지지 평탄면(SF2)은 도 2g에 따른 단면적 관점에서 평평할 수 있다. 제2 지지 굴곡면(SO2)은 도 2g에 따른 단면적 관점에서 굴곡질 수 있다. 제2 지지 굴곡면(SO2)은 도 2g에 따른 단면적 관점에서 제2 연결 절연 패턴(OIP2)을 향해 볼록할 수 있다. 제2 지지 평탄면(SF2) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 제2 지지 굴곡면(SO2) 사이의 거리는 레벨이 낮아질수록 증가할 수 있다.
제1 연결 절연 패턴(OIP1)은 제1 지지부(SUS1)의 제1 지지 굴곡면(SO1)에 접하는 제3 연결 절연 굴곡면(OC3)을 포함할 수 있다. 제2 연결 절연 패턴(OIP2)은 제2 지지부(SUS2)의 제2 지지 굴곡면(SO2)에 접하는 제4 연결 절연 굴곡면(OC4)을 포함할 수 있다.
일부 실시예들에 따른 반도체 장치는 연결 컨택이 상대적으로 큰 폭을 가짐에 따라, 연결 컨택의 저항이 개선될 수 있다.
일부 실시예들에 따른 반도체 장치는 관통 컨택이 상대적으로 큰 폭을 가짐에 따라, 관통 컨택의 저항이 개선될 수 있다.
도 3a, 3b, 4a, 4b, 4c, 4d, 4e, 4f, 5a, 5b, 6a, 6b, 6c, 6d, 6e, 7a, 7b, 8a 및 8b는 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 3a, 4a, 5a, 6a 및 8a는 도 2b에 대응될 수 있다. 도 3b, 4b, 5b, 6b 및 8b는 도 2c에 대응될 수 있다. 도 4c는 도 2d에 대응될 수 있다. 도 4d, 6c 및 7a는 도 2e에 대응될 수 있다. 도 4e 및 6d는 도 2f에 대응될 수 있다. 도 4f, 6e 및 7b는 도 2g에 대응될 수 있다.
도 3a 및 3b를 참조하면, 기판(100) 상에 주변 트랜지스터들(101), 소자 분리막들(103), 주변 컨택들(105), 주변 도전 라인들(107), 소스 연결 컨택들(109) 및 주변 회로 절연 구조체(110)를 형성할 수 있다.
소스 구조체(SST)를 형성할 수 있다. 소스 구조체(SST)를 형성하는 것은, 제1 소스막(SL1)을 형성하는 것, 제1 소스막(SL1) 상에 셀 영역(CR)의 제1 내지 제3 더미막들(DL1, DL2, DL3) 및 연장 영역(ER)의 제1 내지 제3 더미막들(DL1, DL2, DL3)을 형성하는 것, 제3 소스막(SL3)을 형성하는 것, 제3 소스막(SL3) 상의 매립 절연막(BI)을 형성하는 것, 제1 및 제2 소스 절연 패턴들(SP1, SP2)을 형성하는 것을 형성하는 것을 포함할 수 있다.
제1 적층 구조체(STA1), 제2 적층 구조체(STA2), 제3 적층 구조체(STA3), 제1 계단 절연막(SI1), 제2 계단 절연막(SI2), 제3 계단 절연막(SI3), 제1 채널 희생막들(CSL1), 제2 채널 희생막들(CSL2), 제1 관통 희생막들(TSL1), 제2 관통 희생막들(TSL2), 제1 연결 희생막들(OSL1), 제2 연결 희생막들(OSL2), 제1 지지 희생막들(SSL1) 및 제2 지지 희생막들(SSL2)을 형성할 수 있다.
제1 적층 구조체(STA1)는 서로 교대로 적층되는 제1 절연막들(IL1) 및 제1 희생막들(FL1)을 포함할 수 있다. 제1 절연막들(IL1) 중 최하부에 배치되는 제1 절연막(IL1)이 제1 연결 절연막(OIL1)으로 정의될 수 있다. 제2 적층 구조체(STA2)는 서로 교대로 적층되는 제2 절연막들(IL2) 및 제2 희생막들(FL2)을 포함할 수 있다. 제2 절연막들(IL2) 중 최상부에 배치되는 제2 절연막(IL2)이 제2 연결 절연막(OIL2)으로 정의될 수 있다. 제2 절연막들(IL2) 중 최하부에 배치되는 제2 절연막(IL2)이 제3 연결 절연막(OIL3)으로 정의될 수 있다. 제3 적층 구조체(STA3)는 서로 교대로 적층되는 제3 절연막들(IL3) 및 제3 희생막들(FL3)을 포함할 수 있다. 제3 절연막들(IL3) 중 최상부에 배치되는 제3 절연막(IL3)이 제4 연결 절연막(OIL4)으로 정의될 수 있다. 제1 적층 구조체(STA1)는 제1 적층 계단 구조(SSE1)를 포함할 수 있고, 제2 적층 구조체(STA2)는 제2 적층 계단 구조를 포함할 수 있고, 제3 적층 구조체(STA3)는 제3 적층 계단 구조(SSE3)를 포함할 수 있다.
제1 내지 제3 절연막들(IL1, IL2, IL3) 및 제1 내지 제3 희생막들(FL1, FL2, FL3)은 서로 다른 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 절연막들(IL1, IL2, IL3)은 산화물을 포함할 수 있고, 제1 내지 제3 희생막들(FL1, FL2, FL3)은 질화물을 포함할 수 있다.
소스 구조체(SST) 상에 제3 적층 구조체(STA3)를 형성할 수 있고, 제3 절연막들(IL3) 및 제3 희생막들(FL3)을 패터닝하여 제3 적층 계단 구조(SSE3)를 형성할 수 있다. 제3 적층 계단 구조(SSE3)를 덮는 제3 계단 절연막(SI3)을 형성할 수 있다. 제3 계단 절연막(SI3)을 형성하기 전에, 제3 희생막(FL3) 상에 중첩 희생막(OL)을 형성할 수 있다.
제3 적층 구조체(STA3) 및 제3 계단 절연막(SI3) 중 적어도 하나를 관통하는 제2 채널 희생막(CSL2), 제2 관통 희생막(TSL2), 제2 연결 희생막(OSL2) 및 제2 지지 희생막(SSL2)을 형성할 수 있다.
제3 적층 구조체(STA3) 상에 제2 적층 구조체(STA2)를 형성할 수 있고, 제2 절연막들(IL2) 및 제2 희생막들(FL2)을 패터닝하여 제2 적층 계단 구조(미도시)를 형성할 수 있다. 제2 적층 계단 구조를 덮는 제2 계단 절연막(SI2)을 형성할 수 있다. 제2 계단 절연막(SI2)을 형성하기 전에, 제2 희생막(FL2) 상에 중첩 희생막(OL)을 형성할 수 있다.
제2 적층 구조체(STA2) 및 제2 계단 절연막(SI2) 중 적어도 하나를 관통하는 제1 채널 희생막(CSL1), 제1 관통 희생막(TSL1), 제1 연결 희생막(OSL1) 및 제1 지지 희생막(SSL1)을 형성할 수 있다.
제2 적층 구조체(STA2) 상에 제1 적층 구조체(STA1)를 형성할 수 있고, 제1 절연막들(IL1) 및 제1 희생막들(FL1)을 패터닝하여 제1 적층 계단 구조(SSE1)를 형성할 수 있다. 제1 적층 계단 구조(SSE1)를 덮는 제1 계단 절연막(SI1)을 형성할 수 있다. 제1 계단 절연막(SI1)을 형성하기 전에, 제1 희생막(FL1) 상에 중첩 희생막(OL)을 형성할 수 있다.
도 4a, 4b, 4c, 4d, 4e 및 4f를 참조하면, 채널 홀들(CH), 관통 홀들(TH), 연결 홀들(OH) 및 지지 홀들(SH)을 형성할 수 있다. 채널 홀(CH), 관통 홀(TH), 연결 홀(OH) 및 지지 홀(SH)은 제1 적층 구조체(STA1) 및 제1 계단 절연막(SI1) 중 적어도 하나, 제2 적층 구조체(STA2) 및 제2 계단 절연막(SI2) 중 적어도 하나, 및 제3 적층 구조체(STA3) 및 제3 계단 절연막(SI3) 중 적어도 하나를 관통할 수 있다. 일부 실시예들에 있어서, 채널 홀(CH), 관통 홀(TH), 연결 홀(OH) 및 지지 홀(SH)은 동일한 공정에 의해 동시에 형성될 수 있다.
채널 홀(CH)을 형성하는 것은, 제1 채널 개구(CE1)를 형성하는 것, 제2 채널 개구(CE2)를 개방하는 것, 및 제3 채널 개구(CE3)를 개방하는 것을 포함할 수 있다. 제1 적층 구조체(STA1)를 관통하는 제1 채널 개구(CE1)를 형성할 수 있다. 제1 채널 개구(CE1)를 통해 제1 채널 희생막(CSL1)을 제거할 수 있다. 제1 채널 희생막(CSL1)이 채워진 공간이 제2 채널 개구(CE2)로 정의될 수 있고, 제1 채널 희생막(CSL1)이 제거되어 제2 채널 개구(CE2)가 개방될 수 있다. 제2 채널 개구(CE2)를 통해 제2 채널 희생막(CSL2)을 제거할 수 있다. 제2 채널 희생막(CSL2)이 채워진 공간이 제3 채널 개구(CE3)로 정의될 수 있고, 제2 채널 희생막(CSL2)이 제거되어 제3 채널 개구(CE3)가 개방될 수 있다.
관통 홀(TH)은 제1 관통 개구(TE1), 제2 관통 개구(TE2) 및 제3 관통 개구(TE3)를 포함할 수 있다. 관통 홀(TH)을 형성하는 것은, 제1 및 제2 관통 희생막들(TSL1, TSL2)을 제거하는 것을 포함할 수 있다.
연결 홀(OH)은 제1 연결 개구(OE1), 제2 연결 개구(OE2) 및 제3 연결 개구(OE3)를 포함할 수 있다. 연결 홀(OH)을 형성하는 것은, 제1 및 제2 연결 희생막들(OSL1, OSL2)을 제거하는 것을 포함할 수 있다.
지지 홀(SH)은 제1 지지 개구(SE1), 제2 지지 개구(SE2) 및 제3 지지 개구(SE3)를 포함할 수 있다. 지지 홀(SH)을 형성하는 것은, 제1 및 제2 지지 희생막들(SSL1, SSL2)을 제거하는 것을 포함할 수 있다.
제1 관통 개구(TE1), 제1 연결 개구(OE1) 및 제1 지지 개구(SE1)는 제1 채널 개구(CE1)와 동일한 레벨에 배치될 수 있다. 제2 관통 개구(TE2), 제2 연결 개구(OE2) 및 제2 지지 개구(SE2)는 제2 채널 개구(CE2)와 동일한 레벨에 배치될 수 있다. 제3 관통 개구(TE3), 제3 연결 개구(OE3) 및 제3 지지 개구(SE3)는 제3 채널 개구(CE3)와 동일한 레벨에 배치될 수 있다.
채널 홀들(CH), 관통 홀들(TH) 및 지지 홀들(SH)이 형성됨에 따라, 패터닝된 제1 내지 제3 절연막들(IL1, IL2, IL3) 및 제1 내지 제4 연결 절연막들(OIL1, OIL2, OIL3, OIL4)이 제1 내지 제3 절연 패턴들(IP1, IP2, IP3) 및 제1 내지 제4 연결 절연 패턴들(OIP1, OIP2, OIP3, OIP4)로 정의될 수 있다.
도 4c에 따른 단면적 관점에서, 제1 채널 개구(CE1)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 측벽(S1)은 평평할 수 있다. 도 4c에 따른 단면적 관점에서, 제2 채널 개구(CE2)에 의해 노출되는 제2 연결 절연 패턴(OIP2)의 측벽(S2)은 평평할 수 있다. 도 4c에 따른 단면적 관점에서, 제2 채널 개구(CE2)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 하면(B1)은 평평할 수 있다. 제2 채널 개구(CE2)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 하면(B1)은 제1 채널 개구(CE1)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 측벽(S1) 및 제2 채널 개구(CE2)에 의해 노출되는 제2 연결 절연 패턴(OIP2)의 측벽(S2)을 연결할 수 있다.
도 4d에 따른 단면적 관점에서, 제1 관통 개구(TE1)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 측벽(S3)은 평평할 수 있다. 도 4d에 따른 단면적 관점에서, 제2 관통 개구(TE2)에 의해 노출되는 제2 연결 절연 패턴(OIP2)의 측벽(S4)은 평평할 수 있다. 도 4d에 따른 단면적 관점에서, 제2 관통 개구(TE2)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 하면(B2)은 평평할 수 있다. 제2 관통 개구(TE2)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 하면(B2)은 제1 관통 개구(TE1)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 측벽(S3) 및 제2 관통 개구(TE2)에 의해 노출되는 제2 연결 절연 패턴(OIP2)의 측벽(S4)을 연결할 수 있다.
도 4e에 따른 단면적 관점에서, 제1 연결 개구(OE1)에 의해 노출되는 제1 계단 절연막(SI1)의 측벽(S5)은 평평할 수 있다. 도 4e에 따른 단면적 관점에서, 제2 연결 개구(OE2)에 의해 노출되는 제2 계단 절연막(SI2)의 측벽(S6)은 평평할 수 있다. 도 4e에 따른 단면적 관점에서, 제2 연결 개구(OE2)에 의해 노출되는 제1 계단 절연막(SI1)의 하면(B3)은 평평할 수 있다. 제2 연결 개구(OE2)에 의해 노출되는 제1 계단 절연막(SI1)의 하면(B3)은 제1 연결 개구(OE1)에 의해 노출되는 제1 계단 절연막(SI1)의 측벽(S5) 및 제2 연결 개구(OE2)에 의해 노출되는 제2 계단 절연막(SI2)의 측벽(S6)을 연결할 수 있다.
도 4f에 따른 단면적 관점에서, 제1 지지 개구(SE1)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 측벽(S7)은 평평할 수 있다. 도 4f에 따른 단면적 관점에서, 제2 지지 개구(SE2)에 의해 노출되는 제2 연결 절연 패턴(OIP2)의 측벽(S8)은 평평할 수 있다. 도 4f에 따른 단면적 관점에서, 제2 지지 개구(SE2)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 하면(B4)은 평평할 수 있다. 제2 지지 개구(SE2)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 하면(B4)은 제1 지지 개구(SE1)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 측벽(S7) 및 제2 지지 개구(SE2)에 의해 노출되는 제2 연결 절연 패턴(OIP2)의 측벽(S8)을 연결할 수 있다.
도 5a 및 5b를 참조하면, 채널 홀(CH) 내에 메모리 채널 구조체(CS)가 형성될 수 있다. 제1 채널 개구(CE1) 내의 제1 메모리부(CS1), 제2 채널 개구(CE2) 내의 제2 메모리부(CS2) 및 제3 채널 개구(CE3) 내의 제3 메모리부(CS3)가 형성될 수 있다.
메모리 채널 구조체들(CS) 및 제1 계단 절연막(SI1) 상에 제1 커버 절연막(120)을 형성할 수 있다. 제1 커버 절연막(120)을 패터닝하여 관통 홀들(TH), 연결 홀들(OH) 및 지지 홀들(SH)을 노출시킬 수 있다. 일부 실시예들에 있어서, 메모리 채널 구조체들(CS)을 형성하기 전에 관통 홀들(TH), 연결 홀들(OH) 및 지지 홀들(SH)을 채우는 희생막들이 형성될 수 있고, 제1 커버 절연막(120)을 패터닝한 후에 희생막들을 제거할 수 있다.
도 6a, 6b, 6c, 6d 및 6e를 참조하면, 관통 홀들(TH), 연결 홀들(OH), 지지 홀들(SH)을 확장시킬 수 있다. 관통 홀들(TH), 연결 홀들(OH) 및 지지 홀들(SH)에 의해 노출되는 제1 내지 제3 절연 패턴들(IP1, IP2, IP3) 및 제1 내지 제3 계단 절연막들(SI1, SI2, SI3)을 선택적으로 식각하여 관통 홀들(TH), 연결 홀들(OH), 지지 홀들(SH)을 확장시킬 수 있다. 관통 홀들(TH), 연결 홀들(OH), 지지 홀들(SH)을 확장하는 공정은 예를 들어 산화물을 선택적으로 식각하는 공정일 수 있다.
제1 내지 제3 절연 패턴들(IP1, IP2, IP3)을 선택적으로 식각함에 따라, 제1 내지 제3 희생막들(FL1, FL2, FL3) 및 중첩 희생막(OL) 각각은 관통 홀(TH) 또는 지지 홀(SH)을 향해 돌출하는 돌출부(PR)를 포함할 수 있다.
제1 관통 개구(TE1)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 측벽(S3) 및 제2 관통 개구(TE2)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 하면(B2)이 식각되어, 제1 연결 절연 패턴(OIP1)의 제1 연결 절연 굴곡면(OC1)이 형성될 수 있다. 제2 관통 개구(TE2)에 의해 노출되는 제2 연결 절연 패턴(OIP2)의 측벽(S4)이 식각되어, 제2 연결 절연 패턴(OIP2)의 제2 연결 절연 굴곡면(OC2)이 형성될 수 있다.
제1 연결 개구(OE1)에 의해 노출되는 제1 계단 절연막(SI1)의 측벽(S5) 및 제2 연결 개구(OE2)에 의해 노출되는 제1 계단 절연막(SI1)의 하면(B3)이 식각되어, 제1 계단 절연막(SI1)의 제1 계단 절연 굴곡면(SC1)이 형성될 수 있다. 제2 연결 개구(OE2)에 의해 노출되는 제2 계단 절연막(SI2)의 측벽(S6)이 식각되어, 제2 계단 절연막(SI2)의 제2 계단 절연 굴곡면(SC2)이 형성될 수 있다.
제1 지지 개구(SE1)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 측벽(S7) 및 제2 지지 개구(SE2)에 의해 노출되는 제1 연결 절연 패턴(OIP1)의 하면(B4)이 식각되어, 제1 연결 절연 패턴(OIP1)의 제3 연결 절연 굴곡면(OC3)이 형성될 수 있다. 제2 지지 개구(SE2)에 의해 노출되는 제2 연결 절연 패턴(OIP2)의 측벽(S8)이 식각되어, 제2 연결 절연 패턴(OIP2)의 제4 연결 절연 굴곡면(OC4)이 형성될 수 있다. 관통 홀들(TH), 연결 홀들(OH), 지지 홀들(SH)이 확장됨에 따라, 관통 홀(TH), 연결 홀(OH), 지지 홀(SH) 각각의 폭이 채널 홀(CH)의 폭보다 커질 수 있다.
도 7a 및 7b를 참조하면, 제1 내지 제3 희생막들(FL1, FL2, FL3) 및 중첩 희생막들(OL)을 선택적으로 식각할 수 있다. 일 예로, 제1 내지 제3 희생막들(FL1, FL2, FL3) 및 중첩 희생막들(OL)은 질화물을 선택적으로 식각하는 풀백 공정을 통해 식각될 수 있다.
제1 내지 제3 희생막들(FL1, FL2, FL3) 및 중첩 희생막들(OL)이 선택적으로 식각되어 리세스들(RS)이 형성될 수 있다. 서로 인접하는 절연 패턴들(IP1, IP2, IP3) 사이에 제공되는 빈 공간이 리세스(RS)로 정의될 수 있다. 리세스(RS)는 관통 홀(TH) 또는 지지 홀(SH)에 연결될 수 있다.
도 8a 및 8b를 참조하면, 리세스들(RS) 내에 컨택 절연 패턴들(CIP) 및 지지 절연 패턴들(SIP)을 형성할 수 있다. 지지 홀들(SH) 내에 지지 구조체들(SUS)을 형성할 수 있다.
제2 소스막(SL2)을 형성할 수 있다. 제1 내지 제3 희생막들(FL1, FL2, FL3) 및 중첩 희생막들(OL)을 제1 내지 제3 도전 패턴들(CP1, CP2, CP3)로 대체할 수 있다. 제1 내지 제3 도전 패턴들(CP1, CP2, CP3)이 형성됨에 따라, 제1 내지 제3 게이트 적층 구조체들(GST1, GST2, GST3)이 정의될 수 있다. 분리 구조체들(DS, 도 2a 참조)을 형성할 수 있다.
지지 구조체들(SUS) 및 제1 커버 절연막(120) 상에 제2 커버 절연막(130)을 형성할 수 잇다. 제2 커버 절연막(130)을 패터닝하여 관통 홀들(TH) 및 연결 홀들(OH)을 노출시킬 수 있다. 일부 실시예들에 있어서, 지지 구조체들(SUS)을 형성하기 전에 관통 홀들(TH) 및 연결 홀들(OH)을 채우는 희생막들이 형성될 수 있고, 제2 커버 절연막(130)을 패터닝한 후에 희생막들을 제거할 수 있다.
도 2a, 2b, 2c, 2d, 2e, 2f 및 2g를 참조하면, 관통 홀들(TH) 내의 관통 컨택들(TC) 및 연결 홀들(OH) 내의 연결 컨택들(CC)을 형성할 수 있다. 관통 컨택들(TC), 연결 컨택들(CC) 및 제2 커버 절연막(130) 상에 제3 커버 절연막(140)을 형성할 수 있다. 제1 및 제2 컨택들(161, 163)을 형성할 수 있다. 제3 커버 절연막(140) 상에 제4 커버 절연막(150)을 형성할 수 있다. 비트라인들(165) 및 도전 라인들(167)을 형성할 수 있다.
일부 실시예들에 따른 반도체 장치의 제조 방법은 관통 홀(TH), 지지 홀(SH) 및 연결 홀(OH)을 확장하는 공정을 포함함에 따라, 제1 내지 제3 희생막들(FL1, FL2, FL3)에 대한 풀백 공정의 시간이 상대적으로 감소될 수 있고, 풀백 공정에 따른 관통 컨택(TC) 및 연결 컨택(CC)의 이상 성장 현상이 방지될 수 있다.
도 9는 일부 실시예들에 따른 반도체 장치의 관통 컨택 및 지지 구조체를 설명하기 위한 단면도이다.
도 9를 참조하면, 반도체 장치는 제1 게이트 적층 구조체(GST1a), 제2 게이트 적층 구조체(GST2a), 제3 게이트 적층 구조체(GST3a), 관통 컨택(TCa), 지지 구조체(SUSa), 제1 계단 절연막(SI1a)을 포함할 수 있다.
제1 게이트 적층 구조체(GST1a)는 제1 도전 패턴(CP1a) 및 제1 절연 패턴(IP1a)을 포함할 수 있다. 제2 게이트 적층 구조체(GST2a)는 제2 도전 패턴(CP2a) 및 제2 절연 패턴(IP2a)을 포함할 수 있다. 제3 게이트 적층 구조체(GST3a)는 제3 도전 패턴(CP3a) 및 제3 절연 패턴(IP3a)을 포함할 수 있다.
제1 내지 제3 게이트 적층 구조체들(GST1a, GST2a, GST3a) 각각은 관통 컨택(TCa)을 둘러싸는 컨택 절연 패턴(CIPa) 및 지지 구조체(SUSa)를 둘러싸는 지지 절연 패턴(SIPa)을 포함할 수 있다.
제1 계단 절연막(SI1a)은 제1 게이트 적층 구조체(GST1a)의 계단 구조를 덮을 수 있다. 제1 계단 절연막(SI1a)의 적어도 일부는 제1 게이트 적층 구조체(GST1a) 상에 배치될 수 있다.
관통 컨택(TCa)은 제1 게이트 적층 구조체(GST1a) 및 제1 계단 절연막(SI1a)을 관통하는 제1 관통부(TC1a), 제2 게이트 적층 구조체(GST2a)를 관통하는 제2 관통부(TC2a) 및 제3 게이트 적층 구조체(GST3a)를 관통하는 제3 관통부(TC3a)를 포함할 수 있다.
제1 관통부(TC1a)의 최소폭은 제2 관통부(TC2a)의 최대폭 및 제3 관통부(TC3a)의 최대폭보다 클 수 있다. 일 예로, 제1 관통부(TC1a)의 제2 방향(D2)으로의 최소폭은 제2 관통부(TC2a)의 제2 방향(D2)으로의 최대폭 및 제3 관통부(TC3a)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
지지 구조체(SUSa)는 지지 구조체들 중 관통 컨택(TCa)에 가장 가까운 지지 구조체일 수 있다. 지지 구조체(SUSa)는 제1 게이트 적층 구조체(GST1a) 및 제1 계단 절연막(SI1a)을 관통하는 제1 지지부(SUS1a), 제2 게이트 적층 구조체(GST2a)를 관통하는 제2 지지부(SUS2a) 및 제3 게이트 적층 구조체(GST3a)를 관통하는 제3 지지부(SUS3a)를 포함할 수 있다.
제1 지지부(SUS1a)의 최소폭은 제2 지지부(SUS2a)의 최대폭 및 제3 지지부(SUS3a)의 최대폭보다 클 수 있다. 일 예로, 제1 지지부(SUS1a)의 제2 방향(D2)으로의 최대폭은 제2 지지부(SUS2a)의 제2 방향(D2)으로의 최대폭 및 제3 지지부(SUS3a)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
도 10은 일부 실시예들에 따른 반도체 장치의 관통 컨택 및 지지 구조체를 설명하기 위한 단면도이다.
도 10을 참조하면, 반도체 장치는 제1 게이트 적층 구조체(GST1b), 제2 게이트 적층 구조체(GST2b), 제3 게이트 적층 구조체(GST3b), 관통 컨택(TCb), 지지 구조체(SUSb), 제2 계단 절연막(SI2b)을 포함할 수 있다.
제1 게이트 적층 구조체(GST1b)는 제1 도전 패턴(CP1b) 및 제1 절연 패턴(IP1b)을 포함할 수 있다. 제2 게이트 적층 구조체(GST2b)는 제2 도전 패턴(CP2b) 및 제2 절연 패턴(IP2b)을 포함할 수 있다. 제3 게이트 적층 구조체(GST3b)는 제3 도전 패턴(CP3b) 및 제3 절연 패턴(IP3b)을 포함할 수 있다.
제1 내지 제3 게이트 적층 구조체들(GST1b, GST2b, GST3b) 각각은 관통 컨택(TCb)을 둘러싸는 컨택 절연 패턴(CIPb) 및 지지 구조체(SUSb)를 둘러싸는 지지 절연 패턴(SIPb)을 포함할 수 있다.
제2 계단 절연막(SI2b)은 제2 게이트 적층 구조체(GST2b)의 계단 구조를 덮을 수 있다. 제2 계단 절연막(SI2b)의 적어도 일부는 제1 게이트 적층 구조체(GST1b) 및 제2 게이트 적층 구조체(GST2b) 사이에 배치될 수 있다.
관통 컨택(TCb)은 제1 게이트 적층 구조체(GST1b)를 관통하는 제1 관통부(TC1b), 제2 게이트 적층 구조체(GST2b) 및 제2 계단 절연막(SI2b)을 관통하는 제2 관통부(TC2b) 및 제3 게이트 적층 구조체(GST3b)를 관통하는 제3 관통부(TC3b)를 포함할 수 있다.
제2 관통부(TC2b)의 최소폭은 제1 관통부(TC1b)의 최대폭 및 제3 관통부(TC3b)의 최대폭보다 클 수 있다. 일 예로, 제2 관통부(TC2b)의 제2 방향(D2)으로의 최소폭은 제1 관통부(TC1b)의 제2 방향(D2)으로의 최대폭 및 제3 관통부(TC3b)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
지지 구조체(SUSb)는 지지 구조체들 중 관통 컨택(TCb)에 가장 가까운 지지 구조체일 수 있다. 지지 구조체(SUSb)는 제1 게이트 적층 구조체(GST1b)를 관통하는 제1 지지부(SUS1b), 제2 게이트 적층 구조체(GST2b) 및 제2 계단 절연막(SI2b)을 관통하는 제2 지지부(SUS2b) 및 제3 게이트 적층 구조체(GST3b)를 관통하는 제3 지지부(SUS3b)를 포함할 수 있다.
제2 지지부(SUS2b)의 최소폭은 제1 지지부(SUS1b)의 최대폭 및 제3 지지부(SUS3b)의 최대폭보다 클 수 있다. 일 예로, 제2 지지부(SUS2b)의 제2 방향(D2)으로의 최대폭은 제1 지지부(SUS1b)의 제2 방향(D2)으로의 최대폭 및 제3 지지부(SUS3b)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
도 11은 일부 실시예들에 따른 반도체 장치의 관통 컨택 및 지지 구조체를 설명하기 위한 단면도이다.
도 11을 참조하면, 반도체 장치는 제1 게이트 적층 구조체(GST1c), 제2 게이트 적층 구조체(GST2c), 제3 게이트 적층 구조체(GST3c), 관통 컨택(TCc), 지지 구조체(SUSc), 제3 계단 절연막(SI3c)을 포함할 수 있다.
제1 게이트 적층 구조체(GST1c)는 제1 도전 패턴(CP1c) 및 제1 절연 패턴(IP1c)을 포함할 수 있다. 제2 게이트 적층 구조체(GST2c)는 제2 도전 패턴(CP2c) 및 제2 절연 패턴(IP2c)을 포함할 수 있다. 제3 게이트 적층 구조체(GST3c)는 제3 도전 패턴(CP3c) 및 제3 절연 패턴(IP3c)을 포함할 수 있다.
제1 내지 제3 게이트 적층 구조체들(GST1c, GST2c, GST3c) 각각은 관통 컨택(TCc)을 둘러싸는 컨택 절연 패턴(CIPc) 및 지지 구조체(SUSc)를 둘러싸는 지지 절연 패턴(SIPc)을 포함할 수 있다.
제3 계단 절연막(SI3c)은 제3 게이트 적층 구조체(GST3c)의 계단 구조를 덮을 수 있다. 제3 계단 절연막(SI3c)의 적어도 일부는 제2 게이트 적층 구조체(GST2c) 및 제3 게이트 적층 구조체(GST3c) 사이에 배치될 수 있다.
관통 컨택(TCc)은 제1 게이트 적층 구조체(GST1c)를 관통하는 제1 관통부(TC1c), 제2 게이트 적층 구조체(GST2c)를 관통하는 제2 관통부(TC2c) 및 제3 게이트 적층 구조체(GST3c) 및 제3 계단 절연막(SI3c)를 관통하는 제3 관통부(TC3c)를 포함할 수 있다.
제3 관통부(TC3c)의 최소폭은 제1 관통부(TC1c)의 최대폭 및 제2 관통부(TC2c)의 최대폭보다 클 수 있다. 일 예로, 제3 관통부(TC3c)의 제2 방향(D2)으로의 최소폭은 제1 관통부(TC1c)의 제2 방향(D2)으로의 최대폭 및 제2 관통부(TC2c)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
지지 구조체(SUSc)는 지지 구조체들 중 관통 컨택(TCc)에 가장 가까운 지지 구조체일 수 있다. 지지 구조체(SUSc)는 제1 게이트 적층 구조체(GST1c)를 관통하는 제1 지지부(SUS1c), 제2 게이트 적층 구조체(GST2c)를 관통하는 제2 지지부(SUS2c) 및 제3 게이트 적층 구조체(GST3b) 및 제3 계단 절연막(SI3c)을 관통하는 제3 지지부(SUS3c)를 포함할 수 있다.
제3 지지부(SUS3c)의 최소폭은 제1 지지부(SUS1c)의 최대폭 및 제2 지지부(SUS2c)의 최대폭보다 클 수 있다. 일 예로, 제3 지지부(SUS3c)의 제2 방향(D2)으로의 최대폭은 제1 지지부(SUS1c)의 제2 방향(D2)으로의 최대폭 및 제2 지지부(SUS2c)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 또한, 이상에서 기술한 실시예들은 필요에 따라 서로 조합될 수 있다.

Claims (20)

  1. 서로 교대로 적층되는 제1 절연 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 적층 구조체;
    상기 제1 게이트 적층 구조체를 관통하는 제1 메모리부를 포함하는 메모리 채널 구조체;
    상기 제1 메모리부와 동일한 레벨에 배치되는 제1 관통부를 포함하는 관통 컨택;
    상기 제1 메모리부 및 상기 제1 관통부와 동일한 레벨에 배치되는 제1 연결부를 포함하는 연결 컨택을 포함하고,
    상기 제1 메모리부의 최소폭은 상기 제1 관통부의 최소폭 및 상기 제1 연결부의 최소폭보다 작은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 메모리부의 폭은 레벨이 낮아질수록 작아지는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 메모리부의 상기 최소폭과 상기 제1 관통부의 상기 최소폭의 차이는 80nm 이상인 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 게이트 적층 구조체 아래에 배치되며, 서로 교대로 적층되는 제2 절연 패턴 및 제2 도전 패턴을 포함하는 제2 게이트 적층 구조체를 더 포함하고,
    상기 제1 메모리부, 상기 제1 관통부 및 상기 제1 연결부는 상기 제2 게이트 적층 구조체보다 높은 레벨에 배치되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 메모리 채널 구조체는 상기 제2 게이트 적층 구조체를 관통하는 제2 메모리부를 포함하고,
    상기 관통 컨택은 상기 제2 메모리부와 동일한 레벨에 배치되는 제2 관통부를 포함하고,
    상기 연결 컨택은 상기 제2 메모리부 및 상기 제2 관통부와 동일한 레벨에 배치되는 제2 연결부를 포함하고,
    상기 제2 메모리부의 최소폭은 상기 제2 관통부의 최소폭 및 상기 제2 연결부의 최소폭보다 작은 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 메모리부 및 상기 제2 관통부는 상기 제2 게이트 적층 구조체를 관통하는 반도체 장치.
  7. 제4 항에 있어서,
    상기 제1 절연 패턴은 상기 제2 게이트 적층 구조체에 연결되는 연결 절연 패턴을 포함하고,
    상기 연결 절연 패턴은 상기 관통 컨택의 상기 제1 관통부에 접하는 연결 절연 굴곡면을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 연결 절연 굴곡면은 상기 관통 컨택을 향해 볼록한 반도체 장치.
  9. 제7 항에 있어서,
    상기 제1 관통부는 상기 연결 절연 굴곡면에 접하는 관통 굴곡면을 포함하는 반도체 장치.
  10. 서로 교대로 적층되는 제1 절연 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 적층 구조체;
    상기 제1 게이트 적층 구조체 아래에 배치되며, 서로 교대로 적층되는 제2 절연 패턴 및 제2 도전 패턴을 포함하는 제2 게이트 적층 구조체;
    상기 제1 게이트 적층 구조체를 관통하는 제1 메모리부 및 상기 제2 게이트 적층 구조체를 관통하는 제2 메모리부를 포함하는 메모리 채널 구조체; 및
    상기 제1 메모리부와 동일한 레벨에 배치되는 제1 관통부 및 상기 제2 메모리부와 동일한 레벨에 배치되는 제2 관통부를 포함하는 관통 컨택을 포함하고,
    상기 제1 관통부는 상기 제2 관통부와 연결되는 제1 관통 굴곡면을 포함하고,
    상기 제1 관통 굴곡면 사이의 거리는 레벨이 낮아질수록 증가하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제2 관통부는 상기 제1 관통부의 상기 제1 관통 굴곡면에 연결되는 제2 관통 굴곡면을 포함하고,
    상기 제2 관통 굴곡면 사이의 거리는 레벨이 낮아질수록 증가하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 관통 굴곡면은 오목하고,
    상기 제2 관통 굴곡면은 볼록한 반도체 장치.
  13. 제10 항에 있어서,
    상기 제1 메모리부 및 상기 제1 관통부와 동일한 레벨에 배치되는 제1 연결부 및 상기 제2 메모리부 및 상기 제2 관통부와 동일한 레벨에 배치되는 제2 연결부를 포함하는 연결 컨택을 더 포함하고,
    상기 제1 연결부는 상기 제2 연결부에 연결되는 연결 굴곡면을 포함하고,
    상기 연결 굴곡면 사이의 거리는 레벨이 낮아질수록 증가하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 메모리 채널 구조체의 최상부의 레벨은 상기 관통 컨택의 최상부의 레벨 및 상기 연결 컨택의 최상부의 레벨보다 낮은 반도체 장치.
  15. 제14 항에 있어서,
    상기 관통 컨택의 최상부의 레벨 및 상기 연결 컨택의 최상부의 레벨은 실질적으로 동일한 반도체 장치.
  16. 제10 항에 있어서,
    상기 제1 메모리부 및 상기 제1 관통부와 동일한 레벨에 배치되는 제1 지지부, 및 상기 제2 메모리부 및 상기 제2 관통부와 동일한 레벨에 배치되는 제2 지지부를 포함하는 지지 구조체를 더 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 지지부는 상기 제2 지지부와 연결되는 지지 굴곡면을 포함하는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 지지부의 최소폭은 상기 제1 메모리부의 최소폭보다 큰 반도체 장치.
  19. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고,
    상기 반도체 장치는:
    서로 교대로 적층되는 제1 절연 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 적층 구조체;
    상기 제1 게이트 적층 구조체를 관통하는 제1 메모리부를 포함하는 메모리 채널 구조체;
    상기 제1 메모리부와 동일한 레벨에 배치되는 제1 관통부를 포함하는 관통 컨택;
    상기 제1 메모리부 및 상기 제1 관통부와 동일한 레벨에 배치되는 제1 연결부를 포함하는 연결 컨택; 및
    상기 제1 메모리부, 상기 제1 관통부 및 상기 제1 연결부와 동일한 레벨에 배치되는 제1 지지부를 포함하는 지지 구조체를 포함하고,
    상기 제1 메모리부의 최소폭은 상기 제1 관통부의 최소폭, 상기 제1 연결부의 최소폭 및 상기 제1 지지부의 최소폭보다 작고,
    상기 메모리 채널 구조체의 최상부의 레벨은 상기 지지 구조체의 최상부의 레벨보다 낮고,
    상기 지지 구조체의 상기 최상부의 레벨은 상기 관통 컨택의 최상부의 레벨 및 상기 연결 컨택의 최상부의 레벨보다 낮은 전자 시스템.
  20. 제19 항에 있어서,
    상기 관통 컨택의 상기 최상부의 레벨은 상기 연결 컨택의 상기 최상부의 레벨과 실질적으로 동일한 반도체 장치.
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