JP2018157096A

JP2018157096A - 半導体装置

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Publication number: JP2018157096A
Application number: JP2017053335A
Authority: JP
Inventors: 達広織田; Tatsuhiro Oda; 伊藤　祥代; Sachiyo Ito; 祥代伊藤
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-03-17
Filing date: 2017-03-17
Publication date: 2018-10-04
Also published as: CN108630690A; US20180269221A1

Abstract

【課題】信頼性の高い半導体装置を提供する。【解決手段】半導体装置は、基板と、積層体と、第２絶縁膜と、を備える。前記積層体は、前記基板上に設けられる。前記積層体において、第１絶縁膜と電極膜が前記基板の上面に沿った第１方向に延びるように交互に積層される。前記積層体の前記第１方向の端部の形状が階段状である。前記第２絶縁膜は、前記端部が設けられた第１領域と、前記第１領域に前記第１方向で隣り合う第２領域と、に設けられる。前記第２絶縁膜は、前記第２領域において、前記第１方向と交差し、前記基板の上面に沿った第２方向の幅が前記第１領域内の前記第２方向の幅より小さくなる部分を有する。【選択図】図１

Description

実施形態は、半導体装置に関する。

３次元構造の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、周辺回路と、を集積化した構造を有する。メモリセルアレイには、電極膜を複数積層した積層体が設けられ、積層体にメモリホールが形成される。積層体の端部は、階段状に加工され、絶縁膜を介して各電極膜が積層体の外へと引き出される。このような階段状の端部において、絶縁膜による内部応力が発生することで積層体が変形するという問題がある。

特開２０１５−１４９４１３号公報

実施形態の目的は、信頼性の高い半導体装置を提供することである。

実施形態に係る半導体装置は、基板と、積層体と、第２絶縁膜と、を備える。前記積層体は、前記基板上に設けられる。前記積層体において、第１絶縁膜と電極膜が前記基板の上面に沿った第１方向に延びるように交互に積層される。前記積層体の前記第１方向の端部の形状が階段状である。前記第２絶縁膜は、前記端部が設けられた第１領域と、前記第１領域に前記第１方向で隣り合う第２領域と、に設けられる。前記第２絶縁膜は、前記第２領域において、前記第１方向と交差し、前記基板の上面に沿った第２方向の幅が前記第１領域内の前記第２方向の幅より小さくなる部分を有する。

第１実施形態に係る半導体装置を示す平面図である。図１のＡ１−Ａ２線の断面図である。第１実施形態に係る半導体装置の一部を示す平面図である。図３のＢ１−Ｂ２線の断面図である。半導体装置における内部応力の発生を説明する図である。第２実施形態に係る半導体装置の一部を示す平面図である。図６のＣ１−Ｃ２線の断面図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
一例として、半導体装置が３次元構造の半導体記憶装置である場合について説明する。

（第１実施形態）
図１は、半導体装置１を示す平面図である。図２は、図１のＡ１−Ａ２線の断面図である。
図１及び図２に示すように、半導体装置１においては、シリコン（Ｓｉ）等を含む基板１０が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。基板１０の上面１０ａに対して平行で且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面１０ａに対して垂直な方向を「Ｚ方向」とする。

図１に示すように、半導体装置１には、セル領域Ｒｍｃと、周辺領域Ｒｓと、が設けられている。
セル領域Ｒｍｃには、複数のメモリセルを含むメモリセルアレイが設けられている。Ｚ方向から見て、セル領域Ｒｍｃの形状は、例えば、矩形である。セル領域Ｒｍｃは、コンタクト領域Ｒｃを含む。例えば、コンタクト領域Ｒｃは、セル領域Ｒｍｃ内の両端に位置する。周辺領域Ｒｓは、セル領域Ｒｍｃの周囲に位置する。周辺領域Ｒｓには、ロウデコーダやセンスアンプ等の周辺回路（図示せず）が設けられている。

図１に示す例では、２つのセル領域Ｒｍｃが相互に離隔しており、Ｘ方向に沿って配列されている。コンタクト領域Ｒｃは、各セル領域Ｒｍｃ内のＸ方向の両端に位置する。周辺領域Ｒｓは、各セル領域Ｒｍｃの周囲に位置している。なお、セル領域Ｒｍｃ及び周辺領域Ｒｓの数は任意であり、セル領域Ｒｍｃ内に形成するコンタクト領域Ｒｃの数は任意である。例えば、コンタクト領域Ｒｃは、セル領域Ｒｍｃ内のＸ方向の一端に形成されても良く、Ｘ方向の両端及びＹ方向の両端に形成されても良い。

図２に示すように、セル領域Ｒｍｃには、積層体１５及びシリコンピラー２０（半導体ピラー）が設けられている。積層体１５には複数の絶縁膜１６及び複数の電極膜１７が設けられており、絶縁膜１６及び電極膜１７が１層ずつ交互にＺ方向に積層されている。絶縁膜１６及び電極膜１７の積層数は、任意である。絶縁膜１６は、例えばシリコン酸化物（ＳｉＯ）を含む。電極膜１７は、例えば、タングステン（Ｗ）を含む。また、積層体１５上には、シリコン酸化物等を含む絶縁膜１１が設けられている。

複数の電極膜１７の内、最下層に位置する電極膜１７は、ソース側選択ゲートであって、絶縁膜１６を介して基板１０上に設けられている。複数の電極膜１７の内、最上層に位置する電極膜１７は、ドレイン側選択ゲートである。複数の電極膜１７の内、最下層の電極膜１７（ソース側選択ゲート）と、最上層の電極膜１７（ドレイン側選択ゲート）との間に設けられた電極膜１７は、ワード線である。

シリコンピラー２０は、Ｚ方向に延びている。シリコンピラー２０は絶縁膜１１及び積層体１５を貫通し、その下端は基板１０に接している。シリコンピラー２０は、例えば、シリコンを含む。シリコンピラー２０の形状は、例えば、円柱状である。
シリコンピラー２０は、絶縁コア部２０ａを有する。絶縁コア部２０ａは、例えば、シリコン酸化物を含む。なお、シリコンピラー２０に絶縁コア部２０ａを設けなくても良い。
絶縁コア部２０ａ上には、シリコン等を含むプラグ部５５が設けられている。プラグ部５５の周囲、つまり、側面は、シリコンピラー２０によって囲まれている。

シリコンピラー２０の周囲には、トンネル絶縁膜２１が設けられている。トンネル絶縁膜２１は、例えば、シリコン酸化物を含む。
トンネル絶縁膜２１の周囲には、電荷蓄積膜２２が設けられている。電荷蓄積膜２２は電荷を蓄積するための膜であり、例えば、シリコン窒化物（ＳｉＮ）を含む。
電荷蓄積膜２２の周囲には、ブロック絶縁膜２３が設けられている。ブロック絶縁膜２３は、例えば、シリコン酸化物を含む。

シリコンピラー２０の直上域には、コンタクト６０が設けられている。絶縁膜１１上には、シリコン酸化物等を含む絶縁膜１２が設けられている。コンタクト６０は、絶縁膜１２内をＺ方向に延びる。コンタクト６０は、例えば、タングステン等の導電材料を含む。
絶縁膜１２上には、複数のビット線３０が設けられている。ビット線３０は、Ｙ方向に延びており、コンタクト６０及びプラグ部５５を介してシリコンピラー２０に接続される。

コンタクト領域Ｒｃには、積層体１５の端部１５ｔが設けられている。積層体１５の端部１５ｔの形状は、電極膜１７にテラスＴが形成された階段状である。ここで、階段状の構造とは、階段状の水平面及び垂直面のテラスが交互に配置された構造をいう。絶縁膜１１は、階段状の端部１５ｔを覆っている。

端部１５ｔのテラスＴには、複数の支持体５０が設けられている。支持体５０は、絶縁膜１１及び積層体１５を貫通して基板１０に達する。支持体５０の下端は、基板１０の上面１０ａに接する。支持体５０は、例えば、シリコン酸化物を含む。支持体５０の形状は、例えば、円柱状や多角柱状である。なお、支持体５０の数、及び、テラスＴに対する支持体５０の位置は、任意である。

端部１５ｔのテラスＴ上には、コンタクト６１が設けられている。コンタクト６１は、絶縁膜１１及び絶縁膜１２内をＺ方向に延びる。コンタクト６１の下端は電極膜１７に接続される。コンタクト６１は、例えば、タングステン等の導電材料を含む。コンタクト６１の形状は、例えば、円柱状や多角柱状である。なお、コンタクト６１の数、及び、テラスＴに対するコンタクト６１の位置は、任意である。
絶縁膜１２上には、Ｘ方向に延びる上層配線（図示せず）が設けられている。コンタクト６１の上端は上層配線に接続される。つまり、電極膜１７は、コンタクト６１を介して上層配線に接続される。

セル領域Ｒｍｃにおいて、多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されており、各メモリセルにデータを記憶することができる。また、コンタクト領域Ｒｃにおいて、各電極膜１７を引き出し、コンタクト６１及び上層配線を介して周辺回路に接続する。

図３は、半導体装置１の一部を示す平面図である。図４は、図３のＢ１−Ｂ２線の断面図である。図３において、セル領域Ｒｍｃのコンタクト領域Ｒｃと、周辺領域Ｒｓとの境界付近が拡大して示されている。図４は、素子分離部１８の幅広部分１８ａのＹ−Ｚ断面図である。
図３に示すように、半導体装置１には複数のスリットＳＴが形成されている。スリットＳＴは、積層体１５及び絶縁膜１１内をＺ方向に延びている。

また、スリットＳＴは、セル領域Ｒｍｃから周辺領域Ｒｓの一部までＸ方向に延びている。周辺領域Ｒｓ内において、スリットＳＴが形成された領域を領域Ｒｓ１とした場合、例えば、領域Ｒｓ１にＸ方向で隣り合う領域Ｒｓ２に周辺回路が設けられる。つまり、Ｘ方向において、周辺領域Ｒｓの領域Ｒｓ１は、セル領域Ｒｍｃのコンタクト領域Ｒｃと、周辺領域Ｒｓの領域Ｒｓ２との間に位置する。

スリットＳＴは、積層体１５を、Ｙ方向に複数に分離する。スリットＳＴによって分離された領域は、“ブロック”とよばれる。各ブロックには、セル領域Ｒｍｃ内のシリコンピラー２０と、コンタクト領域Ｒｃ内の支持体５０及びコンタクト６１と、が位置している。各ブロックから１つずつ選ばれたシリコンピラー２０は、１つのビット線３０に電気的に接続される。また、図３に示す例では、各ブロックに、４つの支持体５０が１つのコンタクト６１の周囲に位置し、この配置が複数形成されている。

スリットＳＴ内には素子分離部１８が設けられている。素子分離部１８は、Ｚ方向及びＸ方向に沿って延びる。素子分離部１８は、配線部１８Ａと、側壁１８Ｂと、を有する。配線部１８Ａは、Ｚ方向及びＸ方向に沿って延びる。配線部１８Ａの下端は、基板１０に接する。配線部１８Ａの上端は、コンタクトを介してＹ方向に延びるソース線（図示せず）に接続される。つまり、配線部１８Ａは、ソース線の一部を構成する。配線部１８Ａは、導電材料を含み、例えば、タングステン、チタン等の金属、シリコンを含む。

側壁１８Ｂは、配線部１８Ａの側面上に設けられている。側壁１８Ｂは、セル領域Ｒｍｃにおいて、積層体１５及び絶縁膜１１の構造体と、配線部１８Ａとの間に位置し、周辺領域Ｒｓにおいて、絶縁膜１１及び配線部１８Ａの間に位置する。側壁１８Ｂは、絶縁性を有し、セル領域Ｒｍｃにおいて、積層体１５の電極膜１７と、配線部１８Ａとを電気的に絶縁する。側壁１８Ｂは、例えば、シリコン酸化物を含む。

図３及び図４に示すように、素子分離部１８には、幅広部分１８ａ及び板状部分１８ｂが設けられている。幅広部分１８ａは、板状部分１８ｂと比較してＹ方向の幅が広がっている部分である。つまり、スリットＳＴには、他の部分よりＹ方向の幅が広がっている部分が形成されている。

幅広部分１８ａは、例えば、板状部分１８ｂ間に位置する。幅広部分１８ａの形状は、Ｙ方向両側に幅が広がっている柱状であって、例えば、円柱や楕円柱である。幅広部分１８ａの形状は、四角柱等の角柱でも良い。

幅広部分１８ａの幅Ｗ１は、板状部分１８ｂの幅Ｗ２より大きい。図３及び図４に示す例では、幅Ｗ１及び幅Ｗ２は、幅広部分１８ａ及び板状部分１８ｂのＹ方向の幅である。幅広部分１８ａは、Ｙ方向両側に幅が広がっているが、Ｙ方向片側に幅が広がっていても良い。

幅広部分１８ａにおいて、配線部１８Ａの形状は、Ｙ方向両側に幅が広がっている柱状であって、例えば、円柱や楕円柱である。配線部１８Ａの形状は、四角柱等の角柱でも良い。幅広部分１８ａにおいて、配線部１８Ａ内にシリコン酸化膜等の絶縁体が埋め込まれていても良い。
板状部分１８ｂにおいて、配線部１８Ａの形状は、例えば、板状である。
幅広部分１８ａの配線部１８Ａの幅Ｗ３は、板状部分１８ｂの配線部１８Ａの幅Ｗ４より大きい。
なお、幅広部分１８ａにおいて、Ｙ方向両側に幅を広げるように側壁１８Ｂを設けても良い。この場合、板状部分１８ｂと比較して、幅広部分１８ａの側壁１８Ｂの幅は大きくなる。

Ｙ方向で隣り合う素子分離部１８間に設けられた絶縁膜１１の幅は、幅広部分１８ａ及び板状部分１８ｂで異なる。幅広部分１８ａ間の絶縁膜１１の幅Ｗ５は、板状部分１８ｂ間の絶縁膜１１の幅Ｗ６より小さい。つまり、絶縁膜１１は、幅広部分１８ａ間において、幅が狭くなる幅狭部分１１ａを有する。幅狭部分１１ａが設けられているので、Ｘ方向に延びている絶縁膜１１は、幅広部分１８ａによって完全に分断されない。

以下、本実施形態の効果について説明する。
図５は、半導体装置における内部応力の発生を説明する図である。
３次元構造の半導体装置において、階段状の積層体の端部では、絶縁膜を介して各電極膜が積層体の外へと引き出される。このような階段状の端部において、絶縁膜による内部応力が発生することで積層体が変形する虞がある。

図５に示すように、積層体１５の端部１５ｔを覆う絶縁膜１１によって、積層体１５に内部応力（例えば、圧縮応力）が矢印Ａｒの方向（−Ｘ方向）に発生する。例えば、電極膜１７を形成する場合、基板１０上にシリコン酸化膜及びシリコン窒化膜を交互に積層した後、スリットを介してシリコン窒化膜を除去し、シリコン窒化膜の除去により形成された空洞内にタングステン等を含む金属膜を埋め込む。このようなシリコン窒化膜を選択的に除去する工程では、積層体１５内は空洞を介してシリコン酸化膜が形成された状態となるので、積層体１５の端部１５ｔを覆う絶縁膜１１による内部応力によって、積層体１５が矢印Ａｒの方向に変形し易い。また、積層体１５の階段状の端部１５ｔでは、コンタクト６１の周囲に位置する支持体５０が曲がって、支持体５０及びコンタクト６１が接触する虞がある。

一方、絶縁膜１１による積層体１５の内部応力を緩和させる方法として、Ｙ方向で隣り合うスリットＳＴを周辺領域Ｒｓ内でつなげて、Ｘ方向に延びている絶縁膜１１を分断する方法がある。しかし、この方法では、絶縁膜１１による内部応力は緩和できるが、積層体１５内に積層された絶縁膜１６による内部応力が矢印Ａｒの方向と反対方向（Ｘ方向）に発生しており、絶縁膜１１による内部応力の緩和の結果、絶縁膜１６による内部応力によって、積層体１５が矢印Ａｒの反対方向に変形する場合がある。

本実施形態の半導体装置１では、セル領域Ｒｍｃのコンタクト領域Ｒｃより外側に位置する周辺領域Ｒｓの領域Ｒｓ１において、素子分離部１８は、幅広部分１８ａを有している。このような幅広部分１８ａを設けることで、幅広部分１８ａ近傍の絶縁膜１１（幅狭部分１１ａ）のＹ方向の幅を狭くできる。これにより、周辺領域Ｒｓの領域Ｒｓ１内において、Ｘ方向に延びる絶縁膜１１を一部分断できる。このような絶縁膜１１の一部分断は、絶縁膜１１による内部応力を緩和させて積層体１５の変形（−Ｘ方向の変形）を抑制すると共に、絶縁膜１６による内部応力によって積層体１５が変形すること（Ｘ方向の変形）を抑制する。したがって、積層体１５の変形を抑制して、積層体１５の変形によるコンタクト６１の位置ずれを抑制する。
本実施形態によれば、信頼性の高い半導体装置を提供する。

（第２実施形態）
図６は、半導体装置２の一部を示す平面図である。図７は、図６のＣ１−Ｃ２線の断面図である。
図６に示される領域は、図３に示される領域に対応し、図６において、セル領域Ｒｍｃのコンタクト領域Ｒｃと、周辺領域Ｒｓとの境界付近が拡大して示されている。
本実施形態において、本実施形態と第１実施形態とは、素子分離部１８の構造及び導電部４０において異なる。これ以外の構成は、第１実施形態と同じであるので、その他の構成の詳細な説明は省略する。

図６及び図７に示すように、半導体装置１には複数のスリットＳＴが形成されている。スリットＳＴは、セル領域Ｒｍｃから周辺領域Ｒｓの領域Ｒｓ１までＸ方向に延びている。
スリットＳＴ内には素子分離部１８が設けられている。素子分離部１８の形状は、例えば、板状である。素子分離部１８は、配線部１８Ａと、側壁１８Ｂと、を有する。

周辺領域Ｒｓの領域Ｒｓ１内には、導電部４０が設けられている。導電部４０は、Ｙ方向で隣り合う素子分離部１８間に位置する。導電部４０の下端は、基板１０上に位置する。導電部４０の上端上には、絶縁膜（例えば、絶縁膜１２）が設けられている。導電部４０は、例えば、タングステン、チタン等の金属、シリコンを含む。

導電部４０の形状は、例えば、円柱や楕円柱である。導電部４０の形状は、四角柱等の角柱でも良い。導電部４０のＹ方向の幅Ｗ７は、素子分離部１８間に設けられた絶縁膜１１のＹ方向の幅Ｗ８より小さい。これにより、Ｘ方向に延びている絶縁膜１１は、導電部４０によって完全に分断されない。

以下、本実施形態の効果について説明する。
本実施形態の半導体装置２では、セル領域Ｒｍｃのコンタクト領域Ｒｃより外側に位置する周辺領域Ｒｓの領域Ｒｓ１内であって、素子分離部１８間に導電部４０を設けている。このような導電部４０を設けることで、導電部４０近傍の絶縁膜１１を一部分断できる。これにより、絶縁膜１１による内部応力を緩和させて積層体１５の変形（−Ｘ方向の変形）を抑制すると共に、絶縁膜１６による内部応力によって積層体１５が変形すること（Ｘ方向の変形）を抑制する。したがって、積層体１５の変形を抑制して、積層体１５の変形によるコンタクト６１の位置ずれを抑制する。
本実施形態によれば、信頼性の高い半導体装置を提供する。

前述したように、一例として、各実施形態に係る半導体装置が３次元構造の半導体記憶装置である場合について説明したが、各実施形態に係る半導体装置は、３次元構造の半導体記憶装置に限定されるわけではない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２…半導体装置、１０…基板、１０ａ…上面、１１、１２、１６…絶縁膜、１１ａ…幅狭部分、１５…積層体、１５ｔ…端部、１７…電極膜、１８…素子分離部、１８Ａ…配線部、１８Ｂ…側壁、１８ａ…幅広部分、１８ｂ…板状部分、２０…シリコンピラー、２０ａ…絶縁コア部、２１…トンネル絶縁膜、２２…電荷蓄積膜、２３…ブロック絶縁膜、３０…ビット線、４０…導電部、５０…支持体、５５…プラグ部、６０、６１…コンタクト、Ａｒ…矢印、Ｒｃ…コンタクト領域、Ｒｍｃ…セル領域、Ｒｓ…周辺領域、Ｒｓ１、Ｒｓ２…領域、ＳＴ…スリット、Ｔ…テラス、Ｗ１〜Ｗ８…幅

Claims

基板と、
前記基板上に設けられ、第１絶縁膜と電極膜が前記基板の上面に沿った第１方向に延びるように交互に積層され、前記第１方向の端部の形状が階段状である積層体と、
前記端部が設けられた第１領域と、前記第１領域に前記第１方向で隣り合う第２領域と、に設けられた第２絶縁膜と、
を備え、
前記第２絶縁膜は、前記第２領域において、前記第１方向と交差し、前記基板の上面に沿った第２方向の幅が前記第１領域内の前記第２方向の幅より小さくなる部分を有する半導体装置。
前記積層体内に一部が設けられた素子分離部をさらに備え、
前記素子分離部は、前記第１領域及び前記第２領域内を前記第１方向に延び、
前記素子分離部は、前記第２領域に、幅が広がっている幅広部分を有する請求項１記載の半導体装置。
前記幅広部分は、前記第１方向と交差し、前記基板の上面に沿った第２方向に幅が広がっている請求項２記載の半導体装置。
前記幅広部分の形状は、円柱、楕円柱及び角柱のいずれかである請求項２または３に記載の半導体装置。
前記素子分離部は、前記第１方向に延びる配線部と、前記配線部の側面上に設けられた側壁と、を有し、
前記配線部及び前記側壁の一方の幅は、前記幅広部分において広がっている請求項２〜４のいずれか１つに記載の半導体装置。
前記積層体内に設けられ、前記積層体の積層方向に延びる半導体ピラーをさらに備え、
前記第１方向において、前記第１領域は、前記半導体ピラーが設けられた第３領域と、前記第２領域と、の間に位置する請求項１〜５のいずれか１つに半導体装置。
基板と、
前記基板上に設けられ、第１絶縁膜と電極膜が前記基板の上面に沿った第１方向に延びるように交互に積層され、前記第１方向の端部の形状が階段状である積層体と、
前記端部が設けられた第１領域と、前記第１領域に前記第１方向で隣り合う第２領域と、に設けられ、前記第１方向に延びる第２絶縁膜と、
前記積層体内に設けられ、前記第１領域及び前記第２領域内を前記第１方向にそれぞれ延びる複数の素子分離部と、
前記第２絶縁膜内に設けられた導電部と、
を備え、
前記導電部は、前記第２領域内の前記素子分離部間に位置し、前記第２絶縁膜の一部を分断する半導体装置。
前記導電部の形状は、円柱、楕円柱及び角柱のいずれかである請求項７記載の半導体装置。