CN112530968A - 半导体存储装置及其制造方法 - Google Patents

半导体存储装置及其制造方法 Download PDF

Info

Publication number
CN112530968A
CN112530968A CN202010735750.9A CN202010735750A CN112530968A CN 112530968 A CN112530968 A CN 112530968A CN 202010735750 A CN202010735750 A CN 202010735750A CN 112530968 A CN112530968 A CN 112530968A
Authority
CN
China
Prior art keywords
slits
memory device
semiconductor memory
insulating layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010735750.9A
Other languages
English (en)
Other versions
CN112530968B (zh
Inventor
野田耕生
小池豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112530968A publication Critical patent/CN112530968A/zh
Application granted granted Critical
Publication of CN112530968B publication Critical patent/CN112530968B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供半导体存储装置及其制造方法，能够实现电特性的提高。半导体存储装置具有基板、第一层叠部、多个第一柱状部、第二层叠部、多个第二柱状部和第三层叠部。在所述第一层叠部，第一导电层和第一绝缘层沿所述基板的厚度方向交替地层叠。所述多个第一柱状体分别在所述第一层叠部内沿所述基板的厚度方向延伸。在所述第二层叠部，第二导电层和第二绝缘层沿所述基板的厚度方向交替地层叠。所述多个第二柱状体分别在所述第二层叠部内沿所述基板的厚度方向延伸。所述第三层叠部设置于所述第一方向上的所述第一层叠部和所述第二层叠部之间。在所述第三层叠部，第三绝缘层和包括与所述第三绝缘层不同的材料的第四绝缘层沿所述基板的厚度方向交替地层叠。

Description

半导体存储装置及其制造方法
本申请以第2019－170456号日本专利申请(申请日：2019年9月 19日)为基础并对其主张优先权。本申请通过引用该原专利申请而包含其 全部内容。
技术领域
本发明的实施方式涉及半导体存储装置及其制造方法。
背景技术
已知有三维地层叠多个存储器单元而成的NAND型半导体存储装置。
发明内容
本发明的实施方式提供一种半导体存储装置及其制造方法，能够实现 电特性的提高。
实施方式的半导体存储装置具有基板、第一层叠部、多个第一柱状部、 第二层叠部、多个第二柱状部和第三层叠部。在所述第一层叠部，第一导 电层和第一绝缘层沿所述基板的厚度方向交替地层叠。在所述第一层叠部， 越是远离所述基板的所述第一导电层，沿着所述基板的表面的第一方向上 的所述第一导电层的第一侧的端部越位于在所述第一方向上靠近与所述第 一侧相反的第二侧的位置。所述多个第一柱状体分别在所述第一层叠部内 沿所述基板的厚度方向延伸。在所述第一柱状体和所述第一导电层的相交 处形成有存储器单元晶体管。所述第二层叠部相对于所述第一层叠部设置 于所述第二侧。在所述第二层叠部，第二导电层和第二绝缘层沿所述基板 的厚度方向交替地层叠。在所述第二层叠部中，越是远离所述基板的所述 第二导电层，所述第一方向上的所述第二导电层的所述第二侧的端部越位 于靠近所述第一侧的位置。所述多个第二柱状体分别在所述第二层叠部内 沿所述基板的厚度方向延伸。在所述第二柱状体和所述第二导电层的相交 处形成有存储器单元晶体管。所述第三层叠部设置于所述第一方向上的所 述第一层叠部和所述第二层叠部之间。在所述第三层叠部，第三绝缘层和 包括与所述第三绝缘层不同的材料的第四绝缘层沿所述基板的厚度方向交 替地层叠。
附图说明
图1是第一实施方式的半导体存储装置的俯视图。
图2是第一实施方式的半导体存储装置的主要部分的概略结构图。
图3是第一实施方式的半导体存储装置的存储器单元的俯视图。
图4是第一实施方式的半导体存储装置的存储器单元的剖面图。
图5～图11是表示第一实施方式的半导体存储装置的存储器单元的制 造工序的一例的俯视图及剖面图。
图12是第二实施方式的半导体存储装置的存储器单元的主要部分的俯 视图。
标号说明
1…半导体存储装置；111…第一层叠部；112…第一导电层；113…第 一绝缘层；121…第一柱状体；131…第二层叠部；132…第二导电层；133… 第二绝缘层；141…第二柱状体；171…第三层叠部；172…第三绝缘层； 173…第四绝缘层；X…方向(第二方向)；Y…方向(第一方向)；Z…方向 (第三方向)。
具体实施方式
下面，参照附图对实施方式的半导体存储装置及半导体存储装置的制 造方法进行说明。在下面的说明中，对相互具有相同或者相似的功能的结 构标注相同的标号。有时对相互具有相同或者相似的功能的结构不重复说 明。另外，在本说明书中记述的“平行”、“正交”、“相同”及“同等”，分 别包括“大致平行”、“大致正交”、“大致相同”及“大致同等”的情况。
在本说明书中记述的“连接”不限于物理地连接的情况，也包括电连 接的情况。即，“连接”不限于两个部件直接接触的情况，还包括其他部件 介入在两个部件之间的情况。在本说明书中记述的“接触”是指直接接触。 在本说明书中记述的“重叠”、“面对”及“相邻”，不限于两个部件相互直 接面对或者接触的情况，也包括在两个部件之间存在与这两个部件不同的 部件的情况。
(第一实施方式)
下面，对第一实施方式的半导体存储装置1的结构进行说明。图1是 半导体存储装置1的俯视图。如图1所示，半导体存储装置1具有硅基板 (基板)11、第一层叠部111、多个第一柱状体121、第二层叠部131、多 个第二柱状体141和第三层叠部171。半导体存储装置1除前述的结构部 件外，还具有第一***电路5、多个第二***电路6、7和多个行解码器8。
第一***电路5、多个第二***电路6、7及多个行解码器8分别形成 于硅基板(基板)11的表面11a。在下面的说明中，X方向(第二方向) 是指与硅基板11的表面11a平行的方向。硅基板11在从厚度方向观察时 呈长方形。Y方向是指沿着硅基板11的长边的方向。Y方向(第一方向) 是指与硅基板11的表面11a平行的方向，且与X方向相交的方向。例如， Y方向与X方向大致正交。X方向是指沿着硅基板11的短边的方向。Z方 向是指硅基板11的厚度方向，且与X方向及Y方向相交的方向。例如，Z 方向与X方向及Y方向大致正交。
第一***电路5是半导体存储装置1的***电路，设置于在X方向上 与硅基板11的长边11p相邻的区域12。第二***电路6设置于区域13。 区域13在X方向上与区域12的长边12q相邻，设置于Y方向的中心YC 的第五侧。第二***电路7设置于区域14。区域14在X方向上与硅基板 11的长边11q相邻，设置于硅基板11的Y方向的中心YC的第五侧。
在X方向的第二***电路6、7之间设置有绝缘部18。绝缘部18与硅 基板11的短边11r、11s分别连接，并沿Y方向延伸。绝缘部18例如由氧 化硅(SiO2)形成。
在X方向的第二***电路6和绝缘部18之间设置有感测放大器部 151、152。感测放大器部151、152在Y方向被第三绝缘部101-1隔开。 在X方向的第二***电路7和绝缘部18之间设有感测放大器部153、154。 感测放大器部153、154在Y方向被第三绝缘部101-2隔开。
存储器单元部161跨越在X方向上与感测放大器部151相邻的第二外 围电路6和感测放大器部151的上方而设置。存储器单元部162跨越在X 方向上与感测放大器部152相邻的第二***电路6和感测放大器部152的 上方而设置。存储器单元部163跨越在X方向上与感测放大器部153相邻 的第二***电路7和感测放大器部153的上方而设置。存储器单元部164 跨越在X方向上与感测放大器部154相邻的第二***电路7和感测放大器 部154的上方而设置。在图1中，存储器单元部161、162、163、164用 虚线表示。
在Y方向上与感测放大器部151、152相邻的区域17、18分别设置有 字线晶体管WTr。字线晶体管WTr具有多个行解码器8。在比Y方向的中 心YC靠第六侧的硅基板11的表面11a，以中心YC为基准呈线对称地设 置有与第五侧的构成要素相同的构成要素。
图1示出了半导体存储装置1的主要部分的布局的一例，半导体存储 装置1的主要部分的布局还可以适当变更。另外，从Z方向观察时，感测 放大器部151、152、153、154可以和存储器单元部161、162、163、164 不相互重叠。
图2是表示半导体存储装置1的存储器单元部161、162和字线晶体 管WTr和第三绝缘部101-1的相对位置的关系的概略俯视图。如图2所示， 在字线晶体管WTr处，多个行解码器8沿X方向排列。存储器单元部161、 162在X方向被第一狭缝181分割成多个块BLK。字线晶体管WTr的行 解码器8连接于各BLK的存储器单元部161B及各BLK的存储器单元部 162B。
图3是半导体存储装置1的主要部分的俯视图。图4是半导体存储装 置1的包括存储器单元部161、162和第三绝缘部101-1的主要部分的从X 方向观察的剖面图。在图1～图4中，省略上部配线。
如图3及图4所示，存储器单元部161具有第一层叠部111、多个第 一柱状体121、第二层叠部131、多个第二柱状体141、第三层叠部171、 多个第一狭缝181、和至少一个第三柱状体211、212、213。
如图4所示，在硅基板11的表面11a设置有第二***电路6具备的多 个MOSFET(metal-oxide-semiconductor field-effect transistor，金属 氧化物半导体场效应晶体管)311。在硅基板11上设置有层间绝缘膜350。 层间绝缘膜350例如由氧化硅形成。在层间绝缘膜350的表面350a，沿Z 方向层叠了半导体层360。半导体层360作为存储器单元部161的位线BL 发挥作用，例如由多晶硅形成。第一层叠部111、第二层叠部131及第三 层叠部171沿Z方向层叠在半导体层360的表面360a。
在第一层叠部111，第一导电层112和第一绝缘层113沿Z方向交替 地层叠。第一导电层112作为存储器单元的字线发挥作用，例如由钨(W) 形成。第一绝缘层113例如由氧化硅形成。如图4所示，在第一层叠部111， 越是沿Z方向远离硅基板11的第一导电层112，沿着硅基板11的表面11a 的Y方向上的第一导电层112的第一侧的端部112e越位于靠近在Y方向上与第一侧相反的第二侧的位置。
如图4所示，多个第一柱状体121分别在第一层叠部111内沿Z方向 延伸。在多个第一柱状体121各自与第一导电层112的相交部分形成有存 储器单元晶体管MTr。第一柱状体121的在Z方向接近硅基板11的端部 在Z方向上位于半导体层360的内部。第一柱状体121例如由多晶硅等半 导体形成。如图3所示，多个第一柱状体121分别呈大致圆形。多个第一 柱状体121在X方向及Y方向上分别相互隔开规定的间隔而配置。
如图4所示，第二层叠部131相对于第一层叠部111设置于Y方向的 第二侧。在第二层叠部131，第二导电层132和第二绝缘层133沿Z方向 交替地层叠。第二导电层132作为存储器单元部161的字线发挥作用，例 如由钨(W)形成。第二绝缘层133例如由氧化硅形成。在第二层叠部131， 越是沿Z方向远离硅基板11的第二导电层132，Y方向上的第二导电层132的第二侧的端部132f越位于靠近第一侧的位置。
多个第二柱状体141分别在第二层叠部131内沿Z方向延伸。在第二 柱状体141和第二导电层132的相交部形成有存储器单元晶体管MTr。第 二柱状体141的在Z方向接近硅基板11的端部在Z方向上位于半导体层 360的内部。第二柱状体141例如由多晶硅等半导体形成。如图3所示， 多个第二柱状体141分别呈大致圆形。多个第二柱状体141在X方向及Y方向上分别相互隔开规定的间隔而配置。
如图4所示，第三层叠部171在Y方向上设置于第一层叠部111和第 二层叠部131之间。在第三层叠部，第三绝缘层172和第四绝缘层173沿Z方向交替地层叠。如图3及图4所示，第三绝缘层172与第一绝缘层113 及第二绝缘层133连接。第四绝缘层173与第一导电层112及第二导电层 132形成为同一平面状。
第三绝缘层172包括与第一绝缘层113及第二绝缘层133分别相互相 同的材料，例如由氧化硅形成。第四绝缘层173包括与第三绝缘层172互 不相同的材料，例如由氮化硅形成。
如图3所示，多个第一狭缝181在第一层叠部111内沿X方向隔开第 一间隔S1而配置。多个第一狭缝181分别相对于硅基板11的表面11a立 起。多个第二狭缝182在第二层叠部131内沿X方向隔开第一间隔S1而 配置。多个第二狭缝182分别相对于硅基板11的表面11a立起。多个第一 狭缝181分别设置于在X方向上与多个第二狭缝182分别相互相同的位置。 如图3及图4所示，第三层叠部171包括在Y方向上设置于多个第一狭缝 181和多个第二狭缝182之间的绝缘部(部分)175。第一狭缝181及第 二狭缝182分别包括钨等导电材料。
多个第一狭缝181中包含的至少一个第一狭缝181，包括比第一导电 层112的Y方向的第二侧的端部112f更向第二侧突出、且位于第三层叠部 171内的部分185。在至少一个第一狭缝181设置有第一膜191。第一膜 191设置于至少一个第一狭缝181各自的Y方向的第二侧的端面181f、和 与端面181f连接的侧面181s的部分区域。第一膜191的Y方向的第一侧的部分(一部分)比第四绝缘层173的第一侧的端部173e更向第一侧突出， 且位于第一层叠部111内。
多个第二狭缝182中包含的至少一个第二狭缝182，包括比第二导电 层132的Y方向的第一侧的端部132e更向第一侧突出、且位于第三层叠 部171内的部分186。在至少一个第二狭缝182设置有第二膜192。第二 膜192设置于至少一个第二狭缝182各自的Y方向的第一侧的端面182e、 和与端面182e连接的侧面182s的部分区域。第二膜192的Y方向的第二侧的部分(一部分)比第四绝缘层173的第二侧的端部173f更向第二侧突 出，且位于第二层叠部131内。
如图3所示，第三层叠部171的Y方向的最小宽度W1大于多个第一 狭缝181中包含的一个第一狭缝181的X方向的最大宽度W2，而且大于 多个第二狭缝182中包含的一个第二狭缝182的X方向的最大宽度W3。
在与硅基板11的表面11a平行的截面中，第四绝缘层173的第一侧的 端部173e包括倾斜部177。倾斜部177倾斜为，随着从多个第一狭缝181 中包含的在X方向上相互相邻的两个第一狭缝181-1、181-2中的任一个、 朝向两个第一狭缝181-1、181-2的X方向上的中间位置XC，而位于更靠 近第一侧的位置。同样地，在与硅基板11的表面11a平行的截面中，第四 绝缘层173的第二侧的端部173f包括倾斜部178。倾斜部178倾斜为，随 着从多个第二狭缝182中包含的在X方向上相互相邻的两个第二狭缝 182-1、182-2中的任一个、朝向两个第二狭缝182-1、182-2的X方向上 的中间位置XC，而位于更靠近第二侧的位置。倾斜部177、178分别弧线 型地弯曲。
第一膜191及第二膜192的各材料针对可以将第四绝缘层173去除的 至少一种蚀刻剂，比第四绝缘层173更具耐受性。第一膜191及第二膜192 分别可以包括例如氧化硅、多晶硅、非晶硅、氮化硼中的一种以上。
如图3及图4所示，第三柱状体211在第三层叠部171内沿Z方向延 伸，并与硅基板11电连接。但是，第三柱状体211也可以不与硅基板11 电连接，例如可以与存储器单元晶体管MTr的栅极电极连接，还可以是电 浮置的状态。
具体地进行说明，MOSFET 311具有半导体部312、313、导电体部 314和绝缘膜315。硅基板11由P型半导体形成。因此，半导体部312、 313都由N型半导体形成，通过向在Y方向相互隔开间隔的硅基板11的 表面11a侧的内部区域对杂质进行离子注入而形成。导电体部314在Y方 向上设置于半导体部312、313之间的硅基板11的表面11a。导电体部314 例如由HKMG(High-K Metal Gate，高电介质金属栅极)材料形成。绝 缘膜315在Z方向上设置于硅基板11和导电体部314之间。绝缘膜315 例如由氧化硅形成。导电体部316与半导体部312连接。导电体部316在 Z方向及Y方向上朝向第三柱状体211延伸。导电体部316及半导体部312作为MOSFET 311的源极发挥作用。导电体部314作为MOSFET 311的 栅极发挥作用。未与导电体部316连接的半导体313作为MOSFET 311 的漏极发挥作用。第三柱状体211经由导电体部314与半导体部312连接。
存储器单元部161包括至少三个第三柱状体211。如图3所示，三个 第三柱状体211在Y方向上相互隔开第三间隔S13而排列。将在X方向上 相互重叠而且沿Y方向相互隔开间隔地排列的三个第三柱状体211设为第 一组柱状体215。存储器单元部161具有多个第一组柱状体215。第一组 柱状体215配置于下述位置，即在X方向上相邻的两个第一狭缝181的大致中间位置同时也是在X方向上相邻的两个第二狭缝182的大致中间位置。 即，第一组柱状体215在X方向上相互隔开第四间隔S14而排列。第四间 隔S14与第一间隔S1大致相同。对于一个第一组柱状体215在X方向上 相邻的另一个第一组柱状体215向Y方向的第一侧或者第二侧偏离。在对 于一个第一组柱状体215在X方向的两侧具有相邻的两个第一组柱状体215的情况下，这两个第一组柱状体215相对于一个第一组柱状体215向 Y方向的第一侧或者第二侧中相互相同的一侧偏离。
如图4所示，第三柱状体212在比多个第一柱状体121靠Y方向的第 一侧的第一层叠部111内沿Z方向延伸，并与硅基板11电连接。第三柱状 体213在比多个第二柱状体141靠Y方向的第二侧的第二层叠部131内沿 Z方向延伸。第三柱状体211、212、213分别在Z方向上贯通半导体层360。 第三柱状体211、212、213各自的在Z方向上接近硅基板11的端部，在Z方向上位于半导体层360的内部。
第三柱状体211、212、213分别与硅基板11电连接。第三柱状体212、 213分别经由导电体部314与MOSFET 311的半导体部312连接。
第三柱状体211的Y方向的宽度W211及第三柱状体212、213的Y 方向的各宽度，大于第一柱状体121的Y方向的宽度W121及第二柱状体 141的Y方向的宽度W141。换言之，第一柱状体121的Y方向的宽度 W121及第二柱状体141的Y方向的宽度W141小于第三柱状体211的Y 方向的宽度W211。各第三柱状体211、212、213例如由钨形成。
半导体存储装置1具有与第一导电层112相同数量的多个第四柱状体 221。多个第四柱状体221与多个第一导电层112的接近Y方向的第一侧 的端部112e的部分连接。多个第四柱状体221中位于在Y方向上最靠近 第一侧的位置的第四柱状体221与如下部分连接，该部分接近多个第一导 电层112中在Z方向上最接近硅基板11的第一导电层112的端部112e，而且与在Z方向上从与硅基板11相反侧相邻的第一导电层112在Y方向 上互不重叠。多个第四柱状体221中位于在Y方向上最靠近第二侧的位置 的第四柱状体221，与多个第一导电层112中在Z方向上最远离硅基板11 的第一导电层112的端部112e附近的部分连接。第四柱状体221的Y方 向的宽度小于第三柱状体211的Y方向的宽度W211。
半导体存储装置1具有与第二导电层132相同数量的多个第五柱状体 231。多个第五柱状体231与多个第二导电层132的接近Y方向的第二侧 的端部132f的部分连接。多个第五柱状体231中位于在Y方向上最靠近第 二侧的位置的第五柱状体231与如下部分连接，该部分接近多个第二导电 层132中在Z方向上最接近硅基板11的第二导电层132的端部132f，而 且与在Z方向上从与硅基板11相反侧相邻的第二导电层132在Y方向上 互不重叠。多个第五柱状体231中位于在Y方向上最靠近第一侧的位置的 第五柱状体231，与多个第二导电层132中在Z方向上最远离硅基板11的 第二导电层132的端部132f附近的部分连接。第五柱状体231的Y方向 的宽度小于第三柱状体211的Y方向的宽度W211。第四柱状体221及第 五柱状体231例如由钨形成。
多个第四柱状体221分别在Y方向上与层间绝缘膜226相邻。多个第 五柱状体231分别在Y方向上与层间绝缘膜236相邻。各层间绝缘膜226、 236例如由氧化硅形成。
下面，对第一实施方式的半导体存储装置1的主要部分的制造方法进 行简单说明。半导体存储装置1的主要部分的制造方法包括：沿基板的厚 度方向交替地层叠绝缘层(第一绝缘膜)401、和材料与绝缘层401不同的 绝缘层(第二绝缘膜)402，由此形成层叠体(中间层叠体)400。层叠体 400包括第一区域、第二区域、及位于第一区域和所述第二区域之间的第 三区域。半导体存储装置1的主要部分的制造方法包括：在层叠体400的 第一区域形成多个槽(第一槽)411，在层叠体400的第二区域形成多个槽 (第二槽)412。半导体存储装置1的主要部分的制造方法包括：在多个槽 411的内表面和多个槽412的内表面形成绝缘膜(保护膜)451。半导体存 储装置1的主要部分的制造方法包括：形成抗蚀膜(抗蚀剂)460，将位于 未被抗蚀膜460覆盖的区域的绝缘膜451的一部分去除，该抗蚀膜460覆 盖层叠体400的第三区域、与第三区域相邻的多个槽411各自的一部分、 和与第三区域相邻的多个槽412各自的一部分。半导体存储装置1的主要 部分的制造方法包括：向多个槽411及多个槽412供给蚀刻剂，由此穿过 已去除了绝缘膜451的区域将绝缘层401部分地去除，向去除了绝缘层401 的区域供给导电材料。
图5～图11的各附图是表示主要部分的制造工序的一例的俯视图及剖 面图。图5～图11的各附图的上段是沿着Z方向观察时的各制造工序中的 结构部件的俯视图。图5～图11的各附图的下段是沿着X方向观察时的各 制造工序中的结构部件的剖面图，是在各附图的上段示出的虚线处的剖面 图。
在硅基板11的表面11a形成多个MOSFET 311，但没有图示。向露 出的表面11a及多个MOSFET 311层叠层间绝缘膜350。此时，在Z方 向上分多次层叠层间绝缘膜350，形成导电体部314。
如图5所示，在Z方向上层叠层间绝缘膜350，在层间绝缘膜350的 表面350a形成层叠体400。在图5的下段中，示出了层间绝缘膜350的在 Z方向上与硅基板11相反侧的结构部件。通过沿Z方向交替地层叠由互不 相同的材料构成的绝缘层401、402，形成层叠体400。绝缘层401的材料 与第三绝缘层172相互相同，例如是氧化硅。绝缘层402的材料与第四绝 缘层173相互相同，例如是氮化硅。
然后，在层叠体400形成多个槽411、412。X方向及Y方向的多个槽 411的位置，与半导体存储装置1的多个第一狭缝181的位置相互相同。X 方向及Y方向的多个槽412的位置，与半导体存储装置1的多个第二狭缝 182的位置相互相同。使多个槽411、412在层叠体400内向与Z方向相 反的朝向行进，并在Z方向上位于半导体层360内。在沿X方向与槽411 相邻的层叠体400形成多个孔421。X方向及Y方向的多个孔421的位置 与半导体存储装置1的多个第一柱状体121的位置相互相同。在沿X方向 与槽412相邻的层叠体400形成多个孔441。X方向及Y方向的多个孔441 的位置与半导体存储装置1的多个第二柱状体141的位置相互相同。
如图6所示，在槽411、412的内壁及层叠体400的表面形成绝缘膜 451。绝缘膜451包括第一膜191及第二膜192的材料，并包括与绝缘层401相同的材料。绝缘膜451的材料针对可以将绝缘层402的材料去除的 至少一种蚀刻剂，比绝缘层402更具耐受性。绝缘膜451例如包括氧化硅、 多晶硅、非晶硅、氮化硼中一种以上。
如图7所示，以覆盖绝缘膜451的方式涂覆抗蚀膜460。如图8所示， 通过例如图案加工等，将在Y方向上应形成第一膜191及第二膜192的区 域的抗蚀膜460保留，将其他区域的抗蚀膜460去除。
如图9所示，将抗蚀膜460-1、460-2分别作为掩膜，例如通过蚀刻， 将未被各个抗蚀膜460-1、460-2覆盖的绝缘膜451去除。然后，通过将抗 蚀膜460-1、460-2去除，形成第一膜191及第二膜192。
然后，使用例如蚀刻剂或者药液等，在层叠体400处从绝缘层402的 Y方向的第一侧的端部朝向Y方向的第二侧即中央部，将绝缘层402去除。 在从第一侧去除绝缘层402的同时或者从第一侧去除绝缘层402后，从绝 缘层402的Y方向的第二侧的端部朝向第一侧即中央部，将绝缘层402去 除。调整绝缘层402的蚀刻剂或者药液等的处理时间，使得绝缘层402的 Y方向的第一侧的端部与槽411的从Y方向观察时的侧面的第一膜191相 交，而且使绝缘层402的Y方向的第二侧的端部与槽412的从Y方向观察 时的侧面的第二膜192相交。在处理之后，如图10所示，形成包括在Y 方向上位于多个槽411和多个槽412之间的部分的第三层叠部171。在第 三层叠部171的Y方向的第一侧，形成有在Z方向上与多个绝缘层401相邻的多个空隙SS1。在第三层叠部171的Y方向的第二侧，形成有在Z方 向上与多个绝缘层401相邻的多个空隙SS2。
然后，通过向多个空隙SS1分别供给钨等导电体，将绝缘层402的Y 方向的第一侧的部分替代为第一导电层112。同样地，通过向多个空隙SS2 分别供给钨等导电体，将绝缘层402的Y方向的第二侧的部分替代为第二 导电层132。通过这些替代，如图11所示，在第三层叠部171的Y方向的 第一侧形成第一层叠部111，在第三层叠部171的Y方向的第二侧形成第 二层叠部131。
然后，向孔421填充钨等导电体，形成第一柱状体121。向孔441填 充钨等导电体，形成第二柱状体141。
然后，通过图案加工及蚀刻等，在第三层叠部171形成多个孔，但没 有图示。使多个孔中的各个孔在第三层叠部171内向与Z方向相反的朝向 行进，使它们贯通半导体层360，并与规定的导电体部314相交。形成多 个孔中的各个孔的X方向及Y方向的位置，与半导体存储装置1的第三柱 状体211各自的位置相同。向多个孔分别填充钨等导电体，形成半导体存 储装置1的多个第三柱状体211。
然后，通过图案加工及蚀刻等，在比多个第一柱状体121靠Y方向的 第一侧的第一层叠部111形成至少一个孔，但没有图示。使至少一个孔在 第一层叠部111内向与Z方向相反的朝向行进，使其贯通半导体层360， 并与规定的导电体部314相交。形成至少一个孔的X方向及Y方向的位置， 与半导体存储装置1的第三柱状体212的位置相同。向至少一个孔的各个 填充钨等导电体，形成半导体存储装置1的至少一个第三柱状体212。在 第三柱状体212的制造工序中，通过将比多个第一柱状体121靠Y方向的 第一侧的第一层叠部111替换为比多个第二柱状体141靠Y方向的第二侧 的第二层叠部131，形成半导体存储装置1的至少一个第三柱状体213。
通过进行上述的工序，可以制造图3及图4所示的主要部分。通过在 上述的工序之前进行公知的前处理，并在上述的工序之后进行公知的后处 理，形成半导体存储装置1。但是，半导体存储装置1的制造方法不限于上 述的方法。
下面，对以上说明的第一实施方式的半导体存储装置1的作用效果进 行说明。对于第一实施方式的半导体存储装置1，在Y方向上在第一层叠 部111和第二层叠部131之间设有第三层叠部171。以往的半导体存储装 置不设置第三层叠部171，而是具有第一层叠部111和第二层叠部131在 Y方向上连接的结构。这样，在Y方向的第一侧的端部及第二侧的端部分 别形成为所谓正阶梯状的多个字线，在Y方向的大致中央部电气地断开， 由此对于第一实施方式的半导体存储装置1，字线的Y方向的长度实质上 比以往的半导体存储装置缩减大致一半。因此，根据第一实施方式的半导 体存储装置1，与以往的半导体存储装置相比，能够减少字线的Y方向的 长度，减小字线的电阻，所以能够实现电特性的提高。
并且，根据第一实施方式的半导体存储装置1，即使不进行基于纵狭缝 等的特殊加工，如在上述的主要部分的制造方法中说明的那样，通过将绝 缘层402的Y方向的第一侧的端部及第二侧的端部替代为第一导电层112 及第二导电层132，也能够在Y方向上将多个字线断开。
并且，根据第一实施方式的半导体存储装置1，能够将第三层叠部171 作为形成至少一个以上的第三柱状体211的部分使用。
(第二实施方式)
下面，对第二实施方式的半导体存储装置的结构进行说明。第二实施 方式的半导体存储装置是与第一实施方式的半导体存储装置1一样的三维 NAND型闪存，但没有图示。下面，关于第二实施方式的半导体存储装置 的结构部件，仅说明与半导体存储装置1的结构部件不同的内容，省略与 半导体存储装置1的结构部件相同的内容的详细说明。
图12是第二实施方式的半导体存储装置的主要部分的俯视图。如图 12所示，第一组柱状体215在X方向上不具有与多个第一狭缝181及多 个第二狭缝182的相对位置关系，而是沿X方向排列。第四间隔S14比第 一间隔S1短。多个第一组柱状体215排列成在Y方向上相互重叠。即， 在第二实施方式的半导体存储装置形成有比第一实施方式的半导体存储装置1多的第三柱状体211。
第二实施方式的半导体存储装置的主要部分可以通过执行与第一实施 方式的半导体存储装置1的主要部分的制造方法相同的工序进行制造。但 是，通过以下方式形成用于形成多个第三柱状体211的多个孔，即对准图 12所示的多个第三柱状体211的形成位置，在X方向及Y方向上分别相互 重叠，而且在X方向上隔开比第一间隔S1短的第四间隔S14，在Y方向 上隔开第三间隔S13。
根据第二实施方式的半导体存储装置，由于具有与第一实施方式的半 导体存储装置1相同的结构，所以能够实现电特性的提高。并且，根据第 二实施方式的半导体存储装置，能够得到与第一实施方式的半导体存储装 置1相同的效果。
并且，根据第二实施方式的半导体存储装置，变更多个第三柱状体211 的相对位置，与变更多个第三柱状体211的相对位置之前相比，能够在第 三层叠部171形成较多的第三柱状体211。
以上对本发明的实施方式进行了说明，但这些实施方式是作为例子提 示的，不限定发明的范围。上述实施方式能够以其他各种各样的形态实施。 在不脱离发明的主旨的范围内，能够进行上述实施方式的各种各样的省略、 替换、变更。实施方式及其变形被包含在发明的范围或主旨中，同样地被 包含在权利要求书所记载的发明和其等价的范围中。
例如，在第三层叠部171形成的多个第三柱状体211的数量及配置， 不限于在上述的第一实施方式及第二实施方式中说明的多个第三柱状体 211的数量及配置，可以自由变更。
例如，在上述的各实施方式中，在第三层叠部171形成有多个第三柱 状体211，还在第一层叠部111形成有至少一个第三柱状体212，并且在第 二层叠部131形成有至少一个第三柱状体213。但是，只要可以充分确保 在第三层叠部171形成的第三柱状体211的数量，则也可以不形成第三柱 状体212、213。在这种情况下，相比以往的半导体存储装置，能够缩窄形 成有多个第一柱状体121的第一层叠部111的部分和形成有多个第四柱状 体221的第一层叠部111的部分在Y方向上的间隔。同样地，相比以往的 半导体存储装置，能够缩窄形成有多个第二柱状体141的第二层叠部131 的部分和形成有多个第五柱状体231的第二层叠部131的部分在Y方向上 的间隔。由此，能够实现半导体存储装置的高密度集成化。
例如，在上述的各实施方式中，在Z方向上隔着层间绝缘膜350在硅 基板11形成有半导体层360。但也可以是，第一层叠部111、第二层叠部 131及第三层叠部171直接形成于层间绝缘膜350的表面350a。
在上述的各实施方式中，第一狭缝181及第二狭缝182分别由钨等导 电材料形成，但也可以由例如氧化硅等绝缘材料形成。

Claims (15)

1.一种半导体存储装置，其具有：
基板；
第一层叠部，沿所述基板的厚度方向交替地层叠第一导电层和第一绝缘层，越是远离所述基板的所述第一导电层，沿着所述基板的表面的第一方向上的所述第一导电层的第一侧的端部越位于在所述第一方向上靠近与所述第一侧相反的第二侧的位置；
多个第一柱状体，在所述第一层叠部内沿所述基板的厚度方向延伸，在和所述第一导电层的相交处分别形成有存储器单元晶体管；
第二层叠部，相对于所述第一层叠部设置于所述第二侧，沿所述基板的厚度方向交替地层叠第二导电层和第二绝缘层，越是远离所述基板的所述第二导电层，所述第一方向上的所述第二导电层的所述第二侧的端部越位于靠近所述第一侧的位置；
多个第二柱状体，在所述第二层叠部内沿所述基板的厚度方向延伸，在和所述第二导电层的相交处分别形成有存储器单元晶体管；以及
第三层叠部，设置于所述第一方向上的所述第一层叠部和所述第二层叠部之间，沿所述基板的厚度方向交替地层叠第三绝缘层和包括与所述第三绝缘层不同的材料的第四绝缘层。
2.根据权利要求1所述的半导体存储装置，其中，
所述第三绝缘层包括与所述第一绝缘层及所述第二绝缘层相同的材料。
3.根据权利要求1所述的半导体存储装置，其中，
所述第三绝缘层与所述第一绝缘层及所述第二绝缘层连接，
所述第四绝缘层与所述第一导电层及所述第二导电层连接。
4.根据权利要求1所述的半导体存储装置，其中，
所述半导体存储装置还具有：
多个第一狭缝，在所述第一层叠部内，在沿着所述基板的表面且与所述第一方向相交的第二方向上隔开第一间隔而配置，分别相对于所述基板的表面立起设置；
多个第二狭缝，在所述第二层叠部内，在所述第二方向上隔开所述第一间隔而配置，分别相对于所述基板的表面立起设置，
所述第三层叠部包括在所述第一方向上设置于所述多个第一狭缝和所述多个第二狭缝之间的部分。
5.根据权利要求4所述的半导体存储装置，其中，
所述多个第一狭缝中包含的至少一个第一狭缝，包括比所述第一导电层的所述第二侧的端部更向所述第二侧突出且位于所述第三层叠部内的部分，
所述多个第二狭缝中包含的至少一个第二狭缝，包括比所述第二导电层的所述第一侧的端部更向所述第一侧突出且位于所述第三层叠部内的部分。
6.根据权利要求5所述的半导体存储装置，其中，
所述半导体存储装置还具有：
第一膜，设置于所述多个第一狭缝各自的所述第二侧的端面和与该端面相连的侧面的部分区域，针对可以将所述第四绝缘层去除的至少一种蚀刻剂，比所述第四绝缘层更具耐受性；
第二膜，设置于所述多个第二狭缝各自的所述第一侧的端面和与该端面相连的侧面的部分区域，针对可以将所述第四绝缘层去除的至少一种蚀刻剂，比所述第四绝缘层更具耐受性。
7.根据权利要求6所述的半导体存储装置，其中，
所述第一膜的一部分比所述第四绝缘层的第一侧的端部更向所述第一侧突出，并位于所述第一层叠部内，
所述第二膜的一部分比所述第四绝缘层的第二侧的端部更向所述第二侧突出，并位于所述第二层叠部内。
8.根据权利要求5所述的半导体存储装置，其中，
所述半导体存储装置还具有：
第一膜，设置于所述多个第一狭缝各自的所述第二侧的端面和与该端面相连的侧面的部分区域，包括氧化硅、多晶硅、非晶硅、氮化硼中的一种以上；
第二膜，设置于所述多个第二狭缝各自的所述第一侧的端面和与该端面相连的侧面的部分区域，包括氧化硅、多晶硅、非晶硅、氮化硼中的一种以上。
9.根据权利要求4所述的半导体存储装置，其中，
所述第三层叠部的所述第一方向的最小宽度大于所述多个第一狭缝中包含的一个第一狭缝的所述第二方向的最大宽度，而且大于所述多个第二狭缝中包含的一个所述第二狭缝的所述第二方向的最大宽度。
10.根据权利要求1所述的半导体存储装置，其中，
所述第三绝缘层包括氧化硅，
所述第四绝缘层包括氮化硅。
11.根据权利要求4所述的半导体存储装置，其中，
在与所述基板的表面平行的截面中，所述第四绝缘层的所述第一侧的端部包括倾斜部，所述倾斜部倾斜为，随着从所述多个第一狭缝中包含的两个第一狭缝中的一个朝向所述两个第一狭缝的在与所述第一方向相交的第二方向上的中间位置，而位于更靠近所述第一侧的位置，
在与所述基板的表面平行的截面中，所述第四绝缘层的所述第二侧的端部包括倾斜部，所述倾斜部倾斜为，随着从所述多个第二狭缝中包含的两个第二狭缝中的一个朝向所述两个第二狭缝的在所述第二方向上的中间位置，而位于更靠近所述第二侧的位置。
12.根据权利要求1所述的半导体存储装置，其中，
所述半导体存储装置还具有至少一个第三柱状体，所述第三柱状体在所述第三层叠部内沿所述基板的厚度方向延伸，并与所述基板电连接。
13.根据权利要求12所述的半导体存储装置，其中，
所述至少一个第三柱状体包括至少三个第三柱状体，
所述至少三个柱状体在所述第一方向上隔开第三间隔而排列。
14.根据权利要求12或者13所述的半导体存储装置，其中，
所述第二柱状体的所述第一方向的宽度及所述第三柱状体的所述第一方向的宽度，小于所述第一柱状体的所述第一方向的宽度。
15.一种半导体存储装置的制造方法，其包括：
沿基板的厚度方向交替地层叠第一绝缘膜、和材料与所述第一绝缘膜不同的第二绝缘膜，由此形成中间层叠体，所述中间层叠体包括第一区域、第二区域、及位于所述第一区域和所述第二区域之间的第三区域，
在所述中间层叠体的第一区域形成多个第一狭缝，
在所述中间层叠体的第二区域形成多个第二狭缝，
在所述多个第一狭缝的内表面和所述多个第二狭缝的内表面形成保护膜，
形成抗蚀剂，所述抗蚀剂覆盖所述中间层叠体的第三区域、与所述第三区域相邻的所述多个第一狭缝各自的一部分、和与所述第三区域相邻的所述多个第二狭缝各自的一部分，将位于未被所述抗蚀剂覆盖的区域的所述保护膜的一部分去除，
向所述多个第一狭缝及所述多个第二狭缝供给蚀刻剂，由此穿过已去除了所述保护膜的区域将所述第一绝缘膜部分地去除，
向去除了所述第一绝缘膜的区域供给导电材料。
CN202010735750.9A 2019-09-19 2020-07-28 半导体存储装置及其制造方法 Active CN112530968B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019170456A JP2021048298A (ja) 2019-09-19 2019-09-19 半導体記憶装置及び半導体記憶装置の製造方法
JP2019-170456 2019-09-19

Publications (2)

Publication Number Publication Date
CN112530968A true CN112530968A (zh) 2021-03-19
CN112530968B CN112530968B (zh) 2024-02-02

Family

ID=74878744

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010735750.9A Active CN112530968B (zh) 2019-09-19 2020-07-28 半导体存储装置及其制造方法

Country Status (4)

Country Link
US (1) US11437388B2 (zh)
JP (1) JP2021048298A (zh)
CN (1) CN112530968B (zh)
TW (1) TWI779314B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240051571A (ko) * 2022-10-13 2024-04-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160035792A1 (en) * 2014-08-04 2016-02-04 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20160260733A1 (en) * 2015-03-03 2016-09-08 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US20170062455A1 (en) * 2015-08-28 2017-03-02 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US20170077108A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor device, non-volatile semiconductor memory device and manufacturing method of semiconductor device
US20170271347A1 (en) * 2016-03-15 2017-09-21 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20180076215A1 (en) * 2016-09-13 2018-03-15 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
WO2018051872A1 (ja) * 2016-09-15 2018-03-22 株式会社 東芝 半導体記憶装置及びその製造方法
US20180090507A1 (en) * 2016-09-23 2018-03-29 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US20180261616A1 (en) * 2017-03-07 2018-09-13 Samsung Electronics Co., Ltd. Semiconductor device
US20180269221A1 (en) * 2017-03-17 2018-09-20 Toshiba Memory Corporation Semiconductor device
US20190074287A1 (en) * 2017-09-07 2019-03-07 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US20190279878A1 (en) * 2018-03-08 2019-09-12 Toshiba Memory Corporation Method for manufacturing semiconductor device and semiconductor memory device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US20120327714A1 (en) * 2011-06-23 2012-12-27 Macronix International Co., Ltd. Memory Architecture of 3D Array With Diode in Memory String
KR20140028968A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9666596B2 (en) * 2015-08-25 2017-05-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20170069655A1 (en) * 2015-09-08 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
TWI582964B (zh) * 2015-12-30 2017-05-11 旺宏電子股份有限公司 記憶體元件及其製作方法
KR102664184B1 (ko) * 2016-01-15 2024-05-16 삼성전자주식회사 3차원 반도체 메모리 장치
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
JP2018157169A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2019050269A (ja) * 2017-09-08 2019-03-28 東芝メモリ株式会社 半導体記憶装置
JP2019067825A (ja) 2017-09-28 2019-04-25 東芝メモリ株式会社 半導体装置
JP7338975B2 (ja) * 2018-02-12 2023-09-05 三星電子株式会社 半導体メモリ素子
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US10504918B2 (en) * 2018-03-16 2019-12-10 Toshiba Memory Corporation Memory device
JP2019165133A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2019165134A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US10879262B2 (en) * 2019-03-27 2020-12-29 Sandisk Technologies Llc Three-dimensional memory device containing eye-shaped contact via structures located in laterally-undulating trenches and method of making the same
US11514300B2 (en) * 2019-06-14 2022-11-29 Macronix International Co., Ltd. Resistor circuit, artificial intelligence chip and method for manufacturing the same
WO2021035603A1 (en) * 2019-08-29 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory and fabrication method thereof

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160035792A1 (en) * 2014-08-04 2016-02-04 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20160260733A1 (en) * 2015-03-03 2016-09-08 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US20170062455A1 (en) * 2015-08-28 2017-03-02 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US20170077108A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor device, non-volatile semiconductor memory device and manufacturing method of semiconductor device
US20170271347A1 (en) * 2016-03-15 2017-09-21 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20180076215A1 (en) * 2016-09-13 2018-03-15 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
WO2018051872A1 (ja) * 2016-09-15 2018-03-22 株式会社 東芝 半導体記憶装置及びその製造方法
US20180090507A1 (en) * 2016-09-23 2018-03-29 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US20180261616A1 (en) * 2017-03-07 2018-09-13 Samsung Electronics Co., Ltd. Semiconductor device
US20180269221A1 (en) * 2017-03-17 2018-09-20 Toshiba Memory Corporation Semiconductor device
US20190074287A1 (en) * 2017-09-07 2019-03-07 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US20190279878A1 (en) * 2018-03-08 2019-09-12 Toshiba Memory Corporation Method for manufacturing semiconductor device and semiconductor memory device

Also Published As

Publication number Publication date
TW202114180A (zh) 2021-04-01
US20210091101A1 (en) 2021-03-25
TWI779314B (zh) 2022-10-01
JP2021048298A (ja) 2021-03-25
US11437388B2 (en) 2022-09-06
CN112530968B (zh) 2024-02-02

Similar Documents

Publication Publication Date Title
US11991879B2 (en) Semiconductor device
TWI655749B (zh) Semiconductor memory device
CN107204337B (zh) 半导体存储装置及其制造方法
US10504918B2 (en) Memory device
US20190181150A1 (en) Semiconductor memory device
US20220285380A1 (en) Semiconductor memory device
US11139246B2 (en) Semiconductor device with aligned vias
US20200161339A1 (en) Semiconductor device
US20150349134A1 (en) Semiconductor device
JP2019050243A (ja) 半導体記憶装置及びその製造方法
US9368403B2 (en) Method for manufacturing a semiconductor device
US9735167B2 (en) Semiconductor memory device and method for manufacturing the same
CN112530968B (zh) 半导体存储装置及其制造方法
US9601507B2 (en) Semiconductor device and method of manufacturing semiconductor device
TWI591771B (zh) Non-volatile semiconductor memory device
US20190088792A1 (en) Integrated circuit device
CN113571526B (zh) 半导体存储装置
CN110896079B (zh) 半导体存储装置
JP6097434B2 (ja) 半導体装置、および半導体装置の製造方法
US10811360B2 (en) Semiconductor device, method for manufacturing semiconductor device and alignment mark
JP2020031197A (ja) 集積回路装置
KR100624584B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP5863892B2 (ja) 半導体装置
CN219499931U (zh) 半导体器件
JP2014187189A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant