JP2019050269A - 半導体記憶装置 - Google Patents
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Abstract
【課題】信頼性が高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板と、積層体と、導電部材と、第1半導体ピラーと、第2半導体ピラーと、絶縁層と、を備える。前記積層体は、複数の電極膜が第1方向に沿って相互に離隔して配列されている。前記積層体の第2方向の端部の形状は、前記電極膜毎にテラスが形成された階段状である。前記導電部材は前記半導体基板に接続されている。前記第1半導体ピラーは、前記積層体における前記端部を除く部分内に配置され、前記第1方向に延び、前記半導体基板に接続されている。前記第2半導体ピラーは、前記積層体の前記端部内に配置され、前記第1方向に延び、前記半導体基板に接続されている。前記絶縁層は、前記半導体基板と前記積層体との間であって、前記導電部材と前記第2半導体ピラーとの間に配置されている。【選択図】図2
Description
実施形態は、半導体記憶装置に関する。
近年、メモリセルを3次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。このような積層型の半導体記憶装置においては、信頼性の確保が課題となる。
実施形態の目的は、信頼性が高い半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、半導体基板と、積層体と、導電部材と、第1半導体ピラーと、第2半導体ピラーと、電荷蓄積部材と、絶縁部材と、絶縁層と、を備える。前記積層体は、前記半導体基板の第1領域の第1方向側に配置され、複数の電極膜が前記第1方向に沿って相互に離隔して配列されている。前記積層体の前記第1方向に対して交差した第2方向の端部の形状は、前記電極膜毎にテラスが形成された階段状である。前記導電部材は、前記半導体基板の第2領域の前記第1方向側に配置され、前記半導体基板に接続されている。前記第1半導体ピラーは、前記積層体における前記端部を除く部分内に配置され、前記第1方向に延び、前記半導体基板に接続されている。前記第2半導体ピラーは、前記積層体の前記端部内に配置され、前記第1方向に延び、前記半導体基板に接続されている。前記電荷蓄積部材は、前記第1半導体ピラーと前記電極膜との間に配置されている。前記絶縁部材は、前記第2半導体ピラーと前記電極膜との間に配置されている。前記絶縁層は、前記半導体基板と前記積層体との間であって、前記導電部材と前記第2半導体ピラーとの間に配置されている。
(第1の実施形態)
以下、第1の実施形態について説明する。
図1は、本実施形態に係る半導体記憶装置を示す平面図である。
図2は、図1に示すA−A’線による断面図である。
図3(a)は図1に示すB−B’線による断面図であり、(b)は図1に示すC−C’線による断面図である。
図4は、図3(b)の領域Dを示す断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。後述する図においても同様である。
本実施形態に係る半導体記憶装置は、積層型のNANDフラッシュメモリである。
以下、第1の実施形態について説明する。
図1は、本実施形態に係る半導体記憶装置を示す平面図である。
図2は、図1に示すA−A’線による断面図である。
図3(a)は図1に示すB−B’線による断面図であり、(b)は図1に示すC−C’線による断面図である。
図4は、図3(b)の領域Dを示す断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。後述する図においても同様である。
本実施形態に係る半導体記憶装置は、積層型のNANDフラッシュメモリである。
図1に示すように、本実施形態に係る半導体記憶装置1においては、導電形がp形のシリコン基板10が設けられている。シリコン基板10は、例えば、シリコンの単結晶により形成されている。
以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。シリコン基板10の上面10a(図2参照)に対して平行で、且つ、相互に直交する2方向を「X方向」及び「Y方向」とし、シリコン基板10の上面10aに対して垂直な方向を「Z方向」とする。また、Z方向のうち、シリコン基板10内から上面10aに向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
また、本明細書において、「シリコン基板」とは、シリコン(Si)を主成分とする基板をいう。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコンは半導体材料であるため、特段の説明が無い限り、シリコン基板は半導体基板である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
シリコン基板10の上層部分の一部には、導電形がn形のnウェル11が形成されており、nウェル11の上層部分の一部には、導電形がp形のpウェル12が形成されている。nウェル11及びpウェル12はシリコン基板10の一部である。pウェル12の上層部分の一部には、絶縁層13が形成されている。絶縁層13は、例えば、シリコン酸化物(SiO)からなり、例えば、シリコン基板10の上層部分が熱酸化されたものである。pウェル12の上層部分の他の一部には、導電形がn+形のn+形コンタクト領域14が形成されている。
pウェル12上及び絶縁層13上には、複数の積層体20が設けられている。複数の積層体20はY方向に沿って配列されている。積層体20間には、導電板21が設けられている。導電板21の形状は、XZ平面に沿って拡がる板状である。n+形コンタクト領域14は導電板21の直下域に形成されており、導電板21の下端に接続されている。
図2、図3(a)及び(b)に示すように、積層体20においては、複数の絶縁膜22及び複数の電極膜23が1層ずつ交互に積層されている。積層体20のX方向の中央部をセル部20aという。セル部20aには、全ての段の電極膜23が配置されている。一方、積層体20のX方向の両端部20bの形状は、電極膜23毎にテラスが設けられた階段状である。積層体20の上部におけるY方向の中央部には、X方向に延びるシリコン酸化部材24が設けられている。シリコン酸化部材24によって、最上段の電極膜23が2つに分割されている。なお、上から複数段の電極膜23がシリコン酸化部材24によってそれぞれ2つに分割されていてもよい。
積層体20のセル部20a内には、例えばi形(真性)のポリシリコンからなるシリコンピラー25が設けられている。シリコンピラー25の形状は、下部25aが閉塞した略円筒形である。シリコンピラー25の下部25aは、最下段の電極膜23によって囲まれている。下部25aの側面上には、シリコン酸化膜26が設けられている。シリコンピラー25における下部25aを除く部分、すなわち、下から2段目以上の電極膜23によって囲まれた部分を上部25bという。上部25b内には、例えばシリコン酸化物からなるコア部材31(図4参照)が設けられている。上部25bの側面上には、メモリ膜27が設けられている。
積層体20の両端部20b内には、例えばi形(真性)のポリシリコンからなるシリコンピラー28が設けられている。シリコンピラー28の直径は、シリコンピラー25の直径よりも大きい。シリコンピラー28の形状は、下部28aが閉塞した略円筒形である。下部28aは最下段の電極膜23によって囲まれている。下部28aの側面上には、シリコン酸化膜29が設けられている。シリコンピラー28における下部28aを除く部分、すなわち、下から2段目以上の電極膜23によって囲まれた部分を上部28bという。上部28bの厚さは、シリコンピラー25の上部25bの厚さと略同じである。上部28b内には、例えばシリコン酸化物からなるコア部材31(図4参照)が設けられている。上部28bの側面上には、メモリ膜30が設けられている。
図4に示すように、メモリ膜30においては、シリコンピラー28の上部28b側から順に、トンネル絶縁膜32、電荷蓄積膜33及びブロック絶縁膜34が設けられている。トンネル絶縁膜32は、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたONO膜である。電荷蓄積膜33は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物(SiN)からなる。
ブロック絶縁膜34は、半導体記憶装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。本実施形態においては、ブロック絶縁膜34は、シリコン酸化層35及びアルミニウム酸化層36からなる二層膜である。トンネル絶縁膜32、電荷蓄積膜33及びシリコン酸化層35の形状は、シリコンピラー28の上部28bを囲む円筒形である。アルミニウム酸化層36は、電極膜23の下面上、上面上、並びに、シリコンピラー25及び28に対向した側面上に設けられている。
メモリ膜27の膜構成は、メモリ膜30の膜構成と同じである。メモリ膜27の膜厚は、メモリ膜30の膜厚と略等しい。但し、メモリ膜27内に配置されたコア部材31は、メモリ膜30内に配置されたコア部材31よりも細い。従って、メモリ膜27の内径はメモリ膜30の内径よりも小さく、メモリ膜27の外径もメモリ膜30の外径よりも小さい。
電極膜23には、例えばタングステン(W)からなる本体部38と、バリアメタル層39とが設けられている。バリアメタル層39は、例えば、チタン(Ti)層及びチタン窒化層(TiN)が積層された2層膜であり、本体部38の上面上、下面上、及び、シリコンピラー25及び28に対向した側面上に設けられている。
図1及び図2に示すように、絶縁層13は、積層体20の両端部20bの直下域に形成されており、セル部20aの直下域には配置されていない。絶縁層13は、シリコン基板10と積層体20の間であって、導電板21とシリコンピラー28との間に配置されており、導電板21とシリコンピラー25の間には配置されていない。このため、導電板21とシリコンピラー28との間におけるpウェル12と最下段の電極膜23との距離Lbは、導電板21とシリコンピラー25との間におけるpウェル12と最下段の電極膜23との距離Laよりも長い。すなわち、Lb>Laである。また、Z方向から見て、シリコンピラー25は絶縁層13の外縁の外側に配置されている。シリコンピラー25の下端は、pウェル12に接続されている。一方、Z方向から見て、シリコンピラー28は絶縁層13の外縁の内側に配置されている。シリコンピラー28の下端は絶縁層13を貫通して、pウェル12に接続されている。
また、積層体20の上方及び側方には、積層体20を覆うように、例えばシリコン酸化物からなる層間絶縁膜40が設けられている。積層体20上には、Y方向に延びるビット線41が設けられている。ビット線41は、プラグ42を介して、シリコンピラー25の上端に接続されている。一方、シリコンピラー28の上端は、どこにも接続されていない。また、シリコン基板10の上層部分及び層間絶縁膜40内における積層体20の周囲には、CMOS等の回路素子が形成されており、周辺回路を構成している。層間絶縁膜40内における積層体20の周囲には、pウェル12に接続されたコンタクト(図示せず)が設けられている。
次に、本実施形態に係る半導体記憶装置の動作について説明する。
本実施形態に係る半導体記憶装置1においては、シリコンピラー25と電極膜23との交差部分毎に、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化物半導体電界効果トランジスタ)からなるメモリセルが形成される。このメモリセルの閾値電圧を切り替えることにより、データを記憶する。一方、シリコンピラー28は積層体20の支柱として機能し、メモリセルは形成しない。以下、メモリセルに対するデータの書き込み、読み出し、及び消去の方法について説明する。
本実施形態に係る半導体記憶装置1においては、シリコンピラー25と電極膜23との交差部分毎に、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化物半導体電界効果トランジスタ)からなるメモリセルが形成される。このメモリセルの閾値電圧を切り替えることにより、データを記憶する。一方、シリコンピラー28は積層体20の支柱として機能し、メモリセルは形成しない。以下、メモリセルに対するデータの書き込み、読み出し、及び消去の方法について説明する。
書込動作においては、選択された電極膜23に正の書込電位を印加し、選択されたシリコンピラー25にビット線41を介して接地電位を印加することにより、シリコンピラー25からトンネル絶縁膜32を介して電荷蓄積膜33に電子を注入する。電荷蓄積膜33内に電子が蓄積されることにより、選択されたメモリセルの閾値電圧が上昇する。このようにして、選択されたメモリセルにデータが書き込まれる。
読出動作においては、最下段の電極膜23に正のオン電位を印加することにより、最下段の電極膜23とシリコンピラー25との交差部分に形成されるトランジスタ45、及び、最下段の電極膜23とpウェル12との間に形成されるトランジスタ46を導通状態とすると共に、読出対象となるメモリセルの電極膜23に読出電位を印加する。そして、ビット線41と導電板21との間に電圧を印加する。これにより、ビット線41から、プラグ42、シリコンピラー25、pウェル12、n+形コンタクト領域14を介して、導電板21に電流が流れる。このとき流れる電流の大きさは、読出対象となるメモリセルの状態に依存する。従って、ビット線41と導電板21との間に流れる電流を検出することにより、メモリセルの閾値電圧を判定することができる。このようにして、選択されたメモリセルのデータが読み出される。
このとき、積層体20の両端部20bの直下域においては、pウェル12と最下段の電極膜23との間に絶縁層13が介在しており、セル部20aの直下域においては、絶縁層13が介在していない。このため、最下段の電極膜23とpウェル12との間に形成されるトランジスタ46のうち、両端部20bの直下域に形成されるトランジスタ46bの閾値Vth_46bは、セル部20aの直下域に形成されるトランジスタ46aの閾値Vth_46aよりも高い。例えば、トランジスタ46bの閾値Vth_46bはトランジスタ45の閾値Vth_45よりも高く、トランジスタ46aの閾値Vth_46aはトランジスタ45の閾値Vth_45よりも低い。すなわち、Vth_46b>Vth_45>Vth_46aである。従って、最下段の電極膜23にオン電位を印加した場合に、トランジスタ46bの導通の程度はトランジスタ46aの導通の程度よりも低い。このため、導電板21に印加された電位は、シリコンピラー28に伝達されにくい。
消去動作においては、1つの積層体20に属する全ての電極膜23に接地電位を印加すると共に、積層体20の周囲に配置されたコンタクト(図示せず)から、pウェル12を介して、シリコンピラー25に正の消去電位を印加する。これにより、電荷蓄積膜33に蓄積されていた電子がトンネル絶縁膜32を介してシリコンピラー25に引き出される。この結果、電荷蓄積膜33に蓄積されていた電子が消失し、そのメモリセルの閾値電圧が低下する。このようにして、ある積層体20に属する全てのメモリセルのデータを一括して消去する。
次に、本実施形態における絶縁層13の形成方法について説明する。
図5(a)〜(d)は、本実施形態における絶縁層13の形成方法を示す断面図である。
先ず、図5(a)に示すように、シリコン基板10を用意する。
図5(a)〜(d)は、本実施形態における絶縁層13の形成方法を示す断面図である。
先ず、図5(a)に示すように、シリコン基板10を用意する。
次に、図5(b)に示すように、シリコン基板10上における両端部20bが形成される予定の領域を除く領域に、レジストマスク51を形成する。次に、レジストマスク51をマスクとして、シリコン基板10の上面10aに対して、RIE(Reactive Ion Etching:反応性イオンエッチング)等のエッチングを施す。これにより、シリコン基板10の上面10aにおいて、両端部20bが形成される予定の領域がエッチバックされ、セル部20aが形成される予定の領域よりも低くなる。次に、レジストマスク51を除去する。
次に、図5(c)に示すように、酸化雰囲気中において熱処理を施す。これにより、シリコン基板10の上層部分が熱酸化されて、シリコン酸化物からなる絶縁層13が形成される。
次に、図5(d)に示すように、シリコン基板10上における両端部20bが形成される予定の領域に、レジストマスク52を形成する。次に、レジストマスク52をマスクとして、シリコン酸化物に対してウェットエッチングを施す。次に、レジストマスク52を除去する。
これにより、両端部20bが形成される予定の領域を除く領域において、絶縁層13が除去される。この結果、絶縁層13は両端部20bが形成される予定の領域のみに残留する。このとき、Z方向において、セル部20aにおけるシリコン基板10の上面10aの位置と、両端部20bにおける絶縁層13の上面の位置は、相互に略等しくなる。
このようにして、絶縁層13が形成される。その後、イオン注入法により、nウェル11及びpウェル12を形成する。なお、nウェル11及びpウェル12を形成した後、絶縁層13を形成してもよい。
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置1においては、積層体20の両端部20bの直下域に絶縁層13が設けられているため、トランジスタ46bの閾値Vth_46bがトランジスタ46aのVth_46aよりも高い。これにより、読出動作において、最下段の電極膜23にオン電位を印加しても、トランジスタ46bが十分に導通せず、導電板21に印加された電位がシリコンピラー28に伝達されにくい。このため、シリコンピラー28と電極膜23との間に高い電圧が印加されにくく、メモリ膜30が損傷を受けにくい。この結果、本実施形態に係る半導体記憶装置は、信頼性が高い。
本実施形態に係る半導体記憶装置1においては、積層体20の両端部20bの直下域に絶縁層13が設けられているため、トランジスタ46bの閾値Vth_46bがトランジスタ46aのVth_46aよりも高い。これにより、読出動作において、最下段の電極膜23にオン電位を印加しても、トランジスタ46bが十分に導通せず、導電板21に印加された電位がシリコンピラー28に伝達されにくい。このため、シリコンピラー28と電極膜23との間に高い電圧が印加されにくく、メモリ膜30が損傷を受けにくい。この結果、本実施形態に係る半導体記憶装置は、信頼性が高い。
これに対して、仮に、絶縁層13が設けられていないと、読出動作において、トランジスタ46bが導通し、導電板21に印加された電位がほぼそのままシリコンピラー28に印加される。上述の如く、シリコンピラー28の直径はシリコンピラー25の直径よりも大きいが、シリコンピラー28はシリコンピラー25と同じ工程で形成される。この工程の条件は、メモリセルを構成するシリコンピラー25に対して最適化されているため、シリコンピラー28の形状精度は、シリコンピラー25の形状精度よりも低くなる。この結果、シリコンピラー28の形状はいびつになりやすく、メモリ膜30の膜厚は不均一になりやすい。このため、メモリ膜30に電位が繰り返し印加されると、電界集中が生じ、メモリ膜30が破壊される場合がある。このため、半導体記憶装置の信頼性が低下してしまう。
また、本実施形態においては、Z方向において、セル部20aにおけるシリコン基板10の上面10aの位置と、両端部20bにおける絶縁層13の上面の位置を相互に略等しくしている。このため、セル部20aと両端部20bとの境界において、電極膜23等に段差が形成されることを抑制できる。この結果、本実施形態に係る半導体記憶装置1は形状精度が高く、信頼性が高い。
更に、絶縁層13は、周辺回路を形成するための熱酸化工程を利用して形成することができる。このため、絶縁層13を形成するために、追加の工程を設ける必要がない。
(第2の実施形態)
次に、第2の実施形態について説明する。
図6(a)及び(b)は、本実施形態に係る半導体記憶装置を示す断面図であり、(a)は積層体のセル部を示し、(b)は積層体の端部を示す。
図6(a)が示す断面は、図1に示すB−B’線による断面に相当し、(b)が示す断面は図1に示すC−C’線による断面に相当する。
図7(a)は、図6(a)の領域Eを示す断面図であり、図7(b)は、図6(b)の領域Fを示す断面図である。
次に、第2の実施形態について説明する。
図6(a)及び(b)は、本実施形態に係る半導体記憶装置を示す断面図であり、(a)は積層体のセル部を示し、(b)は積層体の端部を示す。
図6(a)が示す断面は、図1に示すB−B’線による断面に相当し、(b)が示す断面は図1に示すC−C’線による断面に相当する。
図7(a)は、図6(a)の領域Eを示す断面図であり、図7(b)は、図6(b)の領域Fを示す断面図である。
図6(a)及び(b)に示すように、本実施形態に係る半導体記憶装置2においては、シリコン基板10と最下段の電極膜23との間に、絶縁膜22の替わりに電荷蓄積膜60が設けられている。電荷蓄積膜60は、セル部20a及び両端部20bの双方に設けられている。両端部20bにおいては、電荷蓄積膜60は絶縁層13と最下段の電極膜23との間に配置されている。
図7(a)及び(b)に示すように、電荷蓄積膜60においては、下方から上方に向かって、シリコン酸化層61、シリコン窒化層62及びシリコン酸化層63がこの順に積層されている。シリコン窒化層62は、電荷、例えば電子を蓄積することができる。シリコン酸化層61及び63は、シリコン窒化層62に蓄積された電子が漏出することを抑制する。シリコン窒化層62における両端部20bに配置された部分62bに含まれる電子は、シリコン窒化層62におけるセル部20aに配置された部分62aに含まれる電子よりも多い。
半導体記憶装置2を製造する際に、シリコン窒化層62には自然に電子が蓄積される。そして、半導体記憶装置2の完成後、消去動作を行い、シリコン窒化層62におけるセル部20aに配置された部分62aから電子を除去する。これにより、部分62bに含まれる電子量は、部分62aに含まれる電子量よりも多くなる。
次に、本実施形態に係る半導体記憶装置の動作について説明する。
本実施形態に係る半導体記憶装置2においては、シリコン窒化層62の部分62bに含まれる電子量が、部分62aに含まれる電子量よりも多い。また、両端部20bの直下域には絶縁層13が設けられているため、セル部20aの直下域と比較して、pウェル12と最下段の電極膜23との距離が長い。このため、最下段の電極膜23とpウェル12との間に形成されるトランジスタ46のうち、積層体20の両端部20bの直下域に形成されるトランジスタ46bの閾値Vth_46bは、セル部20aの直下域に形成されるトランジスタ46aの閾値Vth_46aよりも高い。例えば、閾値Vth_46bはトランジスタ45の閾値Vth_45よりも高く、閾値Vth_46aは閾値Vth_45よりも低い。従って、読出動作において、最下段の電極膜23にオン電位を印加したときに、トランジスタ46bの導通の程度は、トランジスタ46aの導通の程度よりも低い。
本実施形態に係る半導体記憶装置2においては、シリコン窒化層62の部分62bに含まれる電子量が、部分62aに含まれる電子量よりも多い。また、両端部20bの直下域には絶縁層13が設けられているため、セル部20aの直下域と比較して、pウェル12と最下段の電極膜23との距離が長い。このため、最下段の電極膜23とpウェル12との間に形成されるトランジスタ46のうち、積層体20の両端部20bの直下域に形成されるトランジスタ46bの閾値Vth_46bは、セル部20aの直下域に形成されるトランジスタ46aの閾値Vth_46aよりも高い。例えば、閾値Vth_46bはトランジスタ45の閾値Vth_45よりも高く、閾値Vth_46aは閾値Vth_45よりも低い。従って、読出動作において、最下段の電極膜23にオン電位を印加したときに、トランジスタ46bの導通の程度は、トランジスタ46aの導通の程度よりも低い。
本実施形態によれば、読出動作において、トランジスタ46aは十分に導通してメモリセルに対する読出動作が実行される。一方、トランジスタ46bは導通しにくく、導電板21に印加された電位がシリコンピラー28に印加されることを抑制できる。この結果、読出動作に伴い、メモリ膜30に高電圧が印加されることを抑制できる。これにより、メモリ膜30の損傷を防止して、半導体記憶装置2の信頼性を高めることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
なお、電荷蓄積膜60においては、シリコン窒化層62の替わりに、ハフニウム酸化層(HfO)又はジルコニア酸化層(ZrO)を設けてもよい。
以上説明した実施形態によれば、信頼性が高い半導体記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
1、2:半導体記憶装置、10:シリコン基板、10a:上面、11:nウェル、12:pウェル、13:絶縁層、14:n+形コンタクト領域、20:積層体、20a:セル部、20b:端部、21:導電板、22:絶縁膜、23:電極膜、24:シリコン酸化部材、25:シリコンピラー、25a:下部、25b:上部、26:シリコン酸化膜、27:メモリ膜、28:シリコンピラー、28a:下部、28b:上部、29:シリコン酸化膜、30:メモリ膜、31:コア部材、32:トンネル絶縁膜、33:電荷蓄積膜、34:ブロック絶縁膜、35:シリコン酸化層、36:アルミニウム酸化層、38:本体部、39:バリアメタル層、40:層間絶縁膜、41:ビット線、42:プラグ、45、46a、46b:トランジスタ、51、52:レジストマスク、60:電荷蓄積膜、61:シリコン酸化層、62:シリコン窒化層、62a、62b:部分、63:シリコン酸化層、La、Lb:距離
Claims (5)
- 半導体基板と、
前記半導体基板の第1領域の第1方向側に設けられ、複数の電極膜が前記第1方向に沿って相互に離隔して配列され、前記第1方向に対して交差した第2方向の端部の形状が、前記電極膜毎にテラスが形成された階段状である積層体と、
前記半導体基板の第2領域の前記第1方向側に設けられ、前記半導体基板に接続された導電部材と、
前記積層体における前記端部を除く部分内に設けられ、前記第1方向に延び、前記半導体基板に接続された第1半導体ピラーと、
前記積層体の前記端部内に設けられ、前記第1方向に延び、前記半導体基板に接続された第2半導体ピラーと、
前記第1半導体ピラーと前記電極膜との間に設けられた電荷蓄積部材と、
前記第2半導体ピラーと前記電極膜との間に設けられた絶縁部材と、
前記半導体基板と前記積層体との間であって、前記導電部材と前記第2半導体ピラーとの間に設けられた絶縁層と、
を備えた半導体記憶装置。 - 半導体基板と、
前記半導体基板の第1領域の第1方向側に設けられ、複数の電極膜が前記第1方向に沿って相互に離隔して配列され、前記第1方向に対して交差した第2方向の端部の形状が、前記電極膜毎にテラスが形成された階段状である積層体と、
前記半導体基板の第2領域の前記第1方向側に設けられ、前記半導体基板に接続された導電部材と、
前記積層体における前記端部を除く部分内に設けられ、前記第1方向に延び、前記半導体基板に接続された第1半導体ピラーと、
前記積層体の前記端部内に設けられ、前記第1方向に延び、前記半導体基板に接続された第2半導体ピラーと、
前記第1半導体ピラーと前記電極膜との間に設けられた電荷蓄積部材と、
前記第2半導体ピラーと前記電極膜との間に設けられた絶縁部材と、
を備え、
前記導電部材と前記第2半導体ピラーとの間における前記半導体基板と前記半導体基板に最も近い前記電極膜との距離は、前記導電部材と前記第1半導体ピラーとの間における前記半導体基板と前記半導体基板に最も近い前記電極膜との距離よりも長い半導体記憶装置。 - 前記半導体基板と前記積層体との間に設けられ、電荷を蓄積可能な電荷蓄積膜をさらに備えた請求項1または2に記載の半導体記憶装置。
- 前記電荷蓄積膜は、
第1絶縁層と、
第2絶縁層と、
前記第1絶縁層と前記第2絶縁層との間に設けられ、電荷を蓄積可能な電荷蓄積層と、
を有した請求項3記載の半導体記憶装置。 - 前記導電部材は、前記積層体から見て、前記第1方向及び前記第2方向を含む平面に対して交差した第3方向に配置され、前記平面に沿って拡がる請求項1〜4のいずれか1つに記載の半導体記憶装置。
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