TWI620332B - 採用凹陷于邊緣終端元件之邊緣終端結構 - Google Patents

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張清純
柳世衡
安那 阿加娃
約翰 威廉斯 帕驀爾
史考特 亞倫
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克立公司
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Abstract

一邊緣終端結構之元件(諸如多個同心保護環)為一漂移層中之有效摻雜區。為增加此等摻雜區之深度，可在該漂移層中欲形成該邊緣終端結構之該等元件的一表面中形成個別凹陷。一旦在該漂移層中形成該等凹陷後，即摻雜圍繞該等凹陷及在該等凹陷底部之此等區域以形成各別邊緣終端元件。

Description

採用凹陷于邊緣終端元件之邊緣終端結構
本發明係關於半導體器件。
相關申請案之交叉引用
本申請案與以下相關：與本申請案同時申請之題為「SCHOTTKY DIODE」的美國實用專利申請案第＿＿＿號；及與本申請案同時申請之題為「SCHOTTKY DIODE EMPLOYING RECESSES FOR ELEMENTS OF JUNCTION BARRIER ARRAY」的美國實用專利申請案第＿＿＿號，其揭示內容以全文引用的方式併入本文中。
肖特基二極體(Schottky diode)利用金屬-半導體接面，其設置肖特基遮障(Schottky barrier)且在金屬層與摻雜半導體層之間產生。對於具有N型半導體層之肖特基二極體，金屬層充當陽極，且N型半導體層充當陰極。一般而言，肖特基二極體如傳統p-n二極體般藉由容易地使正向偏置方向之電流通過且阻斷反向偏置方向之電流而發揮作用。相對於p-n二極體，設置在金屬-半導體接面處之肖特基遮障提供兩個獨特優勢。第一，肖特基遮障伴隨有較低遮障高度，此與較低正向壓降相關。因此，接通器件且使電流沿正向偏置方向流動需要較小正向電壓。第二，肖特基遮障之電容一般小於類似p-n二極體。相較於p-n二極體，較低電容轉化為較高轉換速度。肖特基二極體為多數載流子器件且不展現引起轉換損失之少數載流子性能。
令人遺憾地，肖特基二極體傳統上具有相對較低的反向偏置額定電壓及較高的反向偏置漏電流。近年來，Cree,Inc.(Durham,NC)已引入一系列由碳化矽基板及磊晶層形成之肖特基二極體。藉由提高反向偏置額定電壓、降低反向偏置漏電流且提高正向偏置電流之操作，此等器件已經且繼續推進著現有技術水準。然而，仍需要進一步改良肖特基器件(Schottky device)效能以及降低此等器件之成本。
本發明大體上係關於一種採用與作用區實質上相鄰之邊緣終端結構的半導體器件，諸如肖特基二極體、絕緣閘雙極電晶體、閘極截止電晶體或其類似物。該半導體器件具有一基板及一設置在該基板上之漂移層。該漂移層包括一作用區。在肖特基二極體實例中，在該漂移層之一部分上設置一肖特基層(Schottky layer)以形成該作用區。
漂移層具有與作用區有關之第一表面且設置邊緣終端區。邊緣終端區與作用區實質上側向相鄰，且在某些實施例中，可完全或實質上包圍作用區。漂移層摻雜有第一導電類型之摻雜材料，且邊緣終端區可包括自第一表面延伸至漂移層中之邊緣終端凹陷。可在邊緣終端凹陷之底表面中形成邊緣終端結構之元件。
邊緣終端結構之元件(諸如多個同心保護環)為漂移層中之有效摻雜區。為增加此等摻雜區之深度，可在漂移層中欲形成邊緣終端結構之元件的表面中形成個別凹陷。一旦 在漂移層中形成凹陷後，摻雜圍繞凹陷及在凹陷底部之此等區域以形成各別邊緣終端元件。
在其他實施例中，可在漂移區中正位在肖特基層下方設置接面遮障陣列且可在漂移層中圍繞整個或一部分作用區設置台面保護環。如同邊緣終端元件一般，接面遮障陣列元件及台面保護環一般為漂移層中之摻雜區。為了增加此等摻雜區之深度，可在漂移層中欲形成接面遮障陣列元件及台面保護環之表面中形成個別凹陷。一旦在漂移層中形成凹陷後，即摻雜圍繞凹陷及在凹陷底部之此等區域以形成各別接面遮障陣列元件及台面保護環。
肖特基層之金屬及漂移層之半導體材料可經選擇以在漂移層與肖特基層之間設置低遮障高度肖特基接面(Schottky junction)。在一個實施例中，肖特基層由鉭(Ta)形成且漂移層由碳化矽形成。因此，肖特基接面之遮障高度可小於0.9電子伏特(electron volt)。其他材料亦適用於形成肖特基層及漂移層。
在另一實施例中，基板相對較厚，因為在基板之頂表面上形成上部磊晶結構，包括漂移層及肖特基層。在形成整個或至少一部分上部磊晶結構之後，移除基板之底部以使基板有效「變薄」。因此，所得肖特基二極體具有變薄之基板，其中可在變薄之基板的底部上形成陰極觸點。在肖特基層上形成陽極觸點。
併入本說明書中且形成本說明書之一部分的隨附圖式說 明本發明之數個態樣且與實施方式一起用於說明本發明之原理。
下文所述之實施例呈現使熟習此項技術者能夠實踐本發明且說明實踐本發明之最佳模式的必需資訊。根據隨附圖式閱讀以下實施方式後，熟習此項技術者應瞭解本發明之構思且應認識到本文中未特別提出此等構思之應用。應瞭解，此等構思及應用屬於本發明及隨附申請專利範圍之範疇。
應瞭解，當一元件(諸如一個層、區域或基板)被稱作「在」另一元件「上」或「在」另一元件「上」延伸時，其可直接在另一元件上或直接在另一元件上延伸，或亦可存在***元件。相比之下，當一元件被稱作「直接在」另一元件「上」或「直接在」另一元件「上」延伸時，不存在***元件。亦應瞭解，當一元件被稱作「連接」或「耦接」於另一元件時，其可直接連接或耦接於另一元件，或可存在***元件。相比之下，當一元件被稱作「直接連接」或「直接耦接」於另一元件時，不存在***元件。
本文中可使用諸如「下方」或「上方」、或「上部」或「下部」、或「水平」或「垂直」之關係術語來描述如諸圖中所說明的一個元件、層或區域與另一元件、層或區域之關係。應瞭解，除圖中所示之定向以外，此等術語及上文所述者意欲涵蓋器件之不同定向。
首先，結合圖1提供例示性肖特基二極體10之整體結構的概述。在結構概述後為肖特基二極體10之各種結構及功 能態樣之詳情以及製造圖1之肖特基二極體10之例示性方法。值得注意的是，本文所述之實施例將其中各種半導體層或元件描述為摻雜有N型或P型摻雜材料。摻雜有N型或P型材料表明層或元件分別具有N型或P型導電性。N型材料具有多數平衡濃度之帶負電電子，且P型材料具有多數平衡濃度之帶正電電洞。各種層或元件之摻雜濃度可定義為輕度摻雜、常規摻雜或重度摻雜。此等術語為意欲使一個層或元件之摻雜濃度與另一層或元件相關的關係術語。
此外，以下描述集中於將N型基板及漂移層用於肖特基二極體；然而，本文所提供之構思同樣適用於具有P型基板及漂移層之肖特基二極體。因此，所揭示實施例中各層或元件之摻雜電荷可能相反以產生具有P型基板及漂移層之肖特基二極體。此外，在必定不會背離本發明之構思的情況下，可使用任何可用技術由一或多個磊晶層形成本文所述之任何層且可在本文所述層之間添加未描述之其他層。
如圖所示，肖特基二極體10在基板12上形成且具有存在於邊緣終端區16內之作用區14，邊緣終端區16可(但並非必須)完全或實質上包圍作用區14。陰極觸點18沿基板12之底面形成且可延伸至作用區14與邊緣終端區16之下方。可在基板12與陰極觸點18之間設置陰極歐姆層20以有利於其之間的低阻抗耦合。漂移層22沿基板12之頂面延伸。漂移層22、陰極觸點18及陰極歐姆層20可沿作用區14與邊緣終端區16兩者延伸。
在作用區14中，肖特基層24存在於漂移層22之頂表面上，且陽極觸點26存在於肖特基層24上。如圖所示，可在肖特基層24與陽極觸點26之間設置遮障層28以阻止肖特基層24及陽極觸點26中之一者的材料擴散至另一者中。值得注意的是，作用區14實質上對應於肖特基二極體10之肖特基層24存在於漂移層22上之區域。僅出於說明之目的，假定基板12及漂移層22為碳化矽(SiC)。下文進一步描述此等及其他層之其他材料。
在所說明之實施例中，基板12經N型材料重度摻雜且漂移層22相對經輕度摻雜。漂移層22可實質上經均勻摻雜或以梯度方式摻雜。舉例而言，漂移層22之摻雜濃度可自基板12附近之相對較重度之摻雜轉變為鄰近肖特基層24之漂移層22頂表面附近的較輕度之摻雜。下文進一步提供摻雜詳情。
在肖特基層24下，沿漂移層22之頂表面設置複數個接面遮障(JB)元件30。用P型材料摻雜漂移層22中之所選區域形成此等JB元件30。因此，各JB元件30自漂移層22之頂表面延伸至漂移層22中。JB元件30一起形成JB陣列。JB元件30可呈現各種形狀，如圖2至圖5所說明。如圖2所說明，各JB元件30為單個長型拉伸條狀物，其實質上延伸穿過作用區14，其中JB陣列為複數個並列JB元件30。在圖3中，各JB元件30為短型拉伸短劃線狀物，其中JB陣列具有並列短劃線狀物，其具有經線性對準以延伸穿過作用區14之多個短劃線狀物。在圖4中，JB元件30包括複數個拉伸條狀 物(30')及複數個島狀物(30")。如下文進一步描述，拉伸條狀物及島狀物可具有實質上相同或實質上不同的摻雜濃度。在圖5中，JB元件30包括較小圓形島狀物陣列以及複數個較大矩形島狀物，後者與較小圓形島狀物陣列均勻地分散在一起。熟習此項技術者在閱讀本文所提供之揭示內容後應瞭解JB元件30及由其形成之最終JB陣列的其他形狀及組態。
繼續參考圖1以及圖2至圖5，邊緣終端區16包括在漂移層22之頂表面中形成且實質上包圍作用區14之凹陷通道。此凹陷通道被稱作邊緣終端凹陷32。邊緣終端凹陷32之存在提供由漂移層22中之邊緣終端凹陷32包圍的台面。在所選實施例中，邊緣終端凹陷32之表面與台面之底表面之間的距離為約0.2微米(micron)至0.5微米且可能為約0.3微米。
在漂移層22之存在於邊緣終端凹陷32之底表面下方的一部分中形成至少一個凹陷孔34。凹陷孔34藉由用P型材料輕度摻雜漂移層22之存在於邊緣終端凹陷32之底表面下方的一部分而形成。因此，凹陷孔34為漂移層22內之經輕度摻雜的P型區。沿邊緣終端凹陷32之底表面且在凹陷孔34內，形成複數個同心保護環36。保護環36藉由用P型摻雜材料重度摻雜凹陷孔34之相應部分而形成。在所選實施例中，保護環彼此隔開且自邊緣終端凹陷32之底表面延伸至凹陷孔34中。
除存在於邊緣終端凹陷32中之保護環36以外，可圍繞由 邊緣終端凹陷32形成之台面的外周設置台面保護環38。台面保護環38藉由用P型材料重度摻雜台面之頂表面的外部而形成，使得台面保護環38圍繞作用區14之外周形成且延伸至台面中。儘管在圖2至圖5中示為實質上呈矩形，但邊緣終端凹陷32、保護環36及台面保護環38可具有任何形狀，且一般將對應於作用區14之外周的形狀，其在所說明實施例中為矩形。此三個元件各可圍繞作用區14提供連續或斷開(亦即短劃線狀、虛線狀或其類似形狀)之環。
在第一實施例中，圖6提供作用區14之一部分的放大圖且用於幫助鑑別在操作肖特基二極體10期間開始發揮作用之各種p-n接面。對於此實施例，假定JB元件為拉伸條狀物(如圖2所說明)。在JB元件30存在下，圍繞作用區14存在至少兩種接面。第一種稱作肖特基接面J1，且為肖特基層24與漂移層22之頂表面中不具有JB元件30之部分之間的任何金屬-半導體(m-s)接面。換言之，肖特基接面J1為肖特基層24與漂移層之頂表面中兩個相鄰JB元件30或一個JB元件30與台面保護環38(未示)之間的部分之間的接面。第二種稱作JB接面J2，且為JB元件30與漂移層22之間的任何p-n接面。
當使肖特基二極體10正向偏置時，肖特基接面J1接通，隨後JB接面J2接通。在低正向電壓下，肖特基二極體10中之電流傳輸主要為穿過肖特基接面J1注入多數載流子(電子)。因此，肖特基二極體10如傳統肖特基二極體般發揮作用。在此組態中，幾乎無少數載流子注入，因此無少數 電荷。因此，肖特基二極體10能夠在正常操作電壓下具有快速轉換速度。
當使肖特基二極體10反向偏置時，與JB接面J2相鄰形成之空乏區擴大而阻斷穿過肖特基二極體10之反向電流。因此，擴大之空乏區用於保護肖特基接面J1且限制肖特基二極體10中之反向漏電流。在JB元件30存在下，肖特基二極體10如PIN二極體般起作用。
在另一實施例中，圖7提供作用區14之一部分的放大圖且用於幫助鑑別在操作肖特基二極體10期間開始發揮作用之各種p-n接面。對於此實施例，假定存在兩種JB元件30：較低摻雜之條狀JB元件30'及較高摻雜之島狀JB元件30"(如圖4所說明)。同樣，肖特基接面J1為肖特基層24與漂移層之頂表面中兩個相鄰JB元件30或一個JB元件30與台面保護環38(未示)之間的部分之間的任何金屬-半導體接面。第一JB接面J2為條狀JB元件30'與漂移層22之間的任何p-n接面。第二JB接面J3為島狀JB元件30"與漂移層22之間的任何p-n接面。在此實施例中，假定條狀JB元件30'摻雜有濃度與島狀JB元件30"相同或低於島狀JB元件30"之P型材料。
肖特基二極體10之作用區14中由較低摻雜JB元件30'及較高摻雜JB元件30"佔據之表面積與作用區14之總表面積的比率會影響肖特基二極體10之反向漏電流與正向壓降。舉例而言，若由較低及較高摻雜JB元件30'、30"佔據之面積相對於作用區14之總面積增加，則反向漏電流可能減 少，但肖特基二極體10之正向壓降可能增加。因此，作用區14中由較低及較高摻雜JB元件30'及30"佔據之表面積的比率之選擇可能需要在反向漏電流與正向壓降之間權衡。在一些實施例中，作用區14中由較低及較高摻雜JB元件30'及30"佔據之表面積與作用區14之總表面積的比率可為約2%至40%。
當使肖特基二極體10正向偏置超過第一臨限值時，肖特基接面J1在第一JB接面J2及第二JB接面J3前接通，且肖特基二極體10在低正向偏壓下展現傳統肖特基二極體性能。在低正向偏壓下，肖特基二極體10之操作主要為穿過肖特基接面J1之多數載流子注入。由於在正常操作條件下不存在少數載流子注入，故肖特基二極體10可具有極快速轉換的能力，此一般為肖特基二極體之特徵。
如所指明，肖特基接面J1之接通電壓低於第一及第二JB接面J2、J3之接通電壓。較低及較高摻雜JB元件30'、30"可經設計以使得在正向偏壓持續升高而超過第二臨限值時第二JB接面J3將開始導電。當正向偏壓升高而超過第二臨限值時，諸如在電流穿過肖特基二極體10之情況下，第二JB接面J3將開始導電。第二JB接面J3開始導電後，肖特基二極體10之操作主要為穿過第二接面J3之少數載流子的注入及複合。在此情況下，肖特基二極體10之導通電阻可能降低，此又會降低肖特基二極體10在既定電流水準下所消耗之功率的量且可幫助阻止熱逸散。
在反向偏置條件下，由第一及第二JB接面J2及J3形成之 空乏區可擴大而阻斷穿過肖特基二極體10之反向電流，從而保護肖特基接面J1且限制肖特基二極體10中之反向漏電流。同樣，在反向偏置時，肖特基二極體10可實質上如PIN二極體般發揮作用。
值得注意的是，本發明之一些實施例的肖特基二極體10之電壓阻斷能力由較低摻雜JB元件30'之厚度及摻雜決定。當將足夠大的反向電壓施加於肖特基二極體10時，較低摻雜JB元件30'中之空乏區將擊穿至與漂移層22有關之空乏區。因此，允許大反向電流流過肖特基二極體10。當較低摻雜JB元件30'分佈在整個作用區14中時，此反向崩潰可得以均勻分佈且控制以使得其不會破壞肖特基二極體10。實質上，肖特基二極體10之崩潰侷限於較低摻雜JB元件30'之擊穿部位，從而產生穿過作用區14均勻分佈之崩潰電流。因此，肖特基二極體10之崩潰特徵可經控制以使得可耗散大反向電流而不會破壞或毀壞肖特基二極體10。在一些實施例中，較低摻雜JB元件30'之摻雜可經選擇以使得擊穿電壓略小於最大反向電壓，若非如此，肖特基二極體10之邊緣終端可支撐該最大反向電壓。
圖1中所示之邊緣終端區16的設計進一步增強肖特基二極體10之正向及反向電流與電壓特徵。值得注意的是，尤其在反向電壓升高時，電場趨向於圍繞肖特基層24之外周形成。隨著電場增加，反向漏電流增加，反向崩潰電壓降低，且當超過崩潰電壓時控制雪崩電流之能力降低。此等特徵各與提供具有低反向漏電流、高反向崩潰電壓及受控 之雪崩電流的肖特基二極體10所需相反。
幸運的是，圍繞肖特基層24或作用區14設置保護環36一般趨向於減少圍繞肖特基層24之外周的電場之形成。在所選實施例(諸如圖1所示之實施例)中，在存在於邊緣終端凹陷32底部之摻雜凹陷孔34中設置保護環36已證實可相較於在漂移層22之頂表面中及在設置JB元件30之同一平面中簡單設置保護環36更顯著減少此等電場之形成。使用台面保護環38更進一步地提供場抑制。儘管未特定說明，但台面保護環38可包裹在漂移層22中所形成之台面的邊緣上且延伸至邊緣終端凹陷32中。在該種實施例中，台面保護環38可能與或可能不與另一保護環36組合，兩者通常彼此隔開。
因此，邊緣終端區16及JB元件30之設計在確定肖特基二極體10之正向及反向電流與電壓特徵中起重要作用。如下文更詳細描述，使用離子植入形成JB元件30、保護環36、台面保護環38及凹陷孔34，其中將適當摻雜材料之離子植入漂移層22之暴露頂表面中。申請者已發現，使用較深摻雜區形成JB元件30、保護環36、台面保護環38及甚至凹陷孔34已證實可提供圍繞肖特基層24之極佳電場抑制以及甚至進一步改良之電流及電壓特徵。令人遺憾的是，當漂移層22由略微抵抗離子植入之材料(諸如SiC)形成時，產生以相對均勻及受控方式摻雜之相對深度摻雜的區域具有挑戰性。
參考圖8，根據另一實施例說明肖特基二極體10之漂移 層22及肖特基層24。如圖所示，JB元件30、保護環36及台面保護環38各在漂移層22中圍繞經蝕刻至漂移層22之頂表面中的相應凹陷形成。在作用區14中，將複數個JB元件凹陷40及台面保護環38蝕刻至漂移層22中。在邊緣終端區16中，在漂移層22中蝕刻邊緣終端凹陷32，隨後，在邊緣終端凹陷32之底表面中將保護環凹陷42蝕刻至漂移層22中。必要時，凹陷孔34可藉由選擇性摻雜邊緣終端凹陷32而形成。一旦JB元件凹陷40、保護環凹陷42、台面保護環凹陷44及邊緣終端凹陷32形成後，即選擇性摻雜沿凹陷側面及在凹陷底部之區域以形成杯狀或槽狀JB元件30、保護環36及台面保護環38。藉由將凹陷蝕刻至漂移層22中，各別JB元件30、保護環36及台面保護環38可在漂移層22中更深處形成。正如所述，此尤其有益於SiC器件。各種JB元件凹陷40、保護環凹陷42及台面保護環凹陷44之深度及寬度可相同或不同。當描述特定凹陷之寬度時，寬度指具有寬度、長度及深度之凹陷的較窄側向尺寸。在一個實施例中，任何凹陷之深度為至少0.1微米且任何凹陷之寬度為至少0.5微米。在另一實施例中，凹陷之深度為至少1.0微米且任何凹陷之寬度為至少3.0微米。
參考圖9，提供採用JB元件凹陷40、保護環凹陷42及台面保護環凹陷44之另一實施例。然而，在此實施例中，無邊緣終端凹陷32、台面保護環凹陷44或台面保護環38。替代地，在與JB元件凹陷40之同一平面上形成保護環凹陷42，且沿此等凹陷之側面及在此等凹陷之底部形成JB元件 30及保護環36。在圖7及圖8之實施例中之任一者中，視情況存在凹陷孔34。
儘管以上實施例係關於肖特基二極體10，但邊緣終端區16之所有預期結構及設計(包括凹陷孔34、保護環36及保護環凹陷42之結構及設計)均同樣適用於圍繞作用區之外周具有不利場效應的其他半導體器件。可能受益於邊緣終端區16之預期結構及設計的例示性器件包括各種場效電晶體(FET)、絕緣閘雙極電晶體(IGBT)及閘極截止閘流體(GTO)。
影響肖特基二極體10之正向及反向電流與電壓特徵的另一特徵為與肖特基接面J1(圖6及圖7)有關之遮障高度，肖特基接面J1同樣為金屬肖特基層24與半導體漂移層22之間的金屬-半導體接面。當金屬層(諸如肖特基層24)緊密接近半導體層(諸如漂移層22)時，兩個層之間產生天然電位遮障。與肖特基接面J1有關之遮障高度對應於天然電位遮障。在不施加外加電壓時，此天然電位遮障阻止大部分電荷載流子(電子或電洞)自一層移動至另一層。當施加外加電壓時，半導體層視角之天然電位遮障將有效提高或降低。值得注意的是，當施加外加電壓時，金屬層視角之電位遮障將無變化。
當使具有N型漂移層22之肖特基二極體10正向偏置時，在肖特基層24處施加正電壓會有效降低天然電位遮障且使電子自半導體流過金屬-半導體接面。天然電位遮障之大小及因此的遮障高度與克服天然電位遮障且使電子自半導 體層流至金屬層所需之電壓量有關。實際上，在使肖特基二極體正向偏置時，電位遮障降低。當使肖特基二極體10反向偏置時，電位遮障大大提高且用於阻斷電子流動。
用於形成肖特基層24之材料很大程度上決定著與肖特基接面J1有關之遮障高度。在諸多應用中，低遮障高度為較佳。較低遮障高度允許以下項之一。第一，具有較小作用區14之較低遮障高度器件可經研製而具有與具有較大作用區14及較高遮障高度之器件相同的正向接通及操作電流及額定電壓。換言之，在既定電流下，具有較小作用區14之較低遮障高度器件可支撐與具有較高遮障高度及較大作用區14之器件相同的正向電壓。或者，在處置與較高遮障高度的器件相同或類似之電流時，當兩種器件具有相同尺寸之作用區14時，較低遮障高度的器件可具有較低正向接通及操作電壓。較低遮障高度亦降低器件之正向偏置導通電阻，從而幫助使器件更有效且產生較少熱，而熱可能對器件具有破壞性。在採用SiC漂移層22之肖特基應用中與低遮障高度有關之例示性金屬(包括合金)包括(但不限於)鉭(Ta)、鈦(Ti)、鉻(Cr)及鋁(Al)，其中鉭與族群中之最低遮障高度有關。該等金屬被定義為能夠提供低遮障高度之金屬。儘管遮障高度隨用於肖特基層24之金屬、用於漂移層22之材料及可能的漂移層22中之摻雜程度而變化，但在特定實施例中可達成之例示性遮障高度為小於1.2電子伏特(eV)、小於1.1 eV、小於1.0 eV、小於0.9 eV及小於約0.8 eV。
現轉至圖10-24，提供製造肖特基二極體10(諸如圖1所 說明之肖特基二極體)之例示性方法。在此實例中，假定JB元件30為拉伸條狀物，如圖2所說明。經由描述該方法，概述例示性材料、摻雜類型、摻雜程度、結構尺寸及所選替代物。此等態樣僅為說明性的，且此處及隨後申請專利範圍中所揭示之構思並不限於此等態樣。
如圖10所示，該方法藉由提供N摻雜單晶4H SiC基板12起始。基板12可具有各種結晶多型，諸如2H、4H、6H、3C及其類似物。基板亦可由其他材料系統形成，諸如氮化鎵(GaN)、砷化鎵(GaAs)、矽(Si)、鍺(Ge)、SiGe及其類似物。在一個實施例中，N摻雜SiC基板12之電阻率為約10毫歐-公分(milliohm-cm)至30毫歐-公分。初始基板12之厚度可為約200微米至500微米。
如圖11所示，可在基板12上生長漂移層22且當場摻雜，其中漂移層22在其生長時用N型摻雜材料摻雜。值得注意的是，在形成漂移層22前可在基板12上形成一或多個緩衝層(未示)。緩衝層可用作晶核層且相對經N型摻雜材料重度摻雜。在某些實施例中，緩衝層可在0.5微米至5微米範圍內。
漂移層22可整個相對均勻地經摻雜或可整個地或在其一部分中採用梯度摻雜。對於均勻摻雜之漂移層22，在一個實施例中，摻雜濃度可為約2×1015 cm-3至1×1016 cm-3。對於梯度摻雜，摻雜濃度在基板12附近漂移層22底部最高且在肖特基層24附近漂移層22頂部最低。摻雜濃度一般以逐步或連續方式自漂移層22之底部或底部附近之一個點至漂 移層22之頂部或頂部附近之一個點降低。在採用梯度摻雜之一個實施例中，漂移層22之下部可以約1×1015 cm-3之濃度摻雜且漂移層22之上部可以約5×1016 cm-3之濃度摻雜。在採用梯度摻雜之另一實施例中，漂移層22之下部可以約5×1015 cm-3之濃度摻雜且漂移層22之上部可以約1×1016 cm-3之濃度摻雜。
在所選實施例中，視所要反向崩潰電壓而定，漂移層22可為4微米至10微米厚。在一個實施例中，漂移層22為每100伏特(volt)所要反向崩潰電壓約1微米厚。舉例而言，反向崩潰電壓為600伏特之肖特基二極體10可具有厚度為約6微米之漂移層22。
一旦形成漂移層22後，如圖12所示，蝕刻頂表面以產生邊緣終端凹陷32。邊緣終端凹陷32之深度及寬度將基於所要器件特徵而變化。在反向崩潰電壓為600 V且可處置50 A之持續正向電流的肖特基二極體10之一個實施例中，邊緣終端凹陷32之深度為約0.2微米至0.5微米且寬度為約10微米至120微米，此最終取決於器件所用保護環36之數目。
隨後，如圖13所示，藉由用P型材料選擇性植入漂移層22中存在於邊緣終端凹陷32之底部的一部分來形成凹陷孔34。舉例而言，反向崩潰電壓為600伏特且能夠處置50 A之持續正向電流的肖特基二極體10可具有以約5×1016 cm-3至2×1017 cm-3之濃度輕度摻雜的凹陷孔34。凹陷孔34可為約0.1微米至0.5微米深且寬度實質上對應於邊緣終端凹陷32之寬度。
一旦形成凹陷孔34後，如圖14所示，藉由用P型材料選擇性植入漂移層22頂表面之相應部分(包括邊緣終端凹陷32之底表面)來形成JB元件30、台面保護環38及保護環36。JB元件30、台面保護環38及保護環36相對地經重度摻雜且可使用相同離子植入方法同時形成。在一個實施例中，反向崩潰電壓為600伏特且能夠處置50 A之持續正向電流的肖特基二極體10可具有均以約5×1017 cm-3至5×1019 cm-3之濃度摻雜的JB元件30、台面保護環38及保護環36。在其他實施例中，此等元件可以不同濃度使用相同或不同離子植入方法摻雜。舉例而言，如圖4及圖5中所設置，當JB元件30之JB陣列包括不同形狀或尺寸時，或在不同JB元件30具有不同深度時。基於所要器件特徵，相鄰JB元件30之間、台面保護環38與JB元件30之間及相鄰保護環36之間的深度及間隔可變化。舉例而言，此等元件之深度可在0.2微米至大於1.5微米範圍內，且各別元件可彼此隔開約1微米至4微米。
對於如圖8及圖9中所說明之採用JB元件凹陷或台面保護環凹陷44或保護環凹陷42之實施例，各別JB元件30、台面保護環38及保護環36更易於形成在漂移層22中較深處。對於由SiC形成之漂移層22，各別凹陷之深度可為約0.1微米至1.0微米，且寬度為約1.0微米至5.0微米。因此，如自漂移層22之頂表面量測，JB元件30、台面保護環38及保護環36之總深度可容易地延伸至0.5微米至1.5微米之深度。
如圖15所說明，在漂移層22之頂表面(包括邊緣終端凹 陷32之底表面)上形成熱氧化物層46。對於SiC漂移層22，氧化物為二氧化矽(SiO2)。熱氧化物層46可充當鈍化層，其有助於保護漂移層22及其中形成之各種元件或有助於展現其效能。隨後，如圖16所示，移除熱氧化物層46中與作用區14有關之部分，形成肖特基凹陷48，在肖特基凹陷48中將形成肖特基層24。
一旦形成肖特基凹陷48後，如圖17所說明，在漂移層22中由肖特基凹陷48暴露之部分上形成肖特基層24。肖特基層24之厚度將基於所要器件特徵及用於形成肖特基層24之金屬而變化，但一般將為約100埃(angstrom)至4500埃。對於所提及之600 V器件，由鉭(Ta)形成之肖特基層24可為約200埃至1200埃；由鈦(Ti)形成之肖特基層24可為約500埃至2500埃；且由鋁(Al)形成之肖特基層24可為約3500埃至4500埃。如上所述，鉭(Ta)與極低遮障高度有關，尤其在與SiC組合使用形成肖特基接面時。鉭亦對SiC極穩定。
視用於肖特基層24之金屬及欲形成之陽極觸點26而定，如圖18所示，可在肖特基層24上形成一或多個遮障層28。遮障層28可由鈦鎢合金(TiW)、鈦鎳合金(TiN)、鉭(Ta)及任何其他適合材料形成，且在所選實施例中，可為約75埃至400埃厚。遮障層28有助於阻止用於形成肖特基層24之金屬與欲形成之陽極觸點26之間的擴散。值得注意的是，在某些實施例(其中肖特基層24為鉭(Ta)且欲形成之陽極觸點26由鋁(Al)形成)中不使用遮障層28。遮障層28一般有益於肖特基層24為鈦(Ti)且欲形成之陽極觸點26由鋁(Al)形 成之實施例。
隨後，如圖19所示，在肖特基層24或(若存在時)遮障層28上形成陽極觸點26。陽極觸點26一般相對較厚，由金屬形成且充當肖特基二極體10之陽極的接合墊。陽極觸點26可由鋁(Al)、金(Au)、銀(Ag)及其類似物形成。
隨後如圖20所說明，至少在熱氧化物層46及陽極觸點26之暴露表面上形成包封層50。包封層50可為氮化物(諸如氮化矽(SiN))且充當保形塗層以保護下伏層免受不利環境條件影響。為進一步防止刮擦或類似機械破壞，如圖21所說明，可在包封層50上設置聚醯亞胺層52。移除聚醯亞胺層52之中心部分以在包封層50上設置陽極孔54。在此實例中，聚醯亞胺層52用作蝕刻遮罩，其具有在陽極觸點26上居中之陽極孔54。隨後，如圖22所說明，移除包封層50中由陽極孔54暴露之部分以暴露陽極觸點26之頂表面。最終，接合線或其類似物可經由包封層50中之陽極孔54焊接或以別的方式連接於陽極觸點26之頂表面。
此時，加工自肖特基二極體10之前側(頂部)轉換至肖特基二極體10之後側(底部)。如圖23所說明，實質上藉由經由研磨、蝕刻或類似方法移除基板12之底部來使基板12變薄。對於600 V參考肖特基二極體10，在第一實施例中，基板12可薄化至厚度為約50微米至200微米，且在第二實施例中，厚度為約75微米至125微米。使基板12變薄或採用薄基板12會降低肖特基二極體10之陽極與陰極之間的總電阻及熱阻，且使器件可無需過加熱即能處置較高電流密 度。
最終，如圖24所說明，用歐姆金屬(諸如鎳(Ni))、矽化鎳(NiSi)及鋁化鎳(NiAl)在變薄之基板12的底部上形成陰極歐姆層20。在使用聚醯亞胺層52之實施例中，陰極歐姆層20可經雷射退火來替代在高溫下烘烤整個器件而使歐姆金屬退火。雷射退火使得歐姆金屬可被充分加熱以進行退火，但不會將器件之其餘部分加熱至特定溫度，否則在該等溫度下將破壞或毀壞聚醯亞胺層52。一旦形成陰極歐姆層20且經退火後，如圖25所說明，在陰極歐姆層20上形成陰極觸點18以為肖特基二極體10提供焊接或類似界面。
利用本文所揭示之構思，可設計極高效能的肖特基二極體10以用於需要各種操作參數之各種應用。在某些實施例中，與DC正向偏置電流有關之電流密度可能超過440安培/公分(ampere/cm)，且在其他實施例中可能超過500安培/公分。此外，在各種實施例中，肖特基二極體10可經建構而使DC正向偏置電流密度與反向偏置陽極-陰極電容之比率大於0.275、0.3、0.325、0.35、0.375及0.4安培/微微法(ampere/pico-Farad，A/pF)，其中反向偏置陽極-陰極電壓在使肖特基二極體反向偏置至作用區基本上完全空乏之點時測定。
熟習此項技術者應認識到可對本發明實施例進行改良及修改。認為所有該等改良及修改均屬於本文及以下申請專利範圍中所揭示之構思的範疇。
10‧‧‧肖特基二極體
12‧‧‧基板
14‧‧‧作用區
16‧‧‧邊緣終端區
18‧‧‧陰極觸點
20‧‧‧陰極歐姆層
22‧‧‧漂移層
24‧‧‧肖特基層
26‧‧‧陽極觸點
28‧‧‧遮障層
30‧‧‧接面遮障(JB)元件/JB元件
30'‧‧‧拉伸條狀物/條狀JB元件/較低摻雜JB元件
30"‧‧‧島狀物/島狀JB元件/較高摻雜JB元件
32‧‧‧邊緣終端凹陷
34‧‧‧凹陷孔
36‧‧‧保護環
38‧‧‧台面保護環
40‧‧‧JB元件凹陷
42‧‧‧保護環凹陷
44‧‧‧台面保護環凹陷
46‧‧‧熱氧化物層
48‧‧‧肖特基凹陷
50‧‧‧包封層
52‧‧‧聚醯亞胺層
54‧‧‧陽極孔
J1‧‧‧肖特基接面
J2‧‧‧JB接面/第一JB接面
J3‧‧‧第二JB接面
圖1為本發明之一個實施例的肖特基二極體的橫截面圖。
圖2為本發明之一個實施例的無肖特基層及陽極觸點之肖特基二極體的俯視圖。
圖3為本發明之第二實施例的無肖特基層及陽極觸點之肖特基二極體的俯視圖。
圖4為本發明之第三實施例的無肖特基層及陽極觸點之肖特基二極體的俯視圖。
圖5為本發明之第四實施例的無肖特基層及陽極觸點之肖特基二極體的俯視圖。
圖6為本發明之一個實施例的具有均勻JB陣列之肖特基二極體的部分橫截面圖。
圖7為本發明之另一實施例的具有不均勻JB陣列之肖特基二極體的部分橫截面圖。
圖8為根據本發明之一個實施例在漂移層中針對JB元件、保護環及台面保護環中之各者採用凹陷的肖特基二極體的部分橫截面圖。
圖9為根據本發明之另一實施例在漂移層中針對JB元件、保護環及台面保護環中之各者採用凹陷的肖特基二極體的部分橫截面圖。
圖10至圖25說明製造根據圖1中所說明之實施例的肖特基二極體的所選加工步驟。

Claims (34)

  1. 一種半導體器件，其包含：一漂移層，其具有一與一作用區有關之第一表面及一與該作用區實質上側向相鄰之邊緣終端區，其中該漂移層主要摻雜有第一導電類型之摻雜材料，且該邊緣終端區包含一自該第一表面延伸至該漂移層中之邊緣終端凹陷，而延伸至該漂移層中之複數個邊緣終端元件凹陷在該邊緣終端凹陷內；複數個第一摻雜區，其延伸至該漂移層中圍繞該複數個邊緣終端元件凹陷之相應者以形成複數個邊緣終端元件，其中該複數個第一摻雜區摻雜有與該第一導電類型相反之第二導電類型之摻雜材料；及一肖特基層(Schottky layer)，其在該第一表面之該作用區上以形成一肖特基接面(Schottky junction)，其中一凹陷孔係形成於該邊緣終端凹陷下方之漂移層中，且該凹陷孔摻雜有該第二導電類型之摻雜材料。
  2. 如請求項1之半導體器件，其中該複數個邊緣終端元件凹陷在該邊緣終端凹陷之一底表面中形成。
  3. 如請求項2之半導體器件，其中該邊緣終端凹陷為大於0.2微米(micron)深。
  4. 如請求項2之半導體器件，其中該邊緣終端凹陷為約0.2微米至0.5微米深。
  5. 如請求項1之半導體器件，其中該複數個邊緣終端元件凹陷各具有至少一個側面及底部，且該複數個第一摻雜 區各延伸至該漂移層中圍繞該複數個邊緣終端元件凹陷之一相應者的該至少一個側面及該底部。
  6. 如請求項1之半導體器件，其中該複數個邊緣終端元件中之邊緣終端元件在該漂移層內彼此隔開。
  7. 如請求項1之半導體器件，其中該複數個邊緣終端元件凹陷中之至少一者的深度為至少0.1微米。
  8. 如請求項7之半導體器件，其中該複數個邊緣終端元件凹陷中之至少一者的寬度為至少0.5微米。
  9. 如請求項1之半導體器件，其中該複數個邊緣終端元件凹陷中之至少一者的寬度為至少0.5微米。
  10. 如請求項1之半導體器件，其中該作用區設置於該漂移層中之一台面上且進一步包含一實質上圍繞該肖特基層延伸之台面保護環以使得該台面保護環存在於該肖特基層與該複數個邊緣終端元件之間。
  11. 如請求項10之半導體器件，其中該漂移層中圍繞該作用區之該第一表面包含一台面保護環凹陷以使得該台面保護環為一延伸至該漂移層中圍繞該台面保護環凹陷的第二摻雜區，且該第二摻雜區摻雜有該第二導電類型之該摻雜材料。
  12. 如請求項1之半導體器件，其進一步包含一在該漂移層中在該肖特基接面下形成之接面遮障元件陣列。
  13. 如請求項12之半導體器件，其中該漂移層包含碳化矽。
  14. 如請求項13之半導體器件，其中該接面遮障元件陣列之各接面遮障元件與該接面遮障元件陣列之其他者實質上 相同。
  15. 如請求項13之半導體器件，其中該接面遮障元件陣列之至少一個第一接面遮障元件的尺寸或形狀與該接面遮障元件陣列之至少一個第二接面遮障元件實質上不同。
  16. 如請求項13之半導體器件，其中該接面遮障元件陣列中之至少某些接面遮障元件為拉伸條狀物。
  17. 如請求項13之半導體器件，其中該接面遮障元件陣列中之至少某些接面遮障元件實質上為圓形。
  18. 如請求項13之半導體器件，其中該漂移層之該第一表面在該作用區中包含複數個接面遮障元件凹陷以使得該接面遮障元件陣列之至少某些接面遮障元件為延伸至該漂移層中圍繞該複數個接面遮障元件凹陷之相應者的第二摻雜區，且該等第二摻雜區摻雜有該第二導電類型之該摻雜材料。
  19. 如請求項1之半導體器件，其中該肖特基接面之遮障高度為小於0.9電子伏特(electron volt)。
  20. 如請求項1之半導體器件，其中該肖特基層由能夠提供低遮障高度之金屬形成。
  21. 如請求項20之半導體器件，其中該肖特基層之該能夠提供低遮障高度之金屬包含鉭。
  22. 如請求項20之半導體器件，其中該肖特基層之該能夠提供低遮障高度之金屬包含由鈦、鉻及鋁組成之群中之至少一者。
  23. 如請求項20之半導體器件，其中該肖特基層之該能夠提 供低遮障高度之金屬基本上由鉭組成。
  24. 如請求項1之半導體器件，其中該漂移層在一變薄之基板上形成，該變薄之基板係在形成該漂移層後變薄，且一陰極觸點在該變薄之基板之一底表面上形成。
  25. 如請求項1之半導體器件，其中該漂移層以一梯度方式主要摻雜有該第一導電類型之該摻雜材料，其中該漂移層在該第一表面附近具有較低摻雜濃度且在該漂移層之一第二表面附近具有有意提高之摻雜濃度，該第二表面實質上與該第一表面相對。
  26. 如請求項1之半導體器件，其中該漂移層包含碳化矽。
  27. 如請求項1之半導體器件，其中該漂移層及該肖特基層為一肖特基二極體(Schottky diode)之部分。
  28. 如請求項27之半導體器件，其中在正向偏置時支撐至少440安培/公分(ampere/cm)之DC電流密度。
  29. 如請求項27之半導體器件，其中在正向偏置時支撐至少500安培/公分之DC電流密度。
  30. 如請求項27之半導體器件，其中DC正向偏置電流密度與反向偏置陽極-陰極電容之比率為至少0.275安培/微微法(ampere/pico-Farad，A/pF)，其中反向偏置陽極-陰極電壓在使該肖特基二極體反向偏置至該作用區基本上完全空乏之一點時測定。
  31. 如請求項27之半導體器件，其中DC正向偏置電流密度與反向偏置陽極-陰極電容之比率為至少0.3安培/微微法(A/pF)，其中反向偏置陽極-陰極電壓在使該肖特基二極 體反向偏置至該作用區基本上完全空乏之一點時測定。
  32. 如請求項27之半導體器件，其中DC正向偏置電流密度與反向偏置陽極-陰極電容之比率為至少0.35安培/微微法(A/pF)，其中反向偏置陽極-陰極電壓在使該肖特基二極體反向偏置至該作用區基本上完全空乏之一點時測定。
  33. 如請求項1之半導體器件，其中該複數個邊緣終端元件為複數個保護環。
  34. 如請求項1之半導體器件，其中該漂移層及該肖特基層為一碳化矽肖特基二極體之部分。
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