JPH0666118B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はタイミング信号によって動作する半導体記憶装
置に関し、特にメモリ素子からのデータを読み出す行線
のプリチャージタイミングに関する。

［従来の技術］ 一般に半導体記憶装置は第１図に示すような回路構成で
ある。1₀〜1₁及び2₀〜2mはメモリ素子のアドレスを指定
するアドレス入力端子、３及び４は入力端子からのアド
レス信号を増幅または波形成形するアドレスバッファ回
路、５及び６はアドレス入力信号によってメモリ素子ア
レイ内の１個またはデータ出力に対応する数のメモリ素
子を選択するロウデコーダ及びカラムデコーダ、７はマ
トリクス状に配置されたメモリ素子アレイ、８はメモリ
素子のデータを出力する出力回路、9₀〜9nは出力端子で
ある。

この様な半導体記憶装置のなかで、例えばメモリ素子が
ＮチャネルMOSトランジスタ１個で構成される半導体記
憶装置の読み出し回路は第２図に示すような構成であ
る。図中、15はメモリ素子であるＮチャネルMOSトラン
ジスタで、ロウデコーダ出力12によって選択される。こ
のトランジスタのしきい値電圧を高くあるいは低く設定
することによりデータを書き込むことができる。同図の
半導体記憶装置は複数のメモリ素子がデータ線に並列接
続される構成で、カラムデコーダの出力によって選択さ
れるカラムデータ線17とロウデコーダ出力によって選択
される。13はカラムデータ線17をプリチャージするプリ
チャージ用のＰチャネルMOSトランジスタ、11はカラム
デコーダ出力、14はカラムデコーダ出力によりカラムデ
ータ線17を選択するＮチャネルMOSトランジスタであ
る。また16はデータの出力線であり、この出力線の電位
をＰチャネルMOSトランジスタ18とＮチャネルMOSトラン
ジスタ19からなるセンスアンプで検出することにより、
メモリ素子15に書き込まれたデータを検出する。20はセ
ンスアンプの出力端子、21は電源端子である。第２図の
構成における従来の半導体記憶装置では、ロウデコーダ
の出力12が低レベルとなるメモリ素子の非選択状態時
に、プリチャージ信号10によりＰチャネルMOSトランジ
スタ13をオン状態としてカラムデータ線17をプリチャー
ジし、その後信号12を高レベルとしてメモリを選択状態
として読み出す構成であった。

メモリ素子を４段直列接続した半導体装置（NAND型RO
M）の読み出し回路を第４図に示す。図中35〜38はメモ
リ素子であるＮチャネルMOSトランジスタであり、ロウ
デコーダ出力28〜31によって選択される。43はメモリ素
子のデータが出力されるカラムデータ線である。また、
26はカラムデータ線43をプリチャージするためのタイミ
ング信号、33はカラムデータ線43をプリチャージするプ
リチャージ用ＰチャネルMOSトランジスタ、27はカラム
デコーダ出力、32はプリチャージ時にＮチャネルMOSト
ランジスタ39をオフするためのゲート信号である。ま
た、42は出力線であり、ＰチャネルMOSトランジスタ40
とＮチャネルMOSトランジスタ41からなるセンスアンプ
によりデータを検出し、出力端子44に出力する。21は電
源端子である。

［発明が解決しようとする課題］ 第２図の構成における従来の半導体記憶装置では、プリ
チャージ時にはタイミング信号は低レベルでＰチャネル
MOSトランジスタ13はオン状態、カラムデコーダ出力11
は高レベルでＮチャネルMOSトランジスタ14はオン状
態、ロウデコーダ出力12は低レベルでメモリ素子15はオ
フ状態にされ、カラムデータ線17が充電される。ところ
が、ＮチャネルMOSトランジスタ14のソースであるカラ
ムデータ線17の電位上昇に伴って、バックゲート効果が
生じＮチャネルMOSトランジスタ14はオフ状態となって
しまい、カラムデータ線17の電位は電源端子21の電圧レ
ベルまで上昇せずに中間レベルで止まってしまう。

次にタイミング信号10が高レベルとなりＰチャネルMOS
トランジスタ13をオフ状態にしてデータ読み出し動作に
入る。このときロウデコーダ出力12は高レベルとなっ
て、メモリ素子15を選択する。メモリ素子15のしきい値
電圧が高く設定されている場合はメモリ素子はオフ状態
であり、カラムデータ線17はプリチャージされた高レベ
ルのままとなる。一方しきい値電圧が低く設定されてい
る場合には、メモリ素子がオン状態となりカラムデータ
線17は放電され、低レベルに変化する。この場合カラム
データ線17の電位が下がり始めるのに対して出力線16の
電位が下り始めるのが遅くなる。これは、ＮチャネルMO
Sトランジスタ14がプリチャージ終了時にオフ状態にあ
り、カラムデータ線17の電位がある程度下がりブート・
ソース間電圧が十分に大きくならないと十分にオン状態
とならず、出力線16の放電が遅くなるからである。しか
もカラムデータ線17の付加容量が大きいのでMOSトラン
ジスタ14のソース電位は変化が遅くなり、出力線16の電
位変化により一層遅くなる。また、第２図に示すメモリ
素子が接地端子と選択用ＮチャネルMOSトランジスタ14
の間に接続される構成の場合、第３図に示すようなメモ
リ素子のレイアウトとなる。ここで、22はMOSトランジ
スタ及び拡散層を形成するための酸化膜の段差、23は列
線である多結晶シリコン、24は行線であるA1、25はロウ
デコーダ出力とメモリ素子のドレインを接続するための
コンタクトホールである。この構造ではロウデコーダ出
力24とメモリ素子のドレインを接続するためのコンタク
トホール25及びMOSトランジスタと前記コンタクトホー
ルの位置の余裕が必要となりチップ面積が大きくなって
しまう。

第４図のような構成の場合には、プリチャージ時にはＰ
チャネルMOSトランジスタ33がオン状態、ＮチャネルMOS
トランジスタ34がオン状態、ＮチャネルMOSトランジス
タ39がオフ状態となって、ロウデコーダ出力28〜31を高
レベルとしてカラムデータ線43をプリチャージする。

次に読み出し状態では、ＰチャネルMOSトランジスタ33
はオフ状態、ＮチャネルMOSトランジスタ39はオン状
態、ＮチャネルMOSトランジスタ34はカラムデータ線43
が選択されるとオン状態となる。メモリ素子35のデータ
を読み出す場合には、行デコーダロウデコーダ出力は28
のみ低レベルとなり、メモリ素子35のしきい値電圧が低
レベルとなっていれば、カラムデータ線43の電位は低レ
ベルに変化し、逆にしきい値電圧が高レベルになってい
ればカラムデータ線の電位は変化しない。メモリ素子35
のしきい値電圧が低く設定されている場合、第２図の説
明と同様な現象が起こる。このときはオフ状態になって
いるトランジスタの数が多く、接地端子に近い方からト
ランジスタが順番にオン状態に変化してくため、Ｎチャ
ネルMOSトランジスタ34がオンとなり出力線42の電位が
変化するまでに非常に時間がかかる。

本発明は以上のような従来の課題を解決しデータの読み
出しが高速に行える半導体記憶装置を提供するものであ
る。

［実施例］ 本発明は、データ線のプリチャージが終了する前に読み
出そうとするメモリ素子を選択状態とするものであり、
その結果データ読み出し時にメモリ素子、カラム選択ゲ
ートがバックゲート効果によりオフ状態となっていない
ようにすることにより、データの読み出しを高速化する
ものである。

以下図面に基づき本発明を詳細に説明する。第５図は本
発明の実施例であり、第４図におけるＮチャネルMOSト
ランジスタ39をカラムデータ線43とメモリ素子35の間に
挿入接続したものである。そして、カラムデータ線43に
複数段直列接続されたメモリ素子ブロックを並列接続
し、このブロックをＮチャネルMOSトランジスタ39によ
り選択する構成としたものである。但し簡便のため、第
５図にはブロックは１つしか示していない。

第５図においてメモリ素子38が選択される場合の各信号
のタイミングの関係を第６図に示す。第６図において、
45はＮチャネルMOSトランジスタ39のゲートに供給され
るブロック選択信号54、46はメモリ素子35〜37のゲート
に供給されるロウデコーダ出力28〜30であり高レベル、
47はメモリ素子38のゲートに供給されるロウデコーダ出
力31、48はカラムデータ線43を選択するＮチャネルMOS
トランジスタ34のゲートに供給されるカラムデコーダ出
力27、49はカラムデータ線43をチャージするＰチャネル
MOSトランジスタ33のゲートに供給されるプリチャージ
信号26である。入力されるアドレスの変化に基づき信号
45〜48は変化する。このときプリチャージ信号49はメモ
リ素子が選択される前に低レベルとなりＰチャネルMOS
トランジスタ33がオン状態となる。そしてこの状態では
出力線42が高レベルとなり、次にメモリ素子が選択され
た状態、即ちＮチャネルMOSトランジスタ34,39が状態に
なるとカラムデータ線43及びメモリ素子がプリチャージ
され高電位となる。この場合メモリ素子38に書き込まれ
ているデータがオフ（しきい値電圧が高く設定されてい
る）状態の場合は、従来と同様にカラムデータ線43及び
メモリ素子38のドレイン端子が高レベルとなり、直列接
続された各ＮチャネルMOSトランジスタがバックゲート
効果によりオフ状態になるまで充電される。

一方、メモリ素子38に書き込まれているデータがオン状
態の場合は、電源端子21と接地端子の間にプリチャージ
用ＰチャネルMOSトランジスタ33を介して直列接続され
る全てのＮチャネルMOSトランジスタにはバックゲート
効果が生じずオン状態となる。なぜなら、メモリ素子を
選択するまではMOSトランジスタ34,39はオフ状態であっ
たため、メモリ素子はプリチャージされていなかったか
らである。そして直列接続点となる各ノードはそれぞれ
MOSトランジスタのオン状態のインピーダンスで決定さ
れる電位まで充電されこの状態によって決まる電流が電
源端子間に流れる。

プリチャージ用ＰチャネルMOSトランジスタ33、選択用
ＮチャネルMOSトランジスタ34はカラムデータ線43のチ
ャージ時間を短くするためにトランジスタサイズが大き
く設計されるため消費電流が大きくなるが、実際に第６
図のプリチャージ信号が低レベルとなり、プリチャージ
している時間は50ns程度と短く問題とはならない。

メモリ素子38が選択時にオン状態となる場合について第
７図に基づき説明する。同図はメモリが選択されている
状態で、縦軸は電圧、横軸は時間で、50は電源電位、51
はプリチャージの終了を示し、51以降がデータ読み出し
状態である。また、52は出力線42の電位、53はカラムデ
ータ線43の電位である。プリチャージと選択期間が重な
る状態では、電源端子間のトランジスタは全てオン状態
にある。出力線42の電位52は電源電位50に近い電位とな
り、ＰチャネルMOSトランジスタ33、ＮチャネルMOSトラ
ンジスタ34を介してプリチャージされるカラムデータ線
43の電位53は中間レベルとなる。これは、ＮチャネルMO
Sトランジスタのゲートとドレインに高レベルの電位が
与えられるためソースとなるデータ線を十分にチャージ
できず、かつソース電位の上昇にともないバックゲート
効果によりしきい値電圧が上昇してしまうからである。

プリチャージが終了し、51の時点からＰチャネルMOSト
ランジスタ33がオフ状態に変化してデータの読み出しが
始まる。カラムデータ線43は放電されるが他のノードに
比べ付加容量が大きいためにプリチャージ直後のカラム
データ線43の電位53はすぐに変化しない。しかし、出力
線42の負荷容量は、ＰチャネルMOSトランジスタ33とＮ
チャネルMOSトランジスタ34のドレイン容量と、センス
アンプのゲート容量が主であるので、複数のメモリブロ
ックが接続されるカラムデータ線43の負荷容量に比べれ
ばはるかに小さく１／10程度である。従ってプリチャー
ジが終了すると、出力線42の小さな負荷容量にチャージ
されていた電荷は、オン状態のトランジスタ34を通して
電位の低いカラムデータ線にすぐに移動する。そのため
出力線42の電位52は速やかに低下し、センスアンプによ
り出力される。

メモリ素子38が選択時にオフ状態となる場合も、チャー
ジ時に出力線42とカラムデータ線43の間に第７図のよう
に電位差が生じるが、その場合チャージ終了後出力線42
の電位52は変化せず、センスアンプで何等問題なく検出
できる。この様に、出力線43の電位はその負荷容量とデ
ータ読み出し直前ので電流及びカラム選択用Ｎチャネル
MOSトランジスタの能力によって決定され、カラムデー
タ線の負荷容量に関係なくデータを読み出すことができ
る。第５図の回路では、カラム選択用トランジスタが１
個だけの場合であるが、選択用トランジスタを直列に複
数配置した場合も同様に出力線の負荷容量とトランジス
タに流れる電流だけで電位は決定され、読み出し時間を
速くすることができる。また本発明では、メモリ素子が
選択的にオンするときは貫通電流が流れるが、これはMO
Sトランジスタ33,34,39がオンする期間のみである。プ
リチャージ期間中でも、MOSトランジスタ34,39がオンに
なりブロックが選択されるまでは貫通電流は流れないた
め、消費電流はそれほど増加しない。実際の製品では、
アクセスタイムが450nSの時、消費電流は10mAである。
また本発明は、メモリ素子の直列接続される段数が多く
なるほど、読み出し時間の短縮効果は大きい。

さらに、例えば特開昭53−117342号に見られるような、
入力されるアドレスの変化を検出しパルスを発生する回
路を追加することにより、メモリ素子からのデータの読
み出しは、更に低消費電力化され、容易に行われる。第
８図にアドレス遷移検出回路の一例を示す。第８図にお
いて、55はアドレス入力端子、56は入力された信号の変
化に伴いその立ち上がり及び立ち下がりに時に微分信号
を発生する微分回路、57,58は入力された信号を増幅ま
たは波形成形するインバータ、59〜62は遅延回路を構成
するインバータ、70はインバータ58とインバータ62の出
力により入力信号の微分信号を発生する排他的論理和、
71は排他的論理和70の出力により出力端子75を低レベル
にするＮチャネルMOSトランジスタ、72は出力端子75を
高レベルにするプルアップ抵抗、74は他のアドレス入力
端子の変化を検出する他の微分回路の出力、73はその出
力により駆動されるＮチャネルMOSトランジスタであ
る。アドレス信号の変化があると、出力端子75に微分信
号が出力される。この信号に基づき、第６図に示す行線
をプリチャージする信号49及びメモリ素子のデータを読
み出すタイミング信号即ちデータラッチ回路のクロック
等を作ることにより高速化と低消費電力化を同時に実現
することができる。

以上のように、まず出力線のみをプリチャージしてお
き、その後プリチャージ終了前にブロック及びメモリ素
子の選択動作に入るために、選択されたメモリ素子がオ
ン状態の時において、プリチャージ終了時に直列接続さ
れたメモリ素子及び選択トランジスタがバックゲート効
果によってオフ状態になることを防ぐことが出来る。そ
の結果、プリチャージ状態から読みだし状態に移行した
直後の出力線の充電電荷の放電が速くなることにより、
選択されたメモリ素子がオン状態の時のデータ読出し時
間を大幅に短縮することができる。

本発明は、特にデータ読み出し時間を遅らせる原因とな
っていたメモリ素子がオン状態の読み出し時間を改善
し、メモリ素子のデータ読み出し時間の大幅な短縮を
し、アドレスの変化を検出し動作させることにより、タ
イミング信号が不要となり、低消費電力且つ高速な半導
体装置を実現することができる。

【図面の簡単な説明】

第１図は半導体記憶装置全体のブロック図、第２図は従
来の半導体記憶装置のデータ読み出し回路図、第３図は
メモリ素子の構造を示す図、第４図は従来の半導体記憶
装置の他のデータ読み出し回路図、第５図は本発明の半
導体記憶装置のデータ読み出し回路図、第６図は第５図
における確信号のタイミングを示す図、第７図は第６図
におけるデータ読みだし時のカラムデータ線及び出力線
の電位変化を示す図、第８図はアドレス遷移検出回路の
一例を示す図である。 1₀〜1₁,2₀〜2n……アドレス入力端子 3,4……アドレスバッファ回路 ５……ロウデコーダ ６……カラムデコーダ ７……メモリ素子アレイ ８……出力回路 9₀〜9n……出力端子 10……プリチャージ信号 11……カラムデコーダ出力 12……ロウデコーダ出力 13,18……ＰチャネルMOSトランジスタ 14,19……ＮチャネルMOSトランジスタ 15……メモリ素子 16……出力線 17……カラムデータ線 20……出力端子 22……酸化膜の段差 23……多結晶シリコン 24……Al 25……コンタクトホール 26……プリチャージ信号 27……カラムデコーダ出力 28〜31……ロウデコーダ出力 33,40……ＰチャネルMOSトランジスタ 34,39,41……ＮチャネルMOSトランジスタ 35〜38……メモリ素子 45……ブロック選択信号 46,47……ロウデコーダ出力 48……カラムデコーダ出力 49……プリチャージ信号 50……電源電位 51……プリチャージの終了点 52……出力線42の電位 53……カラムデータ線43の電位 55……アドレス入力端子 56……微分回路 57〜62……インバータ 70……排他的論理和 71,73……ＮチャネルMOSトランジスタ 72……プルアップ抵抗 74……他の微分回路の出力 75……出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】メモリ素子が複数個直列接続されたブロッ
   クと、複数の前記ブロックが選択的に接続され該メモリ
   素子に記憶されたデータが読みだされる出力線と、アド
   レス信号に基づき前記メモリ素子を選択する選択手段と
   を有する半導体記憶装置において、 前記アドレス信号の変化を検出する検出手段と、前記検
   出手段の検出出力に基づき発生されるタイミング信号に
   応じて前記出力線を充電する充電手段と、前記出力線と
   前記ブロックとの間に挿入接続され、前記アドレス信号
   に基づき前記ブロックを選択する選択トランジスタとを
   備え、 前記充電手段は前記出力線を所定期間充電する構成とな
   っており、前記ブロック及び前記メモリ素子は、前記充
   電手段により前記出力線が充電される前記所定期間中に
   選択が開始され、前記充電手段により前記出力線が充電
   される前記所定期間の終了後に選択が終了されてなるこ
   とを特徴とする半導体記憶装置。