JPWO2019087769A1 - 抵抗変化型メモリ装置の読み出し回路及びその読み出し方法 - Google Patents
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Abstract
省電力化に有利にしながら小面積化を図ることができる抵抗変化型メモリ装置の読み出し回路及びその読み出し方法を提供する。ビット線BLは、メモリセル12が接続され、ダミービット線DBLは、リファレンスセル14が接続されており、それぞれプリチャージされる。センスアンプは、プリチャージ後のメモリセル12、リファレンスセル14を介したビット線BL、ダミービット線DBLの放電時の電位の差を検出する。リファレンスセル14は、ダミービット線DBLの放電時の抵抗として機能するリファレンストランジスタ27、選択トランジスタ28及び帰還部30を有する。帰還部30は、ダミービット線DBLの放電時の電位の変化に従いリファレンストランジスタ27のゲートの電位を変化させる。
Description
本発明は、抵抗変化型メモリ装置の読み出し回路及びその読み出し方法に関する。
抵抗変化型の記憶素子を用いてメモリセルを構成した抵抗変化型メモリ装置(以下、単にメモリ装置という)が知られている。このようなメモリ装置としては、例えば、電界誘起巨大抵抗変化により電気抵抗が変化する記憶素子を備えたReRAM(Resistive Random Access Memory)、強誘電体キャパシタを記憶素子とした強誘電体メモリ(Ferroelectric Random Access Memory)、トンネル磁気抵抗効果を用いたと磁気トンネル接合(Magnetic Tunnel Junction)素子を記憶素子とした磁気抵抗メモリ装置等がある。いずれの記憶素子においても、記憶素子の高抵抗状態と低抵抗状態に二値(1または0)の記憶データが割り当てられる。
上記のようなメモリ装置の読み出し回路は、格納されているデータの判別の基準となるリファレンスセルを有している。リファレンスセルは、メモリセルの記憶素子の高抵抗状態と低抵抗状態との中間の抵抗値を示すように調整されている。
データの読み出し方式としては、プリチャージ方式(例えば特許文献1を参照)と、プルアップ方式(例えば特許文献2を参照)とが知られている。プリチャージ方式のデータ読み出しは、メモリセルが接続されたビット線とリファレンスセルが接続されたダミービット線が有する寄生容量を利用したものであり、プリチャージ動作と読み出し動作とを順番に行う。プリチャージ動作では、スイッチ素子を含むビット線負荷を通してビット線とダミービット線とに電荷を供給し、それらを特定の電位に充電(プリチャージ)する。読み出し動作では、ビット線とダミービット線をメモリセルとリファレンスセルを介して放電し、この時の放電速度、すなわち放電中のビット線とダミービット線の電位の差を検出する。
一方、プルアップ方式のデータ読み出しでは、ビット線負荷回路からビット線を介してメモリセルにプルアップ電流を流すと同時に、ダミービット線を介してリファレンスセルにプルアップ電流を流し、このときのビット線とダミービット線との電位の差を検出する読み出し動作を行う。
リファレンスセルとしては、例えばドレインがビット線に接続されたMOSトランジスタであるリファレンストランジスタに所定のゲート電圧を印加し、リファレンストランジスタをリファレンスセルの抵抗として機能させるもの(以下、MOSタイプという)が知られている(例えば、特許文献3を参照)。また、メモリセルと同じ記憶素子を用いたもの(以下、記憶素子タイプという)が知られている。
上記記憶素子タイプのリファレンスセルでは、低抵抗状態の記憶素子と高抵抗状態の記憶素子とを接続し、全体として低抵抗状態の記憶素子の抵抗値RLと高抵抗状態の記憶素子の抵抗値RHとの中間抵抗値(=(RL+RH)/2)としている。一般的には、製造プロセスのばらつきや温度特性のばらつきの影響を抑えるために、それぞれ複数の低抵抗状態の記憶素子と高抵抗状態の記憶素子を接続して1個のリファレンスセルを構成する。
図22は、従来の記憶素子タイプのリファレンスセル90の構成を示している。このリファレンスセル90では、並列接続された4個のサブ回路91を有している。各サブ回路91は、それぞれ2個の高抵抗状態のMTJ素子93a、93bと2個の低抵抗状態のMTJ素子93c、93dとを直列に接続した直列回路と、MTJ素子93a〜93dを初期化するためのトランジスタ94a〜94d、95a〜95c及びスイッチ素子96とが設けられている。初期化する場合には、スイッチ素子96をオンとした状態で、トランジスタ94a〜94d、95a〜95cを組み合わせてオンとすることにより、MTJ素子93a〜93dに順番に書き込み電流を流して、各々のMTJ素子93a〜93dを高抵抗状態と低抵抗状態のいずれかに設定する。例えば、トランジスタ94aとトランジスタ95aとをオンすることで、MTJ素子93aを高抵抗状態にする。また、トランジスタ95cとトランジスタ94dをオンすることで、MTJ素子93dを低抵抗状態にする。
ところで、上記の記憶素子タイプのリファレンスセルは、プリチャージ方式、プルアップ方式のいずれのデータ読み出しにも利用可能であるが、各記憶素子のそれぞれについて1個以上の初期化のためのトランジスタが必要であり、メモリ装置の回路面積を大きくするという問題があった。例えば、図22の構成例では、4個のMTJ素子に対して7個の初期化用のトランジスタが必要であり、1個のリファレンスセルでは28個のトランジスタを要する。直列接続された複数の記憶素子に同一電流を流して、それら記憶素子の抵抗状態を一括で変更することも考えられるが、この場合では、高い書き込み電圧が必要になる他、記憶素子の書き込み特性にばらつきがあり抵抗値の精度が低下するため好ましくない。
一方、MOSタイプのリファレンスセルは、記憶素子タイプのものに比べて回路面積を小さくできるが、ダミービット線の電位が変化している間にビット線とダミービット線との電位の差を検出するプリチャージ方式のデータ読み出しにおいては、動作マージンが小さくなるため不向きであった。すなわち、ダミービット線の電位に依存してリファレンストランジスタの抵抗値が変化するため、メモリセルから読み出すべきデータに応じたビット線とダミービット線の電位の差が得られる期間が極めて短く、正常なデータの読み出しを行うことが困難であった。また、プルアップ方式のデータ読み出しは、メモリセル及びリファレンスセルにプルアップ電流を定常的に流している間のビット線及びダミービット線の電位の差を検出するため、ビット線及びダミービット線の寄生容量に充電するプリチャージ方式に比べて消費電力が大きくなるという問題があった。
本発明は、上記事情を鑑みてなされたものであり、省電力化に有利にしながら小面積化を図ることができる抵抗変化型メモリ装置の読み出し回路及びその読み出し方法を提供することを目的とする。
本発明は、抵抗変化型の記憶素子を含むメモリセルを備える抵抗変化型メモリ装置の読み出し回路において、前記メモリセルが接続された第1のビット線と、この第1のビット線と対をなす第2のビット線との電位の差を検出するセンス回路部と、前記第2のビット線にリファレンス電位を生じさせるリファレンスセルとを備え、前記リファレンスセルは、前記第2のビット線とドレインが接続されたリファレンストランジスタと、前記リファレンストランジスタのソースと接地との間に接続され、ゲートにワード線が接続された選択トランジスタと、前記第2のビット線の電位を前記リファレンストランジスタのゲートに帰還し、前記第2のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させる帰還部とを有するものである。
また、本発明は、抵抗変化型の記憶素子を含むメモリセルが接続された第1のビット線と、リファレンスセルが接続された第2のビット線との電位の差に基づき前記メモリセルが記憶しているデータを読み出す抵抗変化型メモリ装置の読み出し方法において、データの読み出しの際に、前記第2のビット線からの電流を、前記第2のビット線に接続されたリファレンストランジスタを介して流し、前記第2のビット線にリファレンス電位を発生させるリファレンス電位発生ステップと、前記リファレンス電位の発生中に行われ、前記第2のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させるように、前記第2のビット線の電位を前記リファレンストランジスタのゲートに帰還する帰還ステップとを有するものである。
本発明によれば、第2のビット線の電位をリファレンストランジスタのゲートに帰還して、第2のビット線の電位の変化にしたがってリファレンストランジスタのゲートの電位を変化させるので、リファレンストランジスタの等価抵抗が第2のビット線の電位の変化によらずほぼ一定に維持される。このため、リファレンストランジスタを用いて小面積化を図ることができるとともに、動作マージンを確保しながらプリチャージ方式によるデータの読み出しが可能となり、またプルアップ方式のデータの読み出しでは早期に第1のビット線と第2のビット線との電位の差を検出することが可能になって省電力化することができる。
[第1実施形態]
図1に抵抗変化型メモリ装置(以下、単にメモリ装置という)10の概略を示すように、メモリ装置10は、複数のメモリセル12とリファレンスセル14とがマトリクス状に配列されたメモリアレイを備えている。また、メモリアレイの各列には、センス回路部15が設けられている。なお、図1では、1つのメモリセル12とその列に対応して設けた1つのリファレンスセル14と、センス回路部15のみを描いてある。また、メモリ装置10には、図示を省略するが、各種の信号線を通してメモリセル12やリファレンスセル14の選択や電位の供給等を行う列デコーダ、行デコーダを含む周辺回路が設けられている。
図1に抵抗変化型メモリ装置(以下、単にメモリ装置という)10の概略を示すように、メモリ装置10は、複数のメモリセル12とリファレンスセル14とがマトリクス状に配列されたメモリアレイを備えている。また、メモリアレイの各列には、センス回路部15が設けられている。なお、図1では、1つのメモリセル12とその列に対応して設けた1つのリファレンスセル14と、センス回路部15のみを描いてある。また、メモリ装置10には、図示を省略するが、各種の信号線を通してメモリセル12やリファレンスセル14の選択や電位の供給等を行う列デコーダ、行デコーダを含む周辺回路が設けられている。
メモリ装置10では、第1のビット線としてのビット線BLが列ごとに、また第1のワード線としてのワード線WLが行ごとにそれぞれ設けられている。ビット線BLは、列方向(図中上下方向)に延在し、ワード線WLは、行方向(図中左右方向)に延在する。メモリセル12は、ビット線BLと、ワード線WLとの交差部に設けられている。同一列にあるメモリセル12は、同一のビット線BLに接続され、同一行にある各メモリセル12は、同一のワード線WLに接続されている。
また、メモリアレイには、その各列に対応して第2のビット線としてのダミービット線DBLがそれぞれ設けられ、各リファレンスセル14が並んだ行には、第2のワード線としてのダミーワード線DWLが設けられている。ダミービット線DBLは、列方向に延在し、ダミーワード線DWLは、行方向に延在する。各ダミービット線DBLには、それぞれリファレンスセル14が接続されている。また、ダミーワード線DWLには各リファレンスセル14が接続されている。
データの読み出しの際に、読み出し対象となるメモリセル12が接続され、そのメモリセル12が記憶しているデータに基づいた態様で電位が変化するビット線が第1のビット線である。また、メモリセル12からデータを読み出す際に用いられるリファレンスセル14が接続されたビット線が第2のビット線である。読み出し対象のメモリセル12の行を選択するワード線が第1のワード線であり、そのメモリセル12を読み出す際に用いられるリファレンスセル14の行を選択するワード線が第2のワードである。
メモリセル12は、抵抗変化型の記憶素子としてのMTJ(Magnetic Tunnel Junction)素子(磁気トンネル接合素子)17と、NMOSトランジスタの選択トランジスタ18とを有している。MTJ素子17としては、絶縁膜を挟んで磁化固定層と磁化自由層とが積層された構成を有し、磁化固定層と磁化自由層にそれぞれ端子が設けられた2端子型のものが用いられている。メモリセル12は、MTJ素子17の磁化状態、すなわち磁化の向きが固定された磁化固定層に対する磁化自由層の磁化の向きで1ビットを記憶することができる。MTJ素子17は、磁化固定層と磁化自由層の磁化の向きが一致する平行状態のときに抵抗値が小さい低抵抗状態になり、磁化固定層に対して磁化自由層の磁化が反対向きである反平行状態のときに抵抗値が大きい高抵抗状態になる。例えば、MTJ素子17は、データ“0”に対して低抵抗状態が、データ“1”に対して高抵抗状態が割り当てられる。なお、以下の説明では、MTJ素子17の低抵抗状態のときの抵抗値をRL、高抵抗状態のときの抵抗値をRHとし、それらの中間抵抗値をRAVE(=(RL+RH)/2)とする。
MTJ素子17と選択トランジスタ18は、直列に接続され、その直列回路が読み出し時においてビット線BLと接地との間に接続される。具体的には、MTJ素子17の一端がビット線BLに接続され他端が選択トランジスタ18のドレインに接続され、選択トランジスタ18のソースが第1ソース線SL1に接続されており、読み出し時に第1ソース線SL1が、それに接続された第1ソース線スイッチ部(図示省略)を介して接地される。また、選択トランジスタ18は、そのゲートがワード線WLに接続されており、接続されたワード線WLが行デコーダによって活性化(Hレベル)することでオンになる。
なお、上記の選択トランジスタ18をはじめ各トランジスタの一部または全てについて、高密度実装に有利な縦型MOSトランジスタを用いて構成することも可能であって、こうした構成により回路面積のさらなる低減が可能となる。
メモリセル12へのデータの書き込み及び読み出しをする場合には、書き込みまたは読み出しする行のワード線WLが活性化される。データを書き込む場合には、選択トランジスタ18がオンの状態で、データを書き込むべきメモリセル12が接続されているビット線BLの電位を、書き込むべきデータ(1または0)に応じてソース線よりも高くしまたは低くすることにより、MTJ素子17に流れる書き込み電流の向きを変える。この電流の向きの制御の際には、ビット線BLを接地した状態と電源電圧VDDに接続した状態とに切り替えるとともに、第1ソース線SL1を電源電圧VDDに接続した状態と接地した状態とに切り替える。なお、第1ソース線SL1は、上述の第1ソース線スイッチ部により接続の状態が切り替えられる。
リファレンスセル14は、読み出し回路20を構成する。読み出し回路20は、メモリセル12に記憶されているデータを読み出すためのものであり、リファレンスセル14の他に、ビット線BL、ダミービット線DBL、センス回路部15等で構成される。この例では、データの読み出し方式としてプリチャージ方式を採用しており、読み出し回路20によるデータ読み出しは、ビット線BL及びダミービット線DBLの寄生容量にプリチャージ(充電)するプリチャージ動作と、このプリチャージ動作の後の読み出し期間に行われ、ビット線BL及びダミービット線DBLの放電速度の違いを電位の差として検出する読み出し動作とがある。
リファレンスセル14は、読み出し動作の際に、ダミービット線DBLに、ビット線BLのビット線電位VBLの高低のリファレンス電位となるダミービット線電位VDBLを生じさせる。このリファレンスセル14は、リファレンストランジスタ27、選択トランジスタ28、帰還部30を有している。リファレンストランジスタ27、選択トランジスタ28は、いずれもNMOSトランジスタである。
リファレンストランジスタ27、選択トランジスタ28は、直列に接続され、その直列回路がダミービット線DBLと接地との間に接続されている。具体的には、リファレンストランジスタ27は、ドレインがダミービット線DBLに接続されソースが選択トランジスタ28のドレインに接続されている。選択トランジスタ28は、そのソースが接地された第2ソース線SL2に接続されている。また、リファレンストランジスタ27は、そのゲートが帰還部30に接続されており、帰還部30によってそのゲート電位Vgが制御される。選択トランジスタ28は、そのゲートがダミーワード線DWLに接続されており、行デコーダによってダミーワード線DWLが活性化(Hレベル)することによってオンになる。
なお、後述するようにメモリセル12が接続されたビット線が第1のビット線及び第2のビット線になり得る構成においては、第1ソース線スイッチ部と同様な第2ソース線スイッチ部(図示省略)が第2ソース線SL2に接続され、その第2ソース線スイッチ部によって、前記第2ソース線SL2が電源電圧VDDに接続された状態と接地された状態とに切り替えられる。
帰還部30は、ダミービット線DBLのダミービット線電位VDBLをリファレンストランジスタ27のゲートに帰還し、ダミービット線電位VDBLの変化に従い、その変化と同方向にリファレンストランジスタ27のゲート電位Vgを変化させる。この例では、帰還部30は、キャパシタ31、32とスイッチ素子33とで構成される。
ビット線側静電容量成分としてのキャパシタ31は、その一端がダミービット線DBLに接続され、他端がリファレンストランジスタ27のゲートに接続されている。このように接続されたキャパシタ31によって、ダミービット線DBLとリファレンストランジスタ27のゲートとを容量結合し、読み出し期間において、キャパシタ32と協働して、ダミービット線電位VDBLの低下にしたがってリファレンストランジスタ27のゲート電位Vgも低下するようにしている。ビット線側静電容量成分は、必ずしも素子の形態で設けられる必要はなく、リファレンストランジスタ27のゲート-ドレイン間容量(帰還容量)を十分に大きくすることで、そのゲート-ドレイン間容量をビット線側静電容量成分として実装することも可能である。
接地側静電容量成分としてのキャパシタ32は、その一端がリファレンストランジスタ27のゲートに接続され、他端が接地されている。このキャパシタ32は、ノイズに対してリファレンストランジスタ27のゲート電位Vgを安定に保つために設けられている。また、後述するように、キャパシタ31の容量とキャパシタ32の容量とを適宜設定することで、読み出し動作におけるリファレンストランジスタ27のゲート電位Vgの変化量を調整できる。キャパシタ31、32は、例えばMOSキャパシタとして形成されている。なお、接地側静電容量成分は、ビット線側静電容量成分と同様に、必ずしも素子の形態で設けられる必要はない。例えば、接地側静電容量成分として、配線容量やスイッチ素子33の寄生容量などにより、リファレンストランジスタ27のゲートと接地間に、ゲート電位Vgの変化量を適宜調整できるような所定の等価容量が実装されていればよい。なお、キャパシタ31がビット線側キャパシタであり、キャパシタ32が接地側キャパシタである。
スイッチ素子33は、一端がリファレンストランジスタ27のゲートに接続され、他端が初期ゲート電位VR1を出力する電位供給部(図示省略)に接続されている。スイッチ素子33は、例えばトランジスタで構成されており、プリチャージ動作時にオンとされ、リファレンストランジスタ27のゲート電位Vgを初期ゲート電位VR1にする。このスイッチ素子33は、読み出し動作時にはオフとされる。
初期ゲート電位VR1は、読み出し期間の開始時に、リファレンストランジスタ27の等価抵抗(ドレインソース間オン抵抗)Ronを中間抵抗値RAVEと等しくするゲート電位Vgである。ダミービット線DBLの読み出し期間の開始時の電位である初期ビット線電位VB0をリファレンストランジスタ27のドレイン電位として、リファレンストランジスタ27の特性に基づいて初期ゲート電位VR1を決めることができる。なお、検出期間の開始時では、ビット線BLのビット線電位VBL及びダミービット線DBLのダミービット線電位VDBLは、同じ初期ビット線電位VB0にされる。
上記の電位供給部は、例えばメモリセル12と同じMTJ素子を複数接続した回路を有しており、その回路により初期ゲート電位VR1を変化させる。これにより、MTJ素子の製造プロセスのばらつきについての変動補償や、温度補償を行っている。メモリ装置10の各リファレンスセル14に対して、例えば1個の電位供給部から初期ゲート電位VR1を供給することにより、メモリ装置10の回路面積の増加を抑制できる。
上記のように構成された帰還部30は、読み出し期間(その全期間ないし大半の期間)においてリファレンストランジスタ27の等価抵抗Ronを中間抵抗値RAVEに安定的に維持する。すなわち、リファレンストランジスタ27のソース電位をVs、閾値電圧をVtとしたときに、読み出し期間において「(Vg−Vs)≧{(VDBL−Vs)+Vt}≧Vt」を満たすように、初期ビット線電位VB0、初期ゲート電位VR1、キャパシタ31、32の容量、リファレンストランジスタ27の閾値電圧Vtが適宜に選択される。
センス回路部15は、ビット線BLとダミービット線DBLとに接続されている。このセンス回路部15は、読み出し動作の際に、読み出し対象となるメモリセル12が接続されたビット線BLと、このビット線BLと対をなしリファレンスセル14が接続されたダミービット線DBLとの電位の差を検出する。
図2に示すように、この例におけるセンス回路部15は、プリチャージ回路36と、電位制限回路37と、センスアンプ38とから構成される。プリチャージ回路36は、ビット線負荷としてのトランジスタPR1、PR2から構成され、電位制限回路37は、トランジスタ37a、37bから構成される。トランジスタPR1、PR2は、PMOSトランジスタであり、トランジスタ37a、37bは、NMOSトランジスタである。
トランジスタPR1、PR2は、それぞれソースが電源電圧VDDに接続されている。また、トランジスタPR1、PR2は、それぞれ電位制限回路37を介してビット線BL、ダミービット線DBLに接続されている。すなわち、トランジスタPR1は、そのドレインがトランジスタ37aのドレインに接続され、トランジスタ37aのソースがビット線BLに接続されている。また、トランジスタPR2は、そのドレインがトランジスタ37bのドレインに接続され、トランジスタ37bのソースがダミービット線DBLに接続されている。
上記トランジスタPR1、PR2は、プリチャージ信号/PRCが活性化(Lレベル)したときにオンとなる。プリチャージ信号/PRCは、プリチャージ動作時に活性化される。これにより、電源電圧VDDを電位制限回路37を介してビット線BLとダミービット線DBLとに印加し、ビット線BLとダミービット線DBLとをプリチャージする。
トランジスタ37a、37bは、プリチャージ動作時に各ゲートにゲート電圧Vgnが印加される。これにより、プリチャージ動作におけるビット線電位VBLとダミービット線電位VDBLを、電源電圧VDDよりも小さい初期ビット線電位VB0に制限してプリチャージし、リードディスターブを防止する。
センスアンプ38は、ビット線BLとダミービット線DBLとに接続されている。このセンスアンプ38は、読み出し期間におけるビット線BL及びダミービット線DBLの放電時のビット線電位VBLとダミービット線電位VDBLとの電位の差を検出する。
図2に一例が示されるように、センスアンプ38は、インバータINV1、INV2と、PMOSトランジスタのトランジスタ41〜43、NMOSトランジスタのトランジスタ49a、49bとで構成される。インバータINV1は、トランジスタ45、46からなり、インバータINV2は、トランジスタ47、48からなる。トランジスタ45、47は、PMOSトランジスタであり、トランジスタ46、48は、NMOSトランジスタである。
トランジスタ41は、そのソースに電源電圧VDDが接続され、ドレインがトランジスタ42、43の各ソースに接続されている。トランジスタ41は、ゲートに入力されるセンス信号/SEが活性化(Lレベル)することでオンになって、センスアンプ38の動作を開始させる。センス信号/SEは、読み出し期間内に設定されたセンス可能期間の開始と同時に活性化される。トランジスタ42は、そのゲートにビット線BLが接続され、ドレインがトランジスタ45のソースに接続されている。同様に、トランジスタ43は、そのゲートにダミービット線DBLが接続され、ドレインがトランジスタ47のソースに接続されている。
インバータINV1では、トランジスタ45、46のゲート同士が接続されている。トランジスタ45は、そのドレインがトランジスタ46のドレインに接続されている。これらトランジスタ45、46のドレイン同士の接続点がインバータINV1の出力ノードn1になっている。インバータINV2では、トランジスタ47、48のゲート同士が接続されており、これに出力ノードn1が接続されている。トランジスタ47は、そのドレインがトランジスタ48のドレインに接続されている。これらトランジスタ47、48のドレイン同士の接続点がインバータINV2の出力ノードn2になっている。また、出力ノードn2がトランジスタ45、46のゲートに接続されている。
トランジスタ49a、49bは、出力ノードn1,n2をLレベルにしてセンスアンプ38を初期化する。トランジスタ49aは、そのドレインが出力ノードn1に接続され、ソースが接地されている。同様に、トランジスタ49bは、そのドレインが出力ノードn2に接続され、ソースが接地されている。トランジスタ49a、49bの各ゲートにはセンス信号/SEが入力される。これにより、トランジスタ49a、49bは、読み出し動作前のプリチャージ動作時、すなわち読み出し期間前の不活性化(Hレベル)されたセンス信号/SEによってオンとなり、出力ノードn1,n2をLレベルにする。読み出し期間では、トランジスタ49a、49bは、センス信号/SEが活性化することによりオフとなって、出力ノードn1,n2の電位が変化することを許容する。
上記構成のセンスアンプ38は、ビット線電位VBLとダミービット線電位VDBLとの電位の差に基づいて、出力ノードn1,n2から相補的な出力信号/D、Dを出力する。メモリセル12がデータ“1”を記憶している場合、出力ノードn1からのLレベルの出力信号/Dを出力し、出力ノードn2からのHレベルの出力信号Dを出力する。また、メモリセル12がデータ“0”を記憶している場合、出力ノードn1からのHレベルの出力信号/Dを出力し、出力ノードn2からのLレベルの出力信号Dを出力する。なお、出力信号D、/Dのいずれか一方だけを出力してもよい。
次に帰還部30のキャパシタ31、32の容量について説明する。なお、以下の説明においては、センス信号/SEの活性化によるセンスアンプ38の動作の開始を読み出し開始とし、センスアンプ38の状態が安定的に確定する時刻を読み出し完了時刻と称する。また、キャパシタ31について、その容量をC31、読み出し開始時点での電荷をQ31s、読み出し完了時刻での電荷をQ31fとし、キャパシタ32の容量をC32、読み出し開始時点での電荷をQ32s、読み出し完了時刻での電荷をQ32fとする。また、キャパシタ31の電荷は、ダミービット線DBLに接続されているキャパシタ31の電極を正極とし、キャパシタ32の電荷は、リファレンストランジスタ27のゲートに接続されているキャパシタ32の電極を正極としてそれぞれ正負を定義する。さらに、読み出し完了時刻におけるダミービット線電位VDBLをVBf、リファレンストランジスタ27のゲート電位VgをVgfとする。なお、説明を簡単にするために、リファレンストランジスタ27のゲート-ドレイン間容量成分及びリファレンストランジスタ27のゲートと接地との間に寄生する容量成分は、容量C31および容量C32に対し十分小さいか、または容量C31および容量C32のそれぞれに含まれているものとする。
読み出し開始時点では、下記式(1)、式(2)が成り立つ。この例では、読み出し開始に先立って、各キャパシタ31、32がそれぞれ充電されるので、キャパシタ31、32ごとに初期の電荷Q31s、Q32sが異なる。
読み出し完了時刻では、下記式(3)、式(4)が成り立つ。
上記式(2)と式(4)とから、読み出し開始から読み出し完了の間に生じる、キャパシタ31の電荷量の変化ΔQ31は、下記式(5)のように表される。
ダミービット線電位VDBLの電位変化をΔVB、リファレンストランジスタ27のゲート電位Vgの電位変化をΔVgとすると、上記式(5)は下記式(6)のように表される。
読み出し動作においてダミービット線電位VDBLは低下するので、「VB0>>VBf」であり「ΔVB<0」となる。また、電位変化ΔVgについては、「ΔVg<0」であるが、「|ΔVB|>|ΔVg|」であり、ΔQ31は負となる(ΔQ31<0)。すなわち、読み出し期間においては、キャパシタ31の正極からリファレンストランジスタ27を通して「|ΔQ31|」なる電荷が放電される。この読み出し期間では、スイッチ素子33がオフであるから、キャパシタ32の正極から「|ΔQ31|」と等しい電荷がキャパシタ31へと移行する。したがって、式(1)、式(3)、式(6)から下記の式(7)が成り立つ。
式(7)中の値(Vgf−VR1)は、リファレンストランジスタ27のゲート電位Vgの電位変化ΔVgであるから、下記式(8)のように変形できる。
式(8)に示すように、この例では読み出し期間におけるダミービット線DBLの電位変化ΔVBとリファレンストランジスタ27のゲート電位Vgの電位変化ΔVgの関係を、各キャパシタ31、32の容量C31、C32を適宜定めることで調整できる。こうした調整を行い、かつリファレンストランジスタ27のゲート幅、ゲート長、そして初期ゲート電位VR1を適宜設定することで、リファレンストランジスタ27が、読み出し動作(期間)の大半の間、線形状態となるようにする。すなわち、「(Vg−Vs)≧{(VDBL−Vs)+Vt}」が成り立つように調整する。かかる調整により、読み出し期間におけるリファレンストランジスタ27の等価抵抗Ronを、中間抵抗値RAVEに安定的に維持することが可能となる。
実際にはダミービット線電位VDBLの変化に応答してゲート電位Vgが変化することを考慮すると、読み出し期間においてゲート電位Vgがダミービット線電位VDBLと同方向に並行して変化し、かつゲート電位Vgの変化率がダミービット線電位VDBLの変化率以下になるように、上記式(8)に基づき各キャパシタ31、32の容量C31、C32の比を調整する。ダミービット線電位VDBLの変化に応答してゲート電位Vgが変化することは、ダミービット線電位VDBLの変化から僅かな応答時間の経過後にゲート電位Vgが変化を開始することを意味する。また、ゲート電位Vgがダミービット線電位VDBLと同方向に並行して変化するとは、この例ではダミービット線電位VDBLの低下にしたがって、それと概ね同時にゲート電位Vgが低下することを意味する。さらに、読み出し期間中に「Vg−Vs≧Vt」(好ましくは「(Vg−Vs)≧{(VDBL−Vs)+Vt}≧Vt」)を維持し、かつ読み出し完了時刻において、リファレンストランジスタ27の等価抵抗Ronが中間抵抗値RAVEから大きく乖離しないようにするため「(Vg−Vs)≧Vt」となるようにする。このために、上記式(8)に基づき各キャパシタ31、32の容量C31、C32の比を調整するとともに、リファレンストランジスタ27のゲート幅及びゲート長、そして初期ゲート電位VR1を適宜定める。
読み出し完了時刻で「(Vg−Vs)≧Vt」の関係を電位的な余裕をもって満足するために、ダミービット線電位VDBLが変化しなくなるタイミングよりも少し遅れてゲート電位Vgが変化しなくなる程度に調整するのがよい。このためには、例えば帰還部30のキャパシタ31をキャパシタと抵抗rとが直列接続された回路と置き換えればよい。これにより、ダミービット線電位VDBLの変化に対して、所定の時定数τだけ遅延して変化するゲート電位Vgが得られる。なお、上記時定数τは、「r」によりその大きさを調整できる。
次に上記構成のデータ読み出しについて説明する。データ読み出しでは、まずプリチャージ動作が行われる。プリチャージ動作では、最初に電位制限回路37のトランジスタ37a、37bにそれぞれゲート電圧Vgnが印加された状態にされる。この後に、プリチャージ信号/PRCが活性化されてトランジスタPR1、PR2がそれぞれオンとされるとともに、リファレンスセル14のスイッチ素子33がオンされる。
トランジスタPR1、PR2がオンになると、電源の電位VDDがトランジスタ37a、37bを介してビット線BL及びダミービット線DBLにそれぞれ印加され、ビット線BL及びダミービット線DBLがプリチャージされる。これにより、ビット線電位VBL及びダミービット線電位VDBLが上昇し、それぞれ初期ビット線電位VB0で一定になる。
一方、スイッチ素子33がオンすることにより、キャパシタ31、32が充電されて、リファレンストランジスタ27のゲート電位Vgが初期ゲート電位VR1となる。このときに、キャパシタ31は、その一端が初期ビット線電位VB0であり、他端が初期ゲート電位VR1である。
また、プリチャージ動作のときには、センス信号/SEは、非活性化(Hレベル)されている。このため、トランジスタ49a、49bがそれぞれオンとなり、出力ノードn1,n2がLレベルにされ、センスアンプ38が初期化された状態になる。したがって、出力ノードn1,n2が等電位になっている。
プリチャージ信号/PRCが活性化した時点から、上記のようにビット線電位VBL及びダミービット線電位VDBLが初期ビット線電位VB0となり、またゲート電位Vgが初期ゲート電位VR1となるのに必要な時間が経過すると、プリチャージ信号/PRCが非活性化(Hレベル)されてトランジスタPR1、PR2がオフとされるとともに、スイッチ素子33がオフにされる。また、電位制限回路37へのゲート電圧Vgnの印加が停止される。これにより、プリチャージ動作が終了する。
プリチャージ動作の終了後、ワード線WLとダミーワード線DWLとが同時に活性化され、読み出し期間になって読み出し動作が開始される。ワード線WLとダミーワード線DWLが同時に活性化することにより、メモリセル12の選択トランジスタ18とリファレンスセル14の選択トランジスタ28とが同時にオンになる。
選択トランジスタ18のオンにより、プリチャージ動作で充電されたビット線BLの電荷がMTJ素子17と選択トランジスタ18とを介して放電され(放電電流が流れ)、ビット線電位VBLが初期ビット線電位VB0から徐々に低下する。このときのビット線BLの放電速度は、MTJ素子17の一定な抵抗値に依存する時定数で決まるから、メモリセル12が記憶しているデータに応じたものとなる。
また、リファレンスセル14の選択トランジスタ28がオンになることにより、プリチャージ動作で充電されたダミービット線DBLの電荷がリファレンストランジスタ27と選択トランジスタ28とを介して放電される(放電電流が流れる)。このときのダミービット線DBLの放電速度は、リファレンストランジスタ27の等価抵抗Ronで決まる。図3に示すように、ダミーワード線DWLが活性化されると、そのダミービット線電位VDBLは、初期ビット線電位VB0から徐々に低下する。このダミービット線電位VDBLの低下にともない、リファレンストランジスタ27のソース電位Vsが低下する。一方で、ダミービット線電位VDBLの低下は、帰還部30のキャパシタ31を通してリファレンストランジスタ27のゲートに帰還される。これにより、ダミービット線電位VDBLの低下にしたがって、リファレンストランジスタ27のゲート電位Vgが初期ゲート電位VR1から低下する。このため、リファレンストランジスタ27のゲート・ソース電圧(=Vg−Vs)とドレイン・ソース電圧(=Vd−Vs)との関係が大きく変化することがない。すなわち、リファレンストランジスタ27のゲート・ソース電圧がドレイン・ソース電圧(=Vd−Vs)に対して高くなりすぎたり、低くなりすぎたりすることがないので、読み出し期間におけるリファレンストランジスタ27の等価抵抗Ronが中間抵抗値RAVEに安定的に維持される。
ワード線WLとダミーワード線DWLとが活性化されてから、所定の遅延時間が経過してセンス可能期間になると、センス信号/SEが活性化される。これにより、トランジスタ41がオンになるとともに、トランジスタ49a、49bがオフになる。トランジスタ49a、49bのオフにより、等電位とされていた出力ノードn1,n2の電位の変化が許容される。また、トランジスタ41のオンにより、ビット線電位VBLとダミービット線電位VDBLとの電位の差がトランジスタ42、43を通して出力ノードn1、n2の電位の差として伝搬する。この例では、ダミービット線電位VDBLに対するビット線電位VBLの高低が、出力ノードn1の電位に対する出力ノードn2の電位の高低として、出力ノードn1と出力ノードn2とに電位の差が生じる。そして、出力ノードn1と出力ノードn2とに微小な電位の差が生じると、インバータINV1とインバータINV2との相互の正帰還作用により、出力ノードn1、n2の電位は、一方がHレベル(VDD)、他方がLレベル(0V)となるまで増幅されてラッチされる。
例えば、メモリセル12がデータ“1”を記憶している場合、MTJ素子17は、高抵抗状態であり、リファレンスセル14のリファレンストランジスタ27の等価抵抗Ronよりも抵抗値が高い。このため、ビット線電位VBLの放電速度は、ダミービット線電位VDBLの放電速度よりも遅く、ビット線電位VBLがダミービット線電位VDBLよりも高くなる。これにより、出力ノードn1よりも出力ノードn2の電位が高くなり、出力ノードn1がLレベル、出力ノードn2がHレベルとなる。この結果、出力ノードn1からのLレベルの出力信号/Dと、出力ノードn2からのHレベルの出力信号Dが出力され、データ“1”が得られる。
また、メモリセル12がデータ“0”を記憶している場合、MTJ素子17は、低抵抗状態であり、リファレンスセル14のリファレンストランジスタ27の等価抵抗Ronよりも抵抗値が低い。このため、ビット線電位VBLの放電速度は、ダミービット線電位VDBLの放電速度よりも速く、ビット線電位VBLがダミービット線電位VDBLよりも低くなる。これにより、出力ノードn2よりも出力ノードn1の電位が高くなり、出力ノードn1がHレベル、出力ノードn2がLレベルとなる。この結果、出力ノードn1からのHレベルの出力信号/Dと、出力ノードn2からのLレベルの出力信号Dが出力され、データ“0”が得られる。
以上のようにして、プリチャージ動作と読み出し動作とを順次に行って、メモリセル12に対するデータの読み出しが行われ、メモリセル12に記憶されているデータに応じた出力信号D、/Dが出力される。
ところで、リファレンスセル14に帰還部30を設けず、読み出し期間中に、リファレンストランジスタ27のゲートに一定の電位を与える構成(以下、このような構成を比較構成という)では、ダミービット線DBLの放電が進むにつれて、リファレンストランジスタ27のゲート・ソース電圧(=Vg−Vs)とドレイン・ソース電圧(=Vd−Vs)との関係が大きく変化する。このため、読み出し期間において等価抵抗Ronを一定に維持できない。この比較構成において、例えば、等価抵抗Ronがダミービット線DBLの放電中のある時刻に中間抵抗値RAVEとなるように調整した場合、ダミービット線電位VDBLの放電前では、等価抵抗Ronが中間抵抗値RAVEに対して高くなりすぎ、放電終了時には、等価抵抗Ronが中間抵抗値RAVEに対して低くなりすぎるような変化を示し、所望の特性が得られない。この結果、ダミービット線DBLの放電中において、低抵抗状態及び高抵抗状態のMTJ素子17に対応した変化を示す各ビット線電位VBLのそれぞれとの間に、ダミービット線電位VDBLが有効な差を持つセンス可能期間が極めて短くなり、動作マージンが確保できない。
これに対して、この例の読み出し回路20では、上記のようにリファレンスセル14に設けた帰還部30のキャパシタ31によって、ダミービット線電位VDBLの低下に追従させてリファレンスセル14のゲート電位Vgを低下させているから、そのゲート・ソース電圧(=Vg−Vs)とドレイン・ソース電圧(=Vd−Vs)との関係が大きく変化することがなく、読み出し期間におけるリファレンストランジスタ27の等価抵抗Ronが中間抵抗値RAVEに安定的に維持される。この結果、ダミービット線DBLの放電中において、低抵抗状態及び高抵抗状態のMTJ素子17に対応した変化を示す各ビット線電位VBLのそれぞれとの間に、ダミービット線電位VDBLが有効な差を持つセンス可能期間が長くなり、十分な動作マージンがある。
また、この例における読み出し回路20は、上記のようにプリチャージ方式のものであり、プリチャージされたビット線BLとダミービット線DBLとの放電時の電位の差を検出するので、プルアップ方式のように定常的に流れる電流の大きさを検出する必要がなく、省電力化に有利である。例えばプルアップ方式のデータ読み出しに対して、この例のデータ読み出しにおける消費電力は、1/10程度にまで低減することができる。しかも、リファレンスセル14は、リファレンストランジスタ27を抵抗として機能させるMOSタイプのものであるから、MTJ素子を用いたリファレンスセルに比べて回路面積が小さい。
さらに、帰還部30により、ビット線電位VBLの高低を識別する閾値として、安定した精度の高いダミービット線電位VDBLが得られるため、データ“1”に対応したビット線電位VBLとデータ“0”に対応したビット線電位VBLとの差を小さくすることが可能となる。これは、ビット線BLの放電の際にデータ“1”及びデータ“0”に対応したMTJ素子17に流れる読み出し電流(放電電流)を小さくできることを意味する。MTJ素子17においては、その磁化状態を変化させる書き込み電流が読み出し電流よりも大きくされるが、読み出し電流を小さくすれば、それに応じて書き込み電流をも小さくするようにMTJ素子17のスケーリングが可能となる。この結果、メモリ装置10の書き込み動作までを含めた消費電力の低減を図ることができる。
図4は、読み出し回路20の構成において、メモリセル12がデータ“1”及びデータ“0”を記憶している場合の各ビット線電位VBLと、ダミービット線電位VDBLの読み出し期間における変化をシミュレーションした結果を、ワード線WL及びダミーワード線DWL、プリチャージ信号/PRCの各電位の変化とともに示している。また、図5には、上記比較構成における各ビット線電位VBLとダミービット線電位VDBLの読み出し期間における変化をシミュレーションした結果を同様に示している。
図4からわかるように、ワード線WL及びダミーワード線DWLを活性化して放電を開始すると、その放電中においては、ダミービット線電位VDBLは、データ“1”に対応したビット線電位VBLとデータ“0”を記憶したビット線電位VBLとの中間の電位にあり、帰還部30によってリファレンスセル14の等価抵抗Ronが前述の中間抵抗値RAVEにほぼ維持されていることがわかる。ダミービット線電位VDBLが、データ“1”及びデータ“0”のいずれのビット線電位VBLに対しても、60mV(=|VBL−VDBL|)を超える期間をセンス可能期間tSEとした場合、そのセンス可能期間tSEは1.56nsecとなった。このセンス可能期間tSEは、比較構成の後述するセンス可能期間tSEの約2.7倍の長さである。
一方、比較構成では、図5からわかるように、ダミービット線電位VDBLは、放電開始直後では、データ“1”に対応したビット線電位VBLよりも高く、その後データ“1”及び“0”に対応した各ビット線電位VBLとの間の電位になる。さらに放電が進むと、データ“1”に対応したビット線電位VBLとの差が大きくなるが、データ“0”に対応したビット線電位VBLとの差が小さくなり、放電の終了に近づくとデータ“0”に対応したビット線電位VBLよりも低くなる。このようなダミービット線電位VDBLの変化を示す比較構成では、上記と同様に設定可能なセンス可能期間tSEは、0.58nsecであり、極めて短いことがわかる。
また、図6、図7に、帰還部30を設けた構成での出力ノードn1、n2の電位変化のシミュレーション結果を示すように、センス可能期間tSEにおいて、センス信号/SEを活性化することにより、上述のように出力ノードn1、n2の信号レベルが変化し、正常にデータをメモリセル12から読み出させることもわかる。なお、図6がメモリセル12にデータ“1”が記憶されている場合であり、図7がデータ“0”が記憶されている場合である。
[第2実施形態]
第2実施形態のメモリ装置は、以下に詳細を説明するセンス回路部以外の構成は、第1実施形態のものと同じである。このため、以下の説明では、同一の部材については同じ符号を付し、その詳細な説明を省略するとともに、センス回路部以外の回路構成の図示を省略する。
第2実施形態のメモリ装置は、以下に詳細を説明するセンス回路部以外の構成は、第1実施形態のものと同じである。このため、以下の説明では、同一の部材については同じ符号を付し、その詳細な説明を省略するとともに、センス回路部以外の回路構成の図示を省略する。
この例では、図8に示すように、センス回路部15Aは、プリチャージ回路56と、電位制限回路57と、センスアンプ58とから構成される。プリチャージ回路56は、トランジスタPR1、PR2から構成され、電位制限回路57は、NMOSトランジスタのトランジスタ57a、57bから構成される。センスアンプ58は、インバータINV1A、INV2Aとから構成される。インバータINV1Aは、トランジスタ61、62からなり、インバータINV2Aは、トランジスタ63、64からなる。トランジスタ61、63は、PMOSトランジスタであり、トランジスタ62、64はNMOSトランジスタである。
インバータINV1Aでは、トランジスタ61、62のゲート同士が接続され、これがインバータINV1Aの入力になっている。トランジスタ61は、そのソースが電源電圧VDDに接続され、ドレインがトランジスタ62のドレインに接続されている。トランジスタ62は、そのソースが信号線SBLに接続され、信号線SBLが電位制限回路57のトランジスタ57aを介してビット線BLに接続されている。また、インバータINV2Aでは、トランジスタ63、64のゲート同士が接続され、これがインバータINV2Aの入力になっている。トランジスタ63は、そのソースが電源電圧VDDに接続され、ドレインがトランジスタ64のドレインに接続されている。トランジスタ64は、そのソースが信号線SDBLに接続され、信号線SDBLが電位制限回路57のトランジスタ57bを介してダミービット線DBLに接続されている。この例では、信号線SBL及び信号線SDBLがセンスアンプ58の入力となる。
トランジスタ61、62のドレイン同士の接続点が出力ノードn1であり、トランジスタ63、64のドレイン同士の接続点が出力ノードn2である。出力ノードn1は、トランジスタ63、64のゲートにそれぞれ接続され、出力ノードn2は、トランジスタ61、62のゲートにそれぞれ接続されている。センスアンプ58は、出力ノードn1,n2から相補的な出力信号D、/Dを出力する。この例では、出力ノードn1の信号レベルが出力信号Dとして、出力ノードn2の信号レベルが出力信号/Dとしてそれぞれ出力される。
プリチャージ回路56のトランジスタPR1、PR2は、それぞれソースが電源電圧VDDに接続されている。また、トランジスタPR1は、そのドレインが出力ノードn1に接続され、トランジスタPR2は、そのドレインが出力ノードn2に接続されている。
電位制限回路57のトランジスタ57a、57bは、プリチャージ動作の開始時から読み出し動作の終了時まで、それらにゲート電圧Vgnが印加される。これらトランジスタ57a、57bは、プリチャージ動作時においては、第1実施形態と同様に、ビット線電位VBLとダミービット線電位VDBLを制限し、リードディスターブを防止する。また、読み出し動作時では、トランジスタ57a、57bは、ビット線電位VBLとダミービット線電位VDBLを増幅するプリアンプとして動作する。
上記センスアンプ58は、トランジスタ62、64の各のソースと電位制限回路57のトランジスタ57a、57bの各ドレインとを接続する信号線SBLの信号線電位VSBLと信号線SDBLの信号線電位VSDBLの差を検出する。すなわち、ビット線電位VBL及びダミービット線電位VDBLをトランジスタ57a、57bで増幅した信号線電位VSBLと信号線電位VSDBLとの差に基づく出力信号D、/Dを出力する。
上記構成のデータ読み出しでは、プリチャージ動作において、まず電位制限回路57のトランジスタ57a、57bにゲート電圧Vgnが印加された状態にされる。この後に、プリチャージ信号/PRCが活性化され、トランジスタPR1、PR2がそれぞれオンになる。これと同時にスイッチ素子33(図1参照)がオンされる。トランジスタPR1、PR2がオンになると、これらトランジスタPR1、PR2を介して各出力ノードn1、n2がそれぞれ電位VDD、すなわちHレベルとなってセンスアンプ58が初期化される。このときに、トランジスタ61、63がオフ、トランジスタ62、64がオンになっている。
また、トランジスタ62、64がオンになると、電源電圧VDDがトランジスタPR1、62、57aを介してビット線BLに印加され、またトランジスタPR2、64、57bを介してダミービット線DBLに印加される。これにより、ビット線BL及びダミービット線DBLがそれぞれプリチャージされ、ビット線電位VBL及びダミービット線電位VDBLがそれぞれ初期ビット線電位VB0になる。このときの信号線電位VSBL、信号線電位VSDBLは、ビット線電位VBL、ダミービット線電位VDBLを増幅したものなので等しい。
ビット線BL及びダミービット線DBLを初期ビット線電位VB0までプリチャージした後に、プリチャージ信号/PRCが非活性化される。これにより、トランジスタPR1、PR2がそれぞれオフにされる、またスイッチ素子33がオフにされる。これによりプリチャージ動作が終了する。
プリチャージ動作の終了後に、ワード線WL及びダミーワード線DWLがそれぞれ活性化されて読み出し期間となり、読み出し動作が行われる。ワード線WL及びダミーワード線DWLが活性化することにより、MTJ素子17(図1参照)を介したビット線BLの放電とリファレンストランジスタ27(図1参照)を介したダミービット線DBLの放電とがそれぞれ開始され、ビット線電位VBL及びダミービット線電位VDBLが徐々に低下する。
ビット線電位VBL及びダミービット線電位VDBLが低下すると、トランジスタ57a、57bの増幅作用により、信号線SBL、SDBLの信号線電位VSBL、VSDBLも比例的に低下する。また、ビット線電位VBLとダミービット線電位VDBLとに電位の差が生じると、信号線電位VSBLと信号線電位VSDBLとに増幅された電位の差が生じる。そして、この信号線電位VSBLと信号線電位VSDBLとの差がトランジスタ62、64を通して出力ノードn1、n2の電位の差として伝搬する。
センスアンプ58は、プリチャージ動作の終了時にトランジスタPR1、PR2がオフとなることで動作可能な状態で待機しており、ワード線WLおよびダミーワード線DWLの活性化により動作開始となる。かくて、信号線電位VSBLと信号線電位VSDBLとの電位の差により、出力ノードn1と出力ノードn2に微小な電位の差が生じると、インバータINV1A、INV2Aの相互の正帰還作用により、出力ノードn1、n2は、その一方がHレベル、他方がLレベルとなるまで増幅されてラッチされる。この結果、ビット線BLとダミービット線DBLとの放電速度との違い、すなわちリファレンストランジスタ27の等価抵抗Ronに対するMTJ素子17の抵抗値の高低に応じた出力信号D、/Dが出力され、メモリセル12に記憶されているデータを読み出すことができる。
図9は、メモリセル12(図1参照)がデータ“1”及びデータ“0”を記憶している場合の読み出し期間における信号線SBLの信号線電位VSBL及び信号線SDBLの信号線電位VSDBLの変化をシミュレーションした結果を、ワード線WL及びダミーワード線DWL、プリチャージ信号/PRCの各電位の変化とともに示している。なお、このシミュレーションでは、センスアンプ58のラッチ動作に起因した信号線電位VSBL及び信号線電位VSDBLの変化を排除するために、センス回路部15Aとして、図10に示すように、センスアンプ58を省略し、プリチャージ回路56のトランジスタPR1、PR2を電位制限回路57のトランジスタ57a、57bに直接接続した回路を用いている。
図9からわかるように、信号線電位VSDBLは、放電中においては、データ“1”に対応した信号線電位VSBLとデータ“0”を記憶した信号線電位VSBLとの中間の電位にあり、帰還部30(図1参照)によってリファレンスセル14の等価抵抗Ronが前述の中間抵抗値RAVEにほぼ維持されていることがわかる。また、データ“1”及びデータ“0”のいずれの場合においても、センス可能期間tSEは1.7nsecであり、これは帰還部30をリファレンスセル14に設けない比較構成(後述)の約3.5倍であった。なお、この例では、ビット線電位VBL、ダミービット線電位VDBLを増幅した信号線電位VSBL、信号線電位VSDBLをセンスアンプ58の検出に用いることから、上記センス可能期間tSEは、信号線電位VSBL、信号線電位VSDBLとの差が80mVを超える期間としている。
図11は、リファレンスセルに帰還部を設けない比較構成における、信号線SBLの信号線電位VSBL及び信号線SDBLの信号線電位VSDBLの変化をシミュレーションした結果を示している。この比較構成においても、センス回路部15Aとして、図10に示すセンスアンプ58を省略した構成とし、メモリセル12がデータ“1”及びデータ“0”を記憶している場合のそれぞれについてシミュレーションしている。帰還部を設けない比較構成においては、読み出し動作の進行とともにリファレンスセルの等価抵抗Ronが変化してしまうことから、センス可能期間tSEが短くなる。例えば、読み出し開始時点でのリファレンスセルの等価抵抗Ronが、前述の中間抵抗値RAVEになるように調整すると、読み出し動作の早い時点で等価抵抗Ronが低くなり過ぎ、その結果リファレンス側の信号線電位VSDBLが“0”と判定されるべき信号線電位VSBLより低下してしまい誤動作となる。かくて、比較構成におけるセンス可能期間tSEは0.48nsecと短くなり、これは帰還部30を設けた、この例のリファレンスセル14(図9)と比べて著しく短い。
また、センス回路部15Aを用いた場合における、プリチャージ信号/PRC、ワード線WL及びダミーワード線DWLの各電位、ビット線電位VBL及びダミービット線電位VDBL、出力ノードn1、n2の各電位の変化を図12、図13に示す。図12は、メモリセル12にデータ“1”が記憶されている場合、図13は、データ“0”が記憶されている場合のものである。これらの各電位の変化より、出力ノードn1、n2の信号レベルがメモリセル12に記憶されているデータに応じて変化し、正常にデータをメモリセル12から読み出させることもわかる。センスアンプ58が出力ノードn1、n2の電位の差を増幅することにともなって、ビット線電位VBLとダミービット線電位VDBLの差が減少するが、その時点でセンスアンプ58は、その増幅動作をほぼ完了して安定状態になっているため問題にはならない。
[第3実施形態]
第3実施形態のメモリ装置は、データ読み出しをプルアップ方式で行うものである。なお、以下に詳細を説明するセンス回路部以外の構成は、第1実施形態のものと同じである。このため、以下の説明では、同一の部材については同じ符号を付し、その詳細な説明を省略するとともに、センス回路部以外の回路構成の図示を省略する。
第3実施形態のメモリ装置は、データ読み出しをプルアップ方式で行うものである。なお、以下に詳細を説明するセンス回路部以外の構成は、第1実施形態のものと同じである。このため、以下の説明では、同一の部材については同じ符号を付し、その詳細な説明を省略するとともに、センス回路部以外の回路構成の図示を省略する。
この例では、図14に示すように、センス回路部15Bは、プルアップ回路71と、センスアンプ72と、電位制限回路73とから構成される。プルアップ回路71は、ビット線負荷としてのトランジスタPL1、PL2から構成され、電位制限回路73は、トランジスタ73a、73bから構成される。トランジスタPL1、PL2は、PMOSトランジスタであり、トランジスタ73a、73bは、NMOSトランジスタである。
トランジスタPL1、PL2は、ソースが電源電圧VDDに接続されている。また、トランジスタPL1、PL2は、それぞれ電位制限回路73を介してビット線BL、ダミービット線DBLに接続されている。すなわち、トランジスタPL1は、そのドレインがトランジスタ73aのドレインに接続され、トランジスタ73aのソースがビット線BLに接続されている。また、トランジスタPL2は、そのドレインがトランジスタ73bのドレインに接続され、トランジスタ73bのソースがダミービット線DBLに接続されている。電位制限回路73の機能は、第2実施形態の電位制限回路57(図8参照)と同じである。
センスアンプ72は、トランジスタPL1とトランジスタ73aとを接続する信号線SBLと、トランジスタPL2とトランジスタ73bとを接続する信号線SDBLとの間に接続されている。このセンスアンプ72は、信号線SBLの信号線電位VSBLと信号線SDBLの信号線電位VSDBLとの差を検出する。センスアンプ72の回路は、例えば図2に示すものと同様な回路構成のものが用いられるが、各トランジスタの極性(PMOSとNMOS)が逆であり、またセンス信号SEが活性化(Hレベル)することで動作を開始する点で異なる。
この例におけるデータ読み出しでは、読み出し動作だけが行われる。この読み出し動作では、まずスイッチ素子33(図1参照)がオンにされるとともに、電位制限回路73のトランジスタ73a、73bにゲート電圧Vgnをそれぞれ印加した状態にする。また、プルアップ信号/PLUが活性化(Lレベル)される。スイッチ素子33は、リファレンストランジスタ27(図1参照)のゲート電位Vgを初期ゲート電位VR1とするのに十分な時間が経過してからオフにされる。一方、ゲート電圧Vgn、プルアップ信号/PLUは、読み出し動作に先立って活性化され、その状態が読み出し動作が完了するまで継続される。
プルアップ信号/PLUの活性化によりトランジスタPR1、PR2がそれぞれオンする。これにより、ビット線BL及びダミービット線DBLには、互いに同じ電圧(<VDD)が印加される。このようにトランジスタPR1、PR2をオンした後にワード線WLとダミーワード線DWLをそれぞれ活性化する。ワード線WLとダミーワード線DWLをそれぞれ活性化してから所定のセンス遅延時間tDSEが経過した時点で、センス信号SEが活性化され、センスアンプ72の動作が開始する。
ワード線WLとダミーワード線DWLとの活性化により、選択トランジスタ18、28(図1参照)がオンになると、ビット線BLにはMTJ素子17(図1参照)と選択トランジスタ18を介して電流が流れ、ダミービット線DBLにはリファレンストランジスタ27(図1参照)と選択トランジスタ28を介して電流が流れる。この結果、ビット線BLは、MTJ素子17の抵抗値に応じたビット線電位VBLとなり、ダミービット線DBLは、リファレンストランジスタ27の等価抵抗Ronに応じたダミービット線電位VDBLとなる。このビット線電位VBL及びダミービット線電位VDBLは、トランジスタ73a、73bに増幅されて信号線SBL、SDBLの信号線電位VSBL、VSDBLとして現われ、ビット線電位VBLとダミービット線電位VDBLとに電位の差が生じると、信号線電位VSBLと信号線電位VSDBLとに増幅された電位の差が生じる。そして、信号線電位VSBLと信号線電位VSDBLがセンスアンプ72によって検出され、MTJ素子17の抵抗値の高低に応じた出力信号D、/Dが出力される。このようにして、メモリセル12(図1参照)に記憶されているデータが読み出される。
なお、リファレンストランジスタ27の定数及び初期ゲート電位VR1等は、ワード線WL及びダミーワード線DWLが活性化されてから十分な時間が経過した時点において、信号線SDBLの信号線電位VSDBLが、データ“1”の読み出し時の信号線SBLの信号線電位VSBLとデータ“0”の読み出し時の信号線SBLの信号線電位VSBLとの中間の電位となるように調整される。
図15は、上記構成において、メモリセル12がデータ“1”及びデータ“0”を記憶している場合の各信号線電位VSBLと信号線電位VSDBLとの変化をシミュレーションした結果を、ワード線WL及びダミーワード線DWLの各電位の変化とともに示している。また、図16には、帰還部を設けない構成の場合の各信号線電位VSBLと信号線電位VSDBLの変化のシミュレーションの結果を同様に示す。
図15のグラフからわかるように、帰還部30(図1参照)を設けた構成では、それを設けない構成に比べて、ワード線WL及びダミーワード線DWLの活性化から早く信号線電位VSBLと信号線電位VSDBLとに大きな差が生じ、センスアンプ72によってセンス可能な期間となることがわかる。これは、ダミーワード線DWLが立ち上がる(活性化するとき)ときのその電位の変化に追従するようにして、ダミービット線電位VDBLも変化するが、このときのダミービット線電位VDBLの変化によっても、帰還部30によってリファレンストランジスタ27の等価抵抗Ronが中間抵抗値RAVEにほぼ維持されるからである。
ワード線WL及びダミーワード線DWLの電位がVDD/2となってからセンス可能となるまでのセンス遅延時間をtDSEとしたときに、図15に示される帰還部30を設けた構成のシミュレーション結果におけるセンス遅延時間tDSEは、0.34nsであった。一方、図16に示される帰還部30を設けない構成のシミュレーション結果におけるセンス遅延時間tDSEは0.60nsであり、帰還部30を設けた構成は、それを設けない構成に比べてセンス遅延時間tDSEが約40%の短縮されている。
上記のようにセンス遅延時間tDSEが小さくなることにより、読み出し動作のために、ビット線BL及びダミービット線DBLに電流が流れている時間を短くすることができ、省電力化を図ることができる。
上記各実施形態で説明した帰還部の構成は、一例であり、本発明は、その構成に限定されない。図17に示す帰還部30Aは、キャパシタ32及びスイッチ素子33と、PMOSトランジスタの帰還用トランジスタ81とで構成される。帰還用トランジスタ81は、そのゲートがダミービット線DBLに接続され、ドレインが接地され、ソースがリファレンストランジスタ27のゲートに接続されている。キャパシタ32及びスイッチ素子33の接続は、第1実施形態と同じであり、スイッチ素子33は、読み出し動作の前にオンされ、リファレンストランジスタ27のゲート電位Vgを初期ゲート電位VR1にした後にオフにされる。読み出し期間では、ダミービット線電位VDBLの低下に追従して帰還用トランジスタ81がリファレンストランジスタ27のゲート電位Vgを低下させ、リファレンストランジスタ27の等価抵抗Ronが一定に保たれる。
図18の帰還部30Bは、キャパシタ32及びスイッチ素子33と、NMOSトランジスタのドレインとゲートを接続したMOSダイオード82、83とで構成される。MOSダイオード82、83は、直列に接続されており、ダミービット線DBLとリファレンストランジスタ27のゲートとの間に接続されている。すなわち、MOSダイオード82のソースがダミービット線DBLに接続され、MOSダイオード82のゲート(ドレイン)とMOSダイオード83のソースが接続され、MOSダイオード83のゲート(ドレイン)がリファレンストランジスタ27のゲートに接続されている。この例でキャパシタ32及びスイッチ素子33の接続は、第1実施形態と同じであり、スイッチ素子33は、読み出し動作の前にオンされ、リファレンストランジスタ27のゲート電位Vgを初期ゲート電位VR1にした後にオフにされる。
読み出し期間では、帰還部30BのMOSダイオード82、83により、ダミービット線電位VDBLの低下に追従してリファレンストランジスタ27のゲート電位Vgが低下され、リファレンストランジスタ27の等価抵抗Ronが一定に保たれる。この構成では、N型のMOSダイオード82、83を用いてダミービット線電位VDBLを同極性のNMOSであるリファレンストランジスタ27のゲートに帰還しているため、プロセス変動の影響を受け難い。
図19の帰還部30Cは、電流源85とPMOSトランジスタのトランジスタ86とからなり、これらによってソースフォロワ回路が構成されている。ソースフォロワ回路の入力端となるトランジスタ86のゲートは、ダミービット線DBLに接続されて、ダミービット線電位VDBLが入力される。また、トランジスタ86は、そのソースが電流源85に接続され、これらの接続点がソースフォロワ回路の出力端として、リファレンストランジスタ27のゲートに接続されている。トランジスタ86のドレインは、接地されている。ソースフォロワ回路の入力端の電位であるダミービット線電位VDBLに応じて、出力端に接続されたリファレンストランジスタ27のゲート電位Vgが変化し、リファレンストランジスタ27の等価抵抗Ronが一定に保たれる。なお、電流源85を調整することにより、等価抵抗Ronを微調整できるので、例えば温度や電圧変化に対応した調整をおこなうことで読み出し動作の動作マージンを向上させることができる。
図17、図18及び図19に示す例では、ダミービット線DBLとリファレンストランジスタ27との間に接続されるキャパシタが不要であるため、素子の種類を減らして製造を容易にすることができる。
上記各実施形態におけるメモリ装置のメモリセル、リファレンスセル、ビット線、ダミービット線等の配置は、一例であり、それに限定されない。例えば、後述する図20や図21の例のように、メモリセルの各列において、メモリセルとリファレンスセルとを共通のビット線に接続した構成としてもよい。この構成では、各ビット線が第1のビット線、第2のビット線になり得る。すなわち、任意の列のビット線に接続されたメモリセルからデータを読み出す際に、他のビット線に接続されたリファレンスセルを用いる場合には、当該メモリセルが接続されたビット線が第1のビット線であり、当該リファレンスセルが接続されたビット線が第2のビット線となる。また、ダミーワード線については、例えば、各行において、複数のメモリセルと1個のリファレンスセルとが共通のワード線に接続され、メモリセルが接続されたビット線を順次に選択して、選択したビット線とリファレンスセルが接続されたダミービット線とを組み合わせる構成としてもよい。
図20に示すメモリ装置10では、上下方向に第1メモリアレイ87aと第2メモリアレイ87bとが配置され、それらの間に複数のセンス回路部15が行方向(図中左右方向)に並べて配置されている。第1メモリアレイ87a及び第2メモリアレイ87bは、それぞれメモリセル12が行列状に配置されている。第1メモリアレイ87aでは、列ごとにビット線BLa1、BLa2・・・が、また行ごとにワード線WLa1、WLa2・・・が設けられている。ビット線BLa1、BLa2・・・は、列方向(図中上下方向)にそれぞれ延在し、ワード線WLa1、WLa2・・・は、行方向にそれぞれ延在する。第1メモリアレイ87a内においては、同一列にあるメモリセル12は、同一のビット線BLa1、BLa2・・・のいずれかに接続され、同一行にある各メモリセル12は、同一のワード線WLa1、WLa2・・・のいずれかに接続されている。また、第1メモリアレイ87aには、複数のリファレンスセル14が行方向に並べて配置されている。第1メモリアレイ87aでは、各ビット線BLa1、BLa2・・・にそれぞれ1つのリファレンスセル14が接続され、各リファレンスセル14が同一のダミーワード線DWLaに接続されている。
同様に、第2メモリアレイ87bには、列ごとに列方向に延在するビット線BLb1、BLb2・・・が設けられ、また行ごとに行方向に延在するワード線WLb1、WLb2・・・が設けられている。第2メモリアレイ87b内においては、同一列にあるメモリセル12は、同一のビット線BLb1、BLb2・・・のいずれかに接続され、同一行にある各メモリセル12は、同一のワード線WLb1、WLb2・・・のいずれかに接続されている。また、第2メモリアレイ87bには、複数のリファレンスセル14が行方向に並べて配置されている。第2メモリアレイ87bでは、各ビット線BLb1、BLb2・・・にそれぞれ1つのリファレンスセル14が接続され、各リファレンスセル14に同一のダミーワード線DWLbが接続されている。この第2メモリアレイ87bのメモリセル12等の配置は、センス回路部15の行を対称軸として第1メモリアレイ87aのものと線対称である。
センス回路部15は、列ごとに設けられており、各々のセンス回路部15は、同一列の第1メモリアレイ87aのビット線と第2メモリアレイ87bのビット線にそれぞれ接続されている。例えば、第1列C1のセンス回路部15には、第1メモリアレイ87aのビット線BLa1と第2メモリアレイ87bのビット線BLb1とが接続されている。
このような構成のメモリ装置10では、第1メモリアレイ87aと第2メモリアレイ87bとのうちの一方のメモリアレイの1行の各メモリセル12からデータを読み出す場合には、その読み出し対象となるメモリセル12の行のワード線が活性化されるとともに、他方のメモリアレイのリファレンスセル14に接続されたダミーワード線が活性化される。例えば第1メモリアレイ87aの第2行の各メモリセル12からデータを読み出す場合には、それに対応したワード線WLa2が活性化されるとともに、第2メモリアレイ87bのリファレンスセル14が接続されたダミーワード線DWLbが活性化される。そして、各センス回路部15は、各ビット線BLa1、BLa2・・・の電位の高低を、それぞれ対応する各ビット線BLb1、BLb2・・・の電位を基準にして検出する。
また、例えば第2メモリアレイ87bの第1行の各メモリセル12からデータを読み出す場合には、それに対応したワード線WLb1が活性化されるとともに、第1メモリアレイ87aのリファレンスセル14が接続されたダミーワード線DWLaが活性化される。この場合には、各センス回路部15は、各ビット線BLb1、BLb2・・・の電位の高低を、それぞれ対応する各ビット線BLa1、BLa2・・・の電位を基準にして検出する。
したがって、上記の図20に示すメモリ装置10では、第1メモリアレイ87aのメモリセル12からデータを読み出す場合には、第1メモリアレイ87aの各ビット線BLa1、BLa2・・・が第1のビット線、ワード線WLa1、WLa2・・・が第1のワード線となり、第2メモリアレイ87bの各ビット線BLb1、BLb2・・・が第2のビット線、ダミーワード線DWLbが第2のワード線となる。逆に第2メモリアレイ87bのメモリセル12からデータを読み出す場合には、第2メモリアレイ87bの各ビット線BLb1、BLb2・・・が第1のビット線、ワード線WLb1、WLb2・・・が第1のワード線となり、第1メモリアレイ87aの各ビット線BLa1、BLa2・・・が第2のビット線、ダミーワード線DWLaが第2のワード線となる。
図21に示すメモリ装置10のメモリアレイ88では、メモリセル12が行列状に配置されており、列ごとに列方向に延在するビット線BL1、BL2・・・が設けられている。また、行ごとに、2本のワード線が設けられており、同一行の一方のワード線には奇数列のメモリセル12が接続され、他方のワード線には偶数列のメモリセル12が接続されている。例えば、第1行については、ワード線WLa1に奇数列のメモリセル12が接続され、他方のワード線WLb1には偶数列のメモリセル12が接続されている。同様に、第2行については、ワード線WLa2に奇数列のメモリセル12が接続され、他方のワード線WLb2には偶数列のメモリセル12が接続されている。
また、メモリアレイ88には、複数のリファレンスセル14が行方向に並べて配置されており、各ビット線BL1、BL2・・・には、それぞれ1つのリファレンスセル14が接続されている。リファレンスセル14の行には、ダミーワード線DWLa、DWLbが設けられている。ダミーワード線DWLaには、奇数列のリファレンスセル14が接続され、ダミーワード線DWLbには、偶数列のリファレンスセル14が接続されている。
奇数列と偶数列の1組のビット線に対して、1個のセンス回路部15が設けられている。すなわち、mを1以上の整数としたときに、第(2m−1)列と第2m列の1組のビット線に対して1個のセンス回路部15が設けられている。例えば、第1列のビット線BL1と第2列のビット線BL2に対して1個のセンス回路部15が設けられ、第3列のビット線BL3と第4列のビット線BL4に対して1個のセンス回路部15が設けられる。
この構成では、例えば第2行の奇数列(第1列、第3列・・・)の各メモリセル12からデータを読み出す場合には、ワード線WLa2と、ダミーワード線DWLbとをそれぞれ活性化する。そして、各センス回路部15は、各ビット線BL1、BL3・・・の電位の高低を、それぞれ対応する各ビット線BL2、BL4・・・の電位を基準にして検出する。第2行の偶数列(第2列、第4列・・・)の各メモリセル12からデータを読み出す場合には、ワード線WLb2とダミーワード線DWLaとをそれぞれ活性化し、センス回路部15で各ビット線BL2、BL4・・・の電位の高低を各ビット線BL1、BL3・・・の電位を基準にして検出する。
上記の図21のメモリ装置10では、奇数列のメモリセル12からデータを読み出す場合には、奇数列に対応して設けられたビット線BL1、BL3・・・が第1のビット線となり、読み出す行のワード線WLa1、WLa2・・・のいずれかが第1のワード線となる。また、偶数列に対応して設けられたビット線BL2、BL4・・・が第2のビット線となり、ダミーワード線DWLbが第2のワード線となる。一方、偶数列のメモリセル12からデータを読み出す場合には、偶数列に対応して設けられたビット線BL2、BL4・・・が第1のビット線となり、読み出す行のワード線WLb1、WLb2・・・のいずれかが第1のワード線となり、奇数列に対応して設けられたビット線BL1、BL3・・・が第2のビット線となり、ダミーワード線DWLaが第2のワード線となる。
上記では、抵抗変化型の記憶素子として2端子型のMTJ素子を用いた例を説明しているが、抵抗変化型の記憶素子は、これに限定されるものではない。例えば、3端子型のMTJ素子や、電界誘起巨大抵抗変化により電気抵抗が変化する記憶素子、強誘電体キャパシタを記憶素子とした強誘電体メモリ(Ferroelectric Random Access Memory)、相変化メモリ(Phase Change Random Access Memory)などでもよい。
10 メモリ装置
12 メモリセル
14 リファレンスセル
17 MTJ素子
20 読み出し回路
27 リファレンストランジスタ
30、30A、30B、30C 帰還部
31、32 キャパシタ
33 スイッチ素子
36、56 プリチャージ回路
71 プルアップ回路
81 帰還用トランジスタ
82、83 MOSダイオード
BL、BLa1、BLa2、BLb1、BLb2、BL1〜BL4 ビット線
DBL ダミービット線
VBL ビット線電位
VDBL ダミービット線電位
VR1 初期ゲート電位
VSBL、VSDBL 信号線電位
12 メモリセル
14 リファレンスセル
17 MTJ素子
20 読み出し回路
27 リファレンストランジスタ
30、30A、30B、30C 帰還部
31、32 キャパシタ
33 スイッチ素子
36、56 プリチャージ回路
71 プルアップ回路
81 帰還用トランジスタ
82、83 MOSダイオード
BL、BLa1、BLa2、BLb1、BLb2、BL1〜BL4 ビット線
DBL ダミービット線
VBL ビット線電位
VDBL ダミービット線電位
VR1 初期ゲート電位
VSBL、VSDBL 信号線電位
Claims (18)
- 抵抗変化型の記憶素子を含むメモリセルを備える抵抗変化型メモリ装置の読み出し回路において、
前記メモリセルが接続された第1のビット線と、この第1のビット線と対をなす第2のビット線との電位の差を検出するセンス回路部と、
前記第2のビット線にリファレンス電位を生じさせるリファレンスセルとを備え、
前記リファレンスセルは、
前記第2のビット線とドレインが接続されたリファレンストランジスタと、
前記リファレンストランジスタのソースと接地との間に接続され、ゲートにワード線が接続された選択トランジスタと、
前記第2のビット線の電位を前記リファレンストランジスタのゲートに帰還し、前記第2のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させる帰還部と
を有することを特徴とする抵抗変化型メモリ装置の読み出し回路。 - 前記帰還部は、前記第1のビット線と前記第2のビット線との電位の差を前記センス回路部が検出する読み出し動作に先立ってオンになり、前記第2のビット線と前記リファレンストランジスタのゲートとの間のビット線側静電容量成分と前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分とを充電し、前記リファレンストランジスタのゲートの電位を初期ゲート電位にした後にオフするスイッチ素子を有することを特徴とする請求項1に記載の抵抗変化型メモリ装置の読み出し回路。
- 前記ビット線側静電容量成分として、一端が前記第2のビット線に接続され他端が前記リファレンストランジスタのゲートに接続されたビット線側キャパシタを有することを特徴とする請求項2に記載の抵抗変化型メモリ装置の読み出し回路。
- 前記ビット線側キャパシタは、MOSキャパシタであることを特徴とする請求項3に記載の抵抗変化型メモリ装置の読み出し回路。
- 前記帰還部は、
ゲートが前記第2のビット線に接続されドレインが接地されソースが前記リファレンストランジスタのゲートに接続された帰還用トランジスタと、
前記第1のビット線と前記第2のビット線との電位の差を前記センス回路部が検出する読み出し動作に先立ってオンになり、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電し、前記リファレンストランジスタのゲートの電位を初期ゲート電位にした後にオフするスイッチ素子と
を有することを特徴とする請求項1に記載の抵抗変化型メモリ装置の読み出し回路。 - 前記帰還部は、
前記第2のビット線と前記リファレンストランジスタのゲートとの間に接続されたMOSダイオードと、
前記第1のビット線と前記第2のビット線との電位の差を前記センス回路部が検出する読み出し動作に先立ってオンになり、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電し、前記リファレンストランジスタのゲートの電位を初期ゲート電位にした後にオフするスイッチ素子と
を有することを特徴とする請求項1に記載の抵抗変化型メモリ装置の読み出し回路。 - 前記接地側静電容量成分として、一端が前記リファレンストランジスタのゲートに接続され他端が接地された接地側キャパシタを有することを特徴とする請求項2ないし6のいずれか1項に記載の抵抗変化型メモリ装置の読み出し回路。
- 前記接地側キャパシタは、MOSキャパシタであることを特徴とする請求項7に記載の抵抗変化型メモリ装置の読み出し回路。
- 前記帰還部は、入力端が前記第2のビット線に接続され、出力端が前記リファレンストランジスタのゲートに接続されたソースフォロワ回路であることを特徴とする請求項1に記載の抵抗変化型メモリ装置の読み出し回路。
- 前記センス回路部は、前記第1のビット線と前記第2のビット線との電位の差を検出する読み出し動作に先立って前記第1のビット線とともに前記第2のビット線を所定の電位にプリチャージするプリチャージ回路を備えること特徴とする請求項1ないし9のいずれか1項に記載の抵抗変化型メモリ装置の読み出し回路。
- 前記センス回路部は、前記第1のビット線と前記第2のビット線との電位の差を前記センス回路部が検出する読み出し動作の間に前記第1のビット線とともに前記第2のビット線をプルアップするプルアップ回路を備えることを特徴とする請求項1ないし9のいずれか1項に記載の抵抗変化型メモリ装置の読み出し回路。
- 抵抗変化型の記憶素子を含むメモリセルが接続された第1のビット線と、リファレンスセルが接続された第2のビット線との電位の差に基づき前記メモリセルが記憶しているデータを読み出す抵抗変化型メモリ装置の読み出し方法において、
データの読み出しの際に、前記第2のビット線からの電流を、前記第2のビット線に接続されたリファレンストランジスタを介して流し、前記第2のビット線にリファレンス電位を発生させるリファレンス電位発生ステップと、
前記リファレンス電位の発生中に行われ、前記第2のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させるように、前記第2のビット線の電位を前記リファレンストランジスタのゲートに帰還する帰還ステップと
を有することを特徴とする抵抗変化型メモリ装置の読み出し方法。 - 前記帰還ステップの前に行われ、前記リファレンストランジスタのゲートに所定の電位を印加し、前記第2のビット線と前記リファレンストランジスタのゲートとの間のビット線側静電容量成分と前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分とを充電する充電ステップを有し、
前記帰還ステップは、前記第2のビット線の電位の変化により、前記ビット線側静電容量成分と前記接地側静電容量成分とに充電されている電荷量を変化することによって、前記リファレンストランジスタのゲートの電位を変化させることを特徴とする請求項12に記載の抵抗変化型メモリ装置の読み出し方法。 - 前記帰還ステップの前に行われ、前記リファレンストランジスタのゲートに所定の電位を印加し、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電する充電ステップを有し、
前記帰還ステップは、前記第2のビット線の電位がゲートに入力される帰還用トランジスタにより、前記接地側静電容量成分に充電されている電荷量を変化することによって前記リファレンストランジスタのゲートの電位を変化させることを特徴とする請求項12に記載の抵抗変化型メモリ装置の読み出し方法。 - 前記帰還ステップの前に行われ、前記リファレンストランジスタのゲートに所定の電位を印加し、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電する充電ステップを有し、
前記帰還ステップは、前記第2のビット線と前記リファレンストランジスタのゲートとの間に接続されたMOSダイオードによって前記接地側静電容量成分に充電されている電荷量を変化することによって前記リファレンストランジスタのゲートの電位を変化させることを特徴とする請求項12に記載の抵抗変化型メモリ装置の読み出し方法。 - 前記帰還ステップは、ソースフォロワ回路により前記第2のビット線の電位を前記リファレンストランジスタのゲートに帰還することを特徴とする請求項12に記載の抵抗変化型メモリ装置の読み出し方法。
- 前記リファレンス電位発生ステップの前に行われ、前記第1のビット線及び前記第2のビット線をプリチャージするプリチャージステップを有することを特徴とする請求項12ないし16のいずれか1項に記載の抵抗変化型メモリ装置の読み出し方法。
- 前記リファレンス電位発生ステップの際に、前記第1のビット線及び前記第2のビット線を所定の電位にプルアップすることを特徴とする請求項12ないし16のいずれか1項に記載の抵抗変化型メモリ装置の読み出し方法。
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