CN107767898B - 用于控制半导体存储器装置的控制装置 - Google Patents

用于控制半导体存储器装置的控制装置 Download PDF

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Abstract

一种控制装置，包含一个虚拟存储器单元组、一个第一晶体管、一个调节器、一个反相器，及一个控制器，所述第一晶体管具有一个第一端、一个接地的第二端，及一个控制端，所述调节器提供一个在所述虚拟存储器单元组与所述第一晶体管的第一端间的电阻值，所述反相器根据所述第一晶体管的第一端的一个电压，产生一个与一个半导体存储器装置的感测放大电路从一禁能状态到一致能状态的切换相关联的感测起始信号，所述控制器根据所述感测起始信号产生一个用于控制所述第一晶体管的第一控制信号，使得所述第一晶体管从导通到不导通的切换关联于所述感测起始信号。借此可使所述感测放大电路正确地感测数据，且所述半导体存储器装置具有一个较高的操作速度。

Description

用于控制半导体存储器装置的控制装置
技术领域
本发明涉及一种装置，特别是指一种用于控制一个半导体存储器装置的控制装置。
背景技术
参阅图1，现有的控制装置11用于控制一个半导体存储器装置12。所述半导体存储器装置12包含一个存储器单元数组(memory cell array)122，及一个感测放大电路121。所述存储器单元数组122包括多个用于传送所述存储器单元数组122所输出的数据的位线(bit lines)BL1～BLm、BLB1～BLBm。所述感测放大电路121耦接于所述位线BL1～BLm、BLB1～BLBm，并可操作于一个致能状态，及一个禁能状态二者其中之一。当操作于所述致能状态时，所述感测放大电路121感测由所述存储器单元数组122所输出的数据以产生一个感测输出vd。当操作于所述禁能状态时，所述感测放大电路121不执行感测。
所述现有的控制装置11包括一个虚拟存储器单元组111、一个N型金氧半场效晶体管(N-type metal oxide semiconductor field effect transistor，nMOSFET)112、一个P型金氧半场效晶体管(P-type metal oxide semiconductor field effect transistor，pMOSFET)116、一个反相器(interver)114、一个信号产生器115，及一个控制器113。所述N型金氧半场效晶体管112具有一个耦接于所述虚拟存储器单元组111的第一端、一个接地的第二端，及一个控制端。所述N型金氧半场效晶体管112及所述虚拟存储器单元组111共同运作组合成一追踪胞(tracking cell)，用于模拟所述存储器单元数组122被读取时的行为模式。所述P型金氧半场效晶体管116具有一个接收一个预充电电压vp的第一端、一个耦接于所述N型金氧半场效晶体管112的所述第一端的第二端，及一个控制端。所述反相器114耦接于所述N型金氧半场效晶体管112的所述第一端，且具有一个低于所述预充电电压vp的切换门坎值。所述反相器114根据所述N型金氧半场效晶体管112的所述第一端的一个电压vb产生一个感测起始信号。所述信号产生器115耦接于所述反相器114以接收来自所述反相器114的所述感测起始信号。所述信号产生器115更耦接于所述半导体存储器装置12的所述感测放大电路121，并根据所述感测起始信号及一个预定时间区间，产生一个感测致能信号vc来控制所述感测放大电路121在所述致能状态与所述禁能状态间的操作。所述控制器113耦接于所述反相器114以接收来自所述反相器114的所述感测起始信号。所述控制器113更耦接于所述N型金氧半场效晶体管112与所述P型金氧半场效晶体管116的所述控制端，并根据所述感测起始信号产生二个控制信号TWL、TWL′来分别控制所述N型金氧半场效晶体管112与所述P型金氧半场效晶体管116。
假设除了制程变异外，所述现有控制装置11与所述半导体存储器装置12的所有条件被控制为一致。图2绘示出在制程变化至一种慢速-慢速(nMOSFET-slow pMOSFET-slow，NSPS)角落(corner)情况下的所述位线BL1、BL1各自的电压VBL1、VBLB1、所述控制信号TWL与所述感测致能信号vc。图3绘示出在制程变化至一种慢速-快速(nMOSFET-slow pMOSFET-fast，NSPF)角落情况下的所述电压VBL1、VBLB1、所述控制信号TWL与所述感测致能信号vc。
参阅图1至图3，起初所述存储器单元数组122未被读取，且所述控制信号TWL、TWL′皆在一个低逻辑电平。因此，所述电压VBL1、VBLB1皆在一个预定电压值，所述N型金氧半场效晶体管112不导通，且所述P型金氧半场效晶体管116导通，所述电压vb与所述预充电电压vp相同，所述感测起始信号与所述感测致能信号vc皆在所述低逻辑电平，且所述感测放大电路121操作在所述禁能状态。
此后，所述存储器单元数组122被读取，且所述控制信号TWL、TWL′皆切换至一个高逻辑电平。因而所述电压VBL1、VBLB1的其中一者(如，所述电压VBLB1)维持在所述预定电压值，而所述电压VBL1、VBLB1的其中另一者(如，所述电压VBL1)则逐渐下降。所述N型金氧半场效晶体管112切换为导通，而所述P型金氧半场效晶体管116切换至不导通，且所述电压vb逐渐下降。当所述电压vb下降至低于所述反相器114的切换门坎值时，所述感测起始信号与所述感测致能信号vc皆切换至所述高逻辑电平，且所述感测放大电路121进入所述致能状态，并且所述控制信号TWL、TWL′皆切换至所述低逻辑电平。因此，所述N型金氧半场效晶体管112切换至不导通，所述P型金氧半场效晶体管116切换至导通，且所述电压vb逐渐上升。当所述电压vb上升至超过所述反相器114的切换门坎值时，所述感测起始信号切换至所述低逻辑电平。在所述感测致能信号vc切换至所述低逻辑电平使所述感测放大电路121进入所述禁能状态前的所述预定时间区间，所述感测致能信号vc维持在所述高逻辑电平且所述感测放大电路121维持在所述致能状态。
在前述的例子中，在所述NSPF角落情况下的所述反相器114的所述切换门坎值高于在所述NSPS角落情况下的所述反相器114的所述切换门坎值。因此，相对于一个时间点t0(即，如图2及图3所示的所述控制信号TWL切换至所述高逻辑电平时)而言，一个时间点t1(即，如图3所示，在制程变化至所述NSPF角落情况下，所述感测致能信号vc切换至所述高逻辑电平时)是早于一个时间点t2(即，如图2所示，在制程变化至所述NSPS角落情况下，所述感测致能信号vc切换至所述高逻辑电平时)，且图3所示的在所述时间点t1时的所述电压VBL1、VBLB1间的一个电压差V2是小于图2所示的在所述时间点t2时的所述电压VBL1、VBLB1间的一个电压差V1。
在一个第一种情况中，所述现有控制装置11被设计成使得所述时间点t2的电压差V1等于一个最小电压差，以使所述感测放大电路121可正确地感测，且所述半导体存储器装置12具有一个相对较高的操作速度。然而，虽然在制程变化至所述NSPS角落情况下，所述感测放大电路121可正确地感测在所述时间点t2的所述电压差V1，但在制程变化至所述NSPF角落情况下，所述感测放大电路121则无法正确地感测在所述时间点t1的所述电压差V2。
在一个第二种情况中，所述现有控制装置11被设计成使得所述时间点t1的电压差V2等于最小电压差(即，相对于所述时间点t0，在所述第二种情况的时间点t1与在所述第一种情况的所述时间点t2同时发生)，在制程变化至所述NSPS角落情况下，所述感测放大电路121不仅可正确地感测在所述时间点t2的所述电压差V1，且在制程变化至所述NSPF角落情况下，所述感测放大电路121也可正确地感测在所述时间点t1的电压差V2。然而，由于相对于所述时间点t0，在所述第二种情况中的所述时间点t2是晚于在所述第一种情况中的所述时间点t2，因此所述半导体存储器装置12的操作速度相对较低。
发明内容
本发明的一个目的在于提供一种可使一个半导体存储器装置具有一个相对较高的操作速度的控制装置，且不管所述控制装置与所述半导体存储器装置的制程变化至一种NSPS角落或一种NSPF角落，所述半导体存储器装置的一个感测放大电路可正确地感测数据。
因此，本发明一种控制装置，适用于一个半导体存储器装置，所述半导体存储器装置包含多个存储器单元组，及一感测放大电路，所述感测放大电路用于耦接于所述存储器单元组，并操作于一个致能状态，及一个禁能状态二者其中之一，在所述致能状态时，所述感测放大电路用于感测分别由所述存储器单元组输出的数据。所述控制装置包含一个虚拟存储器单元组、一个第一晶体管、一个调节器、一个反相器，及一个控制器。
所述第一晶体管包括一个第一端、一个接地的第二端，及一个控制端。
所述调节器耦接于所述虚拟存储器单元组，及所述第一晶体管的第一端。
所述调节器用于提供一个介于所述虚拟存储器单元组与所述第一晶体管的第一端间的电阻值。
所述反相器耦接于所述第一晶体管的第一端，并根据所述第一晶体管的第一端的一个电压，产生一个与由所述禁能状态切换到所述致能状态的所述感测放大电路相关联的感测起始信号。
所述控制器耦接于所述反相器并用于接收来自所述反相器的感测起始信号，所述控制器还耦接于所述第一晶体管的控制端，并根据所述感测起始信号，产生一个用于控制所述第一晶体管的第一控制信号，使所述第一晶体管根据所述感测起始信号由导通切换到不导通。
较佳地，所述调节器还包括一个第二晶体管、一个第三晶体管，及一个第四晶体管，所述第二电晶体耦接于所述虚拟存储器单元组与所述第一晶体管的所述第一端间，且具有一个控制端，所述第三晶体管具有一个用于接收一个供应电压的第一端、一个耦接于所述第二晶体管的所述控制端的第二端，及一个耦接于其自身的所述第一端的控制端，所述第四晶体管具有一个耦接于所述第二晶体管的所述控制端的第一端，一个接地的第二端，及一个耦接于其自身的所述第二端的控制端。
较佳地，所述第一晶体管及第三晶体管中的每一者为N型金氧半场效晶体管，且所述第二晶体管及第四晶体管中的每一者为P型金氧半场效晶体管。
较佳地，所述控制装置还包含一个信号产生器，耦接于所述反相器以接收来自所述反相器的感测起始信号，且所述信号产生器还耦接于所述感测放大电路，并根据所述感测起始信号与一个预定时间区间，产生一个感测致能信号来控制所述感测放大电路在所述致能状态与所述禁能状态间的操作。
较佳地，所述感测起始信号可在一个高逻辑电平与一个低逻辑电平间切换，所述感测致能信号在一对应所述感测放大电路的致能状态的有效状态，及一个对应所述感测放大电路的禁能状态的非有效状态间切换，且当所述感测起始信号切换至所述高逻辑电平时，所述感测致能信号切换至所述有效状态，并在切换至所述非有效状态前，所述感测致能信号于所述预定时间区间维持在所述有效状态。
较佳地，所述控制装置还包含一个第二晶体管，所述第二晶体管具有一个用于接收一个预充电电压的第一端、一个耦接于所述第一晶体管的所述第一端的第二端，及一个控制端，所述控制器还耦接于所述第二晶体管的控制端，且还根据所述感测起始信号产生一个用于控制所述第二晶体管的第二控制信号，使得所述第二晶体管从不导通到导通的切换关联于所述感测起始信号。
较佳地，所述感测起始信号可在一个高逻辑电平与一个低逻辑电平间切换，且当所述感测起始信号切换到所述高逻辑电平时，所述第一晶体管切换至不导通，且所述第二晶体管切换至导通。
较佳地，所述虚拟存储器单元组包括多个存储器单元，及一个耦接于所述存储器单元与所述调节器的位线。
本发明一种控制装置，适用于一个半导体存储器装置，所述半导体存储器装置包括多个存储器单元组，及一个感测放大电路，所述感测放大电路用于耦接所述存储器单元组，且可操作于一个致能状态，及一个禁能状态二者其中之一，当操作于所述致能状态时，所述感测放大电路用于感测由所述存储器单元组各自所输出的数据。
所述控制装置包含一个第一虚拟存储器单元组、一个第一晶体管、一个调节器、一个反相器，及一个第一控制器。
所述第一晶体管具有一个耦接于所述第一虚拟存储器单元组的第一端、一个接地的第二端，及一个控制端。
所述调节器耦接于所述第一晶体管的第一端，且可操作来提供电荷给所述第一晶体管的第一端，或从所述第一晶体管的第一端吸引电荷。
所述反相器耦接于所述第一晶体管的第一端，并根据所述第一晶体管的第一端的一个电压，产生一个感测起始信号，所述感测起始信号关联于所述感测放大电路从所述禁能状态到所述致能状态的切换。
所述第一控制器耦接于所述反相器以接收来自所述反相器的感测起始信号，且还耦接于所述第一晶体管的控制端，并根据所述感测起始信号产生一个用于控制所述第一晶体管的第一控制信号，使得所述第一晶体管从导通到不导通的切换关联于所述感测起始信号。
较佳地，所述调节器包括一个第二虚拟存储器单元组，及一个第二晶体管，所述第二晶体管耦接在所述第二虚拟存储器单元组与所述第一晶体管的第一端间，并具有一个接地的控制端。
较佳地，所述第一晶体管为N型金氧半场效晶体管，所述第二晶体管为P型金氧半场效晶体管。
较佳地，所述调节器包括一个充电器，及一个放电器，所述充电器耦接于所述第一晶体管的所述第一端，并接收一个第二控制信号，所述充电器可操作来根据所述第二控制信号对所述第一晶体管的所述第一端提供一个充电电流，所述放电器耦接于所述第一晶体管的所述第一端，并接收一个第三控制信号，所述放电器可操作来根据所述第三控制信号由所述第一晶体管的所述第一端引出一个放电电流。
较佳地，所述充电器包括一个第一开关，及一个充电电流源，所述第一开关具有一个第一端、一个耦接于所述第一晶体管的所述第一端的第二端，及一个接收所述第二控制信号的控制端，所述充电电流源耦接于所述第一开关的所述第一端，当所述第一开关导通时，所述充电电流源提供所述充电电流，所述充电电流经所述第一开关的所述第一端，并流入所述第一开关的所述第二端，所述放电器包括一第二开关，及一个放电电流源，所述第二开关具有一个耦接于所述第一晶体管的所述第一端的第一端、一个第二端，及一个接收所述第三控制信号的控制端，所述放电电流源耦接所述第二开关的第二端，当所述第二开关导通时，所述放电电流源提供所述放电电流，所述放电电流流经所述第二开关的所述第一端，并流入所述第二开关的所述第二端。
较佳地，所述第一晶体管与所述第二开关中的每一者为N型金氧半场效晶体管，所述第一开关为P型金氧半场效晶体管。
较佳地，所述控制装置还包含一个第二控制器，所述第二控制器耦接于所述充电器与所述放电器，并产生给所述充电器的第二控制信号，及所述放电器的所述第三控制信号。
较佳地，所述控制装置还包含一个信号产生器，所述信号产生器耦接于所述反相器以接收来自所述反相器的感测起始信号，且还耦接所述感测放大电路，并根据所述感测起始信号，及一个预定时间区间，产生一个感测致能信号来控制所述感测放大电路在所述致能状态与所述禁能状态间的操作。
较佳地，所述感测起始信号可在一个高逻辑电平与一个低逻辑电平间切换，所述感测致能信号可在一个对应所述感测放大电路的致能状态的有效状态，及一个对应所述感测放大电路的禁能状态的非有效状态间切换，且当所述感测起始信号切换至所述高逻辑电平时，所述感测致能信号切换至所述有效状态，并在切换至所述非有效状态前，所述感测致能信号于所述预定时间区间维持在所述有效状态。
较佳地，所述控制装置还包含一个第二晶体管，所述第二晶体管具有一个用于接收一个预充电电压的第一端，一个耦接所述第一晶体管的所述第一端的第二端，及一个控制端，所述第一控制器还耦接所述第二晶体管的控制端，且还根据所述感测起始信号产生一个用于控制所述第二晶体管的第二控制信号，使得所述第二晶体管从不导通到导通的切换关联于所述感测起始信号。
较佳地，所述感测起始信号可在一个高逻辑电平与一个低逻辑电平间切换，且当所述感测起始信号切换到所述高逻辑电平时，所述第一晶体管切换至不导通，且所述第二晶体管切换至导通。
较佳地，所述第一虚拟存储器单元组包括多个存储器单元，及一个耦接到所述存储器单元与所述第一晶体管的所述第一端的位线。
本发明的有益效果在于：通过所述调节器提供所述电阻值，或对所述第一晶体管的第一端提供电荷或吸引电荷，可使所述感测放大电路正确地感测数据，且所述半导体存储器装置具有一个较高的操作速度。
附图说明
图1是一种电路方块图，说明与一个半导体存储器装置一起使用的一个现有控制装置；
图2是一种时序图，说明在所述现有控制装置及所述半导体存储器装置的制程变化至一种慢速-慢速角落情况下，所述现有控制装置及所述半导体存储器装置的操作；
图3是一种时序图，说明在制程变化至一种慢速-快速角落情况下，所述现有控制装置及所述半导体存储器装置的操作；
图4是一种电路方块图，说明本发明与一个半导体存储器装置一起使用的一个控制装置的一个第一实施例；
图5是一种时序图，说明所述第一实施例与所述半导体存储器装置的操作；
图6是一种电路方块图，说明本发明所述控制装置的一个第二实施例；
图7是一种电路方块图，说明本发明所述控制装置的一个第三实施例；及
图8是一种时序图，说明所述第三实施例与所述半导体存储器装置的操作。
具体实施方式
下面结合附图及三个实施例对本发明进行详细说明：
<第一实施例>
参阅图4，本发明的一个控制装置2的一个第一实施例与一个半导体存储器装置3一起使用。所述半导体存储器3包括一个存储器单元数组(memory cell array)32及一个感测放大电路31。
所述存储器单元数组32包括多个存储器单元321、多个字符线WL1～WLn、一个第一组位线BL1～BLm，及一个第二组位线BLB1～BLBm。每一个存储器单元321为，例如，一个6T(即，六个晶体管)静态随机存取存储器(Static Random Access Memory，SRAM)单元。所述存储器单元321被排列成一个具有多个列与多个行的矩阵。所述字符线WL1～WLn中的每一者耦接于所述存储器单元321中一个对应的行(即，一个相对应的存储器单元行)。所述第一组位线BL1～BLm中的每一者耦接于所述存储器单元321中一个对应的列(即，一个相对应的存储器单元列)，所述第二组位线BLB1～BLBm中的每一者耦接于所述存储器单元321中一个对应的列(即，一个相对应的存储器单元列)。每一个列的存储器单元321(即，每个存储器单元列)与第一及第二组中相对应的位线BL1～BLm、BLB1～BLBm相配合以形成一个对应的存储器单元组320。所述字符线WL1～WLn传送一个控制输入至所述存储器单元321，以控制所述存储器单元321将其所储存的数据输出至所述位线BL1～BLm、BLB1～BLBm。所述感测放大电路31耦接于所述位线BL1～BLm、BLB1～BLBm，并操作于一个致能状态及一个禁能状态二者其中之一。当操作于所述致能状态时，所述感测放大电路31感测由所述存储器单元321所输出的数据以产生一个感测输出vd。当操作于所述禁能状态时，所述感测放大电路31不进行感测。
在本实施例中，所述控制装置2包括一个虚拟存储器单元组21、二个晶体管22、27、一个调节器23、一个反相器(interver)25、一个信号产生器28，及一个控制器24。
所述虚拟存储器单元组21包括多个以行排列的存储器单元211(即共同形成一个存储器单元列)，及一个耦接于所述存储器单元211的位线BL。所述存储器单元211中的每一者为，例如，一6T SRAM单元。
需注意的是，或者，所述字符线WL1～WLn中的每一者可耦接于所述存储器单元321中一个对应的列(即，一个相对应的存储器单元列)；所述第一组位线BL1～BLm中的每一者可耦接于所述存储器单元321中一个对应的行(即，一个相对应的存储器单元行)；所述第二组位线BLB1～BLBm中的每一者可耦接于所述存储器单元321中一个对应的行(即，一个相对应的存储器单元行)；每一个行的所述存储器单元321(即，每个存储器单元行)与所述第一及第二组中相对应的位线BL1～BLm、BLB1～BLBm相配合以形成一个对应的存储器单元组320；所述存储器单元211可排列成一个行(即共同形成一个存储器单元行)。
所述晶体管22(如一个N型金氧半场效晶体管(N-type metal oxidesemiconductor field effect transistor，nMOSFET))具有一个第一端、一个接地的第二端，及一个控制端。所述晶体管22与所述虚拟存储器单元组21相配合以形成一个用于模拟所述存储器单元数组32被读取时的行为模式的追踪胞(tracking cell)。
所述晶体管27(如一个P型金氧半场效晶体管(P-type metal oxidesemiconductor field effect transistor，pMOSFET))具有一个用于接收一个预充电电压Vp的第一端、一个耦接于所述晶体管22的所述第一端的第二端，及一个控制端。
所述调节器23耦接于所述位线BL与所述晶体管22的所述第一端，并在所述位线BL与所述晶体管22的所述第一端间提供一个电阻值。在此实施例中，所述调节器23包括三个晶体管231～233。所述晶体管231(如一个pMOSFET)耦接于所述位线BL与所述晶体管22的所述第一端间，并具有一个控制端。所述晶体管232(如一个nMOSFET)具有一个用于接收一个供应电压VDD的第一端、一个耦接于所述晶体管231的所述控制端的第二端，及一个耦接于其自身的所述第一端的控制端。所述晶体管233(如一个pMOSFET)具有一个耦接于所述晶体管231的所述控制端的第一端、一个接地的第二端，及一个耦接于其自身的所述第二端的控制端。所述晶体管232、233相配合以对所述晶体管231提供一个偏压电压Vbc，且所述晶体管231根据所述偏压电压Vbc提供所述电阻值。
所述反相器25耦接于所述晶体管22的所述第一端，且具有一个低于所述预充电电压Vp的切换门坎值，并根据所述晶体管22的所述第一端的一个电压Vo产生一个感测起始信号。
所述信号产生器28耦接于所述反相器25以接收来自所述反相器25的所述感测起始信号。所述信号产生器28更耦接于所述半导体存储器装置3的所述感测放大电路31，并根据所述感测起始信号与一个预定时间区间，产生一个用于控制所述感测放大电路31在所述致能状态与所述禁能状态间操作的感测致能信号Vc。所述感测致能信号Vc可在一个有效状态(如，在一个高逻辑电平，且所述感测放大电路31在所述致能状态)与一个非有效状态(如，在一个低逻辑电平，且所述感测放大电路31在所述禁能状态)间切换。当所述感测起始信号切换至所述高逻辑电平时，所述感测致能信号Vc切换至所述高逻辑电平，并在其切换至所述低逻辑电平前，所述感测致能信号Vc于所述预定时间区间内维持在所述高逻辑电平。
所述控制器24耦接于所述反相器25以接收来自所述反相器25的所述感测起始信号。所述控制器24更耦接于所述晶体管22、27的所述控制端，并根据所述感测起始信号产生二个分别用来控制所述晶体管22、27的控制信号TWL、TWL′。每一个控制信号TWL、TWL′可在所述高逻辑电平与所述低逻辑电平间切换。当所述存储器单元数组32被读取时，所述控制信号TWL切换至所述高逻辑电平(即对应所述晶体管22导通)，并在所述感测起始信号切换至所述高逻辑电平时，所述控制信号TWL切换至所述低逻辑电平(即对应所述晶体管22不导通)。当所述存储器单元数组32被读取时，所述控制信号TWL′切换至所述高逻辑电平(即对应所述晶体管27不导通)，并在所述感测起始信号切换至所述高逻辑电平时，所述控制信号TWL′切换至所述低逻辑电平(即对应所述晶体管27导通)。
需注意的是，由于所述控制器24的操作速度有限，所述控制信号TWL切换至所述低逻辑电平会使所述感测起始信号延迟一个时间区间T0(见图5)才切换至所述高逻辑电平，且所述控制信号TWL′切换至所述高逻辑电平也延迟所述感测起始信号切换至所述高逻辑电平。在此实施例中，即便在所述控制信号TWL′切换至所述低逻辑电平后，所述控制信号TWL才切换至所述低逻辑电平，所述晶体管22，27的尺寸可使所述电压Vo在这些切换间的一个时间区间内逐渐增加。
图5绘示分别在所述位线BL1、BLB1的电压VBL1、VBLB1、所述控制信号TWL、所述电压Vo，及所述感测致能信号Vc。以下为简化本实施例的所述控制装置2与所述半导体存储器装置3的操作描述，假设所述控制信号TWL切换至所述低逻辑电平，及所述控制信号TWL′切换至所述高逻辑电平的时间点，实质上是与所述感测起始信号切换至所述高逻辑电平的时间点相同(即所述时间区间T0与一个在所述感测起始信号切换至所述高逻辑电平及所述控制信号TWL′切换至所述高逻辑电平间的时间区间都非常短，且可以忽略)。
参阅图4、图5，起初所述存储器单元数组32未被读取，且所述控制信号TWL、TWL′皆在所述低逻辑电平。因此，所述电压VBL1、VBLB1皆在一个预定电压值，所述晶体管22不导通，且所述晶体管27导通，所述电压Vo等于所述预充电电压Vp，在所述位线BL的一个电压Vb逐渐增加并小于所述预充电电压Vp，所述感测起始信号与所述感测致能信号Vc皆在所述低逻辑电平，且所述感测放大电路31操作于所述禁能状态。
此后，所述存储器单元数组32被读取，且所述控制信号TWL，TWL′切换至所述高逻辑电平。因而所述电压VBL1、VBLB1的其中一者(如所述电压VBLB1)维持在所述预定电压值，而所述电压VBL1、VBLB1的其中另一者(如所述电压VBL1)则逐渐下降，所述晶体管22切换为导通，而所述晶体管27切换为不导通，且所述电压Vb、Vo逐渐下降。当所述电压Vo下降至低于所述反相器25的所述切换门坎值时，所述感测起始信号与所述感测致能信号Vc切换至所述高逻辑电平，所述感测放大电路31进入所述致能状态，且所述控制信号TWL、TWL′切换至所述低逻辑电平。因此，所述晶体管22切换为不导通，而所述晶体管27切换为导通，且所述电压Vb、Vo逐渐上升。当所述电压Vo增加至高于所述反相器25的所述切换门坎值时，所述感测起始信号切换至所述低逻辑电平。在所述感测致能信号Vc切换至所述低逻辑电平使所述感测放大电路31进入所述禁能状态前的所述预定时间区间，所述感测致能信号Vc维持在所述高逻辑电平且所述感测放大电路31维持在所述致能状态。
在本实施例的所述控制装置2与所述半导体存储器装置3的制程变化至一种慢速-快速(nMOSFET-slow pMOSFET-fast，NSPF)角落(corner)情况下，所述反相器25的所述切换门坎值是高于制程变化至一种慢速-慢速(nMOSFET-slow pMOSFET-slow，NSPS)角落情况下的所述切换门坎值。此外，在所述制程变化至所述NSPF角落情况下，所述偏压电压Vbc是低于在所述制程变化至所述NSPS角落情况下的所述偏压电压Vbc。如此一来，相较于在所述制程变化至所述NSPS角落情况下而言，在所述制程变化至所述NSPF角落情况下，所述晶体管231所提供的所述电阻值相对较低，在一个时间区间(即，所述控制信号TWL、TWL′皆在所述低逻辑电平，且无论任何制程变异，所述时间区间为一个恒定区间)，一个由所述晶体管231的所述第二端流向其自身的所述第一端的电流较大，在一个时间点t0(即所述控制信号TWL、TWL′皆在所述高逻辑电平)，一个储存于所述虚拟存储器单元组21的能量较大，且在另一个时间区间(即所述控制信号TWL、TWL′皆在所述高逻辑电平)，所述电压Vo下降较慢。因此，不论制程变化至所述NSPS角落或变化至所述NSPF角落，本实施例的所述控制装置2可被设计成使所述感测致能信号Vc在同一个时间点t2切换至所述高逻辑电平，所述电压VBL1、VBLB1间的一个电压差V11等于一个所述感测放大电路31可正确地感测的最小电压差。如此一来，所述半导体存储器装置3具有一个相对较高的操作速度，且在制程分别变化至所述NSPS角落及所述NSPF角落情况下，所述感测放大电路31皆可正确地感测所述时间点t2的所述电压差V11。
<第二实施例>
参阅图6，本发明所述控制装置2a的一个第二实施例为所述第一实施例的修改，二者差异处在于：所述晶体管22的所述第一端耦接于所述位线BL与所述调节器23a的一个共同节点，且所述调节器23a的结构与所述调节器23(见图4)不同。
在所述第二实施例中，所述调节器23a包括一个虚拟存储器单元组234，及一个晶体管235。所述虚拟存储器单元组234包括多个存储器单元2341，及一个耦接于所述存储器单元2341的位线BLa。每一个存储器单元2341为，例如，一个6T SRAM单元。所述晶体管235(即一个pMOSFET)耦接在所述位线BLa与所述晶体管22的所述第一端间，且具有一个接地的控制端，并用于在所述位线BLa与所述晶体管22的所述第一端间提供一个电阻值。当所述控制信号TWL、TWL′皆在所述低逻辑电平时，所述调节器23a从所述晶体管22的所述第一端吸引电荷，且一个在所述位线BLa的电压Vba逐渐上升并低于所述预充电电压Vp。当所述控制信号TWL、TWL′皆在所述高逻辑电平时，所述调节器23a提供电荷给所述晶体管22的所述第一端，且所述电压Vba逐渐下降。
参阅图5、图6，在所述制程变化至所述NSPF角落情况下，所述反相器25的所述切换门坎值高于在所述制程变化至所述NSPS角落情况下的所述切换门坎值。此外，在所述制程变化至所述NSPF角落情况下，所述晶体管235所提供的所述电阻值低于在所述制程变化至所述NSPS角落情况下其所提供的所述电阻值。如此一来相较于在所述制程变化至所述NSPS角落情况下而言，在所述制程变化至所述NSPF角落情况下，在所述时间区间(即，所述控制信号TWL、TWL′皆在所述低逻辑电平)，一个由所述晶体管235的所述第二端流向其自身的所述第一端的电流较大，在所述时间点t0(即所述控制信号TWL、TWL′皆在所述高逻辑电平)，一个储存于所述虚拟存储器单元组234的能量较大，且在所述另一个时间区间(即所述控制信号TWL、TWL′皆在所述高逻辑电平)，所述电压Vo下降较慢。因此，不论制程变化至所述NSPS角落或变化至所述NSPF角落型态，本实施例的所述控制装置2a可被设计成使所述感测致能信号Vc在同一个时间点t2切换至所述高逻辑电平。如此一来，所述半导体存储器装置3(见图4)的操作速度相对较高，且在制程分别变化至所述NSPS角落及所述NSPF角落情况下，所述感测放大电路31(见图4)皆可正确地感测所述时间点t2的所述电压差V11。
<第三实施例>
参阅图7，本发明所述控制装置2b的一个第三实施例为所述第二实施例的修改，二者差异处在于：此实施例中，以一个调节器23b取代所述第二实施例中的所述调节器23a，所述控制信号TWL、TWL′的时序不同，且所述控制装置2b还包括一个控制器26。
在所述第三实施例中，所述调节器23b包括一个充电器236及一个放电器237。所述充电器236耦接于所述晶体管22的所述第一端，并接收一个控制信号Ci1。所述充电器236可操作来根据所述控制信号Ci1对所述晶体管22的所述第一端提供一个充电电流I1(即，提供电荷)。所述放电器237耦接于所述晶体管22的所述第一端，并接收一个控制信号Ci2。所述放电器237可操作来根据所述控制信号Ci2由所述晶体管22的所述第一端引出一个放电电流I2(即，引出电荷)。
在本实施例中，所述充电器236包括一个开关238及一个充电电流源239。所述开关238(即一个pMOSFET)具有一个第一端、一个耦接于所述晶体管22的所述第一端的第二端，及一个接收所述控制信号Ci1的控制端。所述充电电流源239耦接于所述开关238的所述第一端，且当所述开关238导通时，所述充电电流源239提供由所述开关238的所述第一端流入其自身的所述第二端的所述充电电流I1。所述放电器237包括一个开关240及一个放电电流源241。所述开关240(即一个nMOSFET)具有一个耦接于所述晶体管22的所述第一端的第一端、一个第二端，及一个接收所述控制信号Ci2的控制端。所述放电电流源241耦接于所述开关240的所述第二端，且当所述开关240导通时，所述放电电流源241提供由所述开关240的所述第一端流入其自身的所述第二端的所述放电电流I2。
所述控制器26耦接于所述开关238、240的所述控制端，并产生所述控制信号Ci1、Ci2来分别控制所述开关238、240。所述控制信号Ci1、Ci2中的每一者在所述高逻辑电平与所述低逻辑电平间切换。
图8绘示所述电压VBL1、VBLB1、所述控制信号Ci1、Ci2、TWL、所述感测致能信号Vc，及所述电压Vo。以下为简化本实施例的所述控制装置2b与所述半导体存储器装置3(见图4)的操作描述，假设所述控制信号TWL切换至所述低逻辑电平，及所述控制信号TWL′切换至所述高逻辑电平的时间点，实质上是与所述感测起始信号切换至所述高逻辑电平的时间点相同(即所述时间区间T0与在所述感测起始信号切换至所述高逻辑电平及所述控制信号TWL′切换至所述高逻辑电平间的所述时间区间都非常短，且可以忽略)。
参阅图7、图8，当所述存储器单元数组32(见图4)未被读取时，所述控制信号TWL、TWL′、Ci1、Ci2以下列方式产生：(a)在一个由一个时间点t0到一个时间点t1的第一时间区间，所述控制信号TWL、TWL′、Ci2在所述低逻辑电平，所述控制信号Ci1在所述高逻辑电平，如此一来，所述晶体管27导通，所述晶体管22与所述开关238、240不导通，且所述电压Vo等于所述预充电电压Vp；(b)在一个由所述时间点t1到一个时间点t2的第二时间区间，不论任何制程变异，所述第二时间区间为一个恒定区间，所述控制信号TWL、Ci1、Ci2在所述低逻辑电平，所述控制信号TWL′在所述高逻辑电平，如此一来，所述开关238导通，所述晶体管22、27与所述开关240不导通，且所述电压Vo逐渐上升；及(c)在一个由所述时间点t2到一个时间点t3的第三时间区间，不论任何制程变异，所述第三时间区间为一个恒定区间，所述控制信号TWL在所述低逻辑电平，所述控制信号TWL′、Ci1、Ci2在所述高逻辑电平，如此一来，所述开关240导通，所述晶体管22、27与所述开关238不导通，且所述电压Vo逐渐下降。
当所述存储器单元数组32(见图4)被读取时，所述控制信号TWL、TWL′、Ci1、Ci2以下列方式产生：(a)由所述时间点t3开始，所述控制信号Ci2在所述低逻辑电平，所述控制信号TWL、TWL′、Ci1在所述高逻辑电平，如此一来，所述晶体管22导通，所述晶体管27与所述开关238、240不导通，且所述电压Vo逐渐下降并在一个时间点t4下降至所述反相器24的所述切换门坎值Vt；及(b)由所述时间点t4开始，所述控制信号TWL、TWL′、Ci2在所述低逻辑电平，所述控制信号Ci1在所述高逻辑电平，如此一来，所述晶体管27导通，所述晶体管22与所述开关238、240不导通，且所述电压Vo逐渐上升到所述预充电电压Vp。
在所述NSPF角落情况下，所述反相器25的所述切换门坎值Vt高于在所述所述NSPS角落情况下的所述切换门坎值Vt。此外，在所述NSPS角落情况下，本实施例的所述控制装置2b可被设计成使所述充电电流I1实质上等于所述放电电流I2，且在所述NSPF角落情况下，被设计成使所述充电电流I1大于所述放电电流I2。如此一来，相较于在所述NSPS角落情况下，在所述NSPF角落情况下，在所述时间点t3，储存于所述虚拟存储器单元组21的能量较大，且在一个由所述时间点t3到所述时间点t4的第四时间区间，所述电压Vo下降较慢。因此，不论制程变化至所述NSPS角落或变化至所述NSPS角落，本实施例的所述控制装置2b可被设计成使所述感测致能信号Vc在同一所述时间点t4切换至所述有效状态，所述电压VBL1、VBLB1间的一个电压差V12等于所述感测放大电路31(见图4)可正确地感测的所述最小电压差。如此一来，所述半导体存储器装置3(见图4)具有一个相对较高的操作速度，且在制程分别变化至所述NSPS角落及所述NSPF角落情况下，所述感测放大电路31(见图4)皆可正确地感测在所述时间点t4的所述电压差值V12。

Claims (20)

1.一种半导体存储器装置的控制装置，适用于一个半导体存储器装置，所述半导体存储器装置包括多个存储器单元组，及一个感测放大电路，所述感测放大电路用于耦接所述存储器单元组，且能够操作于一个致能状态，及一个禁能状态二者其中之一，当操作于所述致能状态时，所述感测放大电路用于感测由所述存储器单元组各自所输出的数据，其特征在于:所述控制装置还包含
一个虚拟存储器单元组；
一个第一晶体管，具有一个第一端、一个接地的第二端，及一个控制端；
一个第二晶体管，具有一个用于接收一个预充电电压的第一端、一个耦接于所述第一晶体管的所述第一端的第二端，及一个控制端；
一个调节器，耦接于所述虚拟存储器单元组，及所述第一晶体管的所述第一端，所述调节器在所述虚拟存储器单元组与所述第一晶体管的所述第一端间提供一个电阻值；
一个反相器，耦接于所述第一晶体管的所述第一端，并根据所述第一晶体管的所述第一端的一个电压，产生一个感测起始信号，所述感测起始信号关联于所述感测放大电路从所述禁能状态到所述致能状态的切换；及
一个控制器，耦接于所述反相器以接收来自所述反相器的所述感测起始信号，所述控制器还耦接于所述第一晶体管的所述控制端及所述第二晶体管的所述控制端，并根据所述感测起始信号，产生一个用于控制所述第一晶体管的第一控制信号，使得所述第一晶体管从导通到不导通的切换关联于所述感测起始信号。
2.根据权利要求1所述的控制装置，其特征在于:所述调节器还包括
一个第二晶体管，耦接于所述虚拟存储器单元组与所述第一晶体管的所述第一端间，且具有一个控制端，
一个第三晶体管，具有一个用于接收一个供应电压的第一端、一个耦接于所述第二晶体管的所述控制端的第二端，及一个耦接于其自身的所述第一端的控制端，及
一个第四晶体管，具有一个耦接于所述第二晶体管的所述控制端的第一端，一个接地的第二端，及一个耦接于其自身的所述第二端的控制端。
3.根据权利要求2所述的控制装置，其特征在于：所述第一晶体管及第三晶体管中的每一者为N型金氧半场效晶体管，且所述第二晶体管及第四晶体管中的每一者为P型金氧半场效晶体管。
4.根据权利要求1所述的控制装置，其特征在于：所述控制装置还包含一个信号产生器，耦接于所述反相器以接收来自所述反相器的感测起始信号，且所述信号产生器还耦接于所述感测放大电路，并根据所述感测起始信号与一个预定时间区间，产生一个感测致能信号来控制所述感测放大电路在所述致能状态与所述禁能状态间的操作。
5.根据权利要求4所述的控制装置，其特征在于：所述感测起始信号能够在一个高逻辑电平与一个低逻辑电平间切换，所述感测致能信号在一对应所述感测放大电路的致能状态的有效状态，及一个对应所述感测放大电路的禁能状态的非有效状态间切换，且当所述感测起始信号切换至所述高逻辑电平时，所述感测致能信号切换至所述有效状态，并在切换至所述非有效状态前，所述感测致能信号于所述预定时间区间维持在所述有效状态。
6.根据权利要求1所述的控制装置，其特征在于:
所述控制器还根据所述感测起始信号产生一个用于控制所述第二晶体管的第二控制信号，使得所述第二晶体管从不导通到导通的切换关联于所述感测起始信号。
7.根据权利要求6所述的控制装置，其特征在于：所述感测起始信号能够在一个高逻辑电平与一个低逻辑电平间切换，且当所述感测起始信号切换到所述高逻辑电平时，所述第一晶体管切换至不导通，且所述第二晶体管切换至导通。
8.根据权利要求1所述的控制装置，其特征在于：所述虚拟存储器单元组包括多个存储器单元，及一个耦接于所述存储器单元与所述调节器的位线。
9.一种半导体存储器装置的控制装置，适用于一个半导体存储器装置，所述半导体存储器装置包括多个存储器单元组，及一个感测放大电路，所述感测放大电路用于耦接所述存储器单元组，且能够操作于一个致能状态，及一个禁能状态二者其中之一，当操作于所述致能状态时，所述感测放大电路用于感测由所述存储器单元组各自所输出的数据，其特征在于:所述控制装置包含
一个第一虚拟存储器单元组；
一个第一晶体管，具有一个耦接于所述第一虚拟存储器单元组的第一端、一个接地的第二端，及一个控制端；
一个第二晶体管，所述第二晶体管具有一个用于接收一个预充电电压的第一端，一个耦接所述第一晶体管的所述第一端的第二端，及一个控制端；
一个调节器，耦接于所述第一晶体管的第一端，且能够操作来提供电荷给所述第一晶体管的第一端，或从所述第一晶体管的第一端吸引电荷；
一个反相器，耦接于所述第一晶体管的第一端，并根据所述第一晶体管的第一端的一个电压，产生一个感测起始信号，所述感测起始信号关联于所述感测放大电路从所述禁能状态到所述致能状态的切换；及
一个第一控制器，耦接于所述反相器以接收来自所述反相器的感测起始信号，所述第一控制器还耦接于所述第一晶体管的控制端及所述第二晶体管的所述控制端，并根据所述感测起始信号产生一个用于控制所述第一晶体管的第一控制信号，使得所述第一晶体管从导通到不导通的切换关联于所述感测起始信号。
10.根据权利要求9所述的控制装置，其特征在于:所述调节器包括一个第二虚拟存储器单元组，及一个第二晶体管，所述第二晶体管耦接在所述第二虚拟存储器单元组与所述第一晶体管的第一端间，并具有一个接地的控制端。
11.根据权利要求10所述的控制装置，其特征在于：所述第一晶体管为N型金氧半场效晶体管，所述第二晶体管为P型金氧半场效晶体管。
12.根据权利要求9所述的控制装置，其特征在于，所述调节器包括：
一个充电器，耦接于所述第一晶体管的所述第一端，并接收一个第二控制信号，所述充电器能够操作来根据所述第二控制信号对所述第一晶体管的所述第一端提供一个充电电流；及
一个放电器，耦接于所述第一晶体管的所述第一端，并接收一个第三控制信号，所述放电器能够操作来根据所述第三控制信号由所述第一晶体管的所述第一端引出一个放电电流。
13.根据权利要求12所述的控制装置，其特征在于:
所述充电器包括
一个第一开关，具有一个第一端、一个耦接于所述第一晶体管的所述第一端的第二端，及一个接收所述第二控制信号的控制端，及
一个充电电流源，耦接于所述第一开关的所述第一端，当所述第一开关导通时，所述充电电流源提供所述充电电流，所述充电电流经所述第一开关的所述第一端，并流入所述第一开关的所述第二端，
所述放电器包括
一个第二开关，具有一个耦接于所述第一晶体管的所述第一端的第一端、一个第二端，及一个接收所述第三控制信号的控制端，及
一个放电电流源，耦接所述第二开关的所述第二端，当所述第二开关导通时，所述放电电流源提供所述放电电流，所述放电电流流经所述第二开关的所述第一端，并流入所述第二开关的所述第二端。
14.根据权利要求13所述的控制装置，其特征在于：所述第一晶体管与所述第二开关中的每一者为N型金氧半场效晶体管，所述第一开关为P型金氧半场效晶体管。
15.根据权利要求12所述的控制装置，其特征在于:所述控制装置还包含一个第二控制器，所述第二控制器耦接于所述充电器与所述放电器，并产生给所述充电器的所述第二控制信号，及所述放电器的所述第三控制信号。
16.根据权利要求9所述的控制装置，其特征在于:所述控制装置还包含一个信号产生器，所述信号产生器耦接于所述反相器以接收来自所述反相器的感测起始信号，且还耦接所述感测放大电路，并根据所述感测起始信号，及一个预定时间区间，产生一个感测致能信号来控制所述感测放大电路在所述致能状态与所述禁能状态间的操作。
17.根据权利要求16所述的控制装置，其特征在于：所述感测起始信号能够在一个高逻辑电平与一个低逻辑电平间切换，所述感测致能信号能够在一个对应所述感测放大电路的致能状态的有效状态，及一个对应所述感测放大电路的禁能状态的非有效状态间切换，且当所述感测起始信号切换至所述高逻辑电平时，所述感测致能信号切换至所述有效状态，并在切换至所述非有效状态前，所述感测致能信号于所述预定时间区间维持在所述有效状态。
18.根据权利要求9所述的控制装置，其特征在于:所述第一控制器还根据所述感测起始信号产生一个用于控制所述第二晶体管的第二控制信号，使得所述第二晶体管从不导通到导通的切换关联于所述感测起始信号。
19.根据权利要求18所述的控制装置，其特征在于：所述感测起始信号能够在一个高逻辑电平与一个低逻辑电平间切换，且当所述感测起始信号切换到所述高逻辑电平时，所述第一晶体管切换至不导通，且所述第二晶体管切换至导通。
20.根据权利要求9所述的控制装置，其特征在于：所述第一虚拟存储器单元组包括多个存储器单元，及一个耦接到所述存储器单元与所述第一晶体管的所述第一端的位线。
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