KR100706828B1 - 비트라인 센스앰프 드라이버 및 이를 이용한 비트라인 센싱방법 - Google Patents

비트라인 센스앰프 드라이버 및 이를 이용한 비트라인 센싱방법 Download PDF

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Abstract

반도체 메모리 소자의 비트라인 센싱 동작을 고속으로 수행할 수 있는 비트라인 센스앰프 드라이버 및 이를 이용한 비트라인 센싱 방법을 제시한다.
본 발명의 비트라인 센스앰프 드라이버는 센스앰프 접지라인 신호 출력 단자와 기판 바이어스 전압 단자 간에 접속되고, 제 2 인에이블 신호의 입력에 응답하여, 상기 센스앰프 접지라인 신호 출력 단자를 상기 기판 바이어스 전압 단자로 연결하기 위한 보조 구동부를 포함한다.
본 발명에 의하면, 비트라인 쌍에 인가되는 전압차를 급격하게 증가시킴으로써 비트라인 센싱 동작을 고속으로 수행할 수 있어 고속 동작을 요하는 소자에 적용하는 경우 소자의 전체적인 성능을 향상시킬 수 있다.
비트라인, 센스앰프 드라이버, 기판 바이어스 전압

Description

비트라인 센스앰프 드라이버 및 이를 이용한 비트라인 센싱 방법{Bit-line Sense Amplifier Driver and Bit-line Sensing Method Using the Same}
도 1은 일반적인 비트라인 센스앰프 드라이버의 회로도,
도 2는 일반적인 메모리 셀 및 비트라인 센스앰프의 회로도,
도 3은 일반적인 비트라인 센싱 동작을 설명하기 위한 타이밍도,
도 4는 본 발명의 일 실시예에 의한 비트라인 센스앰프 드라이버의 구성도,
도 5는 도 4에 도시한 전압 레벨 고속 천이부 및 메인 구동부의 일 실시예에 의한 상세 회로도,
도 6은 도 4에 도시한 펄스 발생부의 일 실시예에 의한 상세 회로도,
도 7은 본 발명에 의한 비트라인 센스앰프 드라이버를 이용한 비트라인 센싱 동작을 설명하기 위한 타이밍도,
도 8은 본 발명에 의한 비트라인 센싱 방법을 설명하기 위한 흐름도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 메모리 셀 20 : 센스앰프
30 : 보조 구동부 40 : 메인 구동부
32 : 펄스 발생부 34 : 전압 레벨 고속 천이부
본 발명은 센스앰프 드라이버에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자의 비트라인 센싱 동작을 고속으로 수행할 수 있는 비트라인 센스앰프 드라이버 및 이를 이용한 비트라인 센싱 방법에 관한 것이다.
일반적으로 메모리 셀 블럭은 하나의 트랜지스터와 하나의 캐패시터로 이루어지는 복수의 메모리 셀로 이루어지며, 트랜지스터의 게이트 단자에 접속되는 워드라인에 의해 메모리 셀을 선택하고, 트랜지스터의 드레인 단자에 접속된 캐패시터로부터 트랜지스터의 소스 단자 인가되는 전압을 증폭함으로써 센싱 과정이 이루어진다.
도 1 내지 도 3을 참조하여 일반적인 비트라인 센싱 과정을 설명하면 다음과 같다.
도 1은 일반적인 비트라인 센스앰프 드라이버의 회로도이고, 도 2는 일반적인 메모리 셀 및 비트라인 센스앰프의 회로도이며, 도 3은 일반적인 비트라인 센싱 동작을 설명하기 위한 타이밍도이다.
도 1에 도시한 비트라인 센스앰프 드라이버는 비트라인 센스앰프(도 2의 20)를 구동하기 위한 제어 신호를 생성하는 역할을 하는 것으로, 비트라인 이퀄라이즈 신호(bleq1)가 하이(high)인 상태에서는 N-타입 트랜지스터(102, 104, 106)가 턴온되어 센스앰프 파워라인(rto1)과 센스앰프 접지라인(sb1)의 전압이 제 1 전압(VBLP), 예를 들어 0.7V로 된다.
이후, 도 3에 도시한 제 1 시간(T1), 예를 들어 9nsec에 bleq1 신호가 로우(low)가 되고 제 2 시간(T2), 예를 들어 10nsec에 워드라인 선택신호(wl<1>)가 하이가 되어 액티브 동작이 시작됨으로써, 도 2에 도시한 비트라인 쌍(bit1, bit1b)에 차지 쉐어링(charge sharing)이 개시된다.
비트라인 센싱은 메모리 셀(10)에 의해 비트라인 쌍에 쉐어링된 전하량을 센싱하는 것으로, 이를 위해서는 비트라인 쌍(bit1, bit1b)에 인가된 전압을 증폭시켜야 하므로, 제 3 시간(T3), 예를 들어 16nsec에 비트라인 센스앰프 드라이버 인에이블 신호(sap1 및 san1)를 액티브 상태로 하는데, 제 1 비트라인 센스앰프 드라이버 인에이블 신호(sap1)는 로우로 인가하고 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san1)는 하이로 인가한다.
이에 따라, P-타입 트랜지스터(108) 및 N-타입 트랜지스터(110)가 각기 턴온되어 센스앰프 파워라인(rto1)의 전압 레벨이 제 1 전압에서 VCORE에 의한 제 2 전압, 예를 들어 1.4V로 천이한다. 또한, 센스앰프 접지라인(sb1)에 인가되어 있던 전압은 제 1 전압에서 접지전압(VSS)으로 천이한다.
센스앰프 파워라인(rto1) 및 센스앰프 접지라인(sb1)에 인가된 전위는 도 2에 도시한 센스앰프(20)의 전원 소스로 되어, 제 2 시간(T2)에 차지 쉐어링을 시작한 비트라인 쌍(bit1, bit1b)의 전압 레벨을 증폭하여 센싱이 수행되도록 하는데, 도 3에 도시한 것과 같이, 실제적인 센싱 동작은 비트라인 센스앰프 드라이버 인에이블 신호가 액티브되는 제 3 시간(T3)으로부터 지정된 시간, 예를 들어 4.7nsec가 경과된 후인 제 4 시간(T4)인 20.7nsec에 수행되는 것을 알 수 있다. 왜냐하면, 비트라인 쌍(bit1, bit1b)에 인가된 전압 레벨의 차이가 일정 값, 예를 들어 200mV 이상이 되어야 정확한 센싱이 이루어지기 때문이다.
따라서, 비트라인 센스앰프 드라이버 인에이블 신호(sap1, san1)가 액티브 상태로 되고 4.7nsec가 경과한 후, 비트라인 쌍(bit1, bit1b)에 인가된 전압 레벨의 차이가 200mV 이상이 되어, 노드 1(N1)에는 센스앰프 파워라인(rto1)의 전압 레벨(즉, VCORE)가 인가되고, 노드 2(N2)에는 센스앰프 접지라인(sb1)의 전압 레벨(즉, VSS)가 인가되게 된다.
이와 같이, 현재는 실제 센싱 동작이 비트라인 센스앰프 드라이버 인에이블 신호(sap1, san1)가 액티브 상태로 된 후 바로 이루어지는 것이 아니라, 메모리 셀에서 비트라인에 전하를 인가하기 위한 시간이 필요하고, 또한 메모리 소자가 대용량화 됨에 따라 비트라인에 접속되는 단위 메모리 셀의 개수가 증가하여 비트라인에서 감당해야 할 부하가 높아, 대략 4.7nsec가 경과한 후에 이루어지기 때문에 센싱 속도가 지연되고, 특히 고속을 요하는 소자에서 전체적인 동작 속도를 저하시키는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 비트라인 센스앰프의 접지라인에 인가되는 전압을 고속으로 접지전압 이하로 천이시켜, 이에 의해 비트라인 쌍에 인가되는 전위차를 고속으로 증가시킴으로써 센싱 동작이 고속으로 이루어질 수 있도록 하기 위한 비트라인 센스앰프 드라이버 및 이를 이용한 비트라인 센싱 방법을 제공하는 데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명은 제 1 및 제 2 인에이블 신호와 비트라인 이퀄라이즈 신호에 의해 제어되어, 비트라인 센스앰프를 구동하기 위한 센스앰프 파워라인 신호 및 센스앰프 접지라인 신호를 생성하는 비트라인 센스앰프 드라이버로서, 상기 센스앰프 접지라인 신호 출력 단자와 기판 바이어스 전압 단자 간에 접속되고, 상기 제 2 인에이블 신호의 입력에 응답하여, 상기 센스앰프 접지라인 신호 출력 단자를 상기 기판 바이어스 전압 단자로 연결하기 위한 보조 구동부를 구비한다.
또한, 본 발명은 제 1 및 제 2 인에이블 신호와 비트라인 이퀄라이즈 신호에 의해 제어되어, 비트라인 센스앰프를 구동하기 위한 센스앰프 파워라인 신호 및 센스앰프 접지라인 신호를 생성하는 비트라인 센스앰프 드라이버에 의해 비트라인 센스앰프를 구동하여 반도체 메모리 소자의 비트라인을 센싱하기 위한 방법으로서, 상기 비트라인 이퀄라이즈 신호가 디스에이블되고 워드라인이 선택되어, 비트라인 쌍에 차지 쉐어링이 개시된 후, 상기 제 1 및 제 2 인에이블 신호를 액티브시키는 단계; 상기 제 2 인에이블 신호에 의해 상기 센스앰프 접지라인 신호 출력 단자와 접지 단자가 접속되도록 하는 단계; 상기 제 2 인에이블 신호에 의해 펄스 신호를 발생시켜, 상기 펄스 신호가 하이로 유지되는 동안 상기 센스앰프 접지라인 신호 출력 단자와 기판 바이어스 전압 단자를 접속시키는 단계; 및 상기 펄스 신호가 로우로 천이함에 따라, 상기 센스앰프 접지라인 신호 출력 단자가 접지 전압을 유지하도록 하는 단계;를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하기로 한다.
도 4는 본 발명의 일 실시예에 의한 비트라인 센스앰프 드라이버의 구성도이다.
본 발명에 의한 비트라인 센스앰프 드라이버는 제 1 및 제 2 비트라인 센스앰프 드라이버 인에이블 신호(sap2, san2) 및 비트라인 이퀄라이즈 신호(bleq2)에 의해 제어되어, 비트라인 이퀄라이즈 신호(bleq2)가 디스에이블되고, 제 1 및 제 2 비트라인 센스앰프 드라이버 인에이블 신호(sap2, san2)가 각각 로우 및 하이로 인가됨에 따라 센스앰프 파워라인(rto2) 및 센스앰프 접지라인(sb2)에 센스앰프가 동작하도록 하기 위한 전압이 인가되도록 하되, 센스앰프 접지라인(sb2)에 인가되는 전압이 고속으로 접지전압 이하가 되도록 천이한 후 접지전압(VSS)을 유지하도록 한다.
보다 구체적으로 설명하면, 본 발명에 의한 비트라인 센스앰프 드라이버는 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)에 의해 제어되어, 센스앰프 접지라인(sb2)에 인가되는 전압을 고속으로 접지전압 이하로 천이시키기 위한 보조 구동부(30) 및 제 1 비트라인 센스앰프 드라이버 인에이블 신호(sap2)와 비트라인 이퀄라이즈 신호(bleq2)에 의해 제어되고, 보조 구동부(30)와 접속되어, 센스앰프 파워라인 신호(rto2)와 센스앰프 접지라인 신호(sb2)를 출력하는 메인 구동부(40)로 이루어진다.
또한, 보조 구동부(30)는 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)를 입력으로 하여 지정된 시간동안 유지되는 펄스 신호(san_pul)를 발생시키는 펄스 발생부(32) 및 펄스 발생부(32)에서 생성된 펄스 신호(san_pul)에 의해 제어되어 메인 구동부(40)의 센스앰프 접지라인(sb2)에 인가되는 전압이 고속으로 접지전압 이하로 천이되도록 하기 위한 전압 레벨 고속 천이부(34)를 구비한다.
도 5는 도 4에 도시한 전압 레벨 고속 천이부(34) 및 메인 구동부(40)의 일 실시예에 의한 상세 회로도이고, 도 7은 본 발명에 의한 비트라인 센스앰프 드라이버를 이용한 비트라인 센싱 동작을 설명하기 위한 타이밍도이다.
도 5에 도시한 것과 같이, 본 발명에 의한 메인 구동부(40)는 비트라인 이퀄라이즈 신호(bleq2)에 의해 구동되며 제 1 전압 신호 입력단자(VBLP)와 제 1 노드(N11) 간에 접속되는 제 1 N-타입 트랜지스터(402), 비트라인 이퀄라이즈 신호(bleq2)에 의해 구동되며 제 1 전압 신호 입력단자(VBLP)와 제 2 노드(N12) 간에 접속되는 제 2 N-타입 트랜지스터(404), 비트라인 이퀄라이즈 신호(bleq2)에 의해 구동되며 제 1 노드(N11)와 제 2 노드(N12) 간에 접속되는 제 3 N-타입 트랜지스터(406), 전원 단자(VCORE)와 제 1 노드(N11)로부터 연장되는 제 3 노드(N13)간에 접속되고, 제 1 비트라인 센스앰프 드라이버 인에이블 신호(sap2)에 의해 구동되어 센스앰프 파워라인 신호(rto2)를 출력하는 P-타입 트랜지스터(408) 및 제 2 노드(N12)로부터 연장되는 제 4 노드(N14)와 접지단자(VSS) 간에 접속되고, 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)에 의해 구동되어 센스앰프 접지라인 신호(sb2)를 출력하는 제 4 N-타입 트랜지스터(410)를 포함하여 이루어진다.
또한, 본 발명에 의한 전압 레벨 고속 천이부(34)는 펄스 발생부(32)의 출력 신호(san_pul)에 의해 구동되며, 메인 구동부(40)의 제 4 노드(N14)와 기판 바이어스 전압 단자(VBB) 간에 접속되는 제 5 N-타입 트랜지스터(302)로 이루어진다.
본 발명에서는 전압 레벨 고속 천이부(34)의 제 5 N-타입 트랜지스터(302)의 소스 단자를 기판 바이어스 전압 단자(VBB)에 연결함으로써, 펄스 발생부(32)의 출력 신호(san_pul)에 의해 제 5 N-타입 트랜지스터(302)가 턴온되는 경우 제 4 노드(N14)에 인가되어 있던 전압이 고속으로 접지전압 이하로 강하하게 된다. 이는 기판 바이어스 전압이 접지전압보다 낮은 전압, 예를 들어 약 -0.9V 정도이기 때문에, 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)를 액티브 상태로 하여 제 4 N-타입 트랜지스터(410)가 제 5 N-타입 트랜지스터(302)와 함께 턴온되는 경우, 접지전압과 기판 바이어스 전압의 전압차에 의해 제 4 노드(N14)에 인가된 전류가 접지단자(VSS)보다는 기판 바이어스 전압 단자(VBB)측으로 더욱 빠르게 유기되기 때문이다.
이와 같이 하여, 제 4 노드(N14)에 인가되는 전압, 즉 센스앰프 접지라인(sb2)에 인가되는 전압이 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)를 액티브시킴과 함께 급속히 접지전압 이하로 강하하게 되어 센스앰프 파워라인(rto2)에 인가되는 전압과의 차이가 일정 값(예를 들어, 200mV) 이상으로 증가하게 된다. 이는 결과적으로 비트라인(bit1)과 비트라인 바(bit1b) 간의 전압차를 급속하게 일정 값 이상으로 증가하게 하므로, 센싱 동작이 조속히 이루어질 수 있게 한다.
보다 구체적으로 설명하면 다음과 같다.
도 5에 도시한 비트라인 센스앰프 드라이버에서, 비트라인 이퀄라이즈 신호(bleq2)가 하이 상태인 경우 제 1 내지 제 3 N-타입 트랜지스터(402, 404, 406)가 턴온되어 센스앰프 파워라인(rto2) 및 센스앰프 접지라인(sb2)에는 제 1 전압(VBLP; 예를 들어, 0.7V)이 인가된다.
이후, 제 1 시간(T1; 예를 들어, 9nsec)에 비트라인 이퀄라이즈 신호(bleq2)가 로우 상태로 되고, 제 2 시간(T2; 예를 들어, 10nsec)에 워드라인 선택신호(wl<2>)가 하이가 되어 액티브 동작이 시작됨으로써, 도 2에 도시한 비트라인 쌍(bit1, bit1b)에 차지 쉐어링이 개시된다.
그리고, 비트라인 센싱을 위하여 비트라인 쌍(bit1, bit1b; 도 2참조)에 인가된 전압을 증폭시켜야 하므로, 제 3 시간(T3; 예를 들어, 16nsec)에 비트라인 센스앰프 드라이버 인에이블 신호(sap2 및 san2)를 액티브시키는데, 제 1 비트라인 센스앰프 드라이버 인에이블 신호(sap2)는 로우로 인가하고 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)는 하이로 인가한다.
이에 따라, P-타입 트랜지스터(408)가 턴온되어 센스앰프 파워라인(rto2)에 제 2 전압(VCORE)이 인가됨으로써, 제 3 시간(T3) 이후부터 센스앰프 파워라인(rto2)의 전압 레벨이 제 1 전압에서 VCORE에 의한 제 2 전압, 예를 들어 1.4V로 점차 상승한다.
한편, 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)가 하이로 인에이블됨에 따라 제 4 N-타입 트랜지스터(410)가 턴온되고, 상기 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)가 하이로 인에이블될 때 지정된 시간(예를 들어, 제 3 시간(T3)으로부터 제 5 시간(T5)까지의 시간; 3nsec)동안 발생하는 펄스(san_pul)에 의해 전압 레벨 고속 천이부(34)의 제 5 N-타입 트랜지스터(302)가 턴온된다. 이때, 제 5 N-타입 트랜지스터(302)는 소스 단자에 기판 바이어스 전압(VBB; 예를 들어, -0.9V)이 인가되어 있으므로, 제 4 노드(N14)에 인가되어 있던 전류가 접지단자(VSS)로 유기되는 것보다 빠른 속도로 기판 바이어스 전압 단자(VBB)로 유기되게 된다. 이에 따라, 센스앰프 접지라인(sb2)에 인가되는 전압은 접지전압(VSS) 이하의 전압으로 급속히 강하하였다가 펄스 신호(san_pul)가 제거된 후 접지전압(VSS) 레벨로 다시 천이하게 된다.
센스앰프 파워라인(rto2) 및 센스앰프 접지라인(sb2)에 인가된 전위는 비트라인 센스앰프(도 2의 20)의 전원 소스로 사용되고, 전압 레벨 고속 천이부(34)에 의해 센스앰프 접지라인(sb2)의 전위가 급속하게 접지전압 이하로 강하함에 의해 비트라인 바(bit1b)에 인가되는 전압 또한 급속하게 강하하여, 비트라인 쌍(bit1, bit1b) 간의 전위차가 급격하게 증가하게 된다. 다시 말해, 센스앰프 접지라인(sb2)의 전위가 급격하게 접지전압 이하(예를 들어, -0.2V)으로 강하하는 순간 비트라인 바(bit1b)에 인가되는 전압 또한 급격히 강하하여 비트라인(bit1)과 비트라인 바(bit1b) 간의 전위차가 센싱에 필요한 전위차(예를 들어, 200mV) 이상으로 벌어지게 되어, 제 6 시간(T6; 예를 들어, 17.7nsec)에 비트라인 센싱이 개시되게 된다.
도 7을 도 3과 비교해 보면, 기존에 비트라인 센스앰프 드라이버 인에이블 신호가 액티브되고 난 후 4.7nsec가 경과한 후 센싱이 개시된 것과 달리, 본 발명에 의한 비트라인 센스앰프 드라이버를 적용하는 경우 1.7nsec 경과 후 센싱이 개시되어, 동작 속도가 현저히 개선된 것을 확인할 수 있다.
도 6은 도 4에 도시한 펄스 발생부의 일 실시예에 의한 상세 회로도이다.
도시한 것과 같이, 본 발명에 적용되는 펄스 발생부(32)는 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)를 지정된 시간동안 반전 지연하기 위한 반전 지연회로(310) 및 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)와 반전 지연회로(310)의 출력 신호를 입력으로 하여, 입력 신호가 모두 하이인 경우에만 하이 신호를 출력하는 논리 회로(320)로 이루어진다.
여기에서, 반전 지연회로(310)는 홀수 개의 반전소자를 직렬 연결함으로써 구성할 수 있다. 또한, 논리 회로(320)는 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)와 반전 지연회로(310)의 출력 신호를 입력으로 하여 입력 신호가 모두 하이인 경우에만 로우 신호를 출력하는 제 1 논리소자(예를 들어, 낸드(NAND) 게이트)(322) 및 제 1 논리소자(322)의 출력 신호를 반전시키기 위한 제 2 논리소자(324)로 구성할 수 있다.
펄스 발생부(32)의 구성은 도 6에 도시한 구성에 한정되는 것은 아니며, 지정된 시간동안 펄스를 발생시킬 수 있는 구성이라면 어떤 구성이든지 채택 가능함은 물론이다.
또한, 펄스 발생부(32)의 반전 지연회로(310)의 지연 시간을 제어함으로써 펄스 신호 발생 시간 즉, 센스앰프 접지라인(sb2)에 접지전압 이하의 전압이 인가되는 시간을 용이하게 조절할 수 있다.
도 8은 본 발명에 의한 비트라인 센싱 방법을 설명하기 위한 흐름도이다.
도시한 것과 같이, 비트라인 이퀄라이즈 신호가 디스에이블된 후 워드라인 선택신호를 인에이블시켜 비트라인 쌍에 차지 쉐어링을 시작한다(S101).
이후, 센스앰프를 구동하기 위한 비트라인 센스앰프 드라이버를 구동하기 위한 제 1 및 제 2 비트라인 센스앰프 드라이버 인에이블 신호(sap2, san2)를 액티브시킨다(S103). 이때, 제 1 비트라인 센스앰프 드라이버 인에이블 신호(sap2)는 로우로 인가하고 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)는 하이로 인가한다.
다음에, 제 2 비트라인 센스앰프 드라이버 인에이블 신호(san2)를 입력으로 하여 지정된 시간동안(예를 들어, 3nsec) 하이 상태를 유지하는 펄스를 펄스 발생부(32)에 의해 발생시켜(S105), 이를 전압 레벨 고속 천이부(34)에 입력함으로써, 센스앰프 접지라인(sb2)에 인가된 전압이 접지전압 이하로 급격하게 강하되도록 하며, 펄스가 제거되고 난 후에는 센스앰프 접지라인(sb2)이 접지전압을 유지하도록 한다. 이에 따라, 비트라인 바(bit1b)에 인가되는 전압 또한 급격하게 강하하여 비트라인(bit1)과의 전위차가 급속히 증가하게 된다(S107).
여기에서, 전압 레벨 고속 천이부(34)는 센스앰프 접지라인(sb2)과 기판 바이어스 전압 단자(VBB) 간에 접속하여, 펄스에 의해 전압 레벨 고속 천이부(34)가 구동된 경우 센스앰프 접지라인(sb2)에 유기된 전류가 급속히 기판 바이어스 전압 단자(VBB)로 유기되어 센스앰프 접지라인(sb2)에 인가되는 전압이 고속으로 접지전압 이하로 천이하게 되며, 펄스가 제거된 후에는 접지전압이 유지되도록 제어한다.
이와 같이 하여, 센스앰프 접지라인(sb2)에 인가되는 전압과 센스앰프 파워라인(rto2)에 인가되는 전압의 차이가 일정 값(예를 들어, 200mV) 이상으로 증가하게 된다. 이는 결과적으로 비트라인(bit1)과 비트라인 바(bit1b) 간의 전압차를 급속하게 일정 값 이상으로 증가하게 하므로, 센싱 동작이 조속히 개시될 수 있게 한다.
이와 같이 하여 비트라인(bit1)에 센스앰프 파워라인에 의한 전압이 인가되 고, 비트라인 바(bit1b)에 센스앰프 접지라인에 의한 전압이 인가되어 센싱이 수행된다(S109).
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의하면 비트라인 쌍에 인가되는 전압차를 급격하게 증가시킴으로써 비트라인 센싱 동작을 고속으로 수행할 수 있다. 또한, 이러한 비트라인 센스앰프 드라이버를 고속 동작을 요하는 소자에 적용하는 경우 소자의 전체적인 성능을 향상시킬 수 있다.

Claims (10)

  1. 제 1 및 제 2 인에이블 신호와 비트라인 이퀄라이즈 신호에 의해 제어되어, 비트라인 센스앰프를 구동하기 위한 센스앰프 파워라인 신호 및 센스앰프 접지라인 신호를 생성하는 비트라인 센스앰프 드라이버로서,
    상기 센스앰프 접지라인 신호 출력 단자와 기판 바이어스 전압 단자 간에 접속되고, 상기 제 2 인에이블 신호의 입력에 응답하여, 상기 센스앰프 접지라인 신호 출력 단자를 상기 기판 바이어스 전압 단자로 연결하기 위한 보조 구동부를 구비하는 것을 특징으로 하는 비트라인 센스앰프 드라이버.
  2. 제 1 항에 있어서,
    상기 보조 구동부는 상기 제 2 인에이블 신호를 입력으로 하여 지정된 시간동안 유지되는 펄스 신호를 발생시키는 펄스 발생부; 및
    상기 펄스 발생부에서 생성된 펄스 신호에 의해 구동되며, 상기 센스앰프 접지라인 신호 출력 단자의 전류를 상기 기판 바이어스 전압 단자로 유기하기 위한 전압 레벨 고속 천이부;
    를 구비하는 것을 특징으로 하는 비트라인 센스앰프 드라이버.
  3. 제 2 항에 있어서,
    상기 전압 레벨 고속 천이부는 상기 펄스 발생부의 출력 신호에 의해 구동되 며, 상기 센스앰프 접지라인 신호 출력 단자와 상기 기판 바이어스 전압 단자 간에 접속되는 N-타입 트랜지스터를 포함하는 것을 특징으로 하는 비트라인 센스앰프 드라이버.
  4. 제 2 항에 있어서,
    상기 펄스 발생부는 상기 제 2 인에이블 신호를 지정된 시간동안 반전 지연하기 위한 반전 지연회로; 및
    상기 제 2 인에이블 신호와 상기 반전 지연회로의 출력 신호를 입력으로 하여, 입력 신호가 모두 하이인 경우에만 하이 신호를 출력하는 논리 회로;
    를 포함하는 것을 특징으로 하는 비트라인 센스앰프 드라이버.
  5. 제 4 항에 있어서,
    상기 반전 지연회로는 홀수 개의 반전소자를 직렬 연결하여 구성하는 것을 특징으로 하는 비트라인 센스앰프 드라이버.
  6. 제 4 항에 있어서,
    상기 논리 회로는 상기 제 2 인에이블 신호와 상기 반전 지연회로의 출력 신호를 입력으로 하여 입력 신호가 모두 하이인 경우에만 로우 신호를 출력하는 제 1 논리소자; 및
    상기 제 1 논리소자의 출력 신호를 반전시키기 위한 제 2 논리소자;
    를 포함하는 것을 특징으로 하는 비트라인 센스앰프 드라이버.
  7. 제 6 항에 있어서,
    상기 제 1 논리소자는 낸드 게이트인 것을 특징으로 하는 비트라인 센스앰프 드라이버.
  8. 제 1 항에 있어서,
    상기 보조 구동부는 상기 센스앰프 접지라인 신호 출력 단자에서 메인 구동부와 접속되며, 상기 메인 구동부는 상기 비트라인 이퀄라이즈 신호에 의해 구동되며 전압 신호 입력단자와 제 1 노드 간에 접속되는 제 1 N-타입 트랜지스터;
    상기 비트라인 이퀄라이즈 신호에 의해 구동되며 상기 전압 신호 입력단자와 제 2 노드 간에 접속되는 제 2 N-타입 트랜지스터;
    상기 비트라인 이퀄라이즈 신호에 의해 구동되며 상기 제 1 노드와 상기 제 2 노드 간에 접속되는 제 3 N-타입 트랜지스터;
    전원 단자와 상기 제 1 노드로부터 연장되는 제 3 노드간에 접속되고, 상기 제 1 인에이블 신호에 의해 구동되어 센스앰프 파워라인 신호를 출력하는 P-타입 트랜지스터; 및
    상기 제 2 노드로부터 연장되는 제 4 노드와 접지단자(VSS) 간에 접속되고, 상기 제 2 인에이블 신호에 의해 구동되어 센스앰프 접지라인 신호를 출력하는 제 4 N-타입 트랜지스터;
    를 포함하여 이루어지는 것을 특징으로 하는 비트라인 센스앰프 드라이버.
  9. 제 1 및 제 2 인에이블 신호와 비트라인 이퀄라이즈 신호에 의해 제어되어, 비트라인 센스앰프를 구동하기 위한 센스앰프 파워라인 신호 및 센스앰프 접지라인 신호를 생성하는 비트라인 센스앰프 드라이버에 의해 비트라인 센스앰프를 구동하여 반도체 메모리 소자의 비트라인을 센싱하기 위한 방법으로서,
    상기 비트라인 이퀄라이즈 신호가 디스에이블되고 워드라인이 선택되어, 비트라인 쌍에 차지 쉐어링이 개시된 후, 상기 제 1 및 제 2 인에이블 신호를 액티브시키는 단계;
    상기 제 2 인에이블 신호에 의해 상기 센스앰프 접지라인 신호 출력 단자와 접지 단자가 접속되도록 하는 단계;
    상기 제 2 인에이블 신호에 의해 펄스 신호를 발생시켜, 상기 펄스 신호가 하이로 유지되는 동안 상기 센스앰프 접지라인 신호 출력 단자와 기판 바이어스 전압 단자를 접속시키는 단계; 및
    상기 펄스 신호가 로우로 천이함에 따라, 상기 센스앰프 접지라인 신호 출력 단자가 접지 전압을 유지하도록 하는 단계;
    를 포함하는 것을 특징으로 하는 비트라인 센싱 방법.
  10. 제 9 항에 있어서,
    상기 센스앰프 접지라인 신호 출력 단자와 기판 바이어스 전압 단자를 접속 시키는 단계는 상기 펄스 신호에 의해 구동되고, 상기 센스앰프 접지라인 신호 출력 단자와 상기 기판 바이어스 전압 단자 간에 접속되는 트랜지스터를 이용하여 수행하는 것을 특징으로 하는 비트라인 센싱 방법.
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