KR100207449B1

KR100207449B1 - 반도체 메모리 장치의 비트 라인 충전용 전압 발생기

Info

Publication number: KR100207449B1
Application number: KR1019950039029A
Authority: KR
Inventors: 김명재; 용명식
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1995-10-31
Filing date: 1995-10-31
Publication date: 1999-07-15
Also published as: KR970023365A

Abstract

메모리 셀 어레이(memory sell array)와 전기적으로 연결된 비트 라인을 빠른 시간 내에 소정의 선충전 레벨로 충전시키는 전압 발생기가 개시된다.

본 발명에 따른 비트 라인 충전용 전압 발생기는 비트 라인의 선충전에 소요되는 서로 다른 레벨을 갖는 적어도 두 개 이상의 전압을 발생하는 전압 발생부; 그에 인가되는 제어 신호에 응답하여 상기 전압 발생부에서 발생된 전압들 중에서 하나를 선택하여 비트 라인에 제공하는 선택부; 및 상기 비트 라인의 전압과 소정의 기준 전압과를 비교하고, 비교 결과에 따라 상기 선택부를 제어하는 제어 신호를 발생하는 제어부를 포함함을 특징으로 한다.

본 발명에 따른 비트 라인 충전용 전압 발생기는 비트 라인의 전위가 선충전 전압보다 낮은 동안 비트 라인에 선충전 전압보다 높은 전압을 인가시키도록 함으로써 선충전 속도를 개선하는 효과를 갖는다.

Description

반도체 메모리 장치의 비트 라인 충전용 전압 발생기

제1도는 종래의 메모리 독출 회로의 구성을 보이는 회로도이다.

제2도는 제1도에 도시된 회로의 동작을 보이는 타이밍도이다.

제3도는 종래의 비트 라인 충전용 전압 발생기의 구성을 보이는 회로도이다.

제4도는 본 발명에 따른 라인 충전용 전압 발생기의 구성을 보이는 회로도이다.

제5도는 제4도에 도시된 장치를 제1도에 도시된 회로에 적용하였을 때의 동작을 보이는 타이밍도이다.

본 발명은 반도체 메모리 장치의 비트 라인 충전용 전압 발생기에 관한 것으로서 더욱 상세하게는 메모리 셀 어레이(memory sell array)와 전기적으로 연결된 비트 라인을 빠른 시간 내에 소정의 레벨로 선충전시키는 전압 발생기에 관한 것이다.

반도체 메모리 장치에 있어서 메모리 셀로부터 독출된 데이터는 한쌍의 비트 라인 상에 나타나고 이는 센스 앰프(sense amplifier)에 의해 증폭된 다음 데이터 출력 버퍼를 통하여 출력된다. 이때, 비트 라인은 데이터 전송 전에 소정의 레벨로 선충전(precharge)되어 있는 것이 좋다.

그 이유는 데이터가 비트 라인 상에 나타날 때 비트 라인 상의 전위가 갑자기 논리 0에서 논리 1의 상태로 혹은 그 반대로 변환되고, 이는 전원 전압의 폭으로 스윙(swing)되기 때문에 이로 인한 피크 전류(peak current)가 흐르기 때문이다.

종래의 비트 라인 충전용 전압 발생기에 있어서는 선충전 시 필요한 전하를 모두 공급해야 하므로 그의 용량이 매우 커야 한다는 문제점이 있다.

또한, 순간적인 전하 공급 능력의 측면에서 보면 어느 정도의 한계가 있기 때문에 접지 전위로 전이된 비트 라인을 다시 선충전 레벨로 올리는 데 많은 시간이 소요되게 된다는 문제점이 있다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서 비트 라인의 선충전 속도를 빠르게 하는 개선된 전압 발생기를 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하는 본 발명의 비트 라인 충전용 전압 발생기는 비트 라인의 선충전에 소요되는 서로 다른 레벨을 갖는 적어도 두 개 이상의 전압을 발생하는 전압 발생부; 그에 인가되는 제어 신호에 응답하여 상기 전압 발생부에서 발생된 전압들 중에서 하나를 선택하여 비트 라인에 제공하는 선택부; 및 상기 비트 라인의 전압과 소정의 기준 전압과를 비교하고, 비교 결과에 따라 상기 선택부를 제어하는 제어 신호를 발생하는 제어부를 포함하며, 상기 비트 라인의 전압이 소정의 기준 전압보다 적으면 상기 제어부는 상기 선택부를 제어하여 현재 인가되고 있는 전압보다 높은 레벨의 전압을 선택하여 출력하게 하고, 반대로 크면 현재 인가되고 있는 전압보다 낮은 레벨의 전압을 선택하여 출력하게 하는 것을 특징으로 한다. 이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

메모리 셀 어레이에 기록된 내용을 독출하는 종래의 데이터 독출 회로를 제1도에 도시하였다. 제1도에 도시된 장치는 메모리 셀 어레이(10)에 연결된 비트 라인(BL1, BL2)을 등화 및 선충전시키는 등화 및 선충전부(12), 비트 라인(BL1, BL2)에서 감지된 전압 레벨을 센스 앰프(16)로 전달시켜 주는 전달 게이트부(14), 그리고 데이터 출력부(18)를 구비한다.

제1도에 도시된 장치의 동작을 제2도에 도시된 타이밍도를 참조하여 설명한다. 액티브 사이클 동안에는 셀 트랜지스터에 기록된 내용이 전달 게이트부(14) 및 센스 앰프(16)를 통하여 데이터 출력부(18)에 전송되고, 선충전 사이클 동안에는 등화 및 선충전부(12)의 작동에 의해 비트 라인(BL1, BL2)이 1/2Vcc레벨로 선충전된다.

RASB신호가 로우 레벨로 되어 액티브 사이클이 시작되고, 워드 라인 선택 신호(WL) 및 도시되지 않은 비트 라인 선택 신호에 의해 소정의 셀 트랜지스터가 선택되면, 비트 라인(BL1, BL2)에는 셀 트랜지스터에 기록된 내용에 상응하는 전압이 유기된다.

이때, 선택된 셀 트랜지스터에 논리 1이 기록되어져 있는 경우에는 문턱 전압(threshold voltage)이 네거티브이므로 이의 게이트 바이어스 신호로 인가되는 워드 라인 선택 신호(WL)가 0V이면 셀 트랜지스터가 도통되어 이와 연결된 비트 라인(BL1)은 접지 전위로 떨어진다. 반대로 선택된 셀 트랜지스터에 논리 0이 기록되어져 있는 경우에는 문턱 전압이 포지티브이므로 셀 트랜지스터는 비도통 상태로 되어 이와 연결된 비트 라인(BL1)은 초기 선충전 레벨인 1/2Vcc 를 유지한다.

또한, 다른 비트 라인(BL2)은 기준 셀에 의해 논리 1이 기록된 셀과 논리 0이 기록된 셀의 중간 레벨을 갖는 전압이 유기된다.

전달 게이트 제어 신호(ISO)가 하이 상태를 유지하는 동안 비트 라인(BL1, BL2)에 유기된 전압은 센스 앰프(16)에 전달된다.

센스 앰프(16)는 센스 앰프 제어 신호(LA, LAB)에 의해 제어되어 비트 라인(BL1, BL2)에 유기된 전압을 증폭 및 래치한다. 센스 앰프(16)에 래치된 전압은 데이터 출력부(18)에 전송된다.

워드 라인 선택 신호(WL) 및 도시되지 않은 비트 라인 선택 신호가 소멸되면 선택되었던 셀 트랜지스터가 비활성화되게 된다.

다음에, 등화 및 선충전 제어 신호(PIEQ)가 로우 레벨로 되면 선충전 사이클이 시작되고, 비트 라인(BL1, BL2)은 1/2Vcc레벨을 갖는 VSBL에 의해 1/2Vcc로 선충전된다. VSBL은 제3도에 도시되는 바와 같은 통상의 정전압 발생기에 의해 생성된다.

제3도에 도시된 장치는 전원 전압(Vcc)과 접지 전압(Vss)의 사이에 직렬 연결된 피모오스 트랜지스터(301), 엔모오스 트랜지스터(302), 피모오스 트랜지스터(303), 엔모오스 트랜지스터(304)로 구성된 바이어스 회로에 의해 제1노드(1), 제2노드(2), 그리고 제3노드(3)의 전위를 잡아 주고 있다. 각 노드(1, 2, 3)의 전위는 모오스 트랜지스터(301-304)의 크기에 따라 정해진다. 또한, 피모오스 트랜지스터(301), 엔모오스 트랜지스터(304)는 저항의 역할을 하는 것으로서 피드백 제어에 의해 저항 값이 변동되어 출력 전압을 안정화시킨다.

여기서는 제3노드(3)의 전위를 1/2Vcc로 잡아 줌에 따라 제1노드(1)의 전위는 1/2Vcc + Vtn(여기서, Vtn는 엔모오스 트랜지스터(302)의 문턱 전압)이 되고, 제2노드(2)의 전위는 1/2 Vcc - Vtp(여기서, Vtp는 엔모오스 트랜지스터(302)의 문턱 전압)이 된다. 이러한 제1 및 제2노드(1, 2)의 전압이 출력 구동용으로 이용되고 있는 엔모오스 트랜지스터(305) 및 피모오스 트랜지스터(306)의 게이트에 각각 인가된다. 따라서, 출력 노드(4)에서의 출력 전압 VSBL은 1/2Vcc + Vtn - Vtp(여기서, Vtn는 엔모오스 트랜지스터(305)의 문턱 전압이고, Vtp는 엔모오스 트랜지스터(306)의 문턱 전압)로 일정하게 된다.

상기 종래 기술의 경우에 있어서는 비트 라인의 선충전 시 필요한 전하를 모드 제3도에 도시된 1/2Vcc 발생기에서 모두 공급해야 하므로 1/2Vcc 발생기의 용량이 매우 커야 한다.

순간적인 전하 공급 능력의 측면에서 보면 어느 정도의 한계가 있기 때문에 접지 전위로 전이된 비트 라인을 다시 1/2Vcc 레벨로 올리는 데 많은 시간이 소요되게 된다.

또한, 선충전이 시작되는 시점에서 VSBL은 등화된 비트 라인의 전위로 떨어지고 선충전 사이클의 진행과 더불어 본래의 레벨로 복귀되므로 선충전 시간이 많이 요구된다는 문제점이 있었다.

제4도는 본 발명에 따른 전압 발생기의 일 실시예를 보이는 회로도이다. 제4도에 있어서, 참조 부호 400은 전압 발생부를, 410은 선택부를, 그리고 420은 제어부를 나타낸다.

전압 발생부(400)는 제3도에 도시된 것과 유사하다. 본 실시예에서 선택부(410)에 인가되는 Vcc는 전압 발생부(400)과는 별도로 도시되어져 있다. 그렇지만 이는 반드시 전압 발생부(400)과 별개의 것이어야 함을 의미하지는 않는다.

실제로, 선택부(410)에 인가되는 Vcc는 전압 발생부(400)의 Vcc단에서 취하여 질 수도 있으며 이하에서는 그러한 것으로 가정하고 설명한다.

선택부(410)는 전압 발생부(400)의 Vcc 출력단과 VSBL공급 라인의 사이에 설치된 피모오스 트랜지스터(40), 그리고 전압 발생부(400)의 1/2 Vcc 출력단과 VSBL 공급 라인의 사이에 설치된 엔모오스 트랜지스터(42)를 구비한다. 피모오스 트랜지스터(40)와 엔모오스 트랜지스터(42)의 게이트는 공통 접속되고, 제어부에서의 제어 신호(D)가 인가된다.

제어부(420)는 VSBL 공급 라인에 인가되는 전압과 기준 전압을 비교하는 통상의 비교기(50), 비교기(50)의 판단 결과를 게이팅하여 선택부(410)의 제어 신호로서 제공하는 난드 게이트(52), 비교기(50)의 인에이블 동작 구간을 제어하는 엔모오스 트랜지스터(54), PIVSBL 신호를 입력하고 이를 반전시켜 출력하는 인버터(56), 그리고 인버터(56)에서 제공되는 신호와 RASB신호를 입력하고 이들을 노아 연산하여 엔모오스 트랜지스터(54)의 게이트에 제공하는 노아 게이트(58)로 구성된다.

여기서, 비교부(50)의 기준 전압으로서는 전압 발생부(400)에서 출력되는 1/2Vcc가 인가되어져 있다. 제4도의 실시예에서는 전압 발생부(400)의 1/2Vcc가 인가되어져 있지만 그보다 높은 전압(예컨대 Vcc)이 사용될 수도 있다.

제4도에 도시된 장치의 동작을 제5도에 도시된 타이밍도를 참조하여 설명한다. PIVSBL 신호는 제5도에 도시되는 바와 같이 액티브 사이클 도중 PIEQ 신호가 로우 레벨로 떨어지는 시점에서 시작되어 RASB 신호가 하이 레벨로 복귀하는 시점까지 하이 레벨을 유지하는 신호이다. 제어부(420)는 PIVSBL 신호가 인에이블되는 구간에서 동작한다. 구체적으로 노아 게이트(58)는 인버터(56)에 의해 반전된 PIVSBL 신호와 RASB 신호를 입력하여 PIVSBL이 인에이블되는 동안 엔모오스 트랜지스터(54)를 도통시킨다. 이에 따라 비교부(50)가 동작하여 비트 라인에 인가된 VSBL과 기준 전압(Vref)을 비교한 결과를 출력한다. 비교부(50)의 판단 결과는 난드 게이트(52)를 통해 선택부(410)의 제어 신호(D)로서 출력된다. 난드 게이트(52)도 역시 PIVSBL 신호에 의해 게이팅된다.

PIEQ 신호가 로우 레벨이 되면 비트 라인(BL1, BL2)은 등화 및 선충전되기 시작하여 1/2Vcc로 전이되어 간다. 이때 VSBL은 비트 라인(BL1, BL2)의 영향에 의해 원래의 레벨 1/2Vcc보다 적게 되었다가 차차로 1/2Vcc로 회복되게 된다.

VSBL이 기준 전압(Vref) 보다 적게 되는 동안 비교기(50)의 노드(C)에서는 하이 레벨의 신호가 출력된다. 이에 의해 난드 게이트(52)에서 출력되는 제어 신호(D)는 로우 레벨로 된다. 따라서, 선택부(410)의 피모오스 트랜지스터(40)가 도통 상태로 되고, 엔모오스 트랜지스터(42)는 비도통 상태로 된다. 이에 따라 비트 라인(BL1, BL2)에는 Vcc가 인가된다. 즉, 비트 라인의 레벨이 1/2 Vcc 보다 적은 구간에서는 1/2Vcc 대신에 Vcc가 인가되어 비트 라인(BL1, BL2)의 선충전 속도를 증대시키게 된다.

비트 라인(BL1, BL2)의 선충전이 진행되어 1/2 Vcc레벨과 같거나 크게 되면(Vcc의 영향에 의해)비교기(50)의 노드(C)에서는 로우 레벨의 신호가 출력된다. 이에 의해 난드 게이트(52)에서 출력되는 제어 신호(D)는 하이 레벨로 된다. 따라서, 선택부(410)의 피모오스 트랜지스터(40)가 비도통 상태로 되고, 엔모오스 트랜지스터(42)는 도통 상태로 된다. 이에 따라 비트 라인(BL1, BL2)에는 1/2Vcc가 인가된다. 즉, 비트 라인의 레벨이 1/2Vcc과 같거나 큰 적은 구간에서는 정상적인 선충전 전압인 1/2Vcc가 인가된다.

PIVSBL신호가 디스에이블되면(로우 레벨로 되면) 인버터(56)와 노아 게이트(58)의 작용에 의해 엔모오스 트랜지스터(54)가 비도통 상태가 되어 비교기(50)를 디스에이블시킨다.

또한, 난드 게이트(52)의 작용에 의해 제어 신호(D)는 하이 레벨로 되므로 선택부(410)의 피모오스 트랜지스터(40)가 비도통 상태로 되고, 엔모오스 트랜지스터(42)는 도통 상태로 된다. 이에 따라 1/2Vcc가 계속 출력되게 된다.

비교기(50)의 기준 전위로는 다양한 레벨의 전압이 사용될 수 있다. 따라서, 다양한 선충전 레벨을 결정할 수 있고, 선충전 구간의 길이에 관계없이 일정한 레벨을 유지할 수 있다.

상술한 바와 같이 본 발명에 따른 비트 라인 충전용 전압 발생기는 비트 라인의 전위가 선충전 전압보다 낮은 동안 비트 라인에 선충전 전압보다 높은 전압을 인가시키도록 함으로써 선충전 속도를 개선하는 효과를 갖는다.

또한, 단일의 전압 발생기를 사용함에 의해 초래될 수 있는 순간적인 차지 공급 능력의 한계를 극복하여 안정된 메모리 동작을 구현할 수 있게 하는 효과도 있다.

Claims

메모리 셀 어레이에 연결된 비트 라인을 소정의 레벨로 선충전시키는 반도체 메모리 장치에 있어서, 상기 비트 라인의 선충전에 소요되는 서로 다른 레벨을 갖는 적어도 두 개 이상의 전압을 발생하는 전압 발생부; 그에 인가되는 제어 신호에 응답하여 상기 전압 발생부에서 발생된 전압들 중에서 하나를 선택하여 비트 라인에 제공하는 선택부; 및 상기 비트 라인의 전압과 소정의 기준 전압과를 비교하고, 비교 결과에 따라 상기 선택부를 제어하는 제어 신호를 발생하는 제어부를 포함하며, 여기서, 상기 제어부는 상기 비트 라인의 전압이 소정의 기준 전압보다 적으면 상기 선택부를 제어하여 현재 인가되고 있는 전압보다 높은 레벨의 전압을 선택하여 출력하게 하고, 반대로 크면 현재 인가되고 있는 전압보다 낮은 레벨의 전압을 선택하여 출력하게 하는 것을 특징으로 하는 비트 라인 충전용 전압 발생기.