JP2001312895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 210000004027 cell Anatomy 0.000 description 252
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- 238000010586 diagram Methods 0.000 description 9
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
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Abstract
(57)【要約】
【課題】 メモリセルデータの読み出し動作期間として
レイテンシィ期間及びシリアルアクセス期間を有する半
導体記憶装置において、ONセル及びOFFセルについ
て真のメモリセルデータを検出するタイミングの差を小
さくし、レイテンシィ期間におけるメモリセルデータ読
み出し動作の高速化を可能とする。 【解決手段】 TL期間検出回路1によりレイテンシィ
期間又はシリアルアクセス期間を示す制御信号を出力
し、リファレンスアンプ2は該出力信号に基づきレイテ
ンシィ期間には高レベル、シリアルアクセス期間には低
レベルのレリファレンス信号をセンスアンプ10に出力
する。
レイテンシィ期間及びシリアルアクセス期間を有する半
導体記憶装置において、ONセル及びOFFセルについ
て真のメモリセルデータを検出するタイミングの差を小
さくし、レイテンシィ期間におけるメモリセルデータ読
み出し動作の高速化を可能とする。 【解決手段】 TL期間検出回路1によりレイテンシィ
期間又はシリアルアクセス期間を示す制御信号を出力
し、リファレンスアンプ2は該出力信号に基づきレイテ
ンシィ期間には高レベル、シリアルアクセス期間には低
レベルのレリファレンス信号をセンスアンプ10に出力
する。
Description
【0001】
【発明の属する技術分野】本発明は、メモリセルデータ
の読み出し期間として、入力アドレス信号により選択さ
れるメモリセルのワード線(又は、ワード線及びビット
線)を選択するレイテンシィ期間と、レイテンシィ期間
後に外部から入力されるリードクロックに同期して順次
隣接するビット線を選択してシリアルにメモリセルデー
タの連続読み出しを行うシリアルアクセス期間とを有す
る半導体記憶装置に関する。
の読み出し期間として、入力アドレス信号により選択さ
れるメモリセルのワード線(又は、ワード線及びビット
線)を選択するレイテンシィ期間と、レイテンシィ期間
後に外部から入力されるリードクロックに同期して順次
隣接するビット線を選択してシリアルにメモリセルデー
タの連続読み出しを行うシリアルアクセス期間とを有す
る半導体記憶装置に関する。
【0002】
【従来の技術】従来、半導体記憶装置として知られるシ
リアルアクセスマスクROMには、次のようにメモリセ
ルデータの読み出し期間として、入力アドレス信号によ
り選択されるメモリセルのワード線(又は、ワード線及
びビット線)を選択するレイテンシィ期間、及び、レイ
テンシィ期間後に外部から入力されるリードクロックに
同期して順次隣接するビット線を選択してシリアルにメ
モリセルデータの連続読み出しを行うシリアルアクセス
期間がある。このような仕様のシリアルアクセスマスク
ROMでは、レイテンシィ期間をシリアルアクセスサイ
クル数×シリアルサイクルアクセスの1サイクル期間と
比較して十分短くする事によりトータルとしてメモリセ
ルのデータ転送速度を上げている。
リアルアクセスマスクROMには、次のようにメモリセ
ルデータの読み出し期間として、入力アドレス信号によ
り選択されるメモリセルのワード線(又は、ワード線及
びビット線)を選択するレイテンシィ期間、及び、レイ
テンシィ期間後に外部から入力されるリードクロックに
同期して順次隣接するビット線を選択してシリアルにメ
モリセルデータの連続読み出しを行うシリアルアクセス
期間がある。このような仕様のシリアルアクセスマスク
ROMでは、レイテンシィ期間をシリアルアクセスサイ
クル数×シリアルサイクルアクセスの1サイクル期間と
比較して十分短くする事によりトータルとしてメモリセ
ルのデータ転送速度を上げている。
【0003】また、このような仕様のシリアルアクセス
マスクROMにおいては、ワード線長をできるだけ長く
することによりデコーダ数を減らしチップ面積の低減を
図っている。そのため、レイテンシィ期間においてはワ
ード線(又は、ワード線及びビット線)、シリアルアク
セス期間においてはビット線のみの切り換え動作を行う
よう割り振っている。
マスクROMにおいては、ワード線長をできるだけ長く
することによりデコーダ数を減らしチップ面積の低減を
図っている。そのため、レイテンシィ期間においてはワ
ード線(又は、ワード線及びビット線)、シリアルアク
セス期間においてはビット線のみの切り換え動作を行う
よう割り振っている。
【0004】以下、従来のシリアルアクセスマスクRO
Mの動作例をレイテンシィ期間及びシリアルアクセス期
間のそれぞれについて、図4に示した一般的なセンスア
ンプの回路構成図及び図5のタイミングチャートを参照
しながら説明する。
Mの動作例をレイテンシィ期間及びシリアルアクセス期
間のそれぞれについて、図4に示した一般的なセンスア
ンプの回路構成図及び図5のタイミングチャートを参照
しながら説明する。
【0005】先ず、レイテンシィ期間中にアドレス信号
により選択されたセル(以下、この項目において選択セ
ルという)がONセルであった場合において、そのメモ
リセルを接続するビット線の電位の変化によるセンスレ
ベルの変化について説明すると共に、センスレベルとリ
ファレンス信号との入力に基づく本従来技術によるメモ
リセルデータ検出動作について説明する。
により選択されたセル(以下、この項目において選択セ
ルという)がONセルであった場合において、そのメモ
リセルを接続するビット線の電位の変化によるセンスレ
ベルの変化について説明すると共に、センスレベルとリ
ファレンス信号との入力に基づく本従来技術によるメモ
リセルデータ検出動作について説明する。
【0006】ここで、レイテンシィ期間開始時における
センスレベルはそのレイテンシィ期間以前のセンスレベ
ルが反映するが、本従来技術においては、レイテンシィ
期間開始時におけるセンスレベルは比較的高いレベルに
あったものとして説明する。また、本従来技術において
は、ビット線の過剰なチャージアップを防止するため
に、ビット線の切り換え動作毎に選択セルを接続するビ
ット線に隣接するビット線をディスチャージする方式を
とるものであるとする。
センスレベルはそのレイテンシィ期間以前のセンスレベ
ルが反映するが、本従来技術においては、レイテンシィ
期間開始時におけるセンスレベルは比較的高いレベルに
あったものとして説明する。また、本従来技術において
は、ビット線の過剰なチャージアップを防止するため
に、ビット線の切り換え動作毎に選択セルを接続するビ
ット線に隣接するビット線をディスチャージする方式を
とるものであるとする。
【0007】レイテンシィ期間においてONセルが選択
されると、既にGNDレベルにディスチャージされてい
た当該ONセルを接続するビット線の寄生容量に対する
プリチャージ動作が開始される。このプリチャージ動作
においては、センスアンプの一方の入力であるセンスレ
ベルが高い状態にあったため、GNDレベルにディスチ
ャージされていたビット線をチャージアップする際に
は、Nch型MOSトランジスタ301が導通状態とな
るとセンスアンプ10から急激に電流が供給され、それ
に伴ってセンスアンプの上記一方の入力であるセンスレ
ベルは低下する。
されると、既にGNDレベルにディスチャージされてい
た当該ONセルを接続するビット線の寄生容量に対する
プリチャージ動作が開始される。このプリチャージ動作
においては、センスアンプの一方の入力であるセンスレ
ベルが高い状態にあったため、GNDレベルにディスチ
ャージされていたビット線をチャージアップする際に
は、Nch型MOSトランジスタ301が導通状態とな
るとセンスアンプ10から急激に電流が供給され、それ
に伴ってセンスアンプの上記一方の入力であるセンスレ
ベルは低下する。
【0008】このように一時的にセンスアンプから当該
ONセルのビット線の寄生容量に対して電流が急激に供
給されるとセンスアンプから電流が供給されるに従って
このビット線の電位は高くなり、その後供給される電流
は減少していく。それに伴い、センスアンプの差動アン
プ304の上記一方の入力であるセンスレベルは徐々に
高くなる。
ONセルのビット線の寄生容量に対して電流が急激に供
給されるとセンスアンプから電流が供給されるに従って
このビット線の電位は高くなり、その後供給される電流
は減少していく。それに伴い、センスアンプの差動アン
プ304の上記一方の入力であるセンスレベルは徐々に
高くなる。
【0009】また、ワード線の立ち上がりについてはビ
ット線の立ち上がり速度と比較して十分遅いため、以下
ではビット線が立ち上がった後にワード線が立ち上がる
とした上で説明する。当該ONセルがNAND型セルで
あるとすると、プリチャージ動作が完了し当該ONセル
を接続するワード線が立ち上がると、このONセルを構
成するNch型MOSトランジスタは、当該セルがON
セルであるため導通状態となる。従って、ビット線から
当該セルのドレイン及びソースを介してGNDへ電流が
流れるためこのビット線の電位は低下し、センスアンプ
10の差動アンプ304の上記一方の入力であるセンス
レベルは徐々に低下する。
ット線の立ち上がり速度と比較して十分遅いため、以下
ではビット線が立ち上がった後にワード線が立ち上がる
とした上で説明する。当該ONセルがNAND型セルで
あるとすると、プリチャージ動作が完了し当該ONセル
を接続するワード線が立ち上がると、このONセルを構
成するNch型MOSトランジスタは、当該セルがON
セルであるため導通状態となる。従って、ビット線から
当該セルのドレイン及びソースを介してGNDへ電流が
流れるためこのビット線の電位は低下し、センスアンプ
10の差動アンプ304の上記一方の入力であるセンス
レベルは徐々に低下する。
【0010】レイテンシィ期間中において当該ONセル
について真のメモリセルデータを検出することができる
のは、ワード線が立ち上がる経過の中でセンスレベルが
リファレンス信号のレベルを下回ったときである。一方
で、従来技術における半導体記憶装置では、レイテンシ
ィ期間とシリアルアクセス期間とにおいてリファレンス
信号を切り換えておらず、常にリファレンス信号のレベ
ルを変動するセンスレベルにおける中間電圧レベルとし
ている。
について真のメモリセルデータを検出することができる
のは、ワード線が立ち上がる経過の中でセンスレベルが
リファレンス信号のレベルを下回ったときである。一方
で、従来技術における半導体記憶装置では、レイテンシ
ィ期間とシリアルアクセス期間とにおいてリファレンス
信号を切り換えておらず、常にリファレンス信号のレベ
ルを変動するセンスレベルにおける中間電圧レベルとし
ている。
【0011】即ち、本従来技術では、レイテンシィ期間
においてワード線が立ち上がる経過の中で、センスレベ
ルがその中間電圧を下回ったときにONセルについての
真のメモリセルデータを検出している。
においてワード線が立ち上がる経過の中で、センスレベ
ルがその中間電圧を下回ったときにONセルについての
真のメモリセルデータを検出している。
【0012】次に、レイテンシィ期間中においてアドレ
ス信号により選択されたセルがOFFセルであった場合
において、そのOFFセルを接続するビット線の電位の
変化によるセンスレベルの変化について説明すると共
に、センスレベルとリファレンスアンプから出力される
リファレンス信号との入力に基づく本従来技術によるメ
モリセルデータの検出動作について説明する。
ス信号により選択されたセルがOFFセルであった場合
において、そのOFFセルを接続するビット線の電位の
変化によるセンスレベルの変化について説明すると共
に、センスレベルとリファレンスアンプから出力される
リファレンス信号との入力に基づく本従来技術によるメ
モリセルデータの検出動作について説明する。
【0013】ここで、レイテンシィ期間において先ず差
動アンプ304の上記一方の入力であるセンスレベル
が、図5に示したように比較的低いレベルにあったもの
として説明する。カラムデコーダ信号の切り替えからO
FFセルが選択されると、既にGNDレベルにディスチ
ャージされていた当該OFFセルを接続するビット線の
寄生容量に対するプリチャージ動作が開始される。
動アンプ304の上記一方の入力であるセンスレベル
が、図5に示したように比較的低いレベルにあったもの
として説明する。カラムデコーダ信号の切り替えからO
FFセルが選択されると、既にGNDレベルにディスチ
ャージされていた当該OFFセルを接続するビット線の
寄生容量に対するプリチャージ動作が開始される。
【0014】このプリチャージ動作においては、センス
アンプの上記一方の入力であるセンスレベルがレイテン
シィ期間開始時に低い状態にあったため、このビット線
への電流の供給が急激に起こることはなく、チャージア
ップが進むにつれて電流の供給が減少していき、それに
伴いセンスアンプの差動アンプ304の上記一方の入力
であるセンスレベルは徐々に高くなる。
アンプの上記一方の入力であるセンスレベルがレイテン
シィ期間開始時に低い状態にあったため、このビット線
への電流の供給が急激に起こることはなく、チャージア
ップが進むにつれて電流の供給が減少していき、それに
伴いセンスアンプの差動アンプ304の上記一方の入力
であるセンスレベルは徐々に高くなる。
【0015】ここで、当該OFFセルがNAND型セル
であるとすれば、当該ビット線の寄生容量に対するプリ
チャージ動作が完了しワード線が立ち上がってくると、
当該セルはOFFセルであるため、高い電圧が当該OF
Fセルを構成するNch型MOSトランジスタのゲート
に印加されてもこのNch型MOSトランジスタは遮断
状態のままである。よって、当該ビット線からこのNc
h型MOSトランジスタを介してGNDに電流が流れる
ことはなく、プリチャージ動作完了後のセンスレベルの
高さはその後保持される。
であるとすれば、当該ビット線の寄生容量に対するプリ
チャージ動作が完了しワード線が立ち上がってくると、
当該セルはOFFセルであるため、高い電圧が当該OF
Fセルを構成するNch型MOSトランジスタのゲート
に印加されてもこのNch型MOSトランジスタは遮断
状態のままである。よって、当該ビット線からこのNc
h型MOSトランジスタを介してGNDに電流が流れる
ことはなく、プリチャージ動作完了後のセンスレベルの
高さはその後保持される。
【0016】ここでレイテンシィ期間中において、当該
OFFセルについて真のメモリセルデータを検出するこ
とができるのは、プリチャージ動作の経過の中でセンス
レベルがリファレンス信号のレベルを上回ったときであ
る。本従来技術における半導体記憶装置では、常にリフ
ァレンス信号のレベルを変動するセンスレベルにおける
中間電圧レベルとしている。
OFFセルについて真のメモリセルデータを検出するこ
とができるのは、プリチャージ動作の経過の中でセンス
レベルがリファレンス信号のレベルを上回ったときであ
る。本従来技術における半導体記憶装置では、常にリフ
ァレンス信号のレベルを変動するセンスレベルにおける
中間電圧レベルとしている。
【0017】即ち、本従来技術では、レイテンシィ期間
において、センスレベルがその中間電圧を上回ったとき
にOFFセルについての真のメモリセルデータを検出し
ている。
において、センスレベルがその中間電圧を上回ったとき
にOFFセルについての真のメモリセルデータを検出し
ている。
【0018】図5からも明らかなように、本従来技術で
は、レイテンシィ期間中にONセル及びOFFセルにつ
いて真のメモリセルデータを検出するには、それぞれの
検出タイミングに差があり、その差を理由としてレイテ
ンシィ期間中におけるメモリセルデータの読み出し速度
に制限が生じるといった問題点があった。
は、レイテンシィ期間中にONセル及びOFFセルにつ
いて真のメモリセルデータを検出するには、それぞれの
検出タイミングに差があり、その差を理由としてレイテ
ンシィ期間中におけるメモリセルデータの読み出し速度
に制限が生じるといった問題点があった。
【0019】次に、シリアルアクセス期間中にアドレス
信号により選択されたセルがOFFセルであった場合に
おいて、そのOFFセルを接続するビット線の電位の変
化によるセンスレベルの変化について説明すると共に、
センスレベルとリファレンスアンプから出力されるリフ
ァレンス信号との入力に基づく本従来技術によるメモリ
セルデータの検出動作について説明する。
信号により選択されたセルがOFFセルであった場合に
おいて、そのOFFセルを接続するビット線の電位の変
化によるセンスレベルの変化について説明すると共に、
センスレベルとリファレンスアンプから出力されるリフ
ァレンス信号との入力に基づく本従来技術によるメモリ
セルデータの検出動作について説明する。
【0020】ここで、シリアルアクセス期間開始時にお
いて、差動アンプ304の上記一方の入力であるセンス
レベルは、図5に示すように上記レイテンシィ期間と同
様に比較的低いレベルにあったものとして説明する。カ
ラムデコーダ信号の切り替えからOFFセルが選択され
ると、既にGNDレベルにディスチャージされていた当
該OFFセルを接続するビット線の寄生容量に対するプ
リチャージ動作が開始される。
いて、差動アンプ304の上記一方の入力であるセンス
レベルは、図5に示すように上記レイテンシィ期間と同
様に比較的低いレベルにあったものとして説明する。カ
ラムデコーダ信号の切り替えからOFFセルが選択され
ると、既にGNDレベルにディスチャージされていた当
該OFFセルを接続するビット線の寄生容量に対するプ
リチャージ動作が開始される。
【0021】このプリチャージ動作においては、センス
アンプの上記一方の入力であるセンスレベルが先ず低い
状態にあったため、GNDレベルにディスチャージされ
ていたビット線をチャージアップする際には、そのプリ
チャージ動作が進むにつれてセンスアンプ10から供給
される電流は減少していき、それに伴いセンスアンプの
上記一方の入力であるセンスレベルは徐々に高くなる。
その後、プリチャージ動作が完了すると、当該ビット線
からこのNch型MOSトランジスタを介してGNDに
電流が流れることはなく、プリチャージ動作完了後のセ
ンスレベルの高さはその後保持される。
アンプの上記一方の入力であるセンスレベルが先ず低い
状態にあったため、GNDレベルにディスチャージされ
ていたビット線をチャージアップする際には、そのプリ
チャージ動作が進むにつれてセンスアンプ10から供給
される電流は減少していき、それに伴いセンスアンプの
上記一方の入力であるセンスレベルは徐々に高くなる。
その後、プリチャージ動作が完了すると、当該ビット線
からこのNch型MOSトランジスタを介してGNDに
電流が流れることはなく、プリチャージ動作完了後のセ
ンスレベルの高さはその後保持される。
【0022】ここで、シリアルアクセス期間中において
は、OFFセルについて真のメモリセルのデータを検出
するのは、プリチャージ動作中においてセンスレベルが
リファレンス信号のレベルを上回ったときである。本従
来技術における半導体記憶装置では、常にリファレンス
信号の状態をセンスレベルの中間電圧レベルとしている
ため、センスレベルがその中間電圧レベルを上回ったと
きに当該OFFセルについての真のメモリセルデータを
検出している。
は、OFFセルについて真のメモリセルのデータを検出
するのは、プリチャージ動作中においてセンスレベルが
リファレンス信号のレベルを上回ったときである。本従
来技術における半導体記憶装置では、常にリファレンス
信号の状態をセンスレベルの中間電圧レベルとしている
ため、センスレベルがその中間電圧レベルを上回ったと
きに当該OFFセルについての真のメモリセルデータを
検出している。
【0023】次に、シリアルアクセス期間中においてア
ドレス信号により選択されたセルがONセルであった場
合において、そのONセルが属するビット線の電位の変
化によるセンスレベルの変化について説明すると共に、
センスレベルとリファレンスアンプから出力されるリフ
ァレンス信号との入力に基づく本従来技術によるメモリ
セルの検出動作について説明する。
ドレス信号により選択されたセルがONセルであった場
合において、そのONセルが属するビット線の電位の変
化によるセンスレベルの変化について説明すると共に、
センスレベルとリファレンスアンプから出力されるリフ
ァレンス信号との入力に基づく本従来技術によるメモリ
セルの検出動作について説明する。
【0024】ここで、シリアルアクセス期間において先
ず差動アンプ304の上記一方の入力であるセンスレベ
ルが、図5に示したように比較的高いレベルにあったも
のとして説明する。カラムデコーダ信号の切り替えから
ONセルが選択されると、既にGNDレベルにディスチ
ャージされていた当該ONセルを接続するビット線の寄
生容量に対するプリチャージ動作が開始される。
ず差動アンプ304の上記一方の入力であるセンスレベ
ルが、図5に示したように比較的高いレベルにあったも
のとして説明する。カラムデコーダ信号の切り替えから
ONセルが選択されると、既にGNDレベルにディスチ
ャージされていた当該ONセルを接続するビット線の寄
生容量に対するプリチャージ動作が開始される。
【0025】このプリチャージ動作開始時においては、
センスアンプ10の上記一方の入力であるセンスレベル
が高い状態にあったため、GNDレベルにディスチャー
ジされていたビット線をチャージアップする際にはNc
h型MOSトランジスタ301が導通状態となるとセン
スアンプから急激に電流が供給され、それに伴ってセン
スアンプの上記一方の入力であるセンスレベルは低下す
る。
センスアンプ10の上記一方の入力であるセンスレベル
が高い状態にあったため、GNDレベルにディスチャー
ジされていたビット線をチャージアップする際にはNc
h型MOSトランジスタ301が導通状態となるとセン
スアンプから急激に電流が供給され、それに伴ってセン
スアンプの上記一方の入力であるセンスレベルは低下す
る。
【0026】このように一時的にセンスアンプから当該
ONセルのビット線の寄生容量に対して電流が急激に供
給されるとセンスアンプから電流が供給されるに従って
このビット線の電位は高くなり、その後供給される電流
は減少していく。それに伴い、センスアンプの差動アン
プ304の上記一方の入力であるセンスレベルは徐々に
高くなる。
ONセルのビット線の寄生容量に対して電流が急激に供
給されるとセンスアンプから電流が供給されるに従って
このビット線の電位は高くなり、その後供給される電流
は減少していく。それに伴い、センスアンプの差動アン
プ304の上記一方の入力であるセンスレベルは徐々に
高くなる。
【0027】また、シリアルアクセス期間中においては
ワード線は既に立ち上がった状態であるため、プリチャ
ージ後におけるワード線の立ち上がりによるセンスレベ
ルの変化はない。よって、シリアルアクセス期間中にお
いては、当該ONセルについて真のメモリセルのデータ
を検出するのは、プリチャージ動作の前段においてセン
スレベルがリファレンス信号のレベルを下回ったときと
なる。
ワード線は既に立ち上がった状態であるため、プリチャ
ージ後におけるワード線の立ち上がりによるセンスレベ
ルの変化はない。よって、シリアルアクセス期間中にお
いては、当該ONセルについて真のメモリセルのデータ
を検出するのは、プリチャージ動作の前段においてセン
スレベルがリファレンス信号のレベルを下回ったときと
なる。
【0028】本従来技術における半導体記憶装置では、
常にリファレンス信号の状態をセンスレベルの中間電圧
レベルとしているため、シリアルアクセス期間において
は、センスレベルがその中間電圧レベルを下回ったとき
に当該ONセルについての真のメモリセルデータを検出
している。
常にリファレンス信号の状態をセンスレベルの中間電圧
レベルとしているため、シリアルアクセス期間において
は、センスレベルがその中間電圧レベルを下回ったとき
に当該ONセルについての真のメモリセルデータを検出
している。
【0029】従って、上記シリアルアクセス期間と同様
に、シリアルアクセス期間中にONセル及びOFFセル
について本従来技術により真のメモリセルデータを検出
するには、それぞれの検出タイミングに差があり、その
差を理由としてレイテンシィ期間中におけるメモリセル
データの読み出し速度に制限が生じるといった問題点が
あった。
に、シリアルアクセス期間中にONセル及びOFFセル
について本従来技術により真のメモリセルデータを検出
するには、それぞれの検出タイミングに差があり、その
差を理由としてレイテンシィ期間中におけるメモリセル
データの読み出し速度に制限が生じるといった問題点が
あった。
【0030】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑みてなされたものであり、メモリセルデータの読み
出し動作期間としてレイテンシィ期間及びシリアルアク
セス期間を有する半導体記憶装置において、レイテンシ
ィ期間において高レベルのリファレンス信号を発生させ
ることでONセル及びOFFセルについて真のメモリセ
ルデータを検出するタイミングの差を小さくし、レイテ
ンシィ期間におけるメモリセルデータ読み出し動作の高
速化を可能とする半導体記憶装置を提供することにあ
る。
に鑑みてなされたものであり、メモリセルデータの読み
出し動作期間としてレイテンシィ期間及びシリアルアク
セス期間を有する半導体記憶装置において、レイテンシ
ィ期間において高レベルのリファレンス信号を発生させ
ることでONセル及びOFFセルについて真のメモリセ
ルデータを検出するタイミングの差を小さくし、レイテ
ンシィ期間におけるメモリセルデータ読み出し動作の高
速化を可能とする半導体記憶装置を提供することにあ
る。
【0031】また、本発明は、メモリセルデータの読み
出し動作期間としてレイテンシィ期間及びシリアルアク
セス期間を有する半導体記憶装置において、シリアルア
クセス期間において低レベルのリファレンス信号を発生
させることで、ONセル及びOFFセルについて真のメ
モリセルデータを検出するタイミングの差を小さくし、
シリアルアクセス期間におけるメモリセルデータ読み出
し動作の高速化を可能とする半導体記憶装置を提供する
ことを目的とする。
出し動作期間としてレイテンシィ期間及びシリアルアク
セス期間を有する半導体記憶装置において、シリアルア
クセス期間において低レベルのリファレンス信号を発生
させることで、ONセル及びOFFセルについて真のメ
モリセルデータを検出するタイミングの差を小さくし、
シリアルアクセス期間におけるメモリセルデータ読み出
し動作の高速化を可能とする半導体記憶装置を提供する
ことを目的とする。
【0032】さらに、本発明は、任意にリファレンス信
号のレベル設定を調整可能とし、メモリセルデータの読
み出し速度を制御可能な半導体記憶装置を提供すること
を目的とする。
号のレベル設定を調整可能とし、メモリセルデータの読
み出し速度を制御可能な半導体記憶装置を提供すること
を目的とする。
【0033】
【課題を解決するための手段】かかる目的を達成するた
めに、請求項1記載の発明は、メモリセルからのデータ
読み出し期間として、レイテンシィ期間とシリアルアク
セス期間とを有する半導体記憶装置において、メモリセ
ルのセンスレベルと比較するリファレンス信号のレベル
設定を、レイテンシィ期間とシリアルアクセス期間とで
動的に切り換えることを特徴とする。
めに、請求項1記載の発明は、メモリセルからのデータ
読み出し期間として、レイテンシィ期間とシリアルアク
セス期間とを有する半導体記憶装置において、メモリセ
ルのセンスレベルと比較するリファレンス信号のレベル
設定を、レイテンシィ期間とシリアルアクセス期間とで
動的に切り換えることを特徴とする。
【0034】請求項2記載の発明は、請求項1記載の発
明において、レイテンシィ期間においては、リファレン
ス信号を高レベルに設定することを特徴とする。
明において、レイテンシィ期間においては、リファレン
ス信号を高レベルに設定することを特徴とする。
【0035】請求項3記載の発明は、請求項1又は2記
載の発明において、シリアルアクセス期間においては、
リファレンス信号を低レベルに設定することを特徴とす
る。
載の発明において、シリアルアクセス期間においては、
リファレンス信号を低レベルに設定することを特徴とす
る。
【0036】請求項4記載の発明は、メモリセルからの
データ読み出し期間として、レイテンシィ期間とシリア
ルアクセス期間とを有する半導体記憶装置において、レ
イテンシィ期間又はシリアルアクセス期間を示す制御信
号を出力するTL期間検出手段と、該TL期間検出手段
から出力された制御信号に基づき、メモリセルのセンス
レベルと比較するリファレンス信号のレベル設定をレイ
テンシィ期間とシリアルアクセス期間とで動的に変化さ
せて出力するリファレンス信号出力手段と、該リファレ
ンス信号出力手段から出力されたリファレンス信号のレ
ベルとメモリセルのセンスレベルとの比較結果からメモ
リセルのデータを検出し出力するメモリセルデータ検出
手段と、を有することを特徴とする。
データ読み出し期間として、レイテンシィ期間とシリア
ルアクセス期間とを有する半導体記憶装置において、レ
イテンシィ期間又はシリアルアクセス期間を示す制御信
号を出力するTL期間検出手段と、該TL期間検出手段
から出力された制御信号に基づき、メモリセルのセンス
レベルと比較するリファレンス信号のレベル設定をレイ
テンシィ期間とシリアルアクセス期間とで動的に変化さ
せて出力するリファレンス信号出力手段と、該リファレ
ンス信号出力手段から出力されたリファレンス信号のレ
ベルとメモリセルのセンスレベルとの比較結果からメモ
リセルのデータを検出し出力するメモリセルデータ検出
手段と、を有することを特徴とする。
【0037】請求項5記載の発明は、請求項4記載の発
明において、レイテンシィ期間において、リファレンス
信号出力手段は、制御信号に基づきリファレンス信号を
高レベルに設定することを特徴とする。
明において、レイテンシィ期間において、リファレンス
信号出力手段は、制御信号に基づきリファレンス信号を
高レベルに設定することを特徴とする。
【0038】請求項6記載の発明は、請求項4又は5記
載の発明において、シリアルアクセス期間において、リ
ファレンス信号出力手段は、制御信号に基づきリファレ
ンス信号を低レベルに設定することを特徴とする。
載の発明において、シリアルアクセス期間において、リ
ファレンス信号出力手段は、制御信号に基づきリファレ
ンス信号を低レベルに設定することを特徴とする。
【0039】請求項7記載の発明は、請求項4から5の
いずれかに記載の発明において、TL期間検出手段は、
メモリセルを指定するためのアドレス信号を取り込むク
ロックであるアドレスセット信号と、メモリセルについ
て検出されたデータを読み出すクロックであるリードク
ロックとを入力とし、該入力信号に基づき制御信号を出
力することを特徴とする。
いずれかに記載の発明において、TL期間検出手段は、
メモリセルを指定するためのアドレス信号を取り込むク
ロックであるアドレスセット信号と、メモリセルについ
て検出されたデータを読み出すクロックであるリードク
ロックとを入力とし、該入力信号に基づき制御信号を出
力することを特徴とする。
【0040】請求項8記載の発明は、メモリセルからの
データ読み出し期間として、レイテンシィ期間とシリア
ルアクセス期間とを有する半導体記憶装置において、メ
モリセルを指定するためのアドレス信号を取り込むクロ
ックであるアドレスセット信号と、メモリセルについて
検出されたデータを読み出すクロックであるリードクロ
ックとを入力とし、該入力信号に基づきレイテンシィ期
間又はシリアルアクセス期間を検出し、レイテンシィ期
間又はシリアルアクセス期間を示す制御信号を出力する
TL期間検出回路と、該TL期間検出回路により出力さ
れた制御信号に基づき、レイテンシィ期間にはメモリセ
ルのセンスレベルと比較するリファレンス信号を高いレ
ベルで出力し、シリアルアクセス期間にはリファレンス
信号を低レベルで出力するリファレンスアンプと、アド
レスセット信号を入力し、該入力信号に基づき外部から
アドレス信号を取り込み出力するアドレスレジスタと、
レイテンシィ期間にはアドレスレジスタの出力信号に含
まれるカラムアドレスをそのまま出力し、シリアルアク
セス期間にはリードクロックの入力に従ってカウントア
ップしそのカウント値を出力するカラムアドレスカウン
タと、該カラムアドレスカウンタから出力されたカラム
アドレス又はカウント値をデコードしそのデコード信号
を出力するカラムデコーダと、該カラムデコーダから出
力されたデコード信号に基づきビット線を選択するカラ
ムセレクタと、アドレスレジスタの出力信号に含まれる
ロウ選択アドレスを入力し、該入力信号に基づきワード
線を選択するロウデコーダと、カラムアドレスカウンタ
から出力されたカラムアドレス又はカウント値に該当す
るビット線をグランドレベルにディスチャージするディ
スチャージセレクタと、カラムセレクタにより選択され
たビット線及びロウデコーダにより選択されたワード線
に該当するメモリセルのセンスレベルと、リファレンス
アンプから出力されたリファレンス信号のレベルとの比
較結果からメモリセルのデータを検出し出力するセンス
アンプと、該センスアンプから出力されたメモリセルの
データをリードクロックの入力により取り込み、同じく
リードクロックの入力により所定量のメモリセルのデー
タを転送するシフトレジスタ回路と、該シフトレジスタ
回路から転送されたメモリセルのデータをリードクロッ
ク信号の入力により出力する出力回路と、を有すること
を特徴とする。
データ読み出し期間として、レイテンシィ期間とシリア
ルアクセス期間とを有する半導体記憶装置において、メ
モリセルを指定するためのアドレス信号を取り込むクロ
ックであるアドレスセット信号と、メモリセルについて
検出されたデータを読み出すクロックであるリードクロ
ックとを入力とし、該入力信号に基づきレイテンシィ期
間又はシリアルアクセス期間を検出し、レイテンシィ期
間又はシリアルアクセス期間を示す制御信号を出力する
TL期間検出回路と、該TL期間検出回路により出力さ
れた制御信号に基づき、レイテンシィ期間にはメモリセ
ルのセンスレベルと比較するリファレンス信号を高いレ
ベルで出力し、シリアルアクセス期間にはリファレンス
信号を低レベルで出力するリファレンスアンプと、アド
レスセット信号を入力し、該入力信号に基づき外部から
アドレス信号を取り込み出力するアドレスレジスタと、
レイテンシィ期間にはアドレスレジスタの出力信号に含
まれるカラムアドレスをそのまま出力し、シリアルアク
セス期間にはリードクロックの入力に従ってカウントア
ップしそのカウント値を出力するカラムアドレスカウン
タと、該カラムアドレスカウンタから出力されたカラム
アドレス又はカウント値をデコードしそのデコード信号
を出力するカラムデコーダと、該カラムデコーダから出
力されたデコード信号に基づきビット線を選択するカラ
ムセレクタと、アドレスレジスタの出力信号に含まれる
ロウ選択アドレスを入力し、該入力信号に基づきワード
線を選択するロウデコーダと、カラムアドレスカウンタ
から出力されたカラムアドレス又はカウント値に該当す
るビット線をグランドレベルにディスチャージするディ
スチャージセレクタと、カラムセレクタにより選択され
たビット線及びロウデコーダにより選択されたワード線
に該当するメモリセルのセンスレベルと、リファレンス
アンプから出力されたリファレンス信号のレベルとの比
較結果からメモリセルのデータを検出し出力するセンス
アンプと、該センスアンプから出力されたメモリセルの
データをリードクロックの入力により取り込み、同じく
リードクロックの入力により所定量のメモリセルのデー
タを転送するシフトレジスタ回路と、該シフトレジスタ
回路から転送されたメモリセルのデータをリードクロッ
ク信号の入力により出力する出力回路と、を有すること
を特徴とする。
【0041】請求項9記載の発明は、請求項8記載の発
明において、TL期間検出回路は、リードクロックを入
力とする第1のインバータと、該第1のインバータの出
力をドレイン電極による入力とする第1のPch型MO
Sトランジスタと、第1のインバータの当該出力をソー
ス電極による入力とする第1のNch型MOSトランジ
スタと、アドレスセット信号を入力とする第2のインバ
ータと、該第2のインバータの出力を一方の入力とし第
1のPch型MOSトランジスタのソース電極及び第1
のNch型MOSトランジスタのドレイン電極を他方の
入力とし、第1のNch型MOSトランジスタのゲート
電極に出力を接続する第1のNAND回路と、該第1の
NAND回路の当該出力を入力とし、第1のPch型M
OSトランジスタのゲート電極に出力を接続する第3の
インバータと、第1のPch型MOSトランジスタのソ
ース電極及び第1のNch型MOSトランジスタのドレ
イン電極を入力とする第4のインバータと、該第4のイ
ンバータの出力を入力とする第5のインバータと、該第
5のインバータの出力をソース電極による入力とし、第
4のインバータ405の入力及び第1のNAND回路の
他方の入力にドレイン電極を接続する第2のNch型M
OSトランジスタと、第5のインバータの当該出力をド
レイン電極による入力とし、第4のインバータの入力及
び第1のNAND回路の他方の入力にソース電極を接続
する第2のPch型MOSトランジスタと、第4のイン
バータの当該出力を一方の入力とし、第2のインバータ
の当該出力を他方の入力として制御信号を出力する第2
のNAND回路と、を有することを特徴とする。
明において、TL期間検出回路は、リードクロックを入
力とする第1のインバータと、該第1のインバータの出
力をドレイン電極による入力とする第1のPch型MO
Sトランジスタと、第1のインバータの当該出力をソー
ス電極による入力とする第1のNch型MOSトランジ
スタと、アドレスセット信号を入力とする第2のインバ
ータと、該第2のインバータの出力を一方の入力とし第
1のPch型MOSトランジスタのソース電極及び第1
のNch型MOSトランジスタのドレイン電極を他方の
入力とし、第1のNch型MOSトランジスタのゲート
電極に出力を接続する第1のNAND回路と、該第1の
NAND回路の当該出力を入力とし、第1のPch型M
OSトランジスタのゲート電極に出力を接続する第3の
インバータと、第1のPch型MOSトランジスタのソ
ース電極及び第1のNch型MOSトランジスタのドレ
イン電極を入力とする第4のインバータと、該第4のイ
ンバータの出力を入力とする第5のインバータと、該第
5のインバータの出力をソース電極による入力とし、第
4のインバータ405の入力及び第1のNAND回路の
他方の入力にドレイン電極を接続する第2のNch型M
OSトランジスタと、第5のインバータの当該出力をド
レイン電極による入力とし、第4のインバータの入力及
び第1のNAND回路の他方の入力にソース電極を接続
する第2のPch型MOSトランジスタと、第4のイン
バータの当該出力を一方の入力とし、第2のインバータ
の当該出力を他方の入力として制御信号を出力する第2
のNAND回路と、を有することを特徴とする。
【0042】請求項10記載の発明は、請求項8又は9
記載の発明において、リファレンスアンプは、ダミーセ
ルと、該ダミーセルを接続するビット線にドレイン電極
を接続する第3のNch型MOSトランジスタと、ダミ
ーセルを接続するビット線を入力とし、第3のNch型
MOSトランジスタのゲート電極に出力を接続する第6
のインバータと、リファレンス信号を入力とする第7の
インバータと、該第7のインバータの出力をゲート電極
に接続し、電源電圧にドレイン電極を接続する第3のP
ch型MOSトランジスタと、該第3のPch型MOS
トランジスタのソース電極にドレイン電極を接続し、ゲ
ート電極とソース電極とを接続する第4のPch型MO
Sトランジスタと、ドレイン電極を電源電圧に接続し、
ゲート電極とソース電極とを接続する第5のPch型M
OSトランジスタとを有し、第4のPch型MOSトラ
ンジスタのソース電極とゲート電極との接続点と、第5
のPch型MOSトランジスタのソース電極とゲート電
極との接続点とを接続し、該接続点を、第3のNch型
MOSトランジスタのソース電極と接続すると共にリフ
ァレンスアンプの出力端子に接続することを特徴とす
る。
記載の発明において、リファレンスアンプは、ダミーセ
ルと、該ダミーセルを接続するビット線にドレイン電極
を接続する第3のNch型MOSトランジスタと、ダミ
ーセルを接続するビット線を入力とし、第3のNch型
MOSトランジスタのゲート電極に出力を接続する第6
のインバータと、リファレンス信号を入力とする第7の
インバータと、該第7のインバータの出力をゲート電極
に接続し、電源電圧にドレイン電極を接続する第3のP
ch型MOSトランジスタと、該第3のPch型MOS
トランジスタのソース電極にドレイン電極を接続し、ゲ
ート電極とソース電極とを接続する第4のPch型MO
Sトランジスタと、ドレイン電極を電源電圧に接続し、
ゲート電極とソース電極とを接続する第5のPch型M
OSトランジスタとを有し、第4のPch型MOSトラ
ンジスタのソース電極とゲート電極との接続点と、第5
のPch型MOSトランジスタのソース電極とゲート電
極との接続点とを接続し、該接続点を、第3のNch型
MOSトランジスタのソース電極と接続すると共にリフ
ァレンスアンプの出力端子に接続することを特徴とす
る。
【0043】請求項11記載の発明は、請求項8又は9
記載の発明において、リファレンスアンプは、第1のダ
ミーセル及び第2のダミーセルと、制御信号を入力とす
る第8のインバータと、制御信号をゲート電極に接続
し、第1のダミーセルを接続するビット線にドレイン電
極を接続する第4のNch型MOSトランジスタと、第
8のインバータの出力にゲート電極に接続し、第2のダ
ミーセルを接続するビット線にドレイン電極を接続する
第5のNch型MOSトランジスタと、第4のNch型
MOSトランジスタのソース電極又は第5のNch型M
OSトランジスタのソース電極を入力とする第9のイン
バータと、第4のNch型MOSトランジスタのソース
電極及び第5のNch型MOSトランジスタのソース電
極にドレイン電極を接続し、第9のインバータの出力に
ゲート電極を接続する第3のNch型MOSトランジス
タと、ドレイン電極を電源電圧に接続し、ゲート電極と
ソース電極とを接続する第6のPch型MOSトランジ
スタとを有し、該第6のPch型MOSトランジスタの
ゲート電極とソース電極との接続点を、第6のNch型
MOSトランジスタのソース電極に接続すると共にリフ
ァレンスアンプの出力端子に接続することを特徴とす
る。
記載の発明において、リファレンスアンプは、第1のダ
ミーセル及び第2のダミーセルと、制御信号を入力とす
る第8のインバータと、制御信号をゲート電極に接続
し、第1のダミーセルを接続するビット線にドレイン電
極を接続する第4のNch型MOSトランジスタと、第
8のインバータの出力にゲート電極に接続し、第2のダ
ミーセルを接続するビット線にドレイン電極を接続する
第5のNch型MOSトランジスタと、第4のNch型
MOSトランジスタのソース電極又は第5のNch型M
OSトランジスタのソース電極を入力とする第9のイン
バータと、第4のNch型MOSトランジスタのソース
電極及び第5のNch型MOSトランジスタのソース電
極にドレイン電極を接続し、第9のインバータの出力に
ゲート電極を接続する第3のNch型MOSトランジス
タと、ドレイン電極を電源電圧に接続し、ゲート電極と
ソース電極とを接続する第6のPch型MOSトランジ
スタとを有し、該第6のPch型MOSトランジスタの
ゲート電極とソース電極との接続点を、第6のNch型
MOSトランジスタのソース電極に接続すると共にリフ
ァレンスアンプの出力端子に接続することを特徴とす
る。
【0044】請求項12記載の発明は、請求項9から1
1のいずれかに記載の発明において、アドレスセット信
号は、レイテンシィ期間の直前にHレベルからLレベル
に立ち下がり、以後のレイテンシィ期間及びシリアルア
クセス期間においてはLレベルを保つことを特徴とす
る。
1のいずれかに記載の発明において、アドレスセット信
号は、レイテンシィ期間の直前にHレベルからLレベル
に立ち下がり、以後のレイテンシィ期間及びシリアルア
クセス期間においてはLレベルを保つことを特徴とす
る。
【0045】請求項13記載の発明は、請求項9から1
2のいずれかに記載の発明において、リードクロック信
号は、レイテンシィ期間においてはHレベルを保持し、
シリアルアクセス期間の直前にHレベルからLレベルに
立ち下がることを特徴とする。
2のいずれかに記載の発明において、リードクロック信
号は、レイテンシィ期間においてはHレベルを保持し、
シリアルアクセス期間の直前にHレベルからLレベルに
立ち下がることを特徴とする。
【0046】
【発明の実施の形態】本発明による半導体記憶装置は、
レイテンシィ期間を示す制御信号を出力するTL期間検
出回路と、TL期間検出回路から出力された制御信号に
基づきレイテンシィ期間とシリアルアクセス期間とでリ
ファレンス信号のレベル設定を動的に切り換えて出力す
るリファレンスアンプと、リファレンスアンプから出力
されたリファレンス信号のレベルと、読み出しの対象と
して選択されたメモリセル(以下、選択セルという)の
センスレベルとの比較結果からこのメモリセルのデータ
を検出し出力するセンスアンプとを有する構成としたこ
とを特徴とする。
レイテンシィ期間を示す制御信号を出力するTL期間検
出回路と、TL期間検出回路から出力された制御信号に
基づきレイテンシィ期間とシリアルアクセス期間とでリ
ファレンス信号のレベル設定を動的に切り換えて出力す
るリファレンスアンプと、リファレンスアンプから出力
されたリファレンス信号のレベルと、読み出しの対象と
して選択されたメモリセル(以下、選択セルという)の
センスレベルとの比較結果からこのメモリセルのデータ
を検出し出力するセンスアンプとを有する構成としたこ
とを特徴とする。
【0047】上記の構成を備えることにより本発明の半
導体記憶装置は、メモリセルのデータ検出動作を高速化
することができるといった本発明独自の効果を奏するこ
とができる。その理由は、本発明の半導体記憶装置で
は、レイテンシィ期間とシリアルアクセス期間において
それぞれ異なるレベルのリファレンス信号を出力させて
いるため、レイテンシィ期間とシリアルアクセス期間と
でそれぞれ選択セルのセンスレベルに対応する検出動作
が行えるからである。
導体記憶装置は、メモリセルのデータ検出動作を高速化
することができるといった本発明独自の効果を奏するこ
とができる。その理由は、本発明の半導体記憶装置で
は、レイテンシィ期間とシリアルアクセス期間において
それぞれ異なるレベルのリファレンス信号を出力させて
いるため、レイテンシィ期間とシリアルアクセス期間と
でそれぞれ選択セルのセンスレベルに対応する検出動作
が行えるからである。
【0048】以下、本発明の一実施形態を添付図面を参
照しながら詳細に説明する。
照しながら詳細に説明する。
【0049】図1は、本発明の一実施形態における半導
体記憶装置の概略構成を示したブロック図である。TL
期間検出回路1には、外部から選択セルを指定するため
のアドレス信号を取り込むクロックであるアドレスセッ
ト信号(ADDSET)及びメモリセルデータを読み出
すクロックであるリードクロック(RCLOCK)が外
部から入力され、TL期間検出回路1は、入力されたア
ドレスセット信号(ADDSET)及びリードクロック
(RCLOCK)に基づきレイテンシィ期間とシリアル
アクセス期間とを検出し、レイテンシィ期間又はシリア
ルアクセス期間を示す制御信号(RCL)を発生する。
体記憶装置の概略構成を示したブロック図である。TL
期間検出回路1には、外部から選択セルを指定するため
のアドレス信号を取り込むクロックであるアドレスセッ
ト信号(ADDSET)及びメモリセルデータを読み出
すクロックであるリードクロック(RCLOCK)が外
部から入力され、TL期間検出回路1は、入力されたア
ドレスセット信号(ADDSET)及びリードクロック
(RCLOCK)に基づきレイテンシィ期間とシリアル
アクセス期間とを検出し、レイテンシィ期間又はシリア
ルアクセス期間を示す制御信号(RCL)を発生する。
【0050】リファレンスアンプ2は、TL期間検出回
路1から入力した制御信号(RCL)に基づき、レイテ
ンシィ期間においては高いレベルのリファレンス信号
を、シリアルアクセス期間においては低いレベルのリフ
ァレンス信号を出力する。選択セルのセンスレベルの変
化については後に詳細に説明するが、本発明において
は、このようにリファレンス信号のレベルを設定するこ
とにより選択セルのセンスレベルと本発明独自の比較動
作及びメモリセルデータの検出動作が行える。以下、本
実施形態によるレイテンシィ期間及びシリアルアクセス
期間におけるメモリセルデータの検出動作について説明
する。
路1から入力した制御信号(RCL)に基づき、レイテ
ンシィ期間においては高いレベルのリファレンス信号
を、シリアルアクセス期間においては低いレベルのリフ
ァレンス信号を出力する。選択セルのセンスレベルの変
化については後に詳細に説明するが、本発明において
は、このようにリファレンス信号のレベルを設定するこ
とにより選択セルのセンスレベルと本発明独自の比較動
作及びメモリセルデータの検出動作が行える。以下、本
実施形態によるレイテンシィ期間及びシリアルアクセス
期間におけるメモリセルデータの検出動作について説明
する。
【0051】選択セルがONセルであった場合、レイテ
ンシィ期間におけるメモリセルデータの検出に関して
は、このONセルに接続されるビット線の寄生容量に対
してプリチャージ動作により充電が完了した後、ワード
線が立ち上がる経過中において低下するセンスレベルに
より真のメモリセルデータを検出することができる。こ
こで、プリチャージ動作とは、ビット線の過剰なチャー
ジアップを防止するためにビット線は選択される前にG
NDレベルにディスチャージされており、選択された時
点でこのビット線の寄生容量を充電するためにチャージ
アップする動作のことをいう。
ンシィ期間におけるメモリセルデータの検出に関して
は、このONセルに接続されるビット線の寄生容量に対
してプリチャージ動作により充電が完了した後、ワード
線が立ち上がる経過中において低下するセンスレベルに
より真のメモリセルデータを検出することができる。こ
こで、プリチャージ動作とは、ビット線の過剰なチャー
ジアップを防止するためにビット線は選択される前にG
NDレベルにディスチャージされており、選択された時
点でこのビット線の寄生容量を充電するためにチャージ
アップする動作のことをいう。
【0052】よって、本実施形態においては、図5のタ
イミングチャートに示されるように、レイテンシィ期間
中においてはリファレンス信号のレベルを高く設定して
いるため、ワード線の立ち上がりに伴い低下するセンス
レベルとリファレンス信号のレベルとの比較動作を従来
より速い段階で行うことができる。
イミングチャートに示されるように、レイテンシィ期間
中においてはリファレンス信号のレベルを高く設定して
いるため、ワード線の立ち上がりに伴い低下するセンス
レベルとリファレンス信号のレベルとの比較動作を従来
より速い段階で行うことができる。
【0053】選択セルがOFFセルであった場合、同じ
くレイテンシィ期間におけるメモリセルデータの検出に
関しては、このOFFセルに接続されるビット線の寄生
容量に対するプリチャージ動作に伴い上昇するセンスレ
ベルにより真のメモリセルデータを検出することができ
る。
くレイテンシィ期間におけるメモリセルデータの検出に
関しては、このOFFセルに接続されるビット線の寄生
容量に対するプリチャージ動作に伴い上昇するセンスレ
ベルにより真のメモリセルデータを検出することができ
る。
【0054】このようにレイテンシィ期間では、OFF
セルのデータ検出動作より遅れてONセルのデータ検出
動作がを行われ、ONセルのセンスレベルとリファレン
ス信号との比較動作が速い段階で行える本実施形態によ
れば、レイテンシィ期間におけるデータ検出速度を高速
化することができる。
セルのデータ検出動作より遅れてONセルのデータ検出
動作がを行われ、ONセルのセンスレベルとリファレン
ス信号との比較動作が速い段階で行える本実施形態によ
れば、レイテンシィ期間におけるデータ検出速度を高速
化することができる。
【0055】また、選択セルがOFFセルであった場
合、シリアルアクセス期間におけるメモリセルデータの
検出に関しては、このOFFセルに接続されるビット線
の寄生容量に対するプリチャージ動作により充電を開始
し暫くが経過した時点において上昇するセンスレベルで
真のメモリセルデータを検出することができる。
合、シリアルアクセス期間におけるメモリセルデータの
検出に関しては、このOFFセルに接続されるビット線
の寄生容量に対するプリチャージ動作により充電を開始
し暫くが経過した時点において上昇するセンスレベルで
真のメモリセルデータを検出することができる。
【0056】よって、本実施形態においては、図5のタ
イミングチャートに示されるように、シリアルアクセス
期間中にリファレンス信号のレベルを低く設定している
ため、プリチャージ動作中において上昇するセンスレベ
ルとリファレンス信号のレベルとの比較動作を従来より
速い段階で行うことができる。
イミングチャートに示されるように、シリアルアクセス
期間中にリファレンス信号のレベルを低く設定している
ため、プリチャージ動作中において上昇するセンスレベ
ルとリファレンス信号のレベルとの比較動作を従来より
速い段階で行うことができる。
【0057】選択セルがONセルであった場合、同じく
シリアルアクセス期間におけるメモリセルデータの検出
に関しては、このONセルに接続されるビット線の寄生
容量に対してプリチャージ動作により充電を開始した時
点或いは間もない期間において低下するセンスレベルで
真のメモリセルデータを検出することができる。
シリアルアクセス期間におけるメモリセルデータの検出
に関しては、このONセルに接続されるビット線の寄生
容量に対してプリチャージ動作により充電を開始した時
点或いは間もない期間において低下するセンスレベルで
真のメモリセルデータを検出することができる。
【0058】このようにシリアルアクセス期間では、O
Nセルのデータ検出動作より遅れてOFFセルのデータ
検出動作が行われ、OFFセルのセンスレベルとリファ
レンス信号との比較動作を速い段階で行える本実施形態
によれば、シリアルアクセス期間におけるデータ検出速
度を高速化することができる。
Nセルのデータ検出動作より遅れてOFFセルのデータ
検出動作が行われ、OFFセルのセンスレベルとリファ
レンス信号との比較動作を速い段階で行える本実施形態
によれば、シリアルアクセス期間におけるデータ検出速
度を高速化することができる。
【0059】次に、本実施形態における半導体記憶装置
によるメモリセルのデータ読み出し動作について同じく
図1を参照しながら詳細に説明する。
によるメモリセルのデータ読み出し動作について同じく
図1を参照しながら詳細に説明する。
【0060】TL期間検出回路1には、外部からアドレ
スセット信号(ADDSET)及びリードクロック(R
CLOCK)が外部から入力され、TL期間検出回路1
は、入力されたアドレスセット信号(ADDSET)及
びリードクロック(RCLOCK)に基づきレイテンシ
ィ期間又はシリアルアクセス期間を検出し、レイテンシ
ィ期間又はシリアルアクセス期間を示す制御信号(RC
L)を発生する。
スセット信号(ADDSET)及びリードクロック(R
CLOCK)が外部から入力され、TL期間検出回路1
は、入力されたアドレスセット信号(ADDSET)及
びリードクロック(RCLOCK)に基づきレイテンシ
ィ期間又はシリアルアクセス期間を検出し、レイテンシ
ィ期間又はシリアルアクセス期間を示す制御信号(RC
L)を発生する。
【0061】リファレンスアンプ2は、TL期間検出回
路1から入力した制御信号(RCL)に基づき、レイテ
ンシィ期間においては高いレベルのリファレンス信号
を、また、シリアルアクセス期間においては低いレベル
のリファレンス信号を出力する。また、アドレスセット
信号(ADDSET)は、上述したようにTL期間検出
回路1に入力されるが、それと共にアドレスレジスタ3
にも入力され、このアドレスセット信号(ADDSE
T)が”H”レベルである時に、アドレスレジスタ3は
外部アドレス(ADD)を取り込む。
路1から入力した制御信号(RCL)に基づき、レイテ
ンシィ期間においては高いレベルのリファレンス信号
を、また、シリアルアクセス期間においては低いレベル
のリファレンス信号を出力する。また、アドレスセット
信号(ADDSET)は、上述したようにTL期間検出
回路1に入力されるが、それと共にアドレスレジスタ3
にも入力され、このアドレスセット信号(ADDSE
T)が”H”レベルである時に、アドレスレジスタ3は
外部アドレス(ADD)を取り込む。
【0062】レイテンシィ期間では、ワード線(又は、
ワード線及びビット線)が切り換え動作により選択セル
を接続するワード線(又は、ワード及びビット線)が選
択される。即ち、この期間中においては、アドレスレジ
スタ3の出力信号に含まれるロウ選択アドレスはロウデ
コーダ5に入力され、ロウデコーダ5は、この入力信号
を基にワード線を選択する。また、同期間中において、
アドレスレジスタ3の出力信号に含まれるカラムアドレ
スはカラムアドレスカウンタ7に入力され、入力された
カラムアドレスはそのままアドレスカウンタ7からカラ
ムデコーダ8に出力される。カラムセレクタ9は、カラ
ムデコーダ8から出力されたデコード信号に基づきビッ
ト線を選択する。
ワード線及びビット線)が切り換え動作により選択セル
を接続するワード線(又は、ワード及びビット線)が選
択される。即ち、この期間中においては、アドレスレジ
スタ3の出力信号に含まれるロウ選択アドレスはロウデ
コーダ5に入力され、ロウデコーダ5は、この入力信号
を基にワード線を選択する。また、同期間中において、
アドレスレジスタ3の出力信号に含まれるカラムアドレ
スはカラムアドレスカウンタ7に入力され、入力された
カラムアドレスはそのままアドレスカウンタ7からカラ
ムデコーダ8に出力される。カラムセレクタ9は、カラ
ムデコーダ8から出力されたデコード信号に基づきビッ
ト線を選択する。
【0063】このように、ワード線及びビット線が選択
されると、これらに該当する選択セルのデータは、セン
スアンプ10により検出されシフトレジスタ回路11に
出力される。
されると、これらに該当する選択セルのデータは、セン
スアンプ10により検出されシフトレジスタ回路11に
出力される。
【0064】次に、シリアルアクセス期間中では、前回
の読み出し期間においてシフトレジスタ11に蓄えられ
たデータがリードクロック(RCLOCK)の入力に従
って出力回路12へ転送されると共に、同じくリードク
ロック(RCLOCK)の入力に従って出力回路12か
ら当該転送されたデータが出力される。
の読み出し期間においてシフトレジスタ11に蓄えられ
たデータがリードクロック(RCLOCK)の入力に従
って出力回路12へ転送されると共に、同じくリードク
ロック(RCLOCK)の入力に従って出力回路12か
ら当該転送されたデータが出力される。
【0065】さらに、このリードクロック(RCLOC
K)は、シリアルアクセス期間におけるビット線の切り
換え動作にも使用される。カラムアドレスカウンタ7は
リードクロック(RCLOCK)の入力に従ってカウン
トアップし、カラムデコーダ8からはカラムアドレスカ
ウンタ7でのカウント値がデコード出力される。カラム
セレクタ9は、カラムデコーダ8から出力されたデコー
ド信号の入力に基づき、順次隣接するビット線を選択す
る。このようにシリアルアクセス期間においてはシリア
ルにビット線のみが切り換えられ、このビット線とレイ
テンシィ期間にて選択されたワード線に該当するメモリ
セルデータがセンスアンプ10において検出、そして出
力される。
K)は、シリアルアクセス期間におけるビット線の切り
換え動作にも使用される。カラムアドレスカウンタ7は
リードクロック(RCLOCK)の入力に従ってカウン
トアップし、カラムデコーダ8からはカラムアドレスカ
ウンタ7でのカウント値がデコード出力される。カラム
セレクタ9は、カラムデコーダ8から出力されたデコー
ド信号の入力に基づき、順次隣接するビット線を選択す
る。このようにシリアルアクセス期間においてはシリア
ルにビット線のみが切り換えられ、このビット線とレイ
テンシィ期間にて選択されたワード線に該当するメモリ
セルデータがセンスアンプ10において検出、そして出
力される。
【0066】また、カラムアドレスカウンタ7の出力
は、カラムデコーダ8の入力となると共にディスチャー
ジセレクタ13の入力ともなっている。このようにカラ
ムアドレス7からの出力をディスチャージセレクタ13
の入力とすることにより、ディスチャージセレクタ13
は、カラムアドレスカウンタ7におけるカウント値に基
づき、選択セルを接続するビット線に隣接するビット線
を順次選択し、上記のプリチャージ動作を行う。
は、カラムデコーダ8の入力となると共にディスチャー
ジセレクタ13の入力ともなっている。このようにカラ
ムアドレス7からの出力をディスチャージセレクタ13
の入力とすることにより、ディスチャージセレクタ13
は、カラムアドレスカウンタ7におけるカウント値に基
づき、選択セルを接続するビット線に隣接するビット線
を順次選択し、上記のプリチャージ動作を行う。
【0067】次に、図1〜図5を参照しながら本実施形
態における半導体記憶装置の構成及び動作についてさら
に詳細に説明する。
態における半導体記憶装置の構成及び動作についてさら
に詳細に説明する。
【0068】図2は、本発明の一実施形態におけるリフ
ァレンスアンプ回路2の回路構成図を示している。図2
によれば、本実施形態におけるリファレンスアンプ回路
2は、Pch型MOSトランジスタ201〜203と、
Nch型MOSトランジスタ204と、インバータ20
5、206を有して構成される。
ァレンスアンプ回路2の回路構成図を示している。図2
によれば、本実施形態におけるリファレンスアンプ回路
2は、Pch型MOSトランジスタ201〜203と、
Nch型MOSトランジスタ204と、インバータ20
5、206を有して構成される。
【0069】各Pch型MOSトランジスタ202及び
Pch型MOSトランジスタ201は、ゲート電極とソ
ース電極とを接続した構成で、負荷抵抗として用いられ
る負荷MOSトランジスタと呼ばれる。Pch型MOS
トランジスタ203は、ゲート電極をインバータ206
の出力、ドレイン電極を電源電圧、ソース電極をPch
型MOSトランジスタ202のドレイン電極に接続して
いる。
Pch型MOSトランジスタ201は、ゲート電極とソ
ース電極とを接続した構成で、負荷抵抗として用いられ
る負荷MOSトランジスタと呼ばれる。Pch型MOS
トランジスタ203は、ゲート電極をインバータ206
の出力、ドレイン電極を電源電圧、ソース電極をPch
型MOSトランジスタ202のドレイン電極に接続して
いる。
【0070】また、Pch型MOSトランジスタ201
は、ドレイン電極を電源電圧、ゲート電極とソース電極
との接続点をPch型MOSトランジスタ202のゲー
ト電極とソース電極との接続点に接続している。さら
に、Pch型MOSトランジスタ201のゲート電極と
ソース電極との接続点は、リファレンスアンプの出力端
子と接続されると共にNch型MOSトランジスタ20
4のソース電極に接続される。
は、ドレイン電極を電源電圧、ゲート電極とソース電極
との接続点をPch型MOSトランジスタ202のゲー
ト電極とソース電極との接続点に接続している。さら
に、Pch型MOSトランジスタ201のゲート電極と
ソース電極との接続点は、リファレンスアンプの出力端
子と接続されると共にNch型MOSトランジスタ20
4のソース電極に接続される。
【0071】ここで、Nch型MOSトランジスタ20
4は、そのソース電極は既に説明したように、Pch型
MOSトランジスタ201のゲート電極とソース電極と
の接続点と接続されると共にリファレンスアンプの出力
端子と接続されており、そのドレイン電極はダミーセル
を接続するビット線に接続される。インバータ205
は、ダミーセルを接続するビット線を入力として接続
し、その出力をNch型MOSトランジスタ204のゲ
ート電極に接続している。これらインバータ205とN
ch型MOSトランジスタ204とは、フィードバック
回路の構成を成している。
4は、そのソース電極は既に説明したように、Pch型
MOSトランジスタ201のゲート電極とソース電極と
の接続点と接続されると共にリファレンスアンプの出力
端子と接続されており、そのドレイン電極はダミーセル
を接続するビット線に接続される。インバータ205
は、ダミーセルを接続するビット線を入力として接続
し、その出力をNch型MOSトランジスタ204のゲ
ート電極に接続している。これらインバータ205とN
ch型MOSトランジスタ204とは、フィードバック
回路の構成を成している。
【0072】上記フィードバック回路は、ダミーセルの
ビット線の電位を安定させるための回路である。以下に
フィードバック回路の動作について説明する。
ビット線の電位を安定させるための回路である。以下に
フィードバック回路の動作について説明する。
【0073】ダミーセルを接続するビット線の電位がイ
ンバータ205の論理閾値より低い状態にあったとき、
インバータ205からHレベルの信号がNch型MOS
トランジスタ204のゲート電極に入力され、Nch型
MOSトランジスタ204は導通状態となってダミーセ
ルへの電流が供給されビット線の電位を高くする。その
電位が上記論理閾値より高くなると、インバータ205
からはLレベルの信号が出力されNch型MOSトラン
ジスタ204は遮断状態となり、ダミーセルへの電流の
供給が絶たれる。このようなフィードバック回路におけ
る動作によって、ダミーセルのビット線の電位を上記論
理閾値付近で略安定させることができる。
ンバータ205の論理閾値より低い状態にあったとき、
インバータ205からHレベルの信号がNch型MOS
トランジスタ204のゲート電極に入力され、Nch型
MOSトランジスタ204は導通状態となってダミーセ
ルへの電流が供給されビット線の電位を高くする。その
電位が上記論理閾値より高くなると、インバータ205
からはLレベルの信号が出力されNch型MOSトラン
ジスタ204は遮断状態となり、ダミーセルへの電流の
供給が絶たれる。このようなフィードバック回路におけ
る動作によって、ダミーセルのビット線の電位を上記論
理閾値付近で略安定させることができる。
【0074】本発明は、上記構成のリファレンスアンプ
2を用いることで、レイテンシィ期間中においてリファ
レンス信号のレベルを高く設定するといった動作が行え
る。以下に図2に示したリファレンスアンプ2の動作に
ついて詳細に説明する。ここで、本実施形態におけるT
L期間検出回路1の動作の詳細については後に図4を用
いて説明するが、本実施形態におけるTL期間検出回路
1は、レイテンシィ期間中においてはHレベルの制御信
号(RCL)を出力し、また、シリアルアクセス期間中
においてはLレベルの制御信号(RCL)を出力する。
2を用いることで、レイテンシィ期間中においてリファ
レンス信号のレベルを高く設定するといった動作が行え
る。以下に図2に示したリファレンスアンプ2の動作に
ついて詳細に説明する。ここで、本実施形態におけるT
L期間検出回路1の動作の詳細については後に図4を用
いて説明するが、本実施形態におけるTL期間検出回路
1は、レイテンシィ期間中においてはHレベルの制御信
号(RCL)を出力し、また、シリアルアクセス期間中
においてはLレベルの制御信号(RCL)を出力する。
【0075】先ず、シリアルアクセス期間中におけるリ
ファレンスアンプ2の動作について説明する。シリアル
アクセス期間中においては、インバータ206の入力端
子へはLレベルの制御信号(RCL)が入力され、ここ
で論理反転してPch型MOSトランジスタ203のゲ
ート電極に入力される。ゲート電極にHレベルの信号が
入力するとPch型MOSトランジスタ203は遮断状
態となる。
ファレンスアンプ2の動作について説明する。シリアル
アクセス期間中においては、インバータ206の入力端
子へはLレベルの制御信号(RCL)が入力され、ここ
で論理反転してPch型MOSトランジスタ203のゲ
ート電極に入力される。ゲート電極にHレベルの信号が
入力するとPch型MOSトランジスタ203は遮断状
態となる。
【0076】このときのリファレンスアンプ2は、Pc
h型MOSトランジスタ201とNch型MOSトラン
ジスタ204とにより成るレシオ回路として動作し、そ
の出力端子から出力されるリファレンス信号(REF)
のレベルは、導通時におけるPch型MOSトランジス
タ201の内部抵抗と導通時におけるNch型MOSト
ランジスタ204の内部抵抗との比により決定する。
h型MOSトランジスタ201とNch型MOSトラン
ジスタ204とにより成るレシオ回路として動作し、そ
の出力端子から出力されるリファレンス信号(REF)
のレベルは、導通時におけるPch型MOSトランジス
タ201の内部抵抗と導通時におけるNch型MOSト
ランジスタ204の内部抵抗との比により決定する。
【0077】レイテンシィ期間中におけるリファレンス
アンプ2の動作について詳細に説明する。レイテンシィ
期間中においては、レイテンシィ期間中においてインバ
ータ206の入力端子にHレベルの制御信号(RCL)
が入力され、ここで論理反転してPch型MOSトラン
ジスタ203のゲート電極に入力される。ゲート電極に
Lレベルの信号が入力するとPch型MOSトランジス
タ203は導通状態となり、直列に接続されるPch型
MOSトランジスタ202及びPch型MOSトランジ
スタ203は、Pch型MOSトランジスタ201と並
列に接続された関係となる。
アンプ2の動作について詳細に説明する。レイテンシィ
期間中においては、レイテンシィ期間中においてインバ
ータ206の入力端子にHレベルの制御信号(RCL)
が入力され、ここで論理反転してPch型MOSトラン
ジスタ203のゲート電極に入力される。ゲート電極に
Lレベルの信号が入力するとPch型MOSトランジス
タ203は導通状態となり、直列に接続されるPch型
MOSトランジスタ202及びPch型MOSトランジ
スタ203は、Pch型MOSトランジスタ201と並
列に接続された関係となる。
【0078】よって、リファレンスアンプ2の出力端子
から出力されるリファレンス信号(REF)のレベル
は、Pch型MOSトランジスタ201〜203の合成
内部抵抗と導通時におけるNch型MOSトランジスタ
204との内部抵抗との比により決定する。
から出力されるリファレンス信号(REF)のレベル
は、Pch型MOSトランジスタ201〜203の合成
内部抵抗と導通時におけるNch型MOSトランジスタ
204との内部抵抗との比により決定する。
【0079】ここで、Nch型MOSトランジスタ20
4の内部抵抗は同一であって、Pch型MOSトランジ
スタ201〜203の合成内部抵抗はPch型MOSト
ランジスタ201の内部抵抗と比較して小さな抵抗値と
なるため、レイテンシィ期間中においてリファレンスア
ンプ2から出力されるリファレンス信号(REF)は高
レベルとなり、シリアルアクセス期間中においてはリフ
ァレンスアンプ2から出力されるリファレンス信号(R
EF)は低レベルとなる。
4の内部抵抗は同一であって、Pch型MOSトランジ
スタ201〜203の合成内部抵抗はPch型MOSト
ランジスタ201の内部抵抗と比較して小さな抵抗値と
なるため、レイテンシィ期間中においてリファレンスア
ンプ2から出力されるリファレンス信号(REF)は高
レベルとなり、シリアルアクセス期間中においてはリフ
ァレンスアンプ2から出力されるリファレンス信号(R
EF)は低レベルとなる。
【0080】尚、本実施形態においては、Pch型MO
Sトランジスタ201の内部抵抗或いはPch型MOS
トランジスタ201〜203の合成内部抵抗と、Nch
型MOSトランジスタ204の内部抵抗との関係により
リファレンス信号のレベルの高低を設定している。よっ
て、Pch型MOSトランジスタ201〜203、Nc
h型MOSトランジスタ204の内部抵抗を調整するこ
とによって適宜任意のリファレンス信号(REF)のレ
ベル設定が行える。
Sトランジスタ201の内部抵抗或いはPch型MOS
トランジスタ201〜203の合成内部抵抗と、Nch
型MOSトランジスタ204の内部抵抗との関係により
リファレンス信号のレベルの高低を設定している。よっ
て、Pch型MOSトランジスタ201〜203、Nc
h型MOSトランジスタ204の内部抵抗を調整するこ
とによって適宜任意のリファレンス信号(REF)のレ
ベル設定が行える。
【0081】図3は、一般的なセンスアンプ10の回路
構成例を示している。本図に示されるセンスアンプ10
は、Pch型MOSトランジスタ301と、Nch型M
OSトランジスタ302と、インバータ303と、差動
アンプ304とを有して構成される。
構成例を示している。本図に示されるセンスアンプ10
は、Pch型MOSトランジスタ301と、Nch型M
OSトランジスタ302と、インバータ303と、差動
アンプ304とを有して構成される。
【0082】Pch型MOSトランジスタ301はゲー
ト電極とソース電極とを接続し負荷抵抗として機能す
る。また、本図に示されるセンスアンプ10は、リファ
レンスアンプ2と同様にメモリセルのビット線の電位を
一定に保つためのフィードバック回路が備えられてい
る。このフィードバック回路は、Nch型MOSトラン
ジスタ302とインバータ303とにより構成され、イ
ンバータ303の入力端子にはメモリセルのビット線の
電位が入力され、その出力端子にはNch型MOSトラ
ンジスタ302のゲート電極が接続される。
ト電極とソース電極とを接続し負荷抵抗として機能す
る。また、本図に示されるセンスアンプ10は、リファ
レンスアンプ2と同様にメモリセルのビット線の電位を
一定に保つためのフィードバック回路が備えられてい
る。このフィードバック回路は、Nch型MOSトラン
ジスタ302とインバータ303とにより構成され、イ
ンバータ303の入力端子にはメモリセルのビット線の
電位が入力され、その出力端子にはNch型MOSトラ
ンジスタ302のゲート電極が接続される。
【0083】また、Nch型MOSトランジスタ302
のドレイン電極にはメモリセルのビット線が接続され、
そのソース電極にはPch型MOSトランジスタ301
のソース電極とゲート電極との接続点が接続される。差
動アンプ304は、Pch型MOSトランジスタ型MO
Sトランジスタ301のソース電極とゲート電極との接
続点を一方の入力とし、リファレンスアンプ2からのリ
ファレンス信号(REF)を他方の入力としている。
のドレイン電極にはメモリセルのビット線が接続され、
そのソース電極にはPch型MOSトランジスタ301
のソース電極とゲート電極との接続点が接続される。差
動アンプ304は、Pch型MOSトランジスタ型MO
Sトランジスタ301のソース電極とゲート電極との接
続点を一方の入力とし、リファレンスアンプ2からのリ
ファレンス信号(REF)を他方の入力としている。
【0084】次に、本図に示されたセンスアンプ10の
動作について詳細に説明する。例えば、メモリセルのビ
ット線の電位がインバータ303の論理閾値より低いレ
ベルにあったとき、インバータ303からHレベルの信
号がNch型MOSトランジスタ302のゲート電極に
出力される。このHレベルの信号がゲート電極に入力さ
れたNch型MOSトランジスタ302は導通状態とな
り、メモリセルに対して電流を供給しそのビット線の電
位を高くするよう制御する。
動作について詳細に説明する。例えば、メモリセルのビ
ット線の電位がインバータ303の論理閾値より低いレ
ベルにあったとき、インバータ303からHレベルの信
号がNch型MOSトランジスタ302のゲート電極に
出力される。このHレベルの信号がゲート電極に入力さ
れたNch型MOSトランジスタ302は導通状態とな
り、メモリセルに対して電流を供給しそのビット線の電
位を高くするよう制御する。
【0085】また、メモリセルのビット線の電位がイン
バータ303の論理閾値より高くなったとき、インバー
タ303からLレベルの信号がNch型MOSトランジ
スタ302のゲート電極に出力される。このLレベルの
信号がゲート電極に入力されたNch型MOSトランジ
スタ302は遮断状態となる。
バータ303の論理閾値より高くなったとき、インバー
タ303からLレベルの信号がNch型MOSトランジ
スタ302のゲート電極に出力される。このLレベルの
信号がゲート電極に入力されたNch型MOSトランジ
スタ302は遮断状態となる。
【0086】ここで、ビット線にはメモリセルを介して
流れる微小電流の他にビット線自身につく配線容量など
の寄生容量への充電・放電による電流が流れる。例えば
メモリセルにおける記憶容量を大きくしたい場合、この
寄生容量に流れる電流はメモリセルにより流れる電流よ
りはるかに大きくなることから、フィードバック回路の
上記動作よってメモリセルのビット線の電位をインバー
タ303の論理閾値付近で略安定させ、ビット線の寄生
容量への充電・放電により流れる電流の影響を最小限に
抑えている。
流れる微小電流の他にビット線自身につく配線容量など
の寄生容量への充電・放電による電流が流れる。例えば
メモリセルにおける記憶容量を大きくしたい場合、この
寄生容量に流れる電流はメモリセルにより流れる電流よ
りはるかに大きくなることから、フィードバック回路の
上記動作よってメモリセルのビット線の電位をインバー
タ303の論理閾値付近で略安定させ、ビット線の寄生
容量への充電・放電により流れる電流の影響を最小限に
抑えている。
【0087】また、本センスアンプ10においては、選
択セルのセンスレベルとリファレンス信号(REF)と
を入力とする差動アンプ304にてそれらの差分電圧を
増幅した信号(SOUT)を出力している。差動アンプ
304の上記一方の入力にはPch型MOSトランジス
タ301のソース電極とゲート電極との接続点が接続さ
れ、この接続点の電位が差動アンプ304に入力され
る。
択セルのセンスレベルとリファレンス信号(REF)と
を入力とする差動アンプ304にてそれらの差分電圧を
増幅した信号(SOUT)を出力している。差動アンプ
304の上記一方の入力にはPch型MOSトランジス
タ301のソース電極とゲート電極との接続点が接続さ
れ、この接続点の電位が差動アンプ304に入力され
る。
【0088】ここで、図3に示されるように、本センス
アンプ10においては、Pch型MOSトランジスタ3
01とフィードバック回路とによりレシオ回路が構成さ
れているため、上記接続点に現れる電位は、Pch型M
OSトランジスタ301の内部抵抗と導通時におけるN
ch型MOSトランジスタ302の内部抵抗との比によ
り決定する。差動アンプ304では、上記一方の入力で
ある上記接続点の電位と上記他方の入力であるリファレ
ンス信号のレベルとの差分電圧を増幅出力する。
アンプ10においては、Pch型MOSトランジスタ3
01とフィードバック回路とによりレシオ回路が構成さ
れているため、上記接続点に現れる電位は、Pch型M
OSトランジスタ301の内部抵抗と導通時におけるN
ch型MOSトランジスタ302の内部抵抗との比によ
り決定する。差動アンプ304では、上記一方の入力で
ある上記接続点の電位と上記他方の入力であるリファレ
ンス信号のレベルとの差分電圧を増幅出力する。
【0089】次に、本発明の実施形態におけるTL期間
検出回路1の構成及び動作について図4を参照しながら
詳細に説明する。図4によれば、本実施形態におけるT
L期間検出回路1は、リードクロック(RCLOCK)
を入力とするインバータ401と、インバータ401の
出力をドレイン電極による入力とするPch型MOSト
ランジスタ412と、インバータ401の当該出力をソ
ース電極による入力とするNch型MOSトランジスタ
409と、アドレスセット信号(ADDSET)を入力
とするインバータ402と、インバータ402の出力を
一方の入力としPch型MOSトランジスタ412のソ
ース電極及びNch型MOSトランジスタ409のドレ
イン電極を他方の入力としNch型MOSトランジスタ
409のゲート電極に出力を接続するNAND回路40
8と、NAND回路408の当該出力を入力としPch
型MOSトランジスタ412のゲート電極に出力を接続
するインバータ403と、Pch型MOSトランジスタ
412のソース電極及びNch型MOSトランジスタ4
09のドレイン電極を入力とするインバータ405と、
インバータ405の出力を入力とするインバータ404
と、インバータ404の出力をソース電極による入力と
しインバータ405の入力及びNAND回路408の上
記他方の入力にドレイン電極を接続するNch型MOS
トランジスタ411と、インバータ404の当該出力を
ドレイン電極による入力としソース電極による出力をイ
ンバータ405の入力及びNAND回路408の上記他
方の入力へ接続するPch型MOSトランジスタ410
と、インバータ405の当該出力を一方の入力としイン
バータ402の当該出力を他方の入力として制御信号
(RCL)を出力するNAND回路406と、により構
成される。
検出回路1の構成及び動作について図4を参照しながら
詳細に説明する。図4によれば、本実施形態におけるT
L期間検出回路1は、リードクロック(RCLOCK)
を入力とするインバータ401と、インバータ401の
出力をドレイン電極による入力とするPch型MOSト
ランジスタ412と、インバータ401の当該出力をソ
ース電極による入力とするNch型MOSトランジスタ
409と、アドレスセット信号(ADDSET)を入力
とするインバータ402と、インバータ402の出力を
一方の入力としPch型MOSトランジスタ412のソ
ース電極及びNch型MOSトランジスタ409のドレ
イン電極を他方の入力としNch型MOSトランジスタ
409のゲート電極に出力を接続するNAND回路40
8と、NAND回路408の当該出力を入力としPch
型MOSトランジスタ412のゲート電極に出力を接続
するインバータ403と、Pch型MOSトランジスタ
412のソース電極及びNch型MOSトランジスタ4
09のドレイン電極を入力とするインバータ405と、
インバータ405の出力を入力とするインバータ404
と、インバータ404の出力をソース電極による入力と
しインバータ405の入力及びNAND回路408の上
記他方の入力にドレイン電極を接続するNch型MOS
トランジスタ411と、インバータ404の当該出力を
ドレイン電極による入力としソース電極による出力をイ
ンバータ405の入力及びNAND回路408の上記他
方の入力へ接続するPch型MOSトランジスタ410
と、インバータ405の当該出力を一方の入力としイン
バータ402の当該出力を他方の入力として制御信号
(RCL)を出力するNAND回路406と、により構
成される。
【0090】次に、本実施形態におけるTL期間検出回
路1の動作について図4及び図5を参照しながら詳細に
説明する。
路1の動作について図4及び図5を参照しながら詳細に
説明する。
【0091】インバータ401にHレベルのリードクロ
ック(RCLOCK)が入力されるとその出力はLレベ
ルとなってPch型MOSトランジスタ412のドレイ
ン電極及びNch型MOSトランジスタ409のソース
電極に入力される。またこの時点において、インバータ
402にはHレベルのアドレスセット信号(ADDSE
T)が入力されているため、その出力はLレベルとなっ
てNAND回路408の上記一方の入力となる。
ック(RCLOCK)が入力されるとその出力はLレベ
ルとなってPch型MOSトランジスタ412のドレイ
ン電極及びNch型MOSトランジスタ409のソース
電極に入力される。またこの時点において、インバータ
402にはHレベルのアドレスセット信号(ADDSE
T)が入力されているため、その出力はLレベルとなっ
てNAND回路408の上記一方の入力となる。
【0092】このように上記一方の入力としてLレベル
の信号が入力されたNAND回路408の出力はHレベ
ルとなり、当該Hレベルの信号がNch型MOSトラン
ジスタ409のゲート電極に出力されると共にインバー
タ403に出力され、インバータ403からはPch型
MOSトランジスタ412のゲート電極にLレベルの信
号が出力される。従って、Pch型MOSトランジスタ
412及びNch型MOSトランジスタ409は導通状
態となり、Pch型MOSトランジスタ412のソース
電極及びNch型MOSトランジスタ409のドレイン
電極からの出力はLレベルとなる。
の信号が入力されたNAND回路408の出力はHレベ
ルとなり、当該Hレベルの信号がNch型MOSトラン
ジスタ409のゲート電極に出力されると共にインバー
タ403に出力され、インバータ403からはPch型
MOSトランジスタ412のゲート電極にLレベルの信
号が出力される。従って、Pch型MOSトランジスタ
412及びNch型MOSトランジスタ409は導通状
態となり、Pch型MOSトランジスタ412のソース
電極及びNch型MOSトランジスタ409のドレイン
電極からの出力はLレベルとなる。
【0093】Pch型MOSトランジスタ412のソー
ス電極及びNch型MOSトランジスタ409のドレイ
ン電極から出力されたLレベルの信号は、インバータ4
05に入力されその出力はHレベルとなる。このHレベ
ルの信号はNAND回路406に上記一方の入力とな
り、その一方で、NAND回路406の上記他方の入力
にはインバータ402の出力であるLレベルの信号が入
力される。従って、NAND回路406からの出力、即
ち制御信号(RCL)はこの時点においてHレベルとな
る。
ス電極及びNch型MOSトランジスタ409のドレイ
ン電極から出力されたLレベルの信号は、インバータ4
05に入力されその出力はHレベルとなる。このHレベ
ルの信号はNAND回路406に上記一方の入力とな
り、その一方で、NAND回路406の上記他方の入力
にはインバータ402の出力であるLレベルの信号が入
力される。従って、NAND回路406からの出力、即
ち制御信号(RCL)はこの時点においてHレベルとな
る。
【0094】次に、Hレベルの状態を保持したリードク
ロック信号(RCLOCK)、及び、HレベルからLレ
ベルに変化したアドレスセット信号(ADDSET)が
TL期間検出回路に入力する。このとき、インバータ4
02にはLレベルのアドレスセット信号(ADDSE
T)が入力されるためその出力はHレベルとなる。この
出力はNAND回路408の上記一方の入力となり、ま
た、上記他方の入力にはLレベルの信号が入力されるた
め、NAND回路408からの出力はHレベルを保つ。
ロック信号(RCLOCK)、及び、HレベルからLレ
ベルに変化したアドレスセット信号(ADDSET)が
TL期間検出回路に入力する。このとき、インバータ4
02にはLレベルのアドレスセット信号(ADDSE
T)が入力されるためその出力はHレベルとなる。この
出力はNAND回路408の上記一方の入力となり、ま
た、上記他方の入力にはLレベルの信号が入力されるた
め、NAND回路408からの出力はHレベルを保つ。
【0095】従って、当該Hレベルの信号をゲート電極
の入力とするNch型MOSトランジスタ409及び当
該Hレベルの信号の反転信号をゲート電極の入力とする
Pch型MOSトランジスタ412は導通状態を保ち、
Pch型MOSトランジスタ412のソース電極及びN
ch型MOSトランジスタ409のドレイン電極からの
出力はHレベルを保つ。
の入力とするNch型MOSトランジスタ409及び当
該Hレベルの信号の反転信号をゲート電極の入力とする
Pch型MOSトランジスタ412は導通状態を保ち、
Pch型MOSトランジスタ412のソース電極及びN
ch型MOSトランジスタ409のドレイン電極からの
出力はHレベルを保つ。
【0096】このPch型MOSトランジスタ412の
ソース電極及びNch型MOSトランジスタ409のド
レイン電極から出力されたHレベルの信号は、NAND
回路408の上記他方の入力となる。このとき、このN
AND回路408の上記一方の入力にはHレベルの信号
が入力されているため、その出力はLレベルの信号とな
る。従って、このLレベルの信号をゲート電極の入力と
するNch型MOSトランジスタ409、及び、当該L
レベルの反転信号をゲート電極の入力とするPch型M
OSトランジスタ412は遮断状態となる。
ソース電極及びNch型MOSトランジスタ409のド
レイン電極から出力されたHレベルの信号は、NAND
回路408の上記他方の入力となる。このとき、このN
AND回路408の上記一方の入力にはHレベルの信号
が入力されているため、その出力はLレベルの信号とな
る。従って、このLレベルの信号をゲート電極の入力と
するNch型MOSトランジスタ409、及び、当該L
レベルの反転信号をゲート電極の入力とするPch型M
OSトランジスタ412は遮断状態となる。
【0097】また、NAND回路408から出力された
当該Lレベルの信号はNAND回路408からNch型
MOSトランジスタ411のゲート電極に入力されると
共に、当該Lレベルの信号はインバータ403を介する
ことによりその反転信号がNch型MOSトランジスタ
411のゲート電極に入力される。よって、この時点に
おいてNch型MOSトランジスタ411及びPch型
MOSトランジスタ410は導通状態となる。
当該Lレベルの信号はNAND回路408からNch型
MOSトランジスタ411のゲート電極に入力されると
共に、当該Lレベルの信号はインバータ403を介する
ことによりその反転信号がNch型MOSトランジスタ
411のゲート電極に入力される。よって、この時点に
おいてNch型MOSトランジスタ411及びPch型
MOSトランジスタ410は導通状態となる。
【0098】このとき、Nch型MOSトランジスタ4
11のソース電極及びPch型MOSトランジスタ41
0のドレイン電極にはLレベルの信号が入力されている
ため、Nch型MOSトランジスタ411のドレイン電
極及びPch型MOSトランジスタのソース電極からは
Lレベルの信号が出力される。よって、当該Lレベルの
信号を入力とするインバータ405からはHレベルの信
号が出力され、当該Hレベルの信号はNAND回路40
6の上記一方の入力となる。またこのとき、NAND回
路406の上記他方の入力にはインバータ402からH
レベルの信号が入力しているため、NAND回路406
からはLレベルの制御信号(RCL)が出力される。
11のソース電極及びPch型MOSトランジスタ41
0のドレイン電極にはLレベルの信号が入力されている
ため、Nch型MOSトランジスタ411のドレイン電
極及びPch型MOSトランジスタのソース電極からは
Lレベルの信号が出力される。よって、当該Lレベルの
信号を入力とするインバータ405からはHレベルの信
号が出力され、当該Hレベルの信号はNAND回路40
6の上記一方の入力となる。またこのとき、NAND回
路406の上記他方の入力にはインバータ402からH
レベルの信号が入力しているため、NAND回路406
からはLレベルの制御信号(RCL)が出力される。
【0099】次に、引き続きLレベルの状態を保つアド
レスセット信号(ADDSET)、及び、Hレベルから
Lレベルと変化したリードクロック信号(RCLOC
K)がTL期間検出回路1に入力される。以降の期間は
シリアルアクセス期間となり、以下、この期間における
TL期間検出回路1における動作について詳細に説明す
る。
レスセット信号(ADDSET)、及び、Hレベルから
Lレベルと変化したリードクロック信号(RCLOC
K)がTL期間検出回路1に入力される。以降の期間は
シリアルアクセス期間となり、以下、この期間における
TL期間検出回路1における動作について詳細に説明す
る。
【0100】このとき、インバータ401にはHレベル
のリードクロック(RCLOCK)が入力されその出力
はLレベルとなり、インバータ402にはLレベルのア
ドレスセット信号(ADDSET)が入力されその出力
はHレベルとなる。インバータ402から出力されたH
レベルの信号はNAND回路408の上記一方の入力と
なり、上記他方の入力にはPch型MOSトランジスタ
410のソース電極及びNch型MOSトランジスタ4
11のドレイン電極から出力されたLレベルの信号が入
力される。よって、このときのNAND回路408の出
力はHレベルとなる。
のリードクロック(RCLOCK)が入力されその出力
はLレベルとなり、インバータ402にはLレベルのア
ドレスセット信号(ADDSET)が入力されその出力
はHレベルとなる。インバータ402から出力されたH
レベルの信号はNAND回路408の上記一方の入力と
なり、上記他方の入力にはPch型MOSトランジスタ
410のソース電極及びNch型MOSトランジスタ4
11のドレイン電極から出力されたLレベルの信号が入
力される。よって、このときのNAND回路408の出
力はHレベルとなる。
【0101】従って、当該Hレベルの信号をゲート電極
の入力とするNch型MOSトランジスタ409、及
び、インバータ403から出力された当該Hレベルの信
号の反転信号を入力とするPch型MOSトランジスタ
412は、導通状態となる。また、インバータ403か
ら出力された当該反転信号をゲート電極の入力とするN
ch型MOSトランジスタ411、及び、当該Hレベル
の信号をゲート電極の入力とするPch型MOSトラン
ジスタ410は、遮断状態となる。
の入力とするNch型MOSトランジスタ409、及
び、インバータ403から出力された当該Hレベルの信
号の反転信号を入力とするPch型MOSトランジスタ
412は、導通状態となる。また、インバータ403か
ら出力された当該反転信号をゲート電極の入力とするN
ch型MOSトランジスタ411、及び、当該Hレベル
の信号をゲート電極の入力とするPch型MOSトラン
ジスタ410は、遮断状態となる。
【0102】ここで、シリアルアクセス期間の開始時点
においてインバータ401の出力はHレベルであり、こ
の時点においてPch型MOSトランジスタ412及び
Nch型MOSトランジスタ409は導通状態であるた
め、Pch型MOSトランジスタ412のソース電極及
びNch型MOSトランジスタ409のドレイン電極か
らの出力はHレベルとなる。当該Hレベル信号はインバ
ータ405の入力となり、インバータ405にて論理反
転して出力されたLレベル信号はNAND回路406の
上記一方の入力となる。また、この時点においてNAN
D回路406の上記他方の入力にはインバータ402か
らHレベル信号が入力されているため、NAND回路4
06からはHレベルの制御信号(RCL)が出力され
る。
においてインバータ401の出力はHレベルであり、こ
の時点においてPch型MOSトランジスタ412及び
Nch型MOSトランジスタ409は導通状態であるた
め、Pch型MOSトランジスタ412のソース電極及
びNch型MOSトランジスタ409のドレイン電極か
らの出力はHレベルとなる。当該Hレベル信号はインバ
ータ405の入力となり、インバータ405にて論理反
転して出力されたLレベル信号はNAND回路406の
上記一方の入力となる。また、この時点においてNAN
D回路406の上記他方の入力にはインバータ402か
らHレベル信号が入力されているため、NAND回路4
06からはHレベルの制御信号(RCL)が出力され
る。
【0103】従って、本実施形態におけるTL期間検出
回路1によれば、レイテンシィ期間中においてはLレベ
ルの制御信号(RCL)、また、レイテンシィ期間以外
のシリアルアクセス期間中においてはHレベルの制御信
号(RCL)をリファレンアンプ2に出力する。
回路1によれば、レイテンシィ期間中においてはLレベ
ルの制御信号(RCL)、また、レイテンシィ期間以外
のシリアルアクセス期間中においてはHレベルの制御信
号(RCL)をリファレンアンプ2に出力する。
【0104】図示したレイテンシィ期間以前の期間で
は、Lレベルのリードクロック(RCLOCK)がTL
期間検出回路1のインバータ401に、Hレベルのアド
レスセット信号(ADDSET)がTL期間検出回路1
のインバータ402に入力され、TL期間検出回路1の
NAND回路406の出力端子からはHレベルの制御信
号(RCL)が出力される。同期間においてリファレン
スアンプ2は、当該Hレベルの制御信号(RCL)をイ
ンバータ206で入力し、低レベルのリファレンス信号
(REF)を出力する。
は、Lレベルのリードクロック(RCLOCK)がTL
期間検出回路1のインバータ401に、Hレベルのアド
レスセット信号(ADDSET)がTL期間検出回路1
のインバータ402に入力され、TL期間検出回路1の
NAND回路406の出力端子からはHレベルの制御信
号(RCL)が出力される。同期間においてリファレン
スアンプ2は、当該Hレベルの制御信号(RCL)をイ
ンバータ206で入力し、低レベルのリファレンス信号
(REF)を出力する。
【0105】次に、同期間においてセンスアンプ10
は、当該リファレンス信号(REF)を差動アンプ30
4の上記一方の入力端子で入力し、差動アンプ304の
出力端子からは、その時点におけるセンスレベルと低レ
ベルのリファレンス信号(REF)との差分電圧を増幅
出力する。
は、当該リファレンス信号(REF)を差動アンプ30
4の上記一方の入力端子で入力し、差動アンプ304の
出力端子からは、その時点におけるセンスレベルと低レ
ベルのリファレンス信号(REF)との差分電圧を増幅
出力する。
【0106】次に、レイテンシィ期間となると、Hレベ
ルを保持したリードクロック信号(RCLOCK)がT
L期間検出回路1のインバータ402に入力され、Hレ
ベルからLレベルの信号と変化したアドレスセット信号
(ADDSET)がTL期間検出回路1のインバータ4
02に入力され、TL期間検出回路1のNAND回路4
06からはHレベルの制御信号(RCL)が出力され
る。
ルを保持したリードクロック信号(RCLOCK)がT
L期間検出回路1のインバータ402に入力され、Hレ
ベルからLレベルの信号と変化したアドレスセット信号
(ADDSET)がTL期間検出回路1のインバータ4
02に入力され、TL期間検出回路1のNAND回路4
06からはHレベルの制御信号(RCL)が出力され
る。
【0107】当該Hレベルの制御信号(RCL)をリフ
ァレンスアンプ2はインバータ206で入力することに
より、リファレンスアンプ2からは高いレベルのリファ
レンス信号(REF)が出力される。センスアンプ10
は、差動アンプ304において当該リファレンス信号
(REF)を上記他方の入力とし、上記一方の入力とし
て入力する高いセンスレベルとの差分電圧を増幅出力す
る。
ァレンスアンプ2はインバータ206で入力することに
より、リファレンスアンプ2からは高いレベルのリファ
レンス信号(REF)が出力される。センスアンプ10
は、差動アンプ304において当該リファレンス信号
(REF)を上記他方の入力とし、上記一方の入力とし
て入力する高いセンスレベルとの差分電圧を増幅出力す
る。
【0108】次に、シリアルアクセス期間中において
は、引き続きLレベルを保持したアドレスセット信号
(ADDSET)がTL期間検出回路1のインバータ4
02に入力され、HレベルからLレベルに変化したリー
ドクロック(RCLOCK)がTL期間検出回路1のイ
ンバータ401に入力され、TL期間検出回路1のイン
バータ407からはレイテンシィ期間中においてLレベ
ルであった制御信号(RCL)をHレベルとして出力す
る。
は、引き続きLレベルを保持したアドレスセット信号
(ADDSET)がTL期間検出回路1のインバータ4
02に入力され、HレベルからLレベルに変化したリー
ドクロック(RCLOCK)がTL期間検出回路1のイ
ンバータ401に入力され、TL期間検出回路1のイン
バータ407からはレイテンシィ期間中においてLレベ
ルであった制御信号(RCL)をHレベルとして出力す
る。
【0109】当該Hレベルの制御信号(RCL)をリフ
ァレンスアンプ2はインバータ206で入力することに
より、リファレンスアンプ2からは低いレベルのリファ
レンス信号(REF)が出力される。センスアンプ10
は、当該リファレンス信号(REF)を差動アンプ30
4の上記他方の入力とし、差動アンプ304の上記一方
の入力として入力する低いセンスレベルとの差分電圧を
増幅出力する。
ァレンスアンプ2はインバータ206で入力することに
より、リファレンスアンプ2からは低いレベルのリファ
レンス信号(REF)が出力される。センスアンプ10
は、当該リファレンス信号(REF)を差動アンプ30
4の上記他方の入力とし、差動アンプ304の上記一方
の入力として入力する低いセンスレベルとの差分電圧を
増幅出力する。
【0110】次に、本発明の特徴を明確にすべく、セン
スレベルとリファレンス信号レベルとの比較結果に基づ
くセンスアンプ10のメモリセルデータ検出動作につい
てレイテンシィ期間、シリアルアクセス期間の各期間毎
に詳細に説明する。
スレベルとリファレンス信号レベルとの比較結果に基づ
くセンスアンプ10のメモリセルデータ検出動作につい
てレイテンシィ期間、シリアルアクセス期間の各期間毎
に詳細に説明する。
【0111】先ず、レイテンシィ期間中にアドレス信号
により選択されたセルがONセルであった場合におい
て、そのセルが属するビット線の電位の変化によるセン
スレベルの変化について説明すると共に、センスレベル
とリファレンスアンプ2から出力されるリファレンス信
号(REF)との入力に基づくセンスアンプ10のメモ
リセルデータ検出動作について説明する。
により選択されたセルがONセルであった場合におい
て、そのセルが属するビット線の電位の変化によるセン
スレベルの変化について説明すると共に、センスレベル
とリファレンスアンプ2から出力されるリファレンス信
号(REF)との入力に基づくセンスアンプ10のメモ
リセルデータ検出動作について説明する。
【0112】ここで、レイテンシィ期間において先ず差
動アンプ304の上記一方の入力であるセンスレベル
は、そのレイテンシィ期間以前のセンスレベルが反映す
るが、図5に示した実施形態においては比較的高いレベ
ルにあったものとして説明する。カラムデコーダ信号の
切り替えからONセルが選択されると、既にGNDレベ
ルにディスチャージされていた当該ONセルを接続する
ビット線の寄生容量に対するプリチャージ動作が開始さ
れる。
動アンプ304の上記一方の入力であるセンスレベル
は、そのレイテンシィ期間以前のセンスレベルが反映す
るが、図5に示した実施形態においては比較的高いレベ
ルにあったものとして説明する。カラムデコーダ信号の
切り替えからONセルが選択されると、既にGNDレベ
ルにディスチャージされていた当該ONセルを接続する
ビット線の寄生容量に対するプリチャージ動作が開始さ
れる。
【0113】このプリチャージ動作においては、センス
アンプ10の上記一方の入力である電位レベルが先ず高
い状態にあったため、GNDレベルにディスチャージさ
れていたビット線をチャージアップする際には、Nch
型MOSトランジスタ301が導通状態となるとセンス
アンプ10から急激に電流が供給され、それに伴ってセ
ンスアンプ10の上記一方の入力である電位レベル、即
ちセンスレベルは低下する。
アンプ10の上記一方の入力である電位レベルが先ず高
い状態にあったため、GNDレベルにディスチャージさ
れていたビット線をチャージアップする際には、Nch
型MOSトランジスタ301が導通状態となるとセンス
アンプ10から急激に電流が供給され、それに伴ってセ
ンスアンプ10の上記一方の入力である電位レベル、即
ちセンスレベルは低下する。
【0114】このように一時的にセンスアンプ10から
当該ON線のビット線の寄生容量に対して電流が急激に
供給されると、センスアンプ10から電流が供給される
に従ってこのビット線の電位は徐々に高くなっていき、
それに伴い、センスアンプ10の差動アンプ304の上
記一方の入力であるセンスレベルは高くなる。このプリ
チャージ動作が完了するとその時点で最も高いセンスレ
ベルが差動アンプ304の上記一方の入力となる。
当該ON線のビット線の寄生容量に対して電流が急激に
供給されると、センスアンプ10から電流が供給される
に従ってこのビット線の電位は徐々に高くなっていき、
それに伴い、センスアンプ10の差動アンプ304の上
記一方の入力であるセンスレベルは高くなる。このプリ
チャージ動作が完了するとその時点で最も高いセンスレ
ベルが差動アンプ304の上記一方の入力となる。
【0115】また、ワード線の立ち上がりについてはビ
ット線の立ち上がり速度と比較して十分遅いため、以下
ではビット線が立ち上がった後にワード線が立ち上がる
とした上で説明する。プリチャージ動作が完了し当該O
Nセルを接続するワード線が立ち上がると、このメモリ
セルを構成するNch型MOSトランジスタは、当該セ
ルがONセルであるため導通状態となり、ビット線から
当該メモリセルのドレイン電極及びソース電極を介して
GNDへ電流が流れるためこのビット線の電位は低下
し、センスアンプ10の差動アンプ304の上記一方の
入力であるセンスレベルは徐々に低下する。
ット線の立ち上がり速度と比較して十分遅いため、以下
ではビット線が立ち上がった後にワード線が立ち上がる
とした上で説明する。プリチャージ動作が完了し当該O
Nセルを接続するワード線が立ち上がると、このメモリ
セルを構成するNch型MOSトランジスタは、当該セ
ルがONセルであるため導通状態となり、ビット線から
当該メモリセルのドレイン電極及びソース電極を介して
GNDへ電流が流れるためこのビット線の電位は低下
し、センスアンプ10の差動アンプ304の上記一方の
入力であるセンスレベルは徐々に低下する。
【0116】ここで、レイテンシィ期間中において、当
該ONセルについて真のメモリセルデータを検出するこ
とができるのは、ワード線が立ち上がる経過の中でセン
スレベルがリファレンス信号(REF)のレベルを下回
ったときである。従って、レイテンシィ期間中では高い
レベルのリファレンス信号(REF)を設定している本
実施形態においてはONセルについての真のメモリセル
データを速い段階で検出することができる。
該ONセルについて真のメモリセルデータを検出するこ
とができるのは、ワード線が立ち上がる経過の中でセン
スレベルがリファレンス信号(REF)のレベルを下回
ったときである。従って、レイテンシィ期間中では高い
レベルのリファレンス信号(REF)を設定している本
実施形態においてはONセルについての真のメモリセル
データを速い段階で検出することができる。
【0117】次に、レイテンシィ期間中においてアドレ
ス信号により選択されたメモリセルがOFFセルであっ
た場合において、そのメモリセルが属するビット線の電
位の変化によるセンスレベルの変化について説明すると
共に、センスレベルとリファレンスアンプ2から出力さ
れるリファレンス信号(REF)との入力に基づくセン
スアンプ10のメモリセルデータの検出動作について説
明する。
ス信号により選択されたメモリセルがOFFセルであっ
た場合において、そのメモリセルが属するビット線の電
位の変化によるセンスレベルの変化について説明すると
共に、センスレベルとリファレンスアンプ2から出力さ
れるリファレンス信号(REF)との入力に基づくセン
スアンプ10のメモリセルデータの検出動作について説
明する。
【0118】ここで、レイテンシィ期間において先ず差
動アンプ304の上記一方の入力であるセンスレベル
は、図5に示した実施形態においては比較的低いレベル
にあったものとして説明する。カラムデコーダ信号の切
り替えからOFFセルが選択されると、既にGNDレベ
ルにディスチャージされていた当該OFFセルを接続す
るビット線の寄生容量に対するプリチャージ動作が開始
される。
動アンプ304の上記一方の入力であるセンスレベル
は、図5に示した実施形態においては比較的低いレベル
にあったものとして説明する。カラムデコーダ信号の切
り替えからOFFセルが選択されると、既にGNDレベ
ルにディスチャージされていた当該OFFセルを接続す
るビット線の寄生容量に対するプリチャージ動作が開始
される。
【0119】このプリチャージ動作においては、センス
アンプ10の上記一方の入力であるセンスレベルが先ず
低い状態にあったため、GNDレベルにディスチャージ
されていたビット線に対するチャージアップが進むにつ
れて、センスアンプ10の差動アンプ304の上記一方
の入力であるセンスレベルは徐々に高くなる。
アンプ10の上記一方の入力であるセンスレベルが先ず
低い状態にあったため、GNDレベルにディスチャージ
されていたビット線に対するチャージアップが進むにつ
れて、センスアンプ10の差動アンプ304の上記一方
の入力であるセンスレベルは徐々に高くなる。
【0120】このビット線の寄生容量に対するプリチャ
ージ動作が完了し、ワード線が立ち上がってくると、当
該セルはOFFセルであるため、高い電位が当該OFF
セルを構成するNch型MOSトランジスタのゲートに
印加されてもこのNch型MOSトランジスタは遮断状
態のままである。よって、ビット線からこのNch型M
OSトランジスタを介してGNDに電流が流れることは
なく、プリチャージ動作完了後のセンスレベルの高さは
その後保持される。
ージ動作が完了し、ワード線が立ち上がってくると、当
該セルはOFFセルであるため、高い電位が当該OFF
セルを構成するNch型MOSトランジスタのゲートに
印加されてもこのNch型MOSトランジスタは遮断状
態のままである。よって、ビット線からこのNch型M
OSトランジスタを介してGNDに電流が流れることは
なく、プリチャージ動作完了後のセンスレベルの高さは
その後保持される。
【0121】ここでレイテンシィ期間中において、当該
OFFセルについて真のメモリセルデータを検出するこ
とができるのは、プリチャージ動作の経過の中でセンス
レベルがリファレンス信号(REF)のレベルを上回っ
たときである。既に説明したように、このように、レイ
テンシィ期間ではOFFセルのデータ検出動作より後段
にONセルのデータ検出動作を行っている。このONセ
ルのセンスレベルとリファレンス信号(REF)のレベ
ルとの比較動作を速い段階で行える本実施形態によれ
ば、ONセルとOFFセル間のデータ検出スピードの差
を小さくすることができ、図5に示されるように、ΔT
L分だけレイテンシィ期間におけるデータ検出速度を高
速化することができる。
OFFセルについて真のメモリセルデータを検出するこ
とができるのは、プリチャージ動作の経過の中でセンス
レベルがリファレンス信号(REF)のレベルを上回っ
たときである。既に説明したように、このように、レイ
テンシィ期間ではOFFセルのデータ検出動作より後段
にONセルのデータ検出動作を行っている。このONセ
ルのセンスレベルとリファレンス信号(REF)のレベ
ルとの比較動作を速い段階で行える本実施形態によれ
ば、ONセルとOFFセル間のデータ検出スピードの差
を小さくすることができ、図5に示されるように、ΔT
L分だけレイテンシィ期間におけるデータ検出速度を高
速化することができる。
【0122】次に、シリアルアクセス期間中においてア
ドレス信号により選択されたメモリセルがOFFセルで
あった場合において、そのメモリセルが属するビット線
の電位の変化によるセンスレベルの変化について説明す
ると共に、センスレベルとリファレンスアンプ2から出
力されるリファレンス信号(REF)との入力に基づく
センスアンプ10のメモリセルデータの検出動作につい
て説明する。
ドレス信号により選択されたメモリセルがOFFセルで
あった場合において、そのメモリセルが属するビット線
の電位の変化によるセンスレベルの変化について説明す
ると共に、センスレベルとリファレンスアンプ2から出
力されるリファレンス信号(REF)との入力に基づく
センスアンプ10のメモリセルデータの検出動作につい
て説明する。
【0123】ここで、シリアルアクセス期間において先
ず差動アンプ304の上記一方の入力であるセンスレベ
ルは、図5に示した実施形態においては比較的低いレベ
ルにあったものとして説明する。カラムデコーダ信号の
切り替えからOFFセルが選択されると、既にGNDレ
ベルにディスチャージされていた当該OFFセルを接続
するビット線の寄生容量に対するプリチャージ動作が開
始される。
ず差動アンプ304の上記一方の入力であるセンスレベ
ルは、図5に示した実施形態においては比較的低いレベ
ルにあったものとして説明する。カラムデコーダ信号の
切り替えからOFFセルが選択されると、既にGNDレ
ベルにディスチャージされていた当該OFFセルを接続
するビット線の寄生容量に対するプリチャージ動作が開
始される。
【0124】このプリチャージ動作においては、センス
アンプ10の上記一方の入力であるセンスレベルが先ず
低い状態にあったため、GNDレベルにディスチャージ
されていたビット線をチャージアップする際にはセンス
アンプ10から徐々に電流が供給され、それに伴ってセ
ンスアンプ10の上記一方の入力であるセンスレベルは
高くなる。
アンプ10の上記一方の入力であるセンスレベルが先ず
低い状態にあったため、GNDレベルにディスチャージ
されていたビット線をチャージアップする際にはセンス
アンプ10から徐々に電流が供給され、それに伴ってセ
ンスアンプ10の上記一方の入力であるセンスレベルは
高くなる。
【0125】このように、プリチャージ動作において一
時的にセンスアンプ10から当該OFFセルのビット線
の寄生容量に対して電流が徐々に供給されるとこのビッ
ト線の電位は徐々に高くなっていき、それに伴い、セン
スアンプ10の差動アンプ304の上記一方の入力であ
るセンスレベルは高くなる。プリチャージ動作が完了す
るとその時点において最も高いセンスレベルが差動アン
プ304の上記一方の入力となる。
時的にセンスアンプ10から当該OFFセルのビット線
の寄生容量に対して電流が徐々に供給されるとこのビッ
ト線の電位は徐々に高くなっていき、それに伴い、セン
スアンプ10の差動アンプ304の上記一方の入力であ
るセンスレベルは高くなる。プリチャージ動作が完了す
るとその時点において最も高いセンスレベルが差動アン
プ304の上記一方の入力となる。
【0126】ここで、シリアルアクセス期間中において
は、OFFセルについて真のメモリセルのデータを検出
するのは、プリチャージ動作中においてセンスレベルが
リファレンス信号(REF)のレベルを上回ったときで
ある。従って、シリアルアクセス期間中では低いレベル
のリファレンス信号(REF)を設定している本実施形
態においては高速に当該OFFセルの真のメモリセルデ
ータを速い段階で検出することができる。
は、OFFセルについて真のメモリセルのデータを検出
するのは、プリチャージ動作中においてセンスレベルが
リファレンス信号(REF)のレベルを上回ったときで
ある。従って、シリアルアクセス期間中では低いレベル
のリファレンス信号(REF)を設定している本実施形
態においては高速に当該OFFセルの真のメモリセルデ
ータを速い段階で検出することができる。
【0127】次に、シリアルアクセス期間中においてア
ドレス信号により選択されたメモリセルがONセルであ
った場合において、そのセルが属するビット線の電位の
変化によるセンスレベルの変化について説明すると共
に、センスレベルとリファレンスアンプ2から出力され
るリファレンス信号(REF)との入力に基づくセンス
アンプ10のメモリセルの検出動作について説明する。
ドレス信号により選択されたメモリセルがONセルであ
った場合において、そのセルが属するビット線の電位の
変化によるセンスレベルの変化について説明すると共
に、センスレベルとリファレンスアンプ2から出力され
るリファレンス信号(REF)との入力に基づくセンス
アンプ10のメモリセルの検出動作について説明する。
【0128】ここで、シリアルアクセス期間において先
ず差動アンプ304の上記一方の入力であるセンスレベ
ルは、図5に示した実施形態においては比較的高いレベ
ルにあったものとして説明する。カラムデコーダ信号の
切り替えからONセルが選択されると、既にGNDレベ
ルにディスチャージされていた当該ONセルを接続する
ビット線の寄生容量に対するプリチャージ動作が開始さ
れる。
ず差動アンプ304の上記一方の入力であるセンスレベ
ルは、図5に示した実施形態においては比較的高いレベ
ルにあったものとして説明する。カラムデコーダ信号の
切り替えからONセルが選択されると、既にGNDレベ
ルにディスチャージされていた当該ONセルを接続する
ビット線の寄生容量に対するプリチャージ動作が開始さ
れる。
【0129】このプリチャージ動作においては、センス
アンプ10の上記一方の入力であるセンスレベルが先ず
高い状態にあったため、GNDレベルにディスチャージ
されていたビット線をチャージアップする際にはNch
型MOSトランジスタ301が導通状態となるとセンス
アンプ10から急激に電流が供給され、それに伴ってセ
ンスアンプ10の上記一方の入力であるセンスレベルは
低下する。
アンプ10の上記一方の入力であるセンスレベルが先ず
高い状態にあったため、GNDレベルにディスチャージ
されていたビット線をチャージアップする際にはNch
型MOSトランジスタ301が導通状態となるとセンス
アンプ10から急激に電流が供給され、それに伴ってセ
ンスアンプ10の上記一方の入力であるセンスレベルは
低下する。
【0130】このように、プリチャージ動作の前段にお
いて一時的にセンスアンプ10から当該ON線のビット
線の寄生容量に対して電流が急激に供給されると、その
後、センスアンプ10から電流が供給されるに従ってこ
のビット線の電位は徐々に高くなっていき、それに伴
い、センスアンプ10の差動アンプ304の上記一方の
入力であるセンスレベルは高くなる。プリチャージ動作
が完了するとその時点において最も高いセンスレベルが
差動アンプ304の上記一方の入力となる。
いて一時的にセンスアンプ10から当該ON線のビット
線の寄生容量に対して電流が急激に供給されると、その
後、センスアンプ10から電流が供給されるに従ってこ
のビット線の電位は徐々に高くなっていき、それに伴
い、センスアンプ10の差動アンプ304の上記一方の
入力であるセンスレベルは高くなる。プリチャージ動作
が完了するとその時点において最も高いセンスレベルが
差動アンプ304の上記一方の入力となる。
【0131】また、シリアルアクセス期間中においては
ワード線は既に立ち上がった状態であるため、プリチャ
ージ後におけるワード線の立ち上がりによるセンスレベ
ルの変化はない。よって、シリアルアクセス期間中にお
いては、当該ONセルについて真のメモリセルのデータ
を検出するのは、プリチャージ動作の前段においてセン
スレベルがリファレンス信号(REF)のレベルを下回
ったときとなる。
ワード線は既に立ち上がった状態であるため、プリチャ
ージ後におけるワード線の立ち上がりによるセンスレベ
ルの変化はない。よって、シリアルアクセス期間中にお
いては、当該ONセルについて真のメモリセルのデータ
を検出するのは、プリチャージ動作の前段においてセン
スレベルがリファレンス信号(REF)のレベルを下回
ったときとなる。
【0132】既に説明したように、このようにシリアル
アクセス期間では、ONセルのデータ検出動作より後段
にOFFセルのデータ検出動作を行っている。このOF
Fセルのセンスレベルとリファレンス信号(REF)と
の比較動作を速い段階で行える本実施形態によれば、図
5に示されるように、ONセルとOFFセル間のデータ
検出スピードの差を小さくすることができ、シリアルア
クセス期間におけるデータ検出速度をΔTCYC分だけ
高速化することができる。
アクセス期間では、ONセルのデータ検出動作より後段
にOFFセルのデータ検出動作を行っている。このOF
Fセルのセンスレベルとリファレンス信号(REF)と
の比較動作を速い段階で行える本実施形態によれば、図
5に示されるように、ONセルとOFFセル間のデータ
検出スピードの差を小さくすることができ、シリアルア
クセス期間におけるデータ検出速度をΔTCYC分だけ
高速化することができる。
【0133】次に、本発明の第2の実施形態について添
付図面を参照しながら詳細に説明する。図6は、本発明
の第2の実施形態におけるリファレンスアンプ2の回路
構成例を示した図である。
付図面を参照しながら詳細に説明する。図6は、本発明
の第2の実施形態におけるリファレンスアンプ2の回路
構成例を示した図である。
【0134】図6によれば、本実施形態におけるリファ
レンスアンプ2は、ダミーセル1及びダミーセル2と、
ダミーセル1を接続するビット線をドレイン電極に接続
しTL期間検出回路1から入力される制御信号(RC
L)をゲート電極の入力とするNch型MOSトランジ
スタ604、TL期間検出回路1からの制御信号(RC
L)を入力としこの入力信号を論理反転させて出力する
インバータ606と、ダミーセル2を接続するビット線
をドレイン電極に接続しインバータ606の出力をゲー
ト電極の入力とするNch型MOSトランジスタ605
と、Nch型MOSトランジスタ604及びNch型M
OSトランジスタ605のソース電極を入力としこの入
力信号を論理反転させて出力するインバータ603と、
インバータ603の出力をゲート電極の入力としNch
型MOSトランジスタ604又はNch型MOSトラン
ジスタ605のソース電極をドレイン電極による入力と
するNch型MOSトランジスタ602と、ゲート電極
とソース電極とを接続しドレイン電極に電源電圧を接続
したPch型MOSトランジスタ601とにより構成さ
れる。また、Pch型MOSトランジスタ601のゲー
ト電極とソース電極との上記接続点は、リファレンスア
ンプ2の出力端子及びNch型MOSトランジスタ60
2のソース電極に接続される。
レンスアンプ2は、ダミーセル1及びダミーセル2と、
ダミーセル1を接続するビット線をドレイン電極に接続
しTL期間検出回路1から入力される制御信号(RC
L)をゲート電極の入力とするNch型MOSトランジ
スタ604、TL期間検出回路1からの制御信号(RC
L)を入力としこの入力信号を論理反転させて出力する
インバータ606と、ダミーセル2を接続するビット線
をドレイン電極に接続しインバータ606の出力をゲー
ト電極の入力とするNch型MOSトランジスタ605
と、Nch型MOSトランジスタ604及びNch型M
OSトランジスタ605のソース電極を入力としこの入
力信号を論理反転させて出力するインバータ603と、
インバータ603の出力をゲート電極の入力としNch
型MOSトランジスタ604又はNch型MOSトラン
ジスタ605のソース電極をドレイン電極による入力と
するNch型MOSトランジスタ602と、ゲート電極
とソース電極とを接続しドレイン電極に電源電圧を接続
したPch型MOSトランジスタ601とにより構成さ
れる。また、Pch型MOSトランジスタ601のゲー
ト電極とソース電極との上記接続点は、リファレンスア
ンプ2の出力端子及びNch型MOSトランジスタ60
2のソース電極に接続される。
【0135】ここで、ダミーセル1及びダミーセル2
は、それぞれ寄生容量の異なるビット線に接続される。
例えば、これらのビット線をプリチャージする際にダミ
ーセル1に供給される電流をi1、ダミーセル2に供給
される電流をi2とし、i1とi2とはi1<i2の関
係にあるとする。
は、それぞれ寄生容量の異なるビット線に接続される。
例えば、これらのビット線をプリチャージする際にダミ
ーセル1に供給される電流をi1、ダミーセル2に供給
される電流をi2とし、i1とi2とはi1<i2の関
係にあるとする。
【0136】次に、本発明の第2の実施形態におけるリ
ファレンスアンプの動作について詳細に説明する。レイ
テンシィ期間中においては、リファレンスアンプ2から
入力されるHレベルの制御信号(REF)がNch型M
OSトランジスタ604のゲート電極に入力されること
により、Nch型MOSトランジスタ604を導通させ
てダミーセル1に電流i1を供給する。よって、リファ
レンスアンプ2の出力端子から出力されるリファレンス
レベル(REF)は、電流i1が負荷抵抗として備えら
れたPch型MOSトランジスタ601を介することに
よって電源電圧から電圧降下した電位として出力され
る。
ファレンスアンプの動作について詳細に説明する。レイ
テンシィ期間中においては、リファレンスアンプ2から
入力されるHレベルの制御信号(REF)がNch型M
OSトランジスタ604のゲート電極に入力されること
により、Nch型MOSトランジスタ604を導通させ
てダミーセル1に電流i1を供給する。よって、リファ
レンスアンプ2の出力端子から出力されるリファレンス
レベル(REF)は、電流i1が負荷抵抗として備えら
れたPch型MOSトランジスタ601を介することに
よって電源電圧から電圧降下した電位として出力され
る。
【0137】一方で、シリアルアクセス期間中において
は、制御信号(RCL)はLレベルの信号としてリファ
レンスアンプ2に入力されるため、この入力信号がイン
バータ606を介することにより論理反転しHレベルの
信号としてNch型MOSトランジスタ605のゲート
電極に与えられる。よって、Nch型MOSトランジス
タ605は導通状態となり、ダミーセル2が属するビッ
ト線には、ビット線をプリチャージするための電流i2
が供給される。従って、リファレンスアンプ2の出力端
子から出力されるリファレンスレベル(REF)は、電
流i2が負荷抵抗として備えられたPch型MOSトラ
ンジスタ601を介することによって電源電圧から電圧
降下した電位として出力される。
は、制御信号(RCL)はLレベルの信号としてリファ
レンスアンプ2に入力されるため、この入力信号がイン
バータ606を介することにより論理反転しHレベルの
信号としてNch型MOSトランジスタ605のゲート
電極に与えられる。よって、Nch型MOSトランジス
タ605は導通状態となり、ダミーセル2が属するビッ
ト線には、ビット線をプリチャージするための電流i2
が供給される。従って、リファレンスアンプ2の出力端
子から出力されるリファレンスレベル(REF)は、電
流i2が負荷抵抗として備えられたPch型MOSトラ
ンジスタ601を介することによって電源電圧から電圧
降下した電位として出力される。
【0138】ここで、リファレンスアンプ2から出力さ
れるリファレンス信号(REF)のレベルはPch型M
OSトランジスタ601によって電源電圧から電圧降下
した電位であるため、i1<i2の関係からレイテンシ
ィ期間(制御信号(RCL)がHレベル)ではシリアル
アクセス期間より高いレベルのリファレンス信号(RE
F)を出力することができる。尚、本実施形態において
は、主にダミーセルをチャージアップするために供給さ
れるそれぞれの電流に応じてリファレンスレベルの高低
が設定される。よって、ダミーセル1及びダミーセル2
が属するビット線の寄生容量を調整することによって適
宜任意のリファレンス信号(REF)のレベル設定が行
える。
れるリファレンス信号(REF)のレベルはPch型M
OSトランジスタ601によって電源電圧から電圧降下
した電位であるため、i1<i2の関係からレイテンシ
ィ期間(制御信号(RCL)がHレベル)ではシリアル
アクセス期間より高いレベルのリファレンス信号(RE
F)を出力することができる。尚、本実施形態において
は、主にダミーセルをチャージアップするために供給さ
れるそれぞれの電流に応じてリファレンスレベルの高低
が設定される。よって、ダミーセル1及びダミーセル2
が属するビット線の寄生容量を調整することによって適
宜任意のリファレンス信号(REF)のレベル設定が行
える。
【0139】従って、本実施形態においても上記第1の
実施形態と同様の効果を奏することができる。即ち、レ
イテンシィ期間中においてリファレンスアンプ2からは
高レベルのリファレンス信号(REF)が出力され、メ
モリセルのデータ検出速度を高速化することができる。
また、シリアルアクセス期間中においても、リファレン
スアンプからは低レベルのリファレンスレベル(RE
F)が出力されるため、メモリセルの検出速度を高速化
することができる。従って、本実施形態によれば、レイ
テンシィ期間及びシリアルアクセス期間の両期間におい
てメモリセルのデータ検出速度を高速化することができ
る。
実施形態と同様の効果を奏することができる。即ち、レ
イテンシィ期間中においてリファレンスアンプ2からは
高レベルのリファレンス信号(REF)が出力され、メ
モリセルのデータ検出速度を高速化することができる。
また、シリアルアクセス期間中においても、リファレン
スアンプからは低レベルのリファレンスレベル(RE
F)が出力されるため、メモリセルの検出速度を高速化
することができる。従って、本実施形態によれば、レイ
テンシィ期間及びシリアルアクセス期間の両期間におい
てメモリセルのデータ検出速度を高速化することができ
る。
【0140】
【発明の効果】以上の説明より明らかなように、本発明
によれば、メモリセルデータの読み出し動作期間として
レイテンシィ期間及びシリアルアクセス期間を有する半
導体記憶装置において、レイテンシィ期間において高レ
ベルのリファレンス信号を発生させることでONセル及
びOFFセルについて真のメモリセルデータを検出する
タイミングの差を小さくし、レイテンシィ期間における
メモリセルデータの読み出し動作の高速化を可能とす
る。
によれば、メモリセルデータの読み出し動作期間として
レイテンシィ期間及びシリアルアクセス期間を有する半
導体記憶装置において、レイテンシィ期間において高レ
ベルのリファレンス信号を発生させることでONセル及
びOFFセルについて真のメモリセルデータを検出する
タイミングの差を小さくし、レイテンシィ期間における
メモリセルデータの読み出し動作の高速化を可能とす
る。
【0141】また、本発明によれば、メモリセルデータ
の読み出し動作期間としてレイテンシィ期間及びシリア
ルアクセス期間を有する半導体記憶装置において、シリ
アルアクセス期間において低レベルのリファレンス信号
を発生させることで、ONセル及びOFFセルについて
真のメモリセルデータを検出するタイミングの差を小さ
くし、シリアルアクセス期間におけるメモリセルデータ
の読み出し動作の高速化を可能とする。
の読み出し動作期間としてレイテンシィ期間及びシリア
ルアクセス期間を有する半導体記憶装置において、シリ
アルアクセス期間において低レベルのリファレンス信号
を発生させることで、ONセル及びOFFセルについて
真のメモリセルデータを検出するタイミングの差を小さ
くし、シリアルアクセス期間におけるメモリセルデータ
の読み出し動作の高速化を可能とする。
【0142】さらに、本発明によれば、任意にリファレ
ンス信号のレベル設定が調整可能となる。
ンス信号のレベル設定が調整可能となる。
【図1】本発明の一実施形態における半導体記憶装置の
概略構成を示したブロック図である。
概略構成を示したブロック図である。
【図2】本発明におけるリファレンスアンプの第1の実
施形態の概略構成を示した回路構成図である。
施形態の概略構成を示した回路構成図である。
【図3】一般的なセンスアンプの構成例を示した回路構
成図である。
成図である。
【図4】本発明の一実施形態におけるTL期間検出回路
の概略構成を示した回路構成図である。
の概略構成を示した回路構成図である。
【図5】本発明及び従来技術の一動作例を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図6】本発明におけるリファレンスアンプの第2の実
施形態の概略構成を示した回路構成図である。
施形態の概略構成を示した回路構成図である。
1 TK期間検出回路 2 リファレンスアンプ 3 アドレスレジスタ 4 ロウデコーダ 5、6 メモリセル 7 カラムアドレスカウンタ 8 カラムデコーダ 9 カラムセレクタ 10 センスアンプ 11 シフトレジスタ回路 12 出力回路 13、14 ディスチャージセレクタ 201〜203、301、410、412、601 P
ch型MOSトランジスタ 204、302、409、411、602、604、6
05 Nch型MOSトランジスタ 205、206、303、401〜405、603、6
06 インバータ 304 差動アンプ 406、408 NAND回路
ch型MOSトランジスタ 204、302、409、411、602、604、6
05 Nch型MOSトランジスタ 205、206、303、401〜405、603、6
06 インバータ 304 差動アンプ 406、408 NAND回路
Claims (13)
- 【請求項1】 メモリセルからのデータ読み出し期間と
して、レイテンシィ期間とシリアルアクセス期間とを有
する半導体記憶装置において、 前記メモリセルのセンスレベルと比較するリファレンス
信号のレベル設定を、前記レイテンシィ期間と前記シリ
アルアクセス期間とで動的に切り換えることを特徴とす
る半導体記憶装置。 - 【請求項2】 前記レイテンシィ期間においては、前記
リファレンス信号を高レベルに設定することを特徴とす
る請求項1記載の半導体記憶装置。 - 【請求項3】 前記シリアルアクセス期間においては、
前記リファレンス信号を低レベルに設定することを特徴
とする請求項1又は2記載の半導体記憶装置。 - 【請求項4】 メモリセルからのデータ読み出し期間と
して、レイテンシィ期間とシリアルアクセス期間とを有
する半導体記憶装置において、 前記レイテンシィ期間又は前記シリアルアクセス期間を
示す制御信号を出力するTL期間検出手段と、 該TL期間検出手段から出力された前記制御信号に基づ
き、前記メモリセルのセンスレベルと比較するリファレ
ンス信号のレベル設定を前記レイテンシィ期間と前記シ
リアルアクセス期間とで動的に変化させて出力するリフ
ァレンス信号出力手段と、 該リファレンス信号出力手段から出力された前記リファ
レンス信号のレベルと前記メモリセルのセンスレベルと
の比較結果から前記メモリセルのデータを検出し出力す
るメモリセルデータ検出手段と、 を有することを特徴とする半導体記憶装置。 - 【請求項5】 前記レイテンシィ期間において、前記リ
ファレンス信号出力手段は、前記制御信号に基づき前記
リファレンス信号を高レベルに設定することを特徴とす
る請求項4記載の半導体記憶装置。 - 【請求項6】 前記シリアルアクセス期間において、前
記リファレンス信号出力手段は、前記制御信号に基づき
前記リファレンス信号を低レベルに設定することを特徴
とする請求項4又は5記載の半導体記憶装置。 - 【請求項7】 前記TL期間検出手段は、前記メモリセ
ルを指定するためのアドレス信号を取り込むクロックで
あるアドレスセット信号と、前記メモリセルについて検
出されたデータを読み出すクロックであるリードクロッ
クとを入力とし、該入力信号に基づき前記制御信号を出
力することを特徴とする請求項4から6のいずれかに記
載の半導体記憶装置。 - 【請求項8】 メモリセルからのデータ読み出し期間と
して、レイテンシィ期間とシリアルアクセス期間とを有
する半導体記憶装置において、 前記メモリセルを指定するためのアドレス信号を取り込
むクロックであるアドレスセット信号と、前記メモリセ
ルについて検出されたデータを読み出すクロックである
リードクロックとを入力とし、該入力信号に基づき前記
レイテンシィ期間又は前記シリアルアクセス期間を検出
し、前記レイテンシィ期間又は前記シリアルアクセス期
間を示す制御信号を出力するTL期間検出回路と、 該TL期間検出回路により出力された前記制御信号に基
づき、前記レイテンシィ期間には前記メモリセルのセン
スレベルと比較するリファレンス信号を高いレベルで出
力し、前記シリアルアクセス期間には前記リファレンス
信号を低レベルで出力するリファレンスアンプと、 前記アドレスセット信号を入力し、該入力信号に基づき
外部から前記アドレス信号を取り込み出力するアドレス
レジスタと、 前記レイテンシィ期間には前記アドレスレジスタの出力
信号に含まれるカラムアドレスをそのまま出力し、前記
シリアルアクセス期間には前記リードクロックの入力に
従ってカウントアップしそのカウント値を出力するカラ
ムアドレスカウンタと、 該カラムアドレスカウンタから出力された前記カラムア
ドレス又は前記カウント値をデコードしそのデコード信
号を出力するカラムデコーダと、 該カラムデコーダから出力された前記デコード信号に基
づきビット線を選択するカラムセレクタと、 前記アドレスレジスタの出力信号に含まれるロウ選択ア
ドレスを入力し、該入力信号に基づきワード線を選択す
るロウデコーダと、 前記カラムアドレスカウンタから出力された前記カラム
アドレス又は前記カウント値に該当するビット線をグラ
ンドレベルにディスチャージするディスチャージセレク
タと、 前記カラムセレクタにより選択されたビット線及び前記
ロウデコーダにより選択されたワード線に該当する前記
メモリセルのセンスレベルと、前記リファレンスアンプ
から出力された前記リファレンス信号のレベルとの比較
結果から前記メモリセルのデータを検出し出力するセン
スアンプと、 該センスアンプから出力された前記メモリセルのデータ
を前記リードクロックの入力により取り込み、同じく前
記リードクロックの入力により所定量の前記メモリセル
のデータを転送するシフトレジスタ回路と、 該シフトレジスタ回路から転送された前記メモリセルの
データを前記リードクロック信号の入力により出力する
出力回路と、 を有することを特徴とする半導体記憶装置。 - 【請求項9】 前記TL期間検出回路は、前記リードク
ロックを入力とする第1のインバータと、 該第1のインバータの出力をドレイン電極による入力と
する第1のPch型MOSトランジスタと、 前記第1のインバータの当該出力をソース電極による入
力とする第1のNch型MOSトランジスタと、 前記アドレスセット信号を入力とする第2のインバータ
と、 該第2のインバータの出力を一方の入力とし前記第1の
Pch型MOSトランジスタのソース電極及び前記第1
のNch型MOSトランジスタのドレイン電極を他方の
入力とし、前記第1のNch型MOSトランジスタのゲ
ート電極に出力を接続する第1のNAND回路と、 該第1のNAND回路の当該出力を入力とし、前記第1
のPch型MOSトランジスタのゲート電極に出力を接
続する第3のインバータと、 前記第1のPch型MOSトランジスタのソース電極及
び前記第1のNch型MOSトランジスタのドレイン電
極を入力とする第4のインバータと、 該第4のインバータの出力を入力とする第5のインバー
タと、 該第5のインバータの出力をソース電極による入力と
し、前記第4のインバータ405の入力及び前記第1の
NAND回路の前記他方の入力にドレイン電極を接続す
る第2のNch型MOSトランジスタと、 前記第5のインバータの当該出力をドレイン電極による
入力とし、前記第4のインバータの入力及び前記第1の
NAND回路の前記他方の入力にソース電極を接続する
第2のPch型MOSトランジスタと、 前記第4のインバータの当該出力を一方の入力とし、前
記第2のインバータの当該出力を他方の入力として前記
制御信号を出力する第2のNAND回路と、 を有することを特徴とする請求項8記載の半導体記憶装
置。 - 【請求項10】 前記リファレンスアンプは、 ダミーセルと、 該ダミーセルを接続するビット線にドレイン電極を接続
する第3のNch型MOSトランジスタと、 前記ダミーセルを接続するビット線を入力とし、前記第
3のNch型MOSトランジスタのゲート電極に出力を
接続する第6のインバータと、 前記リファレンス信号を入力とする第7のインバータ
と、 該第7のインバータの出力をゲート電極に接続し、電源
電圧にドレイン電極を接続する第3のPch型MOSト
ランジスタと、 該第3のPch型MOSトランジスタのソース電極にド
レイン電極を接続し、ゲート電極とソース電極とを接続
する第4のPch型MOSトランジスタと、 ドレイン電極を電源電圧に接続し、ゲート電極とソース
電極とを接続する第5のPch型MOSトランジスタと
を有し、 前記第4のPch型MOSトランジスタの前記ソース電
極と前記ゲート電極との接続点と、前記第5のPch型
MOSトランジスタの前記ソース電極と前記ゲート電極
との接続点とを接続し、該接続点を、前記第3のNch
型MOSトランジスタのソース電極と接続すると共に前
記リファレンスアンプの出力端子に接続することを特徴
とする請求項8又は9記載の半導体記憶装置。 - 【請求項11】 前記リファレンスアンプは、 第1のダミーセル及び第2のダミーセルと、 前記制御信号を入力とする第8のインバータと、 前記制御信号をゲート電極に接続し、前記第1のダミー
セルを接続するビット線にドレイン電極を接続する第4
のNch型MOSトランジスタと、 前記第8のインバータの出力にゲート電極に接続し、前
記第2のダミーセルを接続するビット線にドレイン電極
を接続する第5のNch型MOSトランジスタと、 前記第4のNch型MOSトランジスタのソース電極又
は前記第5のNch型MOSトランジスタのソース電極
を入力とする第9のインバータと、 前記第4のNch型MOSトランジスタのソース電極及
び前記第5のNch型MOSトランジスタのソース電極
にドレイン電極を接続し、前記第9のインバータの出力
にゲート電極を接続する第3のNch型MOSトランジ
スタと、 ドレイン電極を電源電圧に接続し、ゲート電極とソース
電極とを接続する第6のPch型MOSトランジスタと
を有し、 該第6のPch型MOSトランジスタの前記ゲート電極
と前記ソース電極との接続点を、前記第6のNch型M
OSトランジスタのソース電極に接続すると共に前記リ
ファレンスアンプの出力端子に接続することを特徴とす
る請求項8又は9記載の半導体記憶装置。 - 【請求項12】 前記アドレスセット信号は、 前記レイテンシィ期間の直前にHレベルからLレベルに
立ち下がり、以後の前記レイテンシィ期間及び前記シリ
アルアクセス期間においてはLレベルを保つことを特徴
とする請求項9から11のいずれかに記載の半導体記憶
装置。 - 【請求項13】 前記リードクロック信号は、 前記レイテンシィ期間においてはHレベルを保持し、前
記シリアルアクセス期間の直前にHレベルからLレベル
に立ち下がることを特徴とする請求項9から12のいず
れかに記載の半導体記憶装置。
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