JPH05235739A - 出力回路 - Google Patents
出力回路Info
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- JPH05235739A JPH05235739A JP4035476A JP3547692A JPH05235739A JP H05235739 A JPH05235739 A JP H05235739A JP 4035476 A JP4035476 A JP 4035476A JP 3547692 A JP3547692 A JP 3547692A JP H05235739 A JPH05235739 A JP H05235739A
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Abstract
(57)【要約】
【目的】 外部電源にＮ−ＭＯＳダイオードを付加し、
その出力を出力回路部の電源として使用することによ
り、出力回路の貫通電流を抑制あるいは無くし、ＣＭＯ
Ｓ・ＩＣの消費電力を低減する出力回路を提供する。 【構成】 内部電源１が接続される第１のＰ−ＭＯＳト
ランジスタ３と第１のＮ−ＭＯＳトランジスタ４からな
るインバータを有する内部回路部と、外部電源２が接続
される第２のＰ−ＭＯＳトランジスタ５と第２のＮ−Ｍ
ＯＳトランジスタ６からなる出力回路部とを具備すると
ともに、内部電源１の電圧は外部電源２の電圧より低い
電圧が印加される出力回路において、ゲートとソースを
外部電源２に、出力側に第２のＰ−ＭＯＳトランジスタ
５が接続されるＮ−ＭＯＳダイオード７と、そのＮ−Ｍ
ＯＳダイオード７の基板に接続される基板バイアス回路
８とを設ける。
その出力を出力回路部の電源として使用することによ
り、出力回路の貫通電流を抑制あるいは無くし、ＣＭＯ
Ｓ・ＩＣの消費電力を低減する出力回路を提供する。 【構成】 内部電源１が接続される第１のＰ−ＭＯＳト
ランジスタ３と第１のＮ−ＭＯＳトランジスタ４からな
るインバータを有する内部回路部と、外部電源２が接続
される第２のＰ−ＭＯＳトランジスタ５と第２のＮ−Ｍ
ＯＳトランジスタ６からなる出力回路部とを具備すると
ともに、内部電源１の電圧は外部電源２の電圧より低い
電圧が印加される出力回路において、ゲートとソースを
外部電源２に、出力側に第２のＰ−ＭＯＳトランジスタ
５が接続されるＮ−ＭＯＳダイオード７と、そのＮ−Ｍ
ＯＳダイオード７の基板に接続される基板バイアス回路
８とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ・ＩＣで内部
回路部の内部電源の電圧と、出力回路部の外部電源の電
圧が異なる、すなわち、２電源を有し、かつ内部回路部
の電源電圧が出力回路部の電源電圧より低い場合の出力
回路に関するものである。
回路部の内部電源の電圧と、出力回路部の外部電源の電
圧が異なる、すなわち、２電源を有し、かつ内部回路部
の電源電圧が出力回路部の電源電圧より低い場合の出力
回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば「ＣＭＯＳ 超ＬＳＩの設計」培風館、１３〜１
７頁に開示されるようなものがあった。図２はかかる従
来の出力回路の一例を示す回路図である。この図におい
て、１は内部電源、２は外部電源、３，５はＰ−ＭＯＳ
トランジスタ、４，６はＮ−ＭＯＳトランジスタであ
る。ここでは、出力回路部の電源電圧を５Ｖ、内部回路
部の電源電圧を３．３Ｖとして説明する。
例えば「ＣＭＯＳ 超ＬＳＩの設計」培風館、１３〜１
７頁に開示されるようなものがあった。図２はかかる従
来の出力回路の一例を示す回路図である。この図におい
て、１は内部電源、２は外部電源、３，５はＰ−ＭＯＳ
トランジスタ、４，６はＮ−ＭＯＳトランジスタであ
る。ここでは、出力回路部の電源電圧を５Ｖ、内部回路
部の電源電圧を３．３Ｖとして説明する。
【０００３】内部回路部の入力端子ａに、Ｌｏｗレベル
“０Ｖ”が印加されると、反転出力のＨｉｇｈレベル
“３．３Ｖ”が、続く出力回路部のＰ−ＭＯＳトランジ
スタ５とＮ−ＭＯＳトランジスタ６のゲートに印加さ
れ、出力端子ｂはＬｏｗレベル“０Ｖ”になる。また、
内部回路部の入力端子ａにＨｉｇｈレベル“３．３Ｖ”
が印加されると、反転出力のＬｏｗレベル“０Ｖ”が続
く出力回路部のＰ−ＭＯＳトランジスタ５とＮ−ＭＯＳ
トランジスタ６のゲートに印加され、出力端子ｂはＨｉ
ｇｈレベル“５Ｖ”になる。
“０Ｖ”が印加されると、反転出力のＨｉｇｈレベル
“３．３Ｖ”が、続く出力回路部のＰ−ＭＯＳトランジ
スタ５とＮ−ＭＯＳトランジスタ６のゲートに印加さ
れ、出力端子ｂはＬｏｗレベル“０Ｖ”になる。また、
内部回路部の入力端子ａにＨｉｇｈレベル“３．３Ｖ”
が印加されると、反転出力のＬｏｗレベル“０Ｖ”が続
く出力回路部のＰ−ＭＯＳトランジスタ５とＮ−ＭＯＳ
トランジスタ６のゲートに印加され、出力端子ｂはＨｉ
ｇｈレベル“５Ｖ”になる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の出力回路部では、出力回路部のＰ−ＭＯＳトランジ
スタ５とＮ−ＭＯＳトランジスタ６のゲートに、Ｈｉｇ
ｈレベル“３．３Ｖ”を印加して、出力端子にＬｏｗレ
ベル“０Ｖ”を得る時、Ｐ−ＭＯＳトランジスタ５はゲ
ート・ソース間の電位差のため、完全にはＯＦＦ状態に
ならず、電源電圧“５Ｖ”と接地“０Ｖ”間に貫通電流
が流れ、ＣＭＯＳ・ＩＣの消費電力を増大するという問
題点があった。
成の出力回路部では、出力回路部のＰ−ＭＯＳトランジ
スタ５とＮ−ＭＯＳトランジスタ６のゲートに、Ｈｉｇ
ｈレベル“３．３Ｖ”を印加して、出力端子にＬｏｗレ
ベル“０Ｖ”を得る時、Ｐ−ＭＯＳトランジスタ５はゲ
ート・ソース間の電位差のため、完全にはＯＦＦ状態に
ならず、電源電圧“５Ｖ”と接地“０Ｖ”間に貫通電流
が流れ、ＣＭＯＳ・ＩＣの消費電力を増大するという問
題点があった。
【０００５】本発明は、以上述べたＣＭＯＳ・ＩＣの消
費電力が増大するという問題点を除去するために、外部
電源にＮ−ＭＯＳダイオードを付加し、その出力を出力
回路部の電源として使用することにより、出力回路の貫
通電流を抑制あるいは無くし、ＣＭＯＳ・ＩＣの消費電
力を低減する出力回路を提供することを目的とする。
費電力が増大するという問題点を除去するために、外部
電源にＮ−ＭＯＳダイオードを付加し、その出力を出力
回路部の電源として使用することにより、出力回路の貫
通電流を抑制あるいは無くし、ＣＭＯＳ・ＩＣの消費電
力を低減する出力回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、内部電源が接続される第１のＰ−ＭＯＳ
トランジスタと第１のＮ−ＭＯＳトランジスタからなる
インバータを有する内部回路部と、外部電源が接続され
る第２のＰ−ＭＯＳトランジスタと第２のＮ−ＭＯＳト
ランジスタを有する出力回路部とを具備するとともに、
前記内部電源の電圧は前記外部電源の電圧より低い電圧
が印加される出力回路において、ゲートとソースを前記
外部電源に、出力側に前記第２のＰ−ＭＯＳトランジス
タとが接続されるＮ−ＭＯＳダイオードと、該Ｎ−ＭＯ
Ｓダイオードの基板に接続される基板バイアス回路とを
設けるようにしたものである。
成するために、内部電源が接続される第１のＰ−ＭＯＳ
トランジスタと第１のＮ−ＭＯＳトランジスタからなる
インバータを有する内部回路部と、外部電源が接続され
る第２のＰ−ＭＯＳトランジスタと第２のＮ−ＭＯＳト
ランジスタを有する出力回路部とを具備するとともに、
前記内部電源の電圧は前記外部電源の電圧より低い電圧
が印加される出力回路において、ゲートとソースを前記
外部電源に、出力側に前記第２のＰ−ＭＯＳトランジス
タとが接続されるＮ−ＭＯＳダイオードと、該Ｎ−ＭＯ
Ｓダイオードの基板に接続される基板バイアス回路とを
設けるようにしたものである。
【０００７】その基板バイアス回路は前記Ｎ−ＭＯＳダ
イオードの閾値を制御するようにしたものである。ま
た、第３のＮ−ＭＯＳトランジスタのソース及びゲート
を外部電源に接続し、該第３のＮ−ＭＯＳトランジスタ
のドレインを前記第２のＰ−ＭＯＳトランジスタのソー
スに接続してＮ−ＭＯＳダイオードとして機能させ、該
第２のＰ−ＭＯＳトランジスタのゲートを内部回路部の
出力に接続し、前記第２のＮ−ＭＯＳトランジスタのソ
ースを接地に、ゲートを内部回路部の出力に接続し、前
記第２のＰ−ＭＯＳトランジスタのドレインと前記第２
のＮ−ＭＯＳトランジスタのドレインを出力端子に接続
するようにしたものである。
イオードの閾値を制御するようにしたものである。ま
た、第３のＮ−ＭＯＳトランジスタのソース及びゲート
を外部電源に接続し、該第３のＮ−ＭＯＳトランジスタ
のドレインを前記第２のＰ−ＭＯＳトランジスタのソー
スに接続してＮ−ＭＯＳダイオードとして機能させ、該
第２のＰ−ＭＯＳトランジスタのゲートを内部回路部の
出力に接続し、前記第２のＮ−ＭＯＳトランジスタのソ
ースを接地に、ゲートを内部回路部の出力に接続し、前
記第２のＰ−ＭＯＳトランジスタのドレインと前記第２
のＮ−ＭＯＳトランジスタのドレインを出力端子に接続
するようにしたものである。
【０００８】
【作用】本発明によれば、上記したように構成したの
で、出力回路部のＰ−ＭＯＳトランジスタのゲートにＨ
ｉｇｈレベルの電圧が印加された時、出力回路部のノー
ドの電位が５Ｖより降下するため、ゲート・ソース間電
位が小さくなり、貫通電流を小さくすることができる。
で、出力回路部のＰ−ＭＯＳトランジスタのゲートにＨ
ｉｇｈレベルの電圧が印加された時、出力回路部のノー
ドの電位が５Ｖより降下するため、ゲート・ソース間電
位が小さくなり、貫通電流を小さくすることができる。
【０００９】更に、出力回路部のＰ−ＭＯＳトランジス
タのゲートにＬｏｗレベルの電圧が印加された時、出力
端子にはＨｉｇｈレベルが現れるが、この値は基板バイ
アス回路の出力電位でＮ−ＭＯＳダイオードの閾値を調
整することによって、容易に変えることができる。
タのゲートにＬｏｗレベルの電圧が印加された時、出力
端子にはＨｉｇｈレベルが現れるが、この値は基板バイ
アス回路の出力電位でＮ−ＭＯＳダイオードの閾値を調
整することによって、容易に変えることができる。
【００１０】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す出力
回路の回路図である。この図において、第１のＰ−ＭＯ
Ｓトランジスタ３、第１のＮ−ＭＯＳトランジスタ４で
構成される内部回路部のインバータは内部電源１を電源
とし、第２のＰ−ＭＯＳトランジスタ５、第２のＮ−Ｍ
ＯＳトランジスタ６で構成される出力回路部は、Ｎ−Ｍ
ＯＳダイオード７の出力を電源とし、Ｎ−ＭＯＳダイオ
ード７のゲートとソースを外部電源２に接続し、上記Ｎ
−ＭＯＳダイオード７の基板に基板バイアス回路８の出
力を接続するようにしている。ここで、基板バイアス回
路８は任意の電圧値を出力するものとする。
がら詳細に説明する。図１は本発明の実施例を示す出力
回路の回路図である。この図において、第１のＰ−ＭＯ
Ｓトランジスタ３、第１のＮ−ＭＯＳトランジスタ４で
構成される内部回路部のインバータは内部電源１を電源
とし、第２のＰ−ＭＯＳトランジスタ５、第２のＮ−Ｍ
ＯＳトランジスタ６で構成される出力回路部は、Ｎ−Ｍ
ＯＳダイオード７の出力を電源とし、Ｎ−ＭＯＳダイオ
ード７のゲートとソースを外部電源２に接続し、上記Ｎ
−ＭＯＳダイオード７の基板に基板バイアス回路８の出
力を接続するようにしている。ここで、基板バイアス回
路８は任意の電圧値を出力するものとする。
【００１１】以下、この実施例の出力回路の動作につい
て説明する。まず、入力端子ａに、Ｌｏｗレベル“０
Ｖ”が印加されると、内部回路部のインバータの出力に
Ｈｉｇｈレベル“３．３Ｖ”が現れ、それが接続される
出力回路部のＰ−ＭＯＳトランジスタ５とＮ−ＭＯＳト
ランジスタ６のゲートに印加され、Ｐ−ＭＯＳトランジ
スタ５はＯＦＦ状態に、Ｎ−ＭＯＳトランジスタ６はＯ
Ｎ状態になり、出力端子ｂにＬｏｗレベル“０Ｖ”を得
る。
て説明する。まず、入力端子ａに、Ｌｏｗレベル“０
Ｖ”が印加されると、内部回路部のインバータの出力に
Ｈｉｇｈレベル“３．３Ｖ”が現れ、それが接続される
出力回路部のＰ−ＭＯＳトランジスタ５とＮ−ＭＯＳト
ランジスタ６のゲートに印加され、Ｐ−ＭＯＳトランジ
スタ５はＯＦＦ状態に、Ｎ−ＭＯＳトランジスタ６はＯ
Ｎ状態になり、出力端子ｂにＬｏｗレベル“０Ｖ”を得
る。
【００１２】次に、入力端子ａにＨｉｇｈレベル“３．
３Ｖ”が印加されると、内部回路部のインバータの出力
にＬｏｗレベル“０Ｖ”が現れ、それが続く出力回路部
のＰ−ＭＯＳトランジスタ５と、Ｎ−ＭＯＳトランジス
タ６のゲートに印加され、Ｐ−ＭＯＳトランジスタ５は
ＯＮ状態に、Ｎ−ＭＯＳトランジスタ６はＯＦＦ状態と
なり、出力端子ｂにノード９の電位を得る。
３Ｖ”が印加されると、内部回路部のインバータの出力
にＬｏｗレベル“０Ｖ”が現れ、それが続く出力回路部
のＰ−ＭＯＳトランジスタ５と、Ｎ−ＭＯＳトランジス
タ６のゲートに印加され、Ｐ−ＭＯＳトランジスタ５は
ＯＮ状態に、Ｎ−ＭＯＳトランジスタ６はＯＦＦ状態と
なり、出力端子ｂにノード９の電位を得る。
【００１３】なお、上記出力回路のノード９の電位は、
外部電源に接続されたＮ−ＭＯＳダイオード７の閾値Ｖ
THの分だけ降圧されるため（５−ＶTN）となる。また、
ＶTNはソース・基板間電圧ＶBSによって下記の式で示す
ことができる。 ＶTN（ＶBS）＝ＶTN（０）＋ＫH 〔√（２φBP＋ＶBS）−√２φBP〕 上式において、ＶTN（０）はＶBS＝０の閾値電圧、ＫN
は基板バイアス効果係数、φBPはＰ形基板のフェルミ準
位である。すなわち、基板バイアスが“０Ｖ”の時、ソ
ース・基板間電圧ＶBS＝５Ｖとなり、ＶTNは高くなる。
基板バイアスが５Ｖの時、ＶBS＝０Ｖとなり、ＶTNは低
くなる。
外部電源に接続されたＮ−ＭＯＳダイオード７の閾値Ｖ
THの分だけ降圧されるため（５−ＶTN）となる。また、
ＶTNはソース・基板間電圧ＶBSによって下記の式で示す
ことができる。 ＶTN（ＶBS）＝ＶTN（０）＋ＫH 〔√（２φBP＋ＶBS）−√２φBP〕 上式において、ＶTN（０）はＶBS＝０の閾値電圧、ＫN
は基板バイアス効果係数、φBPはＰ形基板のフェルミ準
位である。すなわち、基板バイアスが“０Ｖ”の時、ソ
ース・基板間電圧ＶBS＝５Ｖとなり、ＶTNは高くなる。
基板バイアスが５Ｖの時、ＶBS＝０Ｖとなり、ＶTNは低
くなる。
【００１４】このように構成するので、出力回路のＰ−
ＭＯＳトランジスタのゲートにＨｉｇｈレベル“３．３
Ｖ”が印加された時、ノード９の電位が（５−ＶTN）の
ため、ゲート・ソース間電位が小さくなり、貫通電流を
小さくすることができる。また、出力回路のＰ−ＭＯＳ
トランジスタ５のゲートにＬｏｗレベル“０Ｖ”が印加
された時、出力端子にはＨｉｇｈレベル“（５−ＶTN）
Ｖ”が現れるが、この値は基板バイアス回路８の出力電
位で、Ｎ−ＭＯＳダイオード７の閾値ＶTNを調整するこ
とによって容易に変えられる。
ＭＯＳトランジスタのゲートにＨｉｇｈレベル“３．３
Ｖ”が印加された時、ノード９の電位が（５−ＶTN）の
ため、ゲート・ソース間電位が小さくなり、貫通電流を
小さくすることができる。また、出力回路のＰ−ＭＯＳ
トランジスタ５のゲートにＬｏｗレベル“０Ｖ”が印加
された時、出力端子にはＨｉｇｈレベル“（５−ＶTN）
Ｖ”が現れるが、この値は基板バイアス回路８の出力電
位で、Ｎ−ＭＯＳダイオード７の閾値ＶTNを調整するこ
とによって容易に変えられる。
【００１５】上記の効果は前者の場合、消費電力の低減
を図ることができ、後者の場合、出力電圧のＨｉｇｈレ
ベルを５Ｖに近い値にすることができる。図３は基板バ
イアスが０Ｖの場合の本発明と従来技術の出力電圧波形
を示す図、図４は基板バイアスが５Ｖの場合の本発明と
従来技術の出力電圧波形を示す図であり、曲線ａ（点
線）は本発明の場合、曲線ｂ（実線）は従来の場合を示
しており、縦軸に出力電圧（Ｖ）、横軸に時間〔ナノ
（10 -9 ）秒〕を示している。また、図５は基板バイア
スが０Ｖの場合の本発明と従来技術の消費電流波形を示
す図、図６は基板バイアスが５Ｖの場合の本発明と従来
技術の消費電流波形を示す図であり、曲線ａ（点線）は
本発明の場合、曲線ｂ（点線）は従来の場合を示してお
り、縦軸に消費電流（ｍＡ）、横軸に時間〔ナノ（10
-9 ）秒〕を示している。
を図ることができ、後者の場合、出力電圧のＨｉｇｈレ
ベルを５Ｖに近い値にすることができる。図３は基板バ
イアスが０Ｖの場合の本発明と従来技術の出力電圧波形
を示す図、図４は基板バイアスが５Ｖの場合の本発明と
従来技術の出力電圧波形を示す図であり、曲線ａ（点
線）は本発明の場合、曲線ｂ（実線）は従来の場合を示
しており、縦軸に出力電圧（Ｖ）、横軸に時間〔ナノ
（10 -9 ）秒〕を示している。また、図５は基板バイア
スが０Ｖの場合の本発明と従来技術の消費電流波形を示
す図、図６は基板バイアスが５Ｖの場合の本発明と従来
技術の消費電流波形を示す図であり、曲線ａ（点線）は
本発明の場合、曲線ｂ（点線）は従来の場合を示してお
り、縦軸に消費電流（ｍＡ）、横軸に時間〔ナノ（10
-9 ）秒〕を示している。
【００１６】図５，図６から明らかなように、出力電圧
に“０Ｖ”を得る時、すなわち出力回路部のＰ−ＭＯＳ
トランジスタとＮ−ＭＯＳトランジスタのゲートに
“３．３Ｖ”が印加された時、従来技術に比べて消費電
流は大幅に低減している。特に、基板バイアスを０Ｖよ
りも５Ｖと高くした方が消費電流は低くなっている。ま
た、図３，図４から明らかなように、出力電圧波形につ
いてもＬｏｗレベルでは従来技術と殆ど変わりないが、
Ｈｉｇｈレベルについては、これも基板バイアスを０Ｖ
よりも５Ｖと高く印加した方が出力電圧は、より５Ｖに
近くなり、その後に続く外部回路のゲートに印加しても
Ｈｉｇｈレベルのマージン内にあり、貫通電流は流れな
い。
に“０Ｖ”を得る時、すなわち出力回路部のＰ−ＭＯＳ
トランジスタとＮ−ＭＯＳトランジスタのゲートに
“３．３Ｖ”が印加された時、従来技術に比べて消費電
流は大幅に低減している。特に、基板バイアスを０Ｖよ
りも５Ｖと高くした方が消費電流は低くなっている。ま
た、図３，図４から明らかなように、出力電圧波形につ
いてもＬｏｗレベルでは従来技術と殆ど変わりないが、
Ｈｉｇｈレベルについては、これも基板バイアスを０Ｖ
よりも５Ｖと高く印加した方が出力電圧は、より５Ｖに
近くなり、その後に続く外部回路のゲートに印加しても
Ｈｉｇｈレベルのマージン内にあり、貫通電流は流れな
い。
【００１７】次に、図７は本発明の他の実施例を示す出
力回路の回路図である。なお、前記の実施例と同一のも
のについては同じ番号を付してその説明は省略する。こ
の図に示すように、第１のＰ−ＭＯＳトランジスタ３と
第１のＮ−ＭＯＳトランジスタ４で構成される内部回路
部は内部電源１を電源とする。第２のＰ−ＭＯＳトラン
ジスタ５と第２のＮ−ＭＯＳトランジスタ６と第３のＮ
−ＭＯＳトランジスタ（Ｎ−ＭＯＳダイオードとして機
能する）１０で構成される出力回路部は、外部電源２を
電源とし、Ｎ−ＭＯＳダイオード１０のソースが外部電
源２に接続され、ドレインが続くＰ−ＭＯＳトランジス
タ５のソースと基板に接続され、Ｐ−ＭＯＳトランジス
タ５とＮ−ＭＯＳトランジスタ６のゲートが接続され、
かつそれが前記内部回路部の出力とノード１２で接続さ
れている。
力回路の回路図である。なお、前記の実施例と同一のも
のについては同じ番号を付してその説明は省略する。こ
の図に示すように、第１のＰ−ＭＯＳトランジスタ３と
第１のＮ−ＭＯＳトランジスタ４で構成される内部回路
部は内部電源１を電源とする。第２のＰ−ＭＯＳトラン
ジスタ５と第２のＮ−ＭＯＳトランジスタ６と第３のＮ
−ＭＯＳトランジスタ（Ｎ−ＭＯＳダイオードとして機
能する）１０で構成される出力回路部は、外部電源２を
電源とし、Ｎ−ＭＯＳダイオード１０のソースが外部電
源２に接続され、ドレインが続くＰ−ＭＯＳトランジス
タ５のソースと基板に接続され、Ｐ−ＭＯＳトランジス
タ５とＮ−ＭＯＳトランジスタ６のゲートが接続され、
かつそれが前記内部回路部の出力とノード１２で接続さ
れている。
【００１８】この図から理解されるように、出力回路部
のＮ−ＭＯＳダイオード１０によって、外部電圧５Ｖ
が、このＮ−ＭＯＳダイオード１０を通ることによって
降圧される。すなわち、Ｎ−ＭＯＳダイオード１０のソ
ース側のノード１１には電圧５Ｖの降圧後の値、例えば
“３．５Ｖ”が現れる。まず、入力端子ａにＨｉｇｈレ
ベル“３．３Ｖ”を印加すると、ノード１２にはＬｏｗ
レベル“０Ｖ”が現れ、Ｐ−ＭＯＳトランジスタ５がＯ
Ｎし、Ｎ−ＭＯＳトランジスタ６がＯＦＦし、出力端子
ｂにはノード１１の電圧“３．５Ｖ”が得られる。
のＮ−ＭＯＳダイオード１０によって、外部電圧５Ｖ
が、このＮ−ＭＯＳダイオード１０を通ることによって
降圧される。すなわち、Ｎ−ＭＯＳダイオード１０のソ
ース側のノード１１には電圧５Ｖの降圧後の値、例えば
“３．５Ｖ”が現れる。まず、入力端子ａにＨｉｇｈレ
ベル“３．３Ｖ”を印加すると、ノード１２にはＬｏｗ
レベル“０Ｖ”が現れ、Ｐ−ＭＯＳトランジスタ５がＯ
Ｎし、Ｎ−ＭＯＳトランジスタ６がＯＦＦし、出力端子
ｂにはノード１１の電圧“３．５Ｖ”が得られる。
【００１９】次に、入力端子ａにＬｏｗレベル“０Ｖ”
を印加すると、ノード１２にはＨｉｇｈレベル“３．３
Ｖ”が現れ、Ｐ−ＭＯＳトランジスタ５がＯＦＦし、Ｎ
−ＭＯＳトランジスタ６がＯＮし、出力端子に“０Ｖ”
が得られる。この時、Ｐ−ＭＯＳトランジスタ５のソー
スが“３．５Ｖ”、ゲートが“３．３Ｖ”となり、ゲー
ト・ソース間電位は、従来例のソース“５Ｖ”、ゲート
“３．３Ｖ”に比べ小さい。このことにより、貫通電流
を小さくすることができる。
を印加すると、ノード１２にはＨｉｇｈレベル“３．３
Ｖ”が現れ、Ｐ−ＭＯＳトランジスタ５がＯＦＦし、Ｎ
−ＭＯＳトランジスタ６がＯＮし、出力端子に“０Ｖ”
が得られる。この時、Ｐ−ＭＯＳトランジスタ５のソー
スが“３．５Ｖ”、ゲートが“３．３Ｖ”となり、ゲー
ト・ソース間電位は、従来例のソース“５Ｖ”、ゲート
“３．３Ｖ”に比べ小さい。このことにより、貫通電流
を小さくすることができる。
【００２０】上記の例では、ノード１１に“３．５Ｖ”
が現れるが、このＮ−ＭＯＳダイオード１０の閾値ＶT
あるいはＫ値を変えたものにすることによって、ノード
１１を内部回路の電源電圧と等しい“３．３Ｖ”にする
ことができる。このように構成したので、出力回路部に
おいて外部電圧がＮ−ＭＯＳダイオード１０によって降
圧され、Ｐ−ＭＯＳトランジスタ５のソースに印加さ
れ、このＰ−ＭＯＳトランジスタ５のゲートに内部回路
部の出力のＨｉｇｈレベル“３．３Ｖ”が印加した時、
ゲート・ソース間の電位を小さくすることができ、貫通
電力を抑え、ＣＭＯＳ・ＩＣの消費電力を低減すること
ができる。
が現れるが、このＮ−ＭＯＳダイオード１０の閾値ＶT
あるいはＫ値を変えたものにすることによって、ノード
１１を内部回路の電源電圧と等しい“３．３Ｖ”にする
ことができる。このように構成したので、出力回路部に
おいて外部電圧がＮ−ＭＯＳダイオード１０によって降
圧され、Ｐ−ＭＯＳトランジスタ５のソースに印加さ
れ、このＰ−ＭＯＳトランジスタ５のゲートに内部回路
部の出力のＨｉｇｈレベル“３．３Ｖ”が印加した時、
ゲート・ソース間の電位を小さくすることができ、貫通
電力を抑え、ＣＭＯＳ・ＩＣの消費電力を低減すること
ができる。
【００２１】図８はシュミレーションによる本発明の入
力電圧波形と出力電圧波形を示す図であり、曲線ａ（実
線）は入力電圧波形、曲線ｂ（点線）は出力電圧波形を
示しており、縦軸に出力電圧（Ｖ）、横軸に時間〔ナノ
（10 -9 ）秒〕を示している。図９はシュミレーション
による本発明の消費電流の波形を示す図であり、縦軸に
消費電流（ｍＡ）、横軸に時間〔ナノ（10 -9 ）秒〕を
示している。図１０はシュミレーションによる従来の入
力電圧波形と出力電圧波形を示す図であり、曲線ａ（実
線）は入力電圧波形、曲線ｂ（点線）は出力電圧波形を
示しており、縦軸に出力電圧（Ｖ）、横軸に時間〔ナノ
（10 -9 ）秒〕を示している。図１１はシュミレーショ
ンによる従来の消費電流の波形を示す図であり、縦軸に
消費電流（ｍＡ）、横軸に時間〔ナノ（10 -9 ）秒〕を
示している。
力電圧波形と出力電圧波形を示す図であり、曲線ａ（実
線）は入力電圧波形、曲線ｂ（点線）は出力電圧波形を
示しており、縦軸に出力電圧（Ｖ）、横軸に時間〔ナノ
（10 -9 ）秒〕を示している。図９はシュミレーション
による本発明の消費電流の波形を示す図であり、縦軸に
消費電流（ｍＡ）、横軸に時間〔ナノ（10 -9 ）秒〕を
示している。図１０はシュミレーションによる従来の入
力電圧波形と出力電圧波形を示す図であり、曲線ａ（実
線）は入力電圧波形、曲線ｂ（点線）は出力電圧波形を
示しており、縦軸に出力電圧（Ｖ）、横軸に時間〔ナノ
（10 -9 ）秒〕を示している。図１１はシュミレーショ
ンによる従来の消費電流の波形を示す図であり、縦軸に
消費電流（ｍＡ）、横軸に時間〔ナノ（10 -9 ）秒〕を
示している。
【００２２】これらの図からも明らかなように、入力端
子にＬｏｗレベル“０Ｖ”が印加された時、従来技術で
は貫通電流が流れるが、本発明では貫通電流を限り無く
０に近づけることができる。また、本発明は、上記実施
例に限定されるものではなく、本発明の趣旨に基づき種
々の変形が可能であり、それらを本発明の範囲から排除
するものではない。
子にＬｏｗレベル“０Ｖ”が印加された時、従来技術で
は貫通電流が流れるが、本発明では貫通電流を限り無く
０に近づけることができる。また、本発明は、上記実施
例に限定されるものではなく、本発明の趣旨に基づき種
々の変形が可能であり、それらを本発明の範囲から排除
するものではない。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、出力回路部のＰ−ＭＯＳトランジスタのゲート
にＨｉｇｈレベルの電圧が印加された時、出力回路部の
ノードの電位が５Ｖより降下するため、ゲート・ソース
間電位が小さくなり、貫通電流を小さくすることができ
る。
よれば、出力回路部のＰ−ＭＯＳトランジスタのゲート
にＨｉｇｈレベルの電圧が印加された時、出力回路部の
ノードの電位が５Ｖより降下するため、ゲート・ソース
間電位が小さくなり、貫通電流を小さくすることができ
る。
【００２４】また、出力回路部のＰ−ＭＯＳトランジス
タのゲートにＬｏｗレベルの電圧が印加された時、出力
端子にはＨｉｇｈレベルが現れるが、この値は基板バイ
アス回路の出力電位でＮ−ＭＯＳダイオードの閾値を調
整することによって容易に変えることができる。したが
って、消費電力の低減を図ることができ、また、出力電
圧のＨｉｇｈレベルを所定の出力電圧（５Ｖ）に近い値
にすることができる。
タのゲートにＬｏｗレベルの電圧が印加された時、出力
端子にはＨｉｇｈレベルが現れるが、この値は基板バイ
アス回路の出力電位でＮ−ＭＯＳダイオードの閾値を調
整することによって容易に変えることができる。したが
って、消費電力の低減を図ることができ、また、出力電
圧のＨｉｇｈレベルを所定の出力電圧（５Ｖ）に近い値
にすることができる。
【００２５】更に、出力回路において出力回路部の第２
のＰ−ＭＯＳトランジスタのソース側に第３のＮ−ＭＯ
Ｓトランジスタを新たに接続し、かつこの第３のＮ−Ｍ
ＯＳトランジスタのソースとゲートを外部電源に接続
し、前記第３のＮ−ＭＯＳトランジスタをＮ−ＭＯＳダ
イオードとして使用する場合には、そのＩＣ製造パター
ンが単純であり、製造コストの低減を図ることができ
る。
のＰ−ＭＯＳトランジスタのソース側に第３のＮ−ＭＯ
Ｓトランジスタを新たに接続し、かつこの第３のＮ−Ｍ
ＯＳトランジスタのソースとゲートを外部電源に接続
し、前記第３のＮ−ＭＯＳトランジスタをＮ−ＭＯＳダ
イオードとして使用する場合には、そのＩＣ製造パター
ンが単純であり、製造コストの低減を図ることができ
る。
【図１】本発明の実施例を示す出力回路の回路図であ
る。
る。
【図２】従来の出力回路の回路図である。
【図３】基板バイアスが０Ｖの場合における本発明と従
来技術の出力電圧波形を示す図である。
来技術の出力電圧波形を示す図である。
【図４】基板バイアスが５Ｖの場合における本発明と従
来技術の出力電圧波形を示す図である。
来技術の出力電圧波形を示す図である。
【図５】基板バイアスが０Ｖの場合における本発明と従
来技術の消費電流波形を示す図である。
来技術の消費電流波形を示す図である。
【図６】基板バイアスが５Ｖの場合における本発明と従
来技術の消費電流波形を示す図である。
来技術の消費電流波形を示す図である。
【図７】本発明の他の実施例を示す出力回路の回路図で
ある。
ある。
【図８】本発明の他の実施例による入力電圧波形と出力
電圧波形を示す図である。
電圧波形を示す図である。
【図９】本発明の他の実施例による消費電流の波形を示
す図である。
す図である。
【図１０】従来の入力電圧波形と出力電圧波形を示す図
である。
である。
【図１１】従来の消費電流の波形を示す図である。
１ 内部電源 ２ 外部電源 ３ 第１のＰ−ＭＯＳトランジスタ ４ 第１のＮ−ＭＯＳトランジスタ ５ 第２のＰ−ＭＯＳトランジスタ ６ 第２のＮ−ＭＯＳトランジスタ ７ Ｎ−ＭＯＳダイオード ８ 基板バイアス回路 ９，１１，１２ ノード １０ 第３のＮ−ＭＯＳトランジスタ（Ｎ−ＭＯＳダ
イオード）
イオード）
Claims (3)
- 【請求項１】 内部電源が接続される第１のＰ−ＭＯＳ
トランジスタと第１のＮ−ＭＯＳトランジスタからなる
インバータを有する内部回路部と、外部電源が接続され
る第２のＰ−ＭＯＳトランジスタと第２のＮ−ＭＯＳト
ランジスタを有する出力回路部とを具備するとともに、
前記内部電源の電圧は前記外部電源の電圧より低い電圧
が印加される出力回路において、 （ａ）ゲートとソースを前記外部電源に、出力側に前記
第２のＰ−ＭＯＳトランジスタとが接続されるＮ−ＭＯ
Ｓダイオードと、 （ｂ）該Ｎ−ＭＯＳダイオードの基板に接続される基板
バイアス回路とを設けることを特徴とする出力回路。 - 【請求項２】 前記基板バイアス回路は前記Ｎ−ＭＯＳ
ダイオードの閾値を制御することを特徴とする請求項１
記載の出力回路。 - 【請求項３】 内部電源が接続される第１のＰ−ＭＯＳ
トランジスタと第１のＮ−ＭＯＳトランジスタからなる
インバータを有する内部回路部と、外部電源が接続され
る第２のＰ−ＭＯＳトランジスタと第２のＮ−ＭＯＳト
ランジスタを有する出力回路部とを具備するとともに、
前記内部電源の電圧は前記外部電源の電圧より低い電圧
が印加される出力回路において、 第３のＮ−ＭＯＳトランジスタのソース及びゲートを外
部電源に接続し、該第３のＮ−ＭＯＳトランジスタのド
レインを前記第２のＰ−ＭＯＳトランジスタのソースに
接続してＮ−ＭＯＳダイオードとして機能させ、該第２
のＰ−ＭＯＳトランジスタのゲートを内部回路部の出力
に接続し、前記第２のＮ−ＭＯＳトランジスタのソース
を接地に、ゲートを内部回路部の出力に接続し、前記第
２のＰ−ＭＯＳトランジスタのドレインと前記第２のＮ
−ＭＯＳトランジスタのドレインを出力端子に接続する
ことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035476A JPH05235739A (ja) | 1992-02-24 | 1992-02-24 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035476A JPH05235739A (ja) | 1992-02-24 | 1992-02-24 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235739A true JPH05235739A (ja) | 1993-09-10 |
Family
ID=12442821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4035476A Withdrawn JPH05235739A (ja) | 1992-02-24 | 1992-02-24 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235739A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103178826A (zh) * | 2011-12-23 | 2013-06-26 | 株式会社半导体能源研究所 | 电平移位电路及半导体集成电路 |
| CN107204774A (zh) * | 2017-05-11 | 2017-09-26 | 成都华微电子科技有限公司 | 支持多通道输入的冷备份***高阻态高线性采样保持电路 |
-
1992
- 1992-02-24 JP JP4035476A patent/JPH05235739A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103178826A (zh) * | 2011-12-23 | 2013-06-26 | 株式会社半导体能源研究所 | 电平移位电路及半导体集成电路 |
| KR20130073825A (ko) * | 2011-12-23 | 2013-07-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 레벨 시프트 회로 및 반도체 집적 회로 |
| JP2013150313A (ja) * | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | レベルシフト回路及び半導体集積回路 |
| CN107204774A (zh) * | 2017-05-11 | 2017-09-26 | 成都华微电子科技有限公司 | 支持多通道输入的冷备份***高阻态高线性采样保持电路 |
| CN107204774B (zh) * | 2017-05-11 | 2020-11-06 | 成都华微电子科技有限公司 | 支持多通道输入的冷备份***高阻态高线性采样保持电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |