JPH0720061B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0720061B2 JPH0720061B2 JP60265517A JP26551785A JPH0720061B2 JP H0720061 B2 JPH0720061 B2 JP H0720061B2 JP 60265517 A JP60265517 A JP 60265517A JP 26551785 A JP26551785 A JP 26551785A JP H0720061 B2 JPH0720061 B2 JP H0720061B2
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- channel mos
- integrated circuit
- semiconductor integrated
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は相補MOS型構成の半導体集積回路に係り、特
に外部からの信号を受ける入力回路部における消費電力
の低減化を図った半導体集積回路に関する。
に外部からの信号を受ける入力回路部における消費電力
の低減化を図った半導体集積回路に関する。
［発明の技術的背景］ 一般に、相補MOS型構成（以下、CMOSと称する）の半導
体集積回路はその低消費電力性が特徴であり、このよう
な低消費電力性のために最近特によく用いられるように
なってきている。このようなCMOS半導体集積回路の従来
の入力回路部の構成を第４図に示す。この入力回路部は
外部信号、特にこの半導体集積回路を動作状態にする
か、もしくは待機状態にするかを決定するためのチップ
イネーブル信号▲▼の入力回路部である。信号▲
▼の入力端子10にはＰチャネルのMOSトランジスタ11
及びＮチャネルのMOSトランジスタ12それぞれのゲート
が接続されてる。上記両MOSトランジスタ11及び12のド
レインは共通に接続され、ＰチャネルMOSトランジスタ1
1のソースは電源電位VCに、ＮチャネルMOSトランジスタ
12のソースはアース電位にそれぞれ接続され、このMOS
トランジスタ11及び12で信号▲▼を反転するCMOSイ
ンバータ13が構成されている。さらにこのインバータ13
の出力端子となるMOSトランジスタ11及び12のドレイン
共通接続点14には、次段のCMOSインバータ15を構成する
ＰチャネルノのMOSトランジスタ16及びＮチャネルのMOS
トランジスタ17それぞれのゲートが接続されている。CM
OSインバータ13の場合と同様に上記両MOSトランジスタ1
6及び17のドレインは共通に接続され、さらにＰチャネ
ルMOSトランジスタ16のソースは電源電位VCに、Ｎチャ
ネルMOSトランジスタ17のソースはアース電位にそれぞ
れ接続されている。そしてこのインバータ15の出力端子
となるMOSトランジスタ16及び17のドレイン共通接続点1
8の信号は、この後、何段かのインバータによって反転
され、図示しない内部制御回路に供給されている。な
お、上記のMOSトランジスタはすべてエンハンスメント
型のものが使用されており、Ｐチャネル及びＮチャネル
MOSトランジスタのバックゲートはそれぞれのソースに
接続されている。
体集積回路はその低消費電力性が特徴であり、このよう
な低消費電力性のために最近特によく用いられるように
なってきている。このようなCMOS半導体集積回路の従来
の入力回路部の構成を第４図に示す。この入力回路部は
外部信号、特にこの半導体集積回路を動作状態にする
か、もしくは待機状態にするかを決定するためのチップ
イネーブル信号▲▼の入力回路部である。信号▲
▼の入力端子10にはＰチャネルのMOSトランジスタ11
及びＮチャネルのMOSトランジスタ12それぞれのゲート
が接続されてる。上記両MOSトランジスタ11及び12のド
レインは共通に接続され、ＰチャネルMOSトランジスタ1
1のソースは電源電位VCに、ＮチャネルMOSトランジスタ
12のソースはアース電位にそれぞれ接続され、このMOS
トランジスタ11及び12で信号▲▼を反転するCMOSイ
ンバータ13が構成されている。さらにこのインバータ13
の出力端子となるMOSトランジスタ11及び12のドレイン
共通接続点14には、次段のCMOSインバータ15を構成する
ＰチャネルノのMOSトランジスタ16及びＮチャネルのMOS
トランジスタ17それぞれのゲートが接続されている。CM
OSインバータ13の場合と同様に上記両MOSトランジスタ1
6及び17のドレインは共通に接続され、さらにＰチャネ
ルMOSトランジスタ16のソースは電源電位VCに、Ｎチャ
ネルMOSトランジスタ17のソースはアース電位にそれぞ
れ接続されている。そしてこのインバータ15の出力端子
となるMOSトランジスタ16及び17のドレイン共通接続点1
8の信号は、この後、何段かのインバータによって反転
され、図示しない内部制御回路に供給されている。な
お、上記のMOSトランジスタはすべてエンハンスメント
型のものが使用されており、Ｐチャネル及びＮチャネル
MOSトランジスタのバックゲートはそれぞれのソースに
接続されている。
このような構成の入力回路部を備えた半導体集積回路で
は、チップイネーブル信号▲▼が“0"レベルに設定
されることによって動作状態にされ、“1"レベルに設定
されることによって待機状態にされ、この待機状態のと
きには消費電力が低減化される。
は、チップイネーブル信号▲▼が“0"レベルに設定
されることによって動作状態にされ、“1"レベルに設定
されることによって待機状態にされ、この待機状態のと
きには消費電力が低減化される。
ところで、CMOS半導体集積回路では外部信号に対する応
答特性と直流的な安定動作を図るために、より詳しくい
えば高速動作とより低い電源電圧で動作が可能となるよ
うにするために、内部のＰチャネルMOSトランジスタと
ＮチャネルMOSトランジスタの閾値電圧はそれぞれ−1V
と＋1V程度に設定されている。
答特性と直流的な安定動作を図るために、より詳しくい
えば高速動作とより低い電源電圧で動作が可能となるよ
うにするために、内部のＰチャネルMOSトランジスタと
ＮチャネルMOSトランジスタの閾値電圧はそれぞれ−1V
と＋1V程度に設定されている。
［背景技術の問題点］ ところで、上記のような閾値電圧を持つMOSトランジス
タで構成されているCMOS半導体集積回路をTTL回路ある
いはＮチャネルMOS型回路の出力信号で駆動する場合、
▲▼として入力される上記信号の“1"レベルは2Vな
いし3V程度の電圧である。従って、このような信号▲
▼が第４図の回路の入力端子10に入力されると、Ｐチ
ャネルMOSトランジスタ11及びＮチャネルMOSトランジス
タ12が共にオンする。この結果、待機時であっても入力
回路部のインバータ13では電源VCとアースとの間に電流
が流れ、電力が消費される。
タで構成されているCMOS半導体集積回路をTTL回路ある
いはＮチャネルMOS型回路の出力信号で駆動する場合、
▲▼として入力される上記信号の“1"レベルは2Vな
いし3V程度の電圧である。従って、このような信号▲
▼が第４図の回路の入力端子10に入力されると、Ｐチ
ャネルMOSトランジスタ11及びＮチャネルMOSトランジス
タ12が共にオンする。この結果、待機時であっても入力
回路部のインバータ13では電源VCとアースとの間に電流
が流れ、電力が消費される。
そこでこのような消費電力をなくすため、さらに従来で
は第４図において破線で示すように集積回路の外部にお
いて、電源VCと入力端子10との間にプルアップ用の抵抗
19を挿入することが行われている。すなわち、入力端子
10に“1"レベルの信号が入力されたときにその“1"レベ
ルの電圧を電源VCまでつり上げることにより、Ｐチャネ
ルMOSトランジスタ11をオフさせて入力回路部における
消費電力をなくすものである。
は第４図において破線で示すように集積回路の外部にお
いて、電源VCと入力端子10との間にプルアップ用の抵抗
19を挿入することが行われている。すなわち、入力端子
10に“1"レベルの信号が入力されたときにその“1"レベ
ルの電圧を電源VCまでつり上げることにより、Ｐチャネ
ルMOSトランジスタ11をオフさせて入力回路部における
消費電力をなくすものである。
このように従来では待機時の消費電力を完全になくすた
めに外部に抵抗19を接続するという余分な手間が必要で
あり、この抵抗19の分だけコストが高くつくという欠点
がある。なお、上記抵抗19を外付する手間を省くために
始めから集積回路内に形成しておくことがが考えられ
る。しかしながら、この抵抗19を接続することは入力端
子にリーク電流を生じさせる。そして入力端子における
リーク電流の値は半導体集積回路の使用者毎にまちまち
である。また複数の集積回路の端子を共通に接続するよ
うな場合は、共通接続部と電源VCとの間に抵抗19が並列
に接続されることになり、使用される集積回路の数によ
りリーク電流の値が異なることになる。このため、リー
ク電流の値をある特定の値に決定することはできず、上
記抵抗19を予め集積回路内に形成しておくことは不可能
である。
めに外部に抵抗19を接続するという余分な手間が必要で
あり、この抵抗19の分だけコストが高くつくという欠点
がある。なお、上記抵抗19を外付する手間を省くために
始めから集積回路内に形成しておくことがが考えられ
る。しかしながら、この抵抗19を接続することは入力端
子にリーク電流を生じさせる。そして入力端子における
リーク電流の値は半導体集積回路の使用者毎にまちまち
である。また複数の集積回路の端子を共通に接続するよ
うな場合は、共通接続部と電源VCとの間に抵抗19が並列
に接続されることになり、使用される集積回路の数によ
りリーク電流の値が異なることになる。このため、リー
ク電流の値をある特定の値に決定することはできず、上
記抵抗19を予め集積回路内に形成しておくことは不可能
である。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は、外部に抵抗を接続することなしに入
力回路部における消費電力をなくすことができる半導体
集積回路を提供することにある。
あり、その目的は、外部に抵抗を接続することなしに入
力回路部における消費電力をなくすことができる半導体
集積回路を提供することにある。
［発明の概要］ この発明にあっては、電源端子及び基準電圧端子と、信
号入力端子と、ゲートが上記入力信号端子に接続された
ＰチャネルMOSトランジスタと、ドレインが上記Ｐチャ
ネルMOSトランジスタのドレインに、ソースが上記基準
電圧端子に、ゲートが上記入力信号端子にそれぞれ接続
され、上記ＰチャネルMOSトランジスタと共にCMOSイン
バータを構成するＮチャネルMOSトランジスタと、ドレ
インが上記電源端子に、ゲートが上記基準電圧端子に、
ソースが上記ＰチャネルMOSトランジスタのソースにそ
れぞれ接続され、このソースの電圧から上記Ｐチャネル
MOSトランジスタの閾値電圧の絶対値を引いた電圧が上
記信号入力端子に供給される信号の高論理レベル側の電
圧の最も低い電圧よりも小さくなるようにその閾値電圧
が設定された電圧降下用ディプレッション型MOSトラン
ジスタとを具備し、上記信号入力端子に高論理レベル側
の信号が供給された時に上記ＰチャネルMOSトランジス
タをオフにすることによって、上記ＮチャネルMOSトラ
ンジスタ及び上記ＰチャネルMOSトランジスタを直列に
介する電流経路を遮断するように構成した半導体集積回
路が提供されている。
号入力端子と、ゲートが上記入力信号端子に接続された
ＰチャネルMOSトランジスタと、ドレインが上記Ｐチャ
ネルMOSトランジスタのドレインに、ソースが上記基準
電圧端子に、ゲートが上記入力信号端子にそれぞれ接続
され、上記ＰチャネルMOSトランジスタと共にCMOSイン
バータを構成するＮチャネルMOSトランジスタと、ドレ
インが上記電源端子に、ゲートが上記基準電圧端子に、
ソースが上記ＰチャネルMOSトランジスタのソースにそ
れぞれ接続され、このソースの電圧から上記Ｐチャネル
MOSトランジスタの閾値電圧の絶対値を引いた電圧が上
記信号入力端子に供給される信号の高論理レベル側の電
圧の最も低い電圧よりも小さくなるようにその閾値電圧
が設定された電圧降下用ディプレッション型MOSトラン
ジスタとを具備し、上記信号入力端子に高論理レベル側
の信号が供給された時に上記ＰチャネルMOSトランジス
タをオフにすることによって、上記ＮチャネルMOSトラ
ンジスタ及び上記ＰチャネルMOSトランジスタを直列に
介する電流経路を遮断するように構成した半導体集積回
路が提供されている。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の一実施例による半導体集積回路の入
力回路部の構成を示す回路図である。この実施例回路
は、前記第４図に示す従来回路のCMOSインバータ13と電
源VCとの間に新たにＮチャネルでデプレッション型のMO
Sトランジスタ21を挿入するようにしたものである。そ
してこのMOSトランジスタ21のゲート及びバックゲート
（チャネル領域となる部分）は共にアースに接続されて
いる。また、このMOSトランジスタ21の閾値電圧は例え
ば−3Vに設定されている。
力回路部の構成を示す回路図である。この実施例回路
は、前記第４図に示す従来回路のCMOSインバータ13と電
源VCとの間に新たにＮチャネルでデプレッション型のMO
Sトランジスタ21を挿入するようにしたものである。そ
してこのMOSトランジスタ21のゲート及びバックゲート
（チャネル領域となる部分）は共にアースに接続されて
いる。また、このMOSトランジスタ21の閾値電圧は例え
ば−3Vに設定されている。
このような構成において、上記MOSトランジスタ21のド
レイン電圧、つまりCMOSインバータ13の電源電圧は、MO
Sトランジスタ21のゲート電圧VGからその閾値電圧Vth21
をさし引いた値（VG−Vth21）以上にはならない。ここ
でVGはアースであるから0Vであり、Vth21は予め−3Vに
されているので、CMOSインバータ13の電源電圧は3V以上
にはならない。従って、このCMOSインバータ13内のＰチ
ャネルMOSトランジスタ11の閾値電圧が−1Vに設定され
ていても、信号▲▼の“1"レベル電圧が＋2V以上で
あればこのＰチャネルMOSトランジスタ11はオフする。
従って、このCMOSインバータ13には電流は流れない。す
なわち、チップイネーブル信号▲▼の“1"レベル電
圧が＋2V以上であればよいため、この入力回路部を備え
た半導体集積回路では、外部に抵抗を接続しなくても、
TTL回路やＮチャネルMOS型回路の出力信号で駆動しても
入力回路部における消費電力をなくすことができる。
レイン電圧、つまりCMOSインバータ13の電源電圧は、MO
Sトランジスタ21のゲート電圧VGからその閾値電圧Vth21
をさし引いた値（VG−Vth21）以上にはならない。ここ
でVGはアースであるから0Vであり、Vth21は予め−3Vに
されているので、CMOSインバータ13の電源電圧は3V以上
にはならない。従って、このCMOSインバータ13内のＰチ
ャネルMOSトランジスタ11の閾値電圧が−1Vに設定され
ていても、信号▲▼の“1"レベル電圧が＋2V以上で
あればこのＰチャネルMOSトランジスタ11はオフする。
従って、このCMOSインバータ13には電流は流れない。す
なわち、チップイネーブル信号▲▼の“1"レベル電
圧が＋2V以上であればよいため、この入力回路部を備え
た半導体集積回路では、外部に抵抗を接続しなくても、
TTL回路やＮチャネルMOS型回路の出力信号で駆動しても
入力回路部における消費電力をなくすことができる。
第２図はこの発明の他の実施例による半導体集積回路の
入力回路部の構成を示す回路図である。この実施例回路
では上記デプレッション型のMOSトランジスタ21を設け
る代わりに、CMOSインバータ13と電源VCとの間に直列接
続された２個のＰチャネルでエンハンスメント型のMOS
トランジスタ22及び23を挿入するようにしたものであ
る。そしてこの両MOSトランジスタ22及び23のゲートは
それぞれのドレインに接続されている。また、この両MO
Sトランジスタ22及び23それぞれの閾値電圧は他のＰチ
ャネルMOSトランジスタと同様に−1Vに設定されてい
る。
入力回路部の構成を示す回路図である。この実施例回路
では上記デプレッション型のMOSトランジスタ21を設け
る代わりに、CMOSインバータ13と電源VCとの間に直列接
続された２個のＰチャネルでエンハンスメント型のMOS
トランジスタ22及び23を挿入するようにしたものであ
る。そしてこの両MOSトランジスタ22及び23のゲートは
それぞれのドレインに接続されている。また、この両MO
Sトランジスタ22及び23それぞれの閾値電圧は他のＰチ
ャネルMOSトランジスタと同様に−1Vに設定されてい
る。
この実施例回路では電源電圧VCが＋5Vであるときには、
CMOSインバータ13の電源電圧はこの5VからＰチャネルMO
Sトランジスタ２個分の閾値電圧の和をさし引いた3V以
上にはならない。
CMOSインバータ13の電源電圧はこの5VからＰチャネルMO
Sトランジスタ２個分の閾値電圧の和をさし引いた3V以
上にはならない。
第３図は上記第１図の実施例の変形例を示す回路図であ
る。ここでは前記インバータ13内のＰチャネルMOSトラ
ンジスタ11のバックゲートをそのソースに接続するので
はなく、電源VCに接続するようにしたものである。この
ような接続とすることにより、このＰチャネルMOSトラ
ンジスタ11には十分なバックゲートバイアスがかかるた
め、この閾値電圧は−1Vよりもそのバックゲートバイア
ス効果分だけ小さくすることができる。これにより、よ
り低い電源電圧で動作させることが可能となる。
る。ここでは前記インバータ13内のＰチャネルMOSトラ
ンジスタ11のバックゲートをそのソースに接続するので
はなく、電源VCに接続するようにしたものである。この
ような接続とすることにより、このＰチャネルMOSトラ
ンジスタ11には十分なバックゲートバイアスがかかるた
め、この閾値電圧は−1Vよりもそのバックゲートバイア
ス効果分だけ小さくすることができる。これにより、よ
り低い電源電圧で動作させることが可能となる。
［発明の効果］ 以上説明したように、この発明によれば、外部に抵抗を
接続することなしに入力回路部における消費電力をなく
すことができる半導体集積回路を提供することができ
る。
接続することなしに入力回路部における消費電力をなく
すことができる半導体集積回路を提供することができ
る。
第１図はこの発明の一実施例の構成を示す回路図、第２
図はこの発明の他の実施例の構成を示す回路図、第３図
は上記第１図の実施例の変形例の構成を示す回路図、第
４図は従来回路の回路図である。 10……入力端子、11,16……ＰチャネルのMOSトランジス
タ、12,17……ＰチャネルのMOSトランジスタ、13,15…
…CMOSインバータ、21……Ｐチャネルでデプレッション
型のMOSトランジスタ、22,23……Ｐチャネルでエンハン
スメント型のMOSトランジスタ。
図はこの発明の他の実施例の構成を示す回路図、第３図
は上記第１図の実施例の変形例の構成を示す回路図、第
４図は従来回路の回路図である。 10……入力端子、11,16……ＰチャネルのMOSトランジス
タ、12,17……ＰチャネルのMOSトランジスタ、13,15…
…CMOSインバータ、21……Ｐチャネルでデプレッション
型のMOSトランジスタ、22,23……Ｐチャネルでエンハン
スメント型のMOSトランジスタ。
Claims (1)
- 【請求項１】電源端子及び基準電圧端子と、 信号入力端子とを具備した半導体集積回路において、 ゲートが上記信号入力端子に接続されたＰチャネルMOS
トランジスタと、 ドレインが上記ＰチャネルMOSトランジスタのドレイン
に、ソースが上記基準電圧端子に、ゲートが上記信号入
力端子にそれぞれ接続され、上記ＰチャネルMOSトラン
ジスタと共にCMOSインバータを構成するＮチャネルMOS
トランジスタと、 ドレインが上記電源端子に、ゲートが上記基準電圧端子
に、ソースが上記ＰチャネルMOSトランジスタのソース
にそれぞれ接続され、このソースの電圧から上記Ｐチャ
ネルMOSトランジスタの閾値電圧の絶対値を引いた電圧
が上記信号入力端子に供給される信号の高論理レベル側
の電圧の最も低い電圧よりも小さくなるようにその閾値
電圧が設定された電圧降下用ディプレッション型MOSト
ランジスタとを備え、 上記信号入力端子に供給される信号は上記半導体集積回
路を動作状態とするか待機状態とするかを制御するため
のものであり、上記半導体集積回路を上記待機状態とす
るために上記信号入力端子に高論理レベル側の信号が供
給された時に上記ＰチャネルMOSトランジスタをオフに
することによって、上記ＮチャネルMOSトランジスタ及
びＰチャネルMOSトランジスタを直列に介する電流経路
を遮断するように構成したことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265517A JPH0720061B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265517A JPH0720061B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62125713A JPS62125713A (ja) | 1987-06-08 |
| JPH0720061B2 true JPH0720061B2 (ja) | 1995-03-06 |
Family
ID=17418249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60265517A Expired - Lifetime JPH0720061B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720061B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| US5136189A (en) * | 1990-04-02 | 1992-08-04 | National Semiconductor Corporation | Bicmos input circuit for detecting signals out of ecl range |
| US8054111B2 (en) | 2004-12-13 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| TWI580189B (zh) | 2011-12-23 | 2017-04-21 | 半導體能源研究所股份有限公司 | 位準位移電路及半導體積體電路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864828A (ja) * | 1981-10-14 | 1983-04-18 | Toshiba Corp | Ｃｍｏｓ論理回路装置 |
| JPS6062236A (ja) * | 1983-09-16 | 1985-04-10 | Hitachi Micro Comput Eng Ltd | 入力回路 |
-
1985
- 1985-11-26 JP JP60265517A patent/JPH0720061B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62125713A (ja) | 1987-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |